DE19917686A1

DE19917686A1 - Test procedure for integrated circuits that do not have variable signal levels by an arrangement that allows a variable test signal to be applied to the circuit under test

Info

Publication number: DE19917686A1
Application number: DE1999117686
Authority: DE
Inventors: Peter Steinborn; Ulrich Schreiber
Original assignee: Deutsche Thomson Brandt GmbH
Current assignee: Deutsche Thomson Brandt GmbH
Priority date: 1999-04-19
Filing date: 1999-04-19
Publication date: 2000-10-26

Abstract

Test procedure for integrated circuits where the first two are boundary scan capable and the third is not. The procedure tests whether contacts are correctly made. The circuit receives a control signal that controls certain signal inputs so that, while in normal operation they have a fixed level, in test operation they can receive a test signal.

Description

Die Erfindung betrifft ein Testverfahren für elektronische Schaltungen, insbesondere ein Testverfahren nach dem Oberbegriff des Anspruchs 1.The invention relates to a test method for electronic circuits, in particular a test method according to the preamble of claim 1.

In der Vergangenheit sind fertiggestellte Schaltungen auf Leiterplatten mit Testvorrichtungen überprüft worden, bei denen an bestimmten Stellen der Schaltung elektrische Kontakte hergestellt wurden, um die einwandfreie Funktionsfähigkeit der Bauelemente bzw. der elektrischen Verbindungen auf der Leiterplatte zu überprüfen. Nach diesem bekannten Verfahren können z. B. fehlerhafte Lötstellen festgestellt werden. Für Schaltungen, die integrierte Schaltkreise ("Integrated Circuits", IC) enthalten, werden Testvorrichtungen benötigt, die zu jedem individuellen Anschluß eines ICs einen elektrischen Kontakt herstellen. Solche Testvorrichtungen werden häufig auch als "Nagelbett" bezeichnet. Die Entwicklung von Bauelementen mit sehr vielen Anschlußpins, sowie sog. "Surface Mounted Devices" bei denen die Anschlüsse sehr dicht beieinander liegen und schließlich Leiterplatten, bei denen beide Seiten mit Bauelementen bestückt sind, haben solche Nagelbettestvorrichtungen zunehmend aufwendig gemacht. Vielfach sind solche Testvorrichtungen aus praktischen Gründen oder wegen der hohen Kosten gar nicht mehr einsetzbar.In the past, circuits have been completed have been checked on printed circuit boards with test devices, where at certain points in the circuit electrical Contacts were made to ensure the flawless Functionality of the components or the electrical Check connections on the circuit board. After this known methods can e.g. B. faulty solder joints be determined. For circuits that are integrated Integrated Circuits (IC) are included Test fixtures needed for each individual Make an electrical contact when connecting an IC. Such test devices are often also called "nail beds" designated. The development of components with very many Connection pins, as well as so-called "Surface Mounted Devices" on them the connections are very close together and finally Printed circuit boards where both sides with components have such nail bed test fixtures made increasingly complex. Often there are Test fixtures for practical reasons or because of high costs can no longer be used.

Eine Alternative zu dem genannten klassischen Testverfahren bietet der sog. "Boundary Scan Test" nach dem IEEE 1149.1 Standard. Weiterbildungen des Boundary Scan Tests sind z. B. in der US 5,726,999, der US 5,606,565 sowie der EPA-0 651 261 offenbart.An alternative to the classic The so-called "boundary scan test" according to the IEEE 1149.1 standard. Further training of the boundary scan Tests are e.g. B. in US 5,726,999, US 5,606,565 and EPA-0 651 261.

Die Grundidee des Boundary Scan Tests besteht darin, daß der physische Abgriff an bestimmten Stellen in einer Schaltung durch einen logischen ersetzt wird. Um dieses Verfahren zu realisieren, ist es erforderlich, daß die verwendeten ICs an einen speziellen Bus, dem sog. JTAG-Bus, anschließbar sind. Dieser Bus gibt gemäß eines Testprogramms eine Testsignalfolge an einen bestimmten IC ab und liest die Signale an einer anderen Stelle der Schaltung wieder aus. Durch Auswertung der empfangenen Signale ist es möglich, festzustellen, ob ein Defekt, beispielsweise eine Unterbrechung des elektrischen Kontakts, vorliegt oder nicht. Dieses Verfahren ist jedoch auf solche Anschlüsse beschränkt, die unterschiedliche Zustände annehmen können. Ausgenommen sind also solche Anschlüsse, die im Betrieb auf einem festen Pegel liegen, z. B. Betriebsspannung oder Masse. Bei solchen Anschlüssen kann während des Tests nur überprüft werden, auf welchem Pegel sie liegen. Es läßt sich jedoch nicht feststellen, ob eine hochohmige Verbindung vorliegt, die im Normalbetrieb der Schaltung versagt.The basic idea of the boundary scan test is that the physical tap at certain points in a Circuit is replaced by a logical one. To this To implement methods, it is necessary that the ICs used on a special bus, the so-called JTAG bus, can be connected. This bus gives according to a test program a test signal sequence from a particular IC and reads the Signals off at another point in the circuit. By evaluating the received signals, it is possible determine whether a defect, such as a Interruption of the electrical contact, is present or Not. However, this procedure is based on such connections limited, which can assume different states. Exceptions are those connections that are open during operation are at a fixed level, e.g. B. operating voltage or Dimensions. With such connections only during the test be checked at what level they are. It can be however, do not determine whether a high impedance connection is present, which fails during normal operation of the circuit.

Hiervon ausgehend ist es Aufgabe der Erfindung, ein Testverfahren anzugeben, mit dem auch die Funktionsfähigkeit von Steuereingängen überprüfbar ist, die im Betrieb auf einem festen Pegel liegen.Proceeding from this, it is an object of the invention to: Specify test procedures with which also the functionality of control inputs that can be checked during operation are at a fixed level.

Diese Aufgabe wird durch das Testverfahren nach Anspruch 1 gelöst. Der Vorteil des erfindungsgemäßen Verfahrens ist, daß auch solche Anschlüsse auf Verbindung überprüft werden können, die mit dem herkömmlichen Boundary Scan Verfahren nicht zugänglich sind. Für den erfindungsgemäßen Test ist kein spezielles Testgerät erforderlich, sondern es genügt z. B. ein Computer mit einer geeigneten Einsteckkarte, so daß er mit geringem Aufwand jederzeit wiederholbar ist, beispielsweise auch durch einen Servicebetrieb. Insbesondere ist der Test auch bei Geräten durchführbar, die bereits bei einem Kunden installiert sind.This task is followed by the test procedure Claim 1 solved. The advantage of the invention The procedure is that such connections on connection can be checked using the conventional boundary Scan procedures are not accessible. For the The test according to the invention is not a special test device required, but it is sufficient z. B. a computer with a suitable plug-in card so that it can be used with little effort can be repeated at any time, for example also by a Service operation. In particular, the test is also for devices feasible that are already installed at a customer.

Weiterhin ist es eine Aufgabe der Erfindung eine Schaltung zu schaffen, die zur Durchführung des erfindungsgemäßen Testverfahrens geeignet ist.Furthermore, it is an object of the invention To create circuit to carry out the test method according to the invention is suitable.

Diese Aufgabe wird durch eine Schaltung nach Anspruch 4 gelöst, die dadurch gekennzeichnet ist, daß ein Signaleingang des Schaltkreises, der im Normalbetrieb der Schaltung auf einem festen Pegel liegt, mit einem Ausgang verbunden ist und daß der Ausgang geeignet ist, um im Normalbetrieb der Schaltung einen festen Pegel und im Testbetrieb der Schaltung Testsignale abzugeben. Die Schaltung ist in der Lage, das erfindungsgemäße Testverfahren mit einem einzigen IC oder mit mehreren auszuführen.This object is achieved by a circuit according to claim 4 solved, which is characterized in that a Signal input of the circuit that is in normal operation of the Circuit is at a fixed level, with one output is connected and that the output is suitable to in Normal operation of the circuit a fixed level and in Test operation of the circuit to give test signals. The Circuit is capable of the invention Test procedure with a single IC or with several to execute.

Nach einem Ausführungsbeispiel kann die erfindungsgemäße Schaltung auch integrierte Schaltungen umfassen, die nicht Boundary-Scan-fähig sind, so daß kostengünstigere ICs ohne Einbußen bei der Testbarkeit verwendbar sind.According to one embodiment, the Circuit according to the invention also integrated circuits include that are not boundary-scan capable, so that lower cost ICs without sacrificing testability are usable.

Bei einer Weiterbildung der Erfindung kann das während des Testbetriebs abgegebene Testsignal über einen Treiber geführt sein. Auf diese Weise ist es möglich, daß mit einem einzigen Ausgang eines Boundary-Scan-fähigen ICs mehrere Eingänge anderer ICs ansteuerbar sind. Das kann bei bestimmten Schaltungen vorteilhaft sein und dazu beitragen, die Anzahl der erforderlichen Boundary-Scan-fähigen ICs zu verkleinern, die in der Regel teurer sind als vergleichbare ICs, die nicht Boundary-Scan-fähig sind.In a development of the invention, this can be done during the test signal emitted by a driver be led. In this way it is possible that with a single output of a boundary scan capable IC several Inputs of other ICs can be controlled. That can with certain circuits may be beneficial and help the number of ICs capable of boundary scan reduce, which are usually more expensive than comparable ICs that are not boundary scan capable.

Weitere vorteilhafte Weiterbildungen der Erfindung sind Gegenstand von Unteransprüchen.Further advantageous developments of the invention are Subject of subclaims.

In der Zeichnung sind schematisch Blockschaltbilder dargestellt, welche die Ausführung des erfindungsgemäßen Verfahrens gestatten. Gleiche oder einander entsprechende Elemente der Schaltung sind mit gleichen Bezugszeichen versehen. Es zeigen:In the drawing there are schematic block diagrams shown, which the execution of the invention Allow procedure. Same or corresponding Elements of the circuit have the same reference numerals Mistake. Show it:

Fig. 1 einen Ausschnitt aus einer Schaltung mit Boundary-Scan-fähigen ICs und Fig. 1 shows a section of a circuit with boundary scan ICs and

Fig. 2 einen Ausschnitt aus einer Schaltung, die neben Boundary-Scan-fähigen ICs auch andere enthält. Fig. 2 shows a section of a circuit that contains not only boundary-scan-capable ICs.

Fig. 3 einen Ausschnitt aus einer weiteren Schaltung und Fig. 3 shows a section of a further circuit and

Fig. 4a, 4b Ausschnitte aus Schaltungen, bei denen Ein/Ausgänge mit Pull-up bzw. Pull-down Widerständen versehen sind. Fig. 4a, 4b sections of circuits in which inputs / outputs with pull-up or pull-down resistors are provided.

In Fig. 1 ist ein Ausschnitt aus einer Schaltung schematisch dargestellt, die Boundary-Scan ICs (BS-IC) 1 und 2 enthält, wobei der BS-IC 2 zu testen ist. Beide BS-ICs 1 und 2 sind untereinander durch einen JTAG-Bus 3 verbunden, der ein 4-Drahtbus ist. Der Eingangspin 4 des BS-ICs 2 liegt im Normalbetrieb der Schaltung auf einem festen Pegel, z. B. Betriebsspannung Vcc oder Masse. Nach dem vorliegenden Ausführungsbeispiel der Erfindung ist der Eingangspin 4 mit dem Ausgangspin 6 des Boundary-Scan ICs 1 verbunden, wobei im Normalbetrieb der Schaltung an dem Eingangspin 4 ein fester Pegel ansteht, während im Testbetrieb der Eingangspegel an dem Eingangspin 4 umschaltbar ist.In Fig. 1 a section is shown of a circuit schematically, the boundary scan ICs (IC-BS) contains 1 and 2, wherein the BS-IC 2 to be tested. Both BS-ICs 1 and 2 are connected to each other by a JTAG bus 3 , which is a 4-wire bus. The input pin 4 of the BS-IC 2 is in normal operation of the circuit at a fixed level, for. B. operating voltage Vcc or ground. According to the present exemplary embodiment of the invention, the input pin 4 is connected to the output pin 6 of the boundary scan IC 1 , a fixed level being present at the input pin 4 during normal operation of the circuit, while the input level at the input pin 4 can be switched over in test operation.

Das Signal des Ausgangspins 6 wird über einen Treiber 7 geführt, dessen Ausgang 8 an den Eingangspin 4 angeschlossen ist. Mit den gestrichelt dargestellten Leitungen 9 ist angedeutet, daß der Treiber 7 auch weitere Eingangspins ansteuern kann, die in Fig. 1 nicht dargestellt sind. Es ist aber auch möglich, daß der Treiber 7 in dem IC 1 integriert oder weggelassen ist. Die an dem Eingangspin 4 anstehenden Signale werden im Testbetrieb über den JTAG-Bus 3 abgefragt und in einer in Fig. 1 nicht dargestellten Auswerteschaltung ausgewertet. Anhand dieser Auswertung läßt sich mit Sicherheit feststellen, ob zu dem Eingangspin 4 eine einwandfreie elektrische Verbindung besteht.The signal of the output pin 6 is passed through a driver 7 , the output 8 of which is connected to the input pin 4 . The lines 9 shown in broken lines indicate that the driver 7 can also control further input pins, which are not shown in FIG. 1. But it is also possible that the driver 7 is integrated in the IC 1 or omitted. The signals present at input pin 4 are queried in test mode via JTAG bus 3 and evaluated in an evaluation circuit, not shown in FIG. 1. This evaluation can be used to determine with certainty whether there is a perfect electrical connection to the input pin 4 .

In Fig. 2 ist eine weitere Schaltung dargestellt, die zur Ausführung des erfindungsgemäßen Testverfahrens geeignet ist. Die Schaltung enthält neben Boundary-Scan-fähigen ICs 11 und 12 einen weiteren IC 13, der nicht Boundary-Scan fähig ist. Wie bei dem in Fig. 1 dargestellten Ausführungs beispiel, ist der Eingangspin 14 mit dem Ausgangspin 16 des BS-ICs 11 verbunden, wobei im Normalbetrieb der Schaltung an dem Eingangspin 14 des ICs 13 ein fester Pegel ansteht, während im Testbetrieb der Pegel an dem Eingangspin 14 umschaltbar ist. FIG. 2 shows a further circuit which is suitable for executing the test method according to the invention. In addition to boundary-scan-capable ICs 11 and 12 , the circuit contains another IC 13 which is not boundary-scan-capable. As in the embodiment shown in FIG. 1, the input pin 14 is connected to the output pin 16 of the BS-IC 11 , a fixed level being present at the input pin 14 of the IC 13 during normal operation of the circuit, while the level at that is in test operation Input pin 14 is switchable.

Weiterhin ist ein Treiber 17 vorgesehen, dessen Eingang an den Ausgang 16 angeschlossen ist und dessen Ausgang 18 mit dem Eingang 14 verbunden ist. Mit den gestrichelt dargestellten Leitungen 19 ist angedeutet, daß der Treiber 17 auch weitere Eingangspins ansteuern kann, die in Fig. 2 nicht dargestellt sind. Der Treiber 17 kann auch in dem IC 11 integriert oder weggelassen sein.A driver 17 is also provided, the input of which is connected to the output 16 and the output 18 of which is connected to the input 14 . The lines 19 shown in broken lines indicate that the driver 17 can also control further input pins, which are not shown in FIG. 2. The driver 17 can also be integrated in the IC 11 or omitted.

Bei dem Eingangspin 14 handelt es sich z. B. um einen "Output Enable"-Eingang, der einen Schalter 20 steuert, der einem Eingangspin 21 des IC 13 zugeordnet ist. Der Eingangspin 21 ist mit einem Ausgangspin 22 des IC 11 verbunden. Abhängig von dem Signal, das von dem Ausgangspin 16 des BS-ICs 11 abgegeben wird, wird das Eingangssignal des Eingangspins 21 auf einen Ausgangspin 23 des ICs 13 durchgeschaltet. Das Signal des Ausgangspins 23 wird dem Eingangspin 24 des BS-IC 12 zugeführt und über den JTAG-Bus 3 abgefragt. Auf diese Weise ist die ordnungsgemäße Funktion des Eingangspins 14 des ICs 13 feststellbar. Dabei ist zu beachten, daß hierfür beide Ausgänge 16 und 22 des IC 11 erforderlich sind.The input pin 14 is e.g. B. an "Output Enable" input that controls a switch 20 that is assigned to an input pin 21 of the IC 13 . The input pin 21 is connected to an output pin 22 of the IC 11 . Depending on the signal that is output from the output pin 16 of the BS-IC 11 , the input signal of the input pin 21 is switched through to an output pin 23 of the IC 13 . The signal of the output pin 23 is fed to the input pin 24 of the BS-IC 12 and queried via the JTAG bus 3 . In this way, the proper functioning of the input pin 14 of the IC 13 can be determined. It should be noted that both outputs 16 and 22 of the IC 11 are required for this.

Wie bei dem vorgenannten Ausführungsbeispiel erfolgt die Auswertung in einer in Fig. 2 nicht dargestellten Auswerteschaltung. Die Auswertung ermöglicht eine Aussage über die einwandfreie elektrische Verbindung an dem Output enable-Eingang 16.As in the aforementioned embodiment, the evaluation takes place in an evaluation circuit, not shown in FIG. 2. The evaluation enables a statement to be made about the perfect electrical connection at the output enable input 16 .

Die Auswerteschaltung kann z. B. als Einsteckkarte in einem Computer realisiert sein, so daß die Untersuchung der Schaltung auf einwandfreie elektrische Verbindungen nicht nur beim Hersteller, sondern auch durch Servicetechniker ausführbar ist.The evaluation circuit can, for. B. as a plug-in card be realized on a computer, so that the investigation of the Switching to perfect electrical connections is not only by the manufacturer, but also by service technicians is executable.

In Fig. 3 ist eine Weiterbildung der Schaltung aus Fig. 1 dargestellt. Zusätzlich zu den in Fig. 1 dargestellten Bauelementen sind bei der gezeigten Schaltung ein Pull-up Widerstand 26 sowie ein Pull-down Widerstand 27 vorgesehen. Diese beiden Widerstände stellen sicher, daß auch während des Anlaufens der Gesamtschaltung, von der in den Figuren nur ein Ausschnitt veranschaulicht ist, an den Ausgängen 28 und 29 ein definierter Pegel ansteht.In Fig. 3 is a development of the circuit of FIG. 1 is shown. In addition to the components shown in FIG. 1, a pull-up resistor 26 and a pull-down resistor 27 are provided in the circuit shown. These two resistors ensure that a defined level is present at the outputs 28 and 29 even during the start-up of the overall circuit, only a section of which is illustrated in the figures.

In Fig. 4a ist ein IC 31 mit einem Open-Drain- Ein/Ausgang 32 gezeigt. Der Ein/Ausgang 32 ist über einen Widerstand 33 mit einem festen positiven Pegel verbunden. Wie weiter oben erläutert ist, ist der einwandfreie Anschluß des Pins 32 einer Überprüfung mit dem herkömmlichen Boundary-Scan-Test nicht zugänglich. Alternativ dazu ist es auch möglich, daß der Ausgang 32 über einen Pull-down Widerstand 33' an Masse angeschlossen ist. Der Widerstand 33' ist in Fig. 4a gestrichelt dargestellt.In Fig. 4a, an IC 31 is shown with an open-drain input / output 32. The input / output 32 is connected via a resistor 33 to a fixed positive level. As explained above, the correct connection of the pin 32 is not accessible for a check using the conventional boundary scan test. Alternatively, it is also possible for the output 32 to be connected to ground via a pull-down resistor 33 '. The resistor 33 'is shown in dashed lines in FIG. 4a.

Schließlich ist in Fig. 4b eine Schaltung schematisch gezeigt, die es dennoch ermöglicht, den Ein/Ausgang 32 zu überprüfen. Darüber hinaus ist es auch überprüfbar, ob der Widerstand 33 angeschlossen ist. Zu diesem Zweck ist der Widerstand 33 über einen Treiber 34 mit einem BS-fähigen IC 36 verbunden. Im Testbetrieb gibt der IC 36 ein Testsignal mit wechselnden Pegeln an den Widerstand 33 ab. Das von dem IC 31 am Ein/Ausgang 32 empfangene Testsignal wird, wie es bereits im Zusammenhang mit den vorstehenden Ausführungsbeispielen der Erfindung beschrieben ist, über den JTAG-Bus 3 ausgelesen und in einer Auswerteschaltung ausgewertet. Auf diese Weise, ist es mit der Schaltung möglich, den Ein/Ausgang 32 auf einwandfreie Funktion zu überprüfen.Finally, a circuit is shown schematically in FIG. 4b, which nevertheless makes it possible to check the input / output 32 . In addition, it is also possible to check whether the resistor 33 is connected. For this purpose, the resistor 33 is connected to a BS-capable IC 36 via a driver 34 . In test mode, the IC 36 outputs a test signal with changing levels to the resistor 33 . The test signal received by the IC 31 at the input / output 32 is, as already described in connection with the above exemplary embodiments of the invention, read out via the JTAG bus 3 and evaluated in an evaluation circuit. In this way, it is possible with the circuit to check the input / output 32 for proper functioning.

In der Schaltung können einzelne der "Open drain"- Ausgänge kurzzeitig eingeschaltet sein. Das darf aber nicht zu einer Störung des von dem Treiber 34 gelieferten Pegels führen, da sonst die weiteren an den Treiber 34 angeschlossenen Eingänge einen falschen Pegel erhalten würden. Daher weist die Schaltung einen Kondensator 37 auf, der den von dem Treiber 34 abgegebenen Pegel stabilisiert. Der Kondensator 37 ist auch in der Lage den Pegel gegenüber Spannungsspitzen zu stabilisieren, die durch Übersprechen hervorgerufen werden können. Das kann insbesondere dann der Fall sein, wenn die Zuleitungen für das Testsignal lang sind. Der Kondensator 37 erhöht somit die Funktions sicherheit des Testverfahrens. Bei kurzen Leitungen kann der Kondensator 37 weggelassen sein, wenn der niederohmige Treiber 34 in der Lage ist, alle Störungen auszugleichen.Some of the "open drain" outputs can be switched on briefly in the circuit. However, this must not lead to a disturbance in the level supplied by driver 34 , since otherwise the further inputs connected to driver 34 would receive an incorrect level. The circuit therefore has a capacitor 37 which stabilizes the level output by the driver 34 . The capacitor 37 is also able to stabilize the level against voltage peaks which can be caused by crosstalk. This can be the case in particular if the leads for the test signal are long. The capacitor 37 thus increases the functional reliability of the test method. In the case of short lines, the capacitor 37 can be omitted if the low-resistance driver 34 is able to compensate for all interferences.

Claims

1. Test method for circuits comprising at least one integrated circuit ( 1 , 2 ; 11 , 12 , 13 ; 31 , 36 ) to check whether connections ( 4 , 14 , 32 ) of the circuit are properly connected by the circuit Receives command signals via a special control line ( 3 ) and then emits corresponding test signals which are received at another point in the circuit and read out via the control line ( 3 ), characterized in that certain signal inputs ( 4 , 14 ) are controlled in such a way that they are connected to the fixed level in normal operation of the circuit, while the test signals are supplied to these signal inputs in test operation of the circuit.

2. The method according to claim 1, characterized in that the method is carried out as a boundary scan test according to the IEEE 1149.1 standard.

3. The method according to claim 1, characterized in that the test signals are supplied via a 4-wire bus (JTAG) ( 3 ).

4. Circuit with at least one boundary-scanable integrated circuit ( 1 , 2 ; 11 , 12 ), characterized in that a signal input ( 4 ; 14 ) of the circuit ( 2 ; 13 ), which is at a fixed level during normal operation of the circuit , is connected to an output ( 6 ; 16 ) and that the output ( 6 ; 16 ; 28 , 29 ) is suitable for emitting a fixed level in normal operation of the circuit and test signals in test operation of the circuit.

5. A circuit according to claim 4, characterized in that the signal input and the signal output too belong to different integrated circuits.

6. A circuit according to claim 5, characterized in that at least one further integrated circuit ( 13 ) is provided which has an input ( 14 ) which is at a fixed level during normal operation of the circuit, and to an output ( 6 ; 16 ) a boundary-scan-capable IC that is switchable in test mode.

7. Circuit according to claim 6, characterized in that the further integrated circuit ( 13 ) is not boundary scan capable.

8. A circuit according to claim 4, characterized in that the test signal is guided via a driver ( 7 ; 17 ; 34 ).

9. A circuit according to claim 8, characterized in that a capacitor ( 37 ) is connected to the output of the driver ( 34 ).

10. A circuit according to claim 4, characterized in that a pull-up or pull-down resistor ( 26 , 27 ) is connected to the output ( 28 , 29 ), which in turn is connected to a fixed level.

11. The circuit according to claim 4, characterized in that the signal input ( 32 ) in the test mode of the circuit, the test signal via a pull-up or pull-down resistor ( 33 , 33 ') can be supplied.