Aus
der US 5 694 361 A ist
eine Speichereinrichtung bekannt, deren Datenausgang über ein
externes RESET-Signal ⌀R in einen offenen (hochohmigen) Zustand
gebracht werden kann, indem beide Ausgangstreibertransistoren gesperrt
werden. Das externe RESET-Signal ⌀R wird durch eine geradzahlige Anzahl von
in Serie geschalteten Invertergattern um eine durch die erwähnte Anzahl
der Invertergatter vorgegebene Zeit verzögert. Damit soll erreicht werden,
dass die internen Signalpegel in der Speichervorrichtung vor der
Datenausgabe ihr jeweiliges Soll-Niveau erreicht haben. From the US 5,694,361 A a memory device is known whose data output can be brought into an open (high-impedance) state via an external RESET signal ⌀ R by blocking both output driver transistors. The external RESET signal ⌀ R is delayed by an even number of series-connected inverter gates by a predetermined time by the mentioned number of inverter gates. This is intended to ensure that the internal signal levels in the memory device have reached their respective desired level before the data output.
Die 1 erläutert ein typisches Beispiel
für eine
SDRAM- Vorrichtung. Die SDRAM-Vorrichtung des Stands der Technik
weist ein Speicherzellenfeld 1 auf. Obwohl es in der 1 nicht gezeigt ist, sind eine
Vielzahl von DRAM-Zellen, Wortleitungen und Bitleitungspaaren in
dem Speicherzellenfeld 1 enthalten und die Wortleitungen
und die Bitleitungspaare sind selektiv bzw. auswählbar mit den Speicherzellen
verbunden.The 1 illustrates a typical example of an SDRAM device. The prior art SDRAM device has a memory cell array 1 on. Although it is in the 1 not shown, are a plurality of DRAM cells, word lines and bit line pairs in the memory cell array 1 and the word lines and bit line pairs are selectively connected to the memory cells.
Datenbits
sind jeweils in den Speicherzellen in der Form einer elektrischen
Ladung gespeichert und die Wortleitungen verbinden die Speicherzellen selektiv
mit den Bitleitungspaaren. Die Datenbits erzeugen Potentialdifferenzen
auf den Bitleitungspaaren.data bits
are each in the memory cells in the form of an electrical
Charge stored and the word lines connect the memory cells selectively
with the bit line pairs. The data bits generate potential differences
on the bit line pairs.
Die
SDRAM-Vorrichtung des Stands der Technik weist weiterhin einen Reihenadreßpuffer 2, einen
Reihenadreßdekoder 3,
Tastverstärker 4,
einen Spaltenadreßpuffer 5,
einen Spaltenadreßdekoder 6,
einen Spaltenauswähler 7 und
Datenleitungen 8 auf. Ein Aktualisierungszähler (refresh
counter) ist in dem Reihenadreßpuffer 2 enthalten
und ein Burst-Zähler
bzw. Impulszähler
(burst counter) bildet einen Teil des Spaltenadreßpuffers 5.The SDRAM device of the prior art further comprises a row address buffer 2 , a row address decoder 3 , Tastverstärker 4 , a column address buffer 5 , a column address decoder 6 , a column selector 7 and data lines 8th on. An update counter is in the row address buffer 2 and a burst counter forms part of the column address buffer 5 ,
Ein
externes Reihenadreßsignal
wird dem Reihenadreßpuffer 2 zugeführt und
der Reihenadreßpuffer 2 führt prädekodierte
Reihenadreßsignale dem
Reihenadreßdekoder 3 zu.
Der Reihenadreßdekoder 3 reagiert
auf die prädekodierten
Reihenadreßsignale
derart, daß die
Wortleitungen selektiv auf ein aktives Niveau bzw. auf einen aktiven
Wert geändert werden.
Im Ergebnis werden die Speicherzellen selektiv mit den Bitleitungspaaren
verbunden bzw. es werden Potentialdifferenzen auf den Bitleitungspaaren
erzeugt. Die Potentialdifferenzen bzw. Spannungen werden durch die
Tastverstärker 4 erhöht und erreichen
die Spaltenauswähler 7.An external row address signal becomes the row address buffer 2 supplied and the row address buffer 2 precode encoded row address signals to the row address decoder 3 to. The row address decoder 3 responds to the predecoded row address signals such that the wordlines are selectively changed to an active level. As a result, the memory cells are selectively connected to the bit line pairs, and potential differences are generated on the bit line pairs. The potential differences or voltages are determined by the sense amplifiers 4 increases and reaches the column selector 7 ,
Ein
externes Spaltenadreßsignal
wird dem Spaltenadreßpuffer 5 zugeführt und
der Spaltenadreßpuffer 5 führt prädekodierte
Spaltenadreßsignale
dem Spaltenadreßdekoder 6 zu.
Der Spaltenadreßdekoder 6 reagiert
bzw. antwortet auf die prädekodierten
Spaltenadreßsignale
derart, daß der
Spaltenauswähler 7 veranlaßt wird,
die Bitleitungspaare mit den Datenleitungen 8 selektiv
zu verbinden.An external column address signal becomes the column address buffer 5 supplied and the column address buffer 5 precode encoded column address signals to the column address decoder 6 to. The column address decoder 6 responds to the predecoded column address signals such that the column selector 7 is caused, the bit line pairs with the data lines 8th selectively connect.
Die
SDRAM-Vorrichtung des Stands der Technik umfaßt weiterhin einen Datencontroller 9, eine
Latch-Schaltung 10 bzw. Halteschaltung und einen Datenpuffer 11.
Die SDRAM-Vorrichtung des Stands der Technik hat eine Vielzahl von
Datenübertragungsmodi
und der Datencontroller 9 überträgt die Datenbits zwischen den
Datenleitungen und der Latch-Schaltung 10 auf unterschiedliche
Art und Weise in Abhängigkeit
von dem ausgewählten
Datenübertragungsmodus.
Die Datenbits werden sequentiell zwischen der Latch-Schaltung 10 und
dem Datenpuffer 11 übertragen.
Der Datenpuffer 11 erzeugt ein Ausgangsdatensignal Dout
aus den ausgelesenen Datenbits und Potentialdifferenzen aus einem
Eingangsdatensignal Din.The prior art SDRAM device further includes a data controller 9 , a latch circuit 10 or holding circuit and a data buffer 11 , The prior art SDRAM device has a variety of data transfer modes and the data controller 9 transmits the data bits between the data lines and the latch circuit 10 in different ways depending on the selected data transfer mode. The data bits are sequentially between the latch circuit 10 and the data buffer 11 transfer. The data buffer 11 generates an output data signal Dout from the read-out data bits and potential differences from an input data signal Din.
Die
SDRAM-Vorrichtung umfaßt
weiterhin einen Taktgenerator 12, einen Befehlsdekoder 13,
ein Modusregister 14, einen Steuersignalgenerator 15, eine
Vorladeschaltung 16 und eine Versorgungsquelle 17.
Die Vorladeschaltung 16 ist mit den Bitleitungen jedes
Paares verbunden und gleicht die Bitleitungen auf ein Vorladeniveau
bzw. -pegel oder -wert ab. Der Versorgungsquelle 17 wird
eine externe Versorgungsspannung PW zugeführt und sie erzeugt eine interne
Versorgungsspannung aus der externen Versorgungsspannung PW. Die
Versorgungsquelle 17 verteilt die interne Versorgungsspannung
zu dem Speicherzellenfeld 1 und zu den anderen Komponentenschaltungen 2 über eine
Spannungsversorgungsleitung Vdd. Die Versorgungsquelle 17 erzeugt
weiterhin ein Strom-Ein-Signal PON. Wenn eine externe Spannungsversorgungsleitung
beginnt, eine externe Versorgungsspannung PW der SDRAM-Vorrichtung des
Stands der Technik zuzuführen,
steigt die interne Versorgungsspannung allmählich an und erreicht einen
vorgegebenen Wert bzw. ein vorgegebenes Niveau. Die Versorgungsquelle 17 erzeugt
das Strom-Ein-Signal PON auf dem Weg bzw. beim Anstieg zu dem vorgegebenen
Wert und führt
das Strom-Ein-Signal PON dem Datenpuffer 11 zu.The SDRAM device further comprises a clock generator 12 , a command decoder 13 , a mode register 14 , a control signal generator 15 , a precharge circuit 16 and a supply source 17 , The precharge circuit 16 is connected to the bitlines of each pair and equalizes the bitlines to a precharge level or value. The supply source 17 An external supply voltage PW is supplied and generates an internal supply voltage from the external supply voltage PW. The supply source 17 distributes the internal supply voltage to the memory cell array 1 and to the other component circuits 2 via a power supply line Vdd. The supply source 17 continues to generate a power-on signal PON. When an external power supply line starts to supply an external power supply voltage PW to the prior art SDRAM device, the internal power supply voltage gradually rises and reaches a predetermined value. The supply source 17 generates the current-on signal PON on the way up to the predetermined value, and supplies the power-on signal PON to the data buffer 11 to.
Ein
externes Taktsignal CLK und ein Taktfreigabesignal CKE werden dem
Taktgenerator 12 zugeführt
und der Taktgenerator 12 erzeugt interne Taktsignale, zum
Beispiel ICLKOE und ICLK. Das interne Taktsignal ICLKOE wird dem
Datenpuffer 11 zugeführt
und versieht den Datenpuffer 11 mit einem Datenausgabetiming.
Das interne Taktsignal ICLK wird der Latch-Schaltung 10,
dem Befehlsdekoder 13 und dem Steuersignalgenerator 15 zugeführt. Das
interne Taktsignal ICLK gibt ein Latch-Timing an die Datenschaltung 10,
ein Timing zum Dekodieren eines Befehls des Befehlsdekoders 13 und
Timings zum sequentiellen Erzeugen interner Steuersignale für den Steuersignalgenerator 15 vor.An external clock signal CLK and a clock enable signal CKE become the clock generator 12 fed and the clock generator 12 generates internal clock signals, for example ICLKOE and ICLK. The internal clock signal ICLKOE becomes the data buffer 11 and provides the data buffer 11 with a data output timing. The internal clock signal ICLK becomes the latch circuit 10 , the command decoder 13 and the control signal generator 15 fed. The internal clock signal ICLK gives a latch timing to the data circuit 10 , a timing for decoding an instruction decoder instruction 13 and timings for sequentially generating internal control signals for the control signal generator 15 in front.
Externe
Steuersignale CSB, RASB, CASB und WE geben einen Befehl für die SDRAM-Vorrichtung
des Stands der Technik wieder. Die Kombinationen der Potentialniveaus
geben unterschiedliche Befehle wieder, zum Beispiel einen Befehl
zum Steuern einer Spaltenadresse, einen Befehl zum Steuern einer
Reihenadresse, einen Befehl für
ein Dateneinschreiben, einen Befehl für ein Datenauslesen und einen
Befehl zum Spezifizieren eines Datenübertragungsmodus bzw. Datensendemodus.
Die externen Steuersignale CSB, RASB, CASB und WE werden dem Befehlsdekoder 13 zugeführt und
der Befehlsdekoder 13 interpretiert die Befehle derart,
daß dekodierte
Signale bei ansteigendem Impuls bzw. ansteigender Flanke des internen
Taktsignals ICLK erzeugt werden. Wenn der Befehl einen Datenübertragungsmodus
wiedergibt, werden die dekodierten Signale dem Modusregister 14 zugeführt und
darin gespeichert. Die dekodierten Signale, die den Datenübertragungsmodus
wiedergeben, werden dem Steuersignalgenerator 15 zugeführt. Der
Befehlsdekoder 13 erzeugt dekodierte Signale aus dem Befehl,
der für eine
andere Operation repräsentativ
ist, und führt
die dekodierten Signale dem Steuersignalgenerator 15 zu.External control signals CSB, RASB, CASB and WE represent an instruction for the prior art SDRAM device. The combinations of the potential levels represent different commands, for example, a column address control command, a row address control command, a data write command, a data read command, and a data transmission mode specifying command. The external control signals CSB, RASB, CASB and WE are the command decoder 13 fed and the command decoder 13 interprets the instructions such that decoded signals are generated as the rising edge of the internal clock signal ICLK rises. When the command reflects a data transmission mode, the decoded signals become the mode register 14 supplied and stored therein. The decoded signals representing the data transmission mode become the control signal generator 15 fed. The command decoder 13 generates decoded signals from the command representative of another operation, and passes the decoded signals to the control signal generator 15 to.
Der
Steuersignalgenerator 15 reagiert auf die dekodierten Signale,
die von dem Befehlsdekoder 13 und dem Modusregister 14 aus
zugeführt
werden derart, daß sequentiell
interne Steuersignale erzeugt werden. Die internen Steuersignale
werden dem Reihenadreßpuffer 2,
dem Reihenadreßdekoder 3,
den Tastverstärkern 4,
dem Spaltenadreßpuffer 5,
dem Datencontroller 9, der Latch-Schaltung 10, der
Vorladeschaltung 16 und dem Datenpuffer 11 zugeführt. Eines
der internen Steuersignale wird als "Ausgabefreigabesignal OE" bezeichnet und wird dem
Datenpuffer 11 zugeführt.
Die internen Steuersignale aktivieren diese Schaltungen sequentiell
derart, daß Datenbits
in das Speicherzellenfeld 1 eingeschrieben werden und daß Datenbits
aus dem Speicherzellenfeld 1 ausgelesen werden.The control signal generator 15 responds to the decoded signals sent by the command decoder 13 and the mode register 14 are supplied from such that sequential internal control signals are generated. The internal control signals become the row address buffer 2 , the row address decoder 3 , the sense amplifiers 4 , the column address buffer 5 , the data controller 9 , the latch circuit 10 , the precharge circuit 16 and the data buffer 11 fed. One of the internal control signals is referred to as "output enable signal OE" and is the data buffer 11 fed. The internal control signals sequentially activate these circuits such that data bits into the memory cell array 1 are written and that data bits from the memory cell array 1 be read out.
Die
externen Steuersignale CSB/RASB/CASB/WE sind beispielsweise dafür vorgesehen,
einen Befehl für
die Aktivierung wiederzugeben. Der Steuersignalgenerator 15 führt zuerst
das interne Steuersignal dem Reihenadreßpuffer 2 zu und das
externe Reihenadreßsignal
wird in dem Reihenadreßpuffer 2 gespeichert.
Der Reihenadreßpuffer 2 erzeugt
die prädekodierten
Reihenadreßsignale und
führt sie
dem Reihenadreßdekoder 3 zu.The external control signals CSB / RASB / CASB / WE are for example intended to reproduce a command for activation. The control signal generator 15 first, pass the internal control signal to the row address buffer 2 to and the external row address signal is in the row address buffer 2 saved. The row address buffer 2 generates the predecoded row address signals and passes them to the row address decoder 3 to.
Nachfolgend
führt der
Steuersignalgenerator 15 das interne Steuersignal dem Reihenadreßdekoder 3 derart
zu, daß der
Reihenadreßdekoder 3 die prädekodierten
Reihenadreßsignale
dekodiert, um die Wortleitung, die durch das Reihenadreßsignal spezifiziert
wird, antreiben zu können.
Die Speicherzellen, die mit der ausgewählten Wortleitung verbunden
sind, geben die Datenbits auf die zugeordneten Bitleitungspaare
aus und die ausgelesenen Datenbits bilden Potentialdifferenzen auf
den Bitleitungspaaren.Subsequently, the control signal generator 15 the internal control signal to the row address decoder 3 such that the row address decoder 3 the predecoded row address signals are decoded to drive the word line specified by the row address signal. The memory cells connected to the selected wordline output the data bits to the associated bitline pairs and the readout data bits form potential differences on the bitline pairs.
Nachfolgend
führt der
Steuersignalgenerator 15 das interne Steuersignal den Tastverstärkern 4 derart
zu, daß die
Tastverstärker 4 schnell
die Größe der Potentialdifferenzen
auf den Bitleitungspaaren erhöhen.
Die erhöhten
Potentialdifferenzen kehren zu den ausgewählten Speicherzellen zurück und die Datenbits
werden aktualisiert (refreshed).Subsequently, the control signal generator 15 the internal control signal the sense amplifiers 4 such that the sense amplifier 4 quickly increase the size of the potential differences on the bit line pairs. The increased potential differences return to the selected memory cells and the data bits are refreshed.
Auf
den Abschluß der
Aktivierung hin befördern
die externen Steuersignale CSB/RASB/CASB/WE einen anderen Befehl,
der ein Datenauslesen zu dem Befehlsdekoder 13 wiedergibt.
Der Befehlsdekoder 13 interpretiert den Befehl und führt die
dekodierten Signale dem Steuersignalgenerator 15 zu. Der
Steuersignalgenerator 15 führt zuerst das interne Steuersignal
dem Spaltenadreßpuffer 5 zu.
Das äußere Spaltenadreßsignal
wird durch den Spaltenadreßpuffer 5 zwischengespeichert
(latched) und die prädekodierten
Spaltenadreßsignale
werden dem Spaltenadreßdekoder 6 zugeführt. Der
Spaltenadreßdekoder 6 veranlaßt den Spaltenauswähler 7,
die Bitleitungspaare mit den Datenleitungen 8 selektiv
zu verbinden, und der Datencontroller 9 überträgt das Datenbit
bzw. die Datenbits zu der Latch-Schaltung 10 derart, daß das Datenbit bzw.
die Datenbits temporär
darin gespeichert werden. Das Datenbit wird von der Latch-Schaltung 10 aus
zu dem Datenpuffer 11 übertragen.
Der Datenpuffer 11 wird durch das Ausgabefreigabesignal
OE freigegeben und gibt das Ausgangsdatensignal Dout in Antwort
auf das Taktsignal ICLKOE aus.Upon completion of the activation, the external control signals CSB / RASB / CASB / WE convey another command which requests data to be read to the command decoder 13 reproduces. The command decoder 13 interprets the command and passes the decoded signals to the control signal generator 15 to. The control signal generator 15 First, pass the internal control signal to the column address buffer 5 to. The outer column address signal is passed through the column address buffer 5 latched and the predecoded column address signals become the column address decoder 6 fed. The column address decoder 6 causes the column selector 7 , the bit line pairs with the data lines 8th selectively connect, and the data controller 9 transmits the data bit (s) to the latch circuit 10 such that the data bit or the data bits are temporarily stored therein. The data bit is from the latch circuit 10 out to the data buffer 11 transfer. The data buffer 11 is enabled by the output enable signal OE and outputs the output data signal Dout in response to the clock signal ICLKOE.
Nachdem
das Ausgangsdatensignal Dout von dem Datenpuffer 11 ausgegeben
wurde, wird ein weiterer Befehl, der das Vorladen wiedergibt, zu
dem Befehlsdekodierer 13 ausgegeben. Der Befehlsdekodierer 13 dekodiert
den Befehl und instruiert den Steuersignalgenerator 15,
das interne Steuersignal, das bereits dem Reihenadreßdekoder 3 zugeführt wurde,
in das inaktive Niveau überzuführen. Die
ausgewählten
Speicherzellen werden von den Bitleitungspaaren getrennt.After the output data signal Dout from the data buffer 11 is issued, another command that reflects the precharge becomes the command decoder 13 output. The command decoder 13 decodes the command and instructs the control signal generator 15 , the internal control signal already assigned to the row address decoder 3 was transferred to the inactive level. The selected memory cells are separated from the bit line pairs.
Nachfolgend
führt der
Steuersignalgenerator 15 das interne Steuersignal der Vorladeschaltung 16 derart
zu, daß die
Vorladeschaltung 16 die Bitleitungen auf dem Vorladewert
ausgleicht. Im Ergebnis ist die SDRAM-Vorrichtung des Stands der
Technik dann wieder für
den nächsten
Zugriff bereit.Subsequently, the control signal generator 15 the internal control signal of the precharge circuit 16 such that the precharge circuit 16 balances the bitlines on the precharge value. As a result, the prior art SDRAM device is ready again for the next access.
Die 2 erläutert und zeigt den Datenpuffer 11.
Der Datenpuffer 11 enthält
eine Eingangsschaltung 11a und eine Ausgangsschaltung 11b,
wobei die Eingangsschaltung 11a und die Ausgangsschaltung 11b parallel
zueinander zwischen der Datenleitung 18 und einem Datenanschluß 19 verbunden
sind. Die Ausgangsschaltung 11b wird nachfolgend im Detail
beschrieben.The 2 explains and shows the data buffer 11 , The data buffer 11 contains an input circuit 11a and an output circuit 11b , where the input circuit 11a and the output circuit 11b parallel to each other between the data line 18 and a data port 19 are connected. The output circuit 11b will be described in detail below.
Die
Ausgangsschaltung 11b enthält ein NOR-Gatter NR1, ein
NAND-Gatter ND1, einen Inverter IV1, n-Kanal-Schalttransistoren 11c und 11d vom
Anreicherungstyp, Datenspeicherkreise 11e und einen Ausgangstreiber 11f.
Die Datenleitung ist mit einem der Eingangsknoten des NOR-Gatters
NR1 und mit einem der Eingangsknoten des NAND-Gatters ND1 verbunden
und die n-Kanal-Schalttransistoren 11c bzw. 11d vom
Anreicherungstyp sind zwischen dem NOR-Gatter NR1 bzw. dem NAND-Gatter ND1
und den Datenspeicherkreisen 11e verbunden. Das Ausgabefreigabesignal
OE wird direkt dem anderen Eingangsknoten des NAND-Gatters ND1 und über den
Inverter IV1 dem anderen Eingangsknoten des NOR-Gatters NR1 zugeführt. Aus
diesem Grund werden das NAND-Gatter
ND1 und das NOR-Gatter NR1 durch das Ausgabefreigabesignal OE mit
hohem Niveau freigegeben und sie reagieren dann auf das Datenauslesesignal
Sread. Die n-Kanal-Schalttransistoren 11c und 11d vom
Anreicherungstyp werden von dem internen Taktsignal ICLKOE angesteuert.
Während
das interne Taktsignal ICLKOE auf dem niedrigen Niveau (low level)
ist, sind die n-Kanal-Schalttransistoren 11c und 11d vom
Anreicherungstyp ausgeschaltet und die Datenspeicherkreise 11e sind
elektrisch von dem NOR-Gatter NR1 und dem NAND-Gatter ND1 getrennt.
Andererseits, wenn sich das interne Taktsignal ICLKOE auf ein hohes
Niveau (high level) ändert,
schalten die n-Kanal-Feldeffekttransistoren 11c und 11d vom
Anreicherungstyp ein und ein neues, ausgelesenes Datenbit wird von dem
NOR-Gatter NR1 bzw.
dem NAND-Gatter ND1 über
die Datenspeicherkreise 11e zu dem Ausgangstreiber 11f übertragen.
Es ist zweckmäßig, das
Ausgabefreigabesignal OE dem NOR-Gatter NR1 und dem NAND-Gatter
ND1 zuzuführen,
die eingangsseitig angeordnet sind, und nicht den n-Kanal-Feldeffekttransistoren 11c und 11d vom
Anreicherungstyp, die von dem internen Taktsignal ICLKOE am Gate angesteuert
werden, da die SDRAM-Vorrichtung die Datenausgabe-Haltezeit tOH
und die Datenausgabe-Hochimpedanzzeit tHZ leicht einhält.The output circuit 11b includes a NOR gate NR1, a NAND gate ND1, an inverter IV1, n-channel switching transistors 11c and 11d of the enrichment type, data storage circuits 11e and an output driver 11f , The data line is connected to one of the input nodes of the NOR gate NR1 and to one of the input nodes of the NAND gate ND1 and the n-channel switching transistors 11c respectively. 11d of the enhancement type are between the NOR gate NR1 and the NAND gate ND1 and the data storage circuits 11e connected. The output enable signal OE is supplied directly to the other input node of the NAND gate ND1 and via the inverter IV1 to the other input node of the NOR gate NR1. For this reason, the NAND gate ND1 and the NOR gate NR1 are enabled by the high-level output enable signal OE, and then respond to the data read-out signal Sread. The n-channel switching transistors 11c and 11d of the enhancement type are driven by the internal clock signal ICLKOE. While the internal clock signal ICLKOE is at the low level, the n-channel switching transistors are 11c and 11d of the enhancement type turned off and the data storage circuits 11e are electrically isolated from the NOR gate NR1 and the NAND gate ND1. On the other hand, when the internal clock signal ICLKOE changes to a high level, the n-channel field effect transistors switch 11c and 11d of the enhancement type and a new read-out data bit is supplied from the NOR gate NR1 and the NAND gate ND1 via the data storage circuits, respectively 11e to the output driver 11f transfer. It is convenient to supply the output enable signal OE to the NOR gate NR1 and the NAND gate ND1 arranged on the input side and not to the n-channel field effect transistors 11c and 11d of the enhancement type that are driven by the internal clock signal ICLKOE at the gate, since the SDRAM device easily complies with the data output hold time tOH and the data output high impedance time tHZ.
Die
Datenspeicherkreise 11e haben einen Inverter IV2 und ein
NOR-Gatter NR2 bzw. einen Inverter IV3 und ein NAND-Gatter ND2 und
der Ausgangsknoten und der Eingangsknoten jedes Inverters IV2 und
IV3 sind jeweils mit dem Eingangsknoten bzw. dem Ausgangsknoten
des NOR-Gatters NR2 oder des NAND-Gatters ND2 verbunden. Das NOR-Gatter
NR2 und das NAND-Gatter ND2 fixieren bzw. bestimmen das Potentialniveau
an den Eingangsknoten der entsprechenden Inverter IV2 und IV3 auf
den entgegengesetzten Wert an den Ausgangsknoten der Inverter IV2
und IV3 und halten das Auslese-Datenbit aufrecht, bis ein neues
Auslese-Datenbit an dem Eingangsknoten der Inverter IV2 und IV3
ankommt.The data storage circuits 11e have an inverter IV2 and a NOR gate NR2 and an inverter IV3 and a NAND gate ND2 and the output node and the input node of each inverter IV2 and IV3 are respectively connected to the input node and the output node of the NOR gate NR2 or the NAND gate Gates ND2 connected. The NOR gate NR2 and the NAND gate ND2 fix the potential level at the input nodes of the respective inverters IV2 and IV3 to the opposite value at the output nodes of the inverters IV2 and IV3 and maintain the read data bit until a new read Data bit arrives at the input node of inverters IV2 and IV3.
Während die
interne Versorgungsspannung zu dem vorgegebenen Niveau hin ansteigt,
ist das Strom-Ein-Signal PON auf dem hohen Niveau bzw. Wert. Das
Strom-Ein-Signal PON kehrt zu dem niedrigen Niveau zurück, wenn
die interne Versorgungsspannung das vorgegebene Niveau erreicht.
Das Strom-Ein-Signal PON wird dem anderen Eingangsknoten des NOR-Gatters
NR2 und über
einen Inverter IV4 dem anderen Eingangsknoten des NAND-Gatters ND2
zugeführt.
Für diesen
Zweck sind das NOR-Gatter NR2 und das NAND-Gatter ND2 mit dem Strom-Ein-Signal
PON während
des instabilen Potentialanstiegs der internen Versorgungsspannung
gesperrt und die Inverter IV2 und IV3 fixieren ihre Ausgangsknoten
auf hohem Niveau bzw. niedrigem Niveau. Nachdem die vorgegebene
Spannung erreicht worden ist, kehrt jedoch das Strom-Ein-Signal
PON zum niedrigen Niveau zurück und
das NOR-Gatter NR2 und das NAND-Gatter ND2 werden mit dem invertierten
Strom-Ein-Signal PON freigegeben.While the
internal supply voltage rises to the predetermined level,
is the power-on signal PON at the high level or value. The
Power ON signal PON returns to the low level when
the internal supply voltage reaches the predetermined level.
The power-on signal PON becomes the other input node of the NOR gate
NR2 and over
an inverter IV4 to the other input node of the NAND gate ND2
fed.
For this
The purpose is the NOR gate NR2 and the NAND gate ND2 with the power-on signal
PON during
the unstable potential rise of the internal supply voltage
disabled and the inverters IV2 and IV3 fix their output nodes
at a high or low level. After the given
Voltage has been reached, however, the power-on signal returns
PON back to the low level and
the NOR gate NR2 and the NAND gate ND2 are replaced with the inverted one
Power ON signal PON enabled.
Die 3 erläutert und zeigt die Schaltungskonfiguration des
Ausgangstreibers 11f. Der Ausgangstreiber 11f enthält eine
Serienkombination aus einem p-Kanal-Feldeffekttransistor 11g vom
Anreicherungstyp und einem n-Kanal-Feldeffekttransistor 11h vom
Anreicherungstyp. Die Serienkombination der Feldeffekttransistoren 11g und 11h ist
zwischen der Versorgungsspannungsleitung Vdd und der Erdeleitung
GND verbunden. Der Ausgangsknoten des Inverters IV2 und der Ausgangsknoten
des Inverters IV3 sind mit der Gateelektrode des p-Kanal-Feldeffekttransistors 11g vom
Anreicherungstyp bzw. der Gate-Elektrode des n-Kanal-Feldeffekttransistors 11h vom
Anreicherungstyp verbunden. Aus diesem Grund sind der p-Kanal-Feldeffekttransistor 11g vom Anreicherungstyp
und der n-Kanal-Feldeffekttransistor 11h vom Anreicherungstyp
ausgeschaltet und der Ausgangsanschluß 19 ist von sowohl
der internen Versorgungsspannungsleitung Vdd als auch der Erdeleitung
GND getrennt bzw. isoliert. Wenn das Strom-Ein-Signal PON auf das
niedrige Niveau abgeändert
wird, verursachen die Inverter IV2 und IV3 andererseits, daß der p-Kanal-Feldeffekttransistor 11g vom
Anreicherungstyp und der n-Kanal-Feldeffekttransistor 11h vom
Anreicherungstyp komplementär ein-
und ausschalten derart, daß der
Ausgangsanschluß 19 angetrieben
wird.The 3 Explains and shows the circuit configuration of the output driver 11f , The output driver 11f contains a series combination of a p-channel field effect transistor 11g of the enhancement type and an n-channel field effect transistor 11h of the enrichment type. The series combination of field effect transistors 11g and 11h is connected between the supply voltage line Vdd and the ground line GND. The output node of the inverter IV2 and the output node of the inverter IV3 are connected to the gate electrode of the p-channel field effect transistor 11g of the accumulation type or the gate electrode of the n-channel field effect transistor 11h connected by the enrichment type. For this reason, the p-channel field effect transistor 11g of the enhancement type and the n-channel field effect transistor 11h of the enrichment type turned off and the output terminal 19 is isolated from both the internal power voltage line Vdd and the ground line GND. On the other hand, when the current-on signal PON is changed to the low level, the inverters IV2 and IV3 cause the p-channel field effect transistor 11g of the enhancement type and the n-channel field effect transistor 11h of the accumulation type complementary on and off such that the output terminal 19 is driven.
Es
wird nun angenommen, daß die
externe Spannungsversorgung anfängt,
die externe Versorgungsspannung PW zum Zeitpunkt t1 zuzuführen. Die
interne Versorgungsquelle 17 hebt dann die interne Versorgungsspannung
Vdd an und ändert
das Strom-Ein-Signal
PON auf ein hohes Niveau zum Zeitpunkt t2. Das Strom-Ein-Signal PON wird
dem NOR-Gatter NR2 und dem Inverter IV4 zugeführt und das NAND-Gatter ND2
empfängt
das invertierte Strom-Ein-Signal PON. Der Inverter IV2 legt seinen Ausgangsknoten
auf ein hohes Niveau fest und der Inverter IV3 fixiert den Ausgangsknoten
auf ein niedriges Niveau. Im Ergebnis schalten beide Feldeffekttransistoren 11g und 11h aus
und der Datenanschluß 19 ist
elektrisch gegenüber
sowohl der Versorgungsspannungsleitung Vdd als auch der Erdeleitung
GND isoliert. Der Datenanschluß 19 tritt
somit in den Hochimpedanz- Zustand
HZ zum Zeitpunkt t3 ein. Das interne Taktsignal ICLKOE ist auf das
niedrige Niveau vor der Zeit t3 fixiert worden und das NOR-Gatter NR2
und das NAND-Gatter ND2 lassen nicht zu, daß die Inverter IV2 und IV3
das Potentialniveau an ihren Ausgangsknoten ändern. Die interne Versorgungsspannung
erreicht das vorgegebene Niveau zum Zeitpunkt t4 und die Versorgungsquelle 17 ändert das Strom-Ein-Signal
PON auf ein niedriges Niveau. Das NOR-Gatter NR2 und das HAND-Gatter
ND2 sind dann freigegeben und die Inverter IV2 und IV3 reagieren
auf das ausgelesene Datensignal Sread. Im Ergebnis kann der Datenanschluß 19 entweder
mit der Versorgungsspannungsleitung Vdd oder der Erdeleitung GND
in Abhängigkeit
von dem ausgelesenen Datensignal Sread verbunden werden.It is now assumed that the external power supply starts supplying the external power supply PW at time t1. The internal supply source 17 then raises the internal supply voltage Vdd and changes the power-on signal PON to a high level at time t2. The power-on signal PON is supplied to the NOR gate NR2 and the inverter IV4, and the NAND gate ND2 receives the inverted power-on signal PON. The inverter IV2 sets its output node to a high level and the inverter IV3 fixes the output node to a low level. As a result, both field-effect transistors switch 11g and 11h off and the data connection 19 is electrically isolated from both the supply voltage line Vdd and the ground line GND. The data connection 19 thus enters the high-impedance state HZ at time t3. The internal clock signal ICLKOE has been fixed at the low level prior to the time t3, and the NOR gate NR2 and the NAND gate ND2 do not allow the inverters IV2 and IV3 to change the potential level at their output node. The internal supply voltage reaches the predetermined level at time t4 and the supply source 17 changes the power-on signal PON to a low level. The NOR gate NR2 and the HAND gate ND2 are then enabled and the inverters IV2 and IV3 respond to the read data signal Sread. As a result, the data port 19 be connected to either the supply voltage line Vdd or the ground line GND in response to the read-out data signal Sread.
Die
Versorgungsquelle 17 ist weniger zuverlässig und ändert manchmal das Strom-Ein-Signal PON
nicht auf das hohe Niveau, da die interne Versorgungsspannung sich
gerade zu dem vorgegebenen Niveau hin bewegt. In dieser Situation
sind sowohl das NOR-Gatter NR1 als auch das NAND-Gatter ND1 freigegeben
und der Ausgangstreiber 11f ist in dem Niederimpedanz-Zustand
zum Zeitpunkt t3, wie in der 5 gezeigt
ist. Die interne Versorgungsspannung erreicht das vorgegebene Niveau
nicht und der Datenanschluß 19 ist
mit der Versorgungsspannungsleitung Vdd und der Erdeleitung GND
verbindbar. Dies resultiert darin, daß die Ausgangsschaltung 11b unbeabsichtigt
das Ausgangsdatensignal Dout ausgibt.The supply source 17 is less reliable and sometimes does not change the power-on signal PON to the high level because the internal supply voltage is just moving to the predetermined level. In this situation, both the NOR gate NR1 and the NAND gate ND1 are enabled and the output driver 11f is in the low-impedance state at time t3 as in FIG 5 is shown. The internal supply voltage does not reach the predetermined level and the data connection 19 is connectable to the supply voltage line Vdd and the ground line GND. This results in that the output circuit 11b unintentionally outputs the output data signal Dout.
ÜBERBLICK ÜBER DIE
ERFINDUNGOVERVIEW OF THE
INVENTION
Es
ist deshalb eine wesentliche Aufgabe der vorliegenden Erfindung,
eine synchrone Halbleiterspeichervorrichtung bereitzustellen, die
einen Datenanschluß sicher
in dem Hochimpedanz-Zustand hält, bis
die interne Versorgungsspannung stabil wird.It
is therefore an essential object of the present invention,
to provide a synchronous semiconductor memory device which
a data connection for sure
in the high impedance state until
the internal supply voltage becomes stable.
Es
ist eine weitere wichtige Aufgabe der vorliegenden Erfindung, ein
Verfahren zum Steuern des Datenanschlusses der synchronen Halbleiterspeichervorrichtung
bereitzustellen.It
is another important object of the present invention, a
Method for controlling the data connection of the synchronous semiconductor memory device
provide.
Diese
Aufgabe wird durch die synchrone Halbleiterspeichervorrichtung gemäß Anspruch
1 bzw. durch das Verfahren nach Anspruch 10 gelöst. Demnach schlägt die vorliegende
Erfindung vor, ein internes Steuersignal aus einem externen Steuersignal
derart zu erzeugen, daß ein
Ausgangstreiber in den Hochimpedanz-Zustand gezwungen wird.These
The object is achieved by the synchronous semiconductor memory device according to claim
1 or by the method according to claim 10. Accordingly, the present suggests
Invention, an internal control signal from an external control signal
to produce such that a
Output driver is forced into the high impedance state.
In Übereinstimmung
mit einem Aspekt der vorliegenden Erfindung wird eine synchrone
Halbleiterspeichervorrichtung bereitgestellt, die ein Speicherzellenfeld,
das eine Vielzahl von Speicherstellen zum Speichern von Stücken von
Dateninformationen enthält,
einen Datenpuffer, der mit einem Datenanschluß verbunden ist, und eine Ausgangsschaltung zum Ändern des
Datenanschlusses zwischen einem Hochimpedanz-Zustand, einem ersten
Potentialniveau, das für
ein ausgewähltes
Stück von
Dateninformation repräsentativ
ist, und einem niedrigen Potentialniveau, das für ein anderes Stück von Dateninformation
repräsentativ
ist, eine Adressiereinrichtung, die die vielzähligen Speicherstellen mit
dem Datenpuffer selektiv verbindet, eine Versorgungsquelle zum Erzeugen
einer internen Versorgungsspannung mit einem konstanten Niveau bzw.
Wert aus einer externen Versorgungsspannung und eine Steuereinrichtung
hat, die auf ein externes Steuersignal derart antwortet, daß ein erstes
internes Steuersignal erzeugt wird, das die Ausgangsschaltung zwingt,
den Datenanschluß in
den Hochimpedanz-Zustand
zu ändern,
während
die interne Versorgungsspannung zu dem konstanten Wert bzw. Niveau
hin ansteigt.In accordance
in one aspect of the present invention, a synchronous one of
Semiconductor memory device provided, which is a memory cell array,
a variety of storage locations for storing pieces of
Contains data information,
a data buffer connected to a data terminal and an output circuit for changing the
Data connection between a high impedance state, a first
Potential level for
a selected one
Piece of
Data information representative
is, and a low potential level, that for another piece of data information
representative
is, an addressing device that uses the many memory locations
selectively connects to the data buffer, a supply source for generating
an internal supply voltage with a constant level or
Value from an external supply voltage and a control device
which responds to an external control signal such that a first
internal control signal is generated, which forces the output circuit,
the data connection in
the high impedance state
to change,
while
the internal supply voltage to the constant value or level
goes up.
In Übereinstimmung
mit einem weiteren Aspekt der vorliegenden Erfindung wird ein Verfahren zum
Steuern einer synchronen Halbleiterspeichervorrichtung zur Verfügung gestellt,
das folgende Schritte aufweist: a) Zuführen eines externen Steu ersignals,
das einen Eintritt in einen Hochimpedanz-Zustand wiedergibt, von
einer externen Signalquelle zu einer synchronen Halbleiterspeichervorrichtung,
b) Beginnen mit der Zuführung
einer externen Versorgungsspannung zu der synchronen Halbleiterspeichervorrichtung
derart, daß eine
interne Versorgungsspannung beginnt, zu einem konstanten Niveau
bzw. Wert hin anzusteigen, c) Erkennen des externen Steuersignals
während
des Anstiegs bzw. des Wegs zu dem konstanten Niveau derart, daß ein Ausgangstreiber
der synchronen Halbleiterspeichervorrichtung einen Datenanschluß dazu zwingt,
in den Hochimpedanz-Zustand einzutreten, und d) Ändern des Datenanschlusses
von dem Zustand mit hoher Impedanz in den Zustand mit niedriger
Impedanz, nachdem die interne Versorgungsspannung den konstanten
Wert erreicht hat.In accordance with another ace According to the present invention, there is provided a method of controlling a synchronous semiconductor memory device, comprising the steps of: a) supplying an external control signal representing an entry into a high-impedance state from an external signal source to a synchronous semiconductor memory device; Commencing with the supply of an external supply voltage to the synchronous semiconductor memory device such that an internal supply voltage starts to increase to a constant level; c) detecting the external control signal during the rise to the constant level such that a Output driver of the synchronous semiconductor memory device forces a data terminal to enter the high-impedance state, and d) changing the data terminal from the high-impedance state to the low-impedance state after the internal supply voltage becomes the constant value has reached.
Vorteilhafte
Weiterbildungen der vorliegenden Erfindung sind den Unteransprüchen zu
entnehmen. Weitere Vorteile, vorteilhafte Weiterbildungen und Anwendungsmöglichkeiten
der synchronen Halbleiterspeichervorrichtung und des Steuerverfahrens
gemäß der vorliegenden
Erfindung sind aus der nachfolgenden Beschreibung von bevorzugten
Ausführungsformen
der Erfindung in Verbindung mit den beiliegenden Zeichnungen ersichtlich.advantageous
Further developments of the present invention are the subclaims
remove. Further advantages, advantageous developments and applications
the synchronous semiconductor memory device and the control method
according to the present
Invention are preferred from the following description
embodiments
of the invention in conjunction with the accompanying drawings.
KURZBESCHREIBUNG
DER ZEICHNUNGENSUMMARY
THE DRAWINGS
Es
zeigen:It
demonstrate:
1 ein Blockdiagramm, das
die Anordnung von Schaltungen zeigt, die in der SDRAM-Vorrichtung
des Stands der Technik enthalten sind; 1 Fig. 10 is a block diagram showing the arrangement of circuits included in the prior art SDRAM device;
2 ein Schaltungsdiagramm,
das den Datenpuffer zeigt, der in der SDRAM-Vorrichtung des. Stands
der Technik enthalten ist; 2 Fig. 12 is a circuit diagram showing the data buffer included in the SDRAM device of the prior art;
3 ein Schaltungsdiagramm,
das den Ausgangstreiber zeigt, der in der Ausgangsschaltung enthalten
ist; 3 a circuit diagram showing the output driver included in the output circuit;
4 einen Kurvenverlauf, der
die Signalverläufe
zeigt, während
die Versorgungsquelle die interne Versorgungsspannung anhebt; 4 a waveform showing the waveforms as the supply source boosts the internal supply voltage;
5 einen Kurvenverlauf, der
die Signalverläufe
während
des Potentialanstiegs ohne Erzeugung des Strom-Ein-Signals zeigt; 5 a graph showing the waveforms during the potential rise without generating the power-on signal;
6 ein Schaltungsdiagramm,
das einen wesentlichen Teil einer SDRAM-Vorrichtung gemäß der vorliegenden
Erfindung zeigt; 6 Fig. 12 is a circuit diagram showing an essential part of an SDRAM device according to the present invention;
7 ein Schaltungsdiagramm,
das einen Datenpuffer zeigt, der in der SDRAM-Vorrichtung enthalten
ist; 7 Fig. 12 is a circuit diagram showing a data buffer included in the SDRAM device;
8 ein Schaltungsdiagramm,
das einen Ausgangstreiber zeigt, der in dem Datenpuffer enthalten
ist; 8th Fig. 12 is a circuit diagram showing an output driver included in the data buffer;
9 einen Kurvenverlauf, der
Signalverläufe
zeigt, die in der SDRAM-Vorrichtung während eines Potentialanstiegs
einer internen Versorgungsspannung beobachtet werden; und 9 a graph showing waveforms observed in the SDRAM device during potential rise of an internal power supply voltage; and
10 einen Kurvenverlauf,
der Signalverläufe
zeigt, die in der SDRAM-Vorrichtung während eines Datenauslesens
beobachtet werden. 10 a graph showing waveforms observed in the SDRAM device during data readout.
BESCHREIBUNG
DER BEVORGZUGTEN AUSFÜHRUNGSFORMDESCRIPTION
THE PREFERRED EMBODIMENT
Gemäß der 6 der Zeichnungen wird eine SDRAM-Vorrichtung,
die die vorliegende Erfindung verkörpert, auf einem Halblei terchip 30 hergestellt. Ein
Speicherzellenfeld 31, ein Reihenadreßpuffer 32, ein Reihenadreßdekoder 33,
ein Tastverstärker 34, ein
Spaltenadreßpuffer 35,
ein Spaltenadreßdekoder 36,
ein Spaltenauswähler 37,
ein Datencontroller 39, eine Latch-Schaltung 40,
ein Befehlsdekoder 41, ein Modusregister 42 und
eine Vorladeschaltung 43 sind in der SDRAM-Vorrichtung
enthalten. Diese Einzelschaltungen 31, 32, 33, 34, 35, 36, 37, 39, 40, 41, 42 und 43 sind ähnlich zu
jenen der SDRAM-Vorrichtung des
Stands der Technik und werden aus diesem Grund hier nicht im Detail
nachfolgend beschrieben, um Wiederholungen zu vermeiden.According to the 6 In the drawings, an SDRAM device embodying the present invention is mounted on a semiconductor chip 30 produced. A memory cell array 31 , a row address buffer 32 , a row address decoder 33 , a sense amplifier 34 , a column address buffer 35 , a column address decoder 36 , a column selector 37 , a data controller 39 , a latch circuit 40 , a command decoder 41 , a mode register 42 and a precharge circuit 43 are included in the SDRAM device. These individual circuits 31 . 32 . 33 . 34 . 35 . 36 . 37 . 39 . 40 . 41 . 42 and 43 are similar to those of the prior art SDRAM device and, for that reason, will not be described in detail hereinbelow to avoid repetition.
Die
erfindungsgemäße SDRAM-Vorrichtung umfaßt weiterhin
eine Versorgungsquelle 44, einen Taktgenerator 45,
einen Steuersignalgenerator 46 und einen Datenpuffer 47,
der mit einem Datenanschluß 48 verbunden
ist. Diese Einzelschaltungen 44, 45, 46,
und 47 sind unterschiedlich zu jenen der SDRAM-Vorrichtung
des Stands der Technik. Die Versorgungsquelle 44 erzeugt
eine interne Versorgungsspannung aus einer externen Versorgungsspannung
PW und verteilt die interne Versorgungsspannung über eine Versorgungsspannungsleitung Vdd
zu den anderen Teilschaltungen. Das Strom-Ein-Signal PON bzw. Stromeinschaltsignal wird
jedoch nicht dem Datenpuffer 47 zugeführt. Ein externes Taktsignal
CLK und ein Taktfreigabesignal CKE werden dem Taktgenerator 45 zugeführt. Das Taktfreigabesignal
CKE gibt den Taktgenerator 45 frei und der Taktgenerator 45 erzeugt
dann interne Taktsignale ICLK und ICLKOE. Das interne Taktsignal
ICLK wird zu ausgewählten
Teilschaltungen verteilt, die ähnlich
zu jenen sind, zu denen das internen Taktsignals ICLK des Stands
der Technik verteilt wird, und das interne Taktsignal ICLKOE wird
dem Datenpuffer 47 zugeführt. Während die interne Versorgungsspannung
zu einem vorgegebenen Wert bzw. Niveau hin ansteigt, hält der Taktgenerator
das interne Taktsignal ICLKOE auf dem hohen Niveau.The SDRAM device according to the invention further comprises a supply source 44 , a clock generator 45 , a control signal generator 46 and a data buffer 47 that with a data connection 48 connected is. These individual circuits 44 . 45 . 46 , and 47 are different from those of the SDRAM device of the prior art. The supply source 44 generates an internal supply voltage from an external supply voltage PW and distributes the internal supply voltage via a supply voltage line Vdd to the other subcircuits. However, the power-on signal PON or power-on signal does not become the data buffer 47 fed. An external clock signal CLK and a clock enable signal CKE become the clock generator 45 fed. The clock enable signal CKE gives the clock generator 45 free and the clock generator 45 then generates internal clock signals ICLK and ICLKOE. The internal clock signal ICLK is distributed to selected subcircuits similar to those to which the internal clock signal ICLK of the prior art is distributed, and the internal clock signal ICLKOE is applied to the data buffer 47 fed. While the internal versor supply voltage to a predetermined value or level increases, the clock generator keeps the internal clock signal ICLKOE at a high level.
Der
Steuersignalgenerator 46 erzeugt ähnlich die internen Steuersignale
mit der Ausnahme des Ausgabefreigabesignals OE und führt selektiv
die internen Steuersignale den ausgewählten Teilschaltungen wie gezeigt
zu. Der Steuersignalgenerator 46 hat einen Maskiersignalgenerator 46a und
ein NOR-Gatter 46b. Das andere Merkmal des Steuersignalgenerators 46 ist ähnlich zu
jenem des Steuersignalgenerators 15 und nur der Maskiersignalgenerator 46a und
das NOR-Gatter 46b brauchen somit noch nachfolgend im Detail
beschrieben werden.The control signal generator 46 Similarly, it generates the internal control signals except for the output enable signal OE and selectively supplies the internal control signals to the selected subcircuits as shown. The control signal generator 46 has a masking signal generator 46a and a NOR gate 46b , The other feature of the control signal generator 46 is similar to that of the control signal generator 15 and only the masking signal generator 46a and the NOR gate 46b need thus still be described in detail below.
Der
Maskiersignalgenerator 46a ist mit einem Controller 50 für einen
dynamischen Speicher mit wahlfreiem Zugriff verbunden, der abgekürzt als "DRAM-Controller" in der 6 gezeigt ist. Der DRAM-Controller 50 steht
unter der Kontrolle bzw. Steuerung eines Mikroprozessors 51 und
erzeugt ein Datenmaskiersignal DMQ und die weiteren externen Steuersignale
CSB, RASB, CASB und WE. Das Datenmaskiersignal DMQ macht den Datenanschluß 48 inaktiv
und der Datenpuffer 11 antwortet nicht auf ein eingegebenes
Datensignal Din und ein ausgegebenes Datensignal Dout. Das Datenmaskiersignal
DMQ maskiert deshalb den Datenanschluß 48. Wenn die externe
Versorgungsspannung (nicht gezeigt) damit beginnt, die externe Versorgungsspannung
PW der Versorgungsquelle 44 zuzuführen, führt der DRAM-Controller 50 das
Datenmaskiersignal DMQ dem Maskiersignalgenerator 46a zu
und der Maskiersignalgenerator 46a ändert ein internes Maskiersignal
OEMSK auf das hohe Niveau. Das interne Maskiersignal OEMSK wird
einem der Eingangsknoten des NOR-Gatters 46b zugeführt und
ein Datenlesesignal READB wird dem anderen Eingangsknoten des NOR-Gatters 46b zugeführt. Ein
weiters Logikgatter (nicht gezeigt) des Steuersignalgenerators 46 ändert das
Datenlesesignal READB zwischen dem aktiven unteren Niveau und dem
inaktiven hohen Niveau. Der Maskiersignalgenerator 46a sperrt
deshalb das NOR-Gatter 46b bei dem internen Maskiersignal OEMSK
während
des Potentialanstiegs der internen Versorgungsspannung und das NOR-Gatter 46b hält den Ausgangsknoten
dementsprechend auf dem niedrigen Niveau unabhängig von dem Datenlesesignal
READB.The masking signal generator 46a is with a controller 50 connected to a dynamic random access memory, abbreviated as "DRAM controller" in the 6 is shown. The DRAM controller 50 is under the control of a microprocessor 51 and generates a data masking signal DMQ and the other external control signals CSB, RASB, CASB and WE. The data masking signal DMQ makes the data connection 48 inactive and the data buffer 11 does not respond to an input data signal Din and an output data signal Dout. The data masking signal DMQ therefore masks the data terminal 48 , When the external supply voltage (not shown) starts, the external supply voltage PW of the supply source 44 to feed, leads the DRAM controller 50 the data masking signal DMQ to the masking signal generator 46a to and the masking signal generator 46a changes an internal masking signal OEMSK to the high level. The internal masking signal OEMSK becomes one of the input nodes of the NOR gate 46b and a data read signal READB becomes the other input node of the NOR gate 46b fed. Another logic gate (not shown) of the control signal generator 46 changes the read data signal READB between the active lower level and the inactive high level. The masking signal generator 46a therefore locks the NOR gate 46b at the internal masking signal OEMSK during the potential increase of the internal supply voltage and the NOR gate 46b Accordingly, the output node keeps the output node at the low level regardless of the data read signal READB.
Das
Potentialniveau an dem Ausgangsknoten des NOR-Gatters 46b dient
als Ausgabefreigabesignal OE.The potential level at the output node of the NOR gate 46b serves as output enable signal OE.
Der
Datenpuffer 47 ist in der 7 dargestellt
und enthält
eine Eingangsschaltung 47a und eine Ausgangsschaltung 47b,
die parallel zwischen der Latch-Schaltung 40 und dem Datenanschluß 48 verbunden
ist. Die Ausgangsschaltung 47b enthält ein NOR-Gatter NR11, ein
NAND-Gatter ND11, einen Inverter IV11, n-Kanal-Schalttransistoren 47c und 47d vom
Anreicherungstyp, Datenspeicherkreise 47e und einen Ausgangstreiber 47f.
Die Latch-Schaltung 40 ist mit einem der Eingangsknoten
des NOR-Gatters NR11 verbunden und einer der Eingangsknoten des
NAND-Gatters ND11 und die n-Kanal-Schalttransistoren 47c und 47d vom
Anreicherungstyp sind zwischen dem NOR-Gatter NR11 bzw. dem NAND-Gatter
ND11 und den Datenspeicherkreisen 47e verbunden. Das Ausgabefreigabesignal
OE ist direkt mit dem weiteren Eingangsknoten des NAND-Gatters ND11
und durch den Inverter IV11 mit dem anderen Eingangsknoten des NOR-Gatters NR11
verbunden. Aus diesem Grund sind das NAND-Gatter ND11 und das NOR-Gatter
NR11 bei dem Ausgabefreigabesignal OE auf hohem Niveau freigegeben
und reagieren auf das ausgelesene Datensignal Sread. Die n-Kanal-Schalttransistoren 47c und 47d vom
Anreicherungstyp werden durch das interne Taktsignal ICLKOE am Gate
angesteuert. Während
das interne Taktsignal ICLKOE auf dem niedrigen Niveau ist, sind
die n-Kanal-Schalttransistoren 47c und 47d vom
Anreicherungstyp ausgeschaltet und die Datenspeicherkreise 47e sind
gegenüber dem
NOR-Gatter NR11 und dem NAND-Gatter ND11 isoliert. Andererseits,
wenn das interne Taktsignal ICLKOE auf das hohe Niveau geändert wird,
schalten die n-Kanal-Feldeffekttransistoren 47c und 47d vom Anreicherungstyp
ein und ein neues ausgelesenes Datenbit wird von dem NOR-Gatter
NR11 bzw. dem NAND-Gatter ND11 über
die Datenspeicherkreise 47e zum Ausgangstreiber 47f übertragen.The data buffer 47 is in the 7 and includes an input circuit 47a and an output circuit 47b that is in parallel between the latch circuit 40 and the data port 48 connected is. The output circuit 47b includes a NOR gate NR11, a NAND gate ND11, an inverter IV11, n-channel switching transistors 47c and 47d of the enrichment type, data storage circuits 47e and an output driver 47f , The latch circuit 40 is connected to one of the input nodes of the NOR gate NR11 and one of the input nodes of the NAND gate ND11 and the n-channel switching transistors 47c and 47d of the enhancement type are between the NOR gate NR11 and the NAND gate ND11 and the data storage circuits, respectively 47e connected. The output enable signal OE is connected directly to the other input node of the NAND gate ND11 and through the inverter IV11 to the other input node of the NOR gate NR11. For this reason, the NAND gate ND11 and the NOR gate NR11 are enabled at the high level in the output enable signal OE and respond to the read-out data signal Sread. The n-channel switching transistors 47c and 47d of the enhancement type are driven by the internal clock signal ICLKOE at the gate. While the internal clock signal ICLKOE is at the low level, the n-channel switching transistors are 47c and 47d of the enhancement type turned off and the data storage circuits 47e are isolated from the NOR gate NR11 and the NAND gate ND11. On the other hand, when the internal clock signal ICLKOE is changed to the high level, the n-channel field effect transistors switch 47c and 47d of the enhancement type and a new read-out data bit is supplied from the NOR gate NR11 and the NAND gate ND11 via the data storage circuits, respectively 47e to the output driver 47f transfer.
Die
Datenspeicherkreise 11e haben ein Paar von Invertern IV12 bzw.
IV13 und der Ausgangsknoten und der Eingangsknoten eines der Inverter
IV12 bzw. IV13 des Paares sind mit dem Eingangsknoten bzw. dem Ausgangsknoten
des anderen Inverters IV12 bzw. IV13 des gleichen Paares verbunden.The data storage circuits 11e have a pair of inverters IV12 and IV13, respectively, and the output node and the input node of one of the inverters IV12 and IV13 of the pair are connected to the input node and the output node of the other inverters IV12 and IV13, respectively, of the same pair.
Die 8 zeigt und erläutert die
Schaltungskonfiguration des Ausgangstreibers 47f. Der Ausgangstreiber 47f enthält eine
Serienkombination aus einem p-Kanal-Feldeffekttransistor 47g und
einem n-Kanal-Feldeffekttransistor 47h, beide vom Anreicherungstyp.
Die Serienkombination des Feldeffekttransistors 47g und 47h ist
zwischen der Spannungsversorgungsleitung Vdd und der Erdeleitung
GND verbunden. Der Ausgangsknoten des Inverters IV12 und der Ausgangsknoten
des Inverters IV13 sind mit der Gateelektrode des p-Kanal-Feldeffekttransistors 47g vom
Anreicherungstyp bzw. der Gateelektrode des n-Kanal-Feldeffekttransistors 47h vom
Anreicherungstyp verbunden.The 8th shows and explains the circuit configuration of the output driver 47f , The output driver 47f contains a series combination of a p-channel field effect transistor 47g and an n-channel field effect transistor 47h , both of the enrichment type. The series combination of the field effect transistor 47g and 47h is connected between the power supply line Vdd and the ground line GND. The output node of the inverter IV12 and the output node of the inverter IV13 are connected to the gate electrode of the p-channel field effect transistor 47g of the accumulation type or the gate electrode of the n-channel field effect transistor 47h connected by the enrichment type.
Wie
zuvor beschrieben wurde, hält
der Taktgenerator 45, während
die Versorgungsquelle 44 die interne Versorgungsspannung
Vdd zu einem vorgegebenen konstanten Wert hin anhebt, das interne Taktsignal
ICLKOE auf dem hohen Niveau und die n-Kanal-Feldeffekttransistoren 47c und 47d vom
Anreicherungstyp werden eingeschaltet. Das NOR-Gatter 46b hält das Ausgabefreigabesignal
OE auf dem niedrigen Niveau während
des Potentialanstiegs in Richtung des vorgegebenen, konstanten Niveaus und
das Ausgabefreigabesignal OE verursacht, daß das NAND-Gatter ND11 seinen
Ausgangsknoten auf dem hohen Niveau fixiert und das NOR-Gatter NR11 seinen
Ausgangsknoten auf dem niedrigen Niveau fixiert. Das hohe Niveau
und das niedrige Niveau werden von dem NOR-Gatter NR11 bzw. dem NAND-Gatter
ND11 durch die n-Kanal-Schalttransistoren 47c und 47d vom
Anreicherungstyp zu den Invertern IV12 und IV13 übertragen und die Inverter IV12
und IV13 führen
das hohe Niveau der Gateelektrode des p-Kanal-Feldeffekttransistors 47g vom
Anreicherungstyp und das niedrige Niveau der Gateelektrode des n-Kanal-Feldef fekttransistors 47h vom Anreicherungstyp
zu. Der p-Kanal-Feldeffekttransistor 47g vom
Anreicherungstyp und der n-Kanal-Feldeffekttransistor 47h vom
Anreicherungstyp werden ausgeschaltet und der Datenanschluß 48 tritt
in den Hochimpedanzzustand ein.As previously described, the clock generator holds 45 while the supply source 44 the internal supply voltage Vdd raises to a predetermined constant value, the internal one Clock signal ICLKOE at the high level and the n-channel field effect transistors 47c and 47d of the enrichment type are switched on. The NOR gate 46b holds the output enable signal OE at the low level during the potential rise toward the predetermined constant level, and the output enable signal OE causes the NAND gate ND11 to fix its output node at the high level and the NOR gate NR11 fix its output node to the low level , The high level and the low level are provided by the NOR gate NR11 and the NAND gate ND11 through the n-channel switching transistors, respectively 47c and 47d of the enhancement type to the inverters IV12 and IV13, and the inverters IV12 and IV13 guide the high level of the gate electrode of the p-channel field effect transistor 47g of the accumulation type and the low level of the gate electrode of the n-channel field effect transistor 47h of the enrichment type too. The p-channel field effect transistor 47g of the enhancement type and the n-channel field effect transistor 47h of the enrichment type are turned off and the data connection 48 enters the high impedance state.
Nachfolgend
wird das Schaltungsverhalten der SDRAM-Vorrichtung mit Bezug auf
die 6 bis 10 beschrieben und erläutert. In
der 9 sind die Signale
CLK, DMQ, OEMSK, ICLKOE und DQ in genetzten bzw. schraffierten Perioden
bzw. Dauern undefiniert. Das externe Taktsignal CLK wird kontinuierlich
dem Taktgenerator 45 zugeführt und der DRAM-Controller 50 hat
das Datenmaskiersignal DMQ auf ein hohes Niveau vor dem Zeitpunkt
t30 abgeändert.Hereinafter, the circuit behavior of the SDRAM device will be described with reference to FIGS 6 to 10 described and explained. In the 9 For example, the CLK, DMQ, OEMSK, ICLKOE, and DQ signals are undefined in closed or hatched periods or durations. The external clock signal CLK continuously becomes the clock generator 45 fed and the DRAM controller 50 has changed the data masking signal DMQ to a high level before time t30.
Es
wird nun angenommen, daß die
externe Versorgungsquelle damit beginnt, die externe Versorgungsspannung
PW der Versorgungsquelle 44 zum Zeitpunkt t30 zuzuführen. Die
Versorgungsquelle 44 erhöht dann allmählich die
interne Versorgungsspannung auf der Versorgungsspannungsleitung
Vdd. während
die interne Versorgungsspannung zu dem vorgegebenen konstanten Wert
bzw. Niveau hin ansteigt, wartet die SDRAM-Vorrichtung eine Strom-Ein-Dauer
ab und veranlaßt
den Datenanschluß 48 in
den Hochimpedanz-Zustand, wie in der 9 gezeigt
ist, einzutreten.It is now assumed that the external power source starts with the external power source PW of the power source 44 at time t30. The supply source 44 then gradually increases the internal supply voltage on the supply voltage line Vdd. As the internal supply voltage rises to the predetermined constant level, the SDRAM device waits for a power-on duration and initiates the data connection 48 in the high-impedance state, as in the 9 is shown to enter.
Zuerst
erkennen der Taktgenerator 45 und der Maskiersignalgenerator 46a das
Potentialniveau des Taktfreigabesignals CKE und des Datenmaskiersignals
DMQ zum Zeitpunkt t31 und der Taktgenerator 45 ändert das
interne Taktsignal ICLKOE sofort auf das hohe Niveau ab. Nachfolgend ändert der Maskiersignalgenerator 46a das
interne Maskiersignal OEMSK auf das hohe Niveau beim Zeitpunkt t32.First, recognize the clock generator 45 and the masking signal generator 46a the potential level of the clock enable signal CKE and the data masking signal DMQ at time t31 and the clock generator 45 immediately changes the internal clock signal ICLKOE to the high level. Subsequently, the masking signal generator changes 46a the internal masking signal OEMSK to the high level at time t32.
Das
interne Taktsignal ICLKOE mit hohem Niveau verursacht, daß der n-Kanal-Schalttransistor 47c vom
Anreicherungstyp einschaltet und der Ausgangsknoten des NOR-Gatters
NR11 und der Ausgangsknoten des NAND-Gatters ND11 sind durch die n-Kanal-Schalttransistoren 47c und 47d vom
Anreicherungstyp und die Inverter IV12 und IV13 mit der Gateelektrode
des p-Kanal-Feldeffekttransistors 47g vom
Anreicherungstyp bzw. der Gateelektrode des n-Kanal-Feldeffekttransistors 47h vom
Anreicherungstyp verbunden.The high level internal clock signal ICLKOE causes the n-channel switching transistor 47c of the enhancement type and the output node of the NOR gate NR11 and the output node of the NAND gate ND11 are through the n-channel switching transistors 47c and 47d of the enhancement type and the inverters IV12 and IV13 with the gate electrode of the p-channel field effect transistor 47g of the accumulation type or the gate electrode of the n-channel field effect transistor 47h connected by the enrichment type.
Das
interne Maskiersignal OEMSK mit hohem Niveau sperrt das NOR-Gatter 46b und
das NOR-Gatter 46b fixiert das Ausgabefreigabesignal OE
auf dem niedrigen Niveau. Das Ausgabefreigabesignal OE mit niedrigem
Niveau sperrt das NOR-Gatter NR11 und das NAND-Gatter ND11 und das NOR-Gatter
NR11 und das NAND-Gatter ND11 fixieren ihre Ausgangsknoten auf dem
niedrigen Niveau bzw. auf dem hohen Niveau unabhängig von dem Potentialniveau
an den anderen Eingangsknoten. Das niedrige Niveau und das hohe
Niveau werden von dem NOR-Gatter NR11 und dem NAND-Gatter ND11 über die
n-Kanal-Schalttransistoren 47c und 47d vom Anreicherungstyp
zu den Invertern IV12 und IV13 übertragen
und die Inverter IV12 und IV13 fixieren ihre Ausgangsknoten auf
dem hohen Niveau bzw. auf dem niedrigen Niveau. Die Inverter IV12
und IV13 führen
das hohe Niveau bzw. das niedrige Niveau der Gateelektrode des p-Kanal-Feldeffekttransistors 47g vom
Anreicherungstyp bzw. der Gateelektrode des n-Kanal-Feldeffekttransistors 47h vom
Anreicherungstyp zu und der Ausgangstreiber 47f tritt in
den Hochimpedanz-Zustand ein. Aus diesem Grund gibt der Ausgangstreiber 47f niemals
irgendein undefiniertes Ausgangsdatensignal nach außen aus.The high level internal masking signal OEMSK disables the NOR gate 46b and the NOR gate 46b fixes the output enable signal OE at the low level. The low-level output enable signal OE disables the NOR gate NR11, and the NAND gate ND11 and the NOR gate NR11 and the NAND gate ND11 fix their output nodes to the other at the low level and at the high level, respectively, regardless of the potential level input node. The low level and the high level are obtained from the NOR gate NR11 and the NAND gate ND11 via the n-channel switching transistors 47c and 47d of the enhancement type to the inverters IV12 and IV13, and the inverters IV12 and IV13 fix their output nodes at the high level and at the low level, respectively. The inverters IV12 and IV13 guide the high level and the low level of the gate electrode of the p-channel field effect transistor 47g of the accumulation type or the gate electrode of the n-channel field effect transistor 47h of the enhancement type to and the output driver 47f enters the high impedance state. Because of this, the output driver gives 47f never any undefined output data signal to the outside.
Nachdem
die interne Versorgungsspannung das vorgegebene, konstante Niveau
erreicht hat, wird das Datenmaskiersignal DMQ auf das niedrige Niveau
zum Zeitpunkt t34 abgeändert
und der Maskiersignalgenerator 46a bringt das interne Maskiersignal
OEMSK dementsprechend auf das niedrige Niveau zum Zeitpunkt t35
zurück.
Das NOR-Gatter wird mit dem internen Maskiersignal OEMSK auf niedrigem
Niveau freigegeben und antwortet dann auf das Datenauslese-Nachfragesignal
READB. Die SDRAM-Vorrichtung
tritt in einen Standby-Modus bzw. Wartemodus ein.After the internal supply voltage has reached the predetermined constant level, the data masking signal DMQ is changed to the low level at time t34 and the masking signal generator 46a Accordingly, the internal masking signal OEMSK returns to the low level at time t35. The NOR gate is enabled at low level with the internal masking signal OEMSK, and then responds to the data read request signal READB. The SDRAM device enters a standby mode.
Nach
dem Eintritt in den Standby-Modus fordert der DRAM-Controller 50 die
SDRAM-Vorrichtung mit einem Befehl auf, ein Datenbit auszulesen. Der
Befehl wird durch den Befehlsdekoder 41 dekodiert und der
Steuersignalgenerator 15 ändert das Datenauslese-Nachfragesignal
READB auf ein aktives, niedriges Niveau ab und das NOR-Gatter 46b ändert das
Ausgabefreigabesignal OE auf das aktive, hohe Niveau zum Zeitpunkt
t41 (vergleiche 10) ab.
Das NOR-Gatter NR11 und das NAND-Gatter ND11 werden mit dem Ausgabefreigabesignal
OE freigegeben und antworten dann auf das Auslesedatensignal Sread.After entering standby mode, the DRAM controller prompts 50 the SDRAM device with a command to read a data bit. The command is issued by the command decoder 41 decoded and the control signal generator 15 changes the data read request signal READB to an active, low level and the NOR gate 46b changes the output enable signal OE to the active high level at time t41 (see FIG 10 ). The NOR gate NR11 and the NAND gate ND11 are provided with the output enable signal OE released and then respond to the read-out data signal Sread.
Das
interne Taktsignal ICLKOE wird periodisch zwischen dem hohen Niveau
und dem niedrigen Niveau geändert
und die n-Kanal-Schalttransistoren 47c und 47d vom
Anreicherungstyp werden wiederholt zwischen dem Ein-Zustand und
dem Aus-Zustand geändert.
Während
das interne Taktsignal ICLKOE auf dem hohen Niveau ist, übertragen die
n-Kanal-Schalttransistoren 47c und 47d vom Anreicherungstyp
das invertierte Auslesedatensignal BSread zu den Invertern IV12
und IV13 und die Inverter IV12 und IV13 verursachen, daß der Ausgangstreiber 47f das
Ausgangsdatensignal Dout ändert. Andererseits,
wenn das interne Taktsignal ICLKOE auf das niedrigen Niveau geändert wird,
schalten die n-Kanal-Schalttransistoren 47c und 47d vom
Anreicherungstyp aus und das Auslesedatenbit wird in den Datenspeicherkreisen 47e gespeichert.The internal clock signal ICLKOE is periodically changed between the high level and the low level, and the n-channel switching transistors 47c and 47d of the enhancement type are repeatedly changed between the on state and the off state. While the internal clock signal ICLKOE is at the high level, the n-channel switching transistors transmit 47c and 47d of the enhancement type, the inverted read-out data signal BSread to the inverters IV12 and IV13 and the inverters IV12 and IV13 cause the output driver 47f the output data signal Dout changes. On the other hand, when the internal clock signal ICLKOE is changed to the low level, the n-channel switching transistors switch 47c and 47d of the enhancement type and the read data bit is in the data storage circuits 47e saved.
In
der bevorzugten Ausführungsform
bilden der Reihenadreßpuffer 32,
der Reihenadreßdekoder 33,
die Tastverstärker 34,
der Spaltenadreßpuffer 35, der
Spaltenadreßdekoder 36,
der Spaltenauswähler 37,
der Datencontroller 39, die Latch-Schaltung 40 und
die Vorladeschaltung 43 zusammen eine Adressiereinrichtung.
Der Befehlsdekoder 41, das Modusregister 42, der
Steuersignalgenerator 46 und der Taktgenerator 45 bilden zusammen
eine Steuereinrichtung.In the preferred embodiment, the row address buffers form 32 who has favourited address decoder 33 , the sense amplifier 34 , the column address buffer 35 , the column address decoder 36 , the column selector 37 , the data controller 39 , the latch circuit 40 and the precharge circuit 43 together an addressing device. The command decoder 41 , the mode register 42 , the control signal generator 46 and the clock generator 45 together form a control device.
Wie
aus der vorhergehenden Beschreibung ersichtlich ist, zwingt der
DRAM-Controller 50 den Steuersignalgenerator 46,
das interne Maskiersignal OEMSK zu fixieren bzw. festzulegen und
das Ausgabefreigabesignal OE auf das aktive hohe Niveau bzw. auf
das inaktive niedrige Niveau zu fixieren, und verursacht, dass der
Ausgangstreiber 47f in den Hochimpedanz-Zustand eintritt.
Aus diesem Grund tritt der Ausgangstreiber 47f sicher in
den Hochimpedanz-Zustand ein, auch wenn die Versorgungsquelle das
Strom-Ein-Signal
nicht auf das aktive, hohe Niveau ändert.As can be seen from the foregoing description, the DRAM controller forces 50 the control signal generator 46 fixing the internal masking signal OEMSK and fixing the output enable signal OE to the active high level and the inactive low level, respectively, and causing the output driver 47f enters the high impedance state. For this reason, the output driver occurs 47f safely into the high-impedance state, even if the supply source does not change the power-on signal to the active, high level.
Die
vorliegende Erfindung betrifft eine dynamische Speichervorrichtung
mit wahlfreiem Zugriff (DRAM-Vorrichtung), die auf externe Befehle
CSB, RASB, CASB, WE derart antwortet bzw. reagiert, dass ein Datenbit
in das Speicherzellenfeld 31 eingeschrieben wird und dass
ein Datenbit aus dem Speicherzellenfeld 31 ausgelesen wird,
wenn eine externe Versorgungsquelle beginnt, eine externe Versorgungsspannung
PW einer Versorgungsquelle 44 zuzuführen, wobei eine interne Versorgungsspannung anfängt, in
Richtung eines konstanten Niveaus anzusteigen. Ein Maskiersignalgenerator 46a erzeugt
ein internes Maskiersignal OEMSK in Antwort auf das externe Maskiersignal
DQM derart, dass ein Datenanschluss 48 dazu gezwungen wird,
in den Hochimpedanz-Zustand einzutreten, wodurch verhindert wird,
dass eine externe Vorrichtung 51 ein undefiniertes Datensignal
erhält.The present invention relates to a dynamic random access memory (DRAM) device that responds to external commands CSB, RASB, CASB, WE such that a data bit enters the memory cell array 31 is written and that a data bit from the memory cell array 31 when an external power source starts, an external power source PW of a power source is read out 44 supply, wherein an internal supply voltage starts to increase in the direction of a constant level. A masking signal generator 46a generates an internal masking signal OEMSK in response to the external masking signal DQM such that a data terminal 48 is forced to enter the high-impedance state, thereby preventing an external device 51 receives an undefined data signal.
