DE19903197A1

DE19903197A1 - Integrated memory with segmented word line

Info

Publication number: DE19903197A1
Application number: DE1999103197
Authority: DE
Inventors: Heinz Hoenigschmid; Stefan Lammers
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1999-01-27
Filing date: 1999-01-27
Publication date: 2000-03-09

Abstract

The integrated word memory has memory cells (MC) at crossing points of word (WL) and bit (BL) lines, each with a selection transistor (T) which connects the cell to one bit line and whose control connection is connected to one word line. The word lines have several separate segments (2) of a first conductivity material in a first plane and a conducting track (1) of a higher conductivity material in a second plane. The word line conducting tracks are connected to word line driver (DRV) outputs. The word line segments are connected to corresp. word line tracks and to the control connections of the selection transistors of a different number of memory cells, which decreases along the word line conducting track away from the corresp. driver.

Description

Die Erfindung betrifft einen integrierten Speicher mit seg mentierter Wortleitung.The invention relates to an integrated memory with seg mented word line.

In Betty Prince: "Semicanductar Memaries", Kapitel 6.8.9, John Wiley & Sons, West Sussex, 2. Auflage 1996 ist ein dyna mischer integrierter Speicher (DRAM) beschrieben, dessen Wortleitungen in einer ersten Ebene Polysilizium aufweisen und in einer zweiten Ebene eine Aluminiumschicht, die in re gelmäßigen Abständen mit der darunterliegenden Polysilizium- Leitung elektrisch verbunden ist. Hierdurch wird erreicht, daß der elektrische Widerstand der Gesamt-Wortleitung gerin ger ist, als wenn sie nur aus Polysilizium bestehen würde. Üblicherweise wird der Polysilizium-Anteil der Wortleitung nicht einstückig ausgeführt, sondern er weist in der ersten Ebene mehrere gleich große, voneinander getrennte Polysilizi um-Segmente auf. Diese Segmente sind jeweils über eine Durch kontaktierung mit der in der zweiten Ebene verlaufenden Me tallbahn verbunden. Da bei einem DRAM die Speicherzellen in regelmäßigen Abständen in Kreuzungspunkten von Wortleitungen und Bitleitungen angeordnet sind, sind auch die Auswahltran sistoren der Speicherzellen regelmäßig entlang der Polysili zium-Segmente angeordnet. Da die Polysilizium-Segmente je weils gleiche Länge aufweisen, sind mit jedem Segment die gleiche Anzahl von Auswahltransistoren beziehungsweise Spei cherzellen verbunden.In Betty Prince: "Semicanductar Memaries", chapter 6.8.9, John Wiley & Sons, West Sussex, 2nd edition 1996 is a Dyna mixer integrated memory (DRAM) described, the Word lines have polysilicon in a first level and in a second level an aluminum layer, which in right regular distances with the underlying polysilicon Line is electrically connected. This ensures that the electrical resistance of the overall word line is reduced is as if it were made of only polysilicon. Usually the polysilicon portion of the word line not made in one piece, but points in the first Level several polysilici of the same size, separated from each other um segments. These segments are each one through Contact with the me running in the second level tallbahn connected. Since with a DRAM the memory cells in at regular intervals at crossings of word lines and bit lines are arranged, are also the selection train sistors of the memory cells regularly along the polysili zium segments arranged. Since the polysilicon segments each because they have the same length, are with each segment same number of selection transistors or Spei connected cells.

Beim beschriebenen DRAM kommt es zu folgendem Problem: Die in der zweiten Ebene angeordnete Metall-Leiterbahn ist an einem Ende an den Ausgang eines Wortleitungstreibers angeschlossen. Die Signallaufzeiten vom Ausgang des Wortleitungstreibers zu einer Speicherzelle an einem Polysilizium-Segment, das nahe am Wortleitungstreiber angeordnet ist, sind beträchtlich kür zer, als Signallaufzeiten, die zwischen dem Wortleitungstrei ber und Speicherzellen an weit von ihm entfernt angeordneten Polysilizium-Segmenten auftreten. Die längste Signallaufzeit tritt dabei zwischen dem Ausgang des Wortleitungstreibers und der am weitesten von ihm entfernten Speicherzelle auf, die mit dem am weitesten vom Wortleitungstreiber entfernt ange ordneten Polysilizium-Segment verbunden ist. Dabei sind die Signallaufzeiten einerseits abhängig von der Länge des zu rückzulegenden Signalpfades und andererseits vom Widerstand und der Kapazität der Signalleitung.The problem with the described DRAM is as follows: The in The second level arranged metal conductor track is on one End connected to the output of a word line driver. The signal propagation times from the output of the word line driver to a memory cell on a polysilicon segment that is close arranged on the word line driver are considerably shorter zer, as signal propagation times between the word line streak Above and memory cells arranged far away from him Polysilicon segments occur. The longest signal runtime occurs between the output of the word line driver and the most distant memory cell, the with the farthest distance from the word line driver ordered polysilicon segment is connected. Here are the Signal transit times depending on the length of the on the one hand signal path to be covered and on the other hand from the resistance and the capacity of the signal line.

Der Erfindung liegt die Aufgabe zugrunde, einen integrierten Speicher anzugeben, der bei gleicher maximaler Signallaufzeit zwischen dem Ausgang des Wortleitungstreibers und der am wei testen von diesem entfernt angeordneten Speicherzelle mit ei ner geringeren Anzahl von Durchkontaktierungen zwischen den Polysilizium-Segmenten in der ersten Ebene und der Metall- Leiterbahn in der zweiten Ebene realisiert werden kann.The invention has for its object an integrated Specify memory with the same maximum signal runtime between the output of the word line driver and the white one test from this remotely located memory cell with egg ner lower number of vias between the Polysilicon segments in the first level and the metal Conductor can be realized in the second level.

Diese Aufgabe wird mit einem integrierten Speicher gemäß An spruch 1 gelöst. Eine vorteilhafte Ausbildung der Erfindung ist Gegenstand des Anspruchs 2.This task is carried out with an integrated memory according to An spell 1 solved. An advantageous embodiment of the invention is the subject of claim 2.

Der erfindungsgemäße integrierte Speicher weist Speicherzel len auf, die in Kreuzungspunkten von Wortleitungen und Bit leitungen angeordnet sind und die jeweils einen Auswahltran sistor aufweisen, der die Speicherzelle mit einer der Bitlei tungen verbindet und dessen Steueranschluß mit einer der Wortleitungen verbunden ist. Seine Wortleitungen weisen in einer ersten Ebene jeweils mehrere voneinander getrennte Seg mente aus einem Material einer ersten Leitfähigkeit sowie in einer zweiten Ebene eine Leiterbahn aus einem Material einer zweiten Leitfähigkeit auf, die höher als die erste Leitfähig keit ist. Die Wortleitungsleiterbahnen sind an einem Ende mit dem Ausgang je eines Wortleitungstreibers verbunden. Die Wortleitungssegmente sind jeweils mit der entsprechenden Wortleitungsleiterbahn verbunden. Die Wortleitungssegmente sind mit den Steueranschlüssen der Auswahltransistoren einer jeweils unterschiedlichen Anzahl von Speicherzellen verbun den. Diese Anzahl nimmt entlang der Wortleitungsleiterbahnen in der vom jeweiligen Wortleitungstreiber abgewandten Rich tung ab.The integrated memory according to the invention has memory cells len on, in the intersection of word lines and bits lines are arranged and each have a selection train Sistor have the memory cell with one of the Bitlei connections and its control connection with one of the Word lines is connected. His word lines point in a first level each have several seg elements of a material with a first conductivity and in a second level, a conductor track made of a material second conductivity that is higher than the first conductivity is. The word line traces are at one end connected to the output of one word line driver each. The Word line segments are each with the corresponding one Word line trace connected. The word line segments are one with the control connections of the selection transistors different numbers of memory cells each the. This number increases along the word line traces in the Rich facing away from the respective word line driver exercise.

Da die Speicherzellen in einem integrierten Speicher übli cherweise regelmäßig angeordnet sind, folgt daraus, daß die Wortleitungssegmente mit einer jeweils unterschiedlichen An zahl von Speicherzellen verbunden sind, daß auch die Ausdeh nung beziehungsweise Länge der einzelnen Segmente unter schiedlich ist. Mit zunehmendem Abstand vom Wortleitungstrei ber nimmt daher die Länge der Segmente ab. Da das Material der zweiten Ebene eine geringere Leitfähigkeit hat als das Material der ersten Ebene, wird die Signallaufzeit zwischen dem Wortleitungstreiber und den Speicherzellen wesentlich durch das letztgenannte Material bestimmt. Mit dem erfin dungsgemäßen integrierten Speicher werden im wesentlichen zwei Vorteile erzielt:Since the memory cells übli in an integrated memory are regularly arranged, it follows that the Word line segments each with a different An Number of memory cells are connected that the expansion length or length of the individual segments is different. With increasing distance from the word line streak The length of the segments therefore decreases. Because the material the second level has a lower conductivity than that Material of the first level, the signal delay between the word line driver and the memory cells essential determined by the latter material. With the invent Integrated memory according to the invention are essentially achieved two advantages:

Zum einen kann bei Beibehaltung von lediglich einer elektri schen Verbindung in Form einer Durchkontaktierung pro Wort leitungssegment die Anzahl der Durchkontaktierungen reduziert werden und damit der Platzbedarf für derartige Durchkontak tierungen vermindert werden. Dies liegt daran, daß bei einer vorgegebenen Länge des kürzesten Wortleitungssegmentes (das sich erfindungsgemäß am weitesten entfernt vom Wortleitungs treiber befindet) aufgrund der jeweils zunehmenden Länge der übrigen Wortleitungssegmente eine geringere Gesamtanzahl von Wortleitungssegmenten ergibt, als wenn bei gleicher vorgege bener Minimallänge alle Segmente die gleiche Länge aufweisen würden.For one thing, while maintaining only one electri connection in the form of one via per word line segment reduced the number of vias and thus the space required for such through contact be reduced. This is because with a predetermined length of the shortest word line segment (the most distant from the word line according to the invention driver is located) due to the increasing length of the other word line segments a lower total number of Word line segments results as if given the same minimum length, all segments have the same length would.

Der zweite Vorteil besteht darin, daß die Länge der jeweili gen Wortleitungssegmente und damit die Anzahl der mit ihnen verbundenen Speicherzellen so gewählt werden können, daß die Signallaufzeiten zwischen dem Wortleitungstreiber und den Speicherzellen der Wortleitungssegmente aneinander angegli chen sind. Gibt man beispielsweise die Länge des kürzesten Wortleitungssegments beziehungsweise die Anzahl seiner Spei cherzellen vor, kann die Länge der übrigen Segmente bezie hungsweise die Anzahl ihrer Speicherzellen so gewählt werden, daß sich aufgrund ihrer somit eingestellten Kapazität und ih res Widerstands Signallaufzeiten ergeben, die nicht wesent lich kürzer sind, als diejenige, die für das kürzeste und am weitesten entfernte Wortleitungssegment gilt. Generell ist eine geringe Schwankungsbreite in den Signallaufzeiten für die unterschiedlichen Wortleitungssegmente vorteilhaft für die Auslegung eines Speichers.The second advantage is that the length of the respective gene line segments and thus the number of with them connected memory cells can be selected so that the Signal delays between the word line driver and the Memory cells of the word line segments matched to one another Chen are. For example, if you enter the length of the shortest Word line segment or the number of its Spei cher cells, can refer to the length of the remaining segments approximately the number of their memory cells are selected so that due to their thus set capacity and ih res resistance signal propagation times result that are not essential are shorter than the one for the shortest and most farthest word line segment applies. Generally is a small fluctuation range in the signal propagation times for the different word line segments advantageous for the design of a memory.

Die Erfindung eignet sich zur Anwendung bei beliebigen Arten von Speichern, deren Wortleitungen in zwei verschiedenen Ebe nen Materialien unterschiedlicher Leitfähigkeit aufweisen, die auf die beschriebene Art miteinander verbunden sind. Ein Beispiel für derartige Speicher sind DRAMs.The invention is suitable for use with any type of memories whose word lines are in two different levels have materials of different conductivity, which are interconnected in the manner described. On DRAMs are an example of such memories.

Die Erfindung wird im folgenden anhand der Figur näher erläu tert, die ein Ausführungsbeispiel zeigt.The invention is explained in more detail below with reference to the figure tert, which shows an embodiment.

Die Figur zeigt eine Wortleitung WL, die in einer ersten Ebe ne des integrierten Speichers Wortleitungssegmente 2 aus Po lysilizium aufweist. Die Polysilizium-Segmente sind in der ersten Ebene nicht miteinander verbunden. In einer zweiten Ebene des integrierten Speichers, die über der ersten Ebene liegt, verläuft als weiterer Bestandteil der Wortleitung WL eine Leiterbahn 1 aus Aluminium. Sie verläuft parallel zu den Wortleitungssegmenten 2. Jedes Wortleitungssegment 2 ist über eine Durchkontaktierung 3, die etwa in der Mitte des jeweili gen Segments 2 angeordnet ist, mit der darüber verlaufenden Wortleitungsleiterbahn 1 elektrisch verbunden. Das Material der Durchkontaktierungen besteht wie die Leiterbahnen 1 aus Aluminium.The figure shows a word line WL, which has word line segments 2 made of polysilicon in a first level of the integrated memory. The polysilicon segments are not connected to one another in the first level. In a second level of the integrated memory, which lies above the first level, a conductor track 1 made of aluminum runs as a further component of the word line WL. It runs parallel to the word line segments 2 . Each word line segment 2 is electrically connected through a via 3, which is arranged approximately in the middle of the jeweili gene segment 2 with the running over word line conductor. 1 The material of the vias, like the conductor tracks 1, is made of aluminum.

Das in der Figur links angeordnete Ende der Wortleitungslei terbahn 1 ist mit dem Ausgang eines Wortleitungstreibers DRV verbunden. Der Wortleitungstreiber DRV ist Bestandteil eines nicht weiter dargestellten Wortleitungsdecoders, dem Wortlei tungsadressen zur Adressierung der Wortleitung WL zugeführt werden. Tatsächlich weist der integrierte Speicher neben der in der Figur gezeigten Wortleitung WL eine Vielzahl derarti ger Wortleitungen auf, die in der ersten und zweiten Ebene jeweils parallel zueinander angeordnet sind.The left end of the word line conductor track 1 in the figure is connected to the output of a word line driver DRV. The word line driver DRV is part of a word line decoder, not shown, the word line addresses for addressing the word line WL are supplied. In fact, in addition to the word line WL shown in the figure, the integrated memory has a multiplicity of such word lines which are arranged in parallel in the first and second levels.

In einer weiteren Metallisierungsebene verlaufen senkrecht zu den Wortleitungen WL Bitleitungen BLi. In Kreuzungspunkten der Wortleitungen WL und der Bitleitung BLi sind Speicherzel len MG angeordnet. Im vorliegenden Fall handelt es sich bei dem integrierten Speicher um ein DRAM, der Speicherzellen vom 1-Transistor-1-Kondensator-Typ aufweist. Jede Speicherzelle MC weist daher einen Auswahltransistor und einen Speicherkon densator C auf. Die eine Elektrode des Speicherkondensators C ist mit einem festen Potential Vp verbunden, das dem arithme tischen Mittelwert der beiden verwendeten logischen Pegel entspricht, und die andere Elektrode ist über den Auswahl transistor T der Speicherzelle mit der zugehörigen Bitleitung BLi verbunden. Bei anderen Ausführungsbeispielen kann die Elektrode auch mit Masse verbunden sein. Das Gate des Aus wahltransistors T ist mit der zugehörigen Wortleitung WL ver bunden, genauer gesagt mit einem der Wortleitungssegmente 2 dieser Wortleitung.In a further metallization level, bit lines BLi run perpendicular to the word lines WL. Memory cells MG are arranged at crossing points of the word lines WL and the bit line BLi. In the present case, the integrated memory is a DRAM which has memory cells of the 1-transistor-1-capacitor type. Each memory cell MC therefore has a selection transistor and a memory capacitor C. One electrode of the storage capacitor C is connected to a fixed potential Vp, which corresponds to the arithmetic mean of the two logic levels used, and the other electrode is connected via the selection transistor T of the memory cell to the associated bit line BLi. In other exemplary embodiments, the electrode can also be connected to ground. The gate of the selection transistor T is connected to the associated word line WL, more precisely to one of the word line segments 2 of this word line.

In der Figur sind lediglich zwei Bitleitungen BL1, BL2 einge zeichnet, obwohl der Speicher eine große Anzahl dieser Bit leitungen und der damit verbundenen Speicherzellen MG auf weist. Dies ist in der Figur durch jeweils drei Punkte ange deutet.In the figure, only two bit lines BL1, BL2 are on records even though the memory has a large number of these bits lines and the associated memory cells MG points. This is indicated by three points in the figure points.

Die Länge der Wortleitungssegmente 2 beim dargestellten Spei cher ist unterschiedlich. In der Figur von links nach rechts nimmt ihre Länge ab. Am längsten ist das linke Segment 2, die beiden folgenden Segmente sind kürzer als das erste Segment, weisen beide jedoch die gleiche Länge auf und die beiden letzten Segmente weisen wiederum eine kürzere, jedoch über einstimmende Länge auf. Es sind andere Ausführungsbeispiele der Erfindung möglich, bei der jedes Wortleitungssegment 2 eine andere Länge aufweist. Wichtig ist nur, daß die Länge der Wortleitungssegmente 2 in der vom Wortleitungstreiber DRV abgewandten Richtung abnimmt. Da die Bitleitungen BLi regel mäßig in gleichen Abständen zueinander angeordnet sind, gilt dies auch für die Speicherzellen MC. Somit ergibt sich für die einzelnen Wortleitungssegmente 2 aufgrund ihrer unter schiedlichen Länge eine jeweils unterschiedliche Anzahl der mit ihnen verbundenen Speicherzellen MC. Beispielsweise kön nen mit dem längsten Wortleitungssegment 2, ganz links in der Figur, 1024 Speicherzellen verbunden sein, während mit den beiden nachfolgenden Wortleitungssegmenten jeweils 768 Spei cherzellen und mit den beiden letzten, kürzesten Segmenten jeweils 512 Speicherzellen verbunden sind.The length of the word line segments 2 in the illustrated memory is different. In the figure from left to right, their length decreases. The left segment 2 is the longest, the two following segments are shorter than the first segment, but both have the same length and the last two segments in turn have a shorter, but longer, length. Other exemplary embodiments of the invention are possible, in which each word line segment 2 has a different length. It is only important that the length of the word line segments 2 decreases in the direction facing away from the word line driver DRV. Since the bit lines BLi are regularly arranged at equal distances from one another, this also applies to the memory cells MC. This results in a different number of memory cells MC connected to each of the individual word line segments 2 due to their different lengths. For example, 1024 memory cells can be connected to the longest word line segment 2 , on the far left in the figure, while 768 memory cells are connected to the two following word line segments and 512 memory cells are connected to the last two, shortest segments.

Aufgrund der unterschiedlichen Anzahl der mit den Segmenten 2 verbundenen Speicherzellen MC beziehungsweise der unter schiedlichen Länge der Segmente 2 ergeben sich für den Si gnalpfad zwischen dem Wortleitungstreiber DRV und den einzel nen Segmenten Signallaufzeiten, die weitestgehend aneinander angeglichen sind. Die Signallaufzeit wird nämlich durch die Länge des Signalpfades sowie durch seinen Widerstand und sei ne Kapazität bestimmt. Bei den in der Figur links angeordne ten Segmenten 2 ist dieser Signalpfad kurz, jedoch ist der Anteil des schlecht leitenden Polysiliziums an diesem Signal pfad groß, und damit auch die Kapazität dieses Teils des Si gnalpfads. Beim ganz rechts angeordneten Segment 2 ist der Signalpfad relativ lang, durch die Kürze des Polysilizium- Segments 2 ist aber deren kapazitiver Einfluß äußerst gering. Auf diese Weise kommt es zu einer Angleichung der Signallauf zeiten zwischen dem Wortleitungstreiber DRV und den einzelnen Segmenten 2.Due to the different number of the memory cells MC connected to the segments 2 and the different lengths of the segments 2 , the signal path for the signal path between the word line driver DRV and the individual segments results in signal propagation times which are largely matched to one another. The signal transit time is determined by the length of the signal path and by its resistance and its capacitance. In the segments 2 arranged on the left in the figure, this signal path is short, but the proportion of the poorly conductive polysilicon in this signal path is large, and thus the capacitance of this part of the signal path. In the case of segment 2 arranged on the far right, the signal path is relatively long, but due to the shortness of the polysilicon segment 2 , its capacitive influence is extremely small. In this way, there is an equalization of the signal transit times between the word line driver DRV and the individual segments 2 .

Aus der Figur wird deutlich, daß eine größere Anzahl von Durchkontaktierungen 3 benötigt würde, wenn alle Segmente 2 die gleiche Ausdehnung und damit die gleiche Anzahl von Spei cherzellen MC aufweisen würden, wie die beiden ganz rechts dargestellten Segmente, wenn die Gesamtzahl der Speicherzel len MG, die entlang der Wortleitung WL angeordnet sind, und damit die Speicherkapazität des Speichers, konstant gehalten werden soll. Eine größere Anzahl von Durchkontaktierungen 3 bedeutet jedoch auch einen erhöhten Platzbedarf für diese Durchkontaktierungen. Andererseits kann bei der gleichen An zahl von Durchkontaktierungen gegenüber einem Speicher mit regelmäßig beabstandeten Durchkontaktierungen beim erfin dungsgemäßen Speicher, bei dem die Durchkontaktierungen unre gelmäßige Abstände zueinander aufweisen, die längste auftre tende Signallaufzeit zwischen dem Ausgang des Wortleitungs treibers DRV und der von ihm am weitesten entfernt angeordne ten Speicherzelle MG verkürzt werden. Dies geschieht dadurch, daß mit den in der Nähe des Wortleitungstreibers DRV angeord neten Segmenten 2 eine größere Anzahl von Speicherzellen MG verbunden wird und mit den am weitesten von Wortleitungstrei ber DRV entfernt angeordneten Segmenten 2 eine geringere An zahl von Speicherzellen verbunden wird, als dies bei einem Speicher mit jeweils gleicher Anzahl von Speicherzellen pro Wortleitungssegment 2 der Fall ist.From the figure it is clear that a larger number of plated-through holes 3 would be required if all segments 2 had the same extent and thus the same number of memory cells MC as the two segments shown on the far right, if the total number of storage cells MG , which are arranged along the word line WL, and thus the storage capacity of the memory is to be kept constant. However, a larger number of vias 3 also means an increased space requirement for these vias. On the other hand, with the same number of vias compared to a memory with regularly spaced vias in the memory according to the invention, in which the vias have irregular spacings from one another, the longest occurring signal propagation time between the output of the word line driver DRV and the one furthest away from it arranged memory cell MG can be shortened. This is done in that a larger number of memory cells MG is connected to the segments 2 arranged in the vicinity of the word line driver DRV and the segments 2 which are most distant from word line drivers via DRV are connected to a smaller number of memory cells than this a memory with the same number of memory cells per word line segment 2 is the case.

Bei anderen Ausführungsbeispielen der Erfindung können die Wortleitungsleiterbahnen 3 nicht direkt, sondern über Trei berschaltungen mit den zugehörigen Wortleitungssegmenten 2 verbunden sein.In other exemplary embodiments of the invention, the word line conductor tracks 3 cannot be connected directly to the associated word line segments 2 , but rather via driver circuits.

Claims

1. Integrated memory

- With memory cells (MG), which are arranged in intersections of word lines (WL) and bit lines (BL) and each have a selection transistor (T), which connects the memory cell to one of the bit lines and the control terminal connected to one of the word lines is
- whose word lines (WL) in each case a plurality of mutually separate segments ( 2 ) made of a material of a first conductivity and in a second level a conductor track ( 1 ) made of a material of a second conductivity which is higher than the first conductivity, exhibit,
- whose word line conductor tracks ( 1 ) are connected at one end to the output of one word line driver (DRV) each,
- whose word line segments ( 2 ) are each connected to the corresponding word line conductor track ( 1 ),
- And whose word line segments ( 2 ) with the control connections of the selection transistors (T) are each connected to a different number of memory cells (MG), which decreases along the word line tracks ( 1 ) in the direction away from the respective word line driver (DRV).

2. Integrated memory, the word line segments ( 2 ) of polysilicon and the word line tracks ( 1 ) have a metal.