DE19843956C1 - Edging for MOSFETs, high blocking diodes, high voltage transistors, and IGBTs has a sieve-like field plate provided over the surface on or in an insulating layer - Google Patents
Edging for MOSFETs, high blocking diodes, high voltage transistors, and IGBTs has a sieve-like field plate provided over the surface on or in an insulating layerInfo
- Publication number
- DE19843956C1 DE19843956C1 DE1998143956 DE19843956A DE19843956C1 DE 19843956 C1 DE19843956 C1 DE 19843956C1 DE 1998143956 DE1998143956 DE 1998143956 DE 19843956 A DE19843956 A DE 19843956A DE 19843956 C1 DE19843956 C1 DE 19843956C1
- Authority
- DE
- Germany
- Prior art keywords
- edge structure
- insulating layer
- field plate
- structure according
- sieve
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000007688 edging Methods 0.000 title abstract 3
- 230000000903 blocking effect Effects 0.000 title description 2
- 239000004065 semiconductor Substances 0.000 claims abstract description 21
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 claims description 16
- 229920000642 polymer Polymers 0.000 claims description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- 239000010703 silicon Substances 0.000 claims description 5
- 239000000377 silicon dioxide Substances 0.000 claims description 4
- 235000012239 silicon dioxide Nutrition 0.000 claims description 4
- 239000011521 glass Substances 0.000 claims description 3
- 238000005530 etching Methods 0.000 claims description 2
- 239000000843 powder Substances 0.000 claims 1
- 239000000758 substrate Substances 0.000 description 7
- 239000008186 active pharmaceutical agent Substances 0.000 description 6
- 230000005669 field effect Effects 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 239000000178 monomer Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005352 clarification Methods 0.000 description 1
- 125000001047 cyclobutenyl group Chemical group C1(=CCC1)* 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 238000006116 polymerization reaction Methods 0.000 description 1
- 230000000379 polymerizing effect Effects 0.000 description 1
- 239000002243 precursor Substances 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000007151 ring opening polymerisation reaction Methods 0.000 description 1
- 238000007142 ring opening reaction Methods 0.000 description 1
- 239000011863 silicon-based powder Substances 0.000 description 1
- 125000000383 tetramethylene group Chemical group [H]C([H])([*:1])C([H])([H])C([H])([H])C([H])([H])[*:2] 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/404—Multiple field plate structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/5329—Insulating materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/408—Electrodes ; Multistep manufacturing processes therefor with an insulating layer with a particular dielectric or electrostatic property, e.g. with static charges or for controlling trapped charges or moving ions, or with a plate acting on the insulator potential or the insulator charges, e.g. for controlling charges effect or potential distribution in the insulating layer, or with a semi-insulating layer contacting directly the semiconductor surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
Description
Die vorliegende Erfindung betrifft eine Randstruktur für eine
Halbleitervorrichtung, mit:
The present invention relates to an edge structure for a semiconductor device, comprising:
- - einem Halbleiterkörper des einen Leitungstyps,A semiconductor body of one conductivity type,
- - mindestens einer in einer Oberfläche des Halbleiterkörpers vorgesehenen Zone eines zweiten, zum ersten Leitungstyp entgegengesetzten Leitungstyps, und- At least one in a surface of the semiconductor body intended zone of a second, to the first line type opposite line type, and
- - mindestens einer oberhalb der Oberfläche auf oder in einer Isolierschicht vorgesehenen Feldplatte.- At least one above or on top of the surface Insulating layer provided field plate.
Sperrfähigkeit und Durchbruchsfestigkeit von Halbleitervor richtungen, wie beispielsweise MOS-Leistungstransistoren, hochsperrenden Dioden, Hochvolttransistoren und IGBTs (Bi polartransistoren mit isoliertem Gate), die gegebenenfalls jeweils in integrierten Schaltungen ausgeführt sein können, hängen bekanntlich von der Gestaltung der Randstruktur an der Oberfläche dieser Halbleitervorrichtungen ab.Lockability and breakdown resistance of semiconductors directions, such as MOS power transistors, high-blocking diodes, high-voltage transistors and IGBTs (Bi insulated gate polar transistors), if necessary can each be implemented in integrated circuits, are known to depend on the design of the edge structure on the Surface of these semiconductor devices.
Aus der Vielzahl von Veröffentlichungen zu Randstrukturen von Halbleitervorrichtungen sei beispielsweise die US 4 468 686 herausgegriffen. Diese zeigt eine Randstruktur der anhand der Fig. 5 und 6 erläuterten Art.US 4,468,686, for example, is selected from the large number of publications on edge structures of semiconductor devices. This shows an edge structure of the type explained with reference to FIGS . 5 and 6.
In einem Halbleiterkörper 1 aus einem mit einer Kontakt schicht versehenen n+- oder p+-leitenden Siliziumsubstrat 2 und einer n-leitenden Siliziumschicht 3 befinden sich ring förmige p-leitende Zonen 4, die mit Feldplatten 5 aus bei spielsweise polykristallinem Silizium oder Aluminium leitend verbunden sind. In der oberen Hälfte von Fig. 5 sind diese Feldplatten 5 in Draufsicht zu ihrer besseren Verdeutlichung schraffiert dargestellt. Die Feldplatten 5 sind ähnlich wie die Zonen 4 ringförmig gestaltet und können wie diese auch Unterbrechungen aufweisen. Der Rand der Halbleitervorrichtung befindet sich in Fig. 5 auf der linken Seite, so daß in die ser Figur rechts das eigentliche Bauelement vorgesehen ist. Auch sind in der oberen Hälfte von Fig. 5 die Feldplatten zur Vereinfachung der Darstellung mit geraden Kanten versehen, obwohl sie infolge ihrer ringförmigen Struktur zur linken Seite hin konvex nach außen gekrümmt sind.In a semiconductor body 1 made of a contact layer provided with n + or p + -conducting silicon substrate 2 and an n-type silicon layer 3 there are ring-shaped p-type zones 4 which are conductive with field plates 5 made of polycrystalline silicon or aluminum, for example are connected. In the upper half of FIG. 5, these field plates 5 are shown hatched in plan view for better clarification. The field plates 5 have a ring-like design similar to the zones 4 and, like these, can also have interruptions. The edge of the semiconductor device is in Fig. 5 on the left side, so that the actual component is provided in the water figure on the right. In the upper half of FIG. 5, the field plates are provided with straight edges to simplify the illustration, although due to their ring-shaped structure they are convexly curved outwards to the left.
Die Feldplatten 5 sind in eine Isolierschicht 6 aus bei spielsweise Siliziumdioxid eingebettet.The field plates 5 are embedded in an insulating layer 6 of, for example, silicon dioxide.
Die Feldplatten 5 bilden mit den Zonen 4 p-Kanal-MOS-Feld effekttransistoren mit Sources S und Drains D, wie diese schematisch in der unteren Hälfte von Fig. 5 eingezeichnet sind. Fig. 6 gibt ein Ersatzschaltbild für diese Feldeffekt transistoren an.The field plates 5 form with the zones 4 p-channel MOS field effect transistors with sources S and drains D, as shown schematically in the lower half of FIG. 5. Fig. 6 gives an equivalent circuit for this field effect transistors.
Bei dieser bekannten Randstruktur hängt die zwischen den ein zelnen "Ringen" aus den Zonen 4 und den Feldplatten 5 aufge nommene Spannung von der Höhe der Einsatzspannung der jewei ligen p-Kanal-MOS-Feldeffekttransistoren ab. Dies bedeutet, daß für die Isolierschicht zwischen der Oberfläche des Halb leiterkörpers 1 und den Feldplatten eine möglichst große Schichtdicke vorgesehen werden sollte, damit die Einsatzspan nung der p-Kanal-MOS-Feldeffekttransistoren hoch wird.In this known edge structure, the voltage picked up between the individual "rings" from the zones 4 and the field plates 5 depends on the level of the threshold voltage of the respective p-channel MOS field-effect transistors. This means that the greatest possible layer thickness should be provided for the insulating layer between the surface of the semiconductor body 1 and the field plates, so that the operating voltage of the p-channel MOS field effect transistors is high.
Ein derartiges Vorgehen ist aber infolge der stets angestreb ten Miniaturisierung von Halbleitervorrichtungen und auch aus Kostengründen wenig zweckmäßig.However, such an approach is always the goal miniaturization of semiconductor devices and also from Little expedient for reasons of cost.
Es ist daher Aufgabe der vorliegenden Erfindung, eine Rand struktur für eine Halbleitervorrichtung zu schaffen, die ein fach und ohne großen Aufwand herzustellen ist, die weiterhin hohe Einsatzspannungen von aus Oberflächenzonen und Feldplat ten gebildeten MOS-Feldeffekttransistoren gewährleistet und die insbesondere die Verwendung von Isolierschichten unter halb der Feldplatten mit geringer Schichtdicke erlaubt. It is therefore an object of the present invention to provide an edge structure for a semiconductor device to provide a can be produced professionally and with little effort, which continues high operating voltages from surface zones and field plates Guaranteed th MOS field effect transistors formed and which in particular the use of insulating layers under allowed half of the field plates with a thin layer thickness.
Diese Aufgabe wird bei einer Randstruktur der eingangs ge nannten Art erfindungsgemäß dadurch gelöst, daß die minde stens eine Feldplatte siebartig gestaltet ist.This task is ge with an edge structure of the beginning named type solved according to the invention in that the mind at least one field plate is designed like a sieve.
Unter siebartiger Gestaltung soll dabei eine Feldplatte ver standen werden, die beliebig gestaltete Unterbrechungen, wie Löcher in runder, quadratischer, rechteckiger und sonstiger Form hat. Die Unterbrechungen können dabei regelmäßig oder auch unregelmäßig angeordnet sein. Wesentlich ist lediglich, daß durch diese siebartige Gestaltung die kapazitive Wirkung der Feldplatten auf den darunterliegenden Halbleiterkörper aufgrund der durch die Unterbrechungen reduzierten Fläche im Vergleich zu einer durchgehenden Feldplatte deutlich geringer ist. Auf diese Weise kann ohne großen zusätzlichen Aufwand der gleiche Effekt wie durch eine Vergrößerung der Schicht dicke der Isolierschicht erzielt werden. Infolge der ohnehin geringen Abmessungen der Feldplatten wird auch in den Unter brechungen und Zwischenräumen, die die siebartige Struktur schaffen, eine elektrische Äquipotentialfläche aufrechterhal ten, so daß nach wie vor eine Abschirmung gegen bewegliche Ionen in der Isolierschicht gegeben ist.A field plate is said to have a sieve-like design stand, the arbitrarily designed interruptions, such as Holes in round, square, rectangular and others Shape. The interruptions can be regular or also be arranged irregularly. The only essential thing is that through this sieve-like design the capacitive effect the field plates on the underlying semiconductor body due to the area in the Compared to a continuous field plate, significantly lower is. In this way, without much additional effort the same effect as enlarging the layer thickness of the insulating layer can be achieved. As a result of the anyway small dimensions of the field plates is also in the sub refractions and gaps that form the sieve-like structure create an electrical equipotential surface ten, so that a shield against moving Ions in the insulating layer is given.
Die verminderte kapazitive Wirkung zwischen den Feldplatten und dem Halbleiterkörper und damit die Einsatzmöglichkeit von Isolierschichten mit reduzierter Schichtdicke kann noch ge steigert werden, indem für die Isolierschicht ein Material mit einer niedrigeren Dielektrizitätskonstanten als diejenige von beispielsweise Siliziumdioxid verwendet wird. Ein geeig netes Material für die Isolierschicht, die sich durch eine niedrige Dielektrizitätskonstante auszeichnet, sind bei spielsweise Spin-On-Gläser oder Benzocyclobuten-Polymere. Solche Benzocyclobuten-Polymere sind beispielsweise aus der US 5 712 506 bekannt.The reduced capacitive effect between the field plates and the semiconductor body and thus the possible use of Insulating layers with reduced layer thickness can still ge can be increased by using a material for the insulating layer with a lower dielectric constant than that of, for example, silicon dioxide is used. A suitable netes material for the insulating layer, which is characterized by a low dielectric constant, are at for example spin-on glasses or benzocyclobutene polymers. Such benzocyclobutene polymers are for example from the US 5 712 506 known.
Es ist ohne weiteres ersichtlich, daß durch die Verwendung solcher dünner Isolierschichten eine Kosteneinsparung bei gleichzeitiger Miniaturisierung der Halbleitervorrichtung ge geben ist, während die Strukturierung der Feldplatten in eine siebartige Form keinen besonderen zusätzlichen Aufwand erfor dert. Die Erfindung ermöglicht so bedeutende Vorteile hin sichtlich einer hervorragenden Sperrfähigkeit bzw. Durch bruchsfestigkeit trotz reduzierter Schichtdicke der Isolier schicht.It is readily apparent that through use such thin insulating layers a cost saving simultaneous miniaturization of the semiconductor device is given, while structuring the field plates into a sieve-like shape does not require any special additional effort different. The invention thus offers significant advantages clearly an excellent blocking ability or through break resistance despite reduced layer thickness of the insulation layer.
Bevorzugte Schichtdicken für die Isolierschicht liegen zwi schen etwa 0,05 µm und etwa 20 µm, insbesondere 1 bis 3 µm.Preferred layer thicknesses for the insulating layer are between about 0.05 µm and about 20 µm, especially 1 to 3 µm.
Nachfolgend wird die Erfindung anhand der Zeichnungen näher erläutert. Es zeigen:The invention will be described in more detail below with reference to the drawings explained. Show it:
Fig. 1 ein Schnittbild mit Teildraufsicht eines be vorzugten Ausführungsbeispiels der erfin dungsgemäßen Randstruktur, Fig. 1 is a sectional view with partial plan view of a preferred exemplary embodiment of the BE OF INVENTION to the invention the edge structure,
Fig. 2 und 3 eine schematische Darstellung eines p-Kanal- MOS-Feldeffekttransistors bei einer bestehen den Randstruktur (Fig. 2) bzw. bei der erfin dungsgemäßen Randstruktur (Fig. 3), Fig. 2 and 3 a schematic representation of a p-channel MOS field effect transistor with a pass the edge structure (Fig. 2) or in the edge structure OF INVENTION to the invention (Fig. 3),
Fig. 4 den Verlauf des Drain-Source-Stromes IDS in Abhängigkeit von der Drain-Source-Spannung UDS bzw. der Gate-Source-Spannung UGS für ver schiedene Werte der Substratspannung USU mit 0 V und -200 V, Fig. 4 shows the profile of the drain-source current I DS in dependence on the drain source voltage U DS and the gate-source voltage U GS for ver different values of the substrate voltage U SU with 0 V and -200 V,
Fig. 5 ein Schnittbild mit einer Teildraufsicht ei ner bestehenden Randstruktur, Fig. 5 is a sectional view with a partial plan view ei ner existing edge structure,
Fig. 6 ein Ersatzschaltbild für die bestehende Rand struktur und Fig. 6 is an equivalent circuit for the existing edge structure and
Fig. 7A und B die Strukturformel eines Benzocyclobuten- Monomers bzw. eine Darstellung eines Reakti onsmechanismus. FIGS. 7A and B, the structural formula of a benzocyclobutene monomer or a representation of a Reakti onsmechanismus.
Die Fig. 5 und 6 sind bereits eingangs erläutert worden. In den Figuren werden für einander entsprechende Bauteile je weils die gleichen Bezugszeichen verwendet. FIGS. 5 and 6 have already been explained in the introduction. In the figures, the same reference numerals are used for corresponding components.
Die obere Hälfte von Fig. 1 zeigt ähnlich wie die obere Hälf te von Fig. 5 eine Draufsicht auf die Feldplatten 5. Im Un terschied zum Stand der Technik gemäß der Fig. 5 weisen hier aber die Feldplatten 5 Unterbrechungen bzw. Löcher 7 in den verschiedensten Gestalten auf: diese können rund, quadra tisch, rechteckig oder sonst beliebig gestaltet sein. Wesent lich ist lediglich, daß infolge dieser Unterbrechungen bzw. Löcher 7 die Feldplatten 5 eine reduzierte Fläche haben, was zu der bereits erwähnten verringerten Fläche der durch diese Feldplatten gebildeten "Kondensatorplatten" führt. In den Un terbrechungen bzw. Löchern 7 werden elektrische Äquipotenti alflächen aufrechterhalten, so daß nach wie vor eine Abschir mung gegen bewegliche Ionen in der Isolierschicht 6 aus bei spielsweise Benzocyclobuten-Polymer gegeben ist. Die Isolier schicht 6 hat eine Schichtdicke zwischen 0,05 µm und 20 µm, insbesondere 1 bis 3 µm.The top half of FIG. 1 shows a top view of the field plates 5 , similar to the top half of FIG. 5 . In contrast to the prior art according to FIG. 5, the field plates 5 have interruptions or holes 7 in a wide variety of shapes: these can be round, square, rectangular or any other shape. It is only essential that as a result of these interruptions or holes 7 the field plates 5 have a reduced area, which leads to the already mentioned reduced area of the "capacitor plates" formed by these field plates. In the interruptions or holes 7 electrical equipotential al surfaces are maintained, so that shielding against moving ions in the insulating layer 6 is given from, for example, benzocyclobutene polymer. The insulating layer 6 has a layer thickness between 0.05 microns and 20 microns, in particular 1 to 3 microns.
Die Strukturierung der Feldplatten mit den Unterbrechungen bzw. Löchern 7 kann beispielsweise durch Ätzen erfolgen.The field plates with the interruptions or holes 7 can be structured, for example, by etching.
In den Fig. 2 und 3 sind ein p-Kanal-MOS-Transistor bei der bestehenden Randstruktur (Fig. 2) und bei der erfindungsgemä ßen Randstruktur (Fig. 3) nebeneinander dargestellt. Außerdem sollen an solche Randstrukturen eine Substratspannung USU, eine Gatespannung UG und eine Drainspannung UD angelegt wer den.In FIGS. 2 and 3, a p-channel MOS transistor in the existing edge structure (Fig. 2) and in the inventive edge structure SEN (Fig. 3) displayed side by side. In addition, a substrate voltage U SU , a gate voltage U G and a drain voltage U D are to be applied to such edge structures.
Fig. 4 zeigt den Verlauf des Drain-Source-Stromes IDS in Ab hängigkeit von der Drain-Source-Spannung UDS bzw. der Gate- Source-Spannung UGS für die Randstruktur von Fig. 2 (Kurven a) und die erfindungsgemäße Randstruktur von Fig. 3 (Kurven b) für zwei verschiedene Werte der Substratspannung USU, näm lich 0 V und -200 V. Aus der Fig. 4 ist sofort zu ersehen, daß die Einsatzspannung bei der erfindungsgemäßen Randstruk tur speziell für höhere Substratspannungen USU deutlich über der Einsatzspannung der bestehenden Randstruktur liegt. Fig. 4 shows the course of the drain-source current I DS as a function of the drain-source voltage U DS or the gate-source voltage U GS for the edge structure of Fig. 2 (curves a) and the invention Edge structure of Fig. 3 (curves b) for two different values of the substrate voltage U SU , namely 0 V and -200 V. From Fig. 4 it can be seen immediately that the threshold voltage in the edge structure according to the invention especially for higher substrate voltages U. SU is significantly above the threshold voltage of the existing edge structure.
Bevorzugte Materialien für die Isolierschicht 6 sind solche mit niedriger Dielektrizitätskonstante. Beispielsweise können hierfür Spin-On-Gläser oder Benzocyclobuten-Polymere verwen det werden. Es sind aber auch andere Materialien mit niedri ger Dielektrizitätskonstante verwendbar. Mit diesen Materia lien ist eine nicht unerhebliche Reduzierung der Schichtdicke bis herab zu 0,05 µm realisierbar. Bevorzugte Schichtdicken liegen zwischen 1 und 3 µm.Preferred materials for the insulating layer 6 are those with a low dielectric constant. For example, spin-on glasses or benzocyclobutene polymers can be used for this. However, other materials with a low dielectric constant can also be used. With these materials, a not inconsiderable reduction in the layer thickness down to 0.05 µm can be achieved. Preferred layer thicknesses are between 1 and 3 µm.
Benzocyclobuten-Polymere werden durch die Polymerisation von Benzocyclobuten-Monomeren hergestellt. Die Strukturformel ei nes Benzocyclobuten-Monomers zeigt die Fig. 7A. Bei der Poly merisation werden die Benzocyclobuten-Monomere erwärmt, so daß die Cyclobuten-Teile der Benzocyclobuten-Monomere im Be reich des Butenrings eine Ringöffnungsreaktion ausführen, wo durch eine sogenannte Ringöffnungspolymerisation stattfindet. Der Reaktionsmechanismus ist in der Fig. 7B dargestellt.Benzocyclobutene polymers are made by polymerizing benzocyclobutene monomers. The structural formula of a benzocyclobutene monomer is shown in Fig. 7A. In the poly merization, the benzocyclobutene monomers are heated so that the cyclobutene parts of the benzocyclobutene monomers perform a ring opening reaction in the region of the butene ring, where a so-called ring opening polymerization takes place. The reaction mechanism is shown in Figure 7B.
Um ein Benzocyclobuten-Polymer zu erzeugen, werden als erstes Benzocyclobuten-Oligomere, die in Mesithylen gelöst sind, aufgebracht. Das Aufbringen kann durch Aufschleudern erfol gen. Nach der Aufschleuderung wird das Oligomer bei einer Temperatur von ungefähr 80°C für ungefähr 20 Minuten in einer Schutzgasatmosphäre gebacken. Üblicherweise gibt man der Lö sung einen lichtempfindlichen Precursor dazu, um die aufge schleuderte Schicht strukturieren zu können. Nach einem et waigen Strukturierungsprozeß wird die aufgeschleuderte Schicht in einem Temperaturbereich zwishcen 200° und 250° für ungefähr 30 Minuten erhitzt, um die entstandene Polymer schicht auszuhärten. To create a benzocyclobutene polymer, the first step Benzocyclobutene oligomers dissolved in mesithylene upset. The application can be done by spin coating After spin-coating, the oligomer is at a Temperature of about 80 ° C for about 20 minutes in one Baked protective gas atmosphere. Usually the Lö is given solution a light-sensitive precursor to the up to be able to structure the flung layer. After an et Structuring process is the spin-on Layer in a temperature range between 200 ° and 250 ° for heated about 30 minutes to the resulting polymer harden layer.
Die Dielektrizitätskonstante des Benzocyclobuten-Polymers kann noch durch die Zugabe von Siliziumpulver präzise einge stellt werden. Im Gegensatz zu Siliziumdioxid, das eine Di elektrizitätskonstante von ungefähr 3,5 aufweist, weist das Benzocyclobuten-Polymer eine Dielektrizitätskonstante von we sentlich weniger als 3 auf.The dielectric constant of the benzocyclobutene polymer can still be turned on precisely by adding silicon powder be put. In contrast to silicon dioxide, which is a Di has an electricity constant of approximately 3.5, that has Benzocyclobutene polymer has a dielectric constant of we considerably less than 3.
11
Halbleiterkörper
Semiconductor body
22nd
n+ n +
-leitendes Siliziumsubstrat
- conductive silicon substrate
33rd
n-leitende Siliziumschicht
n-type silicon layer
44th
p-leitende Zone
p-type zone
55
Feldplatte
Field plate
66
Isolierschicht
Insulating layer
77
Unterbrechungen bzw. Löcher
UD Interruptions or holes
U D
Drainspannung
UG Drain voltage
U G
Gatespannung
USU Gate voltage
U SU
Substratspannung
IDS Substrate tension
I DS
Drain-Source-Strom
UDS Drain-source current
U DS
Drain-Source-Spannung
UGS Drain-source voltage
U GS
Gate-Source-Spannung
Gate-source voltage
Claims (10)
- 1. einem Halbleiterkörper (1) des einen Leitungstyps,
- 2. mindestens einer in einer Oberfläche des Halbleiterkör pers (1) vorgesehenen Zone (4) eines zweiten, zum er sten Leitungstyp entgegengesetzten Leitungstyps, und
- 3. mindestens einer oberhalb der Oberfläche auf oder in einer Isolierschicht (6) vorgesehenen Feldplatte (5),
- 1. die mindestens eine Feldplatte (5) siebartig gestaltet ist.
- 1. a semiconductor body ( 1 ) of one conductivity type,
- 2. at least one in a surface of the semiconductor body pers ( 1 ) provided zone ( 4 ) of a second to the first conduction type opposite conduction type, and
- 3. at least one field plate ( 5 ) provided on or in an insulating layer ( 6 ) above the surface,
- 1. the at least one field plate ( 5 ) is designed like a sieve.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE1998143956 DE19843956C1 (en) | 1998-09-24 | 1998-09-24 | Edging for MOSFETs, high blocking diodes, high voltage transistors, and IGBTs has a sieve-like field plate provided over the surface on or in an insulating layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE1998143956 DE19843956C1 (en) | 1998-09-24 | 1998-09-24 | Edging for MOSFETs, high blocking diodes, high voltage transistors, and IGBTs has a sieve-like field plate provided over the surface on or in an insulating layer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| DE19843956C1 true DE19843956C1 (en) | 2000-03-16 |
Family
ID=7882185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE1998143956 Expired - Fee Related DE19843956C1 (en) | 1998-09-24 | 1998-09-24 | Edging for MOSFETs, high blocking diodes, high voltage transistors, and IGBTs has a sieve-like field plate provided over the surface on or in an insulating layer |
Country Status (1)
| Country | Link |
|---|---|
| DE (1) | DE19843956C1 (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4468686A (en) * | 1981-11-13 | 1984-08-28 | Intersil, Inc. | Field terminating structure |
| US5712506A (en) * | 1994-10-27 | 1998-01-27 | Nec Corporation | Semiconductor device with passivation layer of benzocyclobutene polymer and silicon powder |
-
1998
- 1998-09-24 DE DE1998143956 patent/DE19843956C1/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4468686A (en) * | 1981-11-13 | 1984-08-28 | Intersil, Inc. | Field terminating structure |
| US5712506A (en) * | 1994-10-27 | 1998-01-27 | Nec Corporation | Semiconductor device with passivation layer of benzocyclobutene polymer and silicon powder |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE2940699A1 (en) | MOSFET ARRANGEMENT, IN PARTICULAR POWER MOSFET ARRANGEMENT | |
| DE19653615A1 (en) | Power semiconductor device fabricating method | |
| DE102010011258A1 (en) | Semiconductor device and method for manufacturing the same | |
| DE2559360A1 (en) | SEMI-CONDUCTOR COMPONENT WITH INTEGRATED CIRCUITS | |
| DE102015204636A1 (en) | Semiconductor device and method for its production | |
| DE102005023026A1 (en) | Vertical power transistor with plate capacitor structure for use in, e.g., clocked switch power packages, has edge plate attached at front side between edge and edge connector, and laminated on field plate to form plate capacitor structure | |
| DE60029554T2 (en) | SEMICONDUCTOR COMPONENT WITH HIGH VOLTAGE ELEMENT | |
| DE102012222439A1 (en) | Semiconductor device and this power conversion equipment using | |
| DE19816448C1 (en) | Universal semiconductor wafer for high-voltage semiconductor components, their manufacturing process and their use | |
| DE2633324C2 (en) | Process for the production of semiconductor components with high reverse voltage loading capacity | |
| DE3141203A1 (en) | PLANAR SEMICONDUCTOR COMPONENT | |
| WO1997013277A1 (en) | Mos transistor with high output voltage endurance | |
| DE10252609B4 (en) | Termination for a semiconductor device with MOS gate control with protection rings | |
| DE2030423A1 (en) | Integrated metal oxide semiconductor circuit with a protective circuit against voltage surges c | |
| DE2649935A1 (en) | REFERENCE DIODE | |
| DE4012667A1 (en) | SEMICONDUCTOR ARRANGEMENT AND METHOD FOR THEIR PRODUCTION | |
| DE102006002438A1 (en) | Semiconductor device and method for its production | |
| EP1003218A1 (en) | Semiconductor devices comprising a Schottky diode and a diode having a highly doped region and corresponding manufacturing methods | |
| DE19843956C1 (en) | Edging for MOSFETs, high blocking diodes, high voltage transistors, and IGBTs has a sieve-like field plate provided over the surface on or in an insulating layer | |
| DE4127795A1 (en) | MANUFACTURING METHOD AND DESIGN OF A MOS TRANSISTOR | |
| DE2723272A1 (en) | SEMICONDUCTOR THYRISTOR COMPONENT | |
| DE2216060A1 (en) | Charge-coupled unit with a deep channel | |
| DE19906841A1 (en) | Vertical spark assembly for microelectronic circuits | |
| DE3924930A1 (en) | MOS SEMICONDUCTOR DEVICE | |
| EP0616365B1 (en) | MOS-controlled power semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| 8100 | Publication of the examined application without publication of unexamined application | ||
| D1 | Grant (no unexamined application published) patent law 81 | ||
| 8364 | No opposition during term of opposition | ||
| R081 | Change of applicant/patentee |
Owner name: INFINEON TECHNOLOGIES AG, DE Free format text: FORMER OWNER: SIEMENS AKTIENGESELLSCHAFT, 80333 MUENCHEN, DE Effective date: 20111107 |
|
| R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee |