DE19838656A1

DE19838656A1 - Phase locked loop for transmission system

Info

Publication number: DE19838656A1
Application number: DE19838656A
Authority: DE
Inventors: Wolfgang Hilgers; Gerhard Thanhaeuser
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1998-08-25
Filing date: 1998-08-25
Publication date: 1999-12-09

Abstract

The phase locked loop (PLL) includes a phase detector (PD), a filter arrangement (LF) and a voltage controlled oscillator (VCO). The filter arrangement includes a beat detector (BDET) which detects the asynchronous state and switches the capture range. The filter arrangement includes a resistive voltage divider (R3,R4) and a decoupling capacitor (C3) provided after the tapping of voltage divider. The series circuit including the voltage divider and capacitor, is provided at a reference potential via a bipolar transistor operating as a switch, and is controlled by the beat detector. Preferably, a full-wave rectifier (D1,D2), with an input capacitor (C2) gated by AC, is provided as the beat detector. The input capacitor is held at a fixed potential (Vcc) via a resistor (R2) and is charged so that the transistor is switched through when the phase locked loop is locked.

Description

Die Erfindung betrifft einen Phasenregelkreis nach dem Ober begriff des Patentanspruchs 1.The invention relates to a phase locked loop according to the Ober Concept of claim 1.

Beim Einsatz von Phasenregelkreisen, PLL, in der Übertra gungstechnik sind oft nur geringe Übertragungsbandbreiten zu gelassen, um einen geringen Jitter zu erzielen. Beispiele hierfür sind die Taktwiedergewinnung aus dem übertragenen Signal oder die Takterzeugung für die Multiplexbildung bei der synchronen digitalen Hierarchie SDH. Eine geringere Über tragungsbandbreite der PLL ist für das Fangen oder Einrasten der Phasenregelschleife immer dann ein Problem, wenn bei den üblichen steuerbaren Oszillatoren, VCOs, die mögliche Fre quenzablage von der Nennfrequenz wesentlich größer ist als die Jitterbandbreite der Regelschleife. Die Frequenzablage kann um mehr als den Faktor 2 größer sein als die Übertra gungsbandbreite.When using phase locked loops, PLL, in the transfer technology are often only limited transmission bandwidth left to get a low jitter. Examples for this are the clock recovery from the transmitted Signal or the clock generation for the multiplex formation at the synchronous digital hierarchy SDH. A lesser over Carrying bandwidth of the PLL is for catching or snapping into place the phase locked loop is always a problem if the usual controllable oscillators, VCOs, the possible Fre quenzablage of the nominal frequency is significantly greater than the jitter bandwidth of the control loop. The frequency offset can be larger than the transfer by a factor of 2 range.

Aufgabe der Erfindung ist es daher, einen Phasenregelkreis mit geringer Übertragungsbandbreite so auszuführen, daß er auch bei großer Ablage des gesteuerten Oszillators einrastet.The object of the invention is therefore a phase locked loop with a low transmission bandwidth so that it locks into place even when the controlled oscillator is stored a long time.

Diese Aufgabe wird durch den in Anspruch 1 angegebenen Pha senregelkreis mit Fanghilfe gelöst. Vorteilhaft ist der ge ringe Aufwand. Ein Beat-Detektor erkennt den nicht einge rasteten Zustand und schaltet die Bandbreite des Phasenregel kreises um.This object is achieved by the Pha specified in claim 1 Sen control loop solved with fishing aid. The ge is advantageous effort. A beat detector does not recognize it locked state and switches the bandwidth of the phase rule circle around.

Die Erfindung wird nun anhand von Prinzipschaltbildern näher erläutert. Es zeigen:The invention will now be explained in more detail on the basis of schematic diagrams explained. Show it:

Fig. 1 ein Prinzipschaltbild einer Phasenregelschleife, Fig. 1 is a schematic diagram of a phase locked loop,

Fig. 2 ein Prinzipschaltbild der Filteranordnung und Fig. 2 is a schematic diagram of the filter arrangement and

Fig. 3 Ausführungsbeispiele der Filteranordnung. Fig. 3 embodiments of the filter arrangement.

Fig. 1 zeigt das Prinzipschaltbild eines Phasenregelkreises. Dieser besteht aus einem Phasendiskriminator PD, einem Ripple-Filter RF, einer Filteranordnung (Schleifenfilter) LF und einem steuerbaren Oszillators VCO. Dem Phasendiskrimina tor wird die Oszillatorfrequenz f_o und eine Vergleichsfre quenz f_V zugeführt. Im eingerasteten Zustand gibt er ein aus einer Impulsfolge IP bestehendes der Phasendifferenz propor tionales Signal ab. Das Ripple-Filter, ein Tiefpaß, auf den hier nicht weiter eingegangen werden soll, setzt diese Impulsfolge in ein von Wechselspannungsanteilen der Impulsfolge befreites Phasensignal ϕ um. Die Filteranordnung (Schleifenfilter) LF überträgt die im Phasensignal ϕ enthal tene Gleichspannung U_o und bestimmt durch ihre Dämpfung die Kreisverstärkung mit. Zwischen dem Ausgang des Oszillators und dem Phasendetektor kann ein Frequenzteiler eingeschaltet sein, wenn die Vergleichsfrequenz von der Oszillatorfrequenz abweicht. Fig. 1 shows the basic circuit diagram of a phase locked loop. This consists of a phase discriminator PD, a ripple filter RF, a filter arrangement (loop filter) LF and a controllable oscillator VCO. The phase discriminator is supplied with the oscillator frequency f _o and a comparison frequency f _V. In the locked state, it emits a signal consisting of a pulse train IP, the phase difference proportional. The ripple filter, a low-pass filter, which will not be discussed further here, converts this pulse sequence into a phase signal ϕ which is freed from AC voltage components of the pulse sequence. The filter arrangement (loop filter) LF transmits the direct voltage U _{o contained} in the phase signal ϕ and determines the loop gain with its damping. A frequency divider can be connected between the output of the oscillator and the phase detector if the comparison frequency deviates from the oscillator frequency.

In Fig. 2 ist ein Ausführungsbeispiel der Filteranordnung dargestellt. Sie enthält einen Verstärker V, dem das Phasen signal ϕ in symmetrischer Form zugeführt wird. Bei Phasendis kriminatoren mit hohen Steilheiten und großem Ausgangsspan nungsbereich kann der Verstärker auch entfallen.In FIG. 2, an embodiment of the filter assembly is illustrated. It contains an amplifier V, to which the phase signal ϕ is fed in symmetrical form. The amplifier can also be omitted for phase discriminators with high steepness and a large output voltage range.

Die Filteranordnung enthält als Filter FI hier einen Span nungsteiler R3, R4, dessen Eingang an den Ausgang des Ver stärkers V angeschaltet ist und dessen Ausgang, der Verbin dungspunkt der Teilerwiderstände, an den steuerbaren Oszilla tor VCO geführt ist. Der zweite Anschluß des Widerstandes R4 ist über einen Kondensator C3 und einen Transistor an ein Be zugspotential, Masse, geschaltet. Hierbei ist ein Anschluß des Kondensators direkt mit dem Kollektor verbunden, dessen Emitter an Masse liegt. Der Kondensator C3 dient zur gleich spannungsmäßigen Entkopplung, so daß lediglich der Wechsel spannungsanteil gedämpft wird. The filter arrangement here contains a chip as the FI filter voltage divider R3, R4, whose input to the output of Ver amplifier V is switched on and its output, the conn point of the divider resistors, on the controllable Oszilla VCO is guided. The second connection of resistor R4 is connected to a Be via a capacitor C3 and a transistor potential, ground, switched. Here is a connection of the capacitor directly connected to the collector, the Emitter is grounded. The capacitor C3 is used for the same voltage decoupling, so that only the change voltage component is damped.

Die Filteranordnung besteht hier also aus einem umschaltbarem "Wechselspannungsteiler" DG, der von einem sogenannten Beat- Detektor BDET - eine Schaltung zum Erkennen des nicht einge rasteten ("eingelockten") Zustandes - gesteuert wird. Diese Schaltung ermöglicht einen maximalen Fangbereiches.The filter arrangement here consists of a switchable one "AC voltage divider" DG, which is operated by a so-called beat Detector BDET - a circuit to detect the not turned on locked ("locked") state - is controlled. This Circuit enables a maximum catch range.

Der Beat-Detektor BDET enthält eine Gleichrichterschaltung mit Spannungsverdoppelung. Er wird über ein RC-Glied R1, C1 angesteuert, wobei der Widerstand R1 Instabilitäten des Ver stärkers durch die Diodenkapazitäten verhindert. Die Kapazi tät C2 wird im synchronen Zustand über den Widerstand R2 po sitiv auf das Versorgungspotential V_CC geladen. Ihre Spannung entspricht der Basis-Emitter-Spannung des durchgeschalteten Transistors TR.The beat detector BDET contains a rectifier circuit with voltage doubling. It is controlled via an RC element R1, C1, the resistor R1 preventing instabilities of the amplifier due to the diode capacitances. The capacitance C2 is positively charged to the supply potential V _CC in the synchronous state via the resistor R2. Their voltage corresponds to the base-emitter voltage of the switched transistor TR.

Im asynchronen Zustand wird von dem Phasendetektor PD eine Schwebungsfrequenz zwischen der Oszillatorfrequenz und der Vergleichsfrequenz abgegeben, wobei sich das Tastverhältnis des abgegebenen Phasensignals fortlaufend ändert. Dies ent spricht einer großen Spannungsänderung, die vom Beat-Detektor erkannt wird. Über die Dioden D1, D2 wird der Kondensator C2 negativ aufgeladen, wodurch der Transistor TR gesperrt und die Spannungsteilerwirkung aufgehoben wird. Die nun größere Steuerspannung U_o ermöglicht ein Einrasten der Schleife. Falls dieser Zustand noch nicht stabil ist, wiederholt er sich mehrmals bis durch die Umladung der Kapazität C3 die PLL einrastet und der Transistor wieder durchgeschaltet wird.In the asynchronous state, a beat frequency between the oscillator frequency and the comparison frequency is emitted by the phase detector PD, the pulse duty factor of the emitted phase signal continuously changing. This corresponds to a large voltage change that is detected by the beat detector. The capacitor C2 is charged negatively via the diodes D1, D2, as a result of which the transistor TR is blocked and the voltage divider effect is eliminated. The now larger control voltage U _o enables the loop to snap into place. If this state is not yet stable, it repeats itself several times until the charge in the capacitance C3 latches the PLL in and the transistor is switched on again.

Wenn der Phasenregelkreis als Regelkreis erster Ordnung ar beitet wirkt das Schleifenfilter im Bereich Kreisgrenzfre quenz der PLL wie ein ohmscher Spannungsteiler. Dem Dämp fungsglied kann jedoch ohne weiteres ein Tiefpaßfilter nach geschaltet werden oder es kann - beispielsweise durch den Kondensator C3 - als Tiefpaßfilter ausgebildet werden. If the phase locked loop ar as a first order control loop The loop filter works in the area of the circular border sequence of the PLL like an ohmic voltage divider. The damper However, a low-pass filter can easily be used can be switched or it can - for example by the Capacitor C3 - be designed as a low-pass filter.

Fig. 3 zeigt eine Ausführungsformen des Dämpfungsgliedes mit Tiefpaßcharakteristik, bei dem zum Teilerwiderstand R5 ein Filterkondensator C5, parallel geschaltet ist. Die Grenzfre quenz des Filters, die durch R4 und C4 bestimmt wird, liegt oberhalb der Schleifenbandbreite, die sich ohne Verwendung von C4 ergeben würde. Fig. 3 shows an embodiments of the attenuator with low-pass characteristic in which, for dividing resistor R5, a filter capacitor C5 is connected in parallel. The filter limit frequency, which is determined by R4 and C4, lies above the loop bandwidth that would result without the use of C4.

Claims

1. phase locked loop with a phase detector (PD), a Fil teranordnung (LF) and a controlled oscillator (VCO), where, in the filter arrangement (LF) a beat detector (BDET) for detecting the asynchronous state and for switching the capture range characterized in that the filter arrangement (LF) has an ohmic voltage divider (R3, R4) and a switched decoupling capacitor (C3) after the voltage divider has been tapped, and that this series circuit (R3, R4, C3) via a beat detector ( BDET) controlled as a switch bipolar Tran sistor (TR) at a reference potential (M).

2. Phase-locked loop according to claim 1, characterized in that as a beat detector (BDET) an alternating voltage controlled two-way rectifier circuit (D1, D2) with a charging capacitor (C2) is provided, which stood over a cons (R2) on a fixed Potential (V _CC ) is through which the charging capacitor (C3) is charged in the locked state of the phase control loops so that the transistor (TR) is switched through.

3. phase locked loop according to claim 1 or 2, characterized, that the attenuator (DG) additionally as a low-pass filter (R3, R4, C3, C4) is formed.