DE19823477A1 - Inverter circuit, especially for output driver stage - Google Patents
Inverter circuit, especially for output driver stageInfo
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Abstract
Description
Die Erfindung betrifft eine Inverterschaltung.The invention relates to an inverter circuit.
Eine Inverterschaltung ist aus U. Tietze, Ch. Schenk, Halb leiterschaltungstechnik, 10. Auflage, Springer-Verlag, Berlin 1993, Abb. 9.31 bekannt. Diese Inverterschaltung weist zwischen zwei Versorgungspotentialen eine Reihenschaltung zweier Bipolartransistoren auf. Den Basisanschlüssen der Transistoren sind zwei UND-Gatter vorgeschaltet mit jeweils zwei Eingängen. Jeweils ein Eingang der UND-Gatter ist mit einem Aktivierungssignal verbunden. Der zweite Eingang des einen UND-Gatters ist mit einem Eingangssignal verbunden. Der zweite Eingang des anderen UND-Gatters ist mit dem invertier ten Eingangssignal verbunden. In Abhängigkeit vom Aktivie rungssignal hat das Eingangssignal einen Einfluß auf die Po tentiale an den Basisanschlüssen der Transistoren oder nicht. Über das Aktivierungssignal ist die Inverterschaltung also deaktivierbar und aktivierbar.An inverter circuit is known from U. Tietze, Ch. Schenk, semiconductor circuit technology, 10th edition, Springer-Verlag, Berlin 1993, Fig. 9.31. This inverter circuit has a series connection of two bipolar transistors between two supply potentials. The base connections of the transistors are preceded by two AND gates, each with two inputs. One input of the AND gates is connected to an activation signal. The second input of the one AND gate is connected to an input signal. The second input of the other AND gate is connected to the inverted input signal. Depending on the activation signal, the input signal has an influence on the potentials at the base connections of the transistors or not. The inverter circuit can thus be deactivated and activated via the activation signal.
Der Erfindung liegt die Aufgabe zugrunde, eine Inverterschal tung anzugeben, bei der eine Aktivierung bzw. Deaktivierung auf andere Weise möglich ist.The invention has for its object an inverter scarf to specify when activating or deactivating is possible in other ways.
Diese Aufgabe wird durch eine Inverterschaltung gemäß An spruch 1 gelöst. Vorteilhafte Aus- und Weiterbildungen der Erfindung sind Gegenstand von abhängigen Ansprüchen.This task is performed by an inverter circuit according to An spell 1 solved. Advantageous training and further education of Invention are the subject of dependent claims.
Die erfindungsgemäße Inverterschaltung weist einen Datenein gang und einen Datenausgang auf sowie einen ersten Transistor und einen zweiten Transistor, die jeweils eine steuerbare Strecke und einen Steueranschluß aufweisen. Die beiden Tran sistoren sind mit ihren steuerbaren Strecken in Reihe zwi schen einem ersten und einem zweiten Versorgungspotential an geordnet. Die von den Versorgungspotential abgewandten Seiten der steuerbaren Strecken sind mit dem Datenausgang verbunden. Der erste Transistor sperrt und der zweite Transistor leitet, wenn am jeweiligen Steueranschluß das erste Versorgungspoten tial anliegt, während der erste Transistor leitet und der zweite Transistor sperrt, wenn am jeweiligen Steueranschluß das zweite Versorgungspotential anliegt. Das Potential an den Steueranschlüssen der Transistoren wird in einer ersten Be triebsart vom Potential am Dateneingang beeinflußt und ist in einer zweiten Betriebsart vom Potential am Dateneingang unbe einflußt. Weiterhin weist die Inverterschaltung ein Schalte lement auf, das die Steueranschlüsse der beiden Transistoren miteinander verbindet und das in der ersten Betriebsart elek trisch leitend und in der zweiten Betriebsart elektrisch nicht leitend ist.The inverter circuit according to the invention has data gang and a data output and a first transistor and a second transistor, each controllable Have route and a control connection. The two tran with their controllable paths, sistors are in series between a first and a second supply potential orderly. The sides facing away from the supply potential of the controllable routes are connected to the data output. The first transistor blocks and the second transistor conducts, if the first supply point is connected to the respective control connection tial is present while the first transistor conducts and the second transistor blocks when at the respective control connection the second supply potential is present. The potential at the Control connections of the transistors are in a first loading mode of operation is influenced by the potential at the data input and is in a second operating mode of the potential at the data input unbe influences. Furthermore, the inverter circuit has a switch lement on that the control terminals of the two transistors connects with each other and in the first operating mode elek trically conductive and electrical in the second mode is not conductive.
Die beiden Transistoren können beispielsweise ein p-Kanal- Transistor und ein n-Kanal-Transistor sein, so daß die Inver terschaltung eine CMOS-Inverterschaltung ist. In der ersten Betriebsart, in der die Steueranschlüsse der Transistoren über das Schaltelement elektrisch miteinander verbunden sind, hat die Schaltung eine normale Inverterfunktion. In der zwei ten Betriebsart, in der die Steueranschlüsse elektrisch von einander getrennt sind, ist die Inverterschaltung dagegen de aktiviert, das heißt, das Potential an den Steueranschlüssen ist unabhängig vom Potential am Dateneingang. Da die beiden Transistoren bei entgegengesetzten logischen Pegeln sperren bzw. leiten, ist es notwendig, daß an ihren Steueranschlüssen gegensätzliche Potentiale anliegen, um die Inverterschaltung in einen hochohmigen Zustand zu versetzen.The two transistors can, for example, a p-channel Transistor and an n-channel transistor, so that the Inver terschaltung is a CMOS inverter circuit. In the first Operating mode in which the control connections of the transistors are electrically connected to one another via the switching element, the circuit has a normal inverter function. In the two Operating mode in which the control connections are electrically operated from the inverter circuit is de activated, that is, the potential at the control connections is independent of the potential at the data input. Since the two Lock transistors at opposite logic levels or direct, it is necessary that at their control connections opposite potentials are present around the inverter circuit to put in a high-resistance state.
Durch das erfindungsgemäß vorgesehene Schaltelement wird er möglicht, daß in der zweiten Betriebsart die Potentiale an den Steueranschlüssen der Transistoren voneinander abweichen können, obwohl sie in der ersten Betriebsart durch die elek trische Verbindung über das Schaltelement miteinander über einstimmen. In der ersten Betriebsart ergibt sich durch die elektrische Verbindung der beiden Steueranschlüsse der Vor teil, daß das Schaltverhalten der Transistoren bei jedem Pe gelwechsel annähernd gleich ist. Idealerweise müßte der Strom, der durch die Transistoren fließt, mit konstanter Ra te, das heißt konstantem dI/dt, reduziert werden. Dies ist aber nur sehr schwer möglich, da die Gatekapazität der Tran sistoren eine Funktion ihrer Gate-Source-Spannung ist. Daraus folgt, daß bei kleiner Gate-Source-Spannung auch die Gateka pazität klein ist und bei ansteigender Gate-Source-Spannung auch die Kapazität ansteigt. Dadurch, daß bei der Erfindung in der ersten Betriebsart die Steueranschlüsse bzw. Gates der Transistoren miteinander verbunden sind, ist immer bei einem der Transistoren die Gate-Source-Spannung groß und es bildet sich eine entsprechend große Kapazität aus. Damit bleibt die Summe der Kapazitäten beider Transistoren konstanter und die Reduktion des Stromes erfolgt mit nahezu konstantem dI/dt. Das erfindungsgemäße Schaltelement sorgt dafür, daß trotz der in der ersten Betriebsart elektrisch miteinander verbundenen Steueranschlüsse ein Sperren beider Transistoren und damit ein Hochohmigschalten der Inverterschaltung in der zweiten Betriebsart möglich ist.He is by the switching element provided according to the invention possible that in the second mode of operation the potentials the control connections of the transistors differ from each other can, although in the first operating mode by the elec trical connection via the switching element with each other tune in. In the first operating mode, the electrical connection of the two control connections of the front part that the switching behavior of the transistors at each Pe gel change is approximately the same. Ideally, the Current flowing through the transistors with constant Ra te, i.e. constant dI / dt, can be reduced. This is but very difficult because the gate capacity of the Tran sistors is a function of their gate-source voltage. Out of it follows that with a low gate-source voltage also the Gateka capacity is small and with increasing gate-source voltage capacity also increases. Because in the invention in the first operating mode, the control connections or gates of the Transistors are always connected to one another of the transistors the gate-source voltage is large and it forms a correspondingly large capacity. That leaves the Sum of the capacities of both transistors constant and the The current is reduced with an almost constant dI / dt. The switching element according to the invention ensures that despite the electrically connected in the first mode Control connections blocking both transistors and thus a high-resistance switching of the inverter circuit in the second Operating mode is possible.
Eine Weiterbildung der Erfindung sieht vor, daß die Inverter schaltung Mittel aufweist zum Anlegen des ersten Versorgungs potentials an den Steueranschluß des ersten Transistors und zum Anlegen des zweiten Versorgungspotentials an den Steuer anschluß des zweiten Transistors, und zwar jeweils in der zweiten Betriebsart. Dies hat zur Folge, daß die beiden Tran sistoren in der zweiten Betriebsart, in der die beiden Steu eranschlüsse elektrisch voneinander getrennt sind, gleichzei tig gesperrt sind. Die Inverterschaltung hat dann einen hochohmigen Zustand.A further development of the invention provides that the inverter circuit has means for applying the first supply potentials to the control connection of the first transistor and to apply the second supply potential to the tax connection of the second transistor, in each case in the second operating mode. As a result, the two Tran sistors in the second mode, in which the two control connections are electrically separated from each other, at the same time are blocked. The inverter circuit then has one high impedance condition.
Das Schaltelement kann beispielsweise durch einen Transistor gebildet sein. Vorzugsweise ist das Schaltelement aber durch ein Transfergate realisiert.The switching element can be, for example, a transistor be educated. However, the switching element is preferably through realized a transfer gate.
Die Erfindung wird im folgenden anhand der Figuren erläutert, die Ausführungsbeispiele darstellen.The invention is explained below with reference to the figures, represent the embodiments.
Fig. 1 zeigt die prinzipielle Wirkungsweise der Erfindung, Fig. 1 shows the basic operation of the invention,
Fig. 2 zeigt ein konkretes Ausführungsbeispiel der Inver terschaltung, und Fig. 2 shows a specific embodiment of the inverter circuit, and
Fig. 3 zeigt eine Signaltabelle zum Ausführungsbeispiel aus Fig. 2. FIG. 3 shows a signal table for the exemplary embodiment from FIG. 2.
Fig. 1 zeigt eine Reihenschaltung aus einem ersten p-Kanal- Transistor T1 und einem zweiten n-Kanal-Transistor T2, die mit ihren steuerbaren Strecken bzw. Kanalstrecken zwischen einem ersten Versorgungspotential Vcc und einem zweiten Ver sorgungspotential Masse angeordnet sind. Die Drains der bei den Transistoren sind mit einem Datenausgang OUT der Inver terschaltung verbunden. Die Steueranschlüsse bzw. Gates der beiden Transistoren sind über ein erstes Schaltelement S1 miteinander verbunden. Außerdem ist das Gate des p-Kanal- Transistors T1 über ein zweites Schaltelement S2 mit einem Dateneingang IN der Inverterschaltung verbunden. Weiterhin ist dasselbe Gate über ein drittes Schaltelement S3 mit dem ersten Versorgungspotential Vcc verbunden. Das Gate des n- Kanal-Transistors T2 ist über ein viertes Schaltelement S4 mit Masse verbunden. Fig. 1 shows a series connection of a first p-channel transistor T1 and a second n-channel transistor T2, the ground with their controllable paths or channel routes between a first supply potential Vcc and a second Ver sorgungspotential arranged. The drains of the transistors are connected to a data output OUT of the inverter circuit. The control connections or gates of the two transistors are connected to one another via a first switching element S1. In addition, the gate of the p-channel transistor T1 is connected to a data input IN of the inverter circuit via a second switching element S2. Furthermore, the same gate is connected to the first supply potential V cc via a third switching element S3. The gate of the n-channel transistor T2 is connected to ground via a fourth switching element S4.
Die erfindungsgemäße Inverterschaltung weist zwei Betriebsar ten auf. In welcher Betriebsart sie sich befindet, wird durch ein Aktivierungssignal EN bestimmt. In einer ersten Betriebs art (Schaltung aktiviert), in der das Aktivierungssignal EN einen hohen Pegel aufweist, sind das erste Schaltelement S1 und das zweite Schaltelement S2 geschlossen, während das dritte Schaltelement S3 und das vierte Schaltelement S4 ge öffnet sind. Dies entspricht dem in Fig. 1 dargestellten Zu stand. Es handelt sich um eine Normalbetriebsart der Inver terschaltung, bei der am Dateneingang IN anliegende Signale invertiert am Datenausgang OUT ausgegeben werden. In der zweiten Betriebsart (Schaltung deaktiviert) hat das Aktivie rungssignal EN einen niedrigen Pegel und der Schaltzustand der vier Schaltelemente ist entgegengesetzt zu demjenigen, der in Fig. 1 gezeigt ist. Dies bedeutet, daß das erste S1 und das zweite S2 Schaltelement geöffnet und das dritte S3 und das vierte S4 Schaltelement geschlossen ist. Somit sind die beiden Gates der Transistoren elektrisch voneinander ge trennt. Außerdem wirken sich Signaländerungen am Dateneingang IN nicht mehr auf das Potential an den Gates aus. Über das geschlossene dritte Schaltelement S3 liegt das erste Versor gungspotential Vcc am Gate des p-Kanal-Transistors T1 an, so daß dieser sperrt. Ebenso liegt über das vierte Schaltelement S4, das zweite Versorgungspotential Masse am Gate des n- Kanal-Transistors T2 an, so daß auch dieser sperrt. Hierdurch ist insgesamt der Datenausgang OUT in der zweiten Betriebsart hochohmig geschaltet, da beide Transistoren T1, T2 gleichzei tig sperren.The inverter circuit according to the invention has two operating modes. An activation signal EN determines which operating mode it is in. In a first mode of operation (circuit activated), in which the activation signal EN has a high level, the first switching element S1 and the second switching element S2 are closed, while the third switching element S3 and the fourth switching element S4 are open. This corresponds to the state shown in FIG. 1. It is a normal operating mode of the inverter circuit, in which signals applied to data input IN are output inverted at data output OUT. In the second mode (circuit deactivated), the activation signal EN has a low level and the switching state of the four switching elements is opposite to that shown in FIG. 1. This means that the first S1 and second S2 switching elements are open and the third S3 and fourth S4 switching elements are closed. Thus, the two gates of the transistors are electrically separated from one another. In addition, signal changes at the data input IN no longer affect the potential at the gates. Via the closed third switching element S3, the first versor supply potential V cc is the gate of the p-channel transistor T1, so that the latter blocks. Likewise, via the fourth switching element S4, the second supply potential ground is present at the gate of the n-channel transistor T2, so that it also blocks. As a result, the data output OUT is switched to a high impedance in the second operating mode, since both transistors T1, T2 block at the same time.
In Fig. 2 ist ein konkretes Ausführungsbeispiel der erfin dungsgemäßen Inverterschaltung dargestellt. Elemente mit gleichen Bezugszeichen haben die gleiche Funktion wie in Fig. 1. In Fig. 2 ist das erste Schaltelement S1 durch ein Transfergate realisiert, das einen n-Kanal- und einen p- Kanal-Transistor aufweist.In Fig. 2 is a concrete embodiment of the inverter circuit to the invention OF INVENTION shown. Elements with the same reference numerals have the same function as in FIG. 1. In FIG. 2, the first switching element S1 is realized by a transfer gate which has an n-channel and a p-channel transistor.
Der Inverterschaltung wird am Dateneingang IN ein Datensignal und an einem Aktivierungseingang das invertierte Aktivie rungssignal/EN zugeführt. Der Dateneingang IN ist über ein NAND-Gatter mit dem Gate des p-Kanal-Transistors T1 verbun den. Ein zweiter Eingang des NAND-Gatters ist mit dem Ausgang eines Inverters I verbunden, dessen Eingang mit dem Aktivie rungseingang/EN verbunden ist. Außerdem ist der Ausgang des Inverters I mit dem Gate des n-Kanal-Transistors des Trans fergates S1 verbunden. Das Gate des p-Kanal-Transistors des Transfergates S1 ist direkt mit dem Aktivierungseingang/EN verbunden. Das vierte Schaltelement S4 ist in Fig. 2 durch einen dritten Transistor T3 vom n-Kanal-Typ realisiert, des sen Drain mit dem Gate des zweiten Transistors T2 und dessen Source mit dem zweiten Versorgungspotential Masse verbunden. Das Gate des dritten Transistors T3 ist ebenfalls direkt mit dem Aktivierungseingang/EN verbunden. Das NAND-Gatter in Fig. 2 übernimmt die Funktion des zweiten S2 und dritten S3 Schaltelements aus Fig. 1.The inverter circuit is supplied with a data signal at the data input IN and the inverted activation signal / EN at an activation input. The data input IN is connected via a NAND gate to the gate of the p-channel transistor T1. A second input of the NAND gate is connected to the output of an inverter I, the input of which is connected to the activation input / EN. In addition, the output of the inverter I is connected to the gate of the n-channel transistor of the trans fergates S1. The gate of the p-channel transistor of the transfer gate S1 is connected directly to the activation input / EN. The fourth switching element S4 is realized in FIG. 2 by a third transistor T3 of the n-channel type, the drain of which is connected to the gate of the second transistor T2 and the source of which is connected to the second supply potential ground. The gate of the third transistor T3 is also connected directly to the activation input / EN. The NAND gate in FIG. 2 takes over the function of the second S2 and third S3 switching element from FIG. 1.
Fig. 3 zeigt eine logische Schalttabelle für das Ausfüh rungsbeispiel in Fig. 2. Hat das Aktivierungssignal/EN ei nen niedrigen Pegel (erste Betriebsart, Normalbetriebsart), das heißt logisch "0", ist das Transfergate S1 elektrisch leitend und verbindet die Gates des ersten T1 und zweiten T2 Transistors elektrisch miteinander. Ein Signal am Datenein gang IN wird invertiert über das NAND-Gatter an die Gates des ersten T1 und zweiten T2 Transistors weitergeleitet. Durch den CMOS-Inverter, der durch den ersten T1 und den zweiten T2 Transistor gebildet ist, erfolgt eine erneute Invertierung, so daß am Datenausgang OUT ein Signal mit demselben Pegel wie das Eingangssignal erscheint. In dieser ersten Betriebsart ist der dritte Transistor T3 gesperrt und beeinflußt daher das Potential am Gate des zweiten Transistors T2 nicht. Fig. 3 shows a logic circuit table for the exemplary embodiment in Fig. 2. If the activation signal / EN has a low level (first operating mode, normal operating mode), that is to say logic "0", the transfer gate S1 is electrically conductive and connects the gates of the first T1 and second T2 transistor electrically with each other. A signal at the data input IN is forwarded inverted via the NAND gate to the gates of the first T1 and second T2 transistor. The CMOS inverter, which is formed by the first T1 and the second T2 transistor, carries out another inversion, so that a signal with the same level as the input signal appears at the data output OUT. In this first operating mode, the third transistor T3 is blocked and therefore does not influence the potential at the gate of the second transistor T2.
Hat dagegen das Aktivierungssignal/EN einen hohen Pegel (zweite Betriebsart, Deaktivierung der Schaltung), das heißt logisch "1", ist das Transfergate S1 gesperrt, so daß die Ga tes der beiden Transistoren T1, T2 nunmehr elektrisch vonein ander getrennt sind. Außerdem wird der dritte Transistor T3 leitend, so daß an seinem Drainanschluß das zweite Versor gungspotential Masse anliegt, die Gate-Source-Spannung des zweiten Transistors T2 zu "0" wird und dieser sperrt. Da am zweiten Eingang des NAND-Gatters das nicht invertierte Akti vierungssignal EN anliegt und dieses in der zweiten Betriebs art einen niedrigen Pegel aufweist, das heißt logisch "0" ist, ergibt sich am Ausgang des NAND-Gatters, unabhängig vom Zustand des Eingangssignals IN, immer ein hoher Pegel. Dies führt dazu, daß in der zweiten Betriebsart neben dem zweiten Transistor T2 auch der erste Transistor T1 gesperrt ist, so daß sich insgesamt am Datenausgang OUT ein hochohmiger Zu stand ergibt.On the other hand, the activation signal / EN has a high level (second operating mode, deactivation of the circuit), that is logic "1", the transfer gate S1 is blocked, so that the Ga tes of the two transistors T1, T2 now electrically from one another are separated. In addition, the third transistor T3 conductive, so that the second Versor at its drain connection supply potential is present, the gate-source voltage of the second transistor T2 becomes "0" and blocks it. Since on second input of the NAND gate the non-inverted acti Vierungssignal EN is present and this in the second operation has a low level, that is, logic "0" is at the output of the NAND gate, regardless of State of the input signal IN, always high level. This leads to that in the second mode besides the second Transistor T2 also the first transistor T1 is blocked, see above that overall there is a high-resistance Zu at the data output OUT stood results.
Claims (4)
- - mit einem Dateneingang (IN) und einem Datenausgang (OUT),
- - mit einem ersten Transistor (T1) und einem zweiten Transi stor (T2), die jeweils eine steuerbare Strecke und einen Steueranschluß aufweisen,
- - wobei die beiden Transistoren (T1, T2) mit ihren steuerba ren Strecken in Reihe zwischen einem ersten (VCC) und einem zweiten (Masse) Versorgungspotential angeordnet sind,
- - wobei die von den Versorgungspotentialen abgewandten Seiten der steuerbaren Strecken mit dem Datenausgang (OUT) verbun den sind,
- - wobei der erste Transistor (T1) sperrt und der zweite Tran sistor (T2) leitet, wenn am jeweiligen Steueranschluß das erste Versorgungspotential (VCC) anliegt,
- - wobei der erste Transistor (T1) leitet und der zweite Tran sistor (T2) sperrt, wenn am jeweiligen Steueranschluß das zweite Versorgungspotential (Masse) anliegt,
- - wobei das Potential an den Steueranschlüssen der Transisto ren in einer ersten Betriebsart vom Potential am Datenein gang (IN) beeinflußt wird und in einer zweiten Betriebsart vom Potential am Dateneingang unbeeinflußt ist,
- - und mit einem Schaltelement (S1), das die Steueranschlüsse der beiden Transistoren (T1, T2) miteinander verbindet und das in der ersten Betriebsart elektrisch leitend ist und in der zweiten Betriebsart elektrisch nicht leitend ist.
- - with one data input (IN) and one data output (OUT),
- - With a first transistor (T1) and a second transistor (T2), each having a controllable path and a control connection,
- the two transistors (T1, T2) with their controllable paths are arranged in series between a first (VCC) and a second (ground) supply potential,
- - The sides of the controllable sections facing away from the supply potentials being connected to the data output (OUT),
- - The first transistor (T1) blocks and the second transistor (T2) conducts when the first supply potential (VCC) is present at the respective control connection,
- - The first transistor (T1) conducts and the second transistor (T2) blocks when the second supply potential (ground) is present at the respective control connection,
- the potential at the control terminals of the transistors in a first operating mode is influenced by the potential at the data input (IN) and is unaffected by the potential at the data input in a second operating mode,
- - And with a switching element (S1) which connects the control connections of the two transistors (T1, T2) to each other and which is electrically conductive in the first operating mode and is electrically non-conductive in the second operating mode.
- - mit einem Aktivierungseingang zum Anlegen eines Aktivie rungssignals(/EN), das zur Einstellung der Betriebsart dient,
- - mit einem NAND-Gatter (NAND) mit zwei Eingängen und einem Ausgang,
- - wobei der eine Eingang des NAND-Gatters mit dem Datenein gang (IN), der andere Eingang mit dem invertierten Aktivie rungssignal(/EN) und der Ausgang des NAND-Gatters mit dem Steueranschluß des ersten Transistors (T1) verbunden ist,
- - mit einem dritten Transistor (T3) mit einem Steueranschluß und einer steuerbaren Strecke,
- - wobei die steuerbare Strecke des dritten Transistors (T3) zwischen dem Steueranschluß des zweiten Transistors (T2) und dem zweiten Versorgungspotential (Masse) angeordnet ist und wobei der Steueranschluß des dritten Transistors mit dem Aktivierungssignal(/EN) verbunden ist,
- - wobei der dritte Transistor (T3) sperrt, wenn an seinem Steueranschluß das zweite Versorgungspotential (Masse) an liegt, und leitet, wenn an seinem Steueranschluß das erste Versorgungspotential (VCC) anliegt,
- - wobei ein Steuereingang des Schaltelementes (S1) mit dem invertierten oder mit dem nicht invertierten Aktivierungs signal(/EN) verbunden ist.
- - With an activation input for applying an activation signal (/ EN), which is used to set the operating mode,
- - with a NAND gate (NAND) with two inputs and one output,
- - The one input of the NAND gate with the data input (IN), the other input with the inverted activation signal (/ EN) and the output of the NAND gate is connected to the control terminal of the first transistor (T1),
- with a third transistor (T3) with a control connection and a controllable path,
- the controllable path of the third transistor (T3) is arranged between the control connection of the second transistor (T2) and the second supply potential (ground) and the control connection of the third transistor is connected to the activation signal (/ EN),
- the third transistor (T3) blocks when the second supply potential (ground) is present at its control connection and conducts when the first supply potential (VCC) is present at its control connection,
- - A control input of the switching element (S1) with the inverted or with the non-inverted activation signal (/ EN) is connected.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE1998123477 DE19823477A1 (en) | 1998-05-26 | 1998-05-26 | Inverter circuit, especially for output driver stage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE1998123477 DE19823477A1 (en) | 1998-05-26 | 1998-05-26 | Inverter circuit, especially for output driver stage |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| DE19823477A1 true DE19823477A1 (en) | 1999-05-20 |
Family
ID=7868956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE1998123477 Ceased DE19823477A1 (en) | 1998-05-26 | 1998-05-26 | Inverter circuit, especially for output driver stage |
Country Status (1)
| Country | Link |
|---|---|
| DE (1) | DE19823477A1 (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0513663A1 (en) * | 1991-05-15 | 1992-11-19 | Oki Electric Industry Co., Ltd. | Simplified low-noise output buffer circuit |
| EP0709964A1 (en) * | 1994-10-25 | 1996-05-01 | AT&T Corp. | Programmable pull-up buffer |
-
1998
- 1998-05-26 DE DE1998123477 patent/DE19823477A1/en not_active Ceased
Patent Citations (2)
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| EP0513663A1 (en) * | 1991-05-15 | 1992-11-19 | Oki Electric Industry Co., Ltd. | Simplified low-noise output buffer circuit |
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