DE19804596C2

DE19804596C2 - Method and circuit arrangement for testing semiconductor memories that can be addressed via partial address decoders

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Publication number: DE19804596C2
Application number: DE1998104596
Authority: DE
Inventors: Jan Otterstedt; Dirk Niggemeyer
Original assignee: Individual
Current assignee: Individual
Priority date: 1998-02-05
Filing date: 1998-02-05
Publication date: 2000-10-12
Anticipated expiration: 2018-02-06
Also published as: DE19804596A1

Abstract

Es wird ein Verfahren und eine Schaltungsanordnung zum Test von Halbleiterspeichern beschrieben, bei dem alle Speicherplätze wenigstens einmal adressiert und in den Speicherplätzen vorhandene oder eingeschriebene Daten durch Vergleich mit Referenzdaten ausgewertet werden. DOLLAR A Wenigstens bei einem Durchlauf aller Adressen der Speicherplätze wird für jeden Teiladreßdekoder des Speichers jeder Adreßübergang der Adreßfolge mit der Hamming-Distanz gleich eins ausgeführt und der Speicherinhalt wird jeweils vor und nach diesem Adreßübergang ausgewertet. DOLLAR A Das Verfahren kann mit herkömmlichen March-Tests kombiniert werden und ermöglicht es, dann mit Hilfe dieser Tests zusätzlich zu den von March-Tests angesprochenen Fehlertypen auch alle Adreßdekoder-Open-Fehler zu detektieren, ohne daß die Testzeit erhöht wird. Eine On-Chip Realisierung benötigt nur einen geringen zeitlichen Schaltungsaufwand.A method and a circuit arrangement for testing semiconductor memories are described, in which all memory locations are addressed at least once and data present or written in the memory locations are evaluated by comparison with reference data. DOLLAR A At least when all addresses of the memory locations are run through, each address transition of the address sequence with the Hamming distance is equal to one for each partial address decoder of the memory, and the memory content is evaluated before and after this address transition. DOLLAR A The method can be combined with conventional March tests and makes it possible to use these tests to detect all address decoder open errors in addition to the error types addressed by March tests, without increasing the test time. An on-chip implementation requires only a small amount of circuitry.

Description

Die Erfindung betrifft ein Verfahren zum Test von Halbleiter speichern nach dem Oberbegriff des Anspruchs 1 und eine Schaltungsanordnung zum Test von Halbleiterspeichern nach dem Oberbegriff des Anspruchs 10.The invention relates to a method for testing semiconductors save according to the preamble of claim 1 and one Circuit arrangement for testing semiconductor memories according to the Preamble of claim 10.

Halbleiterspeicher bilden eine bedeutende Gruppe der Halblei terschaltungen und werden eigenständig oder als Teil komple xer integrierter Schaltungen eingesetzt. Durch die fort schreitende Miniaturisierung in der Halbleiterschaltungstech nik wird die Speicherdichte erhöht und es werden Speicher mit immer größerer Speicherkapazität hergestellt. Halbleiterspei cher lassen sich durch die folgenden Funktionsblöcke be schreiben. Ein Speicherfeld, bestehend aus hochregulär ange ordneten Speicherzellen, eine Schreib/Lese-Logik, die die ex ternen Datenleitungen mit dem Speicherfeld verbindet, und ei ne Adreßdekoderlogik, die auswertet, welche Speicherzellen beschrieben bzw. gelesen werden sollen.Semiconductor memories form an important group of semiconductors circuits and are completed independently or as part xer integrated circuits used. Through the continued miniaturization in progress in semiconductor circuit technology The storage density is not increased and storage with ever increasing storage capacity. Semiconductor memory The following function blocks can be used write. A storage field consisting of highly regular arranged memory cells, a read / write logic that the ex tern data lines connects to the memory field, and ei ne address decoder logic that evaluates which memory cells should be described or read.

Um die Funktion dieser Speicher sicherzustellen, müssen alle Funktionsblöcke dieser Speicher im Anschluß an die Produktion getestet werden. Die reguläre Struktur der Speicher in bezug auf Layout und Funktion hat in der Vergangenheit zur Entwick lung eigenständiger Testkonzepte geführt. Die zum Test be nutzten Testmuster werden dabei entweder über eine externe Testapparatur dem Speicher zugeführt oder durch eine inte grierte Selbsttestlogik erzeugt und an den Speicher angelegt sowie die resultierenden Testergebnisse ausgewertet.To ensure the function of these memories, all Function blocks of these memories after production getting tested. Regarding the regular structure of the stores on layout and function has developed in the past independent test concepts. The test be Test patterns used are either via an external Test equipment supplied to the memory or by an inte Free self-test logic generated and applied to the memory and the resulting test results were evaluated.

Mit steigender Speichergröße steigt auch der Zeitbedarf für den Test. Um diesen Anstieg zu begrenzen, werden überwiegend deterministische Speichertests angewendet. Dabei wurden zur Aufdeckung von Fehlern verschiedener Fehlerklassen charakte ristische Testmuster entwickelt. Aus A. Van de Goor, Testing Semiconductor Memories - Theory and Practice, John Wiley, New York, 1991 sind sogenannte March-Tests bekannt, deren Test zeiten nur linear mit der Speichergröße steigen. Weitere Cha rakteristika dieser March-Tests sind feste Adreßreihenfolgen, die in einem Test einmal oder mehrfach aufsteigend und ab steigend durchlaufen werden, sowie eine Auswertung der Test daten durch direkten Vergleich mit den zuvor in den Speicher eingeschriebenen deterministischen Testdaten. March-Tests de tektieren eine Vielzahl von Fehlerklassen in Halbleiterspei chern, sowohl im Speicherfeld, als auch in der Schreib/Lese- Logik und den Adreßdekodern.With increasing memory size, the time required for the test. To limit this increase, predominantly deterministic memory tests applied. Thereby were Detection of errors of different error classes developed test patterns. From A. Van de Goor, Testing Semiconductor Memories - Theory and Practice, John Wiley, New York, 1991 so-called March tests are known, their test times only increase linearly with the memory size. More cha characteristics of these March tests are fixed order of addresses, those in a test ascending or descending once or several times are increasing, as well as an evaluation of the test data by direct comparison with those previously in memory registered deterministic test data. March tests de Detect a variety of error classes in semiconductor memory save both in the memory field and in the read / write Logic and the address decoders.

Zwar werden bei den bekannten March-Tests alle Speicherplätze wenigstens einmal adressiert, es hat sich jedoch herausge stellt, daß diese Tests nicht zur Erkennung von in CMOS- Schaltungen in der Praxis auftretenden Adreßdekoder-Open- Fehlern geeignet sind, wie sie in M. Sachdev, "Open Defects in CMOS RAM Address Decoders", IEEE Design & Test of Compu ters, Seiten 26-33, April-Juni 1997, beschrieben sind.In the well-known March tests, all memory locations are addressed at least once, but it turned out states that these tests are not used to detect CMOS Circuits in the address decoder open occurring in practice Errors are suitable, as described in M. Sachdev, "Open Defects in CMOS RAM Address Decoders ", IEEE Design & Test of Compu ters, pages 26-33, April-June 1997.

Den gleichen Mangel zeigen auch die aus R. David, A. Fuentes, B. Courtois, "Random Pattern Testing versus Deterministic Te sting of RAMs", IEEE Transactions on Computers, Vol. C-38, Seiten 637-650, Mai 1990 bekannten pseudozufälligen Speicher testverfahren.The same deficiency is also shown by R. David, A. Fuentes, B. Courtois, "Random Pattern Testing versus Deterministic Te sting of RAMs ", IEEE Transactions on Computers, Vol. C-38, Pages 637-650, May 1990 known pseudorandom memory test procedure.

Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren und eine Schaltungsanordnung zum Test von über Teiladreßdekoder adressierbaren Halbleiterspeichern da hingehend zu verbessern, daß mit nur geringem zeitlichen und/oder schaltungstechnischen Mehraufwand auch Adreßdekoder- Open-Fehler ermittelt werden können.The invention has for its object a method and a circuit arrangement for testing semiconductor addressers addressable via partial address decoders to improve that with little time and / or additional circuitry also address decoder Open errors can be determined.

Diese Aufgabe wird bei einem Verfahren zum Test von Halblei terspeichern nach dem Oberbegriff des Anspruchs 1 und bei ei ner Schaltungsanordnung zum Test von Halbleiterspeichern nach dem Oberbegriff des Anspruchs 10 mit den jeweils im kenn zeichnenden Teil angegebenen Merkmalen gelöst.This task is carried out in a method for testing semi-lead terspeicher according to the preamble of claim 1 and at egg ner circuit arrangement for testing semiconductor memories the preamble of claim 10 with each in the kenn drawing part specified features solved.

Weiterbildungen und vorteilhafte Ausgestaltungen der Erfin dung ergeben sich aus den Unteransprüchen.Developments and advantageous refinements of the Erfin result from the subclaims.

Adreßdekoder-Open-Fehler lassen sich durch Zwei-Muster- Testsequenzen auffinden. Im fehlerfreien Fall zeigt der Adreßdekoder kombinatorisches Verhalten, d. h. er verhält sich der Schaltungslogik entsprechend, während er im fehler haften Fall sequentielles Verhalten zeigt, d. h. sein Zustand folgt nicht der Schaltungslogik entsprechend, sondern bleibt gleich. Somit können im fehlerfreien Fall beide Muster unter schieden werden, während im fehlerhaften Fall nur eines der Muster auftritt.Address decoder open errors can be identified by two-pattern Find test sequences. If there is no error, the Address decoder combinatorial behavior, d. H. he behaves according to the circuit logic while he is in error clinging case shows sequential behavior, d. H. his condition does not follow the circuit logic, but remains equal. Thus, if there are no errors, both patterns can be under be divorced, while in the faulty case only one of the Pattern occurs.

Dabei ist die Bedingung, daß alle Speicherplätze wenigstens einmal adressiert werden müssen, nicht hinreichend. Es ist zusätzlich eine ganz bestimmte Reihenfolge bei der Adressie rung notwendig, nämlich daß während wenigstens eines Durch laufs aller Adressen der Speicherplätze jeder einzelne Adreß übergang der Adreßfolge mit der Hamming-Distanz gleich eins ausgeführt werden muß. Das bedeutet, daß bei dem Adreßüber gang nur jeweils ein Bit zur Zeit verändert werden darf.The condition is that all memory locations at least need to be addressed once, not sufficient. It is in addition, a very specific order of addressing tion necessary, namely that during at least one passage all addresses of the memory locations of each individual address transition of the address sequence with the Hamming distance equal to one must be carried out. That means that at the address can only be changed one bit at a time.

Andere Tests, die an sich mit beliebigen Adreßfolgen durchge führt werden können, lassen sich mit der Adreßfolge nach der Erfindung kombinieren, so daß der Test auf Adreßdekoder-Open- Fehler zeitlich gemeinsam mit einem anderen Test ablaufen kann. Die Erkennungseigenschaften für andere Fehlerklassen bleiben dabei erhalten.Other tests that go through with any address sequence can be performed with the address sequence after the Combine invention so that the test for address decoder open Errors occur together with another test can. The recognition properties for other error classes remain intact.

Handelt es sich bei dem Halbleiterspeicher um einen be schreibbaren Typ, so kann man sich darauf beschränken, Daten in die Speicherplätze zu schreiben, die sich lediglich je weils vor und nach einem Adreßübergang mit der Hamming- Distanz gleich eins unterscheiden. Auf diese Weise lassen sich sehr einfache Zwei-Muster-Sequenzen bilden, die trotzdem eindeutig die Änderung des Adreßdekoders vom kombinatorischen Verhalten im fehlerfreien Fall zum sequentiellen Verhalten im fehlerhaften Fall detektieren lassen. If the semiconductor memory is a be writable type, so you can limit yourself to data to write in the memory locations that are only ever because before and after an address transition with the Hamming Distinguish distance equal to one. Let it this way form very simple two-pattern sequences that still clearly the change of the address decoder from the combinatorial Behavior in case of error to sequential behavior in have the faulty case detected.

Die in die Speicherplätze geschriebenen Daten können durch Paritätsbestimmung der Adressen der Speicherplätze gewonnen werden. Hierdurch wird automatisch das Ziel erreicht, Daten zu schreiben, die sich nach einem Adreßübergang mit der Ham ming-Distanz gleich eins unterscheiden.The data written into the memory locations can be saved by Parity determination of the addresses of the storage locations obtained become. This automatically achieves the goal, data to write after a change of address with Ham Distinguish ming distance equal to one.

Bei über Teiladreßdekoder kombiniert adressierbaren Speicher plätzen werden die Adreßübergänge mit der Hamming-Distanz gleich eins unabhängig voneinander für die Teiladreßdekoder ausgeführt. Bei Halbleiterspeichern ist unabhängig von der Datenwortbreite, die der Anzahl der Dateneingänge entspricht, zur Erzielung eines günstigen Formfaktors des Speichers der Adreßdekoder in mindestens zwei getrennte Dekoder, nämlich Spalten- bzw. Zeilendekoder aufgeteilt. Daher muß auch die Adreßsequenz zur Detektion aller Adreßdekoder-Open-Fehler die notwendigen Testsequenzen für alle Dekoder enthalten. Das heißt, es müssen alle Adreßübergänge enthalten sein, bei de nen sich jeweils eine Teiladresse um genau ein Bit gegenüber der vorangegangenen Teiladresse ändert.In the case of combined addressable memories via partial address decoders The address transitions are placed with the Hamming distance one independently for the partial address decoder executed. With semiconductor memories it is independent of the Data word width, which corresponds to the number of data inputs, to achieve a favorable form factor of the memory of the Address decoder in at least two separate decoders, namely Column or row decoder divided. Therefore, the Address sequence for the detection of all address decoder open errors necessary test sequences for all decoders included. The means that all address transitions must be included in the de a partial address is exactly one bit opposite each other the previous partial address changes.

Unter der Voraussetzung der Länge der größten Teiladresse, die einem bestimmten Adreßdekoder zugeordnet ist, kleiner oder gleich (N + 1)/2 mit N als Anzahl der Adreßleitungen kann die Adreßfolge mit Hilfe eines rückgekoppelten Schieberegi sters erzeugt werden. Das Rückkoppelpolynom muß dann so ge wählt werden, daß die vorgenannte Bedingung erfüllt ist, nach der alle Adreßübergänge enthalten sein müssen, bei denen sich jeweils eine Teiladresse um genau ein Bit gegenüber der vor angegangenen Teiladresse ändert. Es können dann alle notwen digen aufeinanderfolgenden Muster für fast alle in der Praxis auftretenden Adreßdekoderaufteilungen mit nach bestimmten Kriterien ausgewählter Rückkopplung und Adreßbitzuordnung er zeugt werden. Diese Auswahl hat weder Einfluß auf die Test länge noch auf die Fehlerabdeckung für andere Fehlerklassen. Der bei der "on-chip" Realisierung zusätzlich benötigte Schaltungsaufwand beschränkt sich auf wenige zusätzliche Gat ter in der Rückkopplung.Assuming the length of the largest partial address, which is assigned to a specific address decoder is smaller or equal to (N + 1) / 2 with N as the number of address lines the address sequence with the help of a feedback shift register sters are generated. The feedback polynomial must then be ge be chosen that the above condition is met, after which must contain all address transitions where there are one partial address each by exactly one bit compared to the previous one changed partial address. Everyone can then be necessary consecutive patterns for almost everyone in practice occurring address decoder division with according to certain Criteria of selected feedback and address bit assignment be fathered. This selection does not affect the test still fall short of error coverage for other error classes. The additional one required for "on-chip" implementation Circuit complexity is limited to a few additional gat ter in the feedback.

Vorzugsweise wird eine erweiterte lineare Rückkopplung mit primitivem Rückkoppelpolynom angewendet, die auch den singu lären Zustand des rückgekoppelten Schieberegisters in der Adreßfolge umfaßt. Es lassen sich dann auch mit dieser Art der Rückkopplung alle relevanten Adressen erzeugen.An expanded linear feedback is preferably used with primitive feedback polynomial applied, which is also the singu state of the feedback shift register in the Address sequence includes. You can also use this type generate all relevant addresses during the feedback.

Die Adreßfolge kann in einer festen Reihenfolge aufsteigend und absteigend durchlaufen werden. Diese Vorgehensweise ist bei einer ungeraden Anzahl von Adreßleitungen notwendig. The address sequence can be ascending in a fixed order and be descending. This procedure is necessary for an odd number of address lines.

Vorzugsweise werden alle Bits einer Teiladresse jeweils von nicht-benachbarten Stufen des rückgekoppelten Schieberegi sters erzeugt. Es ist dadurch sichergestellt, daß die Teila dreßübergänge mit der Hamming-Distanz gleich eins erzeugt werden.All bits of a partial address are preferably each of non-adjacent stages of the feedback shift register sters generated. This ensures that the part stress transitions with the Hamming distance equal to one become.

Bei der Durchführung des Tests kann ein an sich bekannter March-Speichertest mit Adreßübergängen einer Adreßfolge aus geführt werden, die alle Teiladreßübergänge mit der Hamming- Distanz gleich eins aufweist.When carrying out the test, a person known per se can be March memory test with address transitions of an address sequence which are all partial address transitions with the Hamming Distance equals one.

Ferner kann ein an sich bekannter pseudozufälliger Speicher test mit Adreßübergängen der Adreßfolge ausgeführt werden, die alle Teiladreßübergänge mit der die Hamming-Distanz gleich eins aufweist.Furthermore, a pseudo-random memory known per se test with address transitions of the address sequence, the all partial address transitions with the the Hamming distance has one.

Der Test auf Adreßdekoder-Open-Fehler kann so mit einem der bekannten anderen Testverfahren zeitsparend kombiniert wer den, ohne daß die diese Testverfahren charakterisierende Feh lererkennung beeinflußt wird.The test for address decoder open errors can be done with one of the known other test procedures combined who saves time without the error characterizing these test methods ler recognition is influenced.

Nachfolgend wird die Erfindung anhand von Ausführungsbeispie len näher erläutert, die in der Zeichnung dargestellt sind. In der Zeichnung zeigen: The invention is described below with reference to exemplary embodiments len explained, which are shown in the drawing. The drawing shows:

Fig. 1 einen Schaltungsteil eines Adreßdekoders, Fig. 1 shows a circuit portion of an address decoder,

Fig. 2 einen Aufbau eines Gatters des Adreßdeko ders, Fig. 2 shows a structure of a gate of the Adreßdeko idem,

Fig. 3 einen schematischen Aufbau einer Schal tungsanordnung zum Test von Halbleiter speichern, Fig. 3 shows a schematic configuration of a sound processing arrangement for testing of semiconductor memories,

Fig. 4 ein erstes rückgekoppeltes Schieberegi ster und Fig. 4 shows a first feedback sliding register and

Fig. 5 ein zweites rückgekoppeltes Schieberegi ster. Fig. 5 ster a second feedback sliding register.

Fig. 1 zeigt einen Schaltungsteil eines Adreßdekoders mit NAND-Gattern am Eingang, wie er zum Selektieren von Zeilen- oder Spaltenleitungen eines Halbleiterspeichers verwendet wird. Im fehlerfreien Zustand nimm der Ausgang eines NAND- Gatters nur dann 0-Potential an, wenn alle Eingänge auf 1- Potential liegen. Wenn nur einer oder mehrere Eingänge auf 0- Potential wechseln, wechselt der Ausgang immer auf 1- Potential. Fig. 1 shows a circuit part of an address decoder with NAND gates at the input, as it is used to select row or column lines of a semiconductor memory. In the error-free state, the output of a NAND gate only assumes 0 potential if all inputs are at 1 potential. If only one or more inputs change to 0 potential, the output always changes to 1 potential.

Dieses Verhalten ändert sich jedoch bei einem Open-Defekt, wie er für eines der in Fig. 1 dargestellten NAND-Gatter in Fig. 2 veranschaulicht ist. Wenn dort die Eingänge E1, E2 und E3 auf 1-Potential liegen, weist der Ausgang Y 0-Potential auf, wie es auch im fehlerfreien Fall wäre. Wechselt dann aber der Eingang E3 auf 0-Potential, so ändert der Ausgang Y seinen Zustand nicht, sondern bleibt auf 0-Potential. Wech selt bei gleichem Ausgangszustand, also mit allen Eingängen auf E1, E2 und E3 auf 1-Potential, aber statt dessen der Ein gang E1 und/oder der Eingang E2 auf 0-Potential, so wechselt der Zustand des Ausgangs Y auf 1-Potential, wie es dem feh lerfreien Fall entspricht.However, this behavior changes in the case of an open defect, as is illustrated in FIG. 2 for one of the NAND gates shown in FIG. 1. If the inputs E1, E2 and E3 are at 1 potential there, the output Y has 0 potential, as would also be the case without errors. If input E3 then changes to 0 potential, output Y does not change its state, but remains at 0 potential. If the output state changes, i.e. with all inputs on E1, E2 and E3 to 1 potential, but instead input E1 and / or input E2 changes to 0 potential, the state of output Y changes to 1 potential as it corresponds to the error-free case.

Der Fehler tritt somit nur auf, wenn zuvor alle Eingänge auf 1-Potential gelegen haben und dann der Eingang E3 als einzi ger auf 0-Potential wechselt. Bei allen anderen Zuständen und Übergängen entspricht das Verhalten dem fehlerfreien Zustand eines NAND-Gatters. Somit muß für eine Prüfung immer der Da teninhalt vor und nach einem Adreßübergang ausgewertet wer den, was Zwei-Muster-Testsequenzen erfordert. Außerdem müssen Adreßübergänge verwendet werden, die sich jeweils nur um ein Adreßbit unterscheiden.The error therefore only occurs if all inputs occur beforehand 1 potential and then input E3 as the only one ger changes to 0 potential. In all other states and The behavior corresponds to the faultless state of transitions a NAND gate. Thus, there must always be the Da for an examination content evaluated before and after an address transition what two-pattern test sequences require. You also have to Address transitions are used, each of which is only one Distinguish address bit.

Fig. 3 zeigt einen schematischen Aufbau einer Schaltungsan ordnung zum Test von Halbleiterspeichern, die zusammen mit dem Speicher selbst und den zu seinem Zugriff benötigten Pe riferiebausteinen auf einem Halbleiterchip angeordnet ist. Solche Schaltungsanordnungen dienen zum Test von Speichern auf hochintegrierten Mikrochips, z. B. Prozessorchips bei de nen die Speicherplätze des oder der internen Speicher nicht mehr separat getestet werden können. Fig. 3 shows a schematic structure of a circuit arrangement for testing semiconductor memories, which is arranged on a semiconductor chip together with the memory itself and the peerie components required for its access. Such circuit arrangements are used to test memories on highly integrated microchips, e.g. B. processor chips de de the memory locations of the internal memory or can no longer be tested separately.

Bei dem dargestellten Halbleiterspeicher HS handelt es sich um einen Mehrbitspeicher mit der Speicheranordnung 2^N . b Bit. Eine vor dem Eingang des Halbleiterspeichers HS liegende Multiplexschaltung MUX dient zur Umschaltung zwischen einer seits Testadressen und -daten zur Durchführung eines Funkti onstests sowie andererseits externen Adressen und Daten für den normalen bestimmungsgemäßen Betrieb des Halbleiterspei chers. Zur Erzeugung von Testadressen dient eine Teilschal tung AE und zur Erzeugung von Testdaten eine Teilschaltung DE. Dabei kann die Teilschaltung DE aus EXOR-Gattern beste hen, deren Eingänge mit Ausgängen der Teilschaltung AE zur Erzeugung von Testadressen verbunden sind und so die nötigen Zwei-Muster-Testsequenzen direkt aus den Testadressen erzeu gen. Mit dem Ausgang des Speichers HS ist eine Teilschaltung zur Testantwortauswertung TAA verbunden. Die Teilschaltung zur Testantwortauswertung TAA enthält entweder einen Verglei cher zum direkten Vergleich von ausgelesenen und erwarteten Daten des Halbleiterspeichers HS oder eine Signaturauswertung z. B. mit Hilfe eines sogenannten MISRs (Multiple Input Signa ture Registers). Die Teilschaltungen AE und DE zur Erzeugung von Testdaten und Testadressen, die Multiplexschaltung MUX, der Speicher HS und die Teilschaltung TAA zur Testantwortaus wertung werden durch eine Teilschaltung AS zur Ablaufsteue rung gesteuert und an Teilschaltung AS wird auch das Ergebnis der Datenüberprüfung zurückgeben. Die Teilschaltung AS zur Ablaufsteuerung besteht im Kern aus einer Finite-State- Machine, welche die einzelnen Testphasen zum Test des Halb leiterspeichers HS initiiert. Daneben werden in der Teil schaltung AS die Signale der anderen Teilschaltungen aus der jeweiligen Testphase auswertet. Am Ende des Tests wird ein Gesamtergebnis des Tests generiert.In the illustrated semiconductor memory HS is a Mehrbitspeicher to the memory array ^2N. b bit. A multiplexing circuit MUX located in front of the input of the semiconductor memory HS serves to switch between test addresses and data on the one hand for carrying out a function test and on the other hand external addresses and data for the normal intended operation of the semiconductor memory. A subcircuit AE is used to generate test addresses and a subcircuit DE is used to generate test data. The subcircuit DE can consist of EXOR gates, the inputs of which are connected to the outputs of the subcircuit AE for generating test addresses and thus generate the necessary two-pattern test sequences directly from the test addresses. The output of the memory HS is a subcircuit connected to the test answer evaluation TAA. The subcircuit for test response evaluation TAA contains either a comparator for the direct comparison of read and expected data from the semiconductor memory HS or a signature evaluation z. B. with the help of a so-called MISR (multiple input signature register). The subcircuits AE and DE for generating test data and test addresses, the multiplex circuit MUX, the memory HS and the subcircuit TAA for test answer evaluation are controlled by a subcircuit AS for sequence control and the result of the data check is also returned to subcircuit AS. The subcircuit AS for sequence control essentially consists of a finite state machine, which initiates the individual test phases for testing the semiconductor memory HS. In addition, the signals from the other subcircuits from the respective test phase are evaluated in the subcircuit AS. At the end of the test, an overall result of the test is generated.

Die Teilschaltung AE zur Erzeugung von Testadressen ist als rückgekoppeltes Schieberegister ausgebildet. Bei der Rück kopplung handelt es sich um eine erweiterte lineare Rückkopp lung mit primitivem Rückkoppelpolynom, die auch den singulä ren Zustand beinhaltet. Da bei Halbleiterspeichern unabhängig von der Datenwortbreite, also der Anzahl der Dateneingänge, zur Erzielung eines günstigen Formfaktors des Speichers der Adreßdekoder in mindestens zwei getrennte Dekoder, nämlich Spalten- bzw. Zeilendekoder aufgeteilt ist, muß die Adreß sequenz zur Detektion aller Adreßdekoder-Open-Fehler die not wendigen Zwei-Muster-Sequenzen für alle Dekoder enthalten. Das heißt, es müssen alle Adreßübergänge enthalten sein, bei denen sich jeweils eine Teiladresse um genau ein Bit gegen über der vorangegangenen Teiladresse ändert.The subcircuit AE for generating test addresses is as feedback shift register formed. At the return coupling is an advanced linear feedback with a primitive feedback polynomial, which is also the singular condition. Since independent in semiconductor memories on the data word width, i.e. the number of data inputs, to achieve a favorable form factor of the memory of the Address decoder in at least two separate decoders, namely Column or row decoder is divided, the address sequence for the detection of all address decoder open errors agile two-pattern sequences for all decoders included. This means that all address transitions must be included with which each have a partial address by exactly one bit above the previous partial address changes.

Bei der Auslegung des linear rückgekoppelten Schieberegisters zur Generierung der Adreßsequenzen sind mehrere Randbedingun gen zu beachten. Die mit Hilfe des linear rückgekoppelten Schieberegisters erzeugten Sequenzen müssen alle n = 2^N mög lichen Zustände, wobei N der Anzahl der Adreßleitungen ent spricht, beinhalten und die Adressen müssen zum Beispiel zur Realisierung von March-Tests sowohl in "aufsteigender" als auch in "absteigender" Reihenfolge erzeugt werden können. Die Ausgänge des linear rückgekoppelten Schieberegisters werden den Adreßleitungen der Dekoder für die Teiladressen so zuge ordnet, daß die Adreßbits einer Teiladresse ausschließlich von nicht benachbarten Ausgängen erzeugt werden. Die Ausgänge des linear rückgekoppelten Schieberegisters werden z. B. ab wechselnd den zwei Teiladressen TA1 = {A0, A1, A2, A3, A4} und TA2 = {A5, A6, A7, A8} zugeordnet. Um sämtliche benötig ten Adreßübergänge zu erhalten, sollte ein Adreßdurchlauf zum Beispiel mit dem Muster 101010. . . begonnen werden, da dieses Muster nicht Teil einer der benötigten Adreßfolgen ist. Zwar beginnt diese Folge dann nicht mit für die Aufdeckung von Adreßdekoder-Open-Fehlern nutzbaren Adressen, nach wenigen Mustern werden dann aber zusammenhängende Adreßfolgen mit al len benötigten Adreßübergängen erzeugt.When designing the linear feedback shift register for generating the address sequences, several boundary conditions must be observed. The sequences generated with the aid of the linear feedback shift register must contain all n = 2 ^N possible states, where N corresponds to the number of address lines, and the addresses must be used, for example, to implement March tests in "ascending" as well as in " descending "order can be generated. The outputs of the linear feedback shift register are assigned to the address lines of the decoder for the partial addresses so that the address bits of a partial address are generated exclusively by non-adjacent outputs. The outputs of the linear feedback shift register are z. B. from alternately assigned to the two partial addresses TA1 = {A0, A1, A2, A3, A4} and TA2 = {A5, A6, A7, A8}. In order to obtain all the required address transitions, an address run with the pattern 101010, for example. . be started because this pattern is not part of one of the required address sequences. Although this sequence then does not begin with addresses that can be used for the detection of address decoder open errors, after a few patterns, coherent address sequences with all required address transitions are then generated.

Eine weitere Voraussetzung für die Anwendbarkeit des linear rückgekoppelten Schieberegisters als Teilschaltung AE zur Er zeugung von Testadressen besteht darin, daß die Länge der größten Teiladresse, die einem bestimmten Adreßdekoder zuge ordnet ist, z. B. dem Zeilendekoder, kleiner oder gleich (N + 1)/2 ist, wobei N die Anzahl der Adreßleitungen bezeich net.Another requirement for the applicability of the linear feedback shift register as subcircuit AE to Er generation of test addresses is that the length of the largest partial address assigned to a specific address decoder is arranged, e.g. B. the line decoder, smaller or equal (N + 1) / 2, where N denotes the number of address lines net.

Folgende Fallunterscheidung muß getroffen werden:
The following case distinction must be made:

a) (N + 1) / 2 <number of bits of the largest partial address (gTA).
Only the above conditions have to be met for both even and odd address bus widths N. The address sequence generated contains all the necessary address transitions for both "ascending" and "descending" address sequences. So an "ascending" or a "descending" address sequence is sufficient.
b) (N + 1) / 2 = gTA (with N odd).
In contrast to the condition in a), the linearly feedback shift register must meet the following requirement: In the combination of "ascending" and "descending" address sequences, all necessary address transitions must be included. Furthermore, the condition N = 4. q + 1 with q = 1, 2, 3,. . . be satisfied because for N = 4. q + 3 with q = 1, 2, 3,. . . there are no primitive feedbacks for linear feedback shift registers that generate all the required address transitions.

Die Erzeugung der Testdaten {D_i, D_j} erfolgt mittels der Teil schaltung DE aus den Teiladressen TA durch Bildung der Pari tät der Bits der entsprechenden Teiladressen. Bei Teiladres sen z. B. TA1 = 10010 und TA2 = 0011 wird das Datum D = {D₁, D₂} in die als zugehörig definierten Bits des Datenwortes ge schrieben bzw. abgetestet, bei den Teiladressen TA1 = 11010 und TA2 = 1011 wegen der inversen Parität jedoch das inverse Datum {D_1quer, D_2quer}. Wird gleichzeitig z. B. ein March-Test durchgeführt, ist {D_i, D_j} ein Teil des Datums, das in einem herkömmlichen March-Test in einer bestimmten Testphase als Datenhintergrund geschrieben bzw. gelesen wird. Die Paritäten zum betrachteten Zeitpunkt t_k können, falls nötig, aufgrund der Struktur der erzeugten Muster bereits zum Zeitpunkt t_k-1 vorausberechnet werden.The test data {D _i , D _j } is generated by means of the subcircuit DE from the subaddresses TA by forming the parity of the bits of the corresponding subaddresses. With partial addresses z. B. TA1 = 10010 and TA2 = 0011, the date D = {D ₁ , D ₂ } is written or tested in the bits of the data word defined as associated, but at the partial addresses TA1 = 11010 and TA2 = 1011 because of the inverse parity the inverse date {D _1quer , D _2quer }. Is z. For example, if a March test is performed, {D _i , D _j } is part of the date that is written or read as a data background in a conventional March test in a specific test phase. The parities at the time t _{k in question} can, if necessary, be calculated in advance at the time t _k-1 based on the structure of the generated patterns.

Um bei der Durchführung eines March-Tests Adreßdekoder-Open- Fehler detektieren zu können, müssen abhängig von den Fällen (N + 1)/2 < Bitanzahl der größten Teiladresse (gTA) und (N + 1)/2 = Bitanzahl der größten Teiladresse (gTA) (mit N ungerade) die nachfolgenden Bedingungen erfüllt sein. Dabei besteht ein Marchelement aus einer Gruppe von einer oder mehreren Lese- oder Schreiboperationen, die in "aufsteigender" bzw. "absteigender" Adreßfolge auf alle Speicherzellen angewendet werden.In order to perform address decoder open To be able to detect errors depends on the cases (N + 1) / 2 <number of bits of the largest partial address (gTA) and (N + 1) / 2 = Number of bits of the largest partial address (gTA) (with N odd) the following conditions are met. There is a March element from a group of one or more reading or write operations that are in "ascending" or "descending" address sequence applied to all memory cells become.

Für (N + 1)/2 < gTA muß der March-Test die Marchelemente ↕wD und ↕rD enthalten, so daß keine Einschränkungen bezüglich eines zu wählenden March-Tests bestehen.For (N + 1) / 2 <gTA, the March test must have the March elements ↕wD and ↕rD included, so there are no restrictions regarding of a March test to be selected.

Für (N + 1)/2 = gTA mit N ungerade muß der March-Test die Mar chelemente ↑wD, ↕rD, ↓wD und ↕rD oder ↓wD, ↕rD, ↑wD und ↕rD enthalten; diese können zum Beispiel in einem March-Test zu der Abfolge ↑wD ↓rDwD ↑rD zusammengestellt werden. Es können somit alle March-Tests integriert werden, die aus drei oder mehr Marchelementen zusammengesetzt sind.For (N + 1) / 2 = gTA with N odd, the March test must ch elements ↑ wD, ↕rD, ↓ wD and ↕rD or ↓ wD, ↕rD, ↑ wD and ↕rD contain; These can be done in a March test, for example the sequence ↑ wD ↓ rDwD ↑ rD. It can thus all March tests are integrated, which consist of three or more March elements are composed.

Dabei wurde folgende Nomenklatur verwendet: ↕ für eine Zu griffssequenz in beliebiger Adreßreihenfolge, ↑ für "aufsteigende" bzw. ↓ für "absteigende" Reihenfolgen inner halb der Sequenz; r bedeutet Lese- und w Schreibzugriff.The following nomenclature was used: ↕ for a Zu handle sequence in any address order, ↑ for "ascending" or ↓ for "descending" orders inside half of the sequence; r means read and w access.

Im Sonderfall von Einbitspeichern mit einer Speicheranordnung 2^N . 1 Bit müssen die Teiladreßdekoder nacheinander getestet werden, so daß March-Tests mit mehr March-Elementen als Basis benötigt werden.In the special case of one-bit memories with a 2 ^N memory arrangement. The partial address decoders must be tested 1 bit one after the other, so that March tests with more March elements are required as a basis.

Eine geeignete Realisierung des linear rückgekoppelten Schie beregisters zur Adreßerzeugung für den Fall (N + 1)/2 < gTA ist in Fig. 4 dargestellt. Zur Vereinfachung sind die Takteingän ge und eventuelle Reset- oder Set-Eingänge der Flipflops nicht gezeichnet. Das linear rückgekoppelte Schieberegister besteht aus einem Schieberegister R und einem Rückkoppelnetz werk RN, wiederum bestehend aus einer linearen Rückkopplung mit primitivem Rückkoppelpolynom RP sowie einer Schaltung SZ zur zusätzlichen Erzeugung des singulären Zustandes. Die Aus gänge sind den Adreßleitungen der einzelnen Teiladreßdekoder zugeordnet werden. Für Fig. 4 gilt TA1 = {A0, A1, A2, A3}, TA2 = {A4, A5, A6, A7}. Das primitive Rückkoppelpolynom lautet x⁸ + x⁶ + x⁵ + x + 1. Die "aufsteigende" Adreßfolge enthält alle not wendigen Adreßübergänge.A suitable implementation of the linear feedback shift register for address generation for the case (N + 1) / 2 <gTA is shown in FIG. 4. To simplify the clock inputs and possible reset or set inputs of the flip-flops are not shown. The linear feedback shift register consists of a shift register R and a feedback network RN, again consisting of a linear feedback with primitive feedback polynomial RP and a circuit SZ for additional generation of the singular state. The outputs are assigned to the address lines of the individual partial address decoders. For Fig. 4 applies TA1 = {A0, A1, A2, A3}, TA2 = {A4, A5, A6, A7}. The primitive feedback polynomial is x ⁸ + x ⁶ + x ⁵ + x + 1. The "ascending" address sequence contains all necessary address transitions.

Eine geeignete Realisierung des linear rückgekoppelten Schie beregisters zur Adreßerzeugung für den Fall (N + 1)/2 = gTA mit N = 4 . q + 1 mit q = 1, 2, 3, . . . ist in Fig. 5 dargestellt. Zur Vereinfachung sind die Takteingänge und eventuelle Reset- oder Set-Eingänge der Flipflops ebenfalls nicht gezeichnet. Weiterhin ist das dargestellte Schieberegister darauf be schränkt, die vollständigen Adressen "aufsteigend" zu durch laufen. Die Ausgänge des ersten Flipflops und des vorletzten Flipflops der Flipflopkette werden nicht zurückgekoppelt. Der Ausgang des letzten Flipflops wird zurückgekoppelt. Von den verbleibenden Flipfloppaaren des linear rückgekoppelten Schieberegisters wird jeweils genau ein Ausgang zurückgekop pelt. Nur in der Kombination aus "aufsteigenden" und "absteigenden" Adreßfolgen sind alle notwendigen Teiladreß übergänge enthalten.A suitable implementation of the linear feedback shift register for address generation for the case (N + 1) / 2 = gTA with N = 4. q + 1 with q = 1, 2, 3,. . . is shown in Fig. 5. To simplify matters, the clock inputs and any reset or set inputs of the flip-flops are also not shown. Furthermore, the shift register shown is limited to run through the complete addresses "ascending". The outputs of the first flip-flop and the penultimate flip-flop of the flip-flop chain are not fed back. The output of the last flip-flop is fed back. Exactly one output of the remaining flip-flop pairs of the linear feedback shift register is fed back. Only in the combination of "ascending" and "descending" address sequences are all necessary partial address transitions included.

Wird ein primitives Polynom eingesetzt, bei dem entweder der Ausgang des ersten Flipflops oder des vorletzten Flipflops sowie der Ausgang des letzten Flipflops und von den verblei benden Flipfloppaaren des linear rückgekoppelten Schieberegi sters jeweils genau ein Ausgang zurückgekoppelt werden, so können mit einer Abbildungslogik die Zustände des linear rückgekoppelten Schieberegisters so abgebildet werden, daß alle notwendigen Adreßübergänge für den Fall N = 4 . q + 3 in der entstehenden Adreßfolge enthalten sind. Auch hier gilt, daß nur in der Kombination aus "aufsteigenden" und "absteigenden" Adreßfolgen alle notwendigen Teiladreßübergänge enthalten sind.If a primitive polynomial is used, in which either the Output of the first flip-flop or the penultimate flip-flop and the output of the last flip-flop and the lead the flip-flop pairs of the linear feedback shift regi sters exactly one output can be fed back, so the states of the linear feedback shift registers are mapped so that all necessary address transitions for the case N = 4. q + 3 in the resulting address sequence are included. The same applies here that only in the combination of "ascending" and "descending" Address sequences contain all necessary partial address transitions are.

Mit dem beschriebenen Verfahren und der Schaltungsanordnung wird sichergestellt, daß neben den Speicherfehlern, die von herkömmlichen Speichertests detektiert werden, zusätzlich auch die Adreßdekoder-Open-Fehler ohne eine Verlängerung der Testdauer und mit nur geringfügig höherem Schaltungsaufwand erkannt werden.With the described method and the circuit arrangement ensures that in addition to the memory errors caused by conventional memory tests can be detected, in addition even the address decoder open errors without extending the Test duration and with only slightly higher switching effort be recognized.

Claims

1. A method for testing of addressable via partial address decoder semiconductor memories, in which all memory locations are addressed at least once and data stored or written in the memory locations are evaluated by comparison with reference data, characterized in that at least one run through all addresses of the memory locations all to Partial address decoders belonging to partial address sequences with the ham ming distance equal to one are generated and the memory content is checked before and after this address transition with the ham ming distance equal to one for deviations from the reference data.

2. The method according to claim 1, characterized in that data into a writable semiconductor memory places are written, which are only in front of each other and after a partial address transition with the Hamming distance make a difference.

3. The method according to claim 2, characterized in that the data written to the memory locations by parity determination of the addresses of the memory locations can be obtained.

4. The method according to any one of claims 1 to 3, characterized ge indicates that provided the length of the size th partial address assigned to a specific partial address decoder is less than or equal to (N + 1) / 2 with N as the number of Address lines, the address sequence with the help of a feedback th shift register is generated.

5. The method according to claim 4, characterized in that the address sequence with an extended linear feedback primitive feedback polynomial is generated, which also the singular state of the feedback shift register in of the address sequence.

6. The method according to claim 4 or 5, characterized in net that the address sequence in a fixed order going through and descending.

7. The method according to any one of claims 4 to 6, characterized ge indicates that all bits of a partial address each of non-adjacent stages of the feedback shift register sters are generated.

8. The method according to any one of claims 1 to 7, characterized ge indicates that a March memory test known per se with address transitions of the address sequence, all of which are executed Partial address transitions with the Hamming distance equal to one point.

9. The method according to any one of claims 1 to 7, characterized ge indicates that a pseudorandom known per se Memory test carried out with address transitions of the address sequence is that all partial address transitions with the Hamming distance have equal to one.

10. Circuit arrangement for testing partial address decoders addressable semiconductor memories (HS), in which all Spei memory locations through a subcircuit for address generation (AE) addressed at least once and in the memory locations of the Semiconductor memory (HS), existing or registered Da in a subcircuit for test response evaluation (TAA), can be evaluated by comparison with reference data, whereby the subcircuit for address generation (AE), the semiconductor memory (HS), and the subcircuit for test response evaluation device (TAA) from a subcircuit to sequence control (AS) are controlled, characterized in that the subcircuit a logical binary circuit arrangement for address generation (AE) voltage includes that with the subcircuit for sequential control (AS) is connected via a bidirectional control line and that the logic binary circuit arrangement of the subcircuit for address generation (AE) is designed so that by means of Subcircuit for sequence control (AS) the subcircuit for Address generation (AE) is controlled so that at least at egg a run through all addresses of the memory locations of the semi-lead terspeicher (HS) all belonging to the partial address decoders Partial address sequences with the Hamming distance equal to one are generated become.

11. Circuit arrangement according to claim 10 with a be writable semiconductor memory, characterized in that Data inputs of the semiconductor memory (HS) with one part circuit for data generation (DE) can be connected by means of of the data is written into the memory locations that are only before and after a partial address transition with the Hamming distance differ immediately.

12. Circuit arrangement according to claim 11, characterized records that the subcircuit for data generation (DE) Circuits for determining the parity of the subcircuit addresses of the memory locations generated for address generation (AE) of the semiconductor memory (HS) comprises.

13. Circuit arrangement according to one of claims 10 to 12, characterized in that provided the length the largest partial address that corresponds to a specific partial address which is assigned, less than or equal to (N + 1) / 2 with N as An number of address lines, the subcircuit for address generation (AE) is designed as a feedback shift register and from a register (R) and a feedback network (RN) consists.

14. Circuit arrangement according to claim 13, characterized records that the feedback network (RN) from a linear Feedback with primitive feedback polynomial (RP) and ei ner circuit (SZ) for additional generation of the singular State of the feedback shift register (R) exists.

15. Circuit arrangement according to claim 13 or 14, characterized characterized in that the feedback shift register (R) and the feedback network (RN) are designed so that ascending and descending address sequences can be generated.

16. Circuit according to one of claims 13 to 15, characterized characterized in that all inputs of the same partial address decoder for generating the bits of a partial address for the semiconductor memory (HS) with non-adjacent levels of the shift register sters (R) are connected.

17. The circuit according to claim 16 for a semiconductor memory (HS) with an odd number of address bits, thereby ge indicates that the number of address bits of a partial address, which supplied a partial address decoder of the semiconductor memory (HS) are arranged, equal to half the width of the Is shift register (R) and that is the linear feedback network factory (RN) the last bit of the shift register (R) and each exactly one bit from the bit pairs of the shift register (R) that neglecting the first and penultimate bits of the Shift registers (R) remain on the shift register gear feedback.