DE19728191A1

DE19728191A1 - Moving image reproduction device

Info

Publication number: DE19728191A1
Application number: DE1997128191
Authority: DE
Inventors: Carlos Dr Mazure-Espejo; Josef Dr Winnerl; Christoph Dr Zeller
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1997-07-02
Filing date: 1997-07-02
Publication date: 1999-01-07

Abstract

The device comprises a display device (3) which receives the video signals and represents them as images. There is a channel (2) which supplies the video signals from a source (1) to the display device, and at least one memory device (10, 11) for the video signals, which is switchable between a first and a second mode. In the first mode the memory device receives the video signals, and stores the respectively latest received video signals over a predetermined period of time. In the second mode, the memory outputs the stored video signals to the display device, preferably at an adjustable speed.

Description

Die vorliegende Erfindung betrifft ein Laufbild-Wiedergabege rät, das es gestattet, eine Bildfolge von begrenzter Zeit dauer wiederholt zu betrachten. Derartige Wiedergabegeräte mit Wiederholfunktion sind vorteilhaft anwendbar, wenn ein Betrachter einer Laufbildfolge bestimmte Abschnitte der Folge mehrere Male oder genauer betrachten will, als dies beim normalen Lauf der Bilder möglich wäre. Diese Notwendigkeit kann sich z. B. bei der Auswertung von Videoaufzeichnungen einer Überwachungsanlage ergeben. Eine bevorzugte Anwendung des erfindungsgemäßen Wiedergabegeräts sind Fernsehgeräte.The present invention relates to a motion picture display advises that it allows a sequence of images of limited time to look at repeatedly. Such playback devices with repeat function can be used advantageously if a Viewers of a motion picture sequence certain sections of the sequence wants to look at more than once or more than this normal running of the pictures would be possible. That need can z. B. in the evaluation of video recordings a surveillance system. A preferred application of the playback device according to the invention are television sets.

Bei Live-Übertragungen von Sportereignissen im Fernsehen kann der Zuschauer interessante Details bislang nämlich nur in Zeitlupe sehen, wenn vom Fernsehsender die entsprechende Sequenz in Zeitlupe übertragen wird. Dies hat den Nachteil, daß der Zuschauer manche Sequenzen nicht in Zeitlupe sehen kann, obwohl sie ihn genauer interessieren würden. Im Zusam menhang mit aktuellen Ereignissen bei der Europameisterschaft 1996 wird nun diskutiert, Zeitlupeneinstellungen bei Live- Übertragungen von Fußballspielen überhaupt zu verbieten. Der Zuschauer hätte dann nur noch die Möglichkeit, die Sendung auf Video aufzuzeichnen, die interessierenden Bildfolgen nachher in der Videoaufzeichnung zu suchen und abzuspielen. Dabei ergibt sich wie bei der Auswertung von Überwachungsvi deobändern der Nachteil, daß die interessierenden Bildfolgen erst mühsam in der Gesamtaufzeichnung gesucht werden müssen und zwischen zwei Anzeigevorgängen das Band jedesmal zurück gespult werden muß. Hinzu kommt beim Fernsehen, daß das In teresse des Zuschauers an einer Wiederholung einer Bildfolge in der Regel unmittelbar nach ihrer Übertragung am größten ist.With live broadcasts of sporting events on television can the viewer has so far only interesting details in Watch slow motion when the appropriate from the TV station Sequence is transmitted in slow motion. This has the disadvantage that the viewer does not see some sequences in slow motion can, although they would be more interested in him. Together menhang with current events at the European Championship In 1996 it is now being discussed, slow motion settings for live To ban broadcasts of football matches at all. The Viewers would then only have the opportunity to watch the broadcast to record the video sequences of interest on video afterwards to look in the video recording and play it. As with the evaluation of surveillance vi the disadvantage that the image sequences of interest first have to be searched laboriously in the overall record and the tape returns each time between two displays must be spooled. In addition, when it comes to television, the In interest of the viewer in repeating a sequence of images usually the largest immediately after transmission is.

Aufgabe der vorliegenden Erfindung ist, ein Laufbild-Wieder gabegerät zu schaffen, das die wiederholte Betrachtung einer Bildfolge unmittelbar anschließend an ihre erste Übertragung gestattet.The object of the present invention is a motion picture re- to create a device that is the repeated consideration of a Sequence of images immediately after their first transmission allowed.

Diese Aufgabe wird gelöst durch ein Laufbild-Wiedergabegerät nach Anspruch 1.This task is solved by a motion picture playback device according to claim 1.

Zweckmäßigerweise ist die Speichervorrichtung des Wiedergabe geräts eingerichtet, um die gespeicherten Bildsignale mit veränderter Geschwindigkeit, insbesondere verlangsamt, auszu geben, um ein Betrachten der gespeicherten Bildfolge in Zeit lupe zu ermöglichen.The storage device of the playback is expedient set up to use the stored image signals changed speed, especially slowed down give a look at the stored image sequence in time enable magnifying glass.

Wenn das Gerät zwei Speichervorrichtungen für Videosignale umfaßt, die beide im Empfangszustand Videosignale vom Kanal empfangen, ist zweckmäßigerweise die zweite Speichervorrich tung wenigstens dann im Empfangszustand, wenn die erste Spei chervorrichtung im Sendezustand ist. Auf diese Weise wird wenigstens ein Teil der Bildfolge, die von der Quelle ein trifft, während die erste Speichervorrichtung sendet, in der zweiten Speichervorrichtung gespeichert und kann nachfolgend wiederholt betrachtet werden.If the device has two storage devices for video signals includes, both in the receive state, video signals from the channel received, the second storage device is expedient at least in the receiving state when the first Spei is in the transmission state. That way at least part of the sequence of images taken from the source hits while the first storage device is transmitting in the second storage device and can subsequently be considered repeatedly.

Die Speichervorrichtungen können aber auch so ausgelegt sein, daß die erste Speichervorrichtung im Empfangszustand Videosig nale vom Kanal empfängt und in einem weiteren Zustand die gespeicherten Videosignale an die im Empfangszustand befind liche zweite Speichervorrichtung ausgibt. Unmittelbar an schließend an diesen Ausgabevorgang kann die erste Speicher vorrichtung in den Empfangszustand zurückkehren, und die Bildfolge kann aus der zweiten Speichervorrichtung ausgegeben werden.The storage devices can also be designed so that the first storage device in the reception state Videosig received from the channel and in a further state the stored video signals to those in the receiving state Liche second storage device outputs. Immediately The first memory can follow this output process device return to the receiving state, and the Image sequence can be output from the second storage device become.

Gemäß einer vorteilhaften Weiterentwicklung ist ein nicht flüchtiger Speicher zum Empfangen und Gespeichert-Halten von Videosignalen von der bzw. jeder Speichervorrichtung vorgese hen. Dieser nichtflüchtige Speicher kann z. B. Flash-Bau steine, einen Videorecorder oder auch DRAM-Speicherbausteine umfassen. Letzter sind möglich, weil in der Regel ein Fernseher ohnehin im Stand-by-Betrieb ist, so daß stets eine Stromversorgung für die DRAM-Speicherbausteine zur Verfügung steht.According to an advantageous further development, a is not volatile memory for receiving and storing Video signals from the or each storage device hen. This non-volatile memory can e.g. B. Flash construction stones, a video recorder or DRAM memory chips include. The latter are possible because usually one TV is in stand-by mode anyway, so always one Power supply for the DRAM memory chips available stands.

Die Speicherkapazität jeder Speichervorrichtung ist abhängig von der verwendeten Videosignalnorm und der Bildwiederholfre quenz und ist so bemessen, daß sie zum Speichern einer Bild folge von 15 bis 60 Sekunden Dauer, vorzugsweise ca. 30 Se kunden, ausreicht.The storage capacity of each storage device is dependent of the video signal standard used and the refresh rate quenz and is sized to save an image follow from 15 to 60 seconds, preferably about 30 Se customers, is enough.

Vorzugsweise ist das Laufbild-Wiedergabegerät Teil eines Fernsehgeräts, und die Quelle ist das Empfangsteil des Fern sehgeräts. Bei einer möglichen Ausführungsform der Erfindung, wird die Laufbild-Wiedergabevorrichtung zur Bild-im-Bild- Darstellung eingesetzt. The motion picture playback device is preferably part of a TV, and the source is the receiving part of the remote vision device. In one possible embodiment of the invention, the motion picture playback device becomes picture-in-picture Representation used.

Das Gerät kann eine Verschachtelungsschaltung umfassen, die auf einem ersten Eingang die Videosignale der Quelle und auf einem zweiten Eingang die von der Speichervorrichtung oder einer der Speichervorrichtungen ausgegebenen Videosignale empfängt, beide zu einem Bild-im-Bild-Signal zusammenfügt und dieses an die Anzeigevorrichtung ausgibt.The device may include an interleaving circuit that on a first input the video signals of the source and on a second input from the storage device or one of the storage devices output video signals receives, combines both into a picture-in-picture signal and outputs this to the display device.

Weitere Merkmale und Vorteile der Erfindung ergeben sich aus der nachfolgenden Beschreibung von Ausführungsbeispielen unter Bezugnahme auf die Figuren. Es zeigen:Further features and advantages of the invention result from the following description of exemplary embodiments with reference to the figures. Show it:

Fig. 1 und 3 stark schematisierte Blockschaltbilder von erfindungsgemäßen Laufbild-Wieder gabevorrichtungen; Fig. 1 and 3 highly schematic block diagrams of motion picture playback devices according to the invention;

Fig. 2 die Struktur einer in der Vorrichtung aus Fig. 1 eingesetzten Speichervorrichtung; FIG. 2 shows the structure of a memory device used in the device from FIG. 1;

Fig. 4 und 5 zwei Varianten von in den Vorrichtungen aus Fig. 1 und 3 einsetzbaren Adreßgeneratorschaltungen; und . Figs. 4 and 5 two versions of the devices of Figures 1 and 3 can be used Adreßgeneratorschaltungen; and

Fig. 6 die Struktur einer Speichervorrichtung der Schaltung aus Fig. 3. FIG. 6 shows the structure of a memory device of the circuit from FIG. 3.

Die Laufbild-Wiedergabevorrichtung aus Fig. 1 umfaßt eine Signalquelle, hier das Empfangsteil 1 eines Fernsehgeräts, das über ein Kabel oder von einer Antenne Hochfrequenzsignale empfängt und die Signale einer ausgewählten Frequenz in digi tale Videosignale umsetzt und auf einem Kanal 2 ausgibt. The motion picture playback apparatus of Fig. 1 comprises a signal source, in this case the receiving part 1 of a television set that receives via a cable or an antenna radio frequency signals and converts the signals of a selected frequency in digi tale video signals and outputs to a channel 2.

Ein Fernsehbildschirm mit zugehörigen Modulationsschaltungen 3 empfängt die Videosignale vom Kanal 2 über einen Multiple xer 4. Zwei Zweitor-Speicherschaltungen 10, 11 sind mit ihrem Eingangstor an den Kanal 2 angeschlossen. Die Ausgangstore der Speicherschaltungen 10 und 11 sind mit einem zweiten Eingang des Multiplexers 4 verbunden, so daß durch entspre chende Ansteuerung des Multiplexers 4 wahlweise von der Quelle 1 über den Kanal 2 eintreffende Signale oder von einer der Speicherschaltungen 10, 11 ausgegebene Signale an den Bildschirm 3 weitergereicht und dort angezeigt werden.A television screen with associated modulation circuits 3 receives the video signals from channel 2 via a multiple xer 4 . Two two-port memory circuits 10 , 11 are connected to channel 2 with their input port. The output gates of the memory circuits 10 and 11 are connected to a second input of the multiplexer 4 , so that by appropriate control of the multiplexer 4 either incoming signals from the source 1 via the channel 2 or signals output by one of the memory circuits 10 , 11 to the screen 3 passed on and displayed there.

Eine Adreßgeneratorschaltung 12 gibt über einen Adreßbus 13 zyklisch Speicheradressen an die Adreßeingänge der Speicher schaltungen 10 und 11 aus. Die Adreßgeneratorschaltung ist ferner an den Kanal 2 angeschlossen, um aus dem dort übertra genen Videosignal Synchronisationssignale zu gewinnen und die zeitliche Abfolge der ausgegebenen Adreßsignale an diese Synchronisationssignale anzupassen. Ein Schreib/Leseeingang einer der Speicherschaltungen 11 ist mit einem Steuereingang direkt, der entsprechende Eingang der anderen Speicherschal tung 10 über ein Negationsgatter 14 verbunden.An address generator circuit 12 cyclically outputs memory addresses to the address inputs of the memory circuits 10 and 11 via an address bus 13 . The address generator circuit is also connected to channel 2 in order to obtain synchronization signals from the video signal transmitted there and to adapt the chronological sequence of the output address signals to these synchronization signals. A read / write input of one of the memory circuits 11 is connected directly to a control input, and the corresponding input of the other memory circuit 10 is connected via a negation gate 14 .

Die Arbeitsweise der Schaltung ist wie folgt. Angenommen, das vom Empfangsteil 1 ausgegebene Videosignal umfaßt m Bildzei len mit je n Bildelementen (Pixeln), wobei die Bildzeilen durch Horizontal-Synchronisationssignale (H-Signale) und verschiedene Bilder durch Vertikal-Synchronisationssignale (V-Signale) voneinander getrennt sind. Die Adreßgenerator schaltung 12 umfaßt einen Zähler, der von 0 bis wenigstens nm-1 zählen kann, und eine Extraktionsschaltung, die aus dem vom Kanal 2 abgegriffenen Videosignal H- und V-Signale ab trennt. Das abgetrennte V-Synchronisationssignal wird zum Rücksetzen des Zählers verwendet. Die Zählfrequenz ist so bemessen, daß zwischen zwei H-Synchronisationssignalen der Zähler genau m Schritte macht. Zur Anpassung der Zählfrequenz an die Synchronisationssignale können vom Fachmann bekannte Mittel, wie etwa eine PLL-Schleife, verwendet werden. Es wird angenommen, daß das am Steuereingang 15 anliegende Steuersi gnal zunächst den Pegel logisch 1 hat. Dann liegt am Schreib/Lese-Steuereingang des Speicherblocks 101 (siehe Fig. 2) der Speichervorrichtung 10 und an einem Steuereingang einer Schnittstellenschaltung 102 der Speichervorrichtung 10 der Pegel logisch 0 an. In diesem Zustand läßt die Schnitt stellenschaltung 102 Signale vom Kanal 2 zum Speicherblock 101 durch, dieser ist in Schreibbereitschaft, so daß die den Signalen entsprechenden digitalen Werte in der von der Adreß generatorschaltung 12 über den Adreßbus 13 adressierten Spei cherstelle eingetragen werden.The circuit works as follows. Assume that the video signal output by the receiving part 1 comprises m picture lines with n picture elements (pixels) each, the picture lines being separated from one another by horizontal synchronization signals (H signals) and various pictures by vertical synchronization signals (V signals). The address generator circuit 12 comprises a counter, which can count from 0 to at least nm-1, and an extraction circuit which separates H and V signals from the video signal tapped from channel 2 . The separated V synchronization signal is used to reset the counter. The counting frequency is dimensioned such that the counter takes exactly m steps between two H synchronization signals. Means known to those skilled in the art, such as a PLL loop, can be used to adapt the counting frequency to the synchronization signals. It is assumed that the control signal applied to the control input 15 initially has the logic 1 level. The logic 0 level is then present at the write / read control input of the memory block 101 (see FIG. 2) of the memory device 10 and at a control input of an interface circuit 102 of the memory device 10 . In this state, the interface circuit 102 passes signals from channel 2 to the memory block 101 , which is in the readiness to write, so that the digital values corresponding to the signals are entered in the memory location addressed by the address generator circuit 12 via the address bus 13 .

Die Speicherkapazität der Speicherschaltungen 10, 11 ist so bemessen, daß jede eine Bildfolge von 30 s Dauer speichern kann. Bei einer angenommenen Zahl von nm = 50000 Pixeln pro Bild und einem Informationsgehalt von 16 bit/Pixel ergibt sich eine erforderliche Speicherkapazität von 0,8 Mbit/Bild und bei einer Bildwiederholrate von 25 Bildern/s ein Ge samtspeicherbedarf von 600 Mbit. Der Speicherblock 101 kann daher mit dreien der z. Zt. in Entwicklung befindlichen 256-Mbit-Spei cherbausteine aufgebaut werden.The storage capacity of the memory circuits 10 , 11 is dimensioned such that each can store an image sequence of 30 s duration. With an assumed number of nm = 50,000 pixels per image and an information content of 16 bits / pixel, this results in a required storage capacity of 0.8 Mbit / image and a total memory requirement of 600 Mbit at an image refresh rate of 25 images / s. The memory block 101 can therefore with three of the z. 256 Mbit memory modules currently under development are being built.

Gleichzeitig liegt an dem Speicherblock 101 und der Schnitt stellenschaltung 102 der zweiten Speicherschaltung 11, die in gleicher Weise aufgebaut ist wie die Speicherschaltung 10, der Pegel logisch 0 an, so daß aus dieser Schaltung der In halt der vom Adreßgenerator bezeichneten Speicherstelle aus gelesen und über die Schnittstellenschaltung 102 an den zwei ten Eingang des Multiplexers 4 ausgegeben wird. Der Multiple xer 4 ist über einen zweiten Steuereingang 16 so angesteuert, daß er das auf dem Kanal 2 übertragene Videosignal zur Anzei gevorrichtung 3 durchläßt. Dieser Zustand entspricht dem normalen Betriebszustand eines Fernsehers, in dem das empfan gene Bild ohne Zeitverzögerung auf dem Bildschirm erscheint.At the same time, at the memory block 101 and the interface circuit 102 of the second memory circuit 11 , which is constructed in the same way as the memory circuit 10 , the level is logic 0, so that from this circuit the content of the memory location designated by the address generator is read from and via the interface circuit 102 is output to the two-th input of the multiplexer 4 . The multiple xer 4 is controlled via a second control input 16 so that it transmits the video signal transmitted on the channel 2 to the display device 3 . This state corresponds to the normal operating state of a television in which the received image appears on the screen without a time delay.

Auf eine Eingabe eines Benutzers hin, der eine soeben durch gelaufene Bildfolge erneut sehen möchte, invertiert eine nicht dargestellte Kontrollschaltung die an den Steuereingän gen 15 und 16 anliegenden Signale. Dies kann zu jedem belie bigen Zeitpunkt unabhängig vom jeweiligen Zählerstand des Adreßgenerators 12 erfolgen. Die Invertierung des Steuersi gnals am Eingang 15 hat zur Folge, daß die Speicherschaltung 10 in den Lesemodus und die Speicherschaltung 11 in den Schreibmodus übergeht. Dies hat zur Folge, daß die Speicher schaltung 10 beginnt, die in den letzten 30 Sekunden empfan genen und abgespeicherten Signale an den zweiten Eingang des Multiplexers 4 auszugeben. Gleichzeitig übernimmt die Spei cherschaltung 11 die Funktion, die die Speicherschaltung 10 im Zustand vor der Invertierung des Steuersignals 15 inne hatte, d. h. sie beginnt damit, die auf dem Kanal 2 übertrage nen Daten an den vom Adreßgenerator 12 bezeichneten Speicher plätzen zu speichern. Da das am Steuereingang 16 anliegende Signal ebenfalls invertiert ist, werden nun die von der Spei cherschaltung 10 ausgegebenen Videosignale anstelle der vom Empfangsteil 1 eintreffenden Signale zur Anzeigevorrichtung 3 weitergeschaltet. Upon input by a user who wants to see a picture sequence that has just been run through, a control circuit (not shown) inverts the signals present at the control inputs 15 and 16 . This can be done at any time regardless of the counter reading of the address generator 12 . The inversion of the control signals at the input 15 has the result that the memory circuit 10 changes into the read mode and the memory circuit 11 into the write mode. The result of this is that the memory circuit 10 begins to output the signals received and stored in the last 30 seconds to the second input of the multiplexer 4 . At the same time, the storage circuit 11 takes over the function that the storage circuit 10 had in the state before the inversion of the control signal 15 , ie it begins to store the data transmitted on the channel 2 at the memory locations designated by the address generator 12 . Since the signal present at the control input 16 is also inverted, the video signals output by the memory circuit 10 are now passed on to the display device 3 instead of the signals arriving from the receiving part 1 .

So erhält der Benutzer die Möglichkeit, die gewünschte Bild folge erneut zu betrachten, während gleichzeitig die eintref fenden Bilder gespeichert werden. Spätestens nach Durchlauf der in der Speicherschaltung 10 gespeicherten Bildfolge er hält der Benutzer Gelegenheit, zu wählen, ob er durch erneu tes Invertieren allein des Signals am Eingang 15 die zwi schenzeitlich in der Schaltung 11 gespeicherte Bildfolge betrachten und neu eintreffende Bilder in der Schaltung 10 gespeichert haben möchte, ob er durch Invertieren beider Signale in den zuerst beschriebenen Zustand zurückkehren will, oder ob er, wenn er kein Signal verändert, die gespei cherte Bildfolge ein zweites Mal wiederholen will, wobei in diesem Fall die während der ersten Wiederholung in der Spei cherschaltung 11 gespeicherten Bilder überschrieben werden.This gives the user the opportunity to view the desired sequence of images again, while the incoming images are saved. At the latest after reference to the data stored in the memory circuit 10 image sequence, he holds the user the opportunity to choose whether to consider only the signal at the input 15, the interim rule temporally stored in the circuit 11 image sequence by RETRY tes inverting and new incoming images stored in the circuit 10 want to have whether he wants to return to the state described first by inverting both signals, or if he does not want to change any signal, he wants to repeat the stored image sequence a second time, in which case that during the first repetition in the storage circuit 11 saved images can be overwritten.

Fig. 3 zeigt eine zweite Ausgestaltung der erfindungsgemäßen Laufbild-Wiedergabevorrichtung. Die Komponenten der Vorrich tung entsprechen denen der Ausgestaltung aus Fig. 1 und sind mit denselben Bezugszeichen bezeichnet. Die beiden Ausgestal tungen unterscheiden sich in erster Linie hinsichtlich der Verdrahtung der Speicherschaltung 11. Diese ist nicht zum Empfang von Daten an den Kanal 2 angeschlossen, sondern an den Ausgang der Speicherschaltung 10. Im normalen Betriebszu stand, in dem die von der Quelle 1 kommenden Bilder unverzö gert angezeigt werden, unterscheidet sich das Verhalten die ser Schaltung nicht von der der Schaltung aus Fig. 1. Das Empfangsteil 1 gibt digitale Videosignale auf den Kanal 2 aus, der Adreßgenerator 12 erzeugt gesteuert durch die in den Videosignalen enthaltenen Synchronisationssignale Adressen, unter denen die im Schreibmodus befindliche Speicherschaltung 10 die auf den Kanal 2 übertragenen digitalen Signale abspei chert. Gleichzeitig befindet sich die Speicherschaltung 11, die das Steuersignal 15 über den Inverter 14 empfängt, im Lesemodus und gibt ihre Speicherinhalte über einen Zweitkanal 6 an den zweiten Eingang des Multiplexers 4 aus. Dieser ist durch das Steuersignal vom Steuereingang 16 so eingestellt, daß er das Videosignal vom Kanal 2 zur Anzeigevorrichtung 3 durchläßt. Fig. 3 shows a second embodiment of the motion picture reproducing apparatus according to the invention. The components of the device correspond to those of the embodiment from FIG. 1 and are identified by the same reference numerals. The two configurations differ primarily with regard to the wiring of the memory circuit 11 . This is not connected to the channel 2 for receiving data, but rather to the output of the memory circuit 10 . In the normal operating state, in which the images coming from the source 1 are displayed without delay, the behavior of this circuit does not differ from that of the circuit in FIG. 1. The receiving part 1 outputs digital video signals on channel 2 , the address generator 12 generates, controlled by the synchronization signals contained in the video signals, addresses under which the memory circuit 10 in the write mode stores the digital signals transmitted on the channel 2 . At the same time, the memory circuit 11 , which receives the control signal 15 via the inverter 14 , is in the read mode and outputs its memory contents via a second channel 6 to the second input of the multiplexer 4 . This is set by the control signal from the control input 16 so that it passes the video signal from the channel 2 to the display device 3 .

Wenn der Benutzer eine Bildfolge wiederholen möchte, inver tiert eine nicht gezeigte Kontrollschaltung die an den Ein gängen 15 und 16 anliegenden Steuersignale, so daß die Spei cherschaltung 10 in den Lesemodus und die Speicherschaltung 11 in den Schreibmodus übergeht. Dadurch werden die in der Speicherschaltung 10 gespeicherten Videosignale gleichzeitig zum Eingang der Speicherschaltung 11 und dem zweiten Eingang des Multiplexers 4 übertragen und, da das Steuersignal 16 invertiert ist, zur Anzeigevorrichtung 3 weitergegeben und angezeigt. So entsteht, während die gespeicherte Bildfolge auf der Anzeigevorrichtung 3 abläuft, eine Kopie von ihr in der Speichervorrichtung 11. Wenn die Inhalte aller Speicher zellen der Speicherschaltung 10 gelesen worden sind und die gespeicherte Bildfolge so einmal vollständig angezeigt worden ist, wird das Steuersignal 15 abermals durch eine Kontroll schaltung (nicht dargestellt) invertiert, so daß die Spei cherschaltung 10 in den Schreibmodus und die Speicherschal tung 11 in den Lesemodus zurückkehrt. Der Benutzer hat nun die Wahl, ob er das zweite Steuersignal 16 unverändert läßt und sich die gespeicherte Bildfolge, diesmal aus der Spei cherschaltung 11 gelesen, erneut anzeigen läßt, oder ob er dieses Signal mit Hilfe der Kontrollschaltung invertiert und so den normalen Betriebszustand wiederherstellt, in dem die vom Empfangsteil 1 empfangenen Bilder unverzögert angezeigt werden.If the user wants to repeat a sequence of images, a control circuit, not shown, inverts the control signals applied to the inputs 15 and 16 , so that the memory circuit 10 switches to the read mode and the memory circuit 11 changes to the write mode. As a result, the video signals stored in the memory circuit 10 are transmitted simultaneously to the input of the memory circuit 11 and the second input of the multiplexer 4 and, since the control signal 16 is inverted, passed on and displayed to the display device 3 . A copy of it is thus created in the storage device 11 while the stored image sequence is running on the display device 3 . When the contents of all memory cells of the memory circuit 10 have been read and the stored image sequence has been completely displayed once, the control signal 15 is inverted again by a control circuit (not shown), so that the memory circuit 10 in the write mode and the memory scarf device 11 returns to the reading mode. The user now has the choice of whether to leave the second control signal 16 unchanged and to display the stored image sequence again, this time read from the memory circuit 11 , or to invert this signal using the control circuit and thus restore the normal operating state, in which the images received by the receiving part 1 are displayed without delay.

Gemäß einer Weiterentwicklung kann eine Permanentspeichervor richtung, z. B. Flash-Bausteine oder ein Videorecorder 17, an den Ausgang einer Speicherschaltung, hier der Speicherschal tung 11, angeschlossen sein und kann aktiviert werden, um die darin gespeicherte Bildfolge dauerhaft zu konservieren.According to a further development, a permanent storage device, e.g. B. flash modules or a video recorder 17 , connected to the output of a memory circuit, here the memory circuit device 11 , and can be activated to preserve the image sequence stored therein permanently.

Gemäß einer vorteilhaften Weiterentwicklung können die Wie dergabevorrichtungen aus Fig. 1 und 3 anstelle der in Verbin dung mit Fig. 1 beschriebenen Adreßgeneratorschaltung 12 und der in Fig. 2 dargestellten Speicherschaltung 10 bzw. 11 eine der in Verbindung mit Fig. 4 oder Fig. 5 beschriebenen Adreßgeneratorschaltungen 12' oder 12'' und Speicherschaltun gen 10', 11' gemäß Fig. 6 enthalten.According to an advantageous further development, the How 1 and 3 may dergabevorrichtungen of FIG. Place of, in conjunction with FIG. Address generator circuit 1 described 12 and the memory circuit shown in Fig. 2 10 or 11 a in conjunction with FIG. 4 or Fig. 5 described address generator circuits 12 'or 12 ''and storage circuits 10 ', 11 'according to FIG. 6 included.

Diese weiterentwickelten Schaltungen 10', 11', 12', 12'' unterscheiden sich von den zuvor beschriebenen dadurch, daß sie einen doppelten Adreßbus 13, 13' verwenden, der das Spei chern und Ausgeben von Bildfolgen mit unterschiedlichen Ge schwindigkeiten gestattet.These further developed circuits 10 ', 11 ', 12 ', 12 ''differ from those described above in that they use a double address bus 13 , 13 ', which allows the storage and output of image sequences with different speeds.

Die Adreßgeneratorschaltung 12' nach Fig. 4 umfaßt eine Ex traktionsschaltung 40, die das vom Empfangsteil 1 ausgegebene Videosignal über den Kanal 2 empfängt und daraus Vertikal- und Horizontal-Synchronisationssignale gewinnt. Die H-Syn chronisationssignale werden über eine (nicht dargestellte) PLL-Schleife zur Frequenzkontrolle eines ersten Zählers 41 verwendet, der zwischen zwei H-Synchronisationssignalen je weils m Zählschritte ausführt. Ein Reset-Eingang des ersten Zählers 41 ist mit dem V-Signalausgang der Extraktionsschal tung 40 verbunden, so daß der Zähler bei jedem durch das V-Syn chronisationssignal angezeigten Neubeginn eines Bildes auf null zurückgesetzt wird. Während das Bildsignal auf dem Kanal 2 durchläuft, zählt der erste Zähler den m Pixeln jeder Zeile und den n Zeilen des Videosignals entsprechend von 0 bis nm-1 und gibt den Zählwert auf Adreßbitleitungen 43 mit Nummern 0 bis a₁ aus, wobei 2^a1 ≧ nm. Ein zweiter Zähler 42 zählt die von der Extraktionsschaltung 40 ausgegebenen V-Synchronisati onspulse. Wenn der Zählwert die Zahl der in den Speicher schaltungen 10 bzw. 11 speicherbaren Bilder übersteigt, wird der Zähler automatisch zurück auf null gesetzt. Das Zähler gebnis wird auf Adreßleitungen 44 mit den Nummern a₁+1 bis a₂ ausgegeben. Die Adreßleitungen 44 sind an einem ersten Adreßausgang 45 der Adreßgeneratorschaltung 12' zu einem ersten Adreßbus 13 zusammengefaßt.The address generator circuit 12 'of FIG. 4 comprises an Ex traction circuit 40 , which receives the video signal output by the receiving part 1 via the channel 2 and from it vertical and horizontal synchronization signals. The H-Syn chronization signals are used via a (not shown) PLL loop for frequency control of a first counter 41 , each of which performs m counting steps between two H-synchronization signals. A reset input of the first counter 41 is connected to the V signal output of the extraction circuit 40 , so that the counter is reset to zero each time an image indicated by the V sync signal starts again. As the image signal passes through channel 2 , the first counter counts the m pixels of each line and the n lines of the video signal from 0 to nm-1 and outputs the count on address bit lines 43 with numbers 0 to a ₁ , where 2 ^a1 ≧ nm. A second counter 42 counts the output from the extracting section 40 V-Synchronisati onspulse. If the count exceeds the number of images that can be stored in the memory circuits 10 or 11 , the counter is automatically reset to zero. The counter result is output on address lines 44 with the numbers a ₁ +1 to a ₂ . The address lines 44 are combined at a first address output 45 of the address generator circuit 12 'to form a first address bus 13 .

Ein dritter Zähler 46 ist mit dem H-Synchronisationssignal ausgang der Extraktionsschaltung 40 über einen Frequenzteiler 47 verbunden, der für je m' empfangene H-Synchronisati onspulse einen Zählimpuls an den Zähler 46 ausgibt. Das Tei lungsverhältnis m' ist vom Benutzer einstellbar. Der vom Zähler 46 ausgegebene Zählwert wird auf Adreßleitungen a₁+1 bis a₂ ausgegeben und an einem zweiten Adreßausgang 48 der Adreßgeneratorschaltung 12' mit den Adreßleitungen vom ersten Zähler 41 zu einem zweiten Adreßbus 13' mit Adreßleitungen 0 bis a₂ gebündelt.A third counter 46 is connected to the H-synchronization signal output of the extraction circuit 40 via a frequency divider 47 which outputs a counting pulse to the counter 46 for each m 'received H-synchronization pulse. The division ratio m 'is adjustable by the user. The count value output by the counter 46 is output on address lines a ₁ +1 to a ₂ and bundled at a second address output 48 of the address generator circuit 12 'with the address lines from the first counter 41 to a second address bus 13 ' with address lines 0 to a ₂ .

Fig. 6 zeigt den Aufbau einer Speicherschaltung 10', die in einer erfindungsgemäßen Laufbildanzeigevorrichtung zusammen mit der Adreßgeneratorschaltung aus Fig. 4 eingesetzt werden kann. Sie umfaßt einen Speicherblock 60, der über einen Mul tiplexer 61 wahlweise mit einem der zwei Adreßbusse 13, 13' verbunden ist. Der Zustand des Multiplexers wird durch das Schreib/Lesesignal 15 so gesteuert, daß im Schreibmodus die Adressen vom Bus 13 und im Lesemodus die Adressen vom Bus 13' zum Speicherblock 60 durchgeschaltet werden. Das Schreib/Lesesignal steuert gleichzeitig den Zustand einer Schnittstellenschaltung 62, die im Schreibmodus Videosignale vom Kanal 2 zur Abspeicherung an den Speicherblock 60 weiter gibt und im Lesemodus aus dem Speicherblock 60 ausgelesene Signale auf den zweiten Kanal 6 ausgibt. Die Adreßgenerator schaltung 12' aus Fig. 4 und die Speichervorrichtung 10' aus Fig. 6 arbeiten in folgender Weise zusammen. Im normalen Betriebszustand der Wiedergabevorrichtung, in der sich die Speichervorrichtung 10' im Schreibmodus befindet, gibt das Empfangsteil 1 (Fig. 1 oder Fig. 3) fortlaufend Videobildsi gnale aus. Ein zu Beginn des Ausgabezyklus eines Bildes vom Empfangsteil 1 ausgegebenes V-Synchronisationssignal wird von der Extraktionsschaltung 40 an den Zähleingang des Zählers 42 und den Reset-Eingang des Zählers 41 ausgegeben. Der Zähler 42 gibt daraufhin auf den Adreßleitungen 44 einen Bildzähl wert λ aus, der jeden Wert zwischen 0 einschließlich und der maximal von der Speichervorrichtung 11' speicherbaren Zahl L von Bildern ausschließlich annehmen kann. Während das Video bildsignal ausgegeben wird, zählt der erste Zähler 41 von null bis nm-1, um die zum Abspeichern sämtlicher Pixel-Werte des Bildes benötigten Adressen zu erzeugen. Sobald das Emp fangsteil 1 das nächste V-Synchronisationssignal erzeugt, das das darauffolgende Bild anzeigt, wird der Zähler 42 inkremen tiert und, falls der inkrementierte Zählwert gleich L würde, zurückgesetzt, der erste Zähler 41 wird zurückgesetzt, so daß die ausgegebenen Pixel-Werte in einem Adreßbereich der Spei chervorrichtung 11' gespeichert werden, dessen höherwertige Adreßbits a₁+1 bis a₂ den Wert (λ+1) mod L codieren und des sen niedrigerwertige Adreßbits 0 bis a₁ von 0 bis nm-1 durch laufen. FIG. 6 shows the structure of a memory circuit 10 'which can be used in a motion picture display device according to the invention together with the address generator circuit from FIG. 4. It comprises a memory block 60 which is optionally connected via a Mul tiplexer 61 to one of the two address buses 13 , 13 '. The state of the multiplexer is controlled by the read / write signal 15 such that the addresses from the bus 13 are switched through in the write mode and the addresses from the bus 13 'to the memory block 60 in the read mode. The read / write signal simultaneously controls the state of an interface circuit 62 which , in the write mode, passes video signals from channel 2 to the memory block 60 for storage and outputs signals read from the memory block 60 to the second channel 6 in the read mode. The address generator circuit 12 'of FIG. 4 and the memory device 10 ' of FIG. 6 work together in the following manner. In the normal operating state of the playback device, in which the storage device 10 'is in the write mode, the receiving part 1 ( FIG. 1 or FIG. 3) continuously outputs video image signals. A V synchronization signal output by the receiving part 1 at the beginning of the output cycle of an image is output by the extraction circuit 40 to the counter input of the counter 42 and the reset input of the counter 41 . The counter 42 then outputs on the address lines 44 an image count value λ which can only assume any value between 0 inclusive and the maximum number L of images that can be stored by the storage device 11 '. While the video image signal is being output, the first counter 41 counts from zero to nm-1 to generate the addresses needed to store all the pixel values of the image. As soon as the receiving part 1 generates the next V synchronization signal, which displays the subsequent image, the counter 42 is incremented and, if the incremented count value would be L, reset, the first counter 41 is reset, so that the output pixel values are stored in an address area of the memory device 11 ', the higher order address bits a ₁ +1 to a ₂ encode the value (λ + 1) mod L and the lower order address bits 0 to a _{1 run} from 0 to nm-1.

Zum Wiederholen einer Bildfolge wird das Steuersignal 15 invertiert. Wenn die Speichervorrichtung 10' deshalb in den Lesemodus übergeht, erhält sie ihre Adreßsignale nicht mehr vom Adreßbus 13, sondern vom Adreßbus 13', dessen das darzu stellende Bild codierende Adreßbits a₁+1 bis a₂ über den Fre quenzteiler 47 und den Zähler 46 erzeugt werden. Der Anfangs zählwert des Zählers 46 ist grundsätzlich beliebig, es ist jedoch zweckmäßig, im Moment des Invertierens des Steuersi gnals 15 den aktuellen Zählwert des Zählers 42 oder den um 1 inkrementierten Zählwert in den Zähler 46 zu übertragen. Dadurch ist sichergestellt, daß der Zähler 46 die jeweils ältesten Bilder in der Speichervorrichtung 10' adressiert. Dadurch, daß die Zählpulse des Zählers 46 vom programmierba ren Frequenzteiler 47 erzeugt werden, können die gespeicher ten Bilder mit einer anderen Durchlaufgeschwindigkeit ange zeigt werden als der, mit der sie empfangen wurden. Beträgt der programmierte Teilungsfaktor z. B. 2, so ist die Durch laufgeschwindigkeit der wiederholten Bilder halbiert. Es können jedoch nicht nur Vielfache von n, sondern beliebige ganze Zahlen als Teilungsverhältnis programmiert werden. Dies kann dazu führen, daß der Zähler 46 zu einem Zeitpunkt inkre mentiert wird, an dem kein Wechsel zwischen aufeinanderfol genden Bildern stattfindet, der erste Zähler 41 also nicht zurückgesetzt wird. Dies hat zur Folge, daß das auf der An zeigevorrichtung erscheinende Bild zu einem ersten Teil aus Daten des vor der Inkrementierung adressierten gespeicherten Bildes und zu einem anderen Teil aus Daten eines darauf fol genden Bildes aufgebaut wird. To repeat a picture sequence, the control signal 15 is inverted. Therefore, when the memory device 10 'enters the read mode, it no longer receives its address signals from the address bus 13 , but from the address bus 13 ', whose address bits a ₁ +1 to a ₂ encoding the image to be displayed via the frequency divider 47 and the counter 46 be generated. The initial count value of the counter 46 is in principle arbitrary, but it is expedient to transmit the current count value of the counter 42 or the count value incremented by 1 into the counter 46 at the moment the control signal 15 is inverted. This ensures that the counter 46 addresses the oldest images in the storage device 10 '. Characterized in that the counts of the counter 46 are generated by the programmable frequency divider 47 , the stored images can be displayed at a different throughput speed than the one with which they were received. Is the programmed division factor z. B. 2, the throughput speed of the repeated images is halved. However, not only multiples of n, but any whole numbers can be programmed as a division ratio. This can lead to the counter 46 being incremented at a point in time at which there is no change between successive images, that is to say the first counter 41 is not reset. The result of this is that the image appearing on the display device is built up, to a first part, from data of the stored image addressed before the incrementation and to another part from data of a subsequent image.

Fig. 5 zeigt eine weitere Variante 12'' der Adreßgenerator schaltung, die anstelle der Schaltung 12' aus Fig. 4 einge setzt werden kann. Die Extraktionsschaltung 40, der erste Zähler 41 und der Frequenzteiler 47 gleichen denen der Vari ante aus Fig. 4. Die Zähler 42 und 46 sind durch Zähler 52 und 56 ersetzt, die jeweils in Schritten von nm aufwärts zählen. Anstelle der Bündelung der Adreßleitungen zu Adreß bussen 13 bzw. 13' sind Addierer 55 bzw. 58 vorgesehen, die durch Hinzuaddieren des Zählwerts des ersten Zählers 41 zu den Zählwerten des Zählers 52 bzw. 56 die auf den Bussen 13, 13' auszugebenden Adreßsignale gewinnen. Diese Schaltung hat den Vorteil, daß auch dann, wenn nm keine Zweierpotenz ist, keine Lücke in den erzeugten Adressen zwischen zwei Bildern auftritt, der vorhandene Speicherplatz also unabhängig von der Pixelzahl der Bilder optimal ausgenutzt wird. Fig. 5 shows a further variant 12 '' of the address generator circuit, which can be used instead of the circuit 12 'of Fig. 4. The extraction circuit 40 , the first counter 41 and the frequency divider 47 are the same as those of the variant from FIG. 4. The counters 42 and 46 are replaced by counters 52 and 56 , which count up in steps of nm. Instead of bundling the address lines to address buses 13 and 13 ', adders 55 and 58 are provided which, by adding the count value of the first counter 41 to the count values of the counter 52 and 56 , obtain the address signals to be output on the buses 13 , 13 ' . This circuit has the advantage that even if nm is not a power of two, there is no gap in the generated addresses between two images, so that the available memory space is optimally used regardless of the number of pixels in the images.

Sowohl in der in Fig. 1 gezeigten Ausgestaltung der Wiederga bevorrichtung als auch in der in Fig. 3 gezeigten können die Speichervorrichtungen 10, 11 durch Speichervorrichtungen 10', 11' gemäß Fig. 6 und die Adreßgeneratorschaltung 12 durch Schaltungen 12' oder 12'' gemäß Fig. 4 bzw. 5 ersetzt werden. Eine gesonderte Beschreibung der Arbeitsweise der Speicher vorrichtung 11' erübrigt sich, da sie genauso aufgebaut ist wie die Schaltung 10' und sich von ihr lediglich dadurch unterscheidet, daß sie immer dann im Schreibmodus ist, wenn die Schaltung 10' im Lesemodus ist und umgekehrt.Both in the embodiment of the reproducing device shown in FIG. 1 and in that shown in FIG. 3, the memory devices 10 , 11 can be implemented by memory devices 10 ', 11 ' according to FIG. 6 and the address generator circuit 12 by circuits 12 'or 12 ''. are replaced in FIG. 4 and 5 respectively. A separate description of the operation of the memory device 11 'is unnecessary, since it is constructed in exactly the same way as the circuit 10 ' and differs from it only in that it is always in the write mode when the circuit 10 'is in the read mode and vice versa.

Weiterentwicklungen der Wiedergabevorrichtung können z. B. die Zahl der Speichervorrichtungen betreffen, die erhöht werden kann, um gleichzeitig mehrere Bildfolgen zum wiederholten Abspielen gespeichert halten zu können. Die Ansteuerung die ser Speichervorrichtungen derart, daß sich immer nur eine im Lesemodus befindet, bereitet dem Fachmann anhand der vorlie genden Beschreibung und dem allgemeinen Fachwissen keine Schwierigkeiten und muß daher nicht beschrieben werden. Eine weitere vorteilhafte Weiterentwicklung betrifft den Multiplexer 4, der bei allen zuvor angesprochenen Ausgestaltungen durch eine Verschachtelungsschaltung ersetzt werden kann, die in der Lage ist, die von den Kanälen 2 und 6 empfangenen Videosignale zu einem Bild im Bildsignal zusammenzufügen.Further developments of the playback device can e.g. B. concern the number of storage devices that can be increased to keep multiple image sequences stored for repeated playback at the same time. The control of these storage devices in such a way that there is always only one in the read mode, the person skilled in the art on the basis of the present description and the general specialist knowledge does not pose any difficulties and therefore need not be described. A further advantageous development relates to the multiplexer 4 , which can be replaced in all the configurations mentioned above by an interleaving circuit which is able to combine the video signals received by the channels 2 and 6 to form an image in the image signal.

Die Wiedergabevorrichtung wurde zwar mit Bezug auf digitale Videosignale wie etwa MPEG-Signale beschrieben, doch ist sie auch ohne Schwierigkeiten auf herkömmliche analoge Signale anwendbar, hierzu können z. B. A/D-Wandler zwischen dem Kanal 2 und den Eingängen der Speicherschaltungen 10, 11 bzw. 10', 11' und A/D-Wandler zwischen den Ausgängen der Speicherschal tungen und dem Zweitkanal 6 vorgesehen werden. The playback device has been described with reference to digital video signals such as MPEG signals, but it can also be applied without difficulty to conventional analog signals. B. A / D converter between the channel 2 and the inputs of the memory circuits 10 , 11 and 10 ', 11 ' and A / D converter between the outputs of the memory circuits and the second channel 6 are provided.

Reference list

11

Quelle, Empfangsteil
Source, receiver

22nd

Kanal
channel

33rd

Anzeigevorrichtung, Bildschirm
Display device, screen

44th

Multiplexer
multiplexer

1010th

, ,

1010th

' Speichervorrichtung
Storage device

1111

, ,

1111

' Speichervorrichtung
Storage device

1212th

Adreßgeneratorschaltung
Address generator circuit

1313

Adreßbus
Address bus

1414

Negationsgatter, Inverter
Negation gate, inverter

1515

Steuereingang
Control input

1616

Steuereingang
Control input

1717th

Speicher, Videorecorder
Memory, VCR

4040

Extraktionsschaltung
Extraction circuit

4141

Zähler
counter

4242

Zähler
counter

4343

Adreßbitleitung
Address bit line

4444

Adreßleitung
Address line

4545

Adreßausgang
Address output

4646

Zähler
counter

4747

Frequenzteiler
Frequency divider

4848

Adreßausgang
Address output

5252

Zähler
counter

5555

Addierer
Adder

5656

Zähler
counter

5858

Addierer
Adder

6060

Speicherblock
Memory block

6161

Multiplexer
multiplexer

6262

Schnittstellenschaltung
Interface circuit

101101

Speicherblock
Memory block

102102

Schnittstellenschaltung
Interface circuit

Claims

1. Motion picture playback device with
a display device ( 3 ) which receives video signals and displays them as images,
a channel ( 2 ) which supplies the video signals from a source ( 1 ) of the display device ( 3 ),
at least one storage device ( 10 , 11 , 10 ', 11 ') for video signals, which can be switched between a first state and a second state, receiving video signals in its first state and keeping the most recently received video signals stored for a predetermined period of time, and in its second state outputs the stored video signals to the display device ( 3 ) for display.

2. A motion picture playback device according to claim 1, wherein the storage device ( 10 ', 11 ') is arranged to output the stored video signals at a changed speed.

3. Motion picture playback device according to one of claims 1 to 2 with two storage devices ( 10 , 11 , 10 ', 11 '), the storage devices in their first state receiving video signals from the channel ( 2 ), and the second storage device ( 11 , 11 ') is at least in its first state in which it receives video signals from the channel ( 2 ) when the first storage device ( 10 , 10 ') is in the second state.

4. motion picture playback device according to one of claims 1 to 2 with two storage devices ( 10 , 11 , 10 ', 11 '), wherein the first storage device ( 10 , 10 ') in its first state receives video signals from the channel ( 2 ) and in outputs the stored video signals to the second storage device in a second state.

5. Motion picture playback device according to one of claims 1 to 4 with a memory ( 17 ) for receiving and storing video signals from / each storage device ( 10 , 11 , 10 ', 11 ').

6. The motion picture playback device according to claim 5, wherein the memory ( 17 ) comprises flash devices, a video recorder or DRAM devices.

7. motion picture playback device according to one of the preceding claims, wherein the or each storage device ( 10 , 11 , 10 ', 11 ') has a sufficient storage capacity for storing an image sequence of 15 to 60 seconds.

8. motion picture playback device according to any one of the preceding claims, wherein the motion picture playback device is a television and the source is the receiving part ( 1 ) of the television.

9. motion picture playback device according to one of the preceding claims, with an interleaving circuit, the video signals of the source ( 1 ) on a first input and the video signals output from a storage device ( 10 , 11 , 10 ', 11 ') receives and outputs an image generated therefrom in the image signal to the display device ( 3 ).

10. Motion picture playback device according to one of the preceding claims where the video signals are MPEG signals.

11. Using the motion picture playback device after one the preceding claims in a video device with picture-in- Image representation.