DE19713475C1

DE19713475C1 - Monitoring phase faults of three-phase AC mains for establishing zero passages

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Publication number: DE19713475C1
Application number: DE1997113475
Authority: DE
Inventors: Gerd-L Metzner
Original assignee: SCHLEICHER RELAIS
Current assignee: SCHLEICHER RELAIS
Priority date: 1997-03-18
Filing date: 1997-03-18
Publication date: 1998-08-20
Anticipated expiration: 2017-03-19

Abstract

The method for monitoring phase faults includes determining the zero passages of the phase voltages of the respective phases. The zero passage signals are evaluated for producing a pulse sequence used for the monitoring. The intersection points respectively between the two-phase voltages are determined and are also used as intersection point signals for forming the pulse sequence. The level condition of the pulse sequence alters respectively, by the changing successive zero point signals and intersection point signals. A time expiry is started dependent on each pulse or specified pulses. With a faultless three-phase network the time expiry course is stopped within a specified time. With the reaching or exceeding of the specified time, a fault signal is transmitted.

Description

Die Erfindung betrifft ein Verfahren und eine Schal tungsanordnung zur Überwachung von Phasenfehlern und/oder Phasenausfällen eines Dreiphasen-Wechsel stromnetzes. Aus der DE 33 13 629 ist eine Schal tungsanordnung bekannt, bei der in den Phasenleitern Nullspannungsschalter vorgesehen sind, die mit einem logischen Netzwerk verbunden sind, wobei durch die Verknüpfung der von den Nullspannungsschaltern gelie ferten Signale über UND- und ODER-Gatter ein Fehler signal zur Angabe des Phasenausfalls und bei Fehlern in der Phasenfolge liefert. Diese Schaltung ist nicht vielseitig genug, d. h. sie kann nicht für die Über wachung aller unterschiedlichen Phasenfehler einge setzt werden, so daß nachgeschaltete Anlagen durch eigene Schutzreinrichtungen auch bei nicht dauerhaf ten Drehstromnetzfehlern abgeschaltet werden und dann nur durch entsprechend vorgesehenes Personal wieder eingeschaltet werden können.The invention relates to a method and a scarf arrangement for monitoring phase errors and / or phase failures of a three-phase change power grid. DE 33 13 629 is a scarf arrangement known in the phase conductors Zero voltage switches are provided, which with a logical network, being connected by the Linking of the zero voltage switches signals via AND and OR gates an error signal to indicate the phase failure and errors in the phase sequence. This circuit is not versatile enough, d. H. she can't for the over monitoring of all different phase errors are set so that downstream systems through own protective devices even if not permanently th three-phase network faults are switched off and then only by appropriately designated personnel can be switched on.

Der Erfindung liegt daher die Aufgabe zugrunde, ein Verfahren und eine Schaltungsanordnung zur Überwa chung von Phasenfehlern und/oder Phasenausfällen mit kurzer Reaktionszeit ohne Nulleiteranschluß zu schaf fen, wobei das Drehstromnetz hinsichtlich der Phasen folge, der Phasenspannungs-Asymmetrie, des Phasenver satzes und des Phasenspannungsausfalls mit oder ohne Rückspannung sowie der Unter- und Überspannung der Außenleiterspannungen einzeln und in Kombination überwacht werden soll mit der Maßgabe, daß kein Nul leiteranschluß notwendig ist.The invention is therefore based on the object Method and a circuit arrangement for monitoring of phase errors and / or phase failures short response time without neutral connection fen, the three-phase network with respect to the phases follow, the phase voltage asymmetry, the phase ver set and the phase voltage failure with or without Back tension as well as the undervoltage and overvoltage of the External conductor voltages individually and in combination should be monitored with the proviso that no zero wire connection is necessary.

Diese Aufgabe wird erfindungsgemäß durch die Merkmale des Verfahrensanspruchs und des Schaltungsanordnungsanspruchs gelöst.This object is achieved by the Features of the procedural claim and the Circuit arrangement claim solved.

Erfindungsgemäß werden sämtliche Überwachungen über Zeitabläufe verglichen. Aus Signalen, die bei Null durchgängen der Phasenspannungen erzeugt werden, so wie Signalen die durch die Schnittpunkte zwischen jeweils zwei Phasenspannungen bestimmt sind, wird über eine logische Schaltungsanordnung eine Rechteck- Impulsfolge gebildet, wobei die logische Schaltungs anordnung mit einer Zeit- und Vergleichsschaltung verbunden ist. Durch die Rechteck-Impulse der Impuls folge wird in der Zeit- und Vergleichsschaltung ein Zeitablauf gestartet, der mit einer vorgegebenen Zeit verglichen wird. Bei fehlerlosem Dreiphasennetz wird der Zeitablauf innerhalb der vorgegebenen Zeit ge stoppt, und bei Erreichen bzw. Überschreiten der vor gegebenen Zeit wird ein Fehlersignal abgegeben. Der Zeitablauf wird durch die Ladezeit eines RC-Gliedes realisiert, und die vorgegebene Zeit wird durch die Zeitkonstante des RC-Gliedes und eine Schwellenspan nung eines Komparators bestimmt, an dem die Ladespan nung des Kondensators anliegt.According to the invention, all monitoring is carried out Comparing timings. From signals that are at zero passages of the phase voltages are generated, so like signals passing through the intersection between two phase voltages are determined in each case a rectangular circuit via a logic circuit Pulse train formed, the logic circuit arrangement with a timing and comparison circuit connected is. The pulse through the rectangular impulses is followed in the time and comparison circuit Time lapse started with a predetermined time is compared. With a faultless three-phase network the passage of time within the specified time stops, and when it reaches or exceeds the an error signal is given in due course. Of the Time elapses due to the charging time of an RC link realized, and the predetermined time is determined by the Time constant of the RC element and a threshold span voltage of a comparator on which the charging voltage is determined capacitor is present.

Erfindungsgemäß wird einerseits das Starten und Stop pen bzw. Löschen des Zeitablaufs bzw. der Aufladung des Kondensators durch die Impulse der Impulsfolge selbst, beispielsweise durch die Vorderflanke und Rückflanke der Impulse gesteuert, - hier wird die vorgegebene Zeit etwas länger gewählt als die Recht eckimpulslänge bei fehlerlosem Drehstromnetz -, und andererseits wird das Starten des Zeitablaufs durch die Impulsfolge realisiert, während das Stoppen durch ein Signal hervorgerufen wird, das ausgelöst wird, wenn die Phasenspannung einen vorgegebenen Referenz wert übersteigt. Beim ersten Fall wird der Phasen spannungsausfall einer, zweier oder dreier Phasen als Totalausfall oder mit Rückspannung, die Asymmetrie der Phasenspannungen und der Phasenspannungsversatz überwacht, während im zweiten Fall die Höhe der drei Phasenspannungen überwacht wird.According to the invention, on the one hand, the start and stop Pen or delete the timing or the charging of the capacitor by the pulses of the pulse train itself, for example through the leading edge and Trailing edge of the impulses controlled - here the given time chosen a little longer than the right corner pulse length with faultless three-phase network -, and on the other hand, the start of timing is through the pulse train is realized while stopping by a signal is generated that is triggered if the phase voltage has a given reference worth exceeds. In the first case the phase power failure of one, two or three phases as Total failure or with back tension, the asymmetry the phase voltages and the phase voltage offset monitored, while in the second case the amount of the three Phase voltages is monitored.

Durch Vorsehen einer Schaltung, durch die ein kurzer Impuls erzeugt wird, der bei richtiger Phasenfolge des Drehstromnetzes keine Zustandsänderung der Im pulsfolge hervorruft und bei falscher Phasenfolge des Drehstromnetzes einen Impuls pro Periodendauer oder mehrere Impulse der Impulsfolge verlängert, kann zu sätzlich die Phasenfolge überwacht werden.By providing a circuit through which a short Pulse is generated with the correct phase sequence of the three-phase network no change of state of the Im causes pulse sequence and wrong phase sequence of the Three-phase network one pulse per period or several pulses of the pulse train can be extended the phase sequence is also monitored.

Durch Vorsehen einzelner Phasenfehlerüberwachungen oder durch die Kombination der Phasenfehlerüberwa chungen ist die erfindungsgemäße Schaltungsanordnung vielseitig einsetzbar, wobei die kurze Reaktionszeit bei jedem nicht dauerhaften Drehstromnetzfehler ein Ausschalten der nachgeschalteten Anlage aufgrund de ren eigener Schutzeinrichtungen verhindert.By providing individual phase error monitors or by combining the phase error monitor chungen is the circuit arrangement according to the invention versatile, the short response time for every non-permanent three-phase network fault Switching off the downstream system due to de prevent their own protective devices.

Es soll kurz auf die Phasenfehler, die durch die Er findung überwacht werden können, eingegangen werden. Ein Phasenspannungsausfall mit oder ohne Rückspannung oder ein Ausfall einer, zweier oder dreier Phasen kann durch Drahtbruch an beliebiger Stelle bzw. Ver bindung oder durch Sicherungsausfall im Drehstromnetz vorkommen. Je nach noch parallelgeschalteter Lastart (ohmisch, kapazitiv oder induktiv) wird eine Rück spannung erzeugt oder es gibt einen Totalspannungs ausfall. Eine Unterspannung als Phasenfehler entsteht durch Netzfehler bei Kurzschlüssen, großen Lastwech seln oder zu hoher Last auf einer, zwei oder allen drei Phasen. Eine Phasenspannungsasymmetrie wird zum Beispiel durch ungleichmäßige Lastverteilung der an geschlossenen Verbraucher am Netz erzeugt. Ein Pha senversatz entsteht bei Phasenspannungsasymmetrie und bei Rückspannung durch Motoren, die als Generatoren durch Spannungsausfall einer Phase weiterdrehen. Auch in Verbindung mit defekter Anlage mit EMV-Filtern, die gegen leitungsgebundene Störungen eingesetzt sind, kann ein Phasenversatz auftreten. Ein Fehler in der Phasenfolge, d. h. ein Fehler hinsichtlich des Drehfeld-Rechtsdrehsinnes wird gleichfalls als Pha senfehler betrachtet.It should briefly refer to the phase errors caused by the Er can be monitored. A phase voltage failure with or without reverse voltage or a failure of one, two or three phases can be broken at any point or ver binding or due to a fuse failure in the three-phase network occurrence. Depending on the type of load still connected in parallel (ohmic, capacitive or inductive) becomes a return voltage generated or there is a total voltage failure. An undervoltage occurs as a phase error due to network faults in the event of short circuits, large load changes selen or too high load on one, two or all three phases. A phase voltage asymmetry becomes Example due to uneven load distribution closed consumers generated on the network. A Pha offset occurs with phase voltage asymmetry and in the event of reverse voltage from motors acting as generators continue to turn due to a power failure of one phase. Also in connection with a defective system with EMC filters, that are used against wired interference there may be a phase shift. A mistake in the phase sequence, d. H. an error regarding the Rotating field clockwise rotation is also called Pha considered errors.

Ausführungsbeispiele der Erfindung sind in der Zeich nung dargestellt und werden in der nachfolgenden Be schreibung näher erläutert. Es zeigenEmbodiments of the invention are in the drawing tion and are described in the following section spelling explained in more detail. Show it

Fig. 1 - eine schaltungsgemäße Ausgestal tung eines ersten Ausführungsbei spiels der Erfindung, das zur Überwachung des Phasenspannungs ausfalls, der Asymmetrie der Pha senspannungen und des Phasenspan nungsversatzes dient, Fig. 1 - one circuitry Ausgestal tung Ausführungsbei a first game of the invention, the failure to monitor the phase voltage, the asymmetry of the Pha senspannungen and phase clamping voltage is offset

Fig. 2 - eine Impulsdarstellung der in dem Ausführungsbeispiel nach Fig. 1 verwendeten logischen Schaltungs anordnung,Arrangement a pulse representation of the logic circuit used in the embodiment of Figure 1, - Fig. 2.

Fig. 3 - eine schaltungsgemäße Ausgestal tung eines zweiten Ausführungs beispiels der vorliegenden Erfin dung, mit der zusätzlich zur Überwachung entsprechend Fig. 1 die drei Phasenspannungen auf die Höhe der positiven Halbwellen bzw. auf die Höhe der effektiven Spannung überwacht werden können, Fig. 3 - one circuitry Ausgestal dung processing of a second execution of the present OF INVENTION with which the three phase voltages can be monitored for the amount of the positive half waves or the amount of the effective voltage in addition to monitoring corresponding to Figure 1.

Fig. 4 - Impulsdiagramme zur Erläuterung der Funktionsweise der Fig. 3, Fig. 4 - timing charts for explaining the operation of Figure 3.

Fig. 5 - eine schaltungsgemäße Ausgestal tung eines dritten Ausführungs beispiels der vorliegenden Erfin dung, bei der zusätzlich zu der Anordnung nach Fig. 1 bzw. Fig. 3 die Phasenspannungsfolge auf Rechtsdrehsinn Überwacht wird, und Fig. 5 - a circuit configuration of a third embodiment example of the present inven tion, in which in addition to the arrangement of Fig. 1 and Fig. 3, the phase voltage sequence is monitored for clockwise rotation, and

Fig. 6 - ein Impulsdiagramm, das zur Er läuterung der Funktionsweise der Schaltungsanordnung nach Fig. 5 bei richtiger Phasenfolge dient, Fig. 6 - a pulse diagram for the operation of the circuit arrangement He purification of FIG 5 is used in correct phase sequence.

Fig. 7 - ein Impulsdiagramm, das zur Er läuterung der Funktionsweise der Schaltungsanordnung nach Fig. 5 bei falscher Phasenfolge dient, und Fig. 7 - a timing diagram, which serves to explain the operation of the circuit arrangement according to FIG. 5 with the wrong phase sequence, and

Fig. 8 - ein Impulsdiagramm, das zur Er läuterung der Phasenspannungs überwachung des dritten Ausfüh rungsbeispiels dient. Fig. 8 - a timing diagram, which serves to explain the phase voltage monitoring of the third exemplary embodiment.

Die in Fig. 1 dargestellte Schaltungsanordnung dient zur Überwachung des Phasenspannungsausfalls von ei ner, zwei oder drei Phasen total oder mit Rückspan nung sowie der Asymmetrie der Phasenspannungen und des Phasenspannungsversatzes, wobei die Toleranzwerte für die Rückspannung, die Asymmetrie und den Phasen spannungsversatz einstellbar sind.The circuit arrangement shown in Fig. 1 is used to monitor the phase voltage failure of egg ner, two or three phases total or with Rückspan voltage and the asymmetry of the phase voltages and the phase voltage offset, the tolerance values for the reverse voltage, the asymmetry and the phase voltage offset are adjustable.

In Fig. 1 sind die drei Phasenleiter L1, L2, L3 des Drehstromnetzes, das beispielsweise eine Nennspannung von 3 AC, 400 V, 50 Hz aufweisen kann, über jeweils einen Spannungsteiler R1, R4, R2, R5, R3, R6 zu einem Sternpunkt zusammengeschaltet, der an Masse GND liegt. Jeweils zwei Phasenleiter sind mit den Eingän gen eines Komparators mit einem Ausgang LOW/HIGH ak tiv verbunden, wobei die Phasenleiter L1, L2 am Kom parator IC2, die Phasenleiter L2, L3 am Komparator IC2 und die Phasenleiter L3, L1 am Komparator IC3 liegen. Weiterhin sind Komparatoren IC4, IC5 und IC6 vorgesehen, deren einer Eingang am Sternpunkt, d. h. an Masse, liegen, während der jeweils andere Eingang mit jeweils einem Phasenleiter L1, L2, L3 verbunden ist. Die Ausgänge der Komparatoren IC4 sind jeweils mit einem Eingang eines Exklusiv-NOR-Gatters IC12, die Ausgänge der Komparatoren IC2 und IC5 sind je weils mit den Eingängen eines Exclusiv-NOR-Gatters IC13 und die Ausgänge der Komparatoren IC3 und IC6 jeweils mit den Eingängen eines Exklusiv-NOR-Gatters IC14 verbunden. Die Ausgänge der drei Gatter IC12, IC13 und IC14 sind an die Eingänge eines ODER-Gatters IC15 angeschlossen, dessen Ausgang mit dem nicht in vertierenden Eingang eines Komparators IC20 mit offe nem Kollektor geschaltet ist, an dessen invertieren den Eingang Masse GND liegt.In Fig. 1, the three phase conductors L1, L2, L3 of the three-phase network, which may have a nominal voltage of 3 AC, 400 V, 50 Hz, for example, via a voltage divider R1, R4, R2, R5, R3, R6 to a star point interconnected, which is connected to ground GND. In each case two phase conductors are actively connected to the inputs of a comparator with an output LOW / HIGH, the phase conductors L1, L2 at the comparator IC2, the phase conductors L2, L3 at the comparator IC2 and the phase conductors L3, L1 at the comparator IC3. Comparators IC4, IC5 and IC6 are also provided, one input of which is connected to the star point, ie to ground, while the other input is connected to a phase conductor L1, L2, L3. The outputs of the comparators IC4 are each with an input of an exclusive NOR gate IC12, the outputs of the comparators IC2 and IC5 are each with the inputs of an exclusive NOR gate IC13 and the outputs of the comparators IC3 and IC6 are each with the inputs of an exclusive NOR gate IC14. The outputs of the three gates IC12, IC13 and IC14 are connected to the inputs of an OR gate IC15, the output of which is connected to the non-inverting input of a comparator IC20 with an open collector, the inverting of which is the input ground GND.

Der Ausgang des Komparators IC20 ist einerseits über einen Einstellwiderstand R12 und einen Festwiderstand R11 an die positive Versorgungsspannung angelegt und andererseits über einen niederohmigen Widerstand R13 mit einem Kondensator C3 verbunden, der mit seinem zweiten Anschluß an der negativen Versorgungsspannung liegt. Die Widerstände R11, R12 und der Kondensator C3 bilden ein RC-Glied, dessen Zeitkonstante über den Einstellwiderstand verstellbar ist. Der Kondensator C3 ist an den invertierenden Eingang eines Kompara tors IC21 mit offenem Kollektor-Ausgang angeschlos sen, dessen nicht invertierender Eingang an einer Schwellenspannung V+_ref liegt. Der Ausgang des Kompara tors IC21 ist mit einer monostabilen Kippstufe M ver bunden, das beispielsweise ein nicht dargestelltes Relais steuert. Das Relais steuert wiederum den nicht dargestellten Verbraucher, der bei Auftreten des Pha senfehlers bzw. Phasenausfalls abgeschaltet wird. Der Verbraucher kann ein Motor in Anlagen, z. B. für ei nen Kran oder einen Aufzug, sein.The output of the comparator IC20 is applied to the positive supply voltage on the one hand via an adjusting resistor R12 and a fixed resistor R11, and on the other hand is connected via a low-resistance resistor R13 to a capacitor C3 which has its second connection to the negative supply voltage. The resistors R11, R12 and the capacitor C3 form an RC element, the time constant of which can be adjusted via the setting resistor. The capacitor C3 is connected to the inverting input of a comparator IC21 with an open collector output, the non-inverting input of which lies at a threshold voltage V + _ref . The output of the comparator IC21 is connected to a monostable multivibrator M which, for example, controls a relay, not shown. The relay in turn controls the consumer, not shown, which is switched off when the phase error or phase failure occurs. The consumer can use a motor in systems such. B. for egg NEN crane or an elevator.

Mit dem Einstellwiderstand R12 kann die Toleranzgren ze der Rückspannung (z. B. 85%) der Spannungsasym metrie (z. B. ± 15%) und des entsprechenden Phasen versatzes eingestellt werden, wobei alle drei Größen naturgesetzlich in zeitlicher Verbindung stehen.The tolerance limits can be adjusted with the setting resistor R12 the reverse voltage (e.g. 85%) of the voltage asym metry (e.g. ± 15%) and the corresponding phase offset can be set, with all three sizes are in a temporal connection by natural law.

Die Funktionsweise soll anhand der Darstellung der Signale nach Fig. 2 näher erläutert werden. In Fig. 2 oben sind die Phasenspannungen der drei Phasenleiter gegen Masse dargestellt. Die drei Komparatoren IC4, IC5, IC6 vergleichen jeweils die Phasenspannungen der Phasenleiter L1, L2, L3 mit Masse, d. h. die Ausgänge der drei Komparatoren schalten beim Durchgang der Phasenspannung durch Null jeweils von HIGH auf LOW bzw. von LOW auf HIGH. Die Impulssignale am Ausgang der Komparatoren IC4, IC5, IC6 sind jeweils in den oberen drei Signalreihen dargestellt.The mode of operation will be explained in greater detail on the basis of the representation of the signals according to FIG. 2. In Fig. 2 above, the phase voltages of the three phase conductors are shown against ground. The three comparators IC4, IC5, IC6 each compare the phase voltages of the phase conductors L1, L2, L3 to ground, ie the outputs of the three comparators switch from HIGH to LOW or from LOW to HIGH when the phase voltage passes through zero. The pulse signals at the output of the comparators IC4, IC5, IC6 are each shown in the top three signal rows.

Die Komparatoren IC1, IC2, IC3 vergleichen jeweils die Phasenspannungen der Phasenleiter untereinander, wobei ihre Ausgänge jeweils von HIGH auf LOW bzw. von LOW auf HIGH schalten, wenn die Spannungen sich kreu zen. Die Ausgangssignale der Komparatoren IC1, IC2, IC3 sind in der vierten bis sechsten Signalreihe der Fig. 2 dargestellt. Die nächsten drei Signalzüge zei gen die Signale am Ausgang der Exklusiv-NOR-Gatter IC12, IC13, IC14, und der unterste Signalzug zeigt die Impulsfolge am Ausgang des ODER-Gatters IC15. Wenn das Drehstromnetz fehlerlos ist, besteht die Impulsfolge aus kontinuierlich aneinandergereihten Rechteck-Impulsen gleicher Breite. The comparators IC1, IC2, IC3 each compare the phase voltages of the phase conductors with one another, their outputs switching from HIGH to LOW or from LOW to HIGH when the voltages cross. The output signals of the comparators IC1, IC2, IC3 are shown in the fourth to sixth signal series in FIG. 2. The next three signal trains show the signals at the output of the exclusive NOR gates IC12, IC13, IC14, and the bottom signal train shows the pulse train at the output of the OR gate IC15. If the three-phase network is faultless, the pulse train consists of continuously arranged rectangular pulses of the same width.

Wenn der Ausgang des ODER-Gatters IC15 HIGH ist, ist der Kollektor-Ausgang des Komparators offen, d. h. der Kondensator C3 des RC-Gliedes R11/R12, C3 lädt sich mit der vorgegebenen Zeitkonstanten auf, während der Kondensator C3 sich beim anderen Schaltzustand (LOW) des IC15, bei dem der Ausgang des Komparators IC20 auf LOW liegt, über den niederohmigen Widerstand R13 schlagartig entlädt.When the output of the OR gate IC15 is HIGH the comparator's collector output open, d. H. of the Capacitor C3 of the RC element R11 / R12, C3 charges with the specified time constant during the Capacitor C3 in the other switching state (LOW) of the IC15, in which the output of the comparator IC20 is LOW, via the low-resistance resistor R13 suddenly discharged.

Die Ladespannung des Kondensators C3 wird während des Aufladens am Komparator IC21 mit der Schwellenspan nung V+_ref verglichen, wobei bei Erreichen bzw. Über schreiten des Schwellenwertes ein als Fehlersignal verwendbares Signal am Ausgang des Komparators IC21 auftritt, das von dem Monoflop M gespeichert wird, wodurch ein nicht dargestelltes Relais angesteuert werden kann.The charging voltage of the capacitor C3 is compared with the threshold voltage V + _ref during charging at the comparator IC21, and when the threshold value is reached or exceeded, a signal which can be used as an error signal occurs at the output of the comparator IC21 and is stored by the monoflop M, as a result of which a relay, not shown, can be controlled.

Im vorliegenden Ausführungsbeispiel ist die Zeitkon stante des RC-Gliedes R11/R12, C3 so eingestellt, daß im normalen fehlerfreien Betriebszustand des Dreh stromnetzes mit Verbraucher die Ladespannung des Kon densators C3 innerhalb der am Ausgang von IC15 lie genden Impulszeit nie die Schwellenspannung des Kom parators IC21 erreicht. Wenn jedoch ein Phasenspan nungsausfall, eine Asymmetrie der Phasenspannung oder ein Phasenspannungsversatz auftritt, werden die Im pulse der am Ausgang des ODER-Gatters IC15 unter schiedlich lang, so daß die Ladespannung des Konden sators C3 während eines aufgrund des aufgetretenen Phasenfehlers verlängerten Impulses die Schwellen spannung des Komparators IC21 erreicht bzw. über schritten wird, so daß ein Fehlersignal an dessen Ausgang auftritt. Dieses Fehlersignal wird zur Steue rung des Abschaltens des Verbrauchers verwendet. In the present exemplary embodiment, the time con constant of the RC element R11 / R12, C3 set so that in the normal error-free operating state of the shoot power network with consumers the charging voltage of the Kon capacitor C3 within the at the output of IC15 the pulse voltage of the comm parators IC21 reached. However, if a phase chip failure, an asymmetry of the phase voltage or a phase voltage offset occurs, the Im pulse at the output of the OR gate IC15 below of different lengths, so that the charging voltage of the condenser sator C3 during a due to the occurred Phase error extended pulse the thresholds voltage of the comparator IC21 reached or above is stepped so that an error signal at the Output occurs. This error signal becomes control used to switch off the consumer.

Kerngedanke dieses Ausführungsbeispieles ist, daß aus dem Vergleich der Phasenspannungen untereinander und aus dem Vergleich der Phasenspannungen mit der am Sternpunkt vorgegebenen Spannung, d. h. mit Masse, und durch Verarbeiten dieser Vergleichssignale in einer logischen Schaltung eine Impulsfolge mit Impul sen gleicher Impulszeit hergestellt wird, wenn keine Phasenfehler auftreten. Durch den jeweiligen Impuls der Impulsfolge wird eine Zeitablaufschaltung, die von dem RC-Glied R11/R12, C3 gebildet wird, gestartet und gestoppt bzw. gelöscht, wobei festgestellt wird, ob die abgelaufene Zeit eine vorgegebene Zeit über schreitet, indem jeweils die Ladespannung des Konden sators mit der Schwellenspannung verglichen wird. Die vorgegebene Zeit wird somit aus der Zeitkonstanten und der Schwellenspannung gebildet.The main idea of this exemplary embodiment is that the comparison of the phase voltages with each other and from the comparison of the phase voltages with the am Star point predetermined voltage, d. H. with mass, and by processing these comparison signals in a logic circuit a pulse train with pulse same pulse time is produced if none Phase errors occur. Through the respective impulse the pulse train becomes a timing circuit that is formed by the RC element R11 / R12, C3 started and stopped or deleted, whereby it is determined whether the elapsed time is over a predetermined time progresses by charging the condensate sators is compared with the threshold voltage. The The specified time thus becomes the time constant and the threshold voltage.

In Fig. 3 ist eine weitere Ausführungsform der erfin dungsgemäßen Schaltung dargestellt, wobei der obere Teil der Schaltung nach Fig. 1 entspricht und der untere Teil eine Schaltungsanordnung zur Überwachung der drei Phasenspannungen auf die Höhe der positiven und negativen Halbwellen bzw. auf die Höhe der effek tiven Spannung bildet. Wenn nur die drei Phasenspan nungen überwacht werden sollen, fällt der Schaltungs teil von IC20 bis IC21 weg.In Fig. 3, a further embodiment of the circuit according to the invention is shown, the upper part of the circuit corresponding to Fig. 1 and the lower part of a circuit arrangement for monitoring the three phase voltages to the level of the positive and negative half-waves or to the level of effective tension. If only the three phase voltages are to be monitored, the circuit part from IC20 to IC21 is omitted.

Es wird hier lediglich der Teil der Schaltungsanord nung beschrieben, der sich zu Fig. 1 unterscheidet.Only the part of the circuit arrangement which differs from FIG. 1 is described here.

Die einzelnen Phasenleiter hinter den Widerständen R1, R2, R3 sind jeweils für die positiven Halbwellen mit ersten Eingängen von Komparatoren verbunden, d. h. der Phasenleiter L1, L2 und L3 mit den Komparatoren IC7, IC8 und IC9, wobei der andere Eingang der Kom paratoren IC7 bis 1C9 mit einer positiven Referenz- bzw. Schwellenspannung V+_ref, verbunden sind. Die Kom paratoren weisen alle einen offenen Kollektor-Ausgang auf, d. h. ihre Ausgänge sind entweder offen oder schalten auf die negative Versorgungsspannung durch und liegen somit auf LOW.The individual phase conductors behind the resistors R1, R2, R3 are each connected to the first inputs of comparators for the positive half-waves, ie the phase conductors L1, L2 and L3 to the comparators IC7, IC8 and IC9, the other input of the comparators IC7 to 1C9 are connected to a positive reference or threshold voltage V + _ref . The comparators all have an open collector output, ie their outputs are either open or switch through to the negative supply voltage and are therefore LOW.

Mit dem Ausgang des ODER-Gatters IC15 sind zwei in Reihe liegende Widerstände R8 und R9 verbunden, wo bei letzterer als Einstellwiderstand ausgebildet ist, und an seinem zweiten Anschluß mit den Ausgängen der Komparatoren IC7 bis IC9 sowie mit einem niederohmi gen Entladewiderstand R10 verbunden ist, an dessen anderem Anschluß zur negativen Versorgungsspannung hin ein Kondensator C2 und der invertierende Eingang eines Komparators IC22 mit offenem Kollektor-Ausgang liegt. Am nicht invertierenden Eingang ist eine Schwellenspannung V+_ref vorgesehen, und der Ausgang des Komparators IC22 ist mit der monostabilen Kippstufe M verbunden. In ähnlicher Weise wie in Fig. 1 bilden die Widerstände R8, R9 und der Kondensator C2 ein Zeitglied, wobei der Kondensator C2 abhängig von der durch das Zeitglied vorgegebenen Zeitkonstanten auf ladbar bzw. entladbar ist.With the output of the OR gate IC15 two series resistors R8 and R9 are connected, where the latter is designed as an adjusting resistor, and is connected at its second connection to the outputs of the comparators IC7 to IC9 and to a low-resistance discharge resistor R10, at its other connection to the negative supply voltage there is a capacitor C2 and the inverting input of a comparator IC22 with an open collector output. A threshold voltage V + _{ref is} provided at the non-inverting input, and the output of the comparator IC22 is connected to the monostable multivibrator M. In a similar way to FIG. 1, the resistors R8, R9 and the capacitor C2 form a timing element, the capacitor C2 being able to be charged or discharged depending on the time constant specified by the timing element.

Die Funktonsweise soll im Zusammenhang mit Fig. 4 beschrieben werden. In Fig. 4 oben sind in vergrößer ter Weise drei Phasenspannungen dargestellt, die Im pulse darunter sind Bestandteil der am Ausgang des ODER-Gatters IC15 liegenden Impulsfolge, das dritte Signal von oben zeigt das Signal am Ausgang der Kom paratoren IC7, IC8, IC9, und die unterste Signaldar stellung zeigt den Eingang des Komparators IC22. The mode of operation will be described in connection with FIG. 4. In Fig. 4 above three phase voltages are shown in an enlarged manner, the pulses below are part of the pulse sequence located at the output of the OR gate IC15, the third signal from above shows the signal at the output of the comparators IC7, IC8, IC9, and the lowest signal position shows the input of the comparator IC22.

Im vorliegenden Ausführungsbeispiel wird der Fall erfaßt, bei dem die Höhe aller drei Phasenspannungen überwacht wird; wenn nur eine Phasenspannung schwankt wird dies durch die Schaltungsanordnung nach Fig. 1 erfaßt, da die Phasenspannungen asymmetrisch zuein ander werden. Wenn der Impuls am Ausgang des ODER- Gatters IC15 auftritt, ist der gemeinsame Ausgang der Komparatoren IC7, IC8, IC9 offen, so daß der Konden sator C2 sich entsprechend Fig. 4 über den Ausgang des ODER-Gatters 15, die Widerstände R8 und R9 bzw. R10 aufladen kann. Dazu wird die Aufladezeit durch die von den Widerständen R8 und R9 und dem Kondensa tor C2 vorgegebenen Zeitkonstanten bestimmt. Wenn die jeweilige Phasenspannung die an den Eingängen der Komparatoren liegende Referenzspannung erreicht, schaltet ihr Ausgang auf LOW, wodurch sich der Kon densator C2 über R10 und den zur negativen Versor gungsspannung durchgeschalteten Ausgang schlagartig entladen kann.In the present exemplary embodiment, the case is detected in which the level of all three phase voltages is monitored; if only one phase voltage fluctuates, this is detected by the circuit arrangement according to FIG. 1, since the phase voltages become asymmetrical to one another. When the pulse occurs at the output of the OR gate IC15, the common output of the comparators IC7, IC8, IC9 is open, so that the capacitor C2 is corresponding to FIG. 4 via the output of the OR gate 15 , the resistors R8 and R9 or can charge R10. For this purpose, the charging time is determined by the time constants specified by the resistors R8 and R9 and the capacitor C2. When the respective phase voltage reaches the reference voltage at the inputs of the comparators, its output switches to LOW, as a result of which the capacitor C2 can suddenly discharge via R10 and the output connected to the negative supply voltage.

Wenn die Spannungshöhe, d. h. der Anstieg der Spannung den richtigen Werten entspricht, ist die Zeitkonstan te des RC-Gliedes sowie die Schwellenspannung V+_ref am Komparator IC22 so gewählt, daß während der Aufladung des Kondensators C2 die Schwellenspannung des Kompa rators IC22 nicht erreicht wird. Wenn die Phasenspan nung beispielsweise niedriger ist, ist der Anstieg der Phasenspannung geringer, d. h. der Zeitpunkt, bei dem die Referenzspannung V+_ref erreicht wird, ver schiebt sich. Das bedeutet, daß der Ausgang an den Komparatoren IC7, IC8, IC9 später auf LOW schaltet, so daß die Ladespannung des Kondensators C2 die Schwellenspannung des Komparators IC22 überschreitet. Durch das Überschreiten gibt der Komparator IC22 ein Fehlersignal ab, das von der monostabilen Kippstufe M gespeichert wird und zum Abschalten des Verbrauchers verwendet wird. Im vorliegenden Fall entspricht die Schwellenspannung des Komparators IC22 der an den Komparatoren IC7 bis IC9 liegenden Referenzspannung. Dies muß nicht sein, da andere Spannungswerte gewählt werden können; durch diese Maßnahme kann jedoch die notwendige zur Verfügung zu stellende Spannungsviel falt verringert werden.If the voltage level, ie the increase in voltage corresponds to the correct values, the time constant of the RC element and the threshold voltage V + _ref on the comparator IC22 are selected such that the threshold voltage of the comparator IC22 is not reached during the charging of the capacitor C2. If the phase voltage is lower, for example, the rise in the phase voltage is smaller, ie the time at which the reference voltage V + _{ref is} reached is shifted. This means that the output at the comparators IC7, IC8, IC9 later switches to LOW, so that the charging voltage of the capacitor C2 exceeds the threshold voltage of the comparator IC22. If this is exceeded, the comparator IC22 emits an error signal which is stored by the monostable multivibrator M and is used to switch off the consumer. In the present case, the threshold voltage of the comparator IC22 corresponds to the reference voltage applied to the comparators IC7 to IC9. This does not have to be because other voltage values can be selected; this measure, however, can reduce the voltage gap required to be made available.

Im Gegensatz zu der Schaltungsanordnung nach Fig. 1 bzw. der im oberen Bereich liegenden Schaltungsanord nung wird bei der Schaltung zur Überwachung der Pha senspannungen die Aufladung des Kondensators C2 nicht durch den Impuls des ODER-Gatters IC15 gelöscht, son dern durch das Ausgangssignal eines der Komparatoren IC7 bis IC9. Ansonsten ist die Art der Überwachung die gleiche.In contrast to the circuit arrangement according to FIG. 1 or the circuit arrangement located in the upper area, the charging of the capacitor C2 is not deleted by the pulse of the OR gate IC15 in the circuit for monitoring the phase voltages, but rather by the output signal of one of the Comparators IC7 to IC9. Otherwise the type of monitoring is the same.

Im in Fig. 4 dargestellten Ausführungsbeispiel wird der Anstieg bei steigender Sinusflanke der Phasen spannung zu Überwachung gewählt; es kann jedoch auch die fallende Sinusflanke verwendet werden, wobei dann jedoch die Logikschaltung angepaßt werden muß.In the embodiment shown in Fig. 4, the increase in rising sine edge of the phase voltage is selected for monitoring; however, the falling sine edge can also be used, but the logic circuit must then be adapted.

In Fig. 5 ist ein weiteres Ausführungsbeispiel darge stellt, mit dem entsprechend Fig. 1 der Phasenspan nungsausfall, die Asymmetrie der Phasenspannungen und der Phasenspannungsversatz sowie entsprechend Fig. 2 die Höhe der Spannungen, hier auch nur die Höhe der positiven Halbwellen mit einer zusätzlichen Logik schaltung, sowie zusätzlich die Phasenspannungsfolge auf Rechtsdrehsinn überwacht wird. Die Phasenspan nungsfolge wird auf Rechtsdrehsinn mit den zusätzli chen Schaltungsteilen C1, R7, IC10, IC11 überwacht. In Fig. 5 a further embodiment is Darge, with the corresponding to Fig. 1, the phase voltage failure, the asymmetry of the phase voltages and the phase voltage offset and according to Fig. 2, the level of the voltages, here only the level of the positive half-waves with additional logic circuit, and in addition the phase voltage sequence is monitored for clockwise rotation. The phase voltage sequence is monitored for clockwise rotation with the additional circuit parts C1, R7, IC10, IC11.

Entsprechend Fig. 1 ist der Ausgang des Komparators IC1 mit dem einen Eingang des Exklusiv-NOR-Gatters IC12 verbunden. Weiterhin ist der Ausgang des IC1 mit einem Kondensator C1 verbunden, dessen anderer An schluß auf einen Eingang eines UND-Gatters IC10 ver bunden ist. Der andere Eingang des UND-Gatters IC10 ist an die positive Versorgungsspannung angeschlos sen, wobei zwischen den beiden Eingängen ein Wider stand R7 geschaltet ist. C1 und R7 bilden ein Diffe renzierglied und zusammen mit IC10 einen Differentia tor. Der Ausgang des UND-Gatters IC10 steht mit einem Eingang eines weiteren UND-Gatters IC11 in Verbin dung, dessen anderer Ausgang an den Ausgang des Kom parators IC4 angeschlossen ist. Der Ausgang des UND- Gatters IC11 geht auf den zweiten Eingang des Exklu siv-NOR-Gatters IC12.According to Fig. 1, the output of the comparator IC1 is connected to the one input of the exclusive-NOR gate IC12. Furthermore, the output of the IC1 is connected to a capacitor C1, the other end of which is connected to an input of an AND gate IC10. The other input of the AND gate IC10 is connected to the positive supply voltage, a resistor R7 being connected between the two inputs. C1 and R7 form a differentiator and together with IC10 a differentiator. The output of the AND gate IC10 is connected to an input of a further AND gate IC11, the other output of which is connected to the output of the comparator IC4. The output of the AND gate IC11 goes to the second input of the exclusive NOR gate IC12.

Die Funktionsweise dieses Schaltungsteils soll im weiteren unter Bezugnahme auf Fig. 6 beschrieben wer den. In den oberen zwei Signalzügen der Fig. 6 sind das Ausgängssignal des Komparators IC1 und des Kom parators IC4 entsprechend Fig. 5 dargestellt. Wenn der Ausgang des Komparators IC1 auf HIGH ist, hat der Kondensator C1 keine Ladungsspannung, da auf seinen beiden Anschlüssen HIGH liegt. Das bedeutet, daß am Ausgang des UND-Gatters, IC10 HIGH anliegt, und der Ausgang des UND-Gatters IC11 verhält sich wie der Ausgang des Komparators 4. Wenn der Komparator von HIGH auf LOW schaltet, geht der mit dem Ausgang des Komparators IC1 verbundene Anschluß des Kondensators C1 auf LOW, und entsprechend der Fig. 6 geht auch der andere Anschluß am IC10 auf LOW und lädt sich mit der Zeitkonstanten von C1 und R7 auf. Mit diesem Um schalten liegt an dem Eingang des UND-Gatters IC10 ein negatives und ein positives Signal an, und der Ausgang schaltet kurz von HIGH auf LOW, wie in Fig. 6 zu erkennen ist. Wenn der Kondensator sich halb auf geladen hat, schaltet der Ausgang des UND-Gatters IC10 wieder auf HIGH. Dieser kurze Impuls hat jedoch keinen Einfluß auf den Zustand des UND-Gatters IC11, da der zweite, an dem Komparator IC4 liegende Eingang zum Zeitpunkt des Auftretens des Impulses LOW war. Dies bedeutet, daß bei einer richtigen Phasenfolge der durch die Ladungsänderung des Kondensators C1 entstehende Impuls keinen Einfluß auf die von dem Exklusiv-NOR-Gatter erzeugte Impulsfolge hat. Somit verbleibt auch die Impulsfolge am Ausgang des ODER- Gatters IC15 in der gleichen zeitlichen Abfolge wie in Fig. 1, und in entsprechender Weise arbeitet der Komparator IC20, das RC-Glied R11, R12, C3 und der Komparator IC21.The operation of this circuit part will be described below with reference to FIG. 6 who. In the upper two signal trains of FIG. 6 are shown the Ausgängssignal of comparator IC1 and the comparator is Kom IC4 corresponding to Fig. 5. When the output of the comparator IC1 is HIGH, the capacitor C1 has no charge voltage because its two terminals are HIGH. This means that IC10 is HIGH at the output of the AND gate, and the output of the AND gate IC11 behaves like the output of the comparator 4 . When the comparator switches from HIGH to LOW, the connection of the capacitor C1 connected to the output of the comparator IC1 goes to LOW, and according to FIG. 6 the other connection to the IC10 also goes to LOW and charges with the time constants of C1 and R7 on. With this switchover, there is a negative and a positive signal at the input of the AND gate IC10, and the output switches briefly from HIGH to LOW, as can be seen in FIG. 6. When the capacitor is half charged, the output of the AND gate IC10 switches to HIGH again. However, this short pulse has no influence on the state of the AND gate IC11, since the second input, which is connected to the comparator IC4, was LOW at the time the pulse occurred. This means that with a correct phase sequence, the pulse resulting from the change in charge of the capacitor C1 has no influence on the pulse sequence generated by the exclusive NOR gate. The pulse train at the output of the OR gate IC15 thus also remains in the same time sequence as in FIG. 1, and the comparator IC20, the RC element R11, R12, C3 and the comparator IC21 operate in a corresponding manner.

Wenn die Phasenfolge vertauscht ist, wie in Fig. 7 dargestellt ist, wird ein entsprechender Impuls der Impulsfolge am Ausgang vom Exklusiv-NOR-Gatter IC12 durch den am Ausgang des UND-Gatters IC10 kurz auf tretenden Impuls verlängert, da gleichzeitig der Aus gang von IC4 HIGH ist, wodurch auch am Ausgang des ODER-Gatters IC15 ein entsprechend verlängerter Im puls vorhanden ist. Aufgrund der Verlängerung des bzw. der Impulse schaltet der Komparator IC21, wie in Fig. 1 beschrieben wurde, und es wird ein Fehlersi gnal geliefert, das das Auftreten eines Phasenfehlers anzeigt.If the phase sequence is reversed, as shown in Fig. 7, a corresponding pulse of the pulse sequence at the output of the exclusive NOR gate IC12 is extended by the pulse occurring briefly at the output of the AND gate IC10, since at the same time the output from IC4 is HIGH, which means that a correspondingly extended pulse is also present at the output of the OR gate IC15. Due to the lengthening of the pulse or pulses, the comparator IC21 switches as described in FIG. 1, and an error signal is provided which indicates the occurrence of a phase error.

Mit dem unteren Teil der Schaltung wird, wie in Fig. 3, die Höhe der Phasenspannung überwacht. Im vorlie genden Fall ist der Widerstand R14 mit den Ausgängen der drei Komparatoren IC7, IC8, IC9 in Reihe zwischen die Widerstände R8 und R9 geschaltet und zusätzlich eine logische Schaltung vorgesehen, die über die Im pulsfolge der reduzierten Anzahl an Komparatoren an gepaßt wird.With the lower part of the circuit, as in FIG. 3, the level of the phase voltage is monitored. In the vorlie case, the resistor R14 is connected in series with the outputs of the three comparators IC7, IC8, IC9 between the resistors R8 and R9, and a logic circuit is additionally provided which is adapted to the pulse sequence of the reduced number of comparators.

In Fig. 5 ist das UND-Gatter IC16 mit seinen Eingän gen einerseits an den Ausgang des Komparators IC4 und andererseits an den Ausgang des Exklusiv-NOR-Gatters IC14 angeschlossen, ein weiteres UND-Gatter IC17 ist mit seinen Eingängen einerseits an den Ausgang des Komparators IC5 und andererseits an den Ausgang des Exklusiv-NOR-Gatters IC12 und ein drittes UND-Gatter IC18 ist mit seinen Eingängen einerseits an den Aus gang des Komparators IC6 und andererseits an den Aus gang des Exklusiv-NOR-Gatters IC13 angeschlossen. Alle Ausgänge der UND-Gatter IC16 bis 1C18 gehen auf ein ODER-Gatter IC19, das in ähnlicher Weise wie in Fig. 3 mit dem Widerstand R8 verbunden ist. Die Im pulsfolge am Ausgang des ODER-Gatters 19 unterschei det sich von der in Fig. 2 dargestellten Impulsfolge des ODER-Gatters 15 darin, daß ein Impuls weggelassen wird, wie in Fig. 8 gezeigt ist.In Fig. 5, the AND gate IC16 with its inputs on the one hand connected to the output of the comparator IC4 and on the other hand to the output of the exclusive NOR gate IC14, a further AND gate IC17 is on the one hand with its inputs to the output of Comparator IC5 and on the other hand to the output of the exclusive NOR gate IC12 and a third AND gate IC18 is connected with its inputs on the one hand to the output of the comparator IC6 and on the other hand to the output of the exclusive NOR gate IC13. All outputs of the AND gates IC16 to 1C18 go to an OR gate IC19 which is connected to the resistor R8 in a manner similar to that in FIG. 3. The pulse train at the output of the OR gate 19 differs from the pulse train of the OR gate 15 shown in FIG. 2 in that a pulse is omitted, as shown in FIG. 8.

Die Funktionsweise der Schaltung auf Überwachung der Höhe der Phasenspannung nach Fig. 5 entspricht der Funktionsweise nach Fig. 3, mit der Ausnahme, daß der über die Widerstände R8 und R9 aufgeladene Kondensa tor sich zuerst über den Widerstand R14 langsam ent lädt (Fig. 8 unten) und dann über die Parallelschal tung der Widerstände R8 und R14 schneller auf 0 ent lädt. Durch diese Beschaltung ist ein besserer Schutz gegen Störungen gegeben.The operation of the circuit for monitoring the level of the phase voltage according to FIG. 5 corresponds to the operation according to FIG. 3, with the exception that the capacitor charged via the resistors R8 and R9 is first slowly discharged via the resistor R14 ( FIG. 8 below) and then faster discharged to 0 via the parallel connection of resistors R8 and R14. This circuit provides better protection against interference.

Die Impulsfolge am ODER-Gatter 19 kann in ähnlicher Weise durch eine andere Beschaltung der Eingänge der UND-Gatter gewonnen werden. Dabei werden die Eingänge jeweils mit den Ausgängen der Komparatoren IC1 bis IC3 und IC4 bis IC6 geschaltet.The pulse sequence at the OR gate 19 can be obtained in a similar manner by connecting the inputs of the AND gates differently. The inputs are switched with the outputs of the comparators IC1 to IC3 and IC4 to IC6.

Claims

1. A method for monitoring phase errors of a three-phase AC network, in which the zero crossings of the phase voltages of the respective phase are determined and the zero-crossing signals are evaluated to generate a pulse train which is used for monitoring, characterized in that the intersections between In each case two phase voltages are detected and also used as intersection point signals to form the pulse sequence, the level state of the pulse sequence changing by the alternating successive zero-point and intersection signals, that depending on each pulse or given impulses of the pulse sequence, a time course is started and that with an error-free three-phase network, the time lapse is stopped within a predetermined time and an error signal is emitted when the specified time is reached or exceeded.

2. The method according to claim 1, characterized in net that the time lapse by charging or discharging a capacitor of an RC element becomes.

3. The method according to claim 1 or claim 2, because characterized in that the predetermined time by charging or discharging a capacitor ei RC element to a predetermined voltage is realized.

4. The method according to any one of claims 1 to 3, because characterized in that the time constant of the RC element is chosen so that the faultless Three-phase network does not meet the specified voltage is achieved.

5. The method according to any one of claims 1 to 4, there characterized in that for determining the Phase failure, the asymmetry of the phase span and the phase offset the pulse train from the zero crossing signals and the signals the intersection between two phases tensions are formed in such a way that faultless three-phase network with a pulse train Rectangular pulses of the same predetermined width is generated, which occurs when the rotation is incorrect Change power grid to different widths dern, and that the width of the rectangular pulses is compared with the specified time lapse, where each square pulse starts the passage of time and deletes and determines whether the time reached or exceeded is.

6. The method according to any one of claims 1 to 5, there characterized in that for monitoring the Height of the three phase voltages the given Time through the time between a zero crossing the respective phase voltage and the cut point of the respective phase voltage with a Reference voltage or by the time between an intersection of two phase chips each and the intersection of one of each two phase voltages with a reference voltage is determined, the passage of time over a Comparison of the level of the respective phase voltage with a predetermined voltage, preferably the Reference voltage is stopped.

7. The method according to any one of claims 1 to 6, there characterized in that for monitoring the Phase sequence using a zero through gang signal and the intersection signal between between two phases a short pulse is generated with the correct phase sequence of the rotation power network no change in pulse width of a or more pulses of the pulse train and the wrong phase sequence of the three-phase current network one or more impulses of the impulse fol ge extended.

8. Circuit arrangement for monitoring phases failure of a three-phase three-phase network with egg ner first circuit for determining the zero passages of the respective phase voltages and a logic circuit for evaluation device of the zero crossing signals, characterized records that a second circuit (IC1 to IC3) to determine the intersection between two phase voltages are provided, the output signals of the logic circuit arrangement (IC12 to 1C15) are fed where at the logic circuitry on her Output delivers a pulse train and with a Time and comparison circuit (R11, R12, C3, IC21) which is connected by the pulse follow started timing with a given one compares the time and when it is exceeded Error signal and that a third scarf device for emitting signals to stop the Time course depending on the phase voltages is provided, with a faultless three-phase current network the timing within the given Time stops.

9. Circuit arrangement according to claim 8, characterized characterized that the time and comparative switch on with the logic circuit ver bound RC link (R11, R12, C3) with a front given time constant, the loading voltage compared to a threshold voltage becomes.

10. Circuit arrangement according to claim 8 or 9, there characterized by that the passage of time through Start and end of charging or discharging the RC element (R11, R12, C3, R8, R9, C2) specified is.

11. Circuit arrangement according to one of claims 8 to 10, characterized in that the logical Circuit arrangement as a third circuit for Output a signal to stop the time is used, the edges of the rectangle-Im pulse of the pulse sequence both starting and also control the stopping of the timing.

12. Circuit arrangement according to one of claims 8 to 10, characterized in that the third Circuit for emitting a signal to stop the timing as a comparison circuit (IC7, IC8, IC9) is formed, the respective Ver phase voltages with a reference voltage equal and if the reference chip is exceeded signal to stop the timing finished.

13. Circuit arrangement according to one of claims 8 to 12, characterized in that the logical Circuit arrangement (IC12 to 1C15) with a first and second time and comparison circuit (R8, R9, C2; R11, R12, C3) connected and that the comparison circuit (IC7, IC8, IC9) to compare the respective phase voltage with a reference voltage with the second Time and comparison circuit (R8, R9, C2) ver is bound.

14. Circuit arrangement according to one of claims 8 to 13, characterized in that the logical Circuit arrangement AND gate, exclusive NOR Has gate and / or OR gate.

15. Circuit arrangement according to one of claims 8 to 14, characterized in that the first Circuit for determining the zero crossings of the phase voltages and the second circuit to determine the intersection of the phases voltages from comparators (IC1 to IC6) best hen.

16. Circuit arrangement according to one of claims 8 to 15, characterized in that the Ver DC comparators (IC7 to IC9) points.

17. Circuit arrangement according to one of claims 8 to 16, characterized in that the contra stood (R12, R9) of the RC element (R11, R12, C3; R8, R9, C2) is adjustable.

18. Circuit arrangement according to one of claims 8 to 17, characterized in that between the Logic circuit output (IC12 to IC15) and the timing and comparison circuit (R11, R12, C3, IC21) a comparator (IC20) with open col Lector output is switched.

19. Circuit arrangement according to one of claims 8 to 18, characterized in that the output one comparator each of the first circuit to determine the zero crossings of the phases voltage and a comparator of the second Circuit for determining the intersection of the Phase voltages to an exclusive NOR Gates (IC12, IC13, IC14) are connected, the Outputs connected to an OR gate (IC15) are.

20. Circuit arrangement according to one of claims 8 to 19, characterized in that the logical Circuit arrangement a circuit (C1, R7, IC10, IC11) to generate a short pulse has that with the output of a comparator the first circuit and the output of a com parators of the second circuit is connected the logic circuit the generated kur zen pulse processed so that it at feh no pulse width changes generation of the impulses of the pulse train, wäh rend in the event of a faulty three-phase network per period for one or more impulses sen the pulse train is added.