DE19634485C2

DE19634485C2 - Synchronous dynamic semiconductor memory device using an assembly line processing multi-bit read ahead architecture

Info

Publication number: DE19634485C2
Application number: DE19634485A
Authority: DE
Inventors: Yasuhiro Takai
Original assignee: NEC Corp
Current assignee: PS4 Luxco SARL
Priority date: 1995-08-25
Filing date: 1996-08-26
Publication date: 2000-05-04
Anticipated expiration: 2016-08-27
Also published as: DE19634485A1

Description

Die vorliegende Erfindung bezieht sich auf eine synchrone dynamische Direktzugriffsspeicher (DRAM)-Einrichtung, und insbesondere auf eine synchrone DRAM-Einrichtung, die eine Multi-Bit-Vorausles-Architektur in Fließband- oder Pipeline-Verarbeitung verwendet.The present invention relates to synchronous dynamic Random access memory (DRAM) device, and in particular to a synchronous one DRAM device that uses a multi-bit read-ahead architecture in assembly line or Pipeline processing used.

In einer ersten bekannten DRAM-Einrichtung wird eine dreistufige Architektur unter Verwendung einer Frequenz von 100 MHz als Taktsignal dazu verwendet, eine Spaltenzugriffs-Freigabesignal(Strobe)(CAS)-Latenzzeit von drei Zyklen zu realisieren (siehe Y. Takai et al., "250 Mbyte/s Synchronous DRAM Using a 3-Stage-Pipelined Architecture", IEEE Journal of Solid-State Circuits, Bd. 29, Nr. 4, S. 426-431, April 1994). Das heißt, nachdem drei Taktzyklen nach dem Ausgeben eines Lesebefehls vergangen sind, werden Daten einer Spaltenadresse, die gleichzeitig mit dem Lesebefehl erzeugt wurde, erzeugt. Dies wird später im Detail erläutert.In a first known DRAM device, a three-stage Architecture using a frequency of 100 MHz as a clock signal therefor used a column access strobe (CAS) latency of three To realize cycles (see Y. Takai et al., "250 Mbyte / s Synchronous DRAM Using a 3-Stage Pipelined Architecture ", IEEE Journal of Solid-State Circuits, Vol. 29, No. 4, pp. 426-431, April 1994). That is, after three clock cycles after the Issuing a read command, data of a column address, that was generated at the same time as the read command. This will be later in the Explained in detail.

Bei der oben erwähnten ersten bekannten synchronen DRAM-Einrichtung ist jedoch die Zugriffszeit noch immer groß.In the above-mentioned first known synchronous DRAM device however, the access time is still long.

Bei einer zweiten bekannten synchronen DRAM-Einrichtung wird eine Zwei-Bit-Vorausles-Architektur verwendet. Das heißt, zwei Datenpfade, von denen jeder durch einen Spaltendekoder, einen Ausleseverstärker, einen Datenverstärker erster Stufe und einen Datenverstärker zweiter Stufe gebildet wird, werden zwischen einem Spaltenadreß-Pufferspeicher mit einer Burst-Zählerfunktion und einer Daten-Zwischenspeicherschaltung vorgesehen (siehe Y. Choi et al., "16 Mb Synchronous DRAM with 125-Mbytes/s Data Rate", IEEE Journal of Solid-State Circuits, Bd. 29, Nr. 4, S. 529-533, April 1994). Dies wird ebenfalls später im Detail erläutert. In a second known synchronous DRAM device, a Two-bit read ahead architecture used. That is, two data paths, one of which each through a column decoder, a readout amplifier, a data amplifier first stage and a data amplifier second stage is formed between a column address buffer with a burst counter function and a data latch circuit (see Y. Choi et al., "16 Mb Synchronous DRAM with 125 Mbytes / s Data Rate ", IEEE Journal of Solid-State Circuits, Vol. 29, No. 4, pp. 529-533, April 1994). This will also be discussed in more detail later explained.

Bei der oben erwähnten zweiten bekannten synchronen DRAM-Einrichtung wird jedoch, da auch für den Datenverstärker zweiter Stufe ein Zwei-Wege-Aufbau verwendet wird, die Chipfläche vergrößert, was den Integrationsgrad verringert.In the above-mentioned second known synchronous DRAM device however, since there is also a two-way structure for the data amplifier of the second stage is used increases the chip area, which reduces the degree of integration.

Aus "IEICE Trans. Electron., Vol. E77-C, No. 8, August 1994, S. 1328- 1333" ist ferner ein SDRAM bekannt, bei dem mehrere Vorverstärker zeitaufgeteilt auf einen Lesebus geschaltet werden.From "IEICE Trans. Electron., Vol. E77-C, No. 8, August 1994, p. 1328- 1333 ", an SDRAM is also known, in which several preamplifiers are time-divided can be switched to a reading bus.

Es ist eine Aufgabe der vorliegenden Erfindung, eine synchrone DRAM- Einrichtung zu schaffen, die eine kleine Zugriffszeit sowie einen hohen Integrationsgrad aufweist. Die vorliegende Erfindung ist in Patentanspruch 1 definiert. Patentanspruch 2 definiert ein besonderes Ausführungsbeispiel der Erfindung.It is an object of the present invention to provide a synchronous DRAM To create facility that has a short access time as well as a high one Has degree of integration. The present invention is in claim 1 defined. Claim 2 defines a particular embodiment of the Invention.

Gemäß der vorliegenden Erfindung sind in einer synchronen DRAM- Einrichtung eine Vielzahl von Datenpfaden vorgesehen, von denen jeder durch einen Spaltendekoder, einen Leseverstärker und einen Datenverstärker erster Stufe gebildet wird, und zwar zwischen einem Spaltenadreß-Pufferspeicher, der eine Burst-Zählerfunktion aufweist und einem Datenverstärker zweiter Stufe, der ferner mit einer Daten-Zwischenspeicherschaltung verbunden ist.According to the present invention, in a synchronous DRAM Set up a variety of data paths, each through a column decoder, a sense amplifier and a data amplifier first Stage is formed, namely between a column address buffer memory has a burst counter function and a second stage data amplifier which is also connected to a data latch circuit.

Somit kann, da für den Datenverstärker zweiter Stufe keine Zwei-Wege- Architektur verwendet wird, der Integrationsgrad ohne Vergrößerung der Zugriffszeit vergrößert werden.Thus, since there is no two-way Architecture is used, the level of integration without increasing the Access time can be increased.

Die vorliegende Erfindung wird anhand der Zeichnungen näher beschrieben. Es zeigenThe present invention will become more apparent from the drawings described. Show it

Fig. 1 einen Schaltplan, der eine erste synchrone DRAM-Einrichtung gemäß dem Stand der Technik zeigt; Fig. 1 is a circuit diagram of the DRAM device shows a first synchronous according to the prior art;

Fig. 2A bis 2I Zeitablaufsdiagramme, die den Betrieb der Einrichtung aus Fig. 1 zeigen; Figs. 2A to 2I are timing charts showing the operation of the device of FIG. 1;

Fig. 3 einen Schaltplan, der eine zweite synchrone DRAM-Einrichtung gemäß dem Stand der Technik zeigt; Fig. 3 is a circuit diagram of the DRAM device shows a second synchronous according to the prior art;

Fig. 4A bis 4L Zeitablaufsdiagramme, die den Betrieb der Einrichtung aus Fig. 3 zeigen; FIGS. 4A to 4L are timing charts showing the operation of the device of FIG. 3;

Fig. 5 einen Schaltplan, der ein Ausführungsbeispiel der synchronen DRAM-Einrichtung gemäß der vorliegenden Erfindung darstellt; Fig. 5 is a circuit diagram illustrating an embodiment of the synchronous DRAM device according to the present invention;

Fig. 6A bis 6L Zeitablaufsdiagramme, die den Betrieb der Einrichtung aus Fig. 5 zeigen; FIGS. 6A-6L are timing diagrams showing the operation of the device of FIG. 5;

Fig. 7 einen Schaltplan der Spaltenadreß-Pufferspeicher von Fig. 3 und 5; Fig. 7 is a circuit diagram of the column address buffers of Figs. 3 and 5;

Fig. 8 einen Schaltplan der Spaltendekoder von Fig. 1, 3 und 5; Figure 8 is a circuit diagram of the column decoders of Figures 1, 3 and 5;

Fig. 9 einen Schaltplan des zweiten Datenverstärkers aus Fig. 1, 3 und 5; und Fig. 9 is a circuit diagram of the second data amplifier of Figure 1, 3 and 5. and

Fig. 10 einen Schaltplan der Daten-Zwischenspeicherschaltung aus Fig. 1, 3 und 5. Fig. 10 is a circuit diagram of the data latch circuit of Fig. 1, 3 and 5.

Vor der Beschreibung des bevorzugten Ausführungsbeispiels werden bekannte synchrone DRAM-Einrichtungen unter Bezugnahme auf Fig. 1, 2A bis 2I, 3 und 4A bis 4L beschrieben.Prior to describing the preferred embodiment, known synchronous DRAM devices will be described with reference to Figs. 1, 2A to 2I, 3 and 4A to 4L.

Bei Fig. 1, die eine erste bekannte synchrone DRAM-Einrichtung zeigt (siehe Y. Takai et al., "250 Mbyte/s Synchronous, DRAM Using a 3-Stage-Pipelined Architecture", IEEE Journal of Solid-State Circuits, Bd. 29, Nr. 4, S. 426-431, April 1994), werden drei Stufen I, II und III fließband- oder pipelinemäßig verarbeitet.In Fig. 1, the DRAM device shows a first known synchronous (see Y. Takai et al., "250 Mbyte / s Synchronous DRAM Using a three-stage pipelined architecture", IEEE Journal of Solid-State Circuits, vol . 29, No. 4, pp. 426-431, April 1994), three stages I, II and III are processed in line or pipeline.

Die erste Stufe I umfaßt einen Spaltenadreß-Pufferspeicher, der einen Burst-Zähler zur Erzeugung eines Spalten-Adreßsignals YADD1 einschließt.The first stage I comprises a column address buffer, which one Includes burst counter for generating a column address signal YADD1.

Die zweite Stufe II umfaßt einen Spaltendekoder 2 zum Dekodieren des Spalten-Adreßsignals synchron mit einem Taktsignal YSLB1, um ein Spalten- Schaltsignal YSW1 zu erzeugen, um eine der Bitleitungen auszuwählen, die mit Speicherzellen (nicht gezeigt) verbunden sind. Auch verstärkt ein Leseverstärker 3 eine Spannung an der ausgewählten Bitleitung, um eine Spannung an einem Lesebus RIO1 zu erzeugen. Ferner verstärkt ein Datenverstärker erster Stufe 4, der durch eine UND-Schaltung 41 und einen N-Kanal-MOS-Transistor 42 gebildet wird, die Spannung an dem Lesebus RIO1, um eine Spannung an einem Lese- /Schreibbus RWBS1 synchron mit einem Steuersignal PRO1 zu erzeugen. Es ist zu bemerken, daß ein P-Kanal-MOS-Transistor 5 als End- oder Pull-Up- Widerstand verwendet wird, um die Spannung an dem Lese-/Schreibbus RWBS1 anzuheben. Ferner verstärkt ein Datenverstärker zweiter Stufe 6 die Spannung am Lese-/Schreibbus RWBS1 und überträgt synchron mit einem Steuersignal SDE1 dessen verstärkte Spannung an einen Lese-/Schreibbus RWBY.The second stage II comprises a column decoder 2 for decoding the column address signal in synchronism with a clock signal YSLB1 to generate a column switch signal YSW1 to select one of the bit lines which are connected to memory cells (not shown). A sense amplifier 3 also amplifies a voltage on the selected bit line in order to generate a voltage on a read bus RIO1. Furthermore, a first stage data amplifier 4 formed by an AND circuit 41 and an N-channel MOS transistor 42 amplifies the voltage on the read bus RIO1 by a voltage on a read / write bus RWBS1 in synchronism with a control signal PRO1 to create. It should be noted that a P-channel MOS transistor 5 is used as an end or pull-up resistor to boost the voltage on the read / write bus RWBS1. Furthermore, a second-stage data amplifier 6 amplifies the voltage on the read / write bus RWBS1 and transmits its amplified voltage to a read / write bus RWBY in synchronism with a control signal SDE1.

Die dritte Stufe III umfaßt eine Daten-Zwischenspeicher- oder Latch- Schaltung 7 und eine Pufferschaltung 8. Die Daten-Zwischenspeicherschaltung 7 speichert die Spannung an dem Lese-/Schreibbus RWBY synchron mit einem Steuersignal DLA zwischen. Die Pufferschaltung 8 wird durch ein Ausgangs- Freigabesignal OE freigegeben (in einem Status niedriger Impedanz) oder gesperrt (in einem Zustand hoher Impedanz).The third stage III comprises a data latch or latch circuit 7 and a buffer circuit 8 . The data latch circuit 7 stores the voltage at the read / write bus RWBY synchronism with a control signal DLA between. The buffer circuit 8 is enabled by an output enable signal OE (in a low impedance state) or blocked (in a high impedance state).

Jede der Stufen I, II und III überträgt Daten in etwa 10 ns, wodurch sie effektiv die Daten durch sich hindurch übertragen.Each of stages I, II and III transmits data in approximately 10 ns, making them effectively transfer the data through itself.

Der Betrieb der synchronen DRAM-Einrichtung aus Fig. 1 wird als nächstes unter Bezugnahme auf Fig. 2A bis 2I erläutert.The operation of the synchronous DRAM device of Fig. 1 will next be explained with reference to Figs. 2A to 2I.

Ein Zwischenspeicher-Freigabesignal LC (nicht gezeigt) und ein Taktsignal CLK, das wie in Fig. 2A gezeigt eine Periodendauer von 10 ns aufweist, werden an den Spaltenadreß-Pufferspeicher 1 geliefert. Als Resultat speichert der Spaltenadreß-Pufferspeicher 1 eine Adresse A1 basierend auf dem Spalten- Adreßsignal A_j in Reaktion auf einen Taktzyklus C1 wie in Fig. 2B gezeigt zwischen. Ferner inkrementiert wie in Fig. 2B gezeigt der Burst-Zähler des Spaltenadreß-Pufferspeichers 1 den Wert des Adreßsignals YADD1 wie etwa A2, A3, A4, ....A latch enable signal LC (not shown) and a clock signal CLK, which has a period of 10 ns as shown in FIG. 2A, are supplied to the column address buffer memory 1 . As a result, the column address buffer memory 1 latches an address A1 based on the column address signal A _j in response to a clock cycle C1 as shown in Fig. 2B. Further, as shown in Fig. 2B, the burst counter of the column address buffer 1 increments the value of the address signal YADD1 such as A2, A3, A4, ....

Das Taktsignal YSLB1 wird in Reaktion auf Taktzyklen C2, C3, C4, C5, ... des Taktsignals CLK geändert. Deshalb werden wie in Fig. 2C gezeigt das Spalten-Schaltsignal YSW1 und der Lesebus RIO1 so betrieben, daß sie in Reaktion auf Taktzyklen C2, C3, C4, C5, ... den Werten A1, A2, A3, A4, ... entsprechen. The clock signal YSLB1 is changed in response to clock cycles C2, C3, C4, C5, ... of the clock signal CLK. Therefore, as shown in FIG. 2C, the column switching signal YSW1 and the read bus RIO1 are operated so that they respond to clock cycles C2, C3, C4, C5, ... the values A1, A2, A3, A4, ... correspond.

Ferner wird wie in Fig. 2D gezeigt das Taktsignal PRO1 in Reaktion auf Taktzyklen C2, C3, C4, C5, ... des Taktsignals CLK geändert. Deshalb wird wie in Fig. 2E gezeigt, die Spannung des Lese-/Schreibbusses RWBS1 durch den Datenverstärker erster Stufe 4 geändert.Furthermore, as shown in FIG. 2D, the clock signal PRO1 is changed in response to clock cycles C2, C3, C4, C5, ... of the clock signal CLK. Therefore, as shown in FIG. 2E, the voltage of the read / write bus RWBS1 is changed by the first stage 4 data amplifier.

Darüber hinaus wird wie in Fig. 2F gezeigt, das Steuersignal SDE1 in Reaktion auf das Steuersignal PRO1 geändert. Deshalb wird die Spannung des Lese-/Schreibbusses RWBY wie in Fig. 2G gezeigt, durch den Datenverstärker zweiter Stufe 6 geändert.In addition, as shown in FIG. 2F, the control signal SDE1 is changed in response to the control signal PRO1. Therefore, the voltage of the read / write bus RWBY as shown in Fig. 2G, modified by the data amplifier second level 6.

Ferner wird wie in Fig. 2H gezeigt, das Taktsignal DLA in Reaktion auf Taktzyklen C3, C4, C5, ... des Taktsignals CLK geändert. Deshalb wird die Spannung des Lese-/Schreibbusses RWBY durch die Daten- Zwischenspeicherschaltung 7 zwischengespeichert. Dann wird die zwischengespeicherte Spannung der Daten-Zwischenspeicherschaltung 7 wie in Fig. 2I gezeigt über die Ausgangs-Freigabeschaltung 8 ausgegeben.Further, as shown in Fig. 2H, the clock signal DLA is changed in response to clock cycles C3, C4, C5, ... of the clock signal CLK. Therefore, the voltage of the read / write bus RWBY is buffered by the data latch circuit 7 . Then, the latched voltage of the data latch circuit 7 is output through the output enable circuit 8 as shown in FIG. 2I.

Somit kann in Fig. 1 eine synchrone DRAM-Einrichtung mit einer CAS- Latenzzeit von drei Zyklen realisiert werden. Wenn die Frequenz des Taktsignals CLK 100 MHz ist, ist eine der Zugriffszeit einer DRAM-Einrichtung entsprechende Zeit
Thus, a synchronous DRAM device with a CAS latency of three cycles can be implemented in FIG. 1. When the frequency of the clock signal CLK is 100 MHz, a time corresponding to the access time of a DRAM device is

3 × 10 ns = 30 ns. (1)3 × 10 ns = 30 ns. (1)

In Fig. 3, die eine zweite bekannte synchrone DRAM-Einrichtung darstellt, wird eine Zwei-Bit-Vorausles-Architektur für die synchrone DRAM-Einrichtung aus Fig. 1 verwendet. Zu diesem Zweck wird zwischen dem Spaltenadreß- Pufferspeicher 1 und der Daten-Zwischenspeicherschaltung 7 aus Fig. 1 ein Zwei- Wege-Aufbau realisiert. Das heißt, zwischen dem Spaltenadreß-Pufferspeicher 1 und der Daten-Zwischenspeicherschaltung 7 aus Fig. 1 sind zusätzlich ein Spaltendekoder 2', ein Leseverstärker 3', ein Datenverstärker erster Stufe 4', der durch eine UND-Schaltung 41' und einen N-Kanal-MOS-Transistor 42' gebildet wird, ein Pull-Up-P-Kanal-MOS-Transistor 5' und ein Datenverstärker zweiter Stufe 6' vorgesehen. In diesem Fall sind die Datenverstärker zweiter Stufe 6 und 6' über einen Schalter 9 mit der Daten-Zwischenspeicherschaltung 7 verbunden.In FIG. 3, which shows a second known synchronous DRAM device, a two-bit prefetch architecture is used for the synchronous DRAM device from FIG. 1. For this purpose, a two-way structure is implemented between the column address buffer memory 1 and the data buffer circuit 7 from FIG. 1. That is, between the column address buffer memory 1 and the data buffer circuit 7 from FIG. 1 there are additionally a column decoder 2 ', a sense amplifier 3 ', a first stage data amplifier 4 'which is connected by an AND circuit 41 ' and an N- Channel MOS transistor 42 'is formed, a pull-up P-channel MOS transistor 5 ' and a second stage data amplifier 6 'are provided. In this case, the data amplifiers of the second stage 6 and 6 'are connected to the data latch circuit 7 via a switch 9 .

Der Betrieb der synchronen DRAM-Einrichtung aus Fig. 3 wird als nächstes unter Bezugnahme auf Fig. 4A bis 4I erläutert.The operation of the synchronous DRAM device of Fig. 3 will next be explained with reference to Figs. 4A to 4I.

Ein Zwischenspeicher-Freigabesignal LC (nicht gezeigt) und ein Taktsignal CLK, das wie in Fig. 4A gezeigt eine Periodendauer von 5 ns aufweist, werden an den Spaltenadreß-Pufferspeicher 1 geliefert. Als ein Resultat speichert der Spaltenadreß-Pufferspeicher 1 eine Adresse A1 basierend auf einem Spalten- Adreßsignal A_j in Reaktion auf ein Taktsignal C1 wie in Fig. 4B gezeigt zwischen. Somit erzeugt der Spaltenadreß-Pufferspeicher 1 die Adresse A1 als das Adreßsignal YADD1. Gleichzeitig inkrementiert der Burst-Zähler des Spaltenadreß- Pufferspeichers 1 die Adresse von A1 auf A2 und erzeugt die Adresse A2 wie in Fig. 4D gezeigt als ein Adreßsignal YADD2.A latch enable signal LC (not shown) and a clock signal CLK, which has a period of 5 ns as shown in FIG. 4A, are supplied to the column address buffer memory 1 . As a result, the column address buffer 1 stores an address A1 based on a column address signal A _j in response to a clock signal C1 as shown in Fig. 4B between. Thus, the column address buffer memory 1 generates the address A1 as the address signal YADD1. At the same time, the burst counter of the column address buffer 1 increments the address from A1 to A2 and generates the address A2 as an address signal YADD2 as shown in Fig. 4D.

Ferner inkrementiert wie in Fig. 4B gezeigt der Burst-Zähler des Spaltenadreß-Pufferspeichers 1 den Wert des Adreßsignals YADD1 wie etwa A3, A5, ... um +2 in Reaktion auf Taktzyklen C3, C5, ..., und der Burst-Zähler des Spaltenadreß-Pufferspeichers 1 inkrementiert wie in Fig. 4D gezeigt den Wert des Adreßsignals YADD2, wie etwa A4, A6, ... um +2 in Reaktion auf Taktzyklen C3, C5, ....Further, as shown in Fig. 4B, the burst counter of the column address buffer 1 increments the value of the address signal YADD1 such as A3, A5, ... by +2 in response to clock cycles C3, C5, ..., and the burst The counter of the column address buffer memory 1 increments the value of the address signal YADD2, such as A4, A6, ... by +2 in response to clock cycles C3, C5, .... as shown in Fig. 4D.

Das Taktsignal YSLB1 wird in Reaktion auf Taktzyklen C3, C5, ... des Taktsignals CLK geändert. Deshalb werden, wie in Fig. 4C gezeigt, das Spalten- Schaltsignal YSW1 und der Lesebus RIO1 so betrieben, daß sie in Reaktion auf Taktzyklen C3, C5, ... des Taktsignals CLK den Werten A1, A3, ... entsprechen. Auch werden, wie in Fig. 4E gezeigt, das Spalten-Schaltsignal YSW2 und der Lesebus RIO1 so betrieben, daß sie in Reaktion auf Taktzyklen C3, C5, ... des Taktsignals CLK den Werten A2, A4, ... entsprechen. The clock signal YSLB1 is changed in response to clock cycles C3, C5, ... of the clock signal CLK. Therefore, as shown in Fig. 4C, the column switching signal YSW1 and the read bus RIO1 are operated so that they correspond to the values A1, A3, ... in response to clock cycles C3, C5, ... of the clock signal CLK. Also, as shown in Fig. 4E, the column switching signal YSW2 and the read bus RIO1 are operated so that they correspond to the values A2, A4, ... in response to clock cycles C3, C5, ... of the clock signal CLK.

Ferner wird, wie in Fig. 4F gezeigt, das Taktsignal PRO1 in Reaktion auf Taktzyklen C3, C5, ... des Taktsignals CLK geändert. Deshalb wird, wie in Fig. 4G gezeigt, die Spannung des Lese-/Schreibbusses RWS1 durch den Datenverstärker erster Stufe 4 geändert, und die Spannung des Lese-/Schreibbusses RWBS2 wird, wie in Fig. 4H gezeigt, durch den Datenverstärker erster Stufe 4' geändert.Further, as shown in FIG. 4F, the clock signal PRO1 is changed in response to clock cycles C3, C5, ... of the clock signal CLK. Therefore, as shown in Figure 4G 4H is. Shown, changing the voltage of the read / write bus RWS1 first by the data amplifier stage 4, and the voltage of the read / write bus RWBS2 is, as shown in Fig., First by the data amplifier stage 4 ' changed.

Darüber hinaus wird, wie in Fig. 4I gezeigt, das Steuersignal SDE1 in Reaktion auf das Steuersignal PRO1 geändert, und der Schalter 9 wird durch ein Steuersignal gesteuert, welches die doppelte Frequenz des Steuersignals SDE1 aufweist.In addition, as shown in FIG. 4I, the control signal SDE1 is changed in response to the control signal PRO1, and the switch 9 is controlled by a control signal having twice the frequency of the control signal SDE1.

Deshalb wird die Spannung des Lese-/Schreibbusses RWBY wie in Fig. 4J gezeigt geändert.Therefore, the voltage of the read / write bus RWBY is changed as shown in Fig. 4J.

Ferner wird, wie in Fig. 4K gezeigt, das Steuersignal DLA in Reaktion auf Taktzyklen C5, C6, C7, ... des Taktsignals CLK geändert. Deshalb wird die Spannung des Lese-/Schreibbusses RWBY durch die Daten- Zwischenspeicherschaltung 7 zwischengespeichert. Dann wird die zwischengespeicherte Spannung der Daten-Zwischenspeicherschaltung 7 über die Ausgangs-Freigabeschaltung 8 wie in Fig. 4L ausgegeben.Further, as shown in FIG. 4K, the control signal DLA is changed in response to clock cycles C5, C6, C7, ... of the clock signal CLK. Therefore, the voltage of the read / write bus RWBY is buffered by the data latch circuit 7 . Then, the latched voltage of the data latch circuit 7 is output through the output enable circuit 8 as in Fig. 4L.

Somit kann in Fig. 3 eine synchrone DRAM-Einrichtung mit einer CAS- Latenzzeit von fünf Zyklen realisiert werden. Wenn die Frequenz des Taktsignals CLK 200 MHz ist, so ist eine einer Zugriffszeit einer DRAM-Einrichtung entsprechende Zeit
Thus, 3 is a synchronous DRAM device can be realized with a CAS latency of five cycles in Fig.. When the frequency of the clock signal CLK is 200 MHz, it is a time corresponding to an access time of a DRAM device

5 × 5 ns = 25 ns. (2)5 × 5 ns = 25 ns. (2)

Bei der Einrichtung aus Fig. 3 wird jedoch, da der Zwei-Wege-Aufbau verwendet wird, die Chipfläche vergrößert, was den Integrationsgrad verringert.In the device of Fig. 3, however, the chip area is increased since the two-way configuration is used, which reduces the degree of integration.

In Fig. 5, die ein Ausführungsbeispiel der vorliegenden Erfindung darstellt, wird ebenfalls eine Zwei-Bit-Vorausles-Architektur für die synchrone DRAM- Einrichtung aus Fig. 1 verwendet. Zu diesem Zweck wird ein Zwei-Wege-Aufbau zwischen dem Spaltenadreß-Pufferspeicher 1 und dem Datenverstärker zweiter Stufe 6 aus Fig. 1 realisiert. Das heißt, ein Spaltendekoder 2', ein Leseverstärker 3' und ein Datenverstärker erster Stufe 4', der durch eine UND-Schaltung 41' und einen N-Kanal-MOS-Transistor 42' gebildet wird, werden zusätzlich zwischen dem Spaltenadreß-Pufferspeicher 1 und dem Datenverstärker zweiter Stufe 6 aus Fig. 1 vorgesehen. In diesem Fall werden vier Stufen I, II, III und IV fließbandmäßig verarbeitet. Das heißt, die erste Stufe I besteht aus dem Spaltenadreß- Pufferspeicher 1, die zweite Stufe II besteht aus den Dekodern 2 und 2', den Leseverstärkern 3 und 3' und den Datenverstärkern erster Stufe 4 und 4', die dritte Stufe III besteht aus dem Datenverstärker zweiter Stufe 6, und die vierte Stufe IV besteht aus der Daten-Zwischenspeicherschaltung 7.In FIG. 5, which represents an embodiment of the present invention, a two-bit prefetch architecture is also used for the synchronous DRAM device from FIG. 1. For this purpose, a two-way structure between the column address buffer memory 1 and the data amplifier second stage 6 from FIG. 1 is realized. That is, a column decoder 2 ', a sense amplifier 3 ' and a first stage data amplifier 4 ', which is formed by an AND circuit 41 ' and an N-channel MOS transistor 42 ', are additionally between the column address buffer memory 1 and the data amplifier second stage 6 from FIG. 1 is provided. In this case, four stages I, II, III and IV are processed on an assembly line. That is, the first stage I consists of the column address buffer memory 1 , the second stage II consists of the decoders 2 and 2 ', the sense amplifiers 3 and 3 ' and the data amplifiers first stages 4 and 4 ', the third stage III consists of the data amplifier second stage 6 , and the fourth stage IV consists of the data latch circuit 7 .

Der Betrieb der synchronen DRAM-Einrichtung aus Fig. 5 wird als nächstes unter Bezugnahme auf Fig. 6A bis 6L erläutert.The operation of the synchronous DRAM device of Fig. 5 will next be explained with reference to Figs. 6A to 6L.

Wie in Fig. 6A, 6B, 6C, 6E, 6F und 6G gezeigt arbeiten der Spaltenadreß- Pufferspeicher 1, die Dekoder 2 und 2' und die Leseverstärker 3 auf die gleiche Weise wie die in Fig. 3.As shown in FIGS. 6A, 6B, 6C, 6E, 6F and 6G, the column address buffer memory 1 , the decoders 2 and 2 'and the sense amplifiers 3 operate in the same manner as that in FIG. 3.

Ebenso sind, wie in Fig. 6D und 6G gezeigt, obwohl die Steuersignale PRO1 und PRO2 alle zwei Taktzyklen geändert werden, die Steuersignale PRO1 und PRO2 voneinander um einen Taktzyklus verschoben. Als ein Resultat werden, wie in Fig. 6C, 6F und 6H gezeigt, die Spannung des Lesebusses RIE1 und die Spannung des Lesebusses RIO2 zeitaufgeteilt wie in Fig. 6H gezeigt an den Lese- /Schreibbus RWBS1 ausgegeben.Similarly, as shown in Figs. 6D and 6G, although the control signals PRO1 and PRO2 are changed every two clock cycles, the control signals PRO1 and PRO2 are shifted from each other by one clock cycle. As a result, as shown in FIGS. 6C, 6F and 6H, the voltage of the read bus RIE1 and the voltage of the read bus RIO2 are output to the read / write bus RWBS1 as shown in FIG. 6H.

Ebenso wird, wie in Fig. 6I gezeigt, das Steuersignal SDE1 für jeden Taktzyklus geändert, und dementsprechend verläuft das Steuersignal SDE1 völlig synchron mit dem Taktsignal CLK. Als ein Resultat wird die Spannung des Lese- /Schreibbusses RWBY wie in Fig. 6J gezeigt geändert. Also, as shown in Fig. 6I, the control signal SDE1 is changed for every clock cycle, and accordingly the control signal SDE1 is completely synchronized with the clock signal CLK. As a result, the voltage of the read / write bus RWBY is changed as shown in Fig. 6J.

Ferner wird, wie in Fig. 6K gezeigt, das Steuersignal DLA in Reaktion auf Taktzyklen C5, C6, C7, ... des Taktsignals CLK geändert. Deshalb wird die Spannung des Lese-/Schreibbusses RWBY durch die Daten- Zwischenspeicherschaltung 7 zwischengespeichert. Dann wird die zwischengespeicherte Spannung der Daten-Zwischenspeicherschaltung 7 über die Ausgangs-Freigabeschaltung 8 wie in Fig. 6L gezeigt ausgegeben.Further, as shown in FIG. 6K, the control signal DLA is changed in response to clock cycles C5, C6, C7, ... of the clock signal CLK. Therefore, the voltage of the read / write bus RWBY is buffered by the data latch circuit 7 . Then, the latched voltage of the data latch circuit 7 is output through the output enable circuit 8 as shown in Fig. 6L.

Somit kann sogar in Fig. 5 eine synchrone DRAM-Einrichtung mit einer CAS-Latenzzeit von fünf Taktzyklen realisiert werden. Wenn die Frequenz des Taktsignals CLK 200 MHz ist, so ist eine der Zugriffszeit der DRAM-Einrichtung entsprechende Zeit
Thus, even in Fig. 5, a synchronous DRAM device with a CAS latency of five clock cycles can be realized. When the frequency of the clock signal CLK is 200 MHz, it is a time corresponding to the access time of the DRAM device

5 × 5 ns = 25 ns. (3)5 × 5 ns = 25 ns. (3)

Auch kann bei der synchronen DRAM-Einrichtung aus Fig. 5, da die Anzahl der Datenverstärker zweiter Stufe verglichen mit der aus Fig. 3 verringert ist, die Chipfläche verringert werden, um den Integrationsgrad zu vergrößern.Also, in the synchronous DRAM device of FIG. 5, since the number of second-stage data amplifiers is reduced compared to that of FIG. 3, the chip area can be reduced to increase the degree of integration.

In Fig. 7, welche einen detaillierten Schaltplan des Spaltenadreß- Pufferspeichers 1 aus Fig. 3 und 5 darstellt, empfängt eine Zwischenspeicherschaltung 11 das Zwischenspeicher-Steuersignal LC, um eine externe 10-Bit-Adresse zwischenzuspeichern, die durch A₀, A₁, ..., A₈ und A₉ bestimmt ist. Die Zwischenspeicherschaltung 11 ist aus Tristate-Pufferschaltungen 110, 111, ..., 118 und 119 aufgebaut. Die durch die Zwischenspeicherschaltung 11 zwischengespeicherte externe Adresse wird an die Burst-Zähler 12 und 13 geliefert. Die Burst-Zähler 12 und 13 arbeiten in Reaktion auf das Taktsignal CLK. Die Ausgangsadresse A₁', A₂', ..., A₉' des Burst-Zählers 12 und die Ausgangsadresse A₁", A₂", ..., A₉" des Burst-Zählers 13 werden als die Adreßsignale YADD1 und YADD2 über eine Gatterschaltung 14 in Übereinstimmung mit dem externen Adreßbit A₀ geliefert.In Fig. 7, which is a detailed circuit diagram of the column address buffer memory 1 of Figs. 3 and 5, a latch circuit 11 receives the latch control signal LC to latch an external 10-bit address represented by A ₀ , A ₁ , ..., A ₈ and A _{9 is} determined. The latch circuit 11 is made up of tristate buffer circuits 110 , 111 , ..., 118 and 119 . The external address buffered by the latch circuit 11 is supplied to the burst counters 12 and 13 . The burst counters 12 and 13 operate in response to the clock signal CLK. The output address A ₁ ', A ₂ ', ..., A ₉ 'of the burst counter 12 and the output address A ₁ ", A ₂ ", ..., A ₉ "of the burst counter 13 are used as the address signals YADD1 and YADD2 are supplied via a gate circuit 14 in accordance with the external address bit A ₀ .

In Fig. 8, welche einen detaillierten Schaltplan des Spaltendekoders 2 (2') aus Fig. 1, 3 und 5 darstellt, umfaßt der Spaltendekoder 2 (2') Gatterschaltungen 201 bis 204, um eine Spaltenadresse D zu dekodieren, Flip-Flops, die aus zwei Invertern wie etwa 205A und 205B gebildet werden, um Daten zu speichern, und die Inverter 209 bis 212. Ebenfalls bezeichnen die Bezugszeichen 213 bis 216 Übertragungsgatter, um die Ausgänge der Gatterschaltungen 201 bis 204 in Übereinstimmung mit einem Steuersignal G an die Flip-Flops zu übertragen.In Fig. 8, which is a detailed circuit diagram of the column decoder 2 ( 2 ') of Figs. 1, 3 and 5, the column decoder 2 ( 2 ') comprises gate circuits 201 to 204 to decode a column address D, flip-flops, which are formed from two inverters such as 205 A and 205 B to store data, and inverters 209 to 212 . Also, reference numerals 213 to 216 denote transmission gates to transmit the outputs of the gate circuits 201 to 204 to the flip-flops in accordance with a control signal G.

In Fig. 9, die einen detaillierten Schaltplan des zweiten Datenverstärkers 6 (6') aus Fig. 1, 3 und 5 darstellt, umfaßt der zweite Datenverstärker 6 (6') einen Puffer 601, um Daten D zu verstärken, ein Master-Flip-Flop (Zwischenspeicher), das durch die Inverter 602A und 602B gebildet wird, und ein Slave-Flip-Flop (Zwischenspeicher), das durch die Inverter 603A und 603B gebildet wird. Auch ist zwischen dem Puffer 601 und dem Master-Flip-Flop ein erstes Übertragungsgatter vorgesehen, das durch einen P-Kanal-MOS-Transistor 604a und einen N-Kanal- MOS-Transistor 604b gebildet wird, welches durch eine Spannung an einer Klemme C gesteuert wird. Ferner ist zwischem dem Master-Flip-Flop und dem Slave-Flip-Flop ein zweites Übertragungsgatter vorgesehen, das durch einen P- Kanal-MOS-Transistor 605a und einen N-Kanal-MOS-Transistor 605b gebildet wird und das durch die Spannung an der Klemme C gesteuert wird. In diesem Fall ist das zweite Übertragungsgatter ein- bzw. ausgeschaltet, wenn das erste Übertragungsgatter jeweils aus- bzw. eingeschaltet ist.In Fig. 9, which is a detailed circuit diagram of the second data amplifier 6 ( 6 ') of Figs. 1, 3 and 5, the second data amplifier 6 ( 6 ') includes a buffer 601 to amplify data D, a master flip -Flop (buffer), which is formed by the inverters 602 A and 602 B, and a slave flip-flop (buffer), which is formed by the inverters 603 A and 603 B. Also provided between the buffer 601 and the master flip-flop is a first transmission gate, which is formed by a P-channel MOS transistor 604 a and an N-channel MOS transistor 604 b, which is formed by a voltage across a Terminal C is controlled. Furthermore, between the master flip-flop and the slave flip-flop, a second transmission gate is provided, which is formed by a P-channel MOS transistor 605 a and an N-channel MOS transistor 605 b and that by Voltage at terminal C is controlled. In this case, the second transmission gate is switched on or off when the first transmission gate is respectively switched off or on.

In Fig. 10, welche einen detaillierten Schaltplan der Daten- Zwischenspeicherschaltung 7 aus Fig. 1, 3 und 5 darstellt, umfaßt die Daten- Zwischenspeicherschaltung 7 ein Master-Flip-Flop (Zwischenspeicher), das durch die Inverter 701a und 701b gebildet wird, und ein Slave-Flip-Flop (Zwischenspeicher), das durch die Inverter 702a und 702b gebildet wird. Auch ist zwischen einer Daten-Anschlußklemme D und dem Master-Flip-Flop ein erstes Übertragungsgatter vorgesehen, das durch einen P-Kanal-MOS-Transistor 703a und einen N-Kanal-MOS-Transistor 703b gebildet wird, welches durch eine Spannung an einer Klemme C gesteuert wird. Ferner ist zwischen dem Master- Flip-Flop und dem Slave-Flip-Flop ein zweites Übertragungsgatter vorgesehen, das durch einen P-Kanal-MOS-Transistor 704a und einen N-Kanal-MOS-Transistor 704b gebildet wird, das durch die Spannung an der Klemme D gesteuert wird. In diesem Fall ist das zweite Übertragungsgatter ein- bzw. ausgeschaltet, wenn das erste Übertragungsgatter jeweils aus- bzw. eingeschaltet ist.In Fig. 10, which is a master flip-flop (latch), which through the inverters 701 a and formed a detailed circuit diagram of the data latch circuit 7 of Fig. 1, 3 and 5 representing comprises the data latch circuit 7 701 b is, and a slave flip-flop (buffer), which is formed by the inverters 702 a and 702 b. Also provided between a data terminal D and the master flip-flop is a first transmission gate, which is formed by a P-channel MOS transistor 703 a and an N-channel MOS transistor 703 b, which is a voltage is controlled at a terminal C. Furthermore, a second transmission gate is provided between the master flip-flop and the slave flip-flop, which is formed by a P-channel MOS transistor 704 a and an N-channel MOS transistor 704 b, which by the Voltage at terminal D is controlled. In this case, the second transmission gate is switched on or off when the first transmission gate is respectively switched off or on.

Wie oben erläutert wurde kann gemäß der vorliegenden Erfindung, da die Anzahl der Datenverstärker zweiter Stufe verringert wird, die Chipfläche verringert und somit den Integrationsgrad vergrößert werden. Z. B. ist der Anstieg der Chipfläche lediglich 0,5 Prozent (etwa 0,6 mm²) verglichen mit der bekannten synchronen DRAM-Einrichtung nach Fig. 1.As explained above, according to the present invention, since the number of second-stage data amplifiers is reduced, the chip area can be reduced and the degree of integration can be increased. For example, the increase in chip area is only 0.5 percent (approximately 0.6 mm ² ) compared to the known synchronous DRAM device according to FIG. 1.

Claims

1. Synchronous dynamic semiconductor memory device, which has:
a column address buffer memory ( 1 ) which comprises at least one burst counter and generates first and second sequences of address signals (YADD1, YADD2) synchronously with every second clock cycle of a clock signal (CLK),
a first column decoder ( 2 ) connected to the column address buffer memory for decoding the first series of address signals in synchronism with every second clock cycle of the clock signal,
a second column decoder ( 2 ') connected to the column address buffer memory for decoding the second sequence of address signals in synchronism with every second clock cycle of the clock signal,
a first sense amplifier ( 3 ) connected to the first column decoder to amplify a first data signal in accordance with a first column switch signal (YSW1) of the first column decoder and to generate a voltage on a first read bus (RIO1),
a second sense amplifier ( 3 ') connected to the second column decoder to amplify a second data signal in accordance with a second column switch signal (YSW2) of the second column decoder and to generate a voltage on a second read bus (RIO2),
a first data amplifier of the first stage ( 4 ) which is connected to the first read bus in order to boost the voltage of the first read bus and to transmit an increased voltage in the first read bus to a read / write bus RWBS1 synchronously with every second clock cycle of the clock signal,
a second first stage data amplifier ( 4 ') connected to the second read bus to boost the voltage of the second read bus and to transmit an boosted voltage of the second read bus to the read / write bus in synchronism with every second clock cycle of the clock signal, the second data amplifier of the first stage being time-divisionally or time-multiplexed with the first data amplifier of the first stage,
a second stage data amplifier ( 6 ) connected to the read / write bus to amplify a voltage of the read / write bus in synchronism with each clock cycle of the clock signal, and
a data latch circuit ( 7 ) connected to the second stage data amplifier for latching an output of the second stage data amplifier in synchronism with each clock cycle of the clock signal to produce an output data signal.

2. Device according to claim 1, in which
the first data amplifier of the first stage is operated in accordance with a control signal (PRO1) which is obtained by delaying a control signal (YSLB1) for the first column decoder,
the second data amplifier of the first stage is operated in accordance with a control signal (PRO2) which is obtained by delaying a control signal (YSLB1) for the second column decoder,
the second stage data amplifier is operated in synchronism with the clock signal in accordance with a control signal (SDE1).