DE19616546C1 - Method for error correction of data bits in semiconductor memories and semiconductor memory chip for carrying out the method - Google Patents

Method for error correction of data bits in semiconductor memories and semiconductor memory chip for carrying out the method

Info

Publication number
DE19616546C1
DE19616546C1 DE1996116546 DE19616546A DE19616546C1 DE 19616546 C1 DE19616546 C1 DE 19616546C1 DE 1996116546 DE1996116546 DE 1996116546 DE 19616546 A DE19616546 A DE 19616546A DE 19616546 C1 DE19616546 C1 DE 19616546C1
Authority
DE
Germany
Prior art keywords
data bits
voltage value
error
bits
error correction
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE1996116546
Other languages
German (de)
Inventor
Karel Dipl Ing Sotek
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Priority to DE1996116546 priority Critical patent/DE19616546C1/en
Priority to PCT/DE1997/000795 priority patent/WO1997041512A1/en
Priority to TW086105198A priority patent/TW330296B/en
Application granted granted Critical
Publication of DE19616546C1 publication Critical patent/DE19616546C1/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0751—Error or fault detection not based on redundancy
    • G06F11/0754—Error or fault detection not based on redundancy by exceeding limits

Abstract

The method provides that from each memory cell in addition to the logical bit information its analogue voltage level can also be selected as a criterion for error probability of the data bit stored in said memory cell.

Description

Die Erfindung betrifft ein Verfahren zur Fehlerkorrektur von Datenbits in Halbleiterspeichern, bei welchem einer vorgege­ benen Anzahl von in Speicherzellen gespeicherten Datenbits jeweils eine Gruppe von Paritätsbits zugeordnet wird, die eine Fehlererkennung und/oder Fehlerkorrektur mindestens ei­ nes der Datenbits erlaubt sowie einen Halbleiterspeicherchip zur Durchführung des Verfahrens.The invention relates to a method for error correction of Data bits in semiconductor memories, in which one is given level number of data bits stored in memory cells a group of parity bits is assigned to each at least one error detection and / or error correction nes of the data bits allowed and a semiconductor memory chip to carry out the procedure.

Ein solches Verfahren ist beispielsweise aus IEEE Journal of Solid-State Circuits, Vol. SC-20, No. 5, October 1985, Seite 958 bis 963 bekannt. In dieser Veröffentlichung wird ein 1-Mbit-ROM-Halbleiterspeicherchip mit auf dem Halbleiterspei­ cherchip integrierter Fehlererkennungs- und Fehlerkorrektur­ logik beschrieben. Das Halbleiterspeicherchip weist einen Nutzspeicherbereich mit einer Vielzahl von Speicherzellen auf. Die Speicherzellen beinhalten neben Datenbits auch soge­ nannte Parity-Bits, die die Fehlererkennung und Fehlerkorrek­ tur nach hinlänglich bekannten Fehlerkorrektur-Algorithmen ermöglichen. Ein Beispiel für einen solchen Fehlerkorrektur-Al­ gorithmus ist der sogenannte Hamming-Code. Um eine vorgege­ bene Anzahl von Datenbits zu korrigieren, muß einer Gruppe von Datenbits eine bestimmte Anzahl von Paritätsbits zugeord­ net werden. Die Anzahl der notwendigen Paritätsbits, die not­ wendig ist, um eine vorgegebene Anzahl von Datenbits zu kor­ rigieren, ergibt sich aus der BeziehungSuch a method is, for example, from the IEEE Journal of Solid State Circuits, Vol. SC-20, No. 5, October 1985, page 958 to 963 known. In this publication, a 1 Mbit ROM semiconductor memory chip with on the semiconductor memory cherchip integrated error detection and correction logic described. The semiconductor memory chip has one Useful storage area with a large number of memory cells on. In addition to data bits, the memory cells also contain so-called called parity bits, which are used for error detection and error correction according to well-known error correction algorithms enable. An example of such an error correction Al gorithmus is the so-called Hamming code. To a given Correct the same number of data bits must be done by a group assigned a certain number of parity bits of data bits be net. The number of necessary parity bits, the not is maneuverable to correct a predetermined number of data bits rigging results from the relationship

2k m+k+1,2 k m + k + 1,

wobei m die Anzahl der zu korrigierenden Datenbits und k die Anzahl der hierfür notwendigen Paritätsbits ist. In der ge­ nannten Veröffentlichung wird die Fehlerkorrektur für Daten­ wörter mit 64 Datenbits vorgesehen, denen 7 Paritätsbits zu­ geordnet sind.where m is the number of data bits to be corrected and k is the Number of parity bits required for this is. In the ge called publication will correct the data  words provided with 64 data bits, to which 7 parity bits are ordered.

Problematisch bei der dortigen Lösung ist die Tatsache, daß mit dieser Einrichtung nur ein einziger Fehler in einem 71-Bit-Feld korrigiert werden kann. Sobald mehr als ein Fehler in einem 71-Bit-Feld auftritt, ist dieser nicht mehr identi­ fizierbar und damit auch nicht mehr eindeutig korrigierbar Um das Problem mehrerer innerhalb einer Datenbitgruppe auf­ tretender Fehler zu entschärfen, wird in der Veröffentlichung vorgeschlagen, die 71 Bit so auszuwählen, daß deren zugehö­ rende Speicherzellen möglichst weit voneinander beabstandet sind. Hierdurch kann vermieden werden, daß fehlerhafte, be­ nachbarte Speicherzellen eine Fehlerkorrektur unmöglich ma­ chen.The problem with the solution there is the fact that with this facility just a single mistake in one 71-bit field can be corrected. Once more than one mistake occurs in a 71-bit field, it is no longer identical fitable and therefore no longer clearly correctable To address the problem of multiple within a data bit group Defusing occurring errors will appear in the publication proposed to select the 71 bits so that their associated memory cells as far apart as possible are. This can prevent incorrect, be neighboring memory cells an error correction impossible ma chen.

Aus "Mikroelektronische Speicher", von Rhein, Freitag, Sprin­ ger-Verlag Wien, New York, 1992, Kapitel 7.4.2 ist ein Ver­ fahren zur Fehlerkorrektur von Datenbits in Halbleiterspei­ chern gemäß dem Oberbegriff des Patentanspruchs 1 bekannt.From "Mikroelektronische Speicher", by Rhein, Freitag, Sprin ger publishing house Vienna, New York, 1992, chapter 7.4.2 is a Ver drive for error correction of data bits in semiconductor memory chern known according to the preamble of claim 1.

Aus der DE 42 07 934 A1 ist ein Speichersystem bekannt mit einem Schreib-Prüf-Einsteller unter Verwendung zweier Bezugs­ pegel. Im Rahmen einer Schreib-Prüf-Operation vergleicht ein Komparator die aktuellen aus einem der Zellentransistoren ausgelesenen Daten mit den Schreibdaten, um den Schreibzu­ stand zu überprüfen.A storage system is known from DE 42 07 934 A1 a write test adjuster using two references level. In the context of a write-check operation, a compares Comparator the current from one of the cell transistors read out data with the write data in order to stood to check.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, das eingangs genannte Verfahren zur Fehlerkorrektur so weiterzubilden, daß eine sicherere Fehlererkennung und damit eine bessere Fehlerkorrektur möglich ist. Zusätzlich soll ein Halbleiterchip der eingangs genannten Art zur Durchführung eines solchen verbesserten Verfahrens angegeben werden. The present invention has for its object that to further develop the above-mentioned methods for error correction, that more reliable error detection and thus better Error correction is possible. In addition, a semiconductor chip at the beginning mentioned type for performing such an improved method can be specified.  

Diese Aufgabe wird für das Verfahren dadurch gelöst, daß aus jeder Speicherzelle neben der logischen Bitinformation auch deren analoger Spannungswert ausgelesen wird als Kriterium für die Fehlerwahrscheinlichkeit der in dieser jeweiligen Spei­ cherzelle gespeicherten logischen Bitinformation, und daß bei einem durch die Paritätsbits detektierten Fehler in den Daten­ bits dasjenige Datenbit korrigiert wird, dessen analoger Spannungswert von einem vorgegebenen Spannungswert für die augenblickliche logische Bitinformation dieses Datenbits am weitesten ab­ weicht.This object is achieved for the method in that each memory cell in addition to the logical bit information their analog voltage value is read out as a criterion for the probability of error in the respective memory logical cell stored bit information, and that in the event of an error in the data detected by the parity bits bits that data bit is corrected, its analog voltage value from a given voltage value for the current one logical bit information of this data bit most widely gives way.

Erfindungsgemäß wird also zu der binären logischen Bitinfor­ mation, d. h. "1" oder "0" auch eine Zusatzinformation über die Fehlerwahrscheinlichkeit dieser binären Information aus­ gewertet. Die Information über die Fehlerwahrscheinlichkeit wird von dem aus der Speicherzelle ausgelesenen analogen Spannungswert abgeleitet. Die Ableitung kann durch eine ge­ eignete Schaltung, wie z. B. einen oder mehrere Analog-Di­ gital-Wandler oder Komparator, realisiert werden.According to the invention, the binary logical bit information becomes mation, d. H. "1" or "0" also contains additional information about the probability of error of this binary information  rated. The information about the probability of errors is read from the analog from the memory cell Voltage value derived. The derivation can by a ge suitable circuit such. B. one or more analog di gital converter or comparator.

In den Ansprüchen 2 bis 7 sind vorteilhafte Weiterbildungen der Erfindung wiedergegeben.In the claims 2 to 7 are advantageous developments of the Invention reproduced.

In einer bevorzugten Weiterbildung der Erfindung wird die zum Erfassen des analogen Spannungswertes einer Speicherzelle vorgesehene Einrichtung von einer Steuereinrichtung abwech­ selnd an verschiedene Speicherzellen des Halbleiterspeichers geschaltet, um den schaltungstechnischen Aufwand innerhalb des Halbleiterspeicherchips in Grenzen zu halten.In a preferred development of the invention, the Acquisition of the analog voltage value of a memory cell intended device from a control device alternately to different memory cells of the semiconductor memory switched to the circuit complexity within to keep the semiconductor memory chip within limits.

In einer anderen Weiterbildung der Erfindung ist für jedes Datenbit der vorgegebenen Anzahl von Datenbits, denen eine Gruppe von Paritätsbits zugeordnet ist, eine Einrichtung zur Erfassung des jeweiligen Spannungswertes dieser Datenbits zu­ geordnet. Eine solche Lösung erlaubt eine schnellere Feh­ lererkennung und -korrektur.In another development of the invention is for each Data bit of the specified number of data bits that a Group of parity bits is assigned a facility for Detection of the respective voltage value of these data bits orderly. Such a solution allows a faster mistake learner recognition and correction.

Obwohl das erfindungsgemäße Verfahren grundsätzlich für jede beliebige Gruppe von Datenbits, denen Paritätsbits zugeordnet ist, geeignet ist, empfiehlt es sich, dieses nur dann einzu­ setzen, wenn tatsächlich auch anhand der Paritätsbits ein Fehler in der Gruppe von Datenbits detektiert wurde. Sobald dieser Fehler detektiert wurde, wird anhand der erfaßten ana­ logen Spannungswerte der einzelnen Datenbits untersucht, wel­ ches der Datenbits am wahrscheinlichsten fehlerhaft ist. Diese Wahrscheinlichkeit wird beispielsweise anhand einer Gauß′schen Fehlerkurve ermittelt, wobei bei dieser Fehler­ kurve die Fehlerwahrscheinlichkeit in Abhängigkeit der gemes­ senen Spannung ermittelt wird.Although the method according to the invention basically for everyone any group of data bits to which parity bits are assigned is suitable, it is recommended that you only use it set, if actually based on the parity bits An error in the group of data bits was detected. As soon as this error has been detected, is based on the detected ana voltage values of the individual data bits were examined, which most likely the data bits are faulty. This probability is, for example, based on a Gaussian error curve determined, with this error curve the probability of error depending on the measured voltage is determined.

Sofern es die durch die Paritätsbits gewählte Redundanz er­ möglicht, auch mehrere Bitfehler in einer Gruppe von Daten­ bits zu korrigieren, kann das erfindungsgemäße Verfahren ebenso angewandt werden. In diesem Fall wird untersucht, wel­ che der Datenbits die größten Fehlerwahrscheinlichkeiten auf­ weisen. Erlaubt es die Redundanz der Daten- und Paritätsbits zum Beispiel zwei Fehler zu korrigieren, so werden diejenigen beiden Datenbits in ihrer logischen Bitinformation geändert, die die größte Fehlerwahrscheinlichkeit aufweisen. Diese bei­ den zu korrigierenden Datenbits sind dadurch charakterisiert, daß deren gemessenen Spannungswerte in den zugehörenden Spei­ cherzellen am weitesten von dem zu dem jeweiligen Bitwert ge­ hörenden "Normspannungswert" für diese Speicherzelle abwei­ chen.If it is the redundancy chosen by the parity bits possible, also several bit errors in a group of data The method according to the invention can correct bits can also be applied. In this case it is examined which  of the data bits have the greatest probability of error point. Allows the redundancy of the data and parity bits For example, to correct two errors, so will those changed the logical bit information of both data bits, that have the greatest probability of error. This at the data bits to be corrected are characterized by that their measured voltage values in the associated memory memory cells furthest from that to the respective bit value deviating hearing "standard voltage value" for this memory cell chen.

Ein Halbleiterspeicherchip zur Durchführung des Verfahrens weist folgende Merkmale auf:A semiconductor memory chip for performing the method has the following characteristics:

  • - einen Nutzspeicher mit Speicherzellen für Datenbits und Parity-Bits,- A useful memory with memory cells for data bits and Parity bits,
  • - eine Dekodiereinrichtung zum Auslesen der Datenbits und Pa­ rity-Bits,- A decoder for reading out the data bits and Pa rity bits,
  • - eine Spannungswerterfassungeinrichtung zum Erfassen des Spannungswertes einer Speicherzelle,- A voltage value detection device for detection the voltage value of a memory cell,
  • - eine Fehlerkorrektureinheit, die mit der Dekodiereinheit und der Spannungswerterfassungseinrichtung verbunden ist, und- An error correction unit that works with the decoding unit and the voltage value detection device is and
  • - eine Schnittstelleneinrichtung am Ausgang der Fehlerkor­ rektureinrichtung zum Bereitstellen der korrigierten Datenbits und Paritätsbits.- An interface device at the exit of the Fehlererkor rectification device for providing the corrected data bits and parity bits.

Im Anspruch 9 ist eine vorteilhafte Weiterbildung des Halbleiterchips wiedergegeben.Claim 9 is an advantageous further development of the semiconductor chip reproduced.

Das erfindungsgemäße Verfahren und ein zugehörender Halblei­ terspeicherchip wird nachfolgend im Zusammenhang mit einem Ausführungsbeispiel und vier Figuren näher erläutert. Es zei­ gen:The method according to the invention and an associated semi-lead Memory chip is subsequently used in connection with a Embodiment and four figures explained in more detail. It shows gene:

Fig. 1 ein schematisches Blockschaltbild eines Halbleiter­ speicherchips nach der Erfindung mit einer Span­ nungswerterfassungseinrichtung, Fig. 1 is a schematic block diagram of a semiconductor memory chip according to the invention with a clamping voltage value detection means,

Fig. 2 ein Ausführungsbeispiel einer erfindungsgemäßen Spannungswerterfassungseinrichtung im Blockschalt­ bild, und Fig. 2 shows an embodiment of a voltage value detection device according to the invention in block diagram, and

Fig. 3 die Wahrscheinlichkeitsverteilung einer logischen Bitinformation in Abhängigkeit eines gemessenen Spannungswertes einer Speicherzelle. Fig. 3, the probability distribution of a logical bit information depending on a measured voltage value of a memory cell.

In den nachfolgenden Figuren bezeichnen, sofern nicht anders angegeben, gleiche Bezugszeichen gleiche Teile mit gleicher Bedeutung.Designate in the following figures, unless otherwise indicated, same reference numerals, same parts with the same Meaning.

In Fig. 1 ist schematisch ein Blockschaltbild eines Halblei­ terspeicherchips dargestellt, wie es für das Verständnis der vorliegenden Erfindung von Bedeutung ist. Als Halbleiterspei­ cherchip wird beispielsweise ein ROM-Halbleiterspeicher ein­ gesetzt. Bis auf die noch zu erläuternden Unterschiede kann dieses ROM-Halbleiterspeicherchip einen Aufbau haben, der grundsätzlich dem der eingangs genannten Veröffentlichung IEEE Journal of Solid-State Circuits, Vol. SC-20, No. 5, October 1985, Seite 959, entspricht. Auf diese Veröffentlichung wird deshalb ausdrücklich zum Zwecke der Offenbarung bezug genommen.In Fig. 1, a block diagram of a semiconductor memory chip is schematically shown, as it is important for the understanding of the present invention. A ROM semiconductor memory, for example, is used as the semiconductor chip. Except for the differences yet to be explained, this ROM semiconductor memory chip can have a structure which is fundamentally that of the publication IEEE Journal of Solid-State Circuits, Vol. SC-20, no. 5, October 1985, page 959. This publication is therefore expressly referred to for the purpose of disclosure.

Wesentlicher Bestandteil des Halbleiterspeicherchips ist, wie Fig. 1 zeigt, ein Nutzspeicher 1 mit einer Vielzahl von Speicherzellen, die zum Großteil Speicherzellen für Datenbits 1a und zum geringeren Teil Speicherzellen für Parity-Bits 1b aufweist. Die einzelnen Speicherzellen des Nutzspeichers 1 stehen über eine oder mehrere Leitungen mit einer Deko­ diereinrichtung zum Auslesen der in den Speicherzellen ge­ speicherten Daten- und Parity-Bits in Verbindung. Die Deko­ diereinrichtung ist in Fig. 1 mit dem Bezugszeichen 2 be­ zeichnet. Der Ausgang der Dekodiereinrichtung 2 steht über eine oder mehrere weitere Leitungen mit einer Fehlerkorrek­ turschaltung 3 in Verbindung. Auf dieser Leitung 4 werden die digitalen Bitinformationen, also logische "0" oder logische "1" zur Fehlerkorrekturschaltung 3 übertragen. Wird anhand einer Parity-Überprüfung ein Fehler detektiert, kann dieser Fehler in der Fehlerkorrekturschaltung 3 nach einem bekannten Fehlerkorrekturverfahren korrigiert werden. Ausgangsseitig steht die Fehlerkorrekturschaltung 3 mit einer Schnittstel­ leneinrichtung 3a in Verbindung, an deren Ausgangsleitungen 6 die fehlerkorrigierten Datenbits zur Weiterverarbeitung ab­ greifbar sind. Insoweit entspricht die in Fig. 1 darge­ stellte Schaltungsanordnung eines Halbleiterspeicherchips den bekannten Halbleiterspeicherchips mit Fehlerkorrekturmöglich­ keit.Is an essential part of the semiconductor memory chips, such as Fig. 1 shows a useful memory 1 having a plurality of memory cells having b largely memory cells for data bits a 1 and to a lesser extent memory cells for parity bits 1. The individual memory cells of the useful memory 1 are connected via one or more lines to a decoder for reading out the data and parity bits stored in the memory cells. The Deko diereinrichtung is marked in Fig. 1 with the reference numeral 2 be. The output of the decoder 2 is connected to an error correction circuit 3 via one or more additional lines. On this line 4, the digital bit information, that is logical "0" or logic "1" are transferred to the error correction circuit. 3 If an error is detected on the basis of a parity check, this error can be corrected in the error correction circuit 3 according to a known error correction method. On the output side the error correction circuit 3 with an interface of leneinrichtung 3 a in connection to the output lines 6, the error-corrected data bits for further processing from are tangible. In this respect, the circuit arrangement of a semiconductor memory chip shown in FIG. 1 corresponds to the known semiconductor memory chips with the possibility of error correction.

Die Schaltungsanordnung von Fig. 1 ist jedoch erweitert. Die Schaltungsanordnung weist zusätzlich eine Spannungswerterfas­ sungseinrichtung 2a auf, um den in den Speicherzellen augen­ blicklich vorhandenen analogen Spannungswert einerseits zu erfassen und andererseits über eine weitere Leitung oder über mehrere Leitungen 5 der Fehlerkorrekturschaltung 3 zur Verfü­ gung zu stellen. Erfindungsgemäß wird der Fehlerkorrektur­ schaltung 3 also nicht nur die logische Bitinformation "0" oder "1" einer Speicherzelle zugeführt, sondern zusätzlich eine Information über den augenblicklich in dieser Speicher­ zelle gespeicherten Spannungswert. Dieser analoge Spannungs­ wert ist ein direktes Maß für die Fehlerwahrscheinlichkeit dieser logischen Bitinformation. Im Zusammenhang mit Fig. 3 wird dies noch näher erläutert.However, the circuit arrangement of Fig. 1 is expanded. The circuit arrangement additionally has a voltage value detection device 2 a, on the one hand to detect the instantaneous analog voltage value present in the memory cells and, on the other hand, to provide the error correction circuit 3 via a further line or via several lines 5 . According to the invention, the error correction circuit 3 is not only supplied with the logic bit information “0” or “1” of a memory cell, but also with information about the voltage value currently stored in this memory cell. This analog voltage value is a direct measure of the probability of error of this logical bit information. This will be explained in more detail in connection with FIG. 3.

In Fig. 2 ist ein mögliches Blockschaltbild der Spannungs­ werterfassungseinrichtung 2a von Fig. 1 dargestellt. Die Spannungswerterfassungseinrichtung weist einen Analog-Digi­ tal-Wandler 14 auf, der es erlaubt eine Eingangsspannung an der Leitung 16 in eine dazu proportionale digitale Zahl umzu­ wandeln. Geeignete AD-Wandler können nach den unterschied­ lichsten Prinzipien arbeiten, z. B. nach dem bekannten Paral­ lelverfahren, nach dem bekannten Wägeverfahren oder nach dem bekannten Zählverfahren. Zwingender Bestandteil sämtlicher AD-Wandler ist eine Referenzspannung Uref, die im vorliegen­ den Blockschaltbild in Fig. 2 an der Leitung 15 angelegt wird. Ausgangsseitig verfügt der AD-Wandler über eine Aus­ gangsklemme, die im vorliegenden Ausführungsbeispiel mit ei­ ner Ausgangsleitung 5 in Verbindung steht. An dieser Aus­ gangsleitung 5, die auch mehrere Ausgangsleitungen umfassen kann, ist ein digitaler Zahlenwert abgreifbar, der direkt proportional zu der an der Leitung 16 anstehenden analogen Spannung ist. FIG. 2 shows a possible block diagram of the voltage value detection device 2 a from FIG. 1. The voltage value detection device has an analog-Digi tal converter 14 , which allows an input voltage on line 16 to be converted into a digital number proportional to it. Suitable AD converters can work according to a wide variety of principles, e.g. B. after the known Paral lelverfahren, according to the known weighing method or according to the known counting method. An essential component of all AD converters is a reference voltage Uref, which in the present block diagram in FIG. 2 is applied to line 15 . On the output side, the AD converter has an output terminal, which is connected to an output line 5 in the present exemplary embodiment. From this output line 5 , which can also comprise several output lines, a digital numerical value can be tapped, which is directly proportional to the analog voltage present on line 16 .

Im Parallelverfahren wird die an der Eingangsleitung 16 an­ stehende Eingangsspannung gleichzeitig mit mehreren Referenz­ spannungen verglichen, wobei untersucht wird, zwischen wel­ chen beiden Referenzspannungen die Eingangsspannung liegt. Beim Wägeverfahren wird das Ergebnis nicht in einem einzigen Schritt gebildet, sondern jeweils nur eine Stelle der zugehö­ renden Dualzahl ermittelt. Das einfachste Verfahren ist das Zählverfahren. Dabei zählt man ab, wie oft die Referenzspan­ nung der niedrigsten Stelle zu addieren ist, um die Eingangs­ spannung zu erhalten. Grundsätzlich sind alle drei Verfahren für das erfindungsgemäß Verfahren geeignet.In the parallel method, the input voltage present on the input line 16 is simultaneously compared with a plurality of reference voltages, it being investigated between which two reference voltages the input voltage lies. In the weighing process, the result is not formed in a single step, but rather only one digit of the associated dual number is determined. The simplest procedure is the counting procedure. You count the number of times the reference voltage of the lowest digit is added to obtain the input voltage. Basically, all three methods are suitable for the method according to the invention.

Die Eingangsleitung 16 ist im Ausführungsbeispiel von Fig. 2 mit einer Speicherzelle 10 verbindbar, hier über eine Schalt­ einrichtung 13. Diese Schalteinrichtung 13 ist erforderlich, wenn ein AD-Wandler die analogen Spannungswerte mehrerer Speicherzellen 10 zu erfassen hat. Wird dagegen für jedes zu prüfende Datenbit einer Datenbitgruppe ein AD-Wandler vorge­ sehen, kann diese Schalteinrichtung 13 selbstverständlich entfallen und eine durchgehende Leitung vorgesehen werden. Die Speicherzelle 10 ist im Ausführungsbeispiel von Fig. 2 mit zwei Spannungsversorgungsklemmen 11, 12 verbunden. Die Klemme 11 ist an die Versorgungsspannung VDD, z. B. +5 Volt, angeschlossen, während die Klemme 12 auf Bezugspotential, z. B. 0 Volt liegt.In the exemplary embodiment of FIG. 2, the input line 16 can be connected to a memory cell 10 , here via a switching device 13 . This switching device 13 is required if an AD converter has to detect the analog voltage values of a plurality of memory cells 10 . If, on the other hand, an AD converter is provided for each data bit to be checked in a data bit group, this switching device 13 can of course be omitted and a continuous line can be provided. In the exemplary embodiment of FIG. 2, the memory cell 10 is connected to two voltage supply terminals 11 , 12 . Terminal 11 is connected to the supply voltage VDD, e.g. B. +5 volts, while the terminal 12 is connected to reference potential, for. B. 0 volts.

In Fig. 3 ist die Fehlerwahrscheinlichkeit der in einer Speicherzelle gespeicherten logischen Bitinformation in Ab­ hängigkeit von der Zellenspannung dargestellt. Die Fehler­ wahrscheinlichkeit ist z. B. durch zwei nebeneinander lie­ gende Gauß-Kurven bestimmt, die ihre jeweiligen Maxima bei den Potentialen VPP und VDD aufweisen. In der in Fig. 3 dar­ gestellten Fehlerwahrscheinlichkeitskurve ist angenommen, daß eine logische Bitinformation "0" bei einem Spannungswert von VPP, z. B. 0 Volt, am häufigsten ist. Die logische Bitinfor­ mation "1" ist dagegen bei dem Versorgungsspannungspotential VDD, z. B. +5 Volt, am häufigsten. Die logische Bitinforma­ tion "0" ist auch dann in der Speicherzelle vorhanden, wenn die Spannungsauswerteeinrichtung 2a beispielsweise einen Spannungswert von +1 Volt feststellt. Allerdings ist die Wahrscheinlichkeit, daß eine solche logische Bitinformation "0" falsch ist, wesentlich höher als bei einer logischen Bi­ tinformation "0", deren analoger Spannungswert 0 Volt be­ trägt. Die Fehlerwahrscheinlichkeit wird noch höher, je wei­ ter sich im vorliegenden Ausführungsbeispiel der analoge Spannungswert dem Wert 2,5 Volt nähert. Entsprechendes gilt natürlich für die logische Bitinformation "1".In Fig. 3, the probability of error of the logical bit information stored in a memory cell is shown as a function of the cell voltage. The error probability is e.g. B. determined by two adjacent Gaussian curves, which have their respective maxima at the potentials VPP and VDD. In the error probability curve shown in Fig. 3 it is assumed that a logical bit information "0" at a voltage value of VPP, z. B. 0 volts, is the most common. The logical bit information "1", however, is at the supply voltage potential VDD, z. B. +5 volts, most common. The logical bit information "0" is also present in the memory cell when the voltage evaluation device 2 a detects a voltage value of +1 volt, for example. However, the probability that such logical bit information "0" is incorrect is significantly higher than with logical bit information "0", the analog voltage value of which is 0 volts. The probability of error becomes even higher the further the analog voltage value approaches the value 2.5 volts in the present exemplary embodiment. The same naturally applies to the logical bit information "1".

Claims (9)

1. Verfahren zur Fehlerkorrektur von Datenbits in Halbleiter­ speichern, bei welchem einer vorgegebenen Anzahl von in Spei­ cherzellen gespeicherten Datenbits eine Gruppe von Paritäts­ bits zugeordnet werden, die eine Fehlererkennung und/oder Fehlerkorrektur mindestens eines der Datenbits erlaubt, dadurch gekennzeichnet, daß aus jeder Speicherzelle (10) neben der logischen Bitinformation auch deren analoger Spannungswert ausgelesen wird als Kriterium für die Fehlerwahrscheinlichkeit der in dieser jeweiligen Speicherzelle (10) gespeicherten logischen Bitinformation, und daß bei einem durch die Paritätsbits detektierten Fehler in den Datenbits, dasjenige Datenbit korrigiert wird, dessen analoger Spannungswert von einem vorgegebenen Spannungswert für die augenblickliche logische Bitinformation dieses Daten­ bits am weitesten abweicht.1. Store a method for error correction of data bits in semiconductors, in which a group of parity bits are assigned to a predetermined number of data bits stored in memory cells, which permits error detection and / or error correction of at least one of the data bits, characterized in that from each memory cell ( 10 ) In addition to the logical bit information, its analog voltage value is also read out as a criterion for the error probability of the logical bit information stored in this respective memory cell ( 10 ), and that in the event of an error in the data bits detected by the parity bits, that data bit is corrected, its analog bit Voltage value deviates the most from a predetermined voltage value for the current logical bit information of this data bit. 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der analoge Spannungswert einer Speicherzelle (10) mittels einer oder mehrerer Komparatoreinrichtungen (14) und/oder Analog- Digital-Wandler erfaßt wird.2. The method according to claim 1, characterized in that the analog voltage value of a memory cell ( 10 ) is detected by means of one or more comparator devices ( 14 ) and / or analog-digital converter. 3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß eine Meßeinrichtung zum Erfassen des analogen Spannungs­ wertes der Speicherzellen vorgesehen ist, und daß diese Meßeinrichtung von einer Steuereinrichtung gesteuert an ver­ schiedene Speicherzellen des Halbleiterspeichers geschaltet wird.3. The method according to claim 1 or 2, characterized in that a measuring device for detecting the analog voltage value of the memory cells is provided, and that this Measuring device controlled by a control device to ver different memory cells of the semiconductor memory switched becomes. 4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch ge­ kennzeichnet, daß die Datenbits nach Art eines Hamming-Codes kodiert sind, bei welchem die Anzahl k der Paritätsbits und die Anzahl m der Datenbits durch die Formel 2k m+k+1 be­ stimmt ist. 4. The method according to any one of claims 1 to 3, characterized in that the data bits are coded in the manner of a Hamming code, in which the number k of parity bits and the number m of data bits by the formula 2 k m + k + 1 is determined. 5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch ge­ kennzeichnet, daß bei einer Fehlerdetektion in den Datenbits mehrere Datenbits korrigiert werden, wobei die zu korrigie­ renden Datenbits anhand der im Vergleich zu den übrigen Da­ tenbits höheren Fehlerwahrscheinlichkeiten ausgewählt werden.5. The method according to any one of claims 1 to 4, characterized ge indicates that an error detection in the data bits several data bits are corrected, the to correct data bits based on the compared to the other Da higher error probabilities are selected. 6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch ge­ kennzeichnet, daß der zu bestimmende analoge Spannungswert analog erfaßt und digital gewandelt als Digitalwert zur Ver­ fügung gestellt wird.6. The method according to any one of claims 1 to 5, characterized ge indicates that the analog voltage value to be determined recorded analog and digitally converted as digital value for ver is provided. 7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekenn­ zeichnet, daß der vorgegebene Spannungswert, mit dem der ana­ loge Spannungswert einer Speicherzelle verglichen wird, das Bezugspotential der Speicherzelle für eine logische "0" und das Versorgungsspannungspotential für eine logische "1" ist.7. The method according to any one of claims 1 to 6, characterized records that the predetermined voltage value with which the ana loge voltage value of a memory cell is compared, the Reference potential of the memory cell for a logic "0" and is the supply voltage potential for a logic "1". 8. Halbleiterspeicherchip zur Durchführung des Verfahrens nach einem der Ansprüche 1 bis 7, gekennzeichnet durch fol­ gende Merkmale:
  • - einen Nutzspeicher mit Speicherzellen (10) für Datenbits und Parity-Bits,
  • - eine Dekodiereinrichtung (2) zum Auslesen der Datenbits und Parity-Bits,
  • - eine Spannungswerterfassungeinrichtung (2a) zum Erfassen des Spannungswertes einer Speicherzelle (10),
  • - eine Fehlerkorrektureinheit (3), die mit der Deko­ diereinheit (2) und der Spannungswerterfassungseinrich­ tung (2a) verbunden ist, und
  • - eine Schnittstelleneinrichtung (3a) am Ausgang der Feh­ lerkorrektureinrichtung (3) zum Bereitstellen der korri­ gierten Datenbits und Paritätsbits.
8. Semiconductor memory chip for performing the method according to one of claims 1 to 7, characterized by the following features:
  • a useful memory with memory cells ( 10 ) for data bits and parity bits,
  • a decoding device ( 2 ) for reading out the data bits and parity bits,
  • - a voltage value detection device ( 2 a) for detecting the voltage value of a memory cell ( 10 ),
  • - an error correction unit (3), the decoding unit to the decoration (2) and the Spannungswerterfassungseinrich device (2 a) is connected, and
  • - An interface device ( 3 a) at the output of the error correction device ( 3 ) for providing the corrected data bits and parity bits.
9. Halbleiterspeicherchip nach Anspruch 8, dadurch gekenn­ zeichnet, daß das Halbleiterspeicherchip ein ROM-Speicher ist.9. The semiconductor memory chip according to claim 8, characterized records that the semiconductor memory chip is a ROM is.
DE1996116546 1996-04-25 1996-04-25 Method for error correction of data bits in semiconductor memories and semiconductor memory chip for carrying out the method Expired - Fee Related DE19616546C1 (en)

Priority Applications (3)

Application Number Priority Date Filing Date Title
DE1996116546 DE19616546C1 (en) 1996-04-25 1996-04-25 Method for error correction of data bits in semiconductor memories and semiconductor memory chip for carrying out the method
PCT/DE1997/000795 WO1997041512A1 (en) 1996-04-25 1997-04-21 Method of error correction of data bits in semiconductor memories, and semiconductor memory chip for carrying out said method
TW086105198A TW330296B (en) 1996-04-25 1997-04-22 Method for error correction for data bits in semiconductor memories and semiconductor memory chips for implementing the method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE1996116546 DE19616546C1 (en) 1996-04-25 1996-04-25 Method for error correction of data bits in semiconductor memories and semiconductor memory chip for carrying out the method

Publications (1)

Publication Number Publication Date
DE19616546C1 true DE19616546C1 (en) 1997-12-11

Family

ID=7792431

Family Applications (1)

Application Number Title Priority Date Filing Date
DE1996116546 Expired - Fee Related DE19616546C1 (en) 1996-04-25 1996-04-25 Method for error correction of data bits in semiconductor memories and semiconductor memory chip for carrying out the method

Country Status (3)

Country Link
DE (1) DE19616546C1 (en)
TW (1) TW330296B (en)
WO (1) WO1997041512A1 (en)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4207934A1 (en) * 1991-03-12 1992-10-01 Toshiba Kawasaki Kk ELECTRICALLY LOAD AND PROGRAMMABLE NON-VOLATILE STORAGE SYSTEM WITH WRITE-PRUEF ADJUSTMENT USING TWO REFERENCE LEVELS

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4404674A (en) * 1981-07-10 1983-09-13 Communications Satellite Corporation Method and apparatus for weighted majority decoding of FEC codes using soft detection
US4521886A (en) * 1983-07-08 1985-06-04 At&T Bell Laboratories Quasi-soft decision decoder for convolutional self-orthogonal codes
JP2509297B2 (en) * 1987-08-31 1996-06-19 沖電気工業株式会社 Semiconductor memory device with self-correction function and microcomputer
JPS6476596A (en) * 1987-09-18 1989-03-22 Oki Electric Ind Co Ltd Error of eeprom detecting device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4207934A1 (en) * 1991-03-12 1992-10-01 Toshiba Kawasaki Kk ELECTRICALLY LOAD AND PROGRAMMABLE NON-VOLATILE STORAGE SYSTEM WITH WRITE-PRUEF ADJUSTMENT USING TWO REFERENCE LEVELS

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Mikroelektronische Speicher, von Rhein, Freitag, Springer-Verlag, Wien, New York 1992, Kap. 7.4.2. *

Also Published As

Publication number Publication date
WO1997041512A1 (en) 1997-11-06
TW330296B (en) 1998-04-21

Similar Documents

Publication Publication Date Title
DE4328605C2 (en) Semiconductor memory device
DE3639169C2 (en)
DE60300777T2 (en) NON-VOLATILE REDUNDANCY ADDRESS MEMORY
DE4234155C2 (en) Semiconductor memory device
DE2646162C3 (en) Circuit arrangement for replacing incorrect information in memory locations of a non-changeable memory
DE3603926A1 (en) SEMICONDUCTOR MEMORY ELEMENT
EP0104442B1 (en) Monolithic integrated semiconductor device
DE19542033B4 (en) Redundancy circuit and redundancy method for a semiconductor memory device
EP1113362B1 (en) Integrated semiconductor memory with a memory unit for storing addresses of faulty memory cells
DE1249926B (en) Device for re-addressing faulty memory locations in an arbitrarily accessible main memory in a data processing system
DE3906494A1 (en) Error bit generation circuit for use in a non-volatile semiconductor memory device
DE2518588C3 (en) Method for monitoring the consistency of code signal groups in telecommunications equipment
EP0263470B1 (en) Method and arrangements for testing megabit memory modules with arbitrary test patterns in a multiple bit test mode
DE2515099A1 (en) CIRCUIT FOR THE CONTINUOUS GENERATION OF A LONGITUDINAL PARITY WORD FOR THE MAIN MEMORY OF A DIGITAL COMPUTER
DE19680641C2 (en) Fault memory analyzer in a semiconductor memory test system
DE3827174A1 (en) SEMICONDUCTOR STORAGE DEVICE
EP2063432B1 (en) Method for testing a working memory
DE10035705A1 (en) Defective relief analysis procedure of memory, involves detecting line or row address of defective cell in searched memory area, and specifying and storing address of defective cell
DE102004046618A1 (en) Circuit arrangement for analog / digital conversion
DE19616546C1 (en) Method for error correction of data bits in semiconductor memories and semiconductor memory chip for carrying out the method
DE3019473A1 (en) SIGNAL TEST DEVICE
DE2729361A1 (en) MEMORY CIRCUIT
DE3828289C2 (en)
EP1163678B1 (en) Integrated memory with memory cells which each have a ferroelectric memory transistor
DE2137578A1 (en) Method for determining the usability categories of partially usable micro-components

Legal Events

Date Code Title Description
8100 Publication of the examined application without publication of unexamined application
D1 Grant (no unexamined application published) patent law 81
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee