DE1957117C3

DE1957117C3 - Circuit arrangement in a recording device for recovering the clock pulses and the information data pulses

Info

Publication number: DE1957117C3
Application number: DE19691957117
Authority: DE
Inventors: Mitsuo Dipl.-Ing. Yokohama Oiso (Japan)
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1968-12-04
Filing date: 1969-11-13
Publication date: 1977-01-20

Description

Die Erfindung betrifft eine Schaltungsanordnung in einer Aufzeichnungseinrichtung zur Wiedergewinnung der Taktimpulse und der Informationsdatenimpulse aus einer in Wechselschrift aufgezeichnetenThe invention relates to a circuit arrangement in a recording device for recovery of the clock pulses and the information data pulses from a recorded in alternating letters

Folge von Eingangsimpulsen.Sequence of input pulses.

Bei einer solchen bekannten Schaltungsanordnung (USA.-Patentschrift 3 222603) müssen sieh die wiederzugewinnenden Impulse im idealen Zustand befinden. In such a known circuit arrangement (US Pat. No. 3,222,603), see the ones to be recovered Impulses are in the ideal state.

Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung der eingangs erwähnten Art iu schaffen, bei der die Taktimpuls*: und die Informationsdatenimpulse zuverlässig wiedergewonnen werden können, auch wenn die Taktimpuls«: zeitlich unstabil, also verzerrt sind. Gelöst wird diese Aufgabe durdi die im Kennzeichen des Patentanspruchs angegebenen Merkmale.The invention is based on the object of providing a circuit arrangement of the type mentioned iu, in which the clock pulse *: and the information data pulses can be reliably recovered, even if the clock ": are temporally unstable, so distorted. This problem is solved by the features specified in the characterizing part of the patent claim.

Die Erfindung wird beispielsweise an Hand der Zeichnung beschrieben, in der sindThe invention is described, for example, with reference to the drawing in which are

Fig. 1 ein Blockschaltbild einer Ausfuhrungsform der Schaltungsanordnung nach der Erfindung,
Fig. 2 ein Zeitdiagramm der SchaltungsanordnungFig. 1 is a block diagram of an embodiment of the circuit arrangement according to the invention,
Fig. 2 is a timing diagram of the circuit arrangement

■ιιαί.ιΓ'ϊιΑί'-^.'ίϋϊ¹ ■ ιιαί.ιΓ'ϊιΑί '- ^.' Ίϋϊ ¹

Fig. 3 ein Zeitdiagramm einer weiteren Ä°u^uh-"Fig. 3 is a timing diagram of a further Ä ° u ^ uh- "

runasforrn der Schaltungsanordnung nach der Erfindung undrunasforrn the circuit arrangement according to the invention and

Fig. 4 ein Schaltbild einer Ausführungsform d»r Erfindung.4 shows a circuit diagram of an embodiment of the invention.

Gemäß Fig. 1 werden Eingangsimpulse, nachfolgend mit unaufbereitete Daten bezeichnet, die von einem Aufzeichnungsmittel erhalten werden, über den Anschluß Ein über einen Lesekopf und einen Verstärker zugeführt. Dl ist ein Verzögerungsglied, nachfolgend mit Verzögerungskreis bezeichnet, zumAccording to Fig. 1, input pulses, hereinafter referred to as unprocessed data, from a recording medium, through the terminal Ein, a reading head and a Amplifier fed. Dl is a delay element, hereinafter referred to as delay circuit, for

Verzögern der Eingangsdaten um ¹Z₂ Periode, Dl ist ein Verzögerungskreis zum Verzögern der Eingangsdaten um' , Periode, Fist ein Flip-Flop, nachfolgend mit Flip-Flop-Kreis bezeichnet, M ist ein monostabiler Multivibrator zum Darstellen von »1« (hohes Pegelpotential) während ' , Periode und Gl bis G4 sind »UND«-Gatter, nachfolgend mit Torkreisen bezeichnet. / ist ein »UND«-Torkreis und G'3 ist ein »Sperre-Kreis. »Daten« bezeichnet den Ausgang der Informationsdatenimpulse, die durch die Schaltungsanordnung aus unaufbereiteten Eingangsdaten wiedergewonnen werden, und »Taktgebung« bezeichnet den Ausgang der Taktimpulse, die aus den unaufbereiteten Eingangsdaten wiedergewonnen werden. Dieser Teil ist auch mit »Aus« bezeichnet.Delaying the input data by ¹ Z ₂ period, Dl is a delay circuit for delaying the input data by ', period, F is a flip-flop, hereinafter referred to as the flip-flop circuit, M is a monostable multivibrator for displaying "1" (high Level potential) during ', period and Gl to G4 are "AND" gates, hereinafter referred to as gate circles. / is an "AND" gate circle and G'3 is a "lock circle. "Data" denotes the output of the information data pulses that are recovered by the circuit arrangement from unprocessed input data, and "Clocking" denotes the output of the clock pulses that are recovered from the unprocessed input data. This part is also labeled "Off".

Die unaufbereiteten Daten, die von dem Aufzeichnungsmittel über einen Lesekopf gelesen werden, werden zur Schaltung der Fig. 1 über den Eingangsanschluß Ein gegeben. Ein Signal g zum Starten des monostabilen Multivibrators M über das »Und«-Tor Gl wird von diesen unaufbereiteten Eingangsdaten abgeleitet, jedoch wird hier das Signal g von den unaufbereiteten Eingangsdaten direkt abgeleitet, d. h. ohne Verzögerung, nur wenn der Flip-Flop-Kreis FThe raw data which are read from the recording medium via a read head are given to the circuit of FIG. 1 via the input terminal A. A signal g for starting the monostable multivibrator M via the “And” gate Gl is derived from this unprocessed input data, but here the signal g is derived directly from the unprocessed input data, ie without delay, only when the flip-flop circuit F

sich auf der Ruckstellseite befindet, d. h. wenn das 7,Und«-Tor Gl offen ist Wenn sich der Flip-Flop-Kreis Fzuerst auf der Rückstellseite befindet, werden die ersten unaufbereiteten Eingangsdaten Cl (Takteebeisignal) direkt abgenommen, d. h. ohne Verzög i es durch die erste Wellenform g des Welis on the reset side, ie when the 7, and «gate Gl is open the first waveform g of the wel

gnal) di ggnal) di g

, wie es durch die erste Wellenform g des Welgerung, wie es durch die ers g s Welas indicated by the first waveform g of Welgerung, as indicated by the ers g s Wel

le nformdiagramms 4 der Fig.2 jezejgt ist. Mn anderen Worten weiden, wenn der Fhp-Fiop-Kreis t sich auf der Rückstellseite befindet, wie dies oben Deschrieben ist, die unaufbereiteten Eingangsdaten selbst das Signal g. Dies wird auch bei den Wellenformen gl. g3< tf⁵' S^{8 und} S⁹ angewandt.Shape diagram 4 of FIG. 2 is depicted. In other words, if the Fhp-Fiop circuit t is on the reset side, as described above, the unprocessed input data itself graze the signal g. This is also used for the waveforms equ. G3 <tf ⁵ 'S ^{8 and} S ⁹ .

Andererseits wird, wenn sich der Flip-Flop-Kieis F auf der Einsteliseitc· befindet, die von den Eingangsdaten um ' ■> Periode verzögerte Wellenform Dl dasOn the other hand, when the flip-flop Kieis F is located on the setting page, which from the input data by '■> Period delayed waveform Dl das

Signal g. In "diesem Falle werden der Verzöge .ungslcreis Dl und das »Und«-Tor G2 verwendet. Unter Bezugnahme auf das Wellenformdiagrami.i der Fig. 2Signal g. In this case, the delay will be Dl and the "and" gate G2 are used. Referring to the waveform diagram i of FIG

. . , ..«,..,..;s..t.. Pintj^naQ.-isif ηίττ-,ΐ-.ιιίν. fd Sat-. . , .. «, .., ..; s..t .. Pintj ^ naQ.-isif ηίττ-, ΐ-.ιιίν. fd Sat-

sächlich zu der Zeitstenung von «_ -· verzögert, jCuOCn ist der Datenwert »1« (Wellenform Dl) durch die Bitstellung C3 dargestellt worden, welche den unaufbereiteten Eingangsdaten vorangeht, und deshalb wird in diesem Falle die Wellenform M, die von den unaufbereiteten Eingangsdaten um ' ₂ Penode verzögert ist, als Signal g zum Triggern des monosiabilen Mnhivibrators M verwendet. Es ist darauf hinzuweisen! daß die Wellenform D'l zeitlich etwas vor der Wellenform ("4 ist. Wenn der Datenwert »1« in der vorangehenden Bitsteilurig vuihanden ist, wie dies oben beschrieben worden ist. wird der Flip-Flop-Kreis F eingestellt. Somit wird die Wellenform g4 Vrieeern des monostabilen Multivibrators M ge-"bildet. Nachfolgende weneniormen go unu g/· Minnen in derselben Weise gebildet werden. ^ Wenn ein Datensignal »i« vorhanden ist, wird im aUgcim-uu-n da"s nächste Taktgebersignal um das Datensignal »1« verzögert, jedoch wird es bei Anwendung der Schaltung nach der Erfindung möglich, den monostabilen Multivibrator M ohne Verzögerung des Taktgebersignals zu triggern.Due to the timing of «_ - · delayed, jCuOCn the data value» 1 «(waveform Dl) has been represented by the bit position C3, which precedes the raw input data, and therefore in this case the waveform M, that of the raw input data is delayed by ' ₂ penodes, used as signal g to trigger the monosilable Mnhivibrator M. It should be pointed out! that the waveform D'l is slightly ahead of the waveform ("4. When the data" 1 "is present in the preceding bit division as described above. the flip-flop circuit F is set. Thus, the waveform becomes g4 Vrieeern the monostable multivibrator M formed. The following weneniormen go unu g / · Minnen are formed in the same way. If a data signal "i" is present, aUgcim-uu-n da "s next clock signal around the data signal "1" delayed, but when using the circuit according to the invention it is possible to trigger the monostable multivibrator M without delaying the clock signal.

Das voranstehende wird des weiteren unter Bezugnahme auf die Wellenformdiagramme der Fig. 2 beschrieben. Das Wellenformdiagramm 1 zeigt die idealen unaufbereite'en Daten, jedoch haben die tatsächlich erhältlichen Daten Verzerrungen, wie dies durch das Wellenformdiagramm 2 gezeigt ist. d. h. die Taktgebersignale auf beiden Seiten des Datenwertes »1« sind vorwärts und rückwärts verschoben. Wenn nämlich ein Signal des Datenwertes »1« vorhanden ist, wird das diesen Bit vorangehende Taktg':bersignal weiter vorwärts verschoben und das dem Bit folgende Taktgebersignal wird weitet nach rückwärts verschoben. Die Wellenformen 3 werden vor den unaufbereiteten Eingangsdaten des Wellenformdiagramms um ' ₂ Periode verschoben und können über den Kreis Dl erhalten weiden. 4 zeigt die Wellenformen g zum Triggern des monostabilen Multivibrators M, und während die Eingangsdaten »0« sind, wird der Flip-Flop-Kreis Fzurückgestellt, und deshalb werden die unaufbereiteten Daten Wellenformen g ohne Verzögerung. Wenn aber die Eingangsdatensignale »1« zugeführt werden, wird der Flip-Flop-Kreis F infolge der Schaltungsoperation, auf die unten Bezug genommen wird, eingeteilt und deshalb werden die Ausgangssignale des Kreises Dl, die um '/_? Periode verzögert sind., die Wellenformen g. Dies ist durch gestrichelte Linien mit Pfeilen dargestellt. Der monostabile Multivibrator M wird durch die Wellenformen g getriggert und arbeitet, wie dies in Fig. 2 bis 5 gezeigt ist. Die Ausgangswellenformen des monostabilen Multivibrators M werden des weiteren durch den "erzögerungskreis D2 um ' ₄ Periode verzögert und werden Wellenformen, wie sie in Fig. 2 bis 6 gezeigt sind. Diese Wellenformen 6 werden als tatsächliche DaicniensicrirnpuSsc verwendet. Wenn nämlich das Signal »1« als unaufbereitete Eingangsdaten ankommt, während die Datenfensterwellenform D2 sich im logischen Zustand »1« {hohes Potential) befindet, wird dieses Signal als Datensignal gelesen, d. h. der Datenwert »1« kann gelesen werden. Umgekehrt wird der unverarbeitete Eingangsdatenwert »1«, der ankommt, während sich die Datenfensterwellenform D2 im logischen Zustand »0« (niedriger Pegel) befindet, als ein Taktgebersignal gelesen. Dies zeigen die Torkreise G4 und G3. Das Tor G4 wird geöffnet, wenn die DatenieiwterweHenform Dl sich im logischen Zustand s 1« befindet, und deshalb wird das Datensignal »1« von dem Tor G4 ausgesandt. Dies ist in dem Wellenformdiagramm 8 der Fig. 2 gezeigt. Umgekehrt wild das Tor G3 geöffnet, wenn sich der Datenfensterimpuls D2 unlogischen Zustand »0« befindet. Dies ist au^f den Sperrkreis / zurückzuführen. In diesem Falle wird das Taktgebersignal vom Tor G3 ausgesandi. Deshalb zeigt »Daten« des Ausgangsanschlusses Aus Datenausgangssignak von dem Tor G4 und »Taktgebung« zeigt Taktgeberausgangssignale vom Tor G3, und diese Signale werden zu der außenseitigen Schaltung ausgesandt. Signalt 8 des Datenwertes »1«, die von dem Tor G4 ausgesandt werden, stellen den Flip-Flop-Kreis F ein, wie dies in demThe foregoing will be further described with reference to the waveform diagrams of FIG. The waveform diagram 1 shows the ideal raw data, however, as shown by the waveform diagram 2, the actually obtainable data has distortions. ie the clock signals on either side of the data value "1" are shifted forwards and backwards. If a signal of the data value "1" is present, the clock signal preceding this bit is shifted further forward and the clock signal following the bit is shifted further backward. _{The waveforms 3 are shifted by '2} periods before the raw input data of the waveform diagram and can be obtained via the circle Dl. 4 shows the waveforms g for triggering the monostable multivibrator M, and while the input data is "0", the flip-flop circuit F is reset and therefore the raw data becomes waveforms g without delay. However, when the input data signals "1" are supplied, the flip-flop circuit F is divided as a result of the circuit operation referred to below, and therefore the output signals of the circuit Dl which increase by '/ _? Period are delayed., The waveforms g. This is shown by dashed lines with arrows. The monostable multivibrator M is triggered by the waveforms g and operates as shown in Figs. The output waveforms of the monostable multivibrator M are further _{delayed by 4} periods by the delay circuit D2 and become waveforms as shown in Figs. 2 to 6. These waveforms 6 are used as actual daicniensicrirnpuSsc. arrives as unprocessed input data while the data window waveform D2 is in the logic state "1" (high potential), this signal is read as a data signal, ie the data value "1" can be read. Conversely, the unprocessed input data value "1" that arrives while the data window waveform D2 at logic "0" (low level) is read as a clock signal. This is shown by the gate circuits G4 and G3. the gate G4 opens when the DatenieiwterweHenform Dl is in the logic state s 1 " and therefore the data signal "1" is sent out from port G4 This is shown in waveform diagram 8 of Fig. 2. Conversely, wild the gate G3 opens when the data window pulse D2 is illogical state "0". This is au ^f / return the trap. In this case the clock signal is sent out from gate G3. Therefore, "data" of output terminal Out shows data output from port G4 and "timing" shows clock output from port G3, and these signals are sent out to the outside circuit. Signal 8 of the data value "1", which are sent out by the gate G4, set the flip-flop circuit F, as in the

lieh wird das Tor Gl geöffnet, wodurch die Dl-WeI-leni'ormcn 3, die von den unaufbereiteten Eingangsdaten um '/, Periode durch den Kreis ϋϊ verzöger; worden sind, Wellenformen g zum Triggern des monostabilen Multivibrators M werden. Wie oben beschrieben worden ist, wird gemäß der Diskriminieranordnung der Erfindung, wenn der Datenwert »0« ist, der Taktgeberimpuls als Datenfensterimpuls zum Trennen der Eingangsdaten verwendet, und wenn ein Datenimpuls vorhanden ist und der Datenwert »1« ist, wird nicht der nächste Taktgeberimpuls, sondern der Datenimpuls als Datcnfcnsterimpu'ls verwendet.The gate Gl is opened, whereby the Dl-WeI-leni'ormcn 3, which is delayed by the unprocessed input data by '/, period through the circle ϋϊ; waveforms g for triggering the monostable multivibrator M become. As described above, according to the discriminating arrangement of the invention, when the data value is "0", the clock pulse is used as a data window pulse for separating the input data, and when there is a data pulse and the data value is "1", the next clock pulse is not used , but the data pulse is used as a data window pulse.

Fig. 3 zeigt das Wellenformdiagramm bei unterbliebener Taktgebung. Die Auswertmethode kann auch wirksam bei dieser Aufzeichnungsart verwendet werden. Die unterbliebene Taktgebung wird als Adressenmarkierer in einer Plattenstapelvorrichtung verwendet. Ein Adressenmarkierer zeigt den Verzweigungspunkt der Adressen an. Er wiiJ an dem 55 Verzweigungspunkt zwischen einem bestimmten Datenfeld und dem nächsten Datenfeld aufgezeichnet. Ein Adressenmarkierer arbeitet, um den Flip-Flop-Kreis F für eine konstante Zeitperiode kontinuierlich einzustellen, und als Ergebnis einer solchen kontinu-60 ieirlichen Einstellung kann ein getrennt vorgesehener Aiuffindungskreis den Adressenmarkierer auffinden. Ein Verzweigungspunkt zwischen Adressen, d. h. aufgezeichneten Feldern, kann durch den Auffindungskreis aufgefunden werden.Fig. 3 shows the waveform diagram when omitted Timing. The evaluation method can also be used effectively with this type of recording will. The omitted timing is used as an address marker in a disk stacker used. An address marker shows the branch point of addresses. He wiiJ at the branch point between a certain data field and the next data field. An address marker works to circle the flip-flop F set continuously for a constant period of time, and as a result of such continuous 60 A separately provided detection circle can locate the address marker for each setting. A branch point between addresses, i. H. recorded fields, can be identified by the discovery circle be found.

65 In Fig. 4 sind Gl, G2, G3 und G4 transistorisierte »Und«-Tore, F ist ein Flip-Flop-Kreis, Dl und D2 sind Verzögerungskreise, M ist ein transistorisierter monostabiler Multivibratorkreis und / ist ein transi-65 In Fig. 4, Eq, G2, G3 and G4 are transistorized "And" gates, F is a flip-flop circuit, Dl and D2 are delay circuits, M is a transistorized circuit monostable multivibrator circuit and / is a transi-

storisierter Inverterkreis. Ein ist ein Eingangsanschluß und Aus ist eine Ausgangsleitung. Diese Bezugszeichen entsprechen denen in Fig. 1.storized inverter circuit. In is an input terminal and Out is an output line. These reference numbers correspond to those in FIG. 1.

Die unaufbereiteten Daten, die über den Eingangsanschluß Ein zugeführt werden, werden zu dem transistorisierten »Und«-Tor Gl gegeben, von dem ein Signal g zum Starten des monostabilen Miultivibrators M abgeleitet wird. Das transistorisierte »Und«- Tor Ci 1 ist ein bekannter Kreis mit einem Invertertransistor 11. Formdioden 12. 13, 14. 15. zwei Widerstanden 16.19 und einem Kondensator 18. Unter der Annahme, daß sich der Flip-Flop-Kreis F auf der Ruckstellscitc befindet, ist die Diode 13 gesperrt und der Wechsel des Potentials des unaufbereiteten Datensignals wird direkt /u dem monostabik-n Multivibrator M über den Torkreis Gl ausgesandt. Mit anderen Worten wird, wenn das über die Leitung 36 zugefuhrte unaufbereitete Datensignal hohes Potential hat. der Transistor 11 »ein« und sein Kollektor 20 hat niedriges Potential. Wenn umgekehrt das unaufbereitete Datensignal niederes Potential hat. wird der Transistor 11 «aus- und sein Kollektor 20 hat hohes Potential. Wenn sich der Flip-Flop-Kreis F auf der Einstellseite befindet, wird andererseits die Diode 13 »ein« und deshalb ist die Diode 12 immer »aus<· und der Wechsel des Potentials des auf der Leitung 36 auftretenden unaufbereiteten Datensignals erseheint nicht direki auf der Leitcng 20. Dieser Torkreis Gl ist namhch ein Tor zum Ausfuhren einer sogenannten logischen NAND-Operation. Die anderen Torkreise G'2. G3 und G4 in Fig. 4 sind auch Torkreise zum Ausfuhren derselben Operation wie Gl. d h. G2. G3 und G4 fuhren auch die logische Operation NAND aus.The unprocessed data, which are fed in via the input connection Ein, are sent to the transistorized "And" gate Gl, from which a signal g for starting the monostable multi-vibrator M is derived. The transistorized "And" gate Ci 1 is a well-known circuit with an inverter transistor 11. Shape diodes 12. 13, 14. 15. Two resistors 16.19 and a capacitor 18. Assuming that the flip-flop circuit F is on the Ruckstellscitc is located, the diode 13 is blocked and the change in the potential of the unprocessed data signal is sent directly to the monostable-n multivibrator M via the gate circuit Gl. In other words, when the unprocessed data signal fed in via line 36 has a high potential. the transistor 11 "on" and its collector 20 has a low potential. Conversely, when the raw data signal has a low potential. the transistor 11 ″ is switched off and its collector 20 has high potential. If the flip-flop circuit F is on the setting side, on the other hand, the diode 13 is "on" and therefore the diode 12 is always "off" and the change in the potential of the unprocessed data signal appearing on the line 36 does not appear directly der Leitcng 20. This gate circuit Gl is a gate for the execution of a so-called logical NAND operation. The other gate circles G'2. G3 and G4 in Fig. 4 are also gate circles for performing the same operation as Eq. i.e. G2. G3 and G4 also perform the NAND logical operation.

Wenn sich der Flip-Flop-Kreis F auf der Ruckstellseite befindet, wird der Transistor 21 abgeschaltet und der andere Transistor 22 ist im Zustand »1«. Deshalb hat in diesem Ruckstellzustand die Leitung 23 ein hohes Potential (logischer Zustand »1«) und die andere Leitung 24 hat das Potential Null (logischer Zustand »<)«■; Dieser Flip-Flop-Kreis selbst ist ein bekannter Kreis mit Vorspann widerstanden 25, 26, 27. 28, 29. 30 und Beschltunigungskondensatoren 31.32. 33 und 34 sind Dioden, die verwendet werden, um diesen Flip-F'iüp-Kri-is vorn RueksicilzuMdnd in den tiiiistellzustand oder umgekehrt umzuschalten. Der Flip-Flop-Kreis wird vom Ruckstellzustand in den Einstellzustand umgeschaltet, wenn das Datensignal aufgefunden ist. d. h. wenn die Diode 34 «ein' wird. Wenn die Diode 34 »ein« wird, hat die Basis des Transistors 22 Null-Potential (lugischer Zustand "(><-1 und der Transistor 22 wird abgeschaltet. Umgekehrt wird der Transistor 21 »ein«. Zu dieser Zeit hat die Leitung 23 das Potential Null und veranlaßt die Diode 13 des Tores G'l. »ein« zu werden.When the flip-flop circuit F is on the reset side, the transistor 21 is switched off and the other transistor 22 is in the "1" state. Therefore, in this reset state, line 23 has a high potential (logic state "1") and the other line 24 has potential zero (logic state "<)"■; This flip-flop circuit itself is a well-known circuit with bias resistors 25, 26, 27. 28, 29. 30 and acceleration capacitors 31.32. 33 and 34 are diodes that are used to switch this flip-flop circuit from back to back to the open state or vice versa. The flip-flop circuit is switched from the reset state to the set state when the data signal is found. ie when the diode 34 becomes 'on'. When the diode 34 becomes "on", the base of the transistor 22 has zero potential (lugical state "(><- 1 and the transistor 22 is switched off. Conversely, the transistor 21 becomes" on ") the potential zero and causes the diode 13 of the gate G'l. to become "on".

Irnpukc (logische » 1 «-Signale), die von dem Eingangsanschluß Ein der unaufbereiteten Daten eintreffen, werden in dem ,Periodenvcrzogcrungskreis /11 ,1..rr> "T. .-L- Irnpukc (logical "1" signals) arriving from the input terminal Ein of the unprocessed data are stored in the, period delay circuit / 11 , 1..rr> "T..-L-

Torkreis G3 uber die ! eitiingen 35. 36. 37 und 38 gesandt. Dieser Impuls (logisches »1 «-Signal), das an dem ^: ,-Periodenverzogerungskreis Dl ankommt, wird /ur Basis des Transistors 41 über den Beschleu nigungskondensator 39 und den Widerstand 40 gesandt Durch die Ankunft dieses Impulses wird der "Transistor 41 em· und folglich wird sein Kollektor 42 schnell von WV (logischer Zustand 1 - ) auf 0\(ilt (loosener Zustand ■■<·· ) abgesenkt Diesel niedrigere Zustand wird zur Verzögerungsleitung 43 übertragen und der Impuls wird um ¹Z₂ Periode verzögert, und dann wird der Ausgang 44 0 Volt. Der Transistor 45, der auf Grund der — Ε-Quelle χ Mn« gewesen ist, v/ird »aus«. Folglich nähert sich der KollektorGate circle G3 over the! eitiingen 35, 36, 37 and 38 sent. This pulse (logical "1" signal) attached to ^the: arrives -Periodenverzogerungskreis Dl, is / ur base of the transistor 41 via the Accelerat nigungskondensator 39 and the resistance 40 is sent through the arrival of this pulse is the "transistor 41 em · and consequently its collector 42 is quickly lowered from WV (logic state 1 -) to 0 \ (ilt (loose state ■■ <··) Diesel lower state is transmitted to delay line 43 and the pulse is ^{delayed by 1} Z ₂ period, and then the output 44 becomes 0 V. The transistor 45, which was due to the - source χ Mn ", is" off. "As a result, the collector approaches

46 des Transistors 45 schnell der + E-Speisespannurig von 0 Volt und dies wird zum Tor G2 über die Leitung46 of the transistor 45 quickly the + E feed voltage from 0 volts and this will go to gate G2 on the line

47 übertragen. Die Diode 48 des Tores (72 empfängt diese -t- /--Speisespannung. Die Diode 48. die »ein«47 transferred. The diode 48 of the gate (72 receives this -t- / - supply voltage. The diode 48. the "on"

ίο gcvvesei ist. wird aus« . Das Tor G'2 wird »ein«, wenn die Leitung 24 die hohe Spannung + F. erhalt, d. h wenn der Flip-Flop-Kreis F sich im Hinstellzustand befindet. Wenn die Leitung 24 hohe Spannung + /■. erhält, c. h. wenn der Flip-Flop-Kreis F sich im Hinstellzustand befindet, wird die Diode 4'9 »aus« und folglich nähert sich, da die Diode 48 »aus« ist. das Potential des Punktes 50 ■+ EX. Dies wird übertragen zur Basis des Transistors 54 über die Dioden 51 und 52 und den Beschleunigungski ndensator 53. Das Potential tier Basis nähert sich <- /·.. Folglich wird der Transistor 54 »ein«, der auf Grund der - /■. Volt-Speisespannung »aus« gewesen ist. Dieser hmschaltzustand des Transistors 54. d. h. 0 Volt des Kollektors des Transistors 54. wird zu dem monostabilen Multivibrator M über die Leitung 55 und den Punkt 57 übertragen.ίο is gcvvesei. becomes out «. Gate G'2 is "on" when line 24 receives the high voltage + F. i.e. h when the flip-flop circuit F is in the reset state. When the line 24 is high voltage + / ■. When the flip-flop circuit F is in the reset state, the diode 4'9 becomes "off" and consequently approaches, since the diode 48 is "off". the potential of point 50 ■ + EX. This is transmitted to the base of the transistor 54 via the diodes 51 and 52 and the accelerator capacitor 53. The potential of the base approaches <- / · .. As a result, the transistor 54 becomes "on" due to the - / ■. Volt supply voltage was "off". This switched state of the transistor 54, ie 0 volts of the collector of the transistor 54, is transmitted to the monostable multivibrator M via the line 55 and the point 57.

Andererseits veranlaßt der Impuls, der zum Tor G4 über die Leitung 37 übertragen worden ist. die Diode 3S. die »ein« gewesen ist. »aus« zu werden. Unter der Annahme,daß die Leitung 39 hohes Potential hai. wird die Diode 40 auch »aus« und deshalb erhalt der Punkt 41 hohes Potential + /-.. Die Basis des Transistors 45 email folglich hohes Potential durch die Di öden42 und 43 und den Kondensator 44. Der Transi Stor 45.derauf Grund der - if-Quelle »aus« gewesen ist. wird somit »ein«. Der Kollektor 46 erhält ungefähr 0 Volt. Als Ergebnis wird der Flip-Flop-Kreis F der nächsten Stufe sofort in den Einstellzustand geschaltet. Die Diode 34 wird nämlich »ein« und folglich wird der Kollektor 23 des Transistors 21, der -f E \ gewesen ist. schnell auf 0 Volt abgesenkt. Dieser Wert 0 Volt wird zur Basis des anderen Transistors 22 über den Kondensator 32 und den Widerstand 26 übertragen und veranlaßt die Basis, 0 Volt zu werden. Folglich wird der transistor ZZ. der »ein« gewesen ist. abgeschaltet. Der Kollektor des Transistors 22 wechselt von 0 V zu + E V. Folglich nähert sich die Basis des anderen Transistors 21 +EX über den Widerstand 25 und den Kondensator 31. Der Transistor 21. der »aus« gewesen ist. wird »ein«, d.h. der Transistor wechselt von dem Ruckstellzustand in den Einstellzustand. Zu dieser Zeit hat der Kollektor des Transistors 21 vollständig 0 Volt. Dieser Wert 0 Volt wird zur Diode 13 des Tores Gl über die Leitung 23 ubertra-On the other hand, the pulse which has been transmitted to port G4 via line 37 causes. the diode 3S. which was "a". To become "off". Assuming that line 39 has high potential. the diode 40 is also "off" and therefore the point 41 receives high potential + / - .. The base of the transistor 45 email consequently high potential through the diodes 42 and 43 and the capacitor 44. The Transi Stor 45.the due to the - if source was "off". thus becomes "a". The collector 46 receives approximately 0 volts. As a result, the flip-flop circuit F of the next stage is immediately switched to the setting state. The diode 34 becomes namely "on" and consequently the collector 23 of the transistor 21, which has been -f E \ . quickly lowered to 0 volts. This 0 volt value is transferred to the base of the other transistor 22 through capacitor 32 and resistor 26 and causes the base to become 0 volts. As a result, the transistor ZZ. who was "a". switched off. The collector of transistor 22 changes from 0 V to + E V. As a result, the base of the other transistor 21 approaches + EX via resistor 25 and capacitor 31. The transistor 21. which has been "off". becomes »on«, ie the transistor changes from the reset state to the setting state. At this time the collector of transistor 21 is completely 0 volts. This value 0 volts is transmitted to the diode 13 of the gate Gl via the line 23.

gen So weit diese Leitung 0 Volt hat. d. h. wahrend der Flip-Flop-Kreis F sich im Einstellzustand befindet, ist das Tor Gl geschlossen. Die Operation des anderer. Tores Gl. wird geöffnet. Dies ist darauf zuiuikzuiuhiL-n. daß die Leitung 24 hohes Fegelpoten-gen As far as this line has 0 volts. that is, while the flip-flop circuit F is in the setting state, the gate Gl is closed. The other's operation. Tores Eq. will be opened. This is due to liuikzuiuhil-n. that the line 24 high Fegelpot-

!ia! erhalt (logischer Zustand »1«) und die Diode 49 des Tores G2 abgeschaltet wird. Wenn somit der Flip-Flop-Kreis Fsich auf der Ruckstellseite befindet, w ird das am Punkt 57 auftretende Signal ρ auf Grund des Au'.gangssignals 20 von dem Tor CH logisch »1"! ia! received (logic state "1") and the diode 49 of gate G2 is switched off. If the flip-flop circuit Fsis on the reset side, the signal ρ appearing at point 57 will be logically "1" on the basis of the output signal 20 from the gate CH.

und andererseits wird das Signal g. wenn der Flip-Flop-Kreis F sich auf der Finstellseite befindet, auf Grund des Ausgangssignals vom Tor G'2 logisch ■ 1" Mn anderen Worten ist drr V'.rhiridiMijispunk! 57 ei"and on the other hand, the signal g. if the flip-flop circuit F is on the Finstellseite, based on the output signal from gate G'2 logical ■ 1 "Mn other words is drr V'.rhiridiMijispunk! 57 ei"

Kreis zum Erzeugen von »Oder« des Ausgangssignals des Tores Gl und des Ausgangssignals des Tores G2. Der monostabile Multivibrator M ist ein bekannter Kreis mit zwei Transistoren 58 und 59, einem Lade und Entladekondensator 60, Ladewiderständen 63 und 64, einem Beschleunigungskondensator 61 und einem Widerstand 65. Dieser Kreis beginnt zu arbeiten, wenn Eingangsimpulse über den Punkt 57 gegeben werden, und seine Ausgangsleitung 62 erhält den logischen Zustand »1« für eine konstante Zeitperiode. Über den Punkt 57 gesandte Eingangsimpulse haben ein Potential, das dem üblichen Potential entgegengesetzt ist, d. h. die FJngangsimpulse haben das Potential Null. Die Impulse haben üblicherweise hohes Potential (logischer Zustand »()«). erhalten jedoch das PotentiEil Null (logischer Zustand »1«), während Impulse vorhanden sind. Diese Impulse triggern den monostabilen Multivibrator M. Wenn somit der Punkt 57 von der + Ε-Speisespannung auf das Potential Null abgesenkt wird, wird dies zur Basis des Transistors 59 über den Kondensator 60 übertragen, der sich im Entladezustand befindet, und als Ergebnis wird der Transistor 59¹ »aus«, der »ein« gewesen ist. Der Kollektor des Transistors 59 wechselt vom Potential Null »um hohen Potential + EV. Dies wird zur Basis des anderen Transistors 58 über die Diode 61 und den Widerstand 65 übertragen. Folglich wird der Transistor 58 »ein«, der »aus« gewesen ist. Gleichzeitig beginnt der Kondensator 60 entsprechend der Zeitkonstante sich zu laden, die durch die Werte der Widerslände 63 und 64 und des Kondensators 60 bestimmt ist. Der Kollektor des Transistors 58 hält auf Grund des Einschaltzustandes des Transistors 58 Potential Null, auch nachdem der Impuls des Punktes 57 verschwunden ist. Wenn der Kondensator 60 beginnt, sich zu laden, wird das Potential der Basis des Tia.'.slstors 59 allmählich angehoben. Wenn das Basispotential einen konstanten Wert erreicht, wird der Tnmöistor 59 »ein«, der »aus« gewesen ist. Folglich wird der Kollektor des Transistors 59 wieder von der -I- E-Speisespannung auf das Potential Null abgesenkt. Das Ergebnis wird zur Basis des anderen Transistors 58 über den Widerstand 65 und den Kondensator 61 übertragen. Folglich wird der Transistor 58, der »ein« gewesen liii. wiedei abgeschaltet.Circle for generating "Or" of the output signal of gate Gl and the output signal of gate G2. The monostable multivibrator M is a known circuit with two transistors 58 and 59, a charging and discharging capacitor 60, charging resistors 63 and 64, an acceleration capacitor 61 and a resistor 65. This circuit starts to work when input pulses are given via point 57, and its output line 62 receives the logic state "1" for a constant period of time. Input pulses sent via point 57 have a potential which is opposite to the usual potential, ie the input pulses have a potential of zero. The pulses usually have a high potential (logical state »()«). receive the potentiometer zero (logic state "1") while pulses are present. These pulses trigger the monostable multivibrator M. Thus, when point 57 is lowered by the + Ε supply voltage to zero potential, this is transmitted to the base of transistor 59 via capacitor 60, which is in the discharging state, and as a result the Transistor 59 ¹ "off" that was "on". The collector of transistor 59 changes from zero potential to high potential + EV. This is transmitted to the base of the other transistor 58 via diode 61 and resistor 65. As a result, transistor 58 becomes "on" which has been "off". At the same time, the capacitor 60 begins to charge in accordance with the time constant which is determined by the values of the contradictions 63 and 64 and the capacitor 60. The collector of the transistor 58 holds zero potential due to the switched-on state of the transistor 58, even after the pulse of the point 57 has disappeared. As the capacitor 60 begins to charge, the potential of the base of the Tia. Slstor 59 is gradually increased. When the base potential reaches a constant value, the transistor 59 becomes "on" which has been "off". As a result, the collector of transistor 59 is again lowered by the -I- E supply voltage to zero potential. The result is transmitted to the base of the other transistor 58 through resistor 65 and capacitor 61. Thus transistor 58 will be the "on" liii. turned off again.

Wie oben beschrieben worden ist, wird, wenn der Kondensator 60 fur eine konstante Zeitdauer geladen wird, der monostable Multivibrator M in seinen ursprunglichen bestehenden Zustand zurückgeführt. Während dieser Zeitdauer erhält die Leitung 62 den Zustand hohen Potentials (logischer Zustand »1«). Dieser logische Zustand »1« ist im Weilenformdiagramm 5 der Fig. 2 gezeigt, und diese Impulse haben eine Impulslänge gleich ^!/₂ des Intervalls zwischen den Bits. Diese Impulse werden des weiteren um eine ''₄ Periode durch den Verzögerungskreis Dl verzögert. 63 ist die Verzögerungsleitung zum Ausführen der Verzögerungaüperätion. Die so erhaltenen Signale Dl. weiden /.UiU Tor G4 und zu dein Invertcrkrsis * über die Leitung ö4 gegeben. Das Tor G4 aibeitci.As described above, when the capacitor 60 is charged for a constant period of time, the monostable multivibrator M is returned to its original existing state. During this period of time, the line 62 receives the high potential state (logic state “1”). This logic state "1" is shown in waveform diagram 5 in FIG. 2, and these pulses have a pulse length equal to ^! / _{2 of} the interval between the bits. These pulses are further delayed _{by a 4} period by the delay circuit Dl. 63 is the delay line for performing the delay operation. The signals thus obtained Dl. Weiden / .UiU gate G4 and given to your Invertcrkrsis * via the line ö4. The gate G4 aibeitci.

um die Diode 40 während der Zeitdauer der Impulslänge des auf der Leitung 64 auftretenden Signals DI, d. h. während der Zeitdauer des logischen Zustandes »1«, abzuschalten. Während der Zeitdauer der Impulslänge der V₂ Periode befindet sich nämlich der Torkreis G4 im offenen Zustand und nur die Polarität des unaufbereiteten Datensignals, das über die Eingangsleitung 37 eintrifft, wird ohne Änderung der 2!.eitbeziehung umgewandelt, und dann wird das Signal vom Punkt 46 ausgesandt. Dies wild zu der (in der Zeichnung nicht dargesteliten) außenliegenden Schaltung von einer der Leitungen Aus als Datensignal gesandt.in order to switch off the diode 40 during the duration of the pulse length of the signal DI appearing on the line 64, ie during the duration of the logic state "1". During the duration of the pulse length of the V ₂ period, the gate circuit G4 is in the open state and only the polarity of the unprocessed data signal arriving via the input line 37 is converted without changing the second relationship, and then the signal from the point 46 sent out. This is sent to the external circuit (not shown in the drawing) from one of the lines Aus as a data signal.

Andererseits wird das am Inverterkreis / auftretende Signal D2 durch den Inverterkreis umgekehrt, ohne während der Zeitdauer der Impulslänge, die auf Leitung 64 erscheint, d. h. während der Zeitdauer des logischen Zusiandes »1«, verzögert zu werden, und wird über die Ausgangsleitung 65 ausgesandt. In be-On the other hand, the signal D2 occurring at the inverter circuit / is reversed by the inverter circuit without being delayed during the duration of the pulse length that appears on line 64, ie during the duration of the logic state "1", and is sent out via the output line 65. In loading

ϊο kannter Weise enthält de, Inverterkreis einen Transistor 66 und zwei Widerstände. Während sich die Ausgangsleitung 65 im logischen Zustand »1« befindet, d. h. auf hohem Potential, ist die Leitung 64 auf niedrigem Potential, d. h. im logischen Zustand »0«. Zu dieser Zeit läuft der auf der Eingangsleitung 38 auftretende Impuls über das Tor G3 und wird zur Ausgangsleitung 66 ausgesandt, ohne verzögert zu werden. Wenn nämlich die Leitung 35 hohes Potential erhält, während die Leitung 65 sich auf hohem Potential befindet (logischer Zustand »1«), werden beide Dioden 67 und 68 abgeschaltet und das Potential des Punktes 69 wird hohes Potential. Das Ergebnis wird zum Transistor 73 über die Dioden 70, 71 und den Kondensator 72 übertragen und veranlaßt diesen Transistor, »ein« zu werden. Die Zeitdauer, während der Transistor »ein« ist, ist gleich der Zeitdauer, während der sich die Eingangsleitung 35 im logischen Zustand »1« befindet, d. h. die Zeitperiode der Impulsdauer. Zu dieser Zeit läuft der Taktgeberimpuls der unaufbereiteten Eingangsdaten über das Tor G3, wo die Polarität des Impulses umgekehrt wird, und der Impuls wird zur Leitung 66 ausgesandt. Das somit aufgefundene Taktgebersignal wird zu der außenliegenden Schaltung über die Leitung Aus auf der Taktgeberseite getrennt von der Leitung für das Datensignal ausgesandt. Wenn die Taktgebung aufgefunden ist. wird die Diode 33 »ein« und folglich wird der Flip-Flop-Kreis F vom Einstellzustand in den Rückstellzustand umgeschaltet. Der Flip-Flop-Kreis F wird in seinen Einstellzustand zurückgeführt, wenn das Datensignal als nächstes aufgefunden wird.As is known, the inverter circuit contains a transistor 66 and two resistors. While the output line 65 is in the logic state “1”, ie at a high potential, the line 64 is at a low potential, ie in the logic state “0”. At this time, the pulse appearing on input line 38 travels through gate G3 and is sent to output line 66 without delay. If the line 35 receives a high potential while the line 65 is at a high potential (logic state "1"), both diodes 67 and 68 are switched off and the potential of the point 69 becomes high potential. The result is transmitted to transistor 73 through diodes 70, 71 and capacitor 72, causing that transistor to turn "on". The time period during which the transistor is "on" is equal to the time period during which the input line 35 is in the logic state "1", ie the time period of the pulse duration. At this time the raw input data clock pulse passes through gate G3 where the polarity of the pulse is reversed and the pulse is sent on line 66. The clock signal thus found is sent to the external circuit via the line Aus on the clock side separately from the line for the data signal. When the timing is found. the diode 33 is "on" and consequently the flip-flop circuit F is switched from the setting state to the reset state. The flip-flop circuit F is returned to its set state when the data signal is next found.

Falls die Schaltungsanordnung nach der Erfindung bei Datenaufzeichnungseinrichtungen, wie magnetischen Platten- und magnetischen Trommelspeichervorrichtungen, angewendet wird, kann die Zeitverschiebung auf Grund der Verzerrung der von dem Aufzeichnungsträger erhaltenen unaufbereiteten D'aten halbiert und damit der Ablesefehler verringert werden, so daß eine Daten^verarbeif"PgsanordniinB mit großer Betriebssicherheit aufgebaut werden kann.If the circuit arrangement according to the invention in data recording devices, such as magnetic disk and magnetic drum storage devices is applied, the time shift due to the distortion of the received from the record carrier raw D'can be halved ata and thus the reading errors can be reduced so that a data ^v erarbeif "PgsanordniinB can be set up with great operational reliability.

Hien-ü 3 Blatt ZeichnungenHien-ü 3 sheets of drawings

609 683Ί05609 683Ί05

Claims

Patent claims:

1. Circuit arrangement in a recording device for recovering the Taktiiüpüise and the Irsforraaiionsdatenimpulse from a recorded sequence of input pulses in alternating letters, characterized in that one input of a first AND gate (Gl) an input signal delayed by only one clock period and its second input the input signal directly are fed that one input of a second gate (Gl) of the same type the input signal delayed by a flip-flop (F) by half a clock period and the other input the input signal delayed by a delay element (Dl ) by half a clock period, and that a signal component occurring at the output of the first or second gate (Eq. G2) is fed to a monostable trigger circuit (M) which, after half a clock period, emits an output signal that is sent to a second delay element (Dl) with a delay of a ' ₄ clock period is supplied, the output of the second delay

~ gtTi μ ngagik'des-t ■ & Z) -frÄX-i> i., .niru.'mJäingang a NAND gate (G3) and a third AND gate (G4), whose second inputs the input signal is connected , whereby the outputs of the NAND gate (G3) and the third AND gate (G4) with the S or R g6sig --- iK% * Rv: ».iRViivw ^ -LCX-i ^ rhuäideri si nd un d where the outputs of the NAND gate ( tfsfunä "of the third I IND gate (G4) are the outputs for the clock and data pulses .. · biiik-ii.

2. Circuit arrangement according to claim 1, characterized in that the means for deriving of the data window gate signals are the set and reset signals of a flip-flop Kicises, the is reset when a clock pulse is present and which is set when a data pulse is present.

3. Circuit arrangement according to claim 2, characterized by a first gate circuit which is on the base of the adjustment signal of the flip-flop circuit is controlled, and by a second gate circuit which is controlled on the basis of the reset signal is, where the data pulses uher the first gate circle and the clock pulses pass through the second gate circuit.

4. Circuit arrangement according to claim 3, characterized by a non-stable multivibrator for receiving the output of the first gate circuit and the output of the second π gate circuit.

5. Circuit arrangement according to claim 4, characterized by a first gate circle to the to let incoming unprocessed data pass through if the logical initial state of the monostable multivibrator is »1«, and through a second gate circle to the arriving ones let unprocessed data run through when the logical initial state is "0", whereby, the output from the first gate circuit to the external circuit as data input and the output from the second gate circuit to the external circuit as a clock pulse be sent out.

6. Circuit arrangement according to claim 2 and 5, characterized by a flip-flop circuit, which is set by the exit from the first gate circuit and by the exit from the second Gate circle is reset.