DE19526799C1 - Arrangement for parallel data communications between data processor and bus controller - Google Patents
Arrangement for parallel data communications between data processor and bus controllerInfo
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Abstract
Description
Die Erfindung betrifft ein Verfahren und eine Anordnung zum Datenaustausch zwischen einer Datenverarbeitungseinrichtung und einer an einer Busleitung eines bidirektionalen, seriellen und asynchronen Bussystems zur Übertragung von Datenpaketen begrenzter Länge angeschlossenen Bussteuereinrichtung.The invention relates to a method and an arrangement for data exchange between a data processing device and one on a bus line bidirectional, serial and asynchronous bus system for the transmission of Data packets of limited length connected bus control device.
Derartige Bussteuereinrichtungen werden allgemein als Controller bezeichnet und sind in angepaßter Konfiguration für verschiedene Bussysteme verfügbar. Beispielsweise sind für Bussysteme nach der CAN-Spezifikation die CAN-Controller PHILIPS 82C200, PHILIPS 82592, INTEL 82527 und INTEL 82526 bekannt. Dabei weisen Bussysteme nach der CAN-Spezifikation die gattungsbildenden Merkmale der bidirektionalen, asynchronen und seriellen Übertragung von Datenpakten begrenzter Länge auf.Such bus control devices are generally referred to as controllers and are available in a customized configuration for various bus systems. For example are the CAN controllers PHILIPS 82C200 for bus systems according to the CAN specification, PHILIPS 82592, INTEL 82527 and INTEL 82526 are known. In doing so, bus systems according to the CAN specification, the generic features of the bidirectional, asynchronous and serial transmission of data packets of limited length.
Eine derartige Bussteuereinrichtung weist im wesentlichen eine Schnittstelleneinrichtung, mindestens einen Empfangskanal zur Übertragung von Datenpaketen vom Bussystem zur Datenverarbeitungseinrichtung und mindestens einen Sendekanal zur Übertragung von Datenpaketen von der Datenverarbeitungseinrichtung zum Bussystem auf, wobei zumindest in einem der Kanäle Puffermittel zur abrufbaren Zwischenspeicherung einer Mehrzahl von Datenpaketen vorgesehen sind, wobei für jedes Datenpaket eine separate Pufferstufe vorgesehen ist. Die Datenverarbeitungseinrichtung und die Bussteuereinrichtung sind über einen Datenbus, einen Adreßbus und einen Steuersignalbus miteinander verbunden. Such a bus control device essentially has one Interface device, at least one receiving channel for the transmission of Data packets from the bus system to the data processing device and at least a transmission channel for the transmission of data packets from the Data processing device to the bus system, at least in one of the Channels buffer means for the temporary storage of a plurality of Data packets are provided, with a separate buffer stage for each data packet is provided. The data processing device and the bus control device are with each other via a data bus, an address bus and a control signal bus connected.
Bei einstufigen Puffermitteln, die als Register zur Zwischenspeicherung genau einen Datenpaketes ausgeführt sind, ist jedes empfangene Datenpaket unverzüglich durch die Datenverarbeitungseinrichtung auszulesen. Dazu wird für jedes empfangene Datenpaket ein Unterbrechungssignal generiert und an die Datenverarbeitungseinrichtung gesendet. Bei aufeinanderfolgendem Empfang mehrerer Datenpakete ist die Datenverarbeitungseinrichtung in nicht mehr vernachlässigbarem Maße mit der prozeduralen Durchführung des Datentransfers belastet, da jede Unterbrechung des hauptsächlich ablaufenden Datenverarbeitungsprogrammes mit einer Sicherung der aktuellen Abarbeitungszustandes beginnt und mit einem Rücklesen des Abarbeitungszustandes vor der Unterbrechung endet, so daß die Abarbeitung des hauptsächlich ablaufenden Datenverarbeitungsprogrammes zeitlich stark eingeschränkt ist. Darüber hinaus sind im Rahmen der prozeduralen Durchführung des Datentransfers Protokollsignale zur Synchronisation von Datenquelle und Datensenke und zur Quittierung des Datenerhaltes auszutauschen, die die Dauer des Datentransfers verlängern. Insbesondere in Systemen mit echtzeitfähig abzuarbeitenden Datenverarbeitungsprogrammen, wie beispielsweise in der Automatisierungstechnik, führen diese Einschränkungen zu unzulässigen Blockaden.In the case of single-stage buffer means, which are exactly one as a register for temporary storage Data packet are executed, each received data packet is immediately through read out the data processing device. This is done for each received Data packet generates an interrupt signal and sent to the Data processing device sent. With successive reception of several data packets is no longer the data processing device in negligible with the procedural implementation of the data transfer burdened, because every interruption of the mainly running Data processing program with a backup of the current Processing status begins and the processing status is read back ends before the interruption, so that the processing of the mainly running Data processing program is severely limited in time. Beyond that as part of the procedural implementation of data transfer protocol signals for Synchronization of data source and data sink and to acknowledge the Exchange data retention, which extend the duration of the data transfer. Especially in systems with real-time capability Data processing programs, such as in automation technology, these restrictions lead to impermissible blockages.
Darüber hinaus ist aus der DE 41 04 957 A1 eine Schaltung zur Verbindung eines Mikroprozessorsystems mit einem Kommunikationskanal zur seriellen Datenübertragung bekannt, die für die Senderichtung und für die Empfangsrichtung jeweils separate FIFO- Speicher (First-In-First-Out) zur abrufbaren Zwischenspeicherung von Datenpaketen aufweist.In addition, DE 41 04 957 A1 discloses a circuit for connecting a Microprocessor system with a communication channel for serial data transmission known, the separate FIFO for the sending direction and for the receiving direction Has memory (first-in-first-out) for the temporary storage of data packets.
Weiterhin ist aus dem IBM Technical Disclosure Bulletin, Vol. 37, No. 11, November 1994, S. 263-270, eine Kanalsteuereinrichtung bekannt, bei der Daten aus einem FIFO-Speicher ausgelesen werden. Dabei werden Datenelemente eines Datenpaketes durch einen Übertragungsrahmen eingeschlossen, dessen Abschluß durch ein vordefiniertes, das Rahmendende darstellendes Steuerwort gebildet ist. Die das Datenpaket empfangende Einrichtung prüft die empfangenen Datenelemente und beendet den Empfang beim Erkennen des vordefinierten Steuerwortes.Furthermore, from the IBM Technical Disclosure Bulletin, Vol. 37, No. November 11, 1994, p. 263-270, a channel control device known in which data from a FIFO memory be read out. Here, data elements of a data packet are replaced by a Transmission frame included, the completion of which by a predefined, the Frame-forming representative control word is formed. The receiving the data packet The device checks the received data elements and ends the reception on recognition of the predefined control word.
Nachteiligerweise ist dazu jedes empfangene Datenelement auf Identität mit einem Steuerwort zu vergleichen, wodurch die Datenverarbeitungseinrichtung zusätzlich belastet wird. Darüber hinaus wird der übertragbare Datenvorrat durch Vorgabe eines speziellen Steuerwortes eingeschränkt.For this purpose, each received data element is disadvantageously identical with a control word to compare, which places an additional burden on the data processing device. About that In addition, the transferable data supply is specified by specifying a special control word limited.
Der Erfindung liegt daher die Aufgabe zugrunde, die zum Datenaustausch zwischen einer Datenverarbeitungseinrichtung und einer Bussteuereinrichtung erforderliche Zeit zu verkürzen.The invention is therefore based on the task of exchanging data between a data processing device and a bus control device required time To shorten.
Erfindungsgemäß wird diese Aufgabe mit den Mitteln des Patentanspruchs 1 gelöst. Weiterhin wird diese Aufgabe durch eine Anordnung der im Patentanspruch 2 genannten Mittel gelöst.According to the invention, this object is achieved with the means of claim 1. This object is further achieved by an arrangement of the in claim 2 mentioned means solved.
Die Erfindung wird nachstehend anhand eines Ausführungsbeispiels näher erläutert. Dabei geht die Erfindung von einem in Fig. 1 prinzipiell dargestellten Controller 4 aus.The invention is explained in more detail below using an exemplary embodiment. The invention is based on a controller 4 shown in principle in FIG. 1.
Im einzelnen ist ein Bustreiber 2 an Busleitungen 1 eines prioritätspersistenten Bussystems angeschlossen, um zu versendende Datenpakete zur Anpassung an die Busphysik zu verstärken und in Empfangsrichtung Datenpakete aus dem Leitungssignal zu regenerieren. Der Controller 4 ist mit einem Sendekanal und einem Empfangskanal an den Bustreiber 2 angeschlossen. Der Controller 4 besteht im wesentlichen aus einem Bitflußprozessor 41 zur zeitlichen Koordination der Sende- und Empfangsprozesse entsprechend einem vorgebbaren Übertragungsprotokoll, einer Empfangseinrichtung 42, einer Sendeeinrichtung 43 und einer Schnittstelleneinrichtung 46 des Controllers 4 an eine vorgebbare Schnittstelle zur Kommunikation mit einer nachgeordneten Datenverarbeitungseinrichtung 3.In particular, a bus driver 2 is connected to bus lines 1 of a priority-persistent bus system in order to amplify data packets to be sent for adaptation to the bus physics and to regenerate data packets from the line signal in the receiving direction. The controller 4 is connected to the bus driver 2 with a transmit channel and a receive channel. The controller 4 essentially consists of a bit flow processor 41 for the time coordination of the transmission and reception processes in accordance with a predefinable transmission protocol, a reception device 42 , a transmission device 43 and an interface device 46 of the controller 4 to a predefinable interface for communication with a downstream data processing device 3 .
Dabei sind der Empfangseinrichtung 42 Puffermittel 44 für empfangene Datenpakete und der Sendeeinrichtung 43 Puffermittel 45 für zu sendende Datenpakete zugeordnet.The receiving device 42 is assigned buffer means 44 for received data packets and the sending device 43 has buffer means 45 for data packets to be sent.
Die Datenverarbeitungseinrichtung 3 ist über einen Datenbus 31, einen Adreßbus 32 und einen Steuersignalbus 33 mit der Schnittstelleneinrichtung 46 des Controllers 4 verbunden. Darüber hinaus ist die Datenverarbeitungseinrichtung 3 mehrfachzugriffsfähig, d. h., innerhalb eines Zugriffszyklus ist auf eine Mehrzahl von Datenelementen aufeinanderfolgend lesend oder schreibend unter Beibehaltung einer vorgebbaren Basisadresse zugreifbar.The data processing device 3 is connected to the interface device 46 of the controller 4 via a data bus 31 , an address bus 32 and a control signal bus 33 . In addition, the data processing device 3 is capable of multiple access, ie, within a single access cycle, a plurality of data elements can be successively read or written while maintaining a predefinable base address.
Der Bitflußprozessor 41 ist mit der Empfangseinrichtung 42, der Sendeeinrichtung 43 und den Schnittstelleneinrichtung 46 verbunden.The bit flow processor 41 is connected to the receiving device 42 , the transmitting device 43 and the interface device 46 .
Die Puffermittel 44 für empfangene Datenpakete bestehen mindestens aus einem mehrstufigen Speicherstapel, dessen Inhalte ausschließlich in der Reihenfolge ihres Einspeicherns auslesbar sind. Derartige Speicherstapel sind für sich als sog. FIFO- Speicher, First-In-First-Out, bekannt. Jede Pufferstufe des Speicherstapels ist zur Aufnahme eines Datenpaketes maximaler Länge geeignet.The buffer means 44 for received data packets consist of at least one multi-level memory stack, the contents of which can only be read out in the order in which they were stored. Such memory stacks are known per se as so-called FIFO memories, first-in-first-out. Each buffer level of the memory stack is suitable for receiving a data packet of maximum length.
Ein solches Datenpaket besteht nach der CAN-Spezifikation aus bis zu maximal 10 Byte, die aus einem Bezeichner mit einer Länge von 2 Byte und bis zu 8 Byte Daten zusammengesetzt sind. Demgemäß ist jede Pufferstufe des Speicherstapels zur Aufnahme von jeweils 10 Byte langen Datenpaketen ausgelegt.According to the CAN specification, such a data packet consists of up to a maximum 10 bytes consisting of an identifier with a length of 2 bytes and up to 8 bytes Data is composed. Accordingly, each buffer level of the memory stack is for Designed to accommodate 10-byte data packets.
Zum Datenaustausch ist vorgesehen, Datenelemente jeweils eines Datenpaketes aufeinanderfolgend im Wege des Mehrfachzugriffes zu lesen bzw. zu schreiben. Im weiteren wird auf den Lesezugriff der Datenverarbeitungseinrichtung 3 auf in dem Puffermittel 44 für empfangene Datenpakete zwischengespeicherte Datenelemente Bezug genommen.For data exchange, it is provided to read or write data elements of one data packet in succession by multiple access. In addition, reference is made to the read access of the data processing device 3 to data elements temporarily stored in the buffer means 44 for received data packets.
Der Schreibzugriff auf die Puffermittel 45 für zu sendende Datenpakete erfolgt völlig analog bei Richtungsumkehr des Datenflusses.The write access to the buffer means 45 for data packets to be sent takes place completely analogously when the direction of the data flow is reversed.
Jedem auszutauschenden Datenpaket wird eine Pufferstufe im Puffermittel 44 zugeordnet. Zum Datentransfer wird das Datenpaket einer ausgewählten Puffertiefe in die Schnittstelleneinrichtung 46 eingeblendet. Dazu wird die Schnittstelleneinrichtung 46 auf die dem aktuell auszutauschenden Datenpaket zugeordnete Pufferstufe eingestellt. Damit sind die Datenelemente des ausgewählten Datenpaktes für die Datenverarbeitungseinrichtung 3 lesbar.A buffer stage in the buffer means 44 is assigned to each data packet to be exchanged. For the data transfer, the data packet of a selected buffer depth is faded into the interface device 46 . For this purpose, the interface device 46 is set to the buffer level assigned to the data packet currently to be exchanged. The data elements of the selected data packet can thus be read by the data processing device 3 .
Ein Datenpaket kann, wie bereits dargestellt, im Rahmen der CAN-Spezifikation bis zu 10 Byte lang sein. Für den Datenbus 31 sei eine Breite von 16 Bit 2 Byte angenommen. Somit sind zum kompletten Lesen eines Datenpaketes fünf Lesezugriffe, 5 * 2 Byte = 10 Byte, erforderlich, wobei hinsichtlich der Zugriffssystematik wordweise, 1 Word 2 Byte, gelesen wird. Für den Lesezugriff ist jedem Word eine Adresse zugeordnet, wobei aufeinanderfolgende Words eines Datenpaketes durch in gleicher Reihenfolge aufeinanderfolgende Adressen selektierbar sind. Dabei sind aufeinanderfolgende Adressen durch Mehrfachzugriffe der Datenverarbeitungseinrichtung 3 selektierbar.As already shown, a data packet can be up to 10 bytes long within the framework of the CAN specification. A width of 16 bits 2 bytes is assumed for the data bus 31 . This means that five read accesses, 5 * 2 bytes = 10 bytes, are required for the complete reading of a data packet, with 1 word 2 bytes being read word by word with regard to the access system. An address is assigned to each word for read access, with successive words of a data packet being selectable by addresses which follow one another in the same order. Successive addresses can be selected by multiple accesses of the data processing device 3 .
Ausgehend von bekannten Datenverarbeitungseinrichtungen 3, die Mehrfachzugriffe als Zweifach-, Dreifach- und Vierfachzugriffe unterstützen, wird im weiteren von zwei aufeinanderfolgenden Dreifachzugriffen ausgegangen. Auf diese Weise sind aufeinanderfolgend insgesamt sechs Adressen selektierbar. Dabei sind die ersten fünf Zugriffe zum Lesen der fünf Words des selektierten Datenpaketes vorgesehen und der sechste Zugriff erfolgt auf eine logische Adresse, wobei allein der Zugriff auf diese logische Adresse gleichbedeutend mit dem vollständig abgeschlossenen Lesen des selektierten Datenpaktes ist. Beim Zugriff auf diese logische Adresse, der als Zugriffsendesignal vorgesehen ist, wird die Schnittstelleneinrichtung 46 auf die nächste Pufferstufe eingestellt, deren Inhalt das nächste zu lesende Datenpaket ist. Starting from known data processing devices 3 which support multiple accesses as double, triple and quadruple accesses, two consecutive triple accesses are assumed below. In this way, a total of six addresses can be selected in succession. The first five accesses are provided for reading the five words of the selected data packet and the sixth access takes place to a logical address, the access to this logical address alone being equivalent to the completely completed reading of the selected data packet. When accessing this logical address, which is provided as the end of access signal, the interface device 46 is set to the next buffer level, the content of which is the next data packet to be read.
Dabei kann die logische Adresse in einem linear adressierbaren Speicher auf eine physische Speicherzellenanordnung zeigen, deren Inhalt jedoch bedeutungslos ist. Es genügt jedoch, daß die logische Adresse auf eine virtuelle Speicherstelle weist, da ausschließlich der Zugriff auf diese virtuelle Speicherstelle das auslösende Ereignis zur Weiterschaltung für die Schnittstelleneinrichtung 46 ist.The logical address in a linearly addressable memory can point to a physical memory cell arrangement, the content of which, however, is meaningless. However, it is sufficient for the logical address to point to a virtual memory location, since only access to this virtual memory location is the triggering event for forwarding for the interface device 46 .
Wesentlich ist jedoch dabei, daß die Datenverarbeitungseinrichtung 3 auf einen Mehrfachzugriffsmodus einstellbar ist, bei dem die Differenz aus dem nächsten, die maximale Länge eines Datenpaketes übersteigenden, ganzzahligen Vielfachen der in einem Mehrfachzugriff adressierbaren Anzahl von Speicherstellen und der maximalen Länge eines Datenpaktes möglichst klein und von Null verschieden ist.It is essential, however, that the data processing device 3 can be set to a multiple access mode in which the difference from the next integer multiples of the number of memory locations that can be addressed in a multiple access and the maximum length of a data packet exceeding the maximum length of a data packet and the maximum length of a data packet are as small as possible and of Is zero different.
Vorteilhafterweise ist dadurch mit einer minimalen Anzahl von Mehrfachzugriffen sowohl ein ganzes Datenpaket lesbar als auch die Generierung eines separaten Zugriffsendesignals entgegen dem Datenstrom verzichtbar, wodurch die zum Datentransfer insgesamt erforderliche Zeit beträchtlich verkürzt wird.This is advantageous with a minimum number of multiple accesses an entire data packet can be read as well as the generation of a separate one Access end signal against the data stream dispensable, which means that the Total data transfer time is significantly reduced.
BezugszeichenlisteReference list
1 Busleitung
2 Bustreiber
3 Datenverarbeitungseinrichtung
4 Controller
31 Datenbus
32 Adreßbus
33 Steuersignalbus
41 Bitflußprozessor
42 Empfangseinrichtung
43 Sendeeinrichtung
44 Puffermittel für empfangene Datenpakete
45 Puffermittel für zu sendende Datenpakete
46 Schnittstelleneinrichtung 1 bus line
2 bus drivers
3 data processing device
4 controllers
31 data bus
32 address bus
33 control signal bus
41 bit flow processor
42 receiving device
43 transmitting device
44 buffer means for received data packets
45 buffer means for data packets to be sent
46 Interface device
Claims (2)
- - daß Datenelemente des Datenpaketes zwischen der Datenverarbeitungseinrichtung (3) und der Bussteuereinrichtung (4) im Mehrfachzugriffsverfahren ausgetauscht werden, wobei jedes Datenpaket, dessen Länge die Breite des Datenbusses übersteigt in datenbusbreite Datenelemente zerlegt wird, die aufeinanderfolgend ausgetauscht werden, wobei die Zerlegung des Datenpaketes und die Anzahl der in jedem Mehrfachzugriff folgenden Zugriffsschritte so aufeinander abgestimmt wird, daß die Differenz aus dem nächsten, die maximale Länge des Datenpaketes übersteigenden, ganzzahligen Vielfachen der in einem Mehrfachzugriff adressierbaren Anzahl von Datenelementen und der maximalen Länge eines Datenpaketes möglichst klein und von Null verschieden ist, und
- - daß die Schnittstelleneinrichtung (46) bei jedem Zugriff auf das dem letzten Datenelement des aktuellen Datenpaketes folgenden Datenelement im Zyklus eines Mehrfachzugriffes auf die nächste Pufferstufe eingestellt wird.
- - That data elements of the data packet are exchanged between the data processing device ( 3 ) and the bus control device ( 4 ) in the multiple access method, each data packet, the length of which exceeds the width of the data bus, is broken down into data bus-wide data elements which are successively exchanged, the decomposition of the data packet and the number of access steps following in each multiple access is coordinated so that the difference from the next integer multiple of the number of data elements that can be addressed in a multiple access and the maximum length of a data packet exceeds the maximum length of the data packet and the maximum length of a data packet is as small as possible and is different from zero , and
- - That the interface device ( 46 ) is set each time the last data element of the current data packet following data element in the cycle of multiple access to the next buffer level.
- - daß die Schnittstelleneinrichtung (46) eine Anzahl adressierbarer, zumindest virtueller Speicherstellen aufweist, wobei die Anzahl die Differenz aus dem nächsten, die maximale Länge eines Datenpaketes übersteigenden ganzzahligen Vielfachen der in einem Mehrfachzugriff adressierbaren Anzahl von Speicherstellen und der maximalen Länge eines Datenpaketes ist und
- - daß der Zugriff auf eine dieser zumindest virtuellen Speicherstellen als Zugriffsendesignal für den Zugriff auf das einer Pufferstufe zugeordnete Datenpaket vorgesehen ist.
- - That the interface device ( 46 ) has a number of addressable, at least virtual memory locations, the number being the difference from the next, the maximum length of a data packet exceeding integer multiples of the addressable number of memory locations in a multiple access and the maximum length of a data packet and
- - That access to one of these at least virtual memory locations is provided as an end-of-access signal for access to the data packet assigned to a buffer stage.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE1995126799 DE19526799C1 (en) | 1995-07-14 | 1995-07-14 | Arrangement for parallel data communications between data processor and bus controller |
Applications Claiming Priority (1)
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| DE1995126799 DE19526799C1 (en) | 1995-07-14 | 1995-07-14 | Arrangement for parallel data communications between data processor and bus controller |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| DE19526799C1 true DE19526799C1 (en) | 1997-05-15 |
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ID=7767516
Family Applications (1)
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| DE1995126799 Expired - Lifetime DE19526799C1 (en) | 1995-07-14 | 1995-07-14 | Arrangement for parallel data communications between data processor and bus controller |
Country Status (1)
| Country | Link |
|---|---|
| DE (1) | DE19526799C1 (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4104957A1 (en) * | 1991-02-18 | 1992-08-20 | Siemens Ag | CIRCUIT TO CONNECT A MICROPROCESSOR SYSTEM TO A COMMUNICATION CHANNEL |
-
1995
- 1995-07-14 DE DE1995126799 patent/DE19526799C1/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4104957A1 (en) * | 1991-02-18 | 1992-08-20 | Siemens Ag | CIRCUIT TO CONNECT A MICROPROCESSOR SYSTEM TO A COMMUNICATION CHANNEL |
Non-Patent Citations (1)
| Title |
|---|
| IBM Technical Disclosure Bulletin, Vol. 37, No. 11, Nov. 1994, S. 263-270 * |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| 8100 | Publication of the examined application without publication of unexamined application | ||
| D1 | Grant (no unexamined application published) patent law 81 | ||
| 8364 | No opposition during term of opposition | ||
| 8327 | Change in the person/name/address of the patent owner |
Owner name: ABB PATENT GMBH, 68526 LADENBURG, DE |
|
| 8327 | Change in the person/name/address of the patent owner |
Owner name: ABB AG, 68309 MANNHEIM, DE |
|
| R071 | Expiry of right |