DE19510038C1 - Auto-calibrator for clock distribution to synchronous digital circuit modules - Google Patents

Auto-calibrator for clock distribution to synchronous digital circuit modules

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Abstract

The auto-calibrator uses an integrated time measuring device (ZM) associated with each of the digital circuit modules (BS1,..BSn), with a start input (STRT) coupled to the central clock distributor (ZTV) and respective stop inputs (STP1,..STPn) coupled to the outputs of the modules. The time measuring device provides the actual time slot of each clock signal, compared with the required position by a calibration controller. The detected differences between the actual and required time slot positions are compensated by adjustable delay elements, incorporated in an internal clock distributor for each digital circuit module.

Description

Die Erfindung betrifft eine Anordnung zum Autokalibrieren der Taktverteilung bei synchronen digitalen Schaltungen gemäß dem Oberbegriff des Anspruchs 1.The invention relates to an arrangement for auto-calibrating the Clock distribution in synchronous digital circuits according to the Preamble of claim 1.

Durch die fertigungsbedingten Unterschiede der Laufzeitwerte für die Taktleitungen in unterschiedlichen Bausteinen bei synchronen digitalen Schaltungen, beispielsweise solchen wie Rechneranlagen, wird die maximal erreichbare Verarbeitungsge­ schwindigkeit reduziert. Deshalb werden oft Maßnahmen einge­ führt, um solche Fehler möglichst klein zu halten. PLL (phase locked loop) ist eine bekannte Methode, die mit Hilfe von passenden Regelungskreisen die Laufzeitschwankungen kompen­ sieren kann. In der Druckschrift "ASIC CLOCK DISTRIBUTION USING A PHASE LOCKED LOOP", Laurin Ashby, Paul Fletcher, Rev. 2.4, Preliminary PLL Application Note, Seite 1 bis 32, 7.4.92, ist eine solche PLL-Schaltung angegeben.Due to production-related differences in runtime values for the clock lines in different blocks synchronous digital circuits, such as those Computer systems, the maximum achievable Bearbeitungsge reduced speed. That is why measures are often taken leads to minimize such errors. PLL (phase locked loop) is a well-known method with the help of appropriate control circuits compensate the runtime fluctuations can be. In the publication "ASIC CLOCK DISTRIBUTION USING A PHASE LOCKED LOOP ", Laurin Ashby, Paul Fletcher, Rev. 2.4, Preliminary PLL Application Note, page 1 to 32, 7.4.92, such a PLL circuit is indicated.

Weitere steuerbare Verzögerungsschaltungen sind beispielswei­ se aus den Dokumenten DE 42 35 317 C2, DE 42 44 696 C2 und US 5272390 bekannt.Further controllable delay circuits are beispielswei from the documents DE 42 35 317 C2, DE 42 44 696 C2 and US 5272390 known.

Aufgabe der Erfindung ist es, eine Anordnung für die Kalibra­ tion der Zeitlagen in synchronen digitalen Schaltungen anzu­ geben, die alternativ zu bekannten PLL-Methoden eingesetzt werden kann, um die mit der synchronen digitalen Schaltung erreichbare Geschwindigkeit zu erhöhen.The object of the invention is an arrangement for the Kalibra tion of the time slots in synchronous digital circuits which are used as an alternative to known PLL methods can be used with the synchronous digital circuit to increase the achievable speed.

Diese Aufgabe wird durch die im Anspruch 1 gekennzeichneten Merkmale gelöst. This object is characterized by that defined in claim 1 Characteristics solved.  

Danach werden mit Hilfe von integrierten Zeitmeßeinheiten die Istzeitlagen der Takte gemessen. In einem Kalibrationskon­ troller werden dann die Laufzeitunterschiede zu Sollpositio­ nen der Takte errechnet und anschließend durch Anwendung von einstellbaren Verzögerungsgliedern korrigiert.Thereafter, with the help of integrated Zeitmeßeinheiten the Actual timings of the clocks measured. In a calibration con Troller then become the runtime differences to Sollpositio NEN of the clocks and then by applying corrected adjustable delay elements.

Vorteil dieser Maßnahme ist, daß der Unterschied zwischen Soll- und Istzeitlagen der Systemtakte auf einen kleinen Wert reduziert wird. Die erreichbare Geschwindigkeit der synchro­ nen digitalen Schaltung wird erhöht. Außer der Kalibration führt der Kontroller die Selbsttestaufgaben in bezug auf die Taktverteilerfunktion durch.Advantage of this measure is that the difference between Set and actual timings of the system clocks to a small value is reduced. The achievable speed of the synchro  NEN digital circuit is increased. Except for the calibration The controller performs the self-test tasks in relation to the Clock distribution function by.

Eine vorteilhafte Ausgestaltung der Erfindung ist Gegenstand eines Unteranspruchs.An advantageous embodiment of the invention is the subject a claim.

Danach wird die Prozedur der Laufzeitnachregelung über den Kalibrationskontroller in regelmäßigen Zeitabständen wieder­ holt, so daß ein "on-line"-Taktabgleich realisiert ist. Dies ist möglich, da die Kalibration unabhängig von der Funktion der synchronen digitalen Schaltung ist.Thereafter, the procedure of the runtime readjustment over the Calibration controller at regular intervals again fetches, so that an "on-line" clock adjustment is realized. This is possible because the calibration is independent of the function is the synchronous digital circuit.

Nachfolgend wird die Erfindung anhand einer Zeichnung näher erläutert. Darin zeigtThe invention will be described in more detail with reference to a drawing explained. It shows

Fig. 1 eine Darstellung der Taktverteilung auf mehrere Bau­ steine in einem digitalen System gemäß dem Stand der Technik in Prinzipdarstellung und Fig. 1 is an illustration of the clock distribution to several building stones in a digital system in accordance with the prior art in basic representation and

Fig. 2 eine Anordnung zur Kalibration der Laufzeitunter­ schiede des Taktverteilers aus der Fig. 1 gemäß der Erfindung in Prinzipdarstellung. Fig. 2 shows an arrangement for calibrating the runtime differences of the clock distributor of FIG. 1 according to the invention in a schematic representation.

Bei der in der Fig. 1 dargestellten Anordnung einer synchro­ nen digitalen Schaltung werden mehrere Bausteine BS1 bis BSn aus einem zentralen Taktverteiler ZTV mit Takten TKT1 bis TKTn versorgt. Der zentrale Taktverteiler ZTV wird seiner­ seits von einer Taktquelle TQ mit einem zentralen Takt ver­ sorgt. Die einzelnen Bausteine BS1 bis BSn weisen neben einer eigentlichen Logik, die außer in der Fig. 1 auch in der Fig. 2 nur durch angedeutete und nicht näher bezeichnete ge­ taktete Flip-Flops dargestellt ist, einen internen Taktver­ teiler auf, der gegebenenfalls in Untergruppen, wie in der Fig. 1 gezeigt, unterteilt sein kann. Den internen Taktver­ teilern liegen jeweilige Laufzeiten TA1 bis TAn zugrunde. In the arrangement of a synchro NEN digital circuit shown in FIG. 1, a plurality of blocks BS1 to BSn are supplied from a central clock distributor ZTV with clocks TKT1 to TKTn. The central clock distributor ZTV on its part by a clock source TQ with a central clock ver provides. The individual blocks BS1 to BSn have in addition to an actual logic, which is shown only in Fig. 1 and in Fig. 2 only by indicated and unspecified ge-clocked flip-flops, an internal Taktver divisor, which may be subgroups , as shown in Fig. 1, may be divided. The internal clock distributors are based on respective transit times TA1 to TAn.

Die einzelnen Bausteine BS1 bis BSn weisen Kopplungsglieder auf, denen Laufzeiten TB1 bis TBn zugrunde liegen. Sie weisen Eingänge E1 bis En und Ausgänge A1 bis An auf, zwischen denen jeweilige Wegstrecken gebildet aus einem internen Taktvertei­ ler und einem Kopplungsglied jeweils eines zugehörigen Bau­ steins angeordnet sind. Das mit einem Ausgang verbundene Kopplungsglied eines jeweiligen Bausteins dient für die Wei­ terleitung des über den jeweils zugehörigen Eingang des je­ weils betreffenden Bausteins von dem zentralen Taktverteiler ZTV zugeführten Taktes. Dies ist eine prüftechnische Maßnah­ me, um Laufzeiten der internen Taktverteiler messen zu kön­ nen.The individual blocks BS1 to BSn have coupling elements which are based on transit times TB1 to TBn. They point Inputs E1 to En and outputs A1 to An on, between which respective distances formed from an internal Taktvertei ler and a coupling member each of an associated construction Steins are arranged. The connected to an output Coupling member of a respective block is used for the Wei transfer of the respective associated input of each Weil concerned blocks from the central clock distributor ZTV supplied clock. This is a test engineering measure me to measure the running times of the internal clock distributors NEN.

Die Laufzeiten TB1 bis TBn stellen nicht nur die Laufzeiten der jeweiligen Kopplungsglieder dar sondern auch die Laufzei­ ten zwischen den relevanten Takteingängen der getakteten Flip-Flops und den Ausgängen A1 bis An der jeweiligen Bau­ steine BS1 bis BSn. Diese Laufzeiten sind im Vergleich zu den Laufzeiten der internen Taktverteiler wesentlich geringer.The transit times TB1 to TBn not only set the transit times the respective coupling members but also the running time between the relevant clock inputs of the clocked Flip-flops and the outputs A1 to An of each construction stones BS1 to BSn. These terms are compared to the Run times of the internal clock distributor much lower.

Die Hauptfehlerquelle entsteht in den bausteinspezifischen Laufzeitunterschieden der internen Taktverteiler. Im Gegen­ satz dazu sind die Unterschiede für einzelne Taktwege in ei­ nem Baustein minimal.The main source of error arises in the block-specific Runtime differences of the internal clock distributors. In the counter sentence to the differences for individual clock paths in ei minimal building block.

Bekannt ist, mit einem sogenannten LSI-Faktor K die Abwei­ chung der tatsächlichen Gatterlaufzeit in einem Baustein von einem sogenannten Laufzeitnennwert, der für das Gatter einen standardisierten Bezugswert darstellt, zu bezeichnen. Im vor­ liegenden Fall sind für die internen Taktverteiler und die Kopplungsglieder, die jeweils eine Teilstrecke der Signalver­ bindung E-A innerhalb eines Bausteins BS darstellen, die Laufzeitnennwerte TA0, TB0 angegeben. Mit dem LSI-Faktor K kann die Abweichung aller Laufzeiten in einem Baustein erfaßt werden. Deshalb gilt:It is known, with a so-called LSI factor K, the rejection the actual gate delay in a block of a so-called Laufzeitnnnwert for the gate a standardized reference value. I'm in front lying case are for the internal clock distributors and the Coupling members, each one part of the Signalver connect E-A within a block BS, the Terminations TA0, TB0 specified. With the LSI factor K can detect the deviation of all runtimes in a block become. Therefore:

TA1 = TA10*K1TA1 = TA10 * K1 TB1 = TB10*K1 TB1 = TB10 * K1 ·· ·· ·· ·· ·· ·· TAn = TAn0*KnTAn = TAn0 * Kn TBn = TBn0*K1TBn = TBn0 * K1

Nach der Anordnung in Fig. 2 können in der synchronen digi­ talen Schaltung die Laufzeitmessungen an den Wegstrecken E1- A1, E2-A2, . . ., En-An durchgeführt werden. Hierzu sind zwi­ schen den jeweiligen Eingängen E1 bis En eines Bausteins BS1 bis BSn und den internen Taktverteilern Zeitstellglieder ΔT1 bis ΔTn angeordnet. Ferner ist ein Zeitmesser ZM vorgesehen, der einen Starteingang STRT und mehrere Stopeingänge STP1 bis STPn für jeweils einen Baustein BS1 bis BSn aufweist. Der Starteingang STRT ist mit dem zentralen Taktverteiler ZTV verbunden. Die jeweiligen Stopeingänge STP1 bis STPn sind je­ weils mit einem Ausgang A1 bis An der Bausteine BS1 bis BSn verbunden.After the arrangement in Fig. 2, the transit time measurements at the distances E1-A1, E2-A2,. In the synchronous digi tal circuit. , ., En-An. For this purpose, between the respective inputs E1 to En of a block BS1 to BSn and the internal clock distributors time actuators .DELTA.T1 to .DELTA.Tn are arranged. Furthermore, a timer ZM is provided which has a start input STRT and a plurality of stop inputs STP1 to STPn for a respective block BS1 to BSn. The start input STRT is connected to the central clock distributor ZTV. The respective stop inputs STP1 to STPn are each Weil connected to an output A1 to An of the blocks BS1 to BSn.

Außer dem Zeitmesser ZM ist ein Kalibrationskontroller KK vorgesehen, der eine erste und eine zweite Schnittstelle S1 und S2 aufweist. Die erste Schnittstelle S1 verbindet den Ka­ librationskontroller KK mit dem Zeitmesser ZM. Die zweite Schnittstelle verbindet den Kalibrationskontroller KK mit je­ weils den Zeitstellgliedern ΔT1 bis ΔTn.Apart from the timer ZM is a calibration controller KK provided, a first and a second interface S1 and S2. The first interface S1 connects the Ka libration controller KK with the timer ZM. The second Interface connects the calibration controller KK with each because the timers ΔT1 to ΔTn.

Über die zweite Schnittstelle S2 kann der Kalibrationskon­ troller KK die Zeitstellglieder ΔT1 bis ΔTn individuell ein­ stellen. Die Einstellung erfolgt aufgrund einer vom Zeitmes­ ser ZM durchgeführten Zeitmessung. Die Ergebnisse einer Zeit­ messung werden dem Kalibrationskontroller KK über die erste Schnittstelle S1 zugeleitet.Via the second interface S2, the calibration con KK trolls the timers ΔT1 to ΔTn individually put. The setting is made on the basis of a Zeitmes time measurement performed by the ZM. The results of a time Measurement are the calibration controller KK on the first Interface S1 forwarded.

Eine Messung durch den Zeitmesser ZM wird mit einer Informa­ tionsübergabe des zentralen Taktverteilers ZTV an den Zeit­ messer ZM, daß Takte vom zentralen Zaktverteiler ZTV ausgege­ ben wurden, begonnen. Die Messung endet mit dem Eintreffen der Takte an den jeweiligen Stopeingängen STP1 bis STPn des Zeitmessers ZM. Die gemessenen individuellen Zeiten der ein­ zelnen in den jeweiligen Bausteinen BS1 bis BSn enthaltenen Signalstrecken zwischen den jeweiligen Eingängen E1 bis En und jeweiligen Ausgängen A1 bis An stellen das Ergebnis der Zeitmessung dar.A measurement by the timer ZM is with a Informa tion handover of the central clock distributor ZTV at the time ZM knife that clocks from the central Zaktverteiler ZTV ausgege ben were started. The measurement ends with the arrival of the clocks at the respective stop inputs STP1 to STPn of the  Timepiece ZM. The measured individual times of the one individual contained in the respective blocks BS1 to BSn Signal paths between the respective inputs E1 to En and respective outputs A1 to An represent the result of Timing is.

Da die Zeitstellglieder ΔT1 bis ΔTn Bestandteil der Signal­ strecken E1-A1, E2-A2, . . ., En-An sind, werden bei den Zeit­ messungen die Zeitstellglieder ΔT1 bis ΔTn zunächst jeweils auf einen minimalen Wert eingestellt, das heißt, sie werden in einen rückgesetzten Zustand gebracht. Bei weiteren Messun­ gen können dann in einem immer feineren Raster die Zeitstell­ glieder ΔT1 bis ΔTn nachgeregelt werden.Since the time actuators .DELTA.T1 to .DELTA.Tn part of the signal stretch E1-A1, E2-A2,. , ., En-An are becoming at the time measurements the time actuators ΔT1 to ΔTn first each set to a minimum value, that is, they become brought into a reset state. For further measurements conditions can then in a finer and finer grid time setting be corrected ΔT1 to ΔTn.

Für die Prozedur der Kalibration ist angenommen, daß die Zeitlagen der Takte TKT1 bis TKTn an den zugehörigen Ausgän­ gen des zentralen Taktverteilers ZTV zu einem Taktausgabe­ zeitpunkt keinen nennenswerten Unterschied aufweisen. Dies ist immer dann der Fall, wenn der zentrale Taktverteiler ZTV durch einen Baustein realisiert ist.For the procedure of calibration it is assumed that the Timings of the clocks TKT1 to TKTn to the associated Ausgän gen of the central clock distributor ZTV to a clock output time have no significant difference. This is always the case when the central clock distributor ZTV is realized by a block.

Folgende Prozedur führt zur Kalibration der Taktverteilung.The following procedure leads to the calibration of the clock distribution.

  • 1. Alle Zeitstellglieder ΔT1 bis ΔTn rücksetzen.1. Reset all timer actuators ΔT1 to ΔTn.
  • 2. Messen der minimalen Laufzeiten Tmin1 bis Tminn der in­ ternen Taktverteiler der Bausteine BS1 bis BSn.2. Measuring the minimum transit times Tmin1 to Tminn of the in internal clock distributor of the blocks BS1 to BSn.
  • 3. Berechnen der LSI-Faktoren K1 bis Kn für die jeweiligen Bausteine BS1 bis BSn gemäß jeweils der Beziehung mit x=1, . . ., n. 3. Calculating the LSI factors K1 to Kn for the respective blocks BS1 to BSn according to the respective relationship with x = 1,. , ., n.
  • 4. Berechnen der Istwerte der Laufzeiten der internen Takt­ verteiler für die Bausteine BS1 bis BSn gemäß der Bezie­ hungen: TA1 = K1*TA10
    TA2 = K2 * TA20
        ·
        ·
        ·
    TAn = Kn* TAn0    4. Calculating the actual values of the transit times of the internal clock distributors for the blocks BS1 to BSn according to the relationships: TA1 = K1 * TA10
    TA2 = K2 * TA20
    ·
    ·
    ·
    TAn = Kn * TAn0
  • 5. Alle Zeitstellglieder auf maximalen Wert einstellen5. Set all timers to maximum value
  • 6. Messen der maximalen Laufzeiten Tmax1 bis Tmaxn der in­ ternen Taktverteiler der Bausteine BS1 bis BSn.6. Measuring the maximum transit times Tmax1 to Tmaxn of in internal clock distributor of the blocks BS1 to BSn.
  • 7. Berechnen der Auflösung der einstellbaren Zeitstellglie­ der ΔT1 bis ΔTn gemäß der Beziehungen mit r = Anzahl der Schritte im Einstellbereich der Zeit­ stellglieder ΔT1 bis ΔTn.7. Calculating the resolution of the adjustable time constant of ΔT1 to ΔTn according to the relationships with r = number of steps in the setting range of the time setting members .DELTA.T1 to .DELTA.Tn.
  • 8. Berechnen der in Schritten einzustellenden Korrekturwerte für die Zeitstellglieder ΔT1 bis ΔTn der Bausteine BS1 bis BSn gemäß der Beziehungen 8. Calculating the correction values to be set in steps for the timers ΔT1 to ΔTn of the blocks BS1 to BSn according to the relationships
  • 9. Laden der Korrekturwerte Anzd11, . . ., Anzdn in die Zeit­ stellglieder ΔT1 bis ΔTn.9. Loading the correction values Qty11,. , ., In the time actuators ΔT1 to ΔTn.
  • 10. Kontrollieren der Zeitlagen im kalibrierten Zustand an den Ausgängen A1, . . ., An der Bausteine BS1 bis BSn auf die errechneten Sollwerte Tmin1 + T(Anzd1), . . ., Tminn + T(Anzdn).10. Check the timings in the calibrated state the outputs A1,. , ., At the blocks BS1 to BSn on  the calculated setpoint values Tmin1 + T (Anzd1),. , ., Tminn + T (Anzdn).
  • 11. Falls eine Abweichung vorhanden ist: Korrektur der Schrittwerte Anzd1, . . ., Anzdn bis der Kontrollschritt unter der Nummer 10 zu einem positiven Ergebnis führt. Falls nach mehrmaligem Korrigieren der Schrittwerte Anzd1, . . ., Anzdn der Kontrollschritt unter der Nummer 10 nicht zu einem positiven Ergebnis führt, ist anzunehmen, daß der betreffende interne Taktverteiler fehlerhaft ist und folglich wird beispielsweise eine Fehlermeldung aus­ gegeben.11. If there is a deviation: correct the Step values Anzd1,. , , Numbers until the control step under the number 10 leads to a positive result. If after repeated correction of the step values Number1,. , ., Number of the control step under the number 10 does not lead to a positive result, it must be assumed that that the relevant internal clock distributor is faulty and therefore, for example, an error message will be issued given.

Da die erste und zweite Schnittstelle S1, S2 beim Zugriff des Kalibrationskontrollers KK auf den Zeitmesser ZM bzw. auf die Zeitstellglieder ΔT1 bis ΔTn in den Bausteinen BS1 bis BSn unabhängig von den funktionalen Schnittstellen und Signalen des Systems stattfinden, ist eine "on-line"-Kalibration der internen Taktverteiler ΔT1 bis ΔTn möglich. Die eventuellen Veränderungen der Zeitlagen können in regelmäßigen Abständen kompensiert werden. Veränderungen können beispielsweise auf­ grund von Temperatureinflüssen vorkommen.Since the first and second interface S1, S2 at the access of Calibration controller KK on the timer ZM or on the Timer actuators ΔT1 to ΔTn in the blocks BS1 to BSn independent of the functional interfaces and signals of the system is an "on-line" calibration of the internal clock distributor ΔT1 to ΔTn possible. The eventual Changes of time can be made on a regular basis be compensated. For example, changes can occur due to temperature influences.

Als Basis für die Realisierung des Zeitmessers ZM kann der von der Firma MCS entwickelte Baustein TDC 1000 dienen. Die Zeitstellglieder können beispielsweise mit einem Multiplexer realisiert sein, der pro Einstellschritt ein Laufzeitglied in einer Kette von Laufzeitgliedern hinzuschaltet, über die der Takt geleitet wird.As a basis for the realization of the timer ZM of used by the company MCS module TDC 1000 serve. The Time actuators can, for example, with a multiplexer be realized, the per setting step a delay element in a chain of delay elements hinzuschaltet over which the Clock is passed.

Außer der Meß- und Kalibrationsaufgabe führt die beschriebene Anordnung die Selbsttestfunktion aus.In addition to the measuring and calibration task leads the described Arrangement the self-test function.

Claims (2)

1. Einrichtung zum Autokalibrieren der Taktverteilung bei synchronen digitalen Schaltungen mit einer Taktquelle, die an einen zentralen Taktverteiler angeschlossen ist, der für ver­ schiedene Bausteine einer synchronen digitalen Schaltung ei­ nen jeweiligen Takt liefert und hierfür mit einem jeweiligen Ausgang mit einem entsprechenden Eingang der jeweiligen Bau­ steine verbunden ist, wobei die jeweiligen Bausteine in der Weise aufgebaut sind, daß zwischen dem mit dem zentralen Taktverteiler für den Empfang des zugehörigen Taktes verbun­ denen Eingang und einem zugehörigen Ausgang für eine mögliche Weiterführung des über den Eingang zugeführten Taktes an wei­ tere Komponenten eine Wegstrecke bestehend aus einem internen Taktverteiler und einem Kopplungsglied angeordnet ist, da­ durch gekennzeichnet, daß zwischen dem für die Takt­ zulieferung vorgesehenen Eingang (z. B. E1) eines betreffenden Bausteins (z. B. BS1) und dem jeweils internen Taktverteiler mit einer zugehörigen Laufzeit (z. B. TA1) ein Zeitstellglied (z. B. ΔT1) angeordnet ist, daß für alle Bausteine (BS1 bis BSn) der synchronen digitalen Schaltung ein Zeitmesser (ZM) vorgesehen ist, der einen mit dem zentralen Taktverteiler (ZTV) verbundenen Starteingang (STRT) und mehrere einzeln jeweils mit einem der Ausgänge (z. B. A1) der Bausteine (BS1 bis BSn) verbundene Stopeingänge (STP1 bis STPn) aufweist, und daß ein Kalibrationskontroller (KK) vorgesehen ist, der über eine erste Schnittstelle (S1) mit dem Zeitmesser (ZM) und einer zweiten Schnittstelle (S2) mit den jeweiligen Zeitstellgliedern (ΔT1 bis ΔTn) der jeweiligen Bausteine (BS1 bis BSn) zu deren individuellen Einstellung in Abhängig­ keit von den über die erste Schnittstelle (S1) vom Zeitmesser (ZM) an den Kalibrationskontroller (KK) übermittelten Ergeb­ nissen als Folge einer Zeitmessung beginnend mit einem an den Starteingang (STRT) des Zeitmessers (ZM) vom zentralen Takt­ verteiler (ZTV) gelieferten Startsignals und endend mit dem Eintreffen der über die Ausgänge (A1 bis An) der jeweiligen Bausteine (BS1 bis BSn) ausgegebenen Takte (TKT1 bis TKTn) an den jeweiligen Stopeingängen (STP1 bis STPn) des Zeitmessers (ZM) verbunden ist.1. Device for autocalibrating the clock distribution in synchronous digital circuits with a clock source which is connected to a central clock distributor, which provides for ver different components of a synchronous digital circuit egg nen respective clock and this with a respective output to a corresponding input of the respective construction is connected stones, wherein the respective blocks are constructed in such a way that between the verbun with the central clock distributor for receiving the associated clock which input and an associated output for a possible continuation of the supplied via the input clock to wei tere components a distance consisting of an internal clock distributor and a coupling element, characterized in that between the supply for the clock intended input (eg E1) of a respective block (eg BS1) and the respective internal clock distributor with an associated Laufz eit (eg TA1) a timer (z. B. ΔT1) is arranged, that for all blocks (BS1 to BSn) of the synchronous digital circuit, a timer (ZM) is provided, which is connected to the central clock distributor (ZTV) start input (STRT) and several individually with one of the outputs (eg A1) of the blocks (BS1 to BSn) connected Stopeingänge (STP1 to STPn), and in that a calibration controller (KK) is provided, which via a first interface (S1) with the timer (ZM) and a second Interface (S2) with the respective time actuators (.DELTA.T1 to .DELTA.Tn) of the respective blocks (BS1 to BSn) for their individual setting in speed depending on the over the first interface (S1) from the timer (ZM) to the calibration controller (KK) transmitted result nissen as a result of a time measurement starting with a to the start input (STRT) of the timer (ZM) from the central clock distributor (ZTV) supplied start signal and ending with the arrival of the via the outputs (A1 to An) of the respective blocks (BS1 to BSn) output clocks (TKT1 to TKTn) at the respective Stop inputs (STP1 to STPn) of the timer (ZM) is connected. 2. Einrichtung nach Anspruch 1, gekennzeichnet durch individuelle Einstellungen der jeweiligen Zeitstellglieder (ΔT1 bis ΔTn), die in wiederkehrenden Zeitabschnitten durchge­ führt sind.2. Device according to claim 1, characterized by individual settings of the respective time actuators (.DELTA.T1 to .DELTA.Tn), which in repeated periods durchge leads are.
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