DE1928673B2 - Data binary signals information error correction - involves error check which causes data inversion to avoid error localising requirement - Google Patents

Data binary signals information error correction - involves error check which causes data inversion to avoid error localising requirement

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DE1928673B2
DE1928673B2 DE19691928673 DE1928673A DE1928673B2 DE 1928673 B2 DE1928673 B2 DE 1928673B2 DE 19691928673 DE19691928673 DE 19691928673 DE 1928673 A DE1928673 A DE 1928673A DE 1928673 B2 DE1928673 B2 DE 1928673B2
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Abstract

The process for correcting errors is applied to a single error occurring with the binary signals in which one of the signals corresponds to the reference potential. The assembled data is coded in an error characterising code and is transmitted along one of a series of parallel channels. With emergence from the transmission channel a data check is applied for error so that with indication of an error the data transmitted is inverted and the so inverted data is again transmitted along the channel and subjected to a final further inversion. The process and allied circuit arrangement renders localisation of error unnecessary. For this procedure the input data can be retained at entry to the transmission channel until possible arrival there of an error indication.

Description

9. Anordnung nach Anspruch 6 zur Ausführung zusätzlichen Schaltungsaufwand,9. Arrangement according to claim 6 for executing additional circuit complexity,

des Verfahrens nach Anspruch 3, dadurch ge- 15 Ferner ist durch die USA.-Patentschrift 34 21 148of the method according to claim 3, characterized in that it is also disclosed in U.S. Patent 34 21 148

kennzeichnet, daß der Zähler (31) zwei Ausgänge eine Schaltungsanordnung zur Fehlerkorrektur be-indicates that the counter (31) has two outputs, a circuit arrangement for error correction

(35, 36) besitzt und daß beide Ausgänge (35, 36) kanntgeworden, bei der die Fehlerkorrektur dadurch (35, 36) and that both outputs (35, 36) have become known, in which the error correction thereby

mit einem Steuereingang der Invertierungseinrich- erfolgt, daß — außer dem fehlerhaften Bit — allewith a control input of the Invertierungseinrich- takes place that - except for the faulty bit - all

tung (17) über ein Oder-Glied (40) und mit Ein- Bits einer Information invertiert werden und daß an-device (17) are inverted via an OR element (40) and with one-bits of information and that an-

gängen der logischen Schaltung (32") verbunden ao gezeigt wird, ob die Information in der normalen oderconnected to the outputs of the logic circuit (32 ") it is shown whether the information is in the normal or

sind (F i g. 4). in der invertierten Form vorliegt. Durch die angegebene Invertierung erhält man wieder eine fehler-are (Fig. 4). is in the inverted form. Through the specified Inversion you get again an error

freie, jedoch invertierte Information. — Auch infree but inverted information. - Also in

diesem Fall ist die durch Lokalisierung eines Fehlersin this case it is the localization of an error

as und durch die anschließende Invertierung der fehler-as and by the subsequent inversion of the error

Die Erfindung bezieht sich auf Verfahren und freien Bits ein erheblicher Schaltungsaufwand bedingt. Schaltungsanordnungen zur Einfachfehlerkorrektur Der Erfindung liegt die Aufgabe zugrunde, einvon Informationen, die mittels binärer Signale dar- fache Verfahren und Schaltungsanordnungen zur gestellt sind und bei denen einer der binären Signal- Einfachfehlerkorrektur von Informationen zu schafwerte dem Bezugspotential zugeordnet ist und bei 30 fen, bei denen sich eine Lokalisierung eines Fehlers dem die gesamte Information in einem lediglich feh- erübrigt.The invention relates to methods and free bits which require a considerable amount of circuitry. Circuit arrangements for single error correction The object of the invention is to provide one of Information that, by means of binary signals, represents methods and circuit arrangements for are set and in which one of the binary signal single error correction of information to schafwerte is assigned to the reference potential and at 30 fen, in which there is a localization of a fault which all the information is simply missing in one.

lererkennenden Code codiert ist, bei dem ferner die Erfindungsgemäß wird diese Aufgabe bei dem einInformationen über einen Übertragungskanal mit gangs genannten Verfahren dadurch gelöst, daß die mehreren parallelliegenden Übertragungswegen über- zu übertragende Information nach Feststellung eines tragen werden, bei dem weiterhin am Ausgang des 35 Fehlers invertiert und die invertierte Information er-Übertragungskanals eine Überprüfung der Informa- neut über den Übertragungskanal übertragen wird tionen auf Fehler erfolgt und bei dem bei Feststellung und daß anschließend die invertierte übertragene Ineines Fehlers anschließend eine Fehlerkorrektur formation nochmals invertiert wird,
durch Invertierung und erneute übertragung vorge- Bei der erfindungsgemäßen Lösung wird von der nommen wird. 4° Erkenntnis ausgegangen, daß in einer Information Das Fassungsvermögen von bei Datenverarbei- am häufigsten ein Bit gestört ist (Einfachfehler), tungsanlagen verwendeten Speichern wird immer Fehler mit mehreren gestörten Bits sind demgegengrößer. Damit nimmt ebenfalls die Wahrscheinlichkeit über selten. Ursache derartiger Fehler ist beispielszu, daß ein einzelnes Speicherelement defekt wird. Es weise: die Unterbrechung einer Leitung, der Masseist jedoch aus wirtschaftlichen Gründen untragbar, 45 Schluß einer Leitung, ein fehlerhafter Kern einer wegen eines einzelnen oder wegen einzelner defekter Speichermatrix. Da weiter im vorliegenden Fall je-Speicherelemente einen insbesondere großen Speicher dem Bit ein besonderer Übertragungsweg zugeordnet nicht zu verwenden oder außer Betrieb zu nehmen. ist, bedeutet dies, daß bei Vorhandensein eines der-Bei der Außerbetriebnahme würde so^ar weiter für artigen Fehlers am Ausgang des betroffenen Übereine bestimmte Zeit eine Datenverarbeitungsanlage in 50 tragungsweges das Signal abhängig vom Fehler stets ihrer Verwendbarkeit zumindest eingeschränkt sein. 0 oder L ist. Eine Abhängigkeit vom zugeordneten Zur Vermeidung derartig weitgehender Auswirkungen Eingangssignal besteht nicht mehr. Geht man davon gibt es bereits verschiedene Lösungsvorschläge. aus, daß dieses Eingangssignal mit gleicher Häufig-Es ist durch die DT-AS 12 87 339 eine Schaltungs- keit die Werte 0 oder L annimmt, so wird sich bei der anordnung zur Fehlererkennung und -korrektur in 55 einen Hälfte der Informationen dieser Fehler nicht binär verschlüsselten Datenblocks bekanntgeworden. bemerkbar machen, während bei der anderen Hälfte Bei dieser bekannten Schaltungsanordnung wird da- der Informationen eine Verfälschung erfolgt. Das von ausgegangen, daß es zur Fehlerkorrektur einer Vorliegen eines Fehlers wird in den zuletzt genannten Information erforderlich sei, nicht nur das Vorhan- Fällen in an sich bekannter Weise durch eine Fehlerdensein eines Fehlers festzustellen, sondern diesen 60 prüfeinrichtung, beispielsweise mittels Paritätsprüauch zu lokalisieren. Nach dem Lokalisieren des Feh- fung, festgestellt. Um den Fehler zu korrigieren, ist lers erfolgt die Korrektur durch Invertierung des es nun jedoch bei der erfindungsgemäßen Lösung fehlerhaften Bits. Die Lokalisierung eines Fehlers nicht erforderlich, den Fehler zu lokalisieren und \ind die anschließende Invertierung des fehlerhaften danach das entsprechende Bit zu invertieren. Die Lo-Bits bedingt einen erheblichen Schaltungsaufwand. 65 kalisierung des Fehlers wird vorteilhafterweise dem Weiter ist durch IBM, Technical Disclosure Bulle- fehlerbehafteten Übertragungskanal überlassen, intin, Vol. 6, Nr. 9, Februar 1964, eine Schaltung zur dem die Information nochmals über den Übertra-Finfachfehlerkorrektur von Informationen bekannt- gungskanal übertragen wird, nachdem sie zuvor in-In addition, according to the invention, this object is achieved in the one information over a transmission channel with the above-mentioned method in that the several parallel transmission paths carry information to be transmitted after detection of one in which the error continues to be at the output of the 35 error inverted and the inverted information is transmitted via the transmission channel a check of the information is transmitted via the transmission channel for errors and when it is established and that the inverted transmitted information of an error is then inverted again an error correction formation,
by inversion and retransmission. 4 ° It is assumed that in a piece of information the capacity of one bit is most often disturbed in data processing (single error), storage systems used will always errors with several disturbed bits are, on the other hand, larger. This also increases the probability of seldom. The cause of such errors is, for example, that a single memory element becomes defective. It is wise: the interruption of a line, but the ground is intolerable for economic reasons, 45 termination of a line, a faulty core of a due to a single or due to single defective memory matrix. Since, in the present case, a particularly large memory is assigned to the bit and a special transmission path is not to be used or taken out of service for each memory element. This means that if one of the faults is present, the signal would always be at least limited in its usability, depending on the fault, for such faults at the output of the affected person. Is 0 or L. There is no longer any dependency on the assigned input signal to avoid such far-reaching effects. Assuming that there are already various proposed solutions. Assuming that this input signal takes on the values 0 or L due to the DT-AS 12 87 339 a circuit with the same frequency, then with the arrangement for error detection and correction in 55 one half of the information does not reflect this error binary encrypted data blocks became known. In this known circuit arrangement, the information will be falsified. This is based on the assumption that in order to correct the existence of an error in the last-mentioned information it is necessary not only to determine the existence of an error in a manner known per se, but also to localize this checking device, for example by means of a parity check. After locating the fault, it was determined. In order to correct the error, the correction is carried out by inverting the bit which is now incorrect in the solution according to the invention. It is not necessary to localize an error, to localize the error and \ ind the subsequent inversion of the defective one afterwards to invert the corresponding bit. The Lo bits require a considerable amount of circuitry. 65 calibration of the error is advantageously left to the next by IBM, Technical Disclosure Bulle-error-prone transmission channel, intin, Vol. 6, No. 9, February 1964, a circuit for which the information can be transmitted again via the transmission channel is transferred after it was previously in-

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vertiert wurde. Die invertierte Information wird dann mieden. Eine Erhöhung tritt erst bei Vorliegen eines richtig übertragen, da der Ausgang, der mit der feh- Fehlers auf. Die Zugriffszeit (die Zeit nach der die lerbehafteten Stelle in Verbindung steht, stets das angeforderte Information an die nachgeschalteten gleiche Signal 0 oder L abgibt. Durch eine zweite Einrichtungen freigegeben wird) ist ebenfalls im stö-Invertierung erhält man anschließend die fehlerfreie 5 rungsfreien Fall kurz und nur um die für die Fehler-Information. — Vorausgesetzt wird also bei diesem prüfung bedingte Zeitspanne geringfügig verlängert. Korrekturverfahren, daß der Fehler zumindest wäh- Die Ausführungsform wird daher vor allem bei einem rend des Korrekturvorganges andauert und von der Zusammenarbeiten des Speichers mit einer schnellen Aussteuerung des fehlerhaften Kanals unabhängig ist. Rechnereinheit verwendet.was verted. The inverted information is then avoided. An increase only occurs when there is a correctly transmitted, since the output with the erroneous error occurs. The access time (the time after which the station subject to learning is connected, always sends the requested information to the downstream same signal 0 or L. Is released by a second device) is also short in the fault inversion, the error-free case is then short and just about the for the bug information. - The prerequisite is that the period of time required for this test is slightly extended. Correction method that the error at least during the The embodiment is therefore lasted above all at one end of the correction process and is independent of the cooperation of the memory with a fast control of the faulty channel. Computing unit used.

Ein Vorteil des erfindungsgemäßen Verfahrens ist, io In einer anderen vorteilhaften AusführungsfoimOne advantage of the method according to the invention is that in another advantageous embodiment

daß zu seiner Ausführung praktisch kaum zusätzliche mit einem Speicher als Übertragungskanal erfolgt beithat practically hardly any additional memory is used as a transmission channel for its execution

Einrichtungen erforderlich sind. Es ergibt sich Ie- Vorliegen eines Fehlers keine Freigabe, sondern eineFacilities are required. There is Ie the presence of an error not a release, but a

diglich eine durch den Korrekturvorgang bedingte Invertierung der im Informationsregister anstehendenonly an inversion of the information in the information register caused by the correction process

verlängerte Übertragungszeit. Aber auch bei den Information. Die invertierte Information wird an dieextended transmission time. But also with the information. The inverted information is sent to the

bekannten Anordnungen wird für die Lokalisierung 15 gleiche Stelle des Speichers eingeschrieben, danachknown arrangements is written for the localization 15 the same location in the memory, then

eines Fehlers in einer fehlerhaften Information und wieder ausgelesen und nach nochmaliger Invertierungof an error in incorrect information and read out again and after another inversion

die Invertierung des fehlerhaften Bits eine zusatz- freigegeben. — Bei dieser Ausführungsform ergibtthe inversion of the faulty bit is additionally enabled. - In this embodiment results

liehe Zeit benötigt. Ein weiterer Vorteil ist, daß sich sich im störungsfreien Fall die gleiche Zugriffszeitborrowed time. Another advantage is that there is the same access time in a fault-free case

das erfindungsgemäße Verfahren bereits bei Informa- wie bei der zuvor beschriebenen Ausführungsform.the method according to the invention already in the case of information as in the embodiment described above.

tionen mit lediglich einem zusätzlichen Prüfbit an- ao Allerdings ist im störungsfreien Fall die Zykluszeitfunctions with only one additional check bit anao. However, in the fault-free case, the cycle time is

wenden läßt. Darüber hinaus werden auch Fehler etwas länger. Bei Vorliegen eines Fehlers bleibt je-lets turn. In addition, errors become a little longer. If there is an error, each

erfaßt und korrigiert, die erst während des Betriebes doch infolge des nur einmaligen Umlaufes der Infor-recorded and corrected, which only occurred during operation as a result of the only one-time circulation of the information

auftreten. Das Erfassen von Fehlern und deren Kor- mation in dem Kreisappear. The recording of errors and their correlation in the circle

rektur ist zwar nur bei Einfachfehlern in jedem Fall Informationsregister - Speicherblock - Infor-correction is only possible in the case of single errors in any case information register - memory block - information

gewährleistet, jedoch bedeutet dies fur die prak- 25 mationsreeister ^fc^uciuioi-kguaranteed, but this means for the practice registers ^ fc ^ uciuioi-k

tische Anwendung keine wesentliche Beschränkung, " B table application no significant restriction, " B

da Einfachfehler sehr viel häufiger als Mehrfachfeh- die Vergrößerung der Zugriffszeit geringer als bei ler auftreten. der zuvor beschriebenen Ausführungsform. Die Ausin einer zweckmäßigen Ausgestaltung des erfin- führung des Verfahrens mit nur einem Umlauf wird dungsgemäßen Verfahrens steht die Information am 30 daher bevorzugt, falls auch im Störungsfall eine Eingang des Übertragungskanals mindestens bis zum relativ kurze Zugriffszeit erwünscht ist.
Abschluß der Fehlerprüfung am Ausgang des Über- Im folgenden soll die Erfindung anhand der Zeichtragungskanals und einer etwaigen Rücksendung nungen näher erläutert werden, in denen verschieeines Fehlersignals an. Bei Vorliegen eines Fehlers dene bevorzugte schematisch dargestellte Schaltungswird diese Information invertiert, danach übertragen 35 anordnungen zur Ausführung des erfindungsgemä- und anschließend am Ausgang des Übertragungska- ßen Verfahrens und dessen Weiterbildungen angenals nochmals invertiert. Durch diese Ausgestaltung geben sind. Es zeigtSince single errors occur much more frequently than multiple errors, the increase in access time is less than with ler. the embodiment described above. In an expedient embodiment of the invention of the method with only one cycle, the method according to the invention is therefore preferred if the input of the transmission channel at least up to the relatively short access time is also desired in the event of a fault.
Completion of the error check at the output of the In the following, the invention will be explained in more detail with reference to the Zeichtragungskanal and any return messages in which various error signals. In the event of an error in the preferred, schematically illustrated circuit, this information is inverted, then arrangements for executing the method according to the invention and then at the output of the transmission kassen method and its developments are generally inverted again. Are given by this configuration. It shows

erübrigen sich günstigerweise Maßnahmen für die F i g. 1 eine Schaltungsanordnung, bei der Eingangfavorable measures for the FIG. 1 shows a circuit arrangement in which input

Rückübertragung einer fehlerbehafteten Information und Ausgang eines Übertragungskanals weit vonein-Retransmission of faulty information and the output of a transmission channel far from the input

an den Eingang des Übertragungskanals. 40 ander entfernt sein können,to the input of the transmission channel. 40 others can be distant

Mit besonderem Vorteil ist das Verfahren nach der F i g. 2 eine Schaltungsanordnung mit einem Spei-Erfindung jedoch anwendbar, falls als Übertragungs- eher für zerstörungsfreies Lesen und einmaligem kanal ein Speicher vorliegt. In diesem steht nach Umlauf einer Information im Fehlerfall,
einem Lesebefehl die ausgelesene Information in F i g. 3 eine Schaltungsanordnung mit einem Speieinem Informationsregister an. Sie wird auf Vor- 45 eher für nicht zerstörungsfreies Lesen mit einmaliliegen eines Fehlers überprüft. — Die weitere Aus- gern Umlauf einer Information, jedoch doppelter gestaltung des Verfahrens erfolgt zweckmäßigerweise Ausnutzung einer Invertierungseinrichtung im Fehunter Berücksichtigung des Zusammenarbeitens des lerfall, The method according to FIG. 2 a circuit arrangement with a memory invention, however, applicable if a memory is present as the transmission rather for non-destructive reading and a one-time channel. In this, after information has circulated in the event of an error,
a read command, the information read out in FIG. 3 shows a circuit arrangement with a storage of an information register. It is checked on advance 45 rather for non-destructive reading with a single error. - Further information is circulated, but the method is designed twice, expediently using an inverting device in the event of failure, taking into account the cooperation in the case of failure,

Speichers mit nachgeschalteten Einrichtungen, ins- F i g. 4 eine Schaltungsanordnung mit einem Speibesondere also mit einem Rechner. 50 eher für nicht zerstörungsfreies Lesen und zweimali-Memory with downstream facilities, in particular F i g. 4 shows a circuit arrangement with a special memory so with a computer. 50 rather for non-destructive reading and twice

In einer bevorzugten Ausführungsform steht die gem Umlauf einer Information im Fehlerfall,
ausgelesene Information noch an der gleichen Stelle Bei der in Fig. 1 gezeigten Schaltungsanordnung des Speichers an, wenn die Fehlerprüfung erfolgt ist ein Übertragungskanal 4 vorgesehen, dessen Ein- oder zumindest abgeschlossen ist. Im Falle eines gang und dessen Ausgang weit voneinander entfernt nicht zerstörungsfreien Lesens der Information wird 55 sein können. Der Übertragungskanal 4 besitzt diese also sofort vom Informationsregister wieder mehrere parallelliegende Übertragungswege, so daß zurückgeschrieben. Bei Vorliegen eines Fehlers er- jedes Bit einer Information über einen besonderen folgt jedoch keine Freigabe der Information an nach- Übertragungsweg übertragen wird. Schematisch sind geschaltete Einrichtungen, sondern dann wird die In- drei Übertragungswege angedeutet. Zur einfacheren formation einem doppelten Lese-Rückschreib-Um- 60 Beschreibung wird nachstehend jedoch meist nur auf lauf (nicht zerstörungsfreies Lesen) oder einem dop- den Übertragungskanal und dessen Eingang sowie pelten Lese-, Lösch-Einschreib-Umlauf (zerstörungs- Ausgang Bezug genommen, ohne die einzelnen Überfreies Lesen) unterworfen, bei dem jeweüs nach dem tragungswege besonders zu erwähnen.
Lesen eine Invertierung der Information erfolgt. Die Der Eingang des Übertragungskanals 4 ist über nach dem letzten Lesen im Informationsregister an- 65 einen ersten Umschalter 3 mit dem Ausgang eines stehende Information wird freigegeben. — Bei dieser Speichers 1 verbunden. Außerdem ist noch zwischen Ausführungsform wird günstigerweise eine unnötige dem Ausgang des Speichers 1 und dem ersten UmErhöhung der Zykluszeit im störungsfreien Fall ver- schalter 3 eine Invertierungseinrichtung 2 vorgesehen.In a preferred embodiment, the circulation of information in the event of an error
Read out information still at the same place. In the circuit arrangement of the memory shown in FIG. 1, when the error check is carried out, a transmission channel 4 is provided, the input of which or at least one of which is closed. In the case of a passage and its exit far from each other, non-destructive reading of the information will be possible. The transmission channel 4 has this immediately from the information register again several parallel transmission paths, so that written back. If an error occurs, each bit of information about a particular item is not released, however, the information is not released after the transmission path is transmitted. Switched devices are shown schematically, but then the three transmission paths are indicated. To simplify the formation of a double read-write-write 60 description, reference is usually only made below to run (non-destructive reading) or a double transmission channel and its input as well as pelt read, delete-write circulation (destructive output , without the individual overly free reading) subject to special mention in each case according to the way of carrying.
Reading the information is inverted. The input of the transmission channel 4 is activated via a first switch 3 after the last read in the information register with the output of a standing information is released. - Connected to this memory 1. In addition, an unnecessary interconnection device 2 for the output of the memory 1 and the first increase in the cycle time in the fault-free case is advantageously provided between the embodiment.

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Sie ist der Übersichtlichkeit wegen in F i g. 1 geson- FehlerpriiFeinrichtung 6 als falsch erkannte Infor·For the sake of clarity, it is shown in FIG. 1 separate error checking device 6 information recognized as incorrect

dcrt dargestellt. In der praktischen Ausführung kann mation vor, so führt eine derartige Störung nicht zidcrt shown. In the practical implementation can mation before, so such a disturbance does not lead to zi

die Inverticrungseinrichlung2 mit dem Speichert einer Verfälschung der invertierten und anschließendthe Inverticrungseinrichlung2 with the stores a corruption of the inverted and then

derart zusammengefaßt werden, daß ein Speicher 1 übertragenen Information. Nach nochmaliger Inver-be summarized in such a way that a memory 1 transmitted information. After another inversion

mit antivalenten Ausgängen für jedes Bit vorgesehen 5 tierung liegt dann die fehlerfreie Information vor.With complementary outputs for each bit, the correct information is then available.

ist. Der Umschalter 3 ist dann für jedes Bit sowohl mit Die vorstehend erwähnten Störungen liegen, ζ. Βis. The toggle switch 3 is then for each bit with both the interference mentioned above, ζ. Β

dem nichtnegierten als auch mit dem negierten Aus- als Folge einer Leitungsunterbrechung oder einesthe non-negated as well as the negated off as a result of a line break or a

gang des Speichers verbunden. Masseschlusses, am häufigsten als Einfachfehleiconnected to the store. Short to ground, most often as a simple mistake

Der Ausgang des Übertragungskanals 4 ist mit dem (Störung nur eines Übertragungsweges im Übertra-Eingang eines zweiten Umschalters 9, über eine wei- io gungskanal) vor. Auswirkungen derartiger Einfachtere Invertierungseinrichtung 7 mit einem weiteren fehler können durch die beschriebene Anordnung Eingang des Umschalters 9 und mit dem Eingang unter Ausführung des erfindungsgemäßen Verfahrens einer Fehlerprüfeinrichtung 6 verbunden. Die Fehler- somit auf einfache Weise eliminiert werden. Als weiprüfeinrichtungo ist über einen Speicher 5, der einen terer Vorteil ist zu werten, daß die übertragene In-Steuereingang 8 besitzt, mit jeweils einem Signalein- 15 formation lediglich das Vorliegen eines Fehlers ergang des ersten und zweiten Umschalters 3, 9 ver- kennen lassen muß. Es genügt also nur ein einziges bunden. Die Verbindung mit dem Signaleingang des Prüfbit, urn einen derartigen Fehler zu erkennen und ersten Umschalters 3 kann über einen besonderen zu korrigieren. Selbst vorübergehende Fehler (z. B. Übertragungsweg erfolgen. Es können jedoch auch Folge eines Wackelkontaktes) lassen sich korrigieren, für diese Verbindung die vorhandenen Übertragungs- ao falls der Fehler wähernd der zur Korrektur benötigwege des Übertragungskanals 4 mit ausgenutzt wer- ten Zeit ansteht.The output of the transmission channel 4 is with the (disturbance of only one transmission path in the transmission input a second changeover switch 9, via a directional channel). Effects of such simpler ones Inversion device 7 with a further error can be prevented by the arrangement described Input of the switch 9 and with the input while executing the method according to the invention an error checking device 6 connected. The errors can thus be eliminated in a simple manner. As a white testing device is via a memory 5, which is a further advantage to be assessed that the transmitted In control input 8 has, with one piece of signal information, only the presence of an error occurred of the first and second changeover switch 3, 9 must be forgotten. So just one is enough bound. The connection with the signal input of the check bit to detect such an error and first toggle switch 3 can correct via a special. Even temporary errors (e.g. Transmission path. However, it can also be the result of a loose contact) can be corrected, the existing transmission ao for this connection, if the error occurs during the path required for correction of the transmission channel 4 is pending with the time to be used.

den. In diesem Fall sind aus der Fernwirktechnik an Bei der in Fig. 2 dargestellten Schaltungsanord-the. In this case, from telecontrol technology, in the circuit arrangement shown in FIG.

sich bekannte Hilfseinrichtungen vorzusehen. nung mit einem von Taktsignalen gesteuerten Spei-to provide known auxiliary equipment. with a memory controlled by clock signals

Dic in F i g. 1 dargestellte Anordnung arbeitet wie eher für zerstörungsfreies Lesen und mit einmaligemDic in FIG. The arrangement shown in FIG. 1 works as more for non-destructive reading and with one-time

folgt: »5 Umlauf einer Information im Fehlerfall in der imfollows: »5 Circulation of information in the event of an error in the im

Eine mehrere Bits und mindestens ein Prüfbit um- wesentlichen aus einem Speicherblock 14 und einem fassende, in Parallel-Darstellung zu übertragende Informationsregister 19 gebildeten, durch Invertierinformation wird in den Speicher 1 eingegeben und schaltungen 16 und 17 ergänzten Ringschaltung, ist anschließend über den Umschalter 3, der sich in der Speicherblock 14 in an sich bekannter Weise mit seiner in der Fig. 1 gezeigten Normalstellung be- 30 einer Leseeinrichtung 13 und einer Schreibeinrichfindet, auf den Eingang des Ubertragungskanals 4 tung 15 verbunden. Die Leseeinrichtung 13, der gegeben. Die Information wird von dem Ubertra- Speicherblock 14 und die Schreibeinrichtung 15 begungskanal 4 übertragen, an dessen Ausgang mittels sitzen jeweils Steuereingänge 10, 11, 12. Die Ausder Fehlerprii feinrichtung 6 festgestellt wird, ob die gänge des Speicherblocks 14 sind über die Leseein-Übertragung fehlerfrei erfolgte. Bei Fehlerfreiheit 35 richtung 13, über die Invertierungseinrichtung 17, kann die Information dann am Ausgang des zweiten einen Umschalter 18 mit Eingängen des Informations-Umschalters 9 abgegriffen werden. Danach wird die registers 19 verbunden. Weiter sind die Eingänge des im Speicher 1 noch anstehende Information gelöscht. Informationsregisters 19 noch über den Umschalter oder es wird eine neue zu übertragende Information 18 an Informationseingänge 20 angeschlossen. Die in diesen eingegeben. +° Ausgänge des Informationsregisters 19 sind mit In-A plurality of bits and at least one check bit consisting essentially of a memory block 14 and a comprehensive information register 19 to be transmitted in parallel representation, formed by inverting information is entered in the memory 1 and circuits 16 and 17 supplemented ring circuit is then via the changeover switch 3, which is located in the memory block 14 in a manner known per se its normal position shown in FIG. 1 is a reading device 13 and a writing device, to the input of the transmission channel 4 device 15 connected. The reading device 13, the given. The information is transmitted from the transfer memory block 14 and the writing device 15 4, at the output of which there are control inputs 10, 11, 12. The Ausder Error checking device 6 determines whether the inputs of the memory block 14 are via the read input transmission occurred without errors. If there are no errors 35, direction 13, via the inverting device 17, the information can then at the output of the second switch 18 with inputs of the information switch 9 can be tapped. Then register 19 is connected. Next are the inputs of the Information still pending in memory 1 is deleted. Information register 19 still via the switch or new information 18 to be transmitted is connected to information inputs 20. the entered into this. + ° Outputs of the information register 19 are with in-

Ergibt die Überprüfung der Information jedoch formationsausgängen 21, mit Eingängen des Speicherdas Vorliegen eines Fehlers, so wird der Speicher 5 blocks 14, über die Invertierungseinrichtung 16 sowie von dem Ausgangssignal der Fehlerprüfeinrichtung 6 die Schreibeinrichtung 15 und außerdem mit Eingesetzt, dessen nach dem Setzen erscheinendes Aus- gangen einer Fehlerprüfeinrichtung 27, die beispielsgangssignal die Umschalter 3, 9 umschaltet. An- 45 weise als Paritätsprüfeinrichtung ausgebildet sein schließend wird die im Speicher 1 noch anstehende kann, verbunden.However, if the check of the information results in formation outputs 21, with inputs of the memory If there is an error, the memory 5 blocks 14, via the inverting device 16 and from the output signal of the error checking device 6 the writing device 15 and also with inserted, its output of an error checking device 27 that appears after setting, the example output signal the switch 3, 9 toggles. Instructions can be designed as a parity checker then the can still pending in memory 1 is connected.

Information nochmals übertragen, wobei sie jedoch Die Verwendung von Symbolen für mechanischeInformation retransmitted, however using symbols for mechanical

jetzt vor der Übertragung invertiert wird, da nach Schaltglieder bei dem Umschalter 18 und den Inver-is now inverted before the transfer, because after switching elements at the switch 18 and the inverters

dem Umschalten der Umschalter 3 den Eingang des tierungseinrichtungen 16, 17 dient lediglich zur Er-the switching of the changeover switch 3 the input of the feeding devices 16, 17 is only used for

Übertragungskanals 4 über die Invertierungseinrich- 5o läuterung. In der praktischen Ausführung werden,Transmission channel 4 via the inverting device 5o purification. In practice,

tung 2 mit dem Ausgang des Speichers 1 verbindet insbesondere mit Rücksicht auf eine hohe Umschalt-device 2 with the output of memory 1 connects, especially with regard to a high switching

Die über den Übertragungskanal 4 übertragene Infor- geschwindigkeit, von Halbleiterelementen gebildeteThe information speed transmitted via the transmission channel 4, formed by semiconductor elements

mation wird dann nochmals invertiert, da nach dem Schalter, beispielsweise Transistoren, vorgesehen.mation is then inverted again, since transistors, for example, are provided after the switch.

Umschalten der Ausgang des Ubertragungskanals 4 Die vorstehend angegebenen Einrichtungen sindSwitching the output of the transmission channel 4 The facilities indicated above are

über die Invertierungseinrichtung 7 mit dem Ausgang 55 jeweils durch mehrere parallele ÜbertragungswegeVia the inverting device 7 to the output 55, in each case through several parallel transmission paths

des Umschalters 9 verbunden ist Nach Ausführung miteinander verbunden, so daß für jedes Bit einerof the switch 9 is connected to each other after execution, so that for each bit one

dieser Korrektur durch doppelte Invertierung und Information ein Übertragungsweg vorhanden ist. Inthis correction by double inversion and information a transmission path is available. In

Abgreifen der Information am Ausgang des Om- Fig. 2 wird dies schematise!! durch drei parallel-Picking up the information at the output of the Om- Fig. 2, this is schematic! through three parallel

schalters 9, wird der Speicher 5 über den Eingang 8 liegende Übertragongswege zum Ausdruck gebrachtswitch 9, the memory 5 is expressed via the input 8 lying transmission paths

wieder zurückgestellt. Es können sich dann, wie bc- 60 Der Ausgang der Fehlerprüfeinrichtung 27 ist mitreset again. It can then, as bc- 60 The output of the error checking device 27 is with

schrieben weitere Übertragungen von Informationen einem Eingang einer von einem Takt T? gesteuertenwrote further transfers of information to an input one of a clock T ? controlled

über den Übertragungskanal 4 anschließen. logischen Schaltung 32 verbunden, der ein von einemConnect via transmission channel 4. logic circuit 32 connected, the one of a

Durch die doppelte Invertierung werfen Auswir- Takt T1 löschbarer Speicher 33 nachgeschaltet istAs a result of the double inversion, eject clock T 1 erasable memory 33 is connected downstream

kungen von Störungen in einem Übertragungsweg des Die Eingänge fur die Takteignale Γ,, Γ sind mit 29The inputs for the clock signals Γ ,, Γ are marked with 29

Übertraguneskanals 4, die am Ausgang des betroffe- 65 bzw. 30 bezeichnet Em Ausgang des Speichers 33Transmission channel 4, which at the output of the affected 65 or 30 denotes Em output of the memory 33

nen Übertragungsweges zu einem ständig anstehenden ist an einen Freigabeausgang 34 und an «inen Ein-transmission path to a constantly pending one is to a release output 34 and to an input

0- oder L-Signal führen, ohne vorangehende Lokali- gang eines über einen weiteren Eingang 28 von einemCarry out a 0 or L signal without a preceding local output one via a further input 28 of one

sierung eliminiert. — Liegt nämlich eine durch die Takt Tt gesteuerten Zahlers 31 angeschlossen, derelimination. - If a counter 31 controlled by the clock T t is connected, the

einen ersten Ausgang 35 und einen zweiten Ausgang 36 besitzt. Beide Ausgänge 35,36 sind mit Eingängen der logischen Schaltung 32 und mit Eingängen eines ersten Und-Gliedes 25 verbunden. Dabei wird jedoch ein vom zweiten Ausgang 36 auf das Und-Glied 25 wirkendes Signal Zl negiert. Der Ausgang des Und-Gliedes 25 ist an einen Steuereingang der ersten Invertierungseinrichtung 16 angeschlossen. Der zweite Ausgang 36 des Zählers 31 ist weiter noch mit einem Steuereingang der zweiten Invertierungseinrichtung 17 verbunden. Der erste Ausgang 35 des Zählers 31 ist außerdem noch über eine Negation und ein Und-Glied 23, das einen von einem Takt T2 beaufschlagten Eingang 26 besitzt, an einen Steuereingang des Informationsregisters 19 und direkt an einen Eingang einer weiteren logischen Schaltung 22 angeschlossen.has a first output 35 and a second output 36. Both outputs 35, 36 are connected to inputs of the logic circuit 32 and to inputs of a first AND element 25. In this case, however, a signal Zl acting on the AND element 25 from the second output 36 is negated. The output of the AND element 25 is connected to a control input of the first inverting device 16. The second output 36 of the counter 31 is also connected to a control input of the second inverting device 17. The first output 35 of the counter 31 is also connected via a negation and an AND element 23, which has an input 26 acted upon by a clock T 2 , to a control input of the information register 19 and directly to an input of a further logic circuit 22.

Das Signal OP für die Operationsart des Speichers beaufschlagt über einen Eingang 24 die logische Schaltung 22. Ein Ausgang derselben ist mit einem Eingang der logischen Schaltung 32 verbunden. Außerdem wirkt das vom Ausgang der logischen Schaltung 22 abgegebene Signal noch auf ein der Übersichtlichkeit wegen nicht dargestelltes Leitwerk, von dem insbesondere über den Eingang 10 wirkende Lesetakte, über den Eingang 12 wirkende Schreibtakte und die in jedem Lese- oder Schreibzyklus wirkenden Takte T1, T2, T3, Tt erzeugt werden.The signal OP for the type of operation of the memory is applied to the logic circuit 22 via an input 24. An output of the same is connected to an input of the logic circuit 32. In addition, the signal emitted by the output of the logic circuit 22 also acts on a control unit, not shown for the sake of clarity, from which read clocks acting in particular via input 10, write clocks acting on input 12 and the clocks T 1 acting in each read or write cycle, T 2 , T 3 , T t are generated.

Die logische Schaltung 22 bewirkt bei Vorliegen eines Fehlers in einer aus dem Speicherblock 14 ausgelesenen und im Informationsregister 19 anstehenden Information zeitweilig während eines dann ablaufenden Korrekturvorganges eine Umwandlung des von außen, beispielsweise von einem Rechenteil, vorgegebenen Operationssignals »Lesen« in das Operationssignal »Schreiben«. Diese Umwandlung wird durch ein während des Korrekturvorganges vom Zähler 31 zeitweilig erzeugtes und am Ausgang 35 anstehendes Signal Zl ausgelöst. Es tritt also keine Umwandlung des am Eingang 24 anstehenden Operationssignals OP durch die Schaltung 22 ein, falls das Signal Zl nicht vorliegt. Wird das Ausgangssignal der logischen Schaltung 22 mit 5 bezeichnet, so ergibt sich damit für die Schaltung 22 die logische Beziehung:In the event of an error in an item of information read out from the memory block 14 and pending in the information register 19, the logic circuit 22 temporarily converts the "read" operation signal given from the outside, e.g. . This conversion is triggered by a signal Z1 which is temporarily generated by the counter 31 during the correction process and is present at the output 35. The operational signal OP present at the input 24 is therefore not converted by the circuit 22 if the signal Z1 is not present. If the output signal of the logic circuit 22 is denoted by 5, the logic relationship for the circuit 22 is:

S = OP ■ ZI + OP · Zl. S = OP ■ ZI + OP · Zl.

4545

Das Auftreten des Signals Zl wird im einzelnen durch das Zusammenwirken der logischen Schaltung 32 mit dem Zähler 31 bestimmt.The occurrence of the signal Zl is determined in detail by the interaction of the logic circuit 32 determined with the counter 31.

Der Zähler 31 besitzt zwei Stufen. Er wird von dem vom Speicher 33 abgegebenen Freigabesignal ZU auf Null zurückgestellt und von dem am Eingang 28 anliegenden Taktsignal T4 weitergeschaltet. Die Signale Zl, Z 2 können nur auftreten, wenn das Freigabesignal ZU ausbleibt. Bei einem Ausbleiben des Freigabesignals ZU tritt nach dem ersten Takt T4 Zl auf, nach dem zweiten Takt T4 tritt Z 2 auf und Zl verschwindet, und nach dem dritten Takt T4 sind in der Endstellung des Zählers 31 Zl und Z 2 vorhaüden. The counter 31 has two stages. It is reset to zero by the release signal ZU emitted by the memory 33 and switched on by the clock signal T 4 present at the input 28. The signals Zl, Z 2 can only occur if the release signal ZU fails to appear. If the release signal ZU does not occur, after the first cycle T 4 Zl occurs, after the second cycle T 4 Z 2 occurs and Zl disappears, and after the third cycle T 4 Zl and Z 2 are present in the end position of the counter 31.

Für die Funktion der in Fig. 2 dargestellten Schaltungsanordnung haben die logische Schaltung 32 sowie die dieser vorgegebenen logischen Bedingungen wesentliche Bedeutung, da ein von der Schaltung 32 abgegebenes Signal Z das Freigabesignal ZU auslöst, bei dessen Ausbleiben der Zähler 31 und damit die von dessen Signalen Zl, Z2 gesteuerten Vorgänge ablaufen. Die erwähnten logischen Bedingungen sollen im vorliegenden Fall folgende Verhältnisse für die Abgabe des Signals Z berücksichtigen:For the function of the circuit arrangement shown in Fig. 2, the logic circuit 32 as well as the predetermined logic conditions are of essential importance, since a signal Z emitted by the circuit 32 triggers the release signal ZU , in the absence of which the counter 31 and thus the signals from it Zl, Z2 controlled processes run. In the present case, the mentioned logical conditions should take into account the following conditions for the output of the signal Z:

1. Bei Fehlerfreiheit der ausgelesenen und im Informationsregister 19 anstehenden Information — von der Fehlerprüfeinrichtung 27 wird kein Signal F abgegeben — soll ein Signal Z abgegeben werden.1. If the information read out and in the information register 19 is free of errors - no signal F is emitted by the error checking device 27 - a signal Z should be emitted.

2. Die Abgabe eines Signals Z gemäß Position 1 soll nur erfolgen, wenn kein Korrekturzyklus5 läuft. Das heißt, Zl oder Z 2 liegen nicht vor. Während eines Korrekturzyklus ist somit F ohne Einfluß.2. A signal Z according to position 1 should only be output if no correction cycle 5 is running. That is, Zl or Z 2 are not available. F has no influence during a correction cycle.

3. Nach Ablauf einer Korrektur soll in jedem Fall ein Signal Z und damit ein Freigabesignal ZU abgegeben werden. Dann liegen die Signale Z1 und Z 2 vor.3. After a correction has been carried out, a signal Z and thus an enable signal ZU should always be emitted. The signals Z1 and Z 2 are then present.

4. Wenn am Eingang 24 der logischen Schaltung 22 das Operationssignal »Schreiben« anliegt, soll in jedem Fall ein Freigabesignal ZU abgegeben werden. Dann liegt am Ausgang der Schaltung 22 das Signal S mit der dem Schreiben zugeordneten Wertigkeit vor.4. If the operation signal “write” is present at input 24 of logic circuit 22, an enable signal ZU should be issued in any case. The signal S is then present at the output of the circuit 22 with the significance assigned to the writing.

5. Die Bedingung gemäß Position 4 soll nicht während eines Korrekturzyklus wirksam werden. Dann liegt Zl oder Z 2 vor.5. The condition according to position 4 should not take effect during a correction cycle. Then Zl or Z 2 is present.

6. Die Bedingungen für die Abgabe des Signals Z gemäß Position 1 bis 5 sollen nur während eines Taktes T3 wirksam werden.6. The conditions for the delivery of the signal Z according to items 1 to 5 should only take effect during a cycle T 3.

Die Schaltung 32 hat somit zur Erfüllung der Bedingungen gemäß Position 1 bis 6 folgende logische Beziehung zu erfüllen:The circuit 32 thus has the following logic in order to fulfill the conditions according to positions 1 to 6 Relationship to meet:

Z = [(F + S)-(ZT + ZZ) + Z1 -Z2] T3. Z = [(F + S) - (ZT + ZZ) + Z1 -Z2] T 3 .

Hinsichtlich der Bedingung nach Position 4 ist zu erwähnen, daß diese Wahl hier getroffen wurde, um die Funktion eines Speichers für sich betrachten zu können. Es ist vorteilhafterweise ebenfalls möglich, auch den an die Eingänge 20 angeschlossenen Übertragungskanal durch die Fehlerprüfeinrichtung 27 mit zu überwachen und bei Vorliegen eines Fehlers bei der in das Informationsregister 19 übernommenen Information ein Korrekturverfahren auszuführen, wie es im Zusammenhang mit Fig. 1 beschrieben wurde. Dabei ist es günstigerweise möglich, die Invertierungseinrichtung 16 für die zweite Invertierung zu verwenden. Dadurch wird im wesentlichen nur eine Invertierungseinrichtung am Eingang des Ubertragungskanals zusätzlich benötigt. Außerdem ergeben sich insbesondere noch Abänderungen der logischen Beziehungen für die Schaltung 32, durch die bei Übernahme einer fehlerhaften Information von den Eingängen 20 in das Register 19 die Ausführung eines Korrekturvorganges ermöglicht wird.With regard to the condition according to item 4, it should be mentioned that this choice was made here in order to to be able to consider the function of a memory in itself. It is advantageously also possible also the transmission channel connected to the inputs 20 through the error checking device 27 to be monitored and if there is an error in the transferred to the information register 19 Information to carry out a correction process, as it was described in connection with FIG. It is advantageously possible to use the inversion device 16 for the second inversion. As a result, there is essentially only one inverting device at the input of the transmission channel additionally required. In addition, there are, in particular, changes to the logical relationships for the circuit 32 through which, when incorrect information is taken over from the inputs 20 in the register 19 the execution of a correction process is enabled.

Die Arbeitsweise der in Fig. 2 dargestellten Schaltungsanordnung ist beim Einschreiben einer Information sowie beim Lesen einer fehlerfreien Information praktisch die gleiche wie bei bekannten Speichern. Diesbezüglich genügt daher folgende kurze zusammenfassende Darstellung.The mode of operation of the circuit arrangement shown in FIG is when writing information as well as reading error-free information practically the same as known memories. In this regard, the following brief is sufficient summary presentation.

Von außen werden dem Speicher, beispielsweise von einem Rechenteil, ein Startsignal, ein Operationssignal, eine Adresse sowie beim Einschreiben eine Information vorgegeben. Die Signale sowie die Adresse und die Information sollen so lange an-A start signal, an operation signal, an address and, when writing, a Information given. The signals as well as the address and the information should remain

stehen, bis vom Speicher das an der Klemme 34 abzugreifende Freigabesignal gegeben wird. Dieses Freigabcsignal dient als Rückmeldung zum Rechenteil. Es zeigt die Übernahme der einzuschreibenden oder der gelesenen Information in das Informationsregister 19 an. Nach Vorliegen des Freigabesignals können ein neues Start- und Operationssignal sowie eine neue Adresse und gegebenenfalls eine neue Information vom Rechenteil vorgegeben werden. Der jeweils eingeleitete Speicherzyklus läuft unabhängig davon zu Ende. Am Ende des Zyklus gibt das Leitwerk ein entsprechendes Signal ab und erst dieses löst einen neuen Zyklus aus, sofern bereits ein Startsignal vorliegt.stand until the memory to be tapped at terminal 34 Release signal is given. This release signal serves as feedback to the computing part. It shows the transfer of the information to be written or read into the information register 19 at. After the release signal is available, a new start and operation signal as well as a new address and possibly new information can be specified by the computing part. Of the The storage cycle initiated in each case runs to the end regardless of this. At the end of the cycle there is the tail unit a corresponding signal and only this triggers a new cycle, provided there is already a start signal is present.

Das Startsignal wirkt auf das in Fig. 2 nicht dar- »5 gestellte Leitwerk und löst desesn Ablauf aus. Die Art des Ablaufs (Lesen oder Schreiben) wird durch das an Klemme 24 anliegende Operationssignal OP bestimmt. Das Signal OP wird im vorliegenden Fall (Schreiben oder fehlerfreies Lesen) durch die logische Schaltung 22 nicht verändert. Das Ausgangssignal S der Schaltung 22 beaufschlagt das Leitwerk und den Umschalter 18. Beim Einschreiben einer Information befindet sich der Umschalter 18 in der in F i g. 2 gezeigten Stellung. Beim Lesen verbindet er die Aus- *5 gänge der Leseeinrichtung 13 mit den Eingängen des Informationsregisters.The start signal acts on the tail unit (not shown in FIG. 2) and triggers this process. The type of sequence (reading or writing) is determined by the operation signal OP applied to terminal 24. The signal OP is not changed by the logic circuit 22 in the present case (writing or error-free reading). The output signal S of the circuit 22 is applied to the control unit and the changeover switch 18. When information is written, the changeover switch 18 is in the position shown in FIG. 2 position shown. When reading, it connects the outputs of the reading device 13 with the inputs of the information register.

Nach einem Start wird vom Leitwerk sofort das Signal Γ, gegeben. Dieses stellt den Speicher 33 zurück, womit das am Ausgang 34 vorliegende Freigabesignal verschwindet. Kurz danach wird die von der Adresse vorgegebene Speicherzelle des Speicherblocks 14 angewählt. Auf diese Anwahl soll der schematisch dargestellte Steuereingang 11 hinweisen. Danach wird beim Schreiben die Information in der angewählten Speicherzelle gelöscht, während beim Lesen diese Information ausgelesen wird. In dieser Zeit wird außerdem vom Leitwerk ein Taktsignal T2 gegeben, durch das die Übernahme der an den Eingängen 20 oder der an den Ausgängen der Leseeinrichtung 13 anstehenden Information in das Informationsregister 19 bewirkt wird. Beim Lesen folgt darauf eine Überprüfung der in das Register 19 übernommenen Information durch die Fehlerprüfeinrichtung 27. Da diese fehlerfrei sein sollte, wird kein Signal F abgegeben. Am Eingang der logischen Schaltung 32 liegen somit kein Signal F oder ein der Operationsart »Schreiben« entsprechendes Signal S und außerdem keine Signale Zl, Z 2 vor. Wenn nun das vom Leitwerk nach dem Signal T2 abgegebene Taktsignal Γ8 erscheint, ist die Bedingung für die Abgabe des Signals Z erfüllt. Der Speicher 33 wird durch dieses gesetzt, und am Ausgang 34 erscheint das Freigabesignal ZU. Durch dieses Signal ZU wird weiter der Zähler 31 in seiner Nullstellung gehalten, wenn nach dem Signal T"3 das Taktsignal T4 vom Leitwerk abgegeben wird.After a start, the control unit immediately gives the signal Γ. This resets the memory 33, whereby the release signal present at the output 34 disappears. Shortly thereafter, the memory cell of the memory block 14 specified by the address is selected. The control input 11 shown schematically is intended to indicate this selection. The information in the selected memory cell is then deleted when writing, while this information is read out when reading. During this time, the control unit also issues a clock signal T 2 , which causes the information pending at the inputs 20 or the outputs of the reading device 13 to be transferred to the information register 19. When reading, this is followed by a check of the information transferred to register 19 by the error checking device 27. Since this should be error-free, no signal F is emitted. At the input of the logic circuit 32 there is therefore no signal F or a signal S corresponding to the "write" type of operation and, moreover, no signals Z1, Z 2. If the clock signal Γ 8 output by the tail unit after the signal T 2 appears, the condition for the output of the signal Z is met. The memory 33 is set by this, and the release signal ZU appears at output 34. This signal ZU continues to hold the counter 31 in its zero position when, after the signal T " 3, the clock signal T 4 is emitted by the tail unit.

Im Fall der Operationsart »Lesen« ist dann der Zyklus abgeschlossen, da ein zerstörungsfreies Lesen vorausgesetzt wurde. Es wird das Signal »Zyklusende« vom Leitwerk gegeben, und ein neuer Zyklus kann sich anschließen.In the case of the "reading" type of operation, the cycle is then completed, since it is a non-destructive reading was assumed. The signal "end of cycle" is given by the control unit and a new cycle can join.

Bei der Operationsart »Schreiben« wird nach dem Vorliegen der Information im Register 19 vom Leitwerk über den Steuereingang 12 ein Signal an die Schreibeinrichtung IS zum Einschreiben dieser Information in die ausgewählte Speicherzelle des Speicherblocks 14 gegeben. Darauf folgt ebenfalls das Signal »Zyklusende« des Leitwerks und damit die Freigabe für einen eventuellen neuen Zyklus.In the case of the »Write« type of operation, after the information is available in register 19 from the control unit A signal to the writing device IS via the control input 12 for writing in this information placed in the selected memory cell of the memory block 14. This is also followed by that Signal »end of cycle« of the tail unit and thus the release for a possible new cycle.

Im Fall eines Fehlers der aus dem Speicherblock 14 ausgelesenen Information, läuft der Lesevorgang in gleicher Weise — wie vorstehend ausgeführt — bis zur Feststellung des Fehlers durch die Fehlerprüfeinrichtung 27 ab. Die Information steht dann im Register 19 an. Die Taktsignale T1, T2 wurden bereits gegeben. Um Wiederholungen zu vermeiden, wird auf eine Beschreibung des Lesezyklus bis zu diesem Zustand verzichtet. Wird nun als nächster Schritt das Taktsignal T3 gegeben, so erscheint am Ausgang der Schaltung 32 kein den Speicher 33 setzendes Signal, da ein Fehlersignal F vorliegt. Damit entfällt das den Zähler 31 auf Null haltende Signal ZU. Das sich anschließende Taktsignal T4 kann daher wirksam werden, womit am Ausgang 35 des Zählers 31 ein Signal Zl erscheint, durch das der Korrekturvorgang für die fehlerhafte Information eingeleitet wird, indemIn the event of an error in the information read out from the memory block 14, the reading process runs in the same way - as explained above - until the error checking device 27 detects the error. The information is then available in register 19. The clock signals T 1 , T 2 have already been given. In order to avoid repetitions, the read cycle up to this state is not described. If the clock signal T 3 is now given as the next step, no signal setting the memory 33 appears at the output of the circuit 32, since an error signal F is present. The signal ZU , which holds the counter 31 at zero, is thus omitted. The subsequent clock signal T 4 can therefore become effective, so that a signal Zl appears at the output 35 of the counter 31, by means of which the correction process for the erroneous information is initiated by

1. mittels der logischen Schaltung 22 das am Eingang 24 anstehende Signal für die Operationsart »Lesen« in ein Signal für die Operationsart »Schreiben« umgewandelt wird,1. by means of the logic circuit 22, the signal present at the input 24 for the type of operation "Read" is converted into a signal for the "Write" type of operation,

2. über das Und-Glied 23 mit negiertem Eingang die Übernahme einer Information in das Register 19 blockiert wird,2. The transfer of information into the register via the AND element 23 with a negated input 19 is blocked,

3. über das Und-Glied 25 die Invertierungseinrichtung 16 auf »invertieren« umgeschaltet wird und3. Via the AND element 25, the inverting device 16 is switched to »invert« and

4. die logische Schaltung 32 gegenüber den Signalen S und F blockiert wird.4. the logic circuit 32 with respect to the signals S and F is blocked.

Weiter ist zu beachten, daß infolge des Ausbleibens eines Freigabesignals ZU am Ausgang 34 — gemäß Voraussetzung — das Startsignal, das Operationssignal und die Adresse unverändert noch anstehen. Kommt daher nach dem Signal T4 vom Leitwerk das Signal »Zyklusende«, so wird sofon ein Schreibzyklus eingeleitet, da durch Zl mittels der Schaltung 22 das Signal »Schreiben« erzeugl wurde. Der Schreibzyklus läuft mit Lösch- und Einschreibvorgang wie bereits beschrieben ab, jedoch; mit dem Unterschied, daß — infolge Blockierung durch Zl — keine Information in das Register IS von den Eingängen 20 eingelesen wird und keir Signal Z von der Schaltung 32 abgegeben wird. Ir dem Speicherblock 14 wird dabei die im Register IS anstehende Information invertiert eingeschrieben Das am Ende dieses Zyklus auftretende Signal T1 schaltet den Zähler 31 weiter, womit das Signal Z] verschwindet und das Signal Z 2 erscheint Damit er gibt sich folgender Zustand:It should also be noted that, due to the lack of an enable signal ZU at output 34 - as required - the start signal, the operation signal and the address are still present unchanged. Therefore, if the signal "end of cycle" comes after signal T 4 from the tail unit, a write cycle is initiated immediately, since the signal "write" was generated by Z1 by means of circuit 22. The write cycle proceeds as already described with the erasing and writing processes, however; with the difference that - as a result of blocking by Zl - no information is read into the register IS from the inputs 20 and no signal Z is emitted by the circuit 32. In the memory block 14, the information pending in the register IS is written in inverted form. The signal T 1 occurring at the end of this cycle switches the counter 31 onwards, whereby the signal Z] disappears and the signal Z 2 appears.

1. Am Ausgang der Schaltung 22 liegt wieder eh auf das nicht gezeigte Leitwerk wirkendes Signa »Lesen« vor.1. At the output of the circuit 22 there is again a signal which acts on the tail unit (not shown) "Read" aloud.

2. Die Invertierungseinrichtung 17 wird durch Zi auf Invertieren geschaltet.2. The inverting device 17 is represented by Zi switched to inverting.

3. Die Schaltung 32 wird durch Z 2 gegenüber dei Signalen S und F blockiert. Es kann also keil Signal Z und damit kein Freigabesignal abge geben werden.3. The circuit 32 is blocked with respect to the signals S and F by Z 2. So there can be a wedge signal Z and thus no release signal abge.

4. Der Umschalter 18 verbindet die Eingänge de Registers 19 mit der Leseeinrichtung 13.4. The changeover switch 18 connects the inputs of the register 19 to the reading device 13.

5. Die Sperrung des Registers 19 durch das Und Glied 23 ist infolge Wegfall von Zl wieder auf gehoben.5. The blocking of the register 19 by the AND element 23 is due to the omission of Zl again upscale.

6. Da bisher kein treigabesignal abgegeben worden ist, stehen — nach Voraussetzung — noch das Startsignal, das Operationssignal und die Adresse weiter an.6. Since no approval signal has been given so far, there are still - depending on the requirements the start signal, the operation signal and the address continue.

Wird nun nach dem Signal T4 das Signal Zyklusende vom Leitwerk gegeben, so wird sofort ein bereits vorstehend beschriebener Lesezyklus ausgelöst, bei dem die im Speicherblock enthaltene invertierte Information nochmals invertiert und in das Register 19 übertragen wird. Eine Fehlerprüfung dieser Information ist jedoch durch das Signal Z 2 unterbunden. Daher kann auch in diesem Zyklus noch kein Freigabesignal abgegeben werden, obwohl im Register 19 bereits die korrigierte Information ansteht. Diese ist fehlerfrei, falls ursprünglich ein Einfachfehler der vorstehend angegebenen Art vorlag.If the end of cycle signal is given by the tail unit after signal T 4 , a read cycle already described above is triggered immediately, in which the inverted information contained in the memory block is again inverted and transferred to register 19. An error check of this information is prevented by the signal Z 2. As a result, no release signal can be issued in this cycle either, although the corrected information is already available in register 19. This is error-free if there was originally a single error of the type specified above.

Das Taktsignal T4 schaltet daher den Zähler 31 weiter. An den Ausgängen 35, 36 desselben liegen dann die SignaleZl und Zl vor. Damit ergibt sich ao folgender Schaltzustand:The clock signal T 4 therefore switches the counter 31 on. The signals Zl and Zl are then present at the outputs 35, 36 of the same. This results in the following switching state:

1. Durch Zl wird mittels der Schaltung 22 das am Eingang 24 noch anstehende Operationssignal »Lesen« erneut in das Operationssignal »Schreiben« umgewandelt.1. By Zl is by means of the circuit 22 on the Input 24 still pending operation signal "Read" again into the operation signal "Write" converted.

2. Z1 blockiert über das Und-Glied 23 die Übernahme einer neuen Information in das Register 19. *2. Z1 blocks the takeover via the AND element 23 new information in register 19. *

3. Da Zl und Z 2 vorhanden sind, bleibt Ae Invertierungseinrichtung 16 in der in F i g. 2 gezeigten Normalstellung. *3. Since Z1 and Z 2 are present, Ae remains an inversion device 16 in the in F i g. 2 normal position shown. *

4. Da Zl und Z 2 vorhanden sind, wird im folgenden Zyklus unabhängig von den Signalen F oder S in jedem Fall ein den Speicher 33 setzendes Signal Z abgegeben.4. Since Z 1 and Z 2 are present, a signal Z setting the memory 33 is output in the following cycle, regardless of the signals F or S.

Infolge des vorliegend beschriebenen Schaltzustandes wird durch das nach dem Signal T4 auftretende Signal »Zyklusende« sofort wieder ein Schreibzyklus ausgelöst, da das Startsignal, das Operationssignal sowie die Adresse noch anstehen. Durch diesen Schreibzyklus wird die im Register 19 vorliegende, korrigierte Information in den Speicherblock 14 eingeschrieben. Er läuft im wesentlichen wie bereiis beschrieben ab, so daß auf eine wiederholende Erläuterung verzichtet werden kann. Unterschiedlich ist lediglich die Sperrung der Übernahme einer Information in das Register 19 beim Signal T2 durch das Signal Zl sowie die Abgabe eines Signals Z von der Schallung 32 beim Takt ΤΆ infolge des Ansehens der Signale Zl und Z 2. Durch das Signal Z wird der Speicher 33 gesetzt und der Zähler 31 zurückgestellt. Der Speicher 33 gibt dann das Freigabesignal ZU ab. Es können dann über die Ausgänge 21 die im Register 19 anstehende Information abgerufen und ein neues Startsignal, ein neues Operationssignal sowie eine neue Adresse und gegebenenfalls eine neue einzuschreibende Information vorgegeben werden. Mit dem Ende des laufenden Schreibzyklus ist dann der Korrekturvorgang abgeschlossen. Durch diesen Korrekturvorgang wurde folgendes bewirkt:As a result of the switching state described here, the "end of cycle" signal that occurs after signal T 4 immediately triggers another write cycle, since the start signal, the operation signal and the address are still pending. The corrected information present in register 19 is written into memory block 14 by this write cycle. It essentially proceeds as described above, so that a repetitive explanation can be dispensed with. The only difference is the inhibition of the transfer is one of information in the register 19 when signal T 2 by the signal Zl and the output of a signal Z from the ultrasonic transmission 32 at clock Τ Ά due to the reputation of the signals Zl and Z 2 By the signal Z the memory 33 is set and the counter 31 is reset. The memory 33 then emits the release signal ZU . The information pending in register 19 can then be called up via outputs 21 and a new start signal, a new operation signal and a new address and possibly new information to be written can be specified. The correction process is then completed at the end of the current write cycle. This correction process had the following effects:

Die aus einer Speicherzelle ausgelesene Information beispielsweise mit den Bits Bl, ß 2, ß 3 wurde als falsch erkannt. Beispielsweise soll B1 falsch sein. Bei den im Betrieb im allgemeinen auftretenden Fehlern bedeutet dies, daß Bl über einen Weg übertraeen wurde, bei dem das Ausgangssignal unabhängig vom Eingangssignal ist. Das invertierte Signal Έ2 wird daher über diesen Weg richtig übertragen. Die Lokalisierung des Fehlers in der falschen Information — hier Bl — erreicht man, indem die gesamte Information diesen Weg erneut durchläuft, wobei die Information zuvor invertiert wurde. Der Fehler verändert dabei das betreffende Bit erneut. Durch eine anschließende Invertierung erhält man dann die richtige Information.
Zusammenfassend ergibt sich somit:The information read out from a memory cell, for example with bits B1, β 2, β 3, was recognized as incorrect. For example, B1 should be incorrect. In the case of occurring in operation in general errors, this means that Bl was übertraeen via a path, wherein the output signal is independent of the input signal. The inverted signal Έ2 is therefore correctly transmitted via this path. The localization of the error in the wrong information - here B1 - is achieved in that the entire information runs through this path again, the information being inverted beforehand. The error changes the relevant bit again. The correct information is then obtained through a subsequent inversion.
In summary, this results in:

Bl Bl B3 richtige Information Bl BZ B3 ausgelesene falsche InformationBl Bl B3 correct information Bl BZ B3 incorrect information read out

KorrekturvorgangCorrection process

51 Bl 353 1. Invertierung51 Bl 353 1st inversion

Ή1 B2 JB3 Nach Einschreiben in und Auslesen aus dem gleichen Speicherplatz, dabei wird Bl durch den Fehler verändert Ή1 B2 JB3 After writing to and reading from the same memory location, Bl is changed by the error

Bl B2 B3 2. Invertierung und damit richtige InformationBl B2 B3 2nd inversion and thus correct information

In F i g. 3 ist eine Schaltungsanordnung mit einem von Taktsignalen gesteuerten Speicher für nicht zerstörungsfreies Lesen und mit Einrichtungen zur Ausführung eines Korrekturvorganges dargestellt, der abläuft, falls die ausgelesene Information fehlerhaft ist. Gegenüber der Schaltungsanordnung nach Fig. 2 ist insbesondere unterschiedlich, daß ein Speicher für nicht zerstörungsfreies Lesen und nur eine Invertierungseinrichtung 16 vorgesehen sind. Letztere wird jedoch beim Korrekturvorgang zweimal ausgenutzt. Diese Unterschiede bedingen erstens eine geringfügige Verlängerung des Lese-Rückschreib-Zyklus, da erst nach Prüfung der ausgelesenen Information auf Vorliegen eines Fehlers der Rückschreibvorgang einsetzen darf, und zweitens eine entsprechende Auslegung der Einrichtungen zur Ausführung des Korrekturvorganges. Zur Ausführung einer Korrektur ist nämlich nur ein zusätzlicher Lese-Rückschreib-Zyklus erforderlich, während bei der Schaltungsanordnung nach F i g. 2 zwei zusätzliche Schreibzyklen und ein zusätzlicher Lesezyklus benötigt wurden. Dadurch ergeben sich vor allem Änderungen bei der logischen Schaltung und bei dem Zähler.In Fig. 3 is a circuit arrangement with a non-destructive memory controlled by clock signals Reading and shown with facilities for performing a correction process, the expires if the information read is incorrect. Compared to the circuit arrangement according to FIG. 2 is different in particular that a memory for non-destructive reading and only one inverting device 16 are provided. However, the latter is used twice in the correction process. These differences firstly result in a slight increase in the read-write cycle, because the write-back process is only carried out after the read-out information has been checked for the presence of an error may use, and secondly, a corresponding design of the facilities for carrying out the correction process. This is because there is only one additional read / write-back cycle to carry out a correction required, while in the circuit arrangement according to FIG. 2 two additional write cycles and one additional read cycle were required. This mainly results in changes in the logical Circuit and at the counter.

Ein Speicherblock 14 bildet mit einem Informationsregisler 19 eine Ringschaltung. Zwischen den Ausgängen des Speicherblocks 14 und den Eingängen des Registers 19 sind eine Leseeinrichtung 13 und ein Umschalter 18 geschaltet. Das von einem Takt T2 gesteuerte Informationsregister 19 besitzt für jedes Bit der Information zwei zueinander antivalente Ausgänge, die jeweils mit entsprechender Eingängen eines Umschalters 37 verbunden sind, Der Umschalter 37 bildet zusammen mit den antivalenten Ausgängen des Registers 19 eine Invertierungseinrichtung 16. Die Ausgänge des Umschalten 37 sind mit Informationsausgängen 21 des Speicher; und mit den Eingängen des Speicherblocks 14 übei eine Schreibeinrichtung 15 verbunden. Die Eingang« des Registers 19 sind noch über den Umschalter H mit Informationseingängen 20 des Speichers verbun den. Für jedes Bit einer einzuschreibenden oder zi lesenden Information ist ein Übertragungsweg vor gesehen. Die Umschalter 18, 37 werden im allgemei nen mittels Halbleiterelemente realisiert.A memory block 14 forms a ring circuit with an information register 19. A reading device 13 and a changeover switch 18 are connected between the outputs of the memory block 14 and the inputs of the register 19. The information register 19 controlled by a clock T 2 has two mutually complementary outputs for each bit of the information, which are each connected to corresponding inputs of a switch 37 Switching 37 are with information outputs 21 of the memory; and connected to the inputs of the memory block 14 via a writing device 15. The inputs «of the register 19 are still verbun via the switch H with information inputs 20 of the memory. A transmission path is provided for each bit of information to be written or read. The changeover switches 18, 37 are generally implemented using semiconductor elements.

Die Fehlerpriifeinricbtung 27 ist an die nicht T3 kein den Speicher 33 setzendes Signal Z' und spnegierten Ausgänge des Registers 19 angeschlossen. mit kein Freigabesignal ZU ausgelöst werden. Der Ihr Ausgang liefert ein Signal F, das einen Eingang Umschalter 37 verbleibt also in der nicht gezeigten der logischen Schaltung 32' beaufschlagt, die über Stellung, so daß durch das folgende Rückschreiben einen Eingang 29 von einem Takt T3 gesteuert wird. 5 die im Register 19 anstehenden Informationen in die Über je einen weiteren Eingang der Schaltung 32' angewählte Speicherzelle invertiert eingeschrieben werden dieser noch ein am Eingang 24 anliegendes wird. Infolge des Ausbleibens des Freigabesignals Operationssignal OP und ein vom Zähler 31' ab- ZU wird außerdem der Zähler 31' von dem nach T3 gegebenes Signal Z1 zugeführt. Die Bedingung für abgegebenen Taktsignal T4 weitergeschaltet. Durch die Abgabe eines Signals Z' am Ausgang der Schal- io das Signal Zl wird der Speicher 39 gesetzt Nach tung 32' und damit auch für die Auslegung derselben dem Signal T4 wird vom Leitwerk das Signal »Zykluslautet in logischer Schreibweise ende« abgegeben.The error checking device 27 is connected to the signal Z 'that does not set the memory 33 and the outputs of the register 19 which are not T 3. with no release signal CLOSE can be triggered. Your output supplies a signal F, which remains an input changeover switch 37 is applied to the logic circuit 32 ', not shown, which is set via position so that an input 29 is controlled by a clock T 3 through the subsequent write-back. 5 the information pending in register 19 is written in inverted form into the memory cell selected via a further input of circuit 32 'each. As a result of the absence of the release signal OP and a signal from the counter 31 'from ZU , the counter 31' is also supplied by the signal Z1 given after T 3. The condition for the emitted clock signal T 4 is switched on. By outputting a signal Z 'at the output of the circuit, the signal Z1, the memory 39 is set to the device 32' and thus also for the interpretation of the signal T 4 , the control unit emits the signal “cycle is end in logical notation”.

Infolge des Ausbleibens des Freigabesignals stehenStand as a result of the absence of the release signal

Z' = (F + Zl + OP) ■ T3. das Startsignal, das Operationssignal und die AdresseZ '= (F + Zl + OP) ■ T 3 . the start signal, the operation signal and the address

15 weiter an. Es läuft daher sofort ein neuer Lese-Rück-15 further on. A new read-back run is therefore immediately

Dies stellt eine vom Takt T3 gesteuerte Oder-Be- schreib-Zyklus — wie bereits vorstehend beschrie-This represents an OR-write cycle controlled by the clock T 3 - as already described above.

dingung für die Signale F (Information im Register ben — ab, durch den die invertierte Informationcondition for the signals F (information in the register ben - from through which the inverted information

19 ist fehlerfrei), Z1 (Fehlerkorrektur erfolgte) und wieder ausgelesen und in das Register 19 übertragen19 is error-free), Z1 (error correction carried out) and read out again and transferred to register 19

OP (Operationsart »Schreiben«) dar. wird. Beim Takt T3 dieses Zyklus werden, da das OP (type of operation "write"). At bar T 3 this cycle will be, since the

Der Eingang 24 ist weiter noch mit einem Steuer- ao Signal Zl vorliegt, das Signal Z' und damit das Freieingang des Umschalters 18 sowie mit einem nicht gabesignal ZU gegeben. Anschließend wird die im dargestellten Leitwerk verbunden, von dem in be- Register 19 anstehende Information unter nochkannter Weise die Signale zur Steuerung der Speicher- maliger Invertierung in die angewählte Speicherzelle zyklen geliefert werden. zurückgeschrieben. Damit befindet sich in dieserThe input 24 is also present with a control ao signal Zl, the signal Z 'and thus the free input of the switch 18 and with a non-output signal ZU . The control unit shown in the illustrated control unit is then connected, from which the information pending in register 19 is supplied in a manner still known, the signals for controlling the memory-type inversion in the selected memory cell cycles. written back. This is in this

Der Ausgang der Schaltung 32' ist mit einem Spei- »5 wieder die ursprüngliche Information. Die nochcher 33 verbunden. An den Ausgang des Speichers malige Invertierung ergibt sich durch das Verbleiben 33 sind ein Ausgang 34, ein Eingang des Zählers 31' des Umschalters 37 in der nicht gezeigten Stellung, und über eine Negation ein Oder-Glied 38 ange- bedingt durch das Ausgangssignal des von Zl geschlossen. Der Zähler 31' besteht lediglich aus einer setzten Speichers 39. An den Ausgangsklemmen 21 bistabilen Kippstufe. Er weist noch einen weiteren 3° liegt ebenfalls die nochmals invertierte und damit bei Eingang 28 für den Takt T. auf. Sein Ausgang ist mit Einfachfehlern — wie bereits insbesondere im Zuder logischen Schaltung32 und über einen weiteren sammenhang mit Fig. 2 ausgeführt — korrigierte Speicher 39 mit dem Oder-Glied 38 verbunden, an Information an.The output of the circuit 32 'is again the original information with a memory. The nochcher 33 connected. At the output of the memory one-time inversion results from the remaining 33 an output 34, an input of the counter 31 'of the changeover switch 37 in the position not shown, and an OR element 38 via a negation due to the output signal of the Zl closed. The counter 31 'consists only of a set memory 39. At the output terminals 21 bistable multivibrator. It also has a further 3 ° which is again inverted and thus at input 28 for clock T. Its output is connected with single errors - as already explained in particular in the Zuder logic circuit 32 and via a further connection with FIG. 2 - corrected memory 39 to the OR element 38, of information.

dessen Ausgang ein Steuereingang des Umschalters Durch das Freigabesignal ZU wird die an denwhose output is a control input of the switch by the enable signal TO which the

37 angeschlossen ist. Die Speicher 33, 39 werden 35 Ausgängen 21 anliegende Information nach außen37 is connected. The memories 33, 39 are 35 outputs 21 pending information to the outside

noch von einem diese rückstellenden Takt T1 beauf- freigegeben. Die noch von außen anliegenden Signalestill activated by a clock T 1 that resets them. The signals still pending from outside

schlagt. (Start- und Operationssignal) sowie die Adresse wer-beats. (Start and operation signal) and the address are

Die in Fig. 3 dargestellte Schaltungsanordnung den nach Vorliegen von ZU weggenommen oder neuThe circuit arrangement shown in Fig. 3 removed or new after the presence of ZU

arbeitet beim Lesen einer mit einem Fehler behaf- vorgegeben. Weiter wird durch das Signal ZU derworks properly when reading a with an error. The signal ZU of the

teten Information wie folgt: 40 Zähler 31' zurückgestellt, womit dessen Signal Zlended information as follows: 40 counter 31 'reset, with which its signal Zl

Von außen werden dem Speicher, beispielsweise verschwindet. Das nach T3 folgende Taktsignal T4 Von einem Rechenteil, ein Startsignal, das Operations- kann den Zähler 31' jedoch nicht erneut weiterschalsignal »Lesen« und eine Adresse vorgegeben. Die ten, da das Signal ZU bis zum Beginn eines neuen Adresse und die Signale sollen mindestens so lange Zyklus ansteht. — Mit dem nach dem Taktsignal T4 anstehen, bis am Ausgang 34 ein Freigabesignal ZU 45 folgenden Signal Zyklusende ist dieser Zyklus bevorliegt. Mittels der Adresse wird in bekannter Weise endet und es kann ein neuer Zyklus ablaufen, falls eine Speicherzelle angewählt, deren Information aus- entsprechende von außen vorzugebende Signale vorgelesen werden soll. Beim Operationssignal »Lesen« liegen.From outside the memory, for example, disappears. The clock signal T 4 following after T 3 from a computation part, a start signal, the operational unit cannot, however, pass the counter 31 'further on again signal “read” and specify an address. The ten, because the signal ZU until the beginning of a new address and the signals should be present for at least as long a cycle. - With the pending after the clock signal T 4 until a release signal ZU 45 following the end of the cycle at output 34, this cycle is present. The address is used to end in a known manner and a new cycle can run if a memory cell is selected, the information of which is to be read out from corresponding signals to be specified externally. Are at the "Read" operation signal.

verbleibt der Umschalterl8 in der gezeigten Stellung. Beim Lesen einer fehlerfreien Information läuft Ebenfalls kann durch dieses kein den Speicher 33 50 der Zyklus bis zur Übernahme der Information in setzendes Signal Z' ausgelöst werden. Zusammen mit das Register 19 in gleicher Weise wie beim Lesen dem Startsignal setzt es den Ablauf eines Lesezyklus einer fehlerhaften Information ab. Dies wurde vor- und damit die Abgabe einer entsprechenden Folge stehend bereits beschrieben. Infolge der von dei von Signalen vom Leitwerk in Gang. Durch das so- Fehlerprüf einrichtung 27 festgestellten Fehlerfreiheil fort abgegebene Taktsignal Tx werden die Speicher 55 erscheint jetzt aber am Ausgang derselben ein 33 und 39 zurückgestellt sowie das Startsignal, das Signal T. Damit erscheinen am Ausgang der Schal-Operationssignal und die Adresse üblicherweise in tung 32' beim Takt T3 ein den Speicher 33 setzende« vorgesehene Zwischenspeicher übernommen. Am Signal Z' und weiter das Freigabesignal ZU am AusAusgang 34 liegt dann kein Freigabesignal ZU vor. gang 34. Durch dieses Signal ZU werden der Zählei Der Umschalter 37 befindet sich in dem nicht ge- 6o 31' beim späteren Takt T4 in seiner Nullstellung fest zeigten Schaltzustand. Danach wird die Information gehalten und der Umschalter 37 zurückgeschaltet, se der angewählten Speicherzelle ausgelesen und in das daß dieser die in F i g. 3 gezeigte Stellung einnimmt Informationsregister 19 übernommen. Sie wird sofort Die im Register 19 enthaltene Information liegt dam von der Fehlerprüfeinrichtung 27 auf Vorliegen an den Ausgangsklemmen 21 an. Sie wird außerden eines Fehlers überprüft. Liegt ein solcher vor, wird 65 wieder in die angewählte Zelle des Speicherblocks 1' von der Einrichtung 27 ein Signal F abgegeben. Da zurückgeschrieben. Das Signal ZU bewirkt ferne außerdem kein Signal Zl vorliegt, kann von dem noch die Freigabe der an den Ausgangsklemmen T. anschließend vom Leitwerk abgegebenen Taktsignal anliegenden Information. Die von außen vorgegebethe switch l8 remains in the position shown. When reading error-free information, the cycle up to the transfer of the information in the signal Z 'which sets the memory 33 50 cannot be triggered by this. Together with the register 19, in the same way as when reading the start signal, it terminates the execution of a read cycle of incorrect information. This has already been described above, and thus the delivery of a corresponding sequence. As a result of the signals from the tail unit in motion. The clock signal T x emitted by the so-error checking device 27 found no errors, the memory 55 now appears but at the output of the same a 33 and 39 are reset, as well as the start signal, the signal T. device 32 'at the clock T 3 is taken over by a buffer that sets the memory 33. At the signal Z 'and further the TO enable signal at AusAusgang 34 then there is no enable signal ON. transition 34. This signal TO of Zählei be over switch 37 is in the non-6o 31 'firmly showed overall during subsequent clock T 4 in its neutral position switch status. The information is then held and the switch 37 is switched back, the selected memory cell is read out and the memory cell shown in FIG. The position shown in 3 assumes information register 19 taken over. The information contained in register 19 is then available from error checking device 27 at output terminals 21. It is also checked for an error. If such a front, 6 5 is released back into the selected cell of the memory block 1 'of the device 27 a signal F. Since written back. The signal ZU also causes no signal Zl is present, from which the release of the clock signal subsequently output by the control unit at the output terminals T. The pretend from the outside

17 1817 18

nen Signale (Start- und Operationssignal) sowie die tion im Register 19 ist fehlerfrei, wobei diese Bedin-Adresse werden nun weggenommen oder erneut vor- gung während eines Korrekturvorganges bei Vorgegeben, so daß nach dem Ende dieses Zyklus ge- liegen von Zl aufgehoben ist), Z 2 (Fehlerkorrektur gebenenfalls sofort ein neuer Zyklus beginnen kann. erfolgte) und OP (Operationsart »Schreiben«) dar. Der laufende Zyklus wird nach Abgabe des Takt- 5 Der Eingang 24 ist weiter noch mit einem Steuersignals J4 durch das Signal »Zyklusende« abge- eingang des Umschalters 18 sowie mit einem nicht schlossen. dargestellten Leitwerk verbunden, von dem in be-NEN signals (start and operation signal) as well as the tion in register 19 are error-free, these condition addresses are now removed or re-entered during a correction process at specified, so that after the end of this cycle, Zl is canceled ), Z optionally may be 2 (error correction immediately start a new cycle. took place) and OP (operation type "letter"). the current cycle is to output of the clock 5, the input 24 is still further connected to a control signal J 4 by the signal "End of cycle" received from switch 18 and with a not closed. connected to the tail unit shown, from the

Ein Schreibzyklus läuft entsprechend dem vor- kannter Weise die Signale, insbesondere die Taktstehend beschriebenen Lesen einer fehlerfreien Infor- signale Tx bis Γ4, zur Steuerung eines Speicherzyklus mation ab, wobei in bekannter Weise an die Stelle io geliefert werden.A write cycle runs according to the previously known manner, the signals, in particular the reading of error-free information signals T x to Γ 4 described above, for controlling a memory cycle, with io being supplied in a known manner.

des Lesens der Information einer angewählten Spei- Der Ausgang der Schaltung 32" ist mit einem cherzelle und Übernahme derselben in das Informa- durch ein Taktsignal Tx rückstellbaren Speicher 33 tionsregister 19 das Löschen der Information in der verbunden, der ein Ausgangssignal ZU abgibt. Der angewählten Speicherzelle und die Übernahme der Ausgang des Speichers 33 ist an einen Freigabeausan den Informationseingängen anliegenden Informa- 15 gang 34 sowie an einen Rückstelleingang eines zweition während eines Taktes T, in das Register 19 tritt. stufigen Zählers 31 angeschlossen, der durch ein an An die Stelle eines Signals P der Fehlerprüfeinrich- einem weiteren Eingang 28 anliegendes Taktsignal Tt tung tritt das Signal OP des Schreibzyklus. Der an weitergeschaltet wird, sofern kein Signal ZU vom die Klemmen 20 angeschlossene Übertragungskanal Speicher 33 vorliegt. Der Zähler 31 besitzt zwei Aussoll also — aus Gründen einer einfacheren Beschrei- 20 gang*; 35, 36, die mit Eingängen der logischen Schalbung — nicht in die Fehlerüberwachung und in Kor- tung 32" und mit Eingängen eines Oder-Gliedes 40 rekturvorgänge mit einbezogen werden. Es wird verbunden sind, an dessen Ausgang ein Steuereindaher bei einem Schreibzyklus stets ein Freigabe- gang der Invertierungseinrichtung 17 angeschlossen signal ZU abgegeben, so daß nach Übernahme einer ist.The output of the circuit 32 "is connected to a memory cell and transfer of the same into the information register 19, which can be reset by a clock signal T x, the deletion of the information in the, which emits an output signal ZU . The selected memory cell and the takeover of the output of memory 33 is connected to a release output 34 present at the information inputs as well as to a reset input of a second stage counter 31 which enters register 19 during a clock T, which is connected to an on to the The signal OP of the write cycle occurs in place of a signal P of the error checking device and the clock signal T t processing is applied to a further input 28. This is switched on if there is no signal ZU from the transmission channel memory 33 connected to the terminals 20. The counter 31 has two outputs, ie - for the sake of simpler description, 20 *; 35, 36, which are connected to inputs d he logical circuit - not be included in the error monitoring and in correspondence 32 "and with inputs of an OR element 40 correction processes. It is connected, at the output of which a control unit always sends an enabling path of the inverting device 17 connected to a signal ZU during a write cycle, so that after acceptance one is.

neuen Information in das Register 19 die weiteren as Die in Fig. 4 dargestellte Schaltungsanordnungnew information in the register 19 the other as the circuit arrangement shown in FIG

Vorgänge wie vorstehend bei einem Lesezyklus be- arbeitet beim Lesen einer fehlerfreien InformationProcesses as above with a read cycle processed when reading error-free information

schrieben ablaufen. wie folgt:wrote to expire. as follows:

F i g. 4 zeigt ebenfalls eine Schaltungsanordnung Von außen werden dem Speicher das Startsignal, mit einem von Taktsignalen gesteuerten Speicher für das Operationssignal »Lesen« und eine Adresse vornicht zerstörungsfreies Lesen und mit Steuereinrich- 30 gegeben. Beim Operationssignal »Lesen« liegt der tungen zur Ausführung eines Korrekturvorganges. Umschalter 18 in der gezeigten Stellung. Der Lese-Gegenüber der Schaltungsanordnung nach F i g. 3 ist Rückschreib-Zyklus läuft im übrigen praktisch in unterschiedlich, daß sich eine Invertierungseinrich- gleicher Weise ab wie bei der Schaltungsanordnung tung 17 zwischen der Leseeinrichtung 13 und dem nach F i g. 3, so daß auf die dort gemachten Ausfüh-Umschalter 18 befindet, daß die Ausgänge des Infor- 35 rangen verwiesen werden kann. Unterschiedlich ist mationsregisters 19 direkt mit den Informationsaus- lediglich, daß bei der Schaltungsanordnung nach gangen 21 und mit der Schreibeinrichtung IS verbun- Fi g. 4 der Rückschreibvorgang ohne Abwarten des den sind und daß die Steuereinrichtungen zur Aus- Ergebnisses der Fehlerprüfung ausgeführt wird. Im führung des Korrekturvorganges unterschiedlich aus- störungsfreien Betrieb ergibt sich dadurch keine Vergelegt sind, da eine Information bei einer Korrektur 40 längerung der Zykluszeit gegenüber Speichern ohne die im wesentlichen aus dem Speicherblock 14 und Fehlerprüfung und Korrektur der ausgelesenen Infor-Register 19 gebildete Ringschaltung zweimal durch- mation. Ein im fehlerfreien Zustand einer in das läuft. Im Fehlerfall sind also zwei zusätzliche Lese- Register 19 eingelesenen Information von der Fehler-Rückschreib-Zyklen mit jeweils einer Invertierung prüfeinrichtung 27 abgegebenes Signal F wirkt jedoch nach dem Auslesen vorzunehmen. 45 in gleicher Weise wie bei der SchaltungsanordnungF i g. 4 also shows a circuit arrangement. From the outside, the memory receives the start signal, with a memory controlled by clock signals for the operation signal "read" and an address Non-destructive reading and given with control device 30. The operation signal "read" is services to carry out a correction process. Changeover switch 18 in the position shown. The reader opposite the circuit arrangement according to FIG. 3 is write-back cycle runs practically in the rest different that an Invertierungseinrich- in the same way as with the circuit arrangement device 17 between the reading device 13 and the according to FIG. 3, so that the execution switch made there 18 states that the outputs of the information can be referenced. Is different mationsregister 19 directly with the information only that in the circuit arrangement according to Ganges 21 and connected to the writing device IS. 4 the write back process without waiting for the are and that the control devices for the result of the error check is executed. in the Execution of the correction process differently, failure-free operation results in no misplaced are, since information given a correction 40 increases the cycle time compared to saving without essentially from the memory block 14 and error checking and correction of the information registers that have been read out 19 ring circuit formed twice through mation. An in error-free state in the runs. In the event of an error, two additional read registers 19 are read-in information from the error write-back cycles However, the signal F outputted with an inversion checking device 27 in each case is effective after reading out. 45 in the same way as for the circuit arrangement

Die nachfolgende Beschreibung des Aufbaues der nach F i g. 3. Beim Takt T3 werden dementsprechend Schaltungsanordnung nach Fig. 4 kann sich somit von der Schaltung 32" das Signal Z" und damit auf die Beschreibung der Steuereinrichtungen für den weiter das Freigabesignal ZU vom Speicher 33 ab-Korrekturvorgang beschränken. Abgesehen von den gegeben. Die Wirkungen des Signals ZU auf den Abvorstehend erwähnten Unterschieden erfolgte die 5° lauf des Lese-Rückschreib-Zyklus sowie bezüglich weitere Beschreibung des Aufbaues bereits im Zu- der Sperrung des Zählers 31 entsprechen ebenfalls sammenhang mit Fig. 3. denjenigen bei der Schaltungsanordnung nachThe following description of the structure of the according to FIG. 3. In the case of clock T 3 , the circuit arrangement according to FIG. 4 can thus be limited to "the signal Z" from circuit 32 and thus to the description of the control devices for the further correction process for the enable signal ZU from memory 33. Apart from the given. The effects of the signal ZU on the differences mentioned above, the 5 ° run of the read / write back cycle and, with regard to the further description of the structure, already in connection with the blocking of the counter 31 correspond to those in the circuit arrangement according to FIG

Die Fehlerprüf einrichtung 27 ist an die Ausgänge Fig. 3.The error checking device 27 is connected to the outputs in FIG. 3.

des Registers 19 angescnlossen. Ihr Ausgang liefert Ist jedoch eine aus einer angewählten Speicherein Signal F, das einen Eingang der logischen Schal- 55 zelle ausgelesene Information mit einem Fehler betung 32" beaufschlagt, die über einen Eingang 29 haftet, so läuft der Lese-Rückschreib-Zyklus noch von einem Takt T3 gesteuert wird. Über je einen wei- weitgehend in gleicher Weise wie bei Fehlerfreiheit teren Eingang der Schaltung 32" werden dieser ein der ausgelesenen Information ab. Insbesondere wird am Eingang 24 anliegendes Operationssignal OP und die fehlerhafte Information in die angewählte Speivom Zähler 31 abgegebene Signale Zl, Z 2 züge- 60 cherzelle wieder zurückgeschrieben, da das Rückführt. Die Bedingung für die Abgabe eines Signals Z" schreiben ohne Abwarten des Ergebnisses der Fehleram Ausgang der Schaltung 32" und damit für die prüfung erfolgt. Aber in diesem Fall wird von der Auslegung derselben lautet in logischer Schreibweise Fehlerprüfeinrichtung 27 ein Signal F abgegeben.of the register 19 connected. Its output, however, supplies a signal F from a selected memory, which applies an error message 32 "to an input of the logic switch cell, which is adhered to via an input 29, so the read-write cycle is still running Clock T 3 is controlled. Via one input of the circuit 32 ″, which is largely in the same way as when there is no error, one of the information read out is received. In particular, the operating signal OP present at the input 24 and the incorrect information in the selected signals Z 1, Z 2 output by the counter 31 are written back again, since this feeds back. The condition for the output of a signal Z " write without waiting for the result of the error at the output of the circuit 32" and thus for the test takes place. In this case, however, a signal F is output from the design of the same error checking device 27 in logical notation.

Dadurch tritt beim Taktsignal T3 am Ausgang derThis occurs when the clock signal T 3 at the output of

Z" = (F ZJ+ OP + Zl) T3. 65 logischen Schaltung 32" kein den Speicher 33 setzendes Signal Z" auf, und es wird kein Freigabesignal Z "= (F ZJ + OP + Zl) T 3. 65 logic circuit 32" no signal Z " setting the memory 33, and there is no release signal

Dies stellt im wesentlichen eine vom Takt rs ge- ZU gegeben. Die von außen vorgegebenen SignaleThis represents a given from the clock r s overall FOR essentially. The signals given from outside

steuerte Oder-Bedingung für die Signale F (Informa- (Start- und Operationssignal) sowie die Adresse kön-Controlled or condition for the signals F (information (start and operation signal) as well as the address can

19 2019 20

nen dann nicht weggenommen werden und bleiben sofort wieder ein neuer Lese-Rückschreib-Zyklus, bei bestehen. Ferner wird vom Takt T4 dieses Zyklus der dem die in der angewählten Speicherzelle enthalteneThen they cannot be removed and a new read-write cycle remains in place. Furthermore, from clock T 4, this cycle becomes the one contained in the selected memory cell

Zähler 31 weitergeschaltet, da tin sperrendes Signal Information erneut invertiert, in das Informations-Counter 31 switched on, since the blocking signal inverts information again, into the information

ZU fehlt. Es erscheint am Ausgang 35 des Zählers register 19 übertragen und danach wieder in die Spei- TO is missing. It appears at the output 35 of the counter register 19 transferred and then back into the memory

31 ein Signal Zl, das über das Oder-Glied 40 die 5 cherzelle eingeschrieben wird. Im Register 19 befindet31 a signal Zl, which is written into the 5 cherzelle via the OR element 40. Located in register 19

Invertierungseinrichtung 17 auf Invertierung schaltet sich dann die korrigierte und — sofern ein Einfach-Inversion device 17 then switches to inversion, the corrected and - if a single

und über die logische Schaltung 32" den Einfluß fehler vorlag — fehlerfreie Information. Bedingtand via the logic circuit 32 "the influence of errors was present - error-free information. Conditional

eines von der Fehlerprüfeinrichtung 27 abgegebenen durch das Signal Z 2 wird in diesem Zyklus beimone output by the error checking device 27 by the signal Z 2 is in this cycle at

Signals F sperrt. Taktsignal T3 in jedem Fall ein Signal Z" und weiterSignal F blocks. Clock signal T 3 in each case a signal Z "and on

Mit dem nach dem Taktsignal T4 vom Leitwerk io das Freigabesignal ZU gegeben. Dadurch wird der With the release signal ZU given after the clock signal T 4 from the tail unit io. This will make the

abgegebenen Signal Zyklusende wird sofort ein Zähler 31 zurückgestellt. An seinen Ausgängen 35,When the end of cycle signal is emitted, a counter 31 is reset immediately. At its outputs 35,

neuer Lese-Rückschreib-Zyklus ausgelöst, der wie 36 liegen dann keine Signale Zl, Z2 mehr vor.New read-write-back cycle triggered, which, like 36, then no longer has any signals Z1, Z2.

bereits beschrieben abläuft. Bei diesem Zyklus wird Weiter können nun von außen die an den Klemmenalready described expires. In this cycle, you can now continue from the outside on the terminals

die ausgelesene Information durch die Invertierungs- 21 anliegende Information abgegriffen sowie neuethe information read out is tapped by the information present in the inverting 21 as well as new information

einrichtung 17 invertiert und danach als solche in die 15 Signale für Start und Operationsart und eine neuedevice 17 inverted and then as such into the 15 signals for start and type of operation and a new one

gleiche Speicherzelle eingeschrieben. Die Abgabe Adresse vorgegeben werden.same memory cell written. The delivery address can be specified.

eines Signals Z" und dementsprechend eines Signals Die mit der Erfindung erzielten Vorteile bestehenof a signal Z " and accordingly a signal. The advantages achieved by the invention exist

ZU ist durch Zl gesperrt. Der Zähler 31 wird also insbesondere darin, daß durch einfache Verfahren ZU is blocked by Zl. The counter 31 is so in particular that by simple methods

vom Takt T4 weitergeschaltet, womit an dessen und Schaltungsanordnungen eine Fehlerkorrekturfrom the clock T 4 switched on, so that an error correction in its and circuit arrangements

Ausgang 36 ein Signal Z 2 erscheint. Dies hält die 20 von Informationen ohne Lokalisierung des FehlersOutput 36 a signal Z 2 appears. This keeps the 20 of information without locating the error

Invertierungseinrichtung 17 in der Stellung Invertie- erreicht wird, sofern ein Einfachfehler vorliegt undInversion device 17 in the inverted position is achieved if there is a single error and

rung und gibt der logischen Schaltung 32" eine Be- die Information parallel übertragen wird. Die Infor-tion and gives the logic circuit 32 "a command that the information is transmitted in parallel. The information

dingung für das Auftreten von Z" beim Taktsignal T3 mation braucht dabei nur ein zusätzliches Bit zu ent-condition for the occurrence of Z "in the clock signal T 3 mation only needs to de-

des nächsten Zyklus vor. halten, so daß eine Fehlerprüfung, insbesondere eineof the next cycle. so that an error check, especially a

Nach dem Ende des laufenden Zyklus beginnt 25 Paritätsprüfung, möglich ist.After the end of the current cycle, parity check begins 25, which is possible.

Hierzu 2 Blatt ZeichnungenFor this purpose 2 sheets of drawings

Claims (8)

Patentansprüche:Patent claims: 1. Verfahren zur Einfachfehlerkorrektur von Informationen, die mittels binärer Signale (largestellt sind und bei denen einer der binären Signalwerte dem Bezugspotential zugeordnet ist und bei dem die gesamte Information in einem lediglich fehlererkennenden Code codiert ist, bei dem ferner die Informationen über einen Übertragungskanal mit mehreren parallelliegenden Ubertragungswegen übertragen werden, bei dem weiterhin am Ausgang des Übertragungskanals eine Überprüfung der Informationen auf Fehler erfoigt und bei dem bei Feststellung eines Fehlers anschließend eine Fehlerkorrektur durch Invertierung und erneute Übertragung vorgenommen wird, dadurch gekennzeichnet, daß die zu übertragende Information nach Feststellung eines Fehlers invertiert und die invertierte Information erneut über den Übertragungskanal übertragen wird und daß anschließend die invertierte übertragene Information nochmals invertiert wird.1. Procedure for single error correction of information which is provided by means of binary signals (fig and for which one of the binary signal values is assigned to the reference potential and at in which the entire information is encoded in a merely error-detecting code, in which also the information about a transmission channel with several parallel transmission paths are transmitted, in which a check of the information for errors continues to be required at the output of the transmission channel and when an error is detected, an error correction is then carried out by means of inversion and retransmission is performed, characterized in that the information to be transmitted inverted after detection of an error and the inverted information is again transmitted over the transmission channel and that then the inverted transmitted information is inverted again. 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Information am Eingang des Übertragungskanals mindestens bis zum Abschluß der Fehlerprüfung und einer etwaigen Rücksendung eines Fehlersignals ansteht, daß bei Vorliegen eines Fehlers diese Information invertiert, danach übertragen und anschließend am Ausgang des Übertragungskanals nochmals invertiert wird.2. The method according to claim 1, characterized in that the information at the input of the transmission channel at least until the end of the error check and any An error signal is returned, so that this information is inverted when an error is present, then transmitted and then inverted again at the output of the transmission channel will. 3. Verfahren nach Anspruch 1, bei dem als Übertragungskanal ein Speicher vorliegt, bei dem nach einem Lesebefehl die ausgelesene Information in einem Informationsregister ansteht, die auf Vorliegen eines Fehlers überprüft wird, und bei dem außerdem die ausgelesene Information noch an der gleichen Stelle des Speichers ansteht, dadurch gekennzeichnet, daß bei Vorliegen eines Fehlers keine Freigabe der Information erfolgt, sondern daß dann die Information einem doppelten Lese-Rückschreib-Umlauf (nicht zerstörungsfreies Lesen) oder einem doppelten Lese-, Lösch-Einschreib-Umlauf (zerstörungsfreies Lesen) unterworfen wird, bei dem jeweils nach dem Lesen eine Invertierung der Information erfolgt und daß die nach dem letzten Lesen im Informationsregister anstehende Information freigegeben wird. 3. The method according to claim 1, wherein the transmission channel is a memory in which after a read command, the information read is pending in an information register, which on The presence of an error is checked, and the information that has been read out is also checked pending at the same point in the memory, characterized in that if one is present Error no release of the information takes place, but that the information is then doubled Read-write-back cycle (non-destructive reading) or a double read, erase-write cycle (Non-destructive reading) is subjected, in which an inversion of the information takes place after each reading and that the information pending in the information register after the last read is released. 4. Verfahren nach Anspruch 1, bei dem als Übertragungskanal ein Speicher vorliegt, bei dem nach einem Lesebefehl die ausgelesene Information in einem Informationsregister ansteht, die auf Vorliegen eines Fehlers überprüft wird, dadurch gekennzeichnet, daß bei Vorliegen eines Fehlers keine Freigabe, sondern eine Invertierung der im Informationsregister anstehenden Information erfolgt, daß die invertierte Information an die gleiche Stelle des Speichers eingeschrieben, danach wieder ausgelesen und nach nochmaliger Invertierung freigegeben wird.4. The method according to claim 1, wherein the transmission channel is a memory in which after a read command, the information read is pending in an information register, which is checked for the presence of an error, characterized in that if a Error no release, but an inversion of the information pending in the information register it takes place that the inverted information is written to the same place in the memory, is then read out again and released after another inversion. 5. Anordnung zur Durchführung des Verfahrens nach Anspruch 2, bei der die zu übertragende Information am Eingang des Übertragungskanals in einem Speicher ansteht und bei der dem Ausgang des Übertragungskanals eine Fehlerprüfeinrichtung zur Überprüfung der übertragenen Information sowie eine Einrichtung zur Rückmeldung des Ergebnisses der Fehlerprüfung an den Eingang des Überiragungskanals nachgeschaltet sind, dadurch gekennzeichnet, daß dem Speicher (1) ein erster Umschalter (3) sowie eine erste Invertierungseinrichtung (2) nachgeschaltet sind, deren Ausgang mit dem ersten Umschalter (3) verbunden ist, daß der Ausgang des ersten Umschalters (3) mit dem Eingang des Übertragungskanals (4) verbunden ist, daß dem Ausgang des Übertragungskanals (4) ein zweiter Umschalter (9) sowie eine zweite Invertierungseinrichtung (7) nachgeschaltet sind, deren Ausgang mit dem zweiten Umschalter (9) verbunden ist, und daß jeweils ein Signaleingang des ersten und des zweiten Umschalters (3, 9) von einem von der Fehlerprüfeinrichtung (6) abgegebenen Signal beaufschlagt wird.5. Arrangement for performing the method according to claim 2, wherein the to be transmitted Information is pending at the input of the transmission channel in a memory and the Output of the transmission channel an error checking device for checking the transmitted Information and a device for reporting back the results of the error check are connected downstream to the input of the transfer channel, characterized in that the A first changeover switch (3) and a first inverting device (2) are connected downstream of the memory (1) are, the output of which is connected to the first switch (3) that the output of the first Changeover switch (3) is connected to the input of the transmission channel (4) that the output of the transmission channel (4) a second changeover switch (9) and a second inverting device (7) are connected downstream, the output of which is connected to the second switch (9), and that one signal input each of the first and second changeover switches (3, 9) from one of the error checking device (6) output signal is applied. 6. Anordnung zur Durchführung der Verfahren nach Anspruch 3 oder 4 mit einem von Taktsignalen gesteuerten Speicher, der einen Speicherblock besitzt, dessen Ausgänge über einen Umschalter mit Eingängen des Informationsregisters und dessen Eingänge mit Ausgängen des Informationsregisters verbunden sind, bei der außerdem die Eingänge des Informationsregisters über den Umschalter an Informationseingänge und die Ausgänge des Informationsregisters an Informationsausgänge angeschlossen sind, dadurch gekennzeichnet, daß zwischen dem Informationsregister (19) und dem Speicherblock (14) mindestens eine Invertierungseinrichtung (16, 17; 37; 17) angeordnet ist, daß den Ausgängen des Informationsregisters (19) eine Fehlerprüf einrichtung (27) nachgeschaltet ist, deren Ausgang mit einem Eingang einer taktgesteuerten logischen Schaltung (32; 32';; 32") mit nachfolgendem taktgesteuertem Speicher (33) verbunden ist, daß ein Ausgang des Speiche« (33) an einen Freigabeausgang (34) und an einen Eingang eines taktgesteuerten Zählers (31; 31') angeschlossen ist und daß dem Zähler (31; 31') mindestens eine Invertierungseinrichtung (16, 17; 37; 17) und die logische Schaltung (32, 32"; 32') nachgeschaltet sind.6. Arrangement for performing the method according to claim 3 or 4 with one of clock signals controlled memory, which has a memory block, the outputs of which via a switch with inputs of the information register and its inputs with outputs of the information register are connected, in which also the inputs of the information register via the switch to information inputs and the The outputs of the information register are connected to information outputs, characterized in that that between the information register (19) and the memory block (14) at least an inverting device (16, 17; 37; 17) is arranged that the outputs of the information register (19) an error checking device (27) is connected downstream, the output of which is connected to an input of a clock-controlled logic Circuit (32; 32 ';; 32 ") is connected to the following clock-controlled memory (33) that an output of the spoke «(33) to a release output (34) and to an input of a clock-controlled counter (31; 31 ') is connected and that the counter (31; 31') at least one Inversion device (16, 17; 37; 17) and the logic circuit (32, 32 "; 32 ') are connected downstream are. 7. Anordnung nach Anspruch 6 zur Durchführung des Verfahrens nach Anspruch 4, dadurch gekennzeichnet, daß in jedem Verbindungszweig zwischen dem Informationsregister (19) und dem Speicherblock (14) je eine Invertierungseinrichtung (16; 17) angeordnet ist, daß der Zähler (31) zwei Ausgänge (35,36) besitzt, die mit Eingängen der logischen Schaltung (32) und mit Eingängen eines ersten Und-Gliedes (2S) verbunden sind, dessen Ausgang an einen Steuereingang der ersten Invertierungseinrichtung (16) angeschlossen ist, daß der zweite Ausgang (36) des Zählers (31) an einen Steuereingang der zweiten Invertierungseinrichtung (17) angeschlossen ist und daß der erste Ausgang (35) des Zählers (31) über ein taktgesteuertes Und-Glied (23) einen Steuereingang des Informationsregisters (19) beaufschlagt und über eine zweite logische Schaltung (22) eine Umschaltung der Operationsart des Speichers bewirkt (F i g. 2).7. Arrangement according to claim 6 for performing the method according to claim 4, characterized characterized in that in each connection branch between the information register (19) and the Memory block (14) each has an inverting device (16; 17) arranged so that the counter (31) has two outputs (35,36) with inputs of the logic circuit (32) and with inputs a first AND element (2S) are connected, the output of which is connected to a control input of the first Inversion device (16) is connected that the second output (36) of the counter (31) to a control input of the second inverting device (17) is connected and that the first output (35) of the counter (31) via a clock-controlled AND element (23) a control input of the information register (19) applied and a second logic circuit (22) a The mode of operation of the memory is switched over (FIG. 2). 8. Anordnung nach Anspruch 6 zur Durchführung des Verfahrens nach Anspruch 4, dadurch gekennzeichnet, daß der Zähler (31') einen Ausgang besitzt, der mit einem Eingang der logt-8. Arrangement according to claim 6 for performing the method according to claim 4, characterized characterized in that the counter (31 ') has an output which is connected to an input of the logt- 3 43 4 sehen Schaltung (32*) und mit einem Eingang geworden, bei der die Lokalisierung des fehlerhaften eines taktgesteuerten zweiten Speichers (39) ver- Bits dadurch erfolgt, daß ein besonderes Locatorbunden ist, daß der Ausgang des zweiten Spei- Register vorgesehen ist, in das auch die im Eingabechers (39) über ein Oder-Glied (38) an einen register befindliche Information eingeschrieben wird. Steuereingang der Invertierungseinrichtung (16) 5 Im Fehlerfall wird die im Locatorregister befindliche angeschlossen ist, daß der Ausgang des ersten Information invertiert, in den Kernspeicher einge-Speichers (33) mit einem Eingang des Oder-Glie- schrieben und erneut in das Locatorregister eingedes (33) verbunden ist, daß sich die Invertierungs- lesen. Das fehlerhafte Bit erscheint dann als eine einrichtung (16) an den Ausgängen des Informa- logische Null im Locatorregister. Vom Locatorregister tionsregisters (19) befindet und daß die Ausgänge io gesteuert wird danach das entsprechende Bit im Ausder Invertierungseinrichtung (16) mit den Ein- gaberegister invertiert. — Auch in diesem Fall begangen des Speicherblocks (14) und den Infor- dingt die Lokalisierung eines Fehlers und die anmationsausgängen (21) verbunden sind (F i g. 3). schließende Invertierung des fehlerhaften Bits einensee circuit (32 *) and become with an input at which the localization of the faulty of a clock-controlled second memory (39) bits takes place in that a special locator link is that the output of the second memory register is provided, in which also the one in the input cup (39) is written to a register via an OR element (38). Control input of the inverting device (16) 5 In the event of an error, the one in the locator register is connected that the output of the first information is inverted, inserted into the core memory (33) with an input of the or-enumerated and again entered into the locator register (33) is connected that the inverting read. The bad bit then appears as a device (16) at the outputs of the informal zero in the locator register. From the locator register tion register (19) is located and that the outputs io is controlled, then the corresponding bit in the Ausder Inversion device (16) with the input register inverted. - Also committed in this case of the memory block (14) and the information on the localization of an error and the notification outputs (21) are connected (Fig. 3). final inversion of the faulty bit
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