DE1813987C3

DE1813987C3 - Circuit arrangement for performing arithmetic operations

Info

Publication number: DE1813987C3
Application number: DE19681813987
Authority: DE
Inventors: Isamu Osaka; Hanahara Hitoshi Yamatokoriyama; Teramura Satoshi Nara; Washizuka (Japan)
Original assignee: Sharp KJC., Osaka (Japan)
Priority date: 1967-12-12
Filing date: 1968-12-11
Publication date: 1976-09-30

Description

icommaregister in Form eines Ringzählers zu verwen- Fortpflanzungsgeschwindigkeit des im zweiten Regiien. in welchem jeweils ein Speicherelement an einer ster umlaufenden abweichenden Speicherzustands 3esonderen Bitsteile, die einem Zahlenwert ent- derart ändert, daß dieser abweichende Speicherzuspricht, einen anderen Speicherzustand aufweist als stand an eine Stelle im Register verschoben wird, die die übrigen Speicherelemente. Die bekannte Rechen- 5 dem Operationsergebnis entspricht,
maschine verfügt über eine Vorrichtung zum Ver- Wegen der relativ hohen Impedanz zwischen der schieben dieser besonderen Bitstelle in Abhängigkeit Steuerelektrode und der Quelle der Feldeffekttransivon Uhrimpulsen und unter Steuerung durch eine stören bleibt die gespeicherte Intormation eine ge-Verknüpfungsanordnung. Die Verknüpfungsanord- wisse Zeit und so lange erhalten, bis sie durch den nung wird von einer bistabilen Schaltung gesteuert, io jeweiligen Uhrimpuls weitergeschoben wird. Innervon deren Betriebszustand die Anzahl der dem Re- halb der Grenzen, die durch die zeitlich begrenzte gister zugeführten Impulse abhängt. Außerdem ist Speicherfähigkeit gesetzt sind, kann die Folgefreeine Anordnung mit Anzeigeröhre zum Anzeigen der quenz der Uhrimpulse also geändert werden. Die Kommastelle vorhanden. Eine Rechenmaschine mit Erfindung hat den Vorteil, daß das gesamte Operaeinem ähnlichen Register und einer Steuervorrichtung 15 Uonswcrk als im ganzen sehr einfache integrierte zum Verschieben des Kommas ist auch aus der Schaltung aus einer vergleichsweise geringen Anzahl deutschen Auslegeschrift 12 39124 bekannt. Wenn von Feldeffekttransistoren mit nur wenigen Verbinaber bei diesen bekannten Rechenmaschinen mit den dungsleitern und äußeren Anschlußklemmen aufgegespeicherten Zahlen eine Rechenoperation durch- baut werden kann.icommaregister in the form of a ring counter to be used- the speed of propagation in the second regiien. in each of which a memory element at a different circulating memory state has special bit parts that change a numerical value in such a way that this deviating memory corresponds to a different memory state than was shifted to a position in the register that holds the remaining memory elements. The known arithmetic 5 corresponds to the operation result,
Because of the relatively high impedance between the shifting of this particular bit position, depending on the control electrode and the source of the field effect transi from clock pulses and under control by an interfering, the stored information remains a ge logic arrangement. The link arrangement knows time and is kept until it is controlled by the voltage of a bistable circuit, the respective clock pulse is pushed on. The number of pulses supplied by the time-limited register depends on their operating status. In addition, if the memory capacity is set, the sequence can be changed so that an arrangement with a display tube to display the frequency of the clock pulses can be changed. The decimal point is present. A calculating machine with the invention has the advantage that the entire operation of a similar register and a control device 15 Uonswcrk as on the whole very simple integrated one for moving the comma is also known from the circuit from a comparatively small number of German Auslegeschrift 12 39124. If a calculation operation can be carried out by field effect transistors with only a few connectors in these known calculating machines with the connection conductors and external connection terminals.

geführt werden soll, treten die oben erläuterten Pro- 20 Weiterbildungen der Erfindung sind in den Unter-is to be performed, the above-explained pro 20 Developments of the invention are in the sub-

bleme auf. ansprüchen gekennzeichnet.bloom. claims.

Aus der deutschen Auslegcschrift 11 27 634 ist Nachstehend wird an Hand der Zeichnungen einFrom the German Auslegcschrift 11 27 634 is below with reference to the drawings a

auch bereits eine Schaltungsanordnung der eingangs Ausführungsbeispiel der Erfindung in seiner Anwen-also already a circuit arrangement of the initially embodiment of the invention in its application

genannten Art bekannt, also eine Schaltung, bei wel- dung auf ein digitales elektronisches Tischrechen-known type, i.e. a circuit in which a digital electronic desktop calculator

cher aus zwei als Ring geschalteten Registern eine 25 gerät erläutert. Es zeigtcher of two registers connected as a ring explains a 25 device. It shows

Operationsschaltung aufgebaut wird, die in der Lage Fig. 1 das Blockschaltschema eines bekanntenOperation circuit is constructed, which is shown in FIG. 1, the block diagram of a known

ist, zu addieren und zu subtrahieren, ohne daß ein Tischenrechengerätes,is to add and subtract without using a table calculator,

übliches Volladdierwerk benutzt wird. Im bekannten F i g. 2 ein Impulsdiagramm, das die zeitliche Be-FaIl werden statische Register mit Flipflop^ oder Ziehung zwischen einem Uhrimpuls und einem Bit-Magnetkernen verwendet, d. h. solche Register, die 30 Taktimpuls bei dem Ausführungsbeispiel wiedergibt, eine Information wie eine Binärzahl praktisch unbe- Fig. 3 ein Impulsdiagramm, das die zeitliche Begrenzt lange speichern können, ohne daß ständig Ziehung zwischen dem Bit-Taktimpuls und dem Zif-Uhrimpulse angelegt werden müssen. Die statischen fern-Taktimpuls wiedergibt,usual full adder is used. In the known FIG. 2 is a timing diagram showing the timing of Be-Fall become static registers with flip-flop ^ or drawing between a clock pulse and a bit magnetic core used, d. H. those registers that reproduce 30 clock pulses in the exemplary embodiment, information such as a binary number is practically indistinguishable can store for a long time without constantly drawing between the bit clock pulse and the Zif clock pulse must be created. The static distant clock pulse reproduces

Register sind aber sehr aufwendig, insbesondere dann, F i g. 4 das Blockschaltschema des Haupüeils desHowever, registers are very complex, especially then, FIG. 4 the block diagram of the main part of the

wenn die einzelnen Speicherzellen aus Transistoren 35 Ausführungsbeispiels,if the individual memory cells consist of transistors 35 of the exemplary embodiment,

aufgebaut sind. Auch Magnetkerne sind zu aufwendig F i g. 5 ein die Arbeitsweise der Anordnung nachare constructed. Magnetic cores are also too expensive. FIG. 5 shows the mode of operation of the arrangement

und eignen sich vor allem nicht für integrierte Schal- F i g. 4 erläuterndes Diagramm,and are especially not suitable for integrated switchgear. 4 explanatory diagram,

tungen. Die bekannte Schaltungsanordnung hat auch Fig. 6 ein die Uhrimpulssteuerschaltung IS inservices. The known circuit arrangement also has the clock pulse control circuit IS in FIG. 6

den Nachteil, daß Subtraktionen relativ schwierig F i g. 4 wiedergebendes Schaltschema,the disadvantage that subtractions are relatively difficult. 4 reproducing circuit diagram,

und nur mit einigem Zusalzaufwand durchführbar 4° Fig. 7 ein die Prüfungsschaltung 16 in Fig. 4and can only be carried out with some additional effort 4 ° FIG. 7 a test circuit 16 in FIG. 4

sind, wiedergebendes Schaltschema,are, reproducing circuit diagram,

Die Aufgabe der Erfindung besteht darin, eine F i g. 8 das Schaltschema einer AusführungsformThe object of the invention is to provide a F i g. 8 shows the circuit diagram of an embodiment

Operationseinheit zum Durchführen von Rechenope- der Dezimalkommaregister 31 und 61 in F i g. 4,Operation unit for performing arithmetic operations and decimal point registers 31 and 61 in FIG. 4,

rationen geringen Umfangs wie Dezimalkommaope- F i g. 9 ein die Arbeitsweise der Anordnung nachsmall rations such as decimal point op- F i g. 9 shows the mode of operation of the arrangement

rationen insbf sondere für ein Tischrecliengerät anzu- 45 Fig. 8 erläuterndes Impulsdiagramm,rations, especially for a desk-top device, to be 45 Fig. 8 explanatory pulse diagram,

geben, die in Form einer integrierten Schaltung mit Fig. 10 das Schaltschema einer anderen Ausfüh-give, in the form of an integrated circuit with Fig. 10, the circuit diagram of another embodiment

geringerem Aufwand realisierbar ist als die bekann- rungsform der Dezimalkommaregister 31 und 61 inCan be implemented with less effort than the familiar form of the decimal point registers 31 and 61 in

ten Anordnungen. F i g. 4,ten arrangements. F i g. 4,

Die Erfindung besteht demnach bei einer Schal- Fig. 11 das Schaltschema einer Ausführungsform tungsanordnung der eingangs genannten Art darin, 50 der Uhrimpulssteuerschaltung 15 in F i g. 4,
daß beide Register dynamische Register sind, deren Fig. 12 das Schaltschema einer Ausführungsform Speicherzellen wenigstens einen Feldeffekttransistor der Prüfungsschaltung 16 in Fig. 4.
enthalten, dessen Steuerelektrodenkapazität zur zeit- Bei der in Fig. 1 dargestellten Ausführungsform lieh begrenzten Informationsspeicherung dient, daß eines herkömmlichen elektronischen Tischrechengeentsprechend dem eingegebenen Operanden jeweils 55 rätes werden mittels einer Eingabeeinheit \ zwei nur eine Zelle einen anderen Speicherzustand auf- Arten von Eingangsinkvmationen zum Steuern des weist als alle übrigen Zellen des betreffenden Re- gesamten Systems, und zwar ein Information über gisters, welcher Speicherzustand synchron mit Uhr- numerische Werte und eine Information über Befehle impulsen, deren Folgeperiode kurzer ist als die be- bezüglich der durchzuführenden Operationen in das grenzte Speicherzeit der Transistoren, im betreffen- 6u Rechengerät eingegeben. Die Eingabecinheit I entden Register umläuft, daß die Prüfeinrichtung auf das hält eine Zehnertastatur 2 mit Zifferntasten von »()·.·· Erscheinen des abweichenden Speicherzustands in bis »9«, eine Dezimalkommataste und Funktion*·- einer als Endzelle gewählten Speicherzelle des einen tasten wie »x« (Multiplikation), »:« (Division) und Registers anspricht, und daß zwischen die Uhrimpuls- » = « (ist gleich), wobei durch Drücken der Tasten quelle und das zweite Register eine Einrichtung ge- 65 durch die Bedienungsperson die Signale für die beschaltet ist, welche in Abhängigkeit vom Ausgangs- treffenden Zahlenwerte und Operationen erzeugt wersignal der Prüfeinrichtung die Frequenz der an das den. Der numerische Operationsteil der Eingabeeinzweitc Register angelegten Uhrimpulsc und somit die heit 1 ist direkt an ein erstes Register 3 und ein erstesThe invention therefore consists in a circuit arrangement of the type mentioned at the outset, 50 of the clock pulse control circuit 15 in FIG. 4,
that both registers are dynamic registers, the FIG. 12 of which shows the circuit diagram of an embodiment of memory cells of at least one field effect transistor of the test circuit 16 in FIG.
In the embodiment shown in Fig. 1, limited information storage is used, that a conventional electronic table calculator according to the entered operand each time, using an input unit \ two only one cell is used to control a different storage state on types of input information for controlling des shows as all other cells of the relevant whole system, namely information about registers, which memory status is synchronized with clock numerical values and information about commands pulses whose subsequent period is shorter than that with regard to the operations to be carried out Storage time of the transistors, entered in the relevant computing device. The input unit I revolves around the register so that the test device holds a numeric keypad 2 with numeric keys from »() · Keys like "x" (multiplication), ":" (division) and registers responds, and that between the clock pulse "=" (equals), whereby by pressing the key source and the second register a device is activated Operator the signals for which is connected, which, depending on the numerical values and operations that are relevant to the output, generates the test device wersignal the frequency of the. The numerical operation part of the inputting a second register applied clock pulse, and thus the unit 1, is directly connected to a first register 3 and a first

Dezimalkommaregister 31 angeschlossen, so daß die adressenleitungen im Zuge des Forlschrcitcns des entsprechenden Zahleninformationen in das erste Opcrationsablaufcs ist ein Adressenzähler 12 vorge-Register 3 und die entsprechenden Dezimalkomma- sehen. Das Konditional-Flipflop 5 dient dazu, die informationen in das erste Dezimalkommaregister 31 internen Zustände der verschiedenen Einheiten oder eingeschrieben werden. Der Operationsanzeigeteil der 5 Stufen während des Fortschreitens des Operations-Eingabeeinheit ist direkt an eine Programmeinheit 4 ablaufcs zu überprüfen, festzustellen und auf Grund und ein Kondilional-Flipflop 5 angeschlossen. Im des Übcrprüfungsresullates die Programmadrcsscn-Fallc des Einschreibens von zwei Operanden wird der leitungen für die Erzeugung der entsprechenden erste Operand in das erste Register 3 eingegeben und Mikrobefehle zu wählen, wodurch eine hohe Arbeitsdann in das zweite Register 6 übertragen. Anschlic- io geschwindigkeit erreicht wird. Zusätzlich sind eine ßend wird der zweite Operand in das frei gemachic Reihe von weiteren Flipflops für die Überprüfung erste Register 3 eingegeben. Zugleich werden in ahn- vorgesehen. Ein Uhrimpulsgenerator 13 erzeugt Uhrlicher Weise die Dezimalkommatcile der beiden impulse für die zentrale Synchronstcuerung der verOperanden in das erste Dezimalkommaregister 31 schiedenen Stufen. Ein Taktgeber 14 erzeugt aus und das zweite Dezimalkommaregister 61 eingegeben. 15 diesen Uhrimpulsen Bit-Taktsignale und Ziffern-Ei η Speicher 7 in Verbindung mit einem dritten De- Taktsignale. Die Art und Weise, wie der Dezizimalkommaregister 8 ist für Multiplikationen mit malkommaoperationsteil durch den Uhrimpulsgceiner Konstante oder für die Addition und Subtrak- nerator 13 gesteuert ist, wird noch im einzelnen ertion von Produkten vorgesehen. läutert.Decimal point register 31 connected so that the address lines in the course of the processing of the corresponding numerical information in the first operation sequence is an address counter 12 pre-register 3 and the corresponding decimal point. The conditional flip-flop 5 is used to information in the first decimal point register 31 internal states of the various units or be enrolled. The operation display part of the 5 stages during the progress of the operation input unit is to be checked directly on a program unit 4 sequence cs, ascertained and based on and a conditional flip-flop 5 is connected. In the verification result, the program address casec the writing of two operands becomes the lines for the generation of the corresponding one first operand entered in the first register 3 and microinstructions to select, thereby high working then transferred to the second register 6. Connection speed is reached. Additionally are one Then the second operand is placed in the free set of further flip-flops for review first register 3 entered. At the same time are provided in ahn-. A clock pulse generator 13 generates clocks Use the decimal point of the two impulses for the central synchronous control of the operands in the first decimal point register 31 different levels. A clock generator 14 generates from and the second decimal point register 61 is input. 15 of these clock pulses are bit clock signals and digits egg η memory 7 in conjunction with a third clock signals. The way the decimal point register 8 is for multiplications with a time-point operation part by the clock pulse generator Constant or is controlled for addition and subtractor 13, it is explained in detail provided by products. purifies.

Nachstehend ist beispielsweise vorausgesetzt, daß 20 Bei der vorliegenden Ausführungsform enthält der die in der Operationseinheit behandelten Zahlenwerte Uhrimpulsgenerator 13 drei Oszillatoren, die drei in binärverschlüsselter Dezimaldarstellung (4 Bits pro Arten von Uhrimpulsen </>,, </>., und </>., (s. F i g. 2) Ziffer) vorliegen und die maximalen Kapazitäten der mit unterschiedlicher Phasenlage für die Eingabe in Register 3 und 6 sowie des Speichers 7 sechzehn Zif- die verschiedenen Register erzeugen. Diese Uhrfern (4-16 Bits) betragen, während die maximalen 25 impulse steuern die Übertragung und Zirkulation der Kapazitäten der Dezimalkommaregisler 31 und 61 in den Speicherzellen der Register 3 und 6 und der 16 Bits betragen. Dezimalkommaregister 31 und 61 gespeicherten In-In the following, it is assumed, for example, that in the present embodiment, the contains the numerical values treated in the operation unit clock pulse generator 13 three oscillators, the three in binary-coded decimal notation (4 bits per type of clock pulse </> ,, </>., and </>., (see Fig. 2) Digit) are available and the maximum capacities of the with different phase positions for the input in Registers 3 and 6 as well as memory 7 generate sixteen digits, the various registers. These clocks are remote (4-16 bits), while the maximum 25 pulses control the transmission and circulation of the Capacities of the decimal point registers 31 and 61 in the memory cells of the registers 3 and 6 and the 16 bits. Decimal point registers 31 and 61 stored in-

Die Ausgangsgröße des ersten Registers 3 und die formationen in diesen Registern. Die ZifTern-Takt-Ausgangsgröße des zweiten Registers 6 oder des Spei- signale T₁, T., ... T,_G (s. Fig. 3) liefern einen die chers 7 werden beide in ein Rechenwerk (Rechenein- 30 Potenzen oder Stellenwerte der Ziffern beim serienheit) 9 eingegeben, wo die gewünschte Operation mäßigen Umlauf der Informationen durch die Regidurchgeführt wird. Das Rechenwerk enthält einen ster an deren Ausgang anzeigenden Zeitmaßstab und Volladdierer für die Addition von reinen Binärzah- markieren die Grenzen der einzelnen Wortzeiten len, einen Übertragsspeicher und eine Dezimalent- (16 Ziffern pro Wort). Die Bit-Taktsignale t_v /.,. /., schlüsselungskorrektureinrichtung. Die Multiplika- 35 und /₄ zeigen die Potenzen 8, 4, 2 bzw. 1 der einzeltion und die Division erfolgen auf dem Wege der nen Ziffern an. Wie man in Fig. 2 und 3 sieht, umwiederholten Addition bzw. Subtraktion. Es können faßt die Dauer eines Ziffern-Taktsignals vier Bit-Operationen entsprechend den vier Grundrechen- Taktsignale und die Dauer eines Bit-Taktsignals drei arten durchgeführt werden. Die Ausgangsgrößen der Uhrimpulse Φ,, Φ., und Φ._Λ. Auf Grund der Schal-Dezimalkommaregister 31 und 61 werden in diesem 40 tungsauslegung der Speicherzelle werden jedoch diese Fall nicht in das Rechenwerk 9 eingegeben. Ein drei Arten von Uhrimpulsen nicht immer benötigt. Pufferregister 10 ist für die vorübergehende Speiche- Die Beziehung zwischen den Dezirnalkommaregirung eines anzuzeigenden Zahlenwertes und für die stern 31 und 61 und dem Uhrimpulsgenerator 13 Gewinnung einer dezimalen Ausgangsgröße zum An- wird noch im einzelnen erläutert,
steuern von Anzeigeröhren erforderlich, wenn ein 45 F i g. 4 zeigt das Blockschaltschema einer beispiels-Rechenresultat oder der Inhalt eines Registers mittels weisen Operationseinheit. Die beiden Dezimalkommader Anzeigeröhren, beispielsweise gasgefüllten register 31 und 61 bestehen aus je 16 hintereinander-Glimmentladungsröhren, angezeigt werden soll. Fer- geschalteten Speicherzellen (Flipflops), entsprechend ner ist ein zweites Pufferregister 11 für die vorüber- 16 Bits. Da die Bauelemente der einzelnen Zellen gehende Speicherung der Dezimalkommainformation 50 nicht in der Lage sind, Informationen semipermabei äußerer Anzeige vorgesehen. nent zu speichern, weil ihre Speicherzeit begrenzt ist.The output variable of the first register 3 and the information in these registers. The digit clock output variable of the second register 6 or of the storage signals T ₁ , T., ... T, _G (see Fig. 3) deliver one, the chers 7 are both in an arithmetic unit (arithmetic units 30 powers or Place values of the digits in the case of serials) 9 are entered, where the desired operation, moderate circulation of the information, is carried out by the Regi. The arithmetic unit contains a most time scale and a full adder for the addition of pure binary numbers, a carry memory and a decimal point (16 digits per word). The bit clock signals t _v /.,. /., key corrector. The multiples 35 and / ₄ show the powers 8, 4, 2 or 1 of the single item and the division takes place on the basis of the numbers. As seen in Figures 2 and 3, repetitive addition and subtraction, respectively. It can summarize the duration of a digit clock signal four bit operations corresponding to the four basic arithmetic clock signals and the duration of a bit clock signal three types can be performed. The output variables of the clock pulses Φ ,, Φ., And Φ. _Λ . Due to the switching decimal point registers 31 and 61, however, these cases are not entered into the arithmetic unit 9 in this 40 processing layout of the memory cell. One of three types of clock pulses is not always required. Buffer register 10 is for the temporary storage.
control of display tubes required when a 45 F i g. 4 shows the block diagram of an example calculation result or the content of a register by means of a wise operation unit. The two decimal point display tubes, for example gas-filled registers 31 and 61 each consist of 16 glow discharge tubes, one behind the other, to be displayed. Remote-connected memory cells (flip-flops), accordingly ner is a second buffer register 11 for the past 16 bits. Since the components of the individual cells are not able to store the decimal point information 50, information is provided semi-permanently for external display. because their storage time is limited.

Die Programtneinheit 4 erzeugt in einer Dioden- erfolgt eine Zirkulation der Information, die dabei in matrixanordnung die für die Durchführung der ver- Form der sukzessiven Übertragung auf die jeweils schiedenen Operationen erforderlichen Mikrobefehle. nächsten Bauelemente festgehalten werden, so daC Diese Mikrobefehle werden den Eingängen von Ver- 55 die Register als dynamische Register angesehen werknüpfungsgliedern zugeführt, die zur Steuerung des den können. Dabei arbeiten beide Dezimalkommanumerischen Informationsflusses zwischen verschie- register in der Weise, daß immer nur eine der Speidenen Teilen oder Stufen des Systems vorgesehen cherzellen sich in einem bestimmten Betriebszustand sind. Im Betrieb der Programrneinheit 4 werden, (Speicherzustand) befindet, der von den Speicherwenn z. B. mehrere Eingangsadressenleitungen oder 60 zuständen sämtlicher anderen Speicherzellen vermehrere Eingangsadressenleitungen für die Multipli- schieden ist. Die Bitstelle der diesen bestimmten, abkation vorgesehen sind und eine dieser Adressenlei- weichenden Speicherzustand aufweisenden Speicher tungen gewählt wird, eine Anzahl von mit dieser zelle repräsentiert dabei den zu speichernden Zahlen-Adressenleitung übeT Dioden gekoppelten Ausgangs- wert. Durch die Uhrimpulse Φ_ν Φ, und Φ kann dei leitungen unter Erzeugung verschiedenartiger Mikro- 65 Inhalt der den bestimmten Speicherzustand aufweibefehle zur Steuerung der Informationsübertragung senden Speicherzelle nach einer anderen Speicher zwischen den entsprechenden Stufen angesteuert. zelle, die einer anderen Bitstelle entspricht, versehe-The programming unit 4 generates a circulation of information in a diode, which in this case, in a matrix arrangement, contains the micro-commands required for the implementation of the successive transfer to the different operations. These microinstructions are supplied to the inputs of the registers as dynamic registers which can be used to control the. Both decimal point-numeric information flows work between different registers in such a way that only one of the special parts or stages of the system is always in a certain operating state. In the operation of the programming unit 4, (memory state) is located, which of the memory if z. B. several input address lines or 60 states of all other memory cells multiple input address lines for the multiples. The bit position of the specific abcation is provided and one of these address-diverting memory status memory lines is selected, a number of output value coupled to this cell represents the number-address line to be stored via diodes. Through the clock pulses Φ _ν Φ, and Φ, the lines can be controlled by generating various micro-65 content of the particular memory state aufweibefehle to control the information transfer send memory cell to another memory between the corresponding stages. cell that corresponds to another bit position,

Für di" aufeinanderfolgende Wahl der Programm- ben werden. Wenn ein in einem Bitintervall ent-For the successive selection of the programs.

haltencr Satz von Uhrimpulsen «/',, '/»., und </»., in ein Register eingegeben wird, wird die der Speicherzelle mit dem abweichenden Speicherzustand entsprechende Bitstellc um ein Bit verschoben. Wenn daher voraussetzungsgemäß die Bitstelle der Speicherzelle mit dem abweichenden Speicherzustand den zu speichernden Zahlenwert verkörpert, wird durch die Eingabe der Taktimpulse der im Register gespeicherte Zahlcnwerl verändert. Es ist somit möglich, eine operative Funktion ohne Verwendung herkömmlicher Addierer zu realisieren, wenn man die Beziehung zwischen dem im Register gespeicherten Zahlenwcrt und den Uhrimpulsen entsprechend ausnützt. In der Praxis ergibt sich jedoch daraus das Problem, die Uhrimpulsc so zu steuern, daß eine Addition oder Subtraktion des betreffenden Zahlenwertes als Operand ii. bezug auf den bereits im Register gespeicherten Zahlenwert erfolgt.hold the set of clock pulses «/ ',,' /»., and </ »., Entered into a register becomes that of the memory cell with the different memory status corresponding bit position shifted by one bit. If therefore As a prerequisite, the bit position of the memory cell with the different memory state is the one to be stored Embodied numerical value, the input of the clock pulses becomes the one stored in the register Number changed. It is thus possible to perform an operative function without using conventional Realize adder if one looks at the relationship between the numerical word stored in the register and uses the clock pulses accordingly. In practice, however, the problem arises to control the Uhrimpulsc so that an addition or subtraction of the relevant numerical value as an operand ii. with reference to the numerical value already stored in the register.

Die Eingabe der Uhrimpulse Φ_ν Φ., und '/>., in die Register 31 und 61 wird durch eine Uhrimpulssteuerschaltung 15 in der Weise gesteuert, daß die Uhrimpulsc für ein bestimmtes Zeitintervall, entsprechend einer Addition bzw. Subtraktion und dem betreffenden Operanden, unterbrochen werden. Zu diesem Zweck sind der Uhriinpulssteuerschaltung 15 die ursprünglichen Uhrimpulse "on Uhrimpulsgenerator 13, ein Operationsbefehl, z.B. ein Additions- oder Subtraktionsbefehl, und ein den Operanden bezeichnendes Signal zugeführt. Eine Prüfschaltung 16 zeigt durch ein Prüfungsausgangssignal an, wie der im ersten Dezimalkommaregister 31 gespeicherte Zahlenwert zum oder vom im zweiten Dezimalkommarcgister 61 gespeicherten Zahlenwert addiert oder subtrahiert wird. Die Prüfschaltung stellt dabei fest, in welchem Speicherzustand sich die der niedrigsten Bitstelle im ersten Dezimalkommaregister entsprechende Speicherzelle befindet.The input of the clock pulses Φ _ν Φ., And '/>., In the registers 31 and 61 is controlled by a clock pulse control circuit 15 in such a way that the clock pulses c for a certain time interval, corresponding to an addition or subtraction and the relevant operand, to be interrupted. For this purpose the clock pulse control circuit 15 is supplied with the original clock pulses "from clock pulse generator 13, an operation command, for example an addition or subtraction command, and a signal designating the operand is added or subtracted to or from the numerical value stored in the second decimal point register 61. The test circuit determines the memory state in which the memory cell corresponding to the lowest bit position in the first decimal point register is located.

Es soll jetzt an Hand der Fig. 5 ein einfaches Rechenbeispiel erläutert werden. Die einzelnen Speicherzellen im Register 31 nehmen jeweils einen von zwei möglichen Zuständen, entsprechend einer binären »0« oder »1«, ein. Beispielsweise sei vorausgesetzt, daß der bestimmte, vom Zustand sämtlicher anderen Zellen abweichende Speicherzustand einer binären »1« entspricht, daß die Bitstelle der Speicherzelle am rechten Ende des Registers das niedrigststellige Bit .γ, und die Bitstelle der Speicherzelle am linken Ende des Registers das höchststellige Bit x_1K iührt und daß ferner bei Eingabe des Uhrimpulssatzes Φ_ν Φ, und Φ_χ in das Register der Inhalt der die binäre »1« speichernden Speicherzelle zu einer niedrigeren Bitstelle verschoben wird.A simple calculation example will now be explained with reference to FIG. The individual memory cells in register 31 each assume one of two possible states, corresponding to a binary “0” or “1”. For example, it is assumed that the specific memory state, which differs from the state of all other cells, corresponds to a binary "1", that the bit position of the memory cell at the right end of the register has the lowest-digit bit .γ, and the bit position of the memory cell at the left-hand end of the register the highest digit Bit x _1K i leads and that when the clock pulse set Φ _ν Φ, and Φ _{χ is} entered in the register, the content of the memory cell storing the binary "1" is shifted to a lower bit position.

"in F i g. 5 a ist definiert, daß, wenn lediglich die dem niedrigststelligen Bit X₁ entsprechende Speicherzelle eine binäre »1« speichert, das Register 31 eine dezimale »0« speichert, wenn lediglich die dem zweiten Bit x„ entsprechende Speicherzelle eine binäre »1« speichert, das Register 31 eine dezimale »1« speichert, und so fort, und daß schließlich, wenn nur die dem höchststelligen Bit X₁₆ entsprechende Speicherzelle eine binäre »1« speichert, das Register 31 eine dezinale »15« speichert."in FIG. 5 a defines that if only the memory cell corresponding to the least significant bit X ₁ stores a binary" 1 ", the register 31 stores a decimal" 0 "if only the memory cell corresponding to the second bit x" stores a binary "1", register 31 stores a decimal "1", and so on, and finally, if only the memory cell corresponding to the most significant bit X ₁₆ stores a binary "1", register 31 stores a decimal "15" saves.

F i _ö. 5 b erläutert den Fall der Addition X + 1, wobei X allgemein eine im Register 31 gespeicherte Dezimalzahl anzeigt und im vorliegenden Fall, wo im Register eine dezimale »2« gespeichert ist, X = 2 ist. Auf Grund der Verbindungen mit den Registern des numerischen Operationsteils ergibt sich, daß während der Dauer eines Ziffern-Taktimpulses nur ein Salz von Uhrimpulsen </>,, <I>., und </>., in das Register des Dczimalkommaoperationsteils eingegeben wird, und zwar werden diese Uhrimpulse in das Register 31 lediglich während der Dauer des Bii-Taktimpulses /₄ eingegeben. Es wird daher die Bitstelle mit dem bestimmten, abweichenden Speicherzustand bei Eingabe des Uhrimpulssatzes jeweils am Ende des Ziffern-Taktimpulses um ein Bit verschoben. Ferner erfolgt die Durchführung der Operation durch Steuern nicht sämtlicher, sondern nur eines der drei Uhrimpulse </>,, '/'., und </'.,. In der Zeichnung ist nur ein von der Steuerschaltung 15 gesteuerter Uhrimpuls gezeigt. Wenn die Binärgröße »1« lediglich über ein der Dauer einer Wortlänge entsprechendes Intervall zirkuliert werden soll, genügt die Eingabe nur eines Uhrimpulses während jedes Ziffernintervalls. Soll jedoch eine Addition wie X + 1 durchgeführt werden, so müssen während eines Wortintervalls (Wortlängenzeit) fünfzehn Uhrimpulse in das Register 31 eingegeben werden, und es muß die Eingabe der Uhrimpulse während lediglich eines Ziffernintervalls unterbrochen werden. Dadurch wird der Inhalt der Speicherzelle, die eine binäre »1« gespeichert hat, auf die vierte Bitstelle verschoben, was im Resultat der Speicherung einer dezimalen »3« im Register 31, d. h. der Durchführung der Addition von 1 entspricht. F i _ö . 5 b explains the case of addition X + 1, where X generally indicates a decimal number stored in register 31 and in the present case, where a decimal "2" is stored in the register, X = 2. Due to the connections with the registers of the numerical operation part, it follows that during the duration of a digit clock pulse only a salt of clock pulses </> ,, <I>., And </>., Is entered in the register of the decimal point operation part, namely, these clock pulses are entered into register 31 only during the duration of the Bii-clock pulse / _4. The bit position with the specific, different memory status is therefore shifted by one bit at the end of the digit clock pulse when the clock pulse set is entered. Furthermore, the operation is performed by controlling not all but only one of the three clock pulses </> ,, '/'., And </ '.,. Only one clock pulse controlled by the control circuit 15 is shown in the drawing. If the binary quantity "1" is only to be circulated over an interval corresponding to the duration of a word length, it is sufficient to enter just one clock pulse during each digit interval. If, however, an addition such as X + 1 is to be carried out, fifteen clock pulses must be entered into register 31 during a word interval (word length time), and the input of the clock pulses must be interrupted during only one digit interval. As a result, the content of the memory cell that has stored a binary "1" is shifted to the fourth bit position, which corresponds to the storage of a decimal "3" in register 31, ie the addition of 1 is carried out.

F i g. 5 c veranschaulicht eine Subtraktion X — 1 für X = 2. Durch Eingabe der Uhrimpulse in das Register 31 während nur eines Ziffernintervalls wird der Inhalt der Speicherzelle, die eine binäre »1« gespeichert hat, an die dem zweiten Bit x., entsprechende Bitstelle verschoben, was im Resultat der gewünschten Subtraktion entspricht.F i g. 5c illustrates a subtraction X − 1 for X = 2. By entering the clock pulses into register 31 during only one digit interval, the content of the memory cell, which has stored a binary "1", is transferred to the bit position corresponding to the second bit x shifted, which corresponds to the result of the desired subtraction.

Fig. 5d veranschaulicht eine Addition X+Y von in den beiden Registern 31 und 61 gespeicherten Informationen, wobei X die im Register 31 gespeicherte Dezimalzahl und Y die im Register 61 gespeicherte Dezimalzahl bedeuten, und zwar im vorliegenden Fall X = 3 und 7 = 4. In diesem Fall muß insbesondere eine Verbindung mit dem Ausgang der Prüfschaltung 16 hergestellt werden. Die Prüfungsschaltung 16 stellt fest, ob die dem niedrigststelligen Bit im Register 31 entsprechende Speicherzelle eine binäre »1« speichert oder nicht, und sie erzeugt, wenn die Antwort »Ja« lautet, während der Zeit vom Beginn des betreffenden Ziffernintervalls bis zum Ende des Wortintervalls laufend ein Prüfungsausgangssignal G. Im vorliegenden Fall, wo im Register 31 eine dezimale »3« und im Register 61 eine dezimale »4« gespeichert ist, wird der Uhrimpulssteuerschaltung 15 ein Additionsbefehl zugeleitet. Eine binäre »1« erscheint am niedrigsten Ende des Registers 31 nur während des Zeitintervalls der Anwesenheit des Ziffern-Taktimpulses T₄ und wird durch die Prüfschaltung 16 festgestellt, woraufhin während des Zeitintervalls vom Ziffern-Taktimpuls T₄ bis zum Ziffem-Taktimpuls Γ,₆ das Ausgangssignal G erzeugt wird. Wenn ein Additionsbefehl ansteht und die Eingabe der Uhrimpulse in das Register 61 lediglich während der Dauer des Signals G erfolgt, werden während eines Wortintervalls insgesamt dreizehn Uhrimpulse in das Register 61 eingegeben. Bei Eingäbe einer solchen Anzahl von Uhrimpulsen wird der Inhalt der die binäre »1« speichernden Speicherzelle zur niedrigsten Bitstelle verschoben, zur höchsten Bitstelle zurückgeführt und schließlich an die achte5d illustrates an addition X + Y of information stored in the two registers 31 and 61, with X being the decimal number stored in register 31 and Y being the decimal number stored in register 61, in the present case X = 3 and 7 = 4 In this case, in particular, a connection to the output of the test circuit 16 must be established. The test circuit 16 determines whether the memory cell corresponding to the least significant bit in register 31 stores a binary "1" or not, and if the answer is "yes" it generates during the time from the beginning of the relevant digit interval to the end of the word interval continuously a test output signal G. In the present case, where a decimal "3" is stored in register 31 and a decimal "4" is stored in register 61, the clock pulse control circuit 15 receives an addition command. A binary "1" appears at the lowest end of the register 31 only during the time interval of the presence of the digit clock pulse T ₄ and is determined by the test circuit 16, whereupon during the time interval from the digit clock pulse T ₄ to the digit clock pulse Γ, ₆ the output signal G is generated. If an addition command is pending and the clock pulses are entered into register 61 only for the duration of signal G, a total of thirteen clock pulses are entered into register 61 during one word interval. If such a number of clock pulses is entered, the content of the memory cell storing the binary "1" is shifted to the lowest bit position, returned to the highest bit position and finally to the eighth

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Bitstelle, entsprechend dem Bit .v_H, gebracht. Dies entspricht der Addition X I Y — 7.Bit position, corresponding to bit .v _H , brought. This corresponds to the addition X I Y - 7.

Fig. 5e veranschaulicht den Fall einer Subtraktion Y - X, wobei Y --■ 4 und X — 3. Wenn ein Subtraktionsbefehl erzeugt wird und die Eingabe der Uhrimpulse in das Register 61 lediglich während des Zeitintervall der Abwesenheit des Signals G erfolgt, werden während eines Wortintervalls insgesamt drei Uhrimpulse in das Register 61 eingegeben, so daß der Inhalt der die binäre »1« speichernden Speicherzelle an die dem zweiten Bit .v., entsprechende Bitstelle geschoben wird. Es wird also die gewünschte Rechenoperation dadurch realisiert, daß die Uhrimpulse im Falle der Addition lediglich während des Zeitintervalls der Anwesenheit des Signals G und im Falle der Subtraktion lediglich während des Zeitintervalls der Abwesenheit des Signals G eingegeben werden. 5e illustrates the case of subtraction Y - X, where Y - ■ 4 and X - 3. If a subtraction command is generated and the clock pulses are entered in register 61 only during the time interval of the absence of signal G, during of a word interval, a total of three clock pulses are entered into register 61, so that the content of the memory cell storing the binary "1" is shifted to the bit position corresponding to the second bit .v. The desired arithmetic operation is thus implemented in that the clock pulses are input only during the time interval of the presence of the signal G in the case of addition and only during the time interval in the absence of the signal G in the case of subtraction.

In F i g. 6 ist eine Verknüpfungsanordnung für die Uhrimpulssteuerschaltung 15 angegeben. Die Anordnung enthält ein UND-Glied 17, das bei Empfang des Additionsbefehls und des Prüfungssignals G ein Ausgangssignal in Form einer binären »I« liefert, ein UND-Glied 18, das bei Empfang des Subtraktionsbefehls und des Komplementes des Prüfungssignals G' ein Ausgangssignal liefert, sowie ein ODER-Glied 19, dessen Eingänge mit den Ausgängen der beiden UND-Glieder verbunden sind. Das Ausgangssignal dieses ODER-Gliedes gelangt zu einem Inverter 20. dessen Ausgangssignal einem ODER-Glied 21 zugeführt ist, das außerdem ein Signal f₄ </>, von außen empfängt. Es wird also durch die Uhrimpulssteuerschaltung 15 lediglich der während der Dauer des Bit-Taktimpulses f₄ erzeugte Uhrimpuls </·>, gesteuert. Das Ausgangssignal des ODER-Gliedes 21 der letzten Stufe ist dem Uhrimpulseingang des zweiten Dezimalkommaregisters 61 zugeführt. Wenn dagegen das Operalionsrcsultat in das erste Dezimalkommaregister 61 eingegeben werden soll, kann die Prüfschaltung 16 mit dem Register 61 verbunden und das Ausgangssignal des ODER-Gliedes 21 der letzten Stufe dem Register 31 zugeführt werden.In Fig. 6 shows a logic arrangement for the clock pulse control circuit 15. The arrangement contains an AND element 17, which upon receipt of the addition command and the test signal G delivers an output signal in the form of a binary "I", an AND element 18, which delivers an output signal upon receipt of the subtraction command and the complement of the test signal G ' , and an OR element 19, the inputs of which are connected to the outputs of the two AND elements. The output signal of this OR element arrives at an inverter 20, the output signal of which is fed to an OR element 21 which also _{receives a signal f 4} from outside. Only the clock pulse generated during the duration of the bit clock pulse f ₄ is therefore controlled by the clock pulse control circuit 15. The output signal of the OR gate 21 of the last stage is fed to the clock pulse input of the second decimal point register 61. If, on the other hand, the result of the operation is to be input into the first decimal point register 61, the test circuit 16 can be connected to the register 61 and the output signal of the OR gate 21 of the last stage can be fed to the register 31.

Die in Fig. 7a dargestellte Verknüpfungsanordnung der Prüfschaltung 16 enthält ein ODER-Glied 22, das eingangsseitig die Additions- und Subtraktionsbefehle empfängt, und ein UND-Glied 23, welches als Eingangsgrößen das Ausgangssignal dieses ODER-Gliedes sowie ein Signal .r, empfängt, das bei Speicherung einer binären »1« in der der niedrigsten Biistelle des Registers entsprechenden Speicherzelle erzeugt wird. Das Ausgangssignal des UND-Gliedes 23 gelangt zum Setzeingang eines setz- und rücksetzbaren Flipfiops 24 (Flipflop vom RS-Typ), dessen Rücksetzeingang mit dem Ziffern-Taktsignal T₁₆ gespeist ist. Verwendet man ein Flipflop 25 (Flipflop vom D-Typ) von der in Fig. 7b gezeigten Art, so läßt sich eine ähnliche Funktionsweise dadurch erhalten, daß man zusätzlich ein UND-Glied 26 vorsieht, dem, da kein Rücksetzeingang vorhanden ist, eingangsseitig das Flipflop-Ausgangssignal sowie das Ziffern-Taktsignal 7"_]G zugeführt ist, so daß bei Empfang des Ziffern-Taktsignals 7"_1β die Rückkopplungsschleife mit dem UND-Glied 26 gesperrt und dadurch der Rücksetzzustand hergestellt wird.The logic arrangement of the test circuit 16 shown in FIG. 7a contains an OR element 22, which receives the addition and subtraction commands on the input side, and an AND element 23, which receives the output signal of this OR element and a signal .r as input variables, which is generated when a binary "1" is stored in the memory cell corresponding to the lowest position in the register. The output signal of the AND element 23 reaches the set input of a set and resettable flip-flop 24 (RS-type flip-flop), the reset input of which is fed _{with the digit clock signal T 16.} If a flip-flop 25 (D-type flip-flop) of the type shown in FIG. 7b is used, a similar mode of operation can be obtained by additionally providing an AND element 26 to which, since there is no reset input, the input side Flip-flop output signal and the digit clock signal 7 " _{] G is} supplied, so that when the digit clock signal 7" _{1β is received,} the feedback loop with the AND gate 26 is blocked and the reset state is thereby established.

Das Einschreiben von Dezimalkommainformation in das Dezimalkommaregister geschieht in folgender Weise: Unmittelbar nach Betriebsbeginn wird das Register zunächst gelöscht und in die dem niedrigststcliigcn Bit .v, entsprechende Stelle eine binäre »I« eingespeichert. Sodann wird die Dezimalkommataste zum Vorbereiten der Verschiebung dieser binären »I« gedruckt. Wenn nach Betätigung der Dezimalkommataste die Zifferntasten zweimal gedruckt werden, sollte die binäre »1« an die dem dritten Bit .v_:l entsprechende Stelle verschoben werden. Es sollte folglich der gespeicherte Zahlenwert entsprechend der Anzahl der Betätigungen der Zifferntasten nachThe writing of decimal point information in the decimal point register takes place in the following way: Immediately after the start of operation, the register is first cleared and a binary "I" is stored in the position corresponding to the lowest bit .v. Then the decimal point key is printed in preparation for the shifting of this binary "I". If the number keys are printed twice after pressing the decimal point key, the binary "1" should be shifted to the position corresponding _{to the third bit .v: l.} As a result, the stored numerical value should correspond to the number of times the numeric keys were pressed

ίο der Betätigung der Dezimalkommataste verändert werden. Wenn mithin die Anordnung so eingerichtet ist, daß die Anzahl von Additionen X I- I der Anzahl von Betätigungen der Zifferntasten nach Betätigung der Dezimalkommalaste unter Benutzung der Addi-ίο can be changed by pressing the decimal point key. If, therefore, the arrangement is set up so that the number of additions X I- I of the number of actuations of the numeric keys after actuation of the decimal point key using the addi-

tion von A'+l nach Fig. 5b entspricht, wird die Dezimalkommainfonnation in das Register eingeschrieben, so daß folglich keine herkömmlichen Addierer mehr benötigt werden.tion of A '+ 1 according to FIG. 5b, the Decimal point information is written in the register, so that consequently no conventional adders more are needed.

Es sollen jetzt verschiedene Schaltungsausführungen unter Verwendung von MOS-FeldeffekUransistoren (Metall-Oxyd-Halbleiter-Feldeffekttransistoren). die sich besonders für integrierte Schaltungen eignen, beschrieben werden.There are now various circuit designs using MOS field effect transistors (Metal-Oxide-Semiconductor Field Effect Transistors). which are particularly suitable for integrated circuits are described.

F i g. 8 zeigt ein Schaltschema für das Dezimalkonimaregister31 unter Verwendung von MOS-FeIdeifekttransistoren. Die einzelnen MOS-Feldeffekttransistoren arbeiten dabei als Speicherelemente mit geringem Leistungsverbrauch zur zeitweiligen Informationsspeicherung, wobei die Information als elektrostatische Ladung in der Stcuerelektrodenkapazität des Transistors gespeichert wird, was auf Grund der sehr hohen Kapazität zwischen Steuerelektrode und Substrat und des sehr hohen Eingangswiderstands zwischen Steuerelektrode und Quelle des Transistors möglich ist. Die durch gestrichelte Linien eingefaßten Blöcke 27 in Fig. S enthalten jeweils eine Speicherzelle (ein Flipflop vom D-Typ), entsprechend den einzelnen Bits. Da die Speicherzellen schaltungsmäßig gleich ausgebildet sind, wird hier bcispiels-F i g. 8 shows a circuit diagram for the decimal cone register 31 using MOS field interference transistors. The individual MOS field effect transistors work as storage elements with low power consumption for temporary information storage, the information as an electrostatic charge in the control electrode capacitance of the transistor is stored, which is due to the very high capacitance between the control electrode and Substrate and the very high input resistance between the control electrode and the source of the transistor is possible. The blocks 27 enclosed by dashed lines in FIG. 5 each contain a memory cell (a D-type flip-flop), corresponding to each bit. Since the memory cells are circuit-wise are designed the same, here is an example

weise nur die dem zweiten Bit x.₂ entsprechende Speicherzelle beschrieben. Für sämtliche die Speicherzellen bildenden MOS-Feldeffekttransistoren werder Transistoren mit p-leitendcm Kansl verwendet.
Zur vorübergehenden Informationsspeicherungassign only those to the second bit x. ₂ corresponding memory cell described. For all the MOS field-effect transistors forming the memory cells, transistors with p-conducting channel are used.
For temporary information storage

dienen zwei Feldeffekttransistoren 41 und 42, die aiii Grund ihrer Eigenkapazität zwischen Steuerelektrode und Substrat elektrostatische Ladungen, die Informationsimpulsen entsprechen, speichern. Als Informalionsimpulseingänge dienen die Steuerelektroden dei Transistoren, die mit ihren Quellen an Masse liegen und mit ihren Abflüssen über Last- oder Arbeltswiderstände an eine negative Spannungsquelle 30 an geschlossen sind.serve two field effect transistors 41 and 42, the aiii Due to their own capacitance between the control electrode and the substrate, electrostatic charges, the information pulses correspond, save. The control electrodes dei serve as information pulse inputs Transistors that have their sources connected to ground and their drains via load or work resistors to a negative voltage source 30 are closed.

Der Abfluß des Transistors 41 der ersten Stufe is; über einen Transistor 44 mit der Steuerelektrode de« Transistors 42 der zweiten Stufe verbunden, und di« im Transistor 41 der ersten Stufe gespeicherte Ladum wird mit umgekehrter Phase (Polaritätsumkehr) au! die Steuereiektrodenkapazität des Transistors 42 deiThe drain of the first stage transistor 41 is; via a transistor 44 with the control electrode de « Connected to transistor 42 of the second stage, and the ladum stored in transistor 41 of the first stage with reversed phase (polarity reversal) au! the control electrode capacitance of transistor 42 dei

zweiten Stufe übertragen. Der Abfluß des Transistor; 42 ist über einen Transistor 45 mit der Steuerelek trode des Transistors 41 verbunden, so daß ein Infor mationsrückkopplungsweg gebildet wird. Es könner also die Informationen durch die beiden Transistorer 41 und 42 und die diese verkoppelnden Transistorer 44 und 45 im Umlauf gehalten und dadurch gespei chert werden.second stage transferred. The drain of the transistor; 42 is via a transistor 45 with the control element trode of transistor 41 connected, so that an Infor mation feedback path is formed. So the information can be transmitted through the two transistors 41 and 42 and these coupling transistors 44 and 45 kept in circulation and thereby stored be chert.

Ein Transistor 43 sowie die Transistoren 44 uncA transistor 43 and the transistors 44 unc

45 werden durch die Uhrimpulsc Ψ,, Φ., und </>., mit den verschiedenen Phasenlagcn geschaltet. Die Uhrimpulse '/',, </'., und 0., werden auf die entsprechenden Steuerelektroden dieser als Schalter arbeitenden Transistoren gegeben, die mit ihren Quellen-Abflußstrecken in den entsprechenden zu schaltenden Sieucileitungen liegen. An die Abflüsse der Transistoren 41 und 42 angeschlossene Feldelfekttransisloren 46 bzw. 47 dienen als Arbeitswiderstiinde der Speicherelemente. Der Transistor 43 dient als Schaltci" zum Steuern der Informationsübertragung zwischen den Bitstellen.45 are indicated by the clock pulse c Ψ ,, Φ., And </>., switched with the different phase positions. The clock pulses '/' ,, </ '., and 0., refer to the corresponding Given the control electrodes of these transistors operating as switches, with their source drainage paths lie in the corresponding Sieuci lines to be switched. To the drains of the transistors Field effect transistors 46 and 47 connected to 41 and 42 serve as working resistances Storage elements. The transistor 43 serves as a switching device " to control the transfer of information between the bit positions.

Die Arbeitsweise der Schaltung soll an Hand von Fig. 9 erläutert werden. Der Speicherzustand der Speicherzelle, d. h. die Speicherung einer binären »1« oder »0«, hängt davon ab, ob der Speichertransistor der zweiten Stufe leitend oder gesperrt ist. Es sei angenommen, daß die dem dritten Bit jr., entsprechende Speicherzelle eine binäre »0« speichert, da der Speichertransistor der zweiten Stufe dieser Speicherzelle gesperrt ist. In diesem Fall liefert somit die Speicherzelle ein Ausgangssignal mit negativer Spannung. The mode of operation of the circuit will be explained with reference to FIG. The memory status of the Memory cell, d. H. the storage of a binary "1" or "0" depends on whether the storage transistor the second stage is conductive or blocked. It is assumed that the corresponding to the third bit jr Memory cell stores a binary "0" because the memory transistor is the second stage of this memory cell Is blocked. In this case, the memory cell thus supplies an output signal with a negative voltage.

Wenn der Uhrimpuls 0, negativer Polarität auf die Steuerelektrode des Transistors 43 gegeben wird, wird dieser Transistor geöffnet (leitend gemacht) und das Eingangssignal zum Punkt A übertragen. Da das Eingangssignal negativ ist, wird in der Steuerclcktrodenkapazilät des Speichertransistors 41 eine negative Ladung gespeichert und zugleich dieser Transistor 41 geölinet. Der Abfluß des Transistors 41 führt zu diesem Zeitpunkt Nullpotential. Die Eingangsinformation wird durch die Steucrelektrodenkapazitat während der Entladung bei einer durch den Ableitwiderstand des pn-Übergangs und die Steuerelektrodenkapazität des Schaltertransistors 44 bestimmten Zeitkonstante so lange erhalten, bis der nächste Uhrimpuls 'Ik₁ eintrilTt.When the clock pulse 0, negative polarity is applied to the control electrode of transistor 43, this transistor is opened (made conductive) and the input signal is transmitted to point A. Since the input signal is negative, a negative charge is stored in the control electrode capacitance of the memory transistor 41 and, at the same time, this transistor 41 is oiled. The outflow of the transistor 41 leads to zero potential at this point in time. The input information is obtained through the control electrode capacitance during the discharge with a time constant determined by the leakage resistance of the pn junction and the control electrode capacitance of the switch transistor 44 until the next clock pulse Ik ₁ occurs.

Bei Eintreffen des Uhrimpulses Φ., an der Steuerelektrode des Schaltertransistors 44 wird dieser Transistor geöffnet und die Spannung am Punkt B unverändert zum Punkt C übertragen. Da der Punkt B jedoch Nullpotential geführt hat, wird in der Sleuerelektrodenkapazität des Speichertransistors 42 keine Ladung gespeichert. Folglich ist der Speichertransistör 42 gesperrt und wird der Punkt D auf negativem Potential gehallen. Es speichert daher die dem Bit v., entsprechende Speicherzelle in diesem Zustand eine binäre »0«. und der Speicherzustand der Speicherzelle der vorangehenden Stufe ist bei Eingabe der Uhrimpulse Φ_ι und Φ., auf die Speicherzelle der nächsten Stufe übertragen worden. Wenn andererseits die dem Bit x._f entsprechende Speicherzelle der vorangehenden Stufe abweichend von sämtlichen anderen Speicherzellen eine binäre »1« speichert, schaltet in entsprechender Weise die dem Bit x., entsprechende Speicherzelle auf den Speicherzustand »1«.When the clock pulse Φ. Arrives at the control electrode of the switch transistor 44, this transistor is opened and the voltage at point B is transmitted to point C unchanged. However, since point B has zero potential, no charge is stored in the sleuer electrode capacitance of memory transistor 42. As a result, the storage transistor 42 is blocked and the point D is held at negative potential. It therefore saves the memory cell corresponding to bit v., A binary "0" in this state. and the memory status of the memory cell of the previous level has been transferred to the memory cell of the next level when the clock pulses Φ _{ι and Φ. are entered.} On the other hand, if the bit x. _{f the} corresponding memory cell of the previous stage stores a binary "1", unlike all the other memory cells, switches the memory cell corresponding to bit x., to the memory state "1" in a corresponding manner.

Wenn anschließend der Uhrimpuls Φ₃ eintrifft, wird erstmalig der Rückkopplungsweg von der betreffenden zweiten Stufe zur ersten Stufe gesperrt und der Punkt D auf das Potential des Punktes A zurückgebracht, wobei eine zeitweilige Speicherung in der Steuerelektrodenkapazität der betreffenden ersten Stufe erfolgt. Das heißt, es wird in dieser Steuerelektrodenkapazität eine negative Ladung gespeichert, da der Abfluß der zugehörigen zweiten Stufe negatives Potential geführt hat.When the clock pulse Φ _{3 then} arrives, the feedback path from the relevant second stage to the first stage is blocked for the first time and point D is brought back to the potential of point A , with temporary storage in the control electrode capacitance of the relevant first stage. This means that a negative charge is stored in this control electrode capacitance, since the drainage of the associated second stage has led to a negative potential.

Danach, wenn zum Zeitpunkt der Eingabe des Uhrimpulses 0, ein neuer Informationsimpuls züge führt wird, wird ein der Eingangsinformation entsprechender neuer Speicherwert unabhängig vom Speicherinhalt der -orangehenden Stufe erhalten. Wenn keine neue Eingangsinformation anwesend ist, erfolgt bei Eingabe des nächsten Uhrimpulses wiederum die Übertragung auf die Steuerelektrodenkapazilät der zweiten Stufe. Auf Grund dieser Wirkungsweise wird die Information eines Bits scheinbar statisch gespeichert. Obwohl dabei zum Zeitpunkt der Unterbrechung des Steuerimpulses für die Steuerelektrodenkapazität Entladungswege über die Steuerelektroden-Quellenstrecke und durch den Schaltertransistor nach Masse bestehen, sind diese Enlladungswege hochohmig, so daß eine schnelle Informationsableitung bzw. ein schneller Informationsverlust verhindert wird.Then, if at the time of entering the clock pulse 0, a new information pulse is drawn leads, a new memory value corresponding to the input information becomes independent of the Memory content of the -orange level received. If there is no new input information, When the next clock pulse is entered, the transfer to the control electrode capacity takes place again the second stage. Due to this mode of operation, the information of a bit becomes apparent statically saved. Although at the time of the interruption of the control pulse for the control electrode capacitance Discharge paths across the control electrode source path and through the switch transistor exist after mass, these discharge paths are high resistance, so that a quick information derivation or a rapid loss of information is prevented.

Der die Informatioi^übertragung zwischen den Bitstellen steuernde Uhrimpuls 0, wird durch die Uhrimpulssteuerschaltung 15 lediglich während der Dauer des Bit-Taktsignals r₄ gesteuert. Die beiden anderen Uhrimpulse </>., und </>., müssen stets periodisch anwesend sein, um den Verlust der Information zu verhindern.The clock pulse 0 controlling the information transmission between the bit positions is controlled by the clock pulse control circuit 15 only during the duration of the bit clock signal r ₄ . The other two clock pulses </>., And </>., Must always be present periodically in order to prevent the loss of the information.

Fig. 10 zeigt abgewandelte Ausführungsformen der Speicherzelle für das Dezimalkommaregister 31. In der Schaltung gemäß Fig. 10a und 10b sind drei Speichertransistoren 5!, 52 und 53 sowie drei Schallertransistoren 54, 55 und 56 vorgesehen, die durch zwei Uhrimpulse 0, und 0., gesteuert werden. In diesem Falle sind zwei Uhrimpulse ausreichend, während im übrigen die Schaltung ähnlich w^rie die Ausführungsform nach Fig. 8 arbeitet. Die Transistoren 57, 58 und 59 dienen als Arbeitswiderstände für die Transistoren 51, 52 bzw. 53. Bei der Ausführungsform nach Fig. 10c sind zwei Speichertransistoren 71 und 72 sowie zwei Schaltertransistoren 73 und 74 vorgesehen. Da diese Ausführungsform insofern etwas von den anderen Speicherzellenausführungen abweicht, als sie keinen Rückkopplungsweg enthält, kann sie nicht mit scheinbar statischer Speicherung arbeiten. Die Transistoren 75 und 76 dienen als Arbeitswiderstände.10 shows modified embodiments of the memory cell for the decimal point register 31. In the circuit according to FIGS. , being controlled. In this case, two clock pulses are sufficient, while the otherwise similar circuit w ^r ie the embodiment of FIG. 8 operates. The transistors 57, 58 and 59 serve as load resistors for the transistors 51, 52 and 53, respectively. In the embodiment according to FIG. 10c, two memory transistors 71 and 72 and two switch transistors 73 and 74 are provided. Since this embodiment differs somewhat from the other memory cell designs in that it does not contain a feedback path, it cannot operate with apparently static storage. The transistors 75 and 76 serve as load resistors.

Fig. H zeigt ein Schaltschema für die Uhrimpulssteuerschaltung 15 unter Verwendung von MOS-FeldefTekttransistoren. Das im gestrichelten Block enthaltene UND-Glied 17 wird erstmalig bei Empfang des Prüfungsausgangssignals G und des Additionsbefehls angesteuert bzw. aktiviert. Die Transistoren 81 und 82 arbeiten als Torelemente. Sie sind mit ihren Steuerelektroden an die entsprechenden Eingangssignalquellen, mit ihren Quellen an Masse und mit ihren Abflüssen über einen gemeinsamen Arbeitswiderstand an eine negative Spannungsquelle 30 angeschlossen. Der Transistor 23 arbeitet als Ausgangselement. Obwohl die Torschaltung an sich bekannt ist, sollen hier einige Erläuterungen ihrer Arbeitsweise gegeben werden.Fig. H shows a circuit diagram for the clock pulse control circuit 15 using MOS field effect transistors. The AND element 17 contained in the dashed block is activated for the first time upon receipt the test output signal G and the addition command controlled or activated. The transistors 81 and 82 work as gate elements. They are connected to the appropriate ones with their control electrodes Input signal sources, with their sources to ground and with their outflows via a common Working resistor connected to a negative voltage source 30. The transistor 23 works as an output element. Although the gate circuit is known per se, here are some explanations of it Working method are given.

Wenn sowohl das Prüfungsausgangssignal G als auch der Additionsbefehl Null sind, sind beide Transistoren 81 und 82 gesperrt, und die Steuerelektrode des Äusgangstransistors 83 wird auf negativem Potential gehalten. Der Transistor 83 ist folglich leitend, und seine Abflußspannung steigt auf nahezu Nullpotential an. Die Ausgangsgröße der Torschaltung entspricht somit einer binären »1«. Die Transistoren 84 und 85 dienen als Arbeitswiderstände.When both the test output G and the add command are zero, both are transistors 81 and 82 blocked, and the control electrode of the output transistor 83 becomes negative Potential held. The transistor 83 is consequently conductive and its drain voltage rises to nearly Zero potential. The output variable of the gate circuit thus corresponds to a binary "1". The transistors 84 and 85 serve as work resistances.

13 1413 14

Das andere UND-Glied 18 wird aktiviert, wenn die der Additionsbefehl als Eingangsgröße zugeführt ist, Voraussetzungen für da-, Prüfungsausgangssignal G einen Tortransistor 122, dem der Subtraktionsbefehl erfüllt sind und der Subtraktionsbefehl anwesend ist. als Eingangsgröße zugeführt ist, einen Ausgangstranwobei die Transistoren 91, 93, 92 und 94 dieses sistor 123 sowie zwei als Arbeitswiderstände dienende Glieds entsprechend arbeiten wie die betreffenden 5 Transistoren 124 und 125, wobei die Arbeitsweise Bauelemente des UND-Glieds 17. Die Abflüsse der weitgehend die gleiche ist wie die des vorerwähnten Ausgangstransistoren 83 und 93 sind gemeinsam an ODER-Glieds 35. Ein dem ODER-Glied 22 nachdie Steuerelektrode eines Transistors 101 einer nach- geschaltetes UND-Glied 23 enthält einen Tortransigeschalteten Inverterstufe 2Θ angeschlossen. Durch stör 132, dem das Ausgangssignal des ODER-Glieds diese Schaltungsweise kann das ODER-Glied 19 der io 22 als Eingangsgröße zugeführt ist, einen Tortransi-Verknüpfungsanordnung nach Fig. 6 entfallen, was stör 132, dem das niedrigststellige Bit J₁ des Dezimaleiner sogenannten »virtuellen« (nur durch die Schal- kommaregisters als Eingangsgröße zugeführt ist, tungsverbindungen gebildeten) ODER-Schaltung ent- einen Ausgangstransistor 133 und zwei Transistoren spricht. Der gestrichelte Block der letzten Stufe ent- 134 und 135 als Arbeitswiderstände. Die Ausgangshält ein ODER-Glied 21. Darin arbeiten Transistoren 15 größe dieses UND-Gliedes ist einem Flipflop 36 vom 111 und 112 als Torelemente und ein Transistor 113 D-Typ zur Überprüfung zugeführt. Dieses Flipflop als Ausgangselement. Die Uhrimpulse Φ_ν Φ., und Φ₃ 36 ist schaltungsmäßig weitgehend genauso aufgebaut erscheinen im Betrieb des ODER-Glieds 21 als nega- wie das Speicherzellen-Flipflop des Registers und tive Impulse. enthält zwei Speichertransistoren 141 und 142, dreiThe other AND element 18 is activated when the addition command is supplied as an input variable, requirements for the test output signal G to a gate transistor 122, to which the subtraction command is fulfilled and the subtraction command is present. is supplied as an input variable, an output phase, the transistors 91, 93, 92 and 94 of this sistor 123 and two elements serving as load resistors work in the same way as the respective 5 transistors 124 and 125 is the same as that of the aforementioned output transistors 83 and 93 are jointly connected to OR gate 35. A gate transistor 2Θ connected to the OR gate 22 after the control electrode of a transistor 101 of a downstream AND gate 23 contains a gate transistor. By sturgeon 132, the output signal of the OR gate can this circuit, the OR gate 19 is io 22 is supplied as an input variable, a Tortransi linkage arrangement of FIG. 6 omitted, which sturgeon 132, the least significant bit J so-called ₁ of the Dezimaleiner "Virtual" (only supplied by the switching point register as an input variable, circuit connections formed) OR circuit corresponds to an output transistor 133 and two transistors. The dashed block of the last stage is 134 and 135 as working resistances. The output contains an OR gate 21. In it, transistors 15 work size of this AND gate is a flip-flop 36 from 111 and 112 as gate elements and a transistor 113 D-type is supplied for checking. This flip-flop as an output element. The clock pulses Φ _ν Φ., And Φ ₃ 36 is largely constructed in the same way in terms of circuitry, appear in operation of the OR gate 21 as negative as the memory cell flip-flop of the register and tive pulses. includes two memory transistors 141 and 142, three

Wenn der Abfluß des Invertertransistors 101 nega- 20 Schaltcrtransistoren 143, 144 und 145 sowie zwei tives Potential führt, d. h., wenn die Voraussetzungen Transistoren 14b und 147 als Arbeitswiderständc. für das Prüfungsausgangssignal G erfüllt sind und "ein Außerdem ist ei>i UND-Glied 37 mit einem Tortran-Additionsbefehl oder der Subtraktionsbefehl vorliegt, sistor 151, dem das Ziffern-Taktsignal T_i6 als Einwird die direkt mit dem Abfluß des Transistors 101 gangsgröße zugeführt ist, einem Tortransistor 152. verbundene Steuerelektrode des Transistors 111 25 dem das Ausgangssignal des Flipflops 36 als Einnegativ und dadurch der Transistor 111 leitend ge- gangsgröße zugeführt ist, einem Ausgangstransistor macht. Andererseits wird, da bei Auftreten des Uhr- 153 und zwei Arbeitswiderstandstransistoren 154 und impulses Φ, der Transistor 112 ebenfalls leitend ist, 155 vorgesehen. Diese Torschaltungen arbeiten in die Steuerelektrode des Ausgangstransistors 113 auf allgemein bekannter Weise, und die Arbeitsweise der Nullpotential gebracht. Der Transistor 113 wird da- 30 gesamten Prüfschaltung dürfte aus den vorstehenden durch gesperrt, so daß sein Abfluß auf negatives Erläuterungen ohne weiteres ersichtlich werden.
Potential abfällt. Dies hat zur Folge, daß der Uhr- Eine derartige Arbeitsweise mit Unterbrechungsimpuls Φ, unverändert und ohne Unterbrechung am steuerung der Uhrimpulse unter Festlegung der Infor-Abfluß erscheint. Da das vorliegende System hier mationsausbreitungsgeschwindigkeit in den Registern durchwegs als System mit positiver Logik behandelt 35 für ein bestimmtes Zeitintervall bedeutet mithin, daß wird, derart, daß der Nullpegel einer binären »1« und die Uhrimpulsfrequenz oder -periode veränderlich ist. der negative Pegel einer binären »0« entspricht, wer- Es sind zwar derartige Umlaufregister (sogenannte den durch diesen Zustand zwei Eingangsgrößen »0« dynamische Register) unter Verwendung von Ultra- und die Ausgangsgröße »0« dargestellt. schall-Verzögerungsleitungen bekannt; jedoch habenIf the outflow of the inverter transistor 101 leads to negative 20 switching transistors 143, 144 and 145 as well as two tive potential, ie if the requirements transistors 14b and 147 as load resistors. for the test output signal G are fulfilled and "an In addition, ei> i AND gate 37 with a Tortran addition command or the subtraction command is present, sistor 151, to which the digit clock signal T _i6 as input is fed directly to the output of transistor 101 is, a gate transistor 152. connected control electrode of the transistor 111 25 to which the output signal of the flip-flop 36 is supplied as a negative and thus the transistor 111 is conductive, an output transistor and impulses Φ, the transistor 112 is also conductive, 155. These gate circuits work in the control electrode of the output transistor 113 in a generally known manner, and the mode of operation is brought to zero potential so that its outflow to negative explanations without expanses res become apparent.
Potential drops. This has the consequence that the clock - such a way of working with interruption pulse Φ, appears unchanged and without interruption in the control of the clock pulses while defining the information drain. Since the present system treats the speed of propagation in the registers throughout as a system with positive logic, 35 for a specific time interval means that the zero level of a binary "1" and the clock pulse frequency or period are variable. The negative level corresponds to a binary "0". Circular registers of this type (so-called registers that are dynamic registers due to this state, two input variables "0") are represented using ultra and the output variable "0". sound delay lines known; however have

Wenn dagegen die Voraussetzung nicht erfüllt ist 40 diese Verzögerungsleitungen ihre charakteristischenIf, on the other hand, the condition is not met, these delay lines have their characteristic

und der Abfluß des Invertertransistors 101 Null- Ausbreitungsgeschwindigkeiten oder Laufzeiten, soand the drain of the inverter transistor 101 zero propagation velocities or delay times, so

potential annimmt, wird der Transistor 111 gesperrt daß die Informationsausbreitungsgcschwindigkeitassumes potential, the transistor 111 is blocked that the information propagation speed

und der Ausgangstransistor 113 geöffnet, so daß die durch äußere Signale nicht verändert werden kann.and the output transistor 113 is open, so that it cannot be changed by external signals.

Spannung am Abfluß des Transistors 113 auf Null- Dagegen erstreckt sich bei einem Register, das mitVoltage at the drain of transistor 113 to zero

potential ansteigt und der Uhrimpuls Φ_ν obwohl er 45 MOS-Feldeffekttransistoren als Bauelementen arbei-potential increases and the clock pulse Φ _ν although it uses 45 MOS field effect transistors as components.

erzeugt wird, nicht am Abfluß des Ausgangstransi- tet, die mögliche Speicherzeit wegen des vorzugsweiseis generated, not at the outflow of the output transit, the possible storage time because of the preferred

stors erscheint. Dies entspricht einem Zustand mit sehr hohen Eingangswiderstands der MOS-FeId-stors appears. This corresponds to a state with a very high input resistance of the MOS field

einer Eingangsgröße »1« und den übrigen Eingangs- effekttransistoren über mehrere Sekunden, und diean input variable »1« and the other input effect transistors over several seconds, and the

größen »0« und mit der Ausgangsgröße »1«. Das Uhrimpulsfrequenz kann nach Belieben über densizes »0« and with the output size »1«. The clock pulse frequency can be adjusted at will via the

heißt, die Anordnung erfüllt eindeutig die Funktion 50 Bereich von einem Kilohertz bis zu mehreren Mega-means that the arrangement clearly fulfills the function 50 Range from one kilohertz to several mega-

eines ODER-Glieds. Die Transistoren 102, 114 und hertz verändert werden. Die Operationseinheit beruhtof an OR element. The transistors 102, 114 and Hertz can be changed. The operating unit is based

115 dienen als Arbeitswiderstände. in ihrem Arbeiten auf dem Prinzip der Veränderung115 serve as work resistances. in their work on the principle of change

Fig. 12 zeigt ein Schaltschema der Prüfschaltung der Uhrimpulsfrequenz, die auf Grund ihrer Ver-Fig. 12 shows a circuit diagram of the test circuit of the clock pulse frequency, which due to their relationship

16 unter Verwendung von MOS-Feldeffekttransi- änderlichkeit die Ausbreitungsgeschwindigkeit der16 using MOS field effect transi- versity, the speed of propagation of the

stören. Ein im gestrichelten Block 22 enthaltenes 55 Information für ein bestimmtes Zeitintervall he-disturb. A piece of information contained in the dashed block 22 for a specific time interval

ODER-Glied enthält einen Tortransistor 121, dem stimmt.OR gate contains a gate transistor 121, which is true.

Hierzu 7 Blatt ZeichnungenIn addition 7 sheets of drawings

Claims

Patent claims:

1. Circuit arrangement for performing arithmetic operations for an electronic Digital computer with two registers, each made up of memory cells connected to form a ring, one of which has a first operand and the other a second operand saves and delivers the operallon result, and which additions and subtractions perform one of the registers changing control pulses depending on the memory contents, and with a test device which responds to the memory status of the first register, characterized in that both registers are dynamic registers (31, 61) whose Storage cells (27) contain at least one field effect transistor (41, 42), the control electrode capacitance of which to store information for a limited period of time, there is only one cell in each case, depending on the operand entered has a different memory state than all other cells of the relevant register, which Memory status synchronous with clock pulses, the subsequent period of which is shorter than the limited one Storage time of the transistors, in the relevant register, that the test device (16) for the appearance of the deviating storage status in a memory cell (r 1) selected as the end cell of the one register (31) responds and that / between the clock pulse source and the second register (61) a device (15) is connected, which, depending on the output signal (G) of the test device, determines the frequency of the second register applied clock pulses and thus the speed of propagation of the second Register revolving deviating memory status changed in such a way that this deviating Memory state is moved to a position in the register that corresponds to the result of the operation.

2. Circuit arrangement according to claim I, characterized in that the frequency changing device a logic circuit (15) with a first AND element (17), the input signals of which is the output signal (C) of the Test device (16) and an addition command are, a / wide AND element (18), its input signals are the inverse output signal (Π) of the test equipment and a subtraction command, an ODFR element (19) to which the output signals of the two AND gates are applied, and a further logic element (21) whose Inputs the output signal of the OR gate and those to be applied to the / wide register (61) Clock pulses are supplied.

3. Schallling arrangement according to claim 1, characterized in that each storage cell at least two field effect transistors (41, 42) that contain at least two clock pulse trains ('/' ,, ■ / '..) are generated whose pulses are related to each other are out of phase and control the two transistors, and that the frequency / change device (15) only changes the frequency of one of the pulse trains that transmit the ubwcichcnclon memory status between the Memory cells causes.

The invention relates to a circuit arrangement for performing arithmetic operations for a electronic digital computer with two memory cells each formed from a ring Registers, one of which stores a first operand and the other stores a second operand and provides the operation result, and soft additions and subtractions as a function of change the memory content of one of the registers

ίο carry out control pulses, and with a test device, which responds to the memory status of the first register.

In the case of an electronic table calculator or the like, in addition to the actual numerical operations

rinnen ("main operations") also small-scale arithmetic operations ("secondary operations"), such as z. B. decimal point operations can be performed. For example, the number of digits must be the Operands above the decimal point for a

Multiplication added and subtracted when dividing will. Such decimal point operations are performed in the same way as normal numeric Operations an adder with associated Steverein direction is required.

In view of the small dimensions and light weight of the computing device, however, the use a large unit for decimal point operations in multiplication and division because of the Space requirement undesirable. One could consider the ones intended for the numerical operations To use adders and additional organs for the decimal point operations at the same time; in this However, a series of logic stages would have to be provided in addition, the control of which is fairly good is expensive.

In recent times, the technology has become the integrated Circuits have also been introduced in electrical desktop computers and other digital devices, whereby the aim is to integrate all circuit elements of a circuit block into one Assemble assembly on a single semiconductor substrate. In this sense, z. B. the numerical operation part and the decimal point operation part with their additional organs into a single one To summarize assembly. If you do this with the adders of the numerical operation part also used for the decimal point operations, are additional connections between the blocks or assemblies required, so that the number of terminals or contacts of the integrated Semiconductor component increased accordingly. However, the latter is undesirable for reasons of space. If on the other hand, for this reason, a separate adder with additional organs for the decimal point operation part similar to what is provided for the numerical operation part, one has to accept the disadvantage take that part of the decimal point, which is only to perform a minor operation requires an operation unit of the same university as the numerical operation part. It exists So the problem of sounding an operation unit for ancillary operations that neither with regard to the number of components is still too expensive in terms of the required circuit connections.

From Swiss patent specification 4 21 573 it is known to automatically move the Commas in the correct position when performing an addition or subtraction a decimal