DE1549004C

DE1549004C - Circuit arrangement for converting a self-clocking information signal into a static signal

Info

Publication number: DE1549004C
Authority: DE
Inventors: Johnny Amable Juno Beach Fla Vallee (V St A)
Original assignee: RCA Corp
Current assignee: RCA Corp
Publication date: 1971-05-06

Description

Die Erfindung betrifft eine Schaltungsanordnung zum Umwandeln eines selbsttaktgebenden Informationssignals in Form einer digitalen Bitfolge, in welcher der eine Binärwert durch einen Pegelsprung in der Mitte des betreffenden binären Informationsabschnittes und der andere Binärwert durch die Abwesenheit eines Pegelsprunges in dem betreffenden binären Informationsabschnitt dargestellt sind und in welcher zwei aufeinanderfolgende, je den anderen Binärwert enthaltende Informationsabschnitte durch einen Pegelsprung voneinander getrennt sind, in ein statisches Signal, wobei aus dem Informationssignal ein Impulssignal mit je einem Impuls pro Pegelsprung abgeleitet wird, mit diesem Impulssignal eine Taktgeberschaltung, die eine Taktschwingung in Form einer Impulsfolge mit einer der Informationsabschnittsperiode gleichen Impulsperiode erzeugt, synchronisiert wird, durch Vergleichen des Informationssignals mit einer um einen Bruchteil einer Informationsabschnittsperiode verzögerten Version desselben jeweils zu den Zeitpunkten der Impulse einer von der Taktschwingungsimpulsfolge abgeleiteten Impulsfolge die den einen Binärwert darstellenden Pegelsprünge sowie die zwischen zwei Informationsabschnitten des anderen Binärwertes auftretenden Pegelsprünge des Informationssignals ermittelt und ein entsprechendes statisches Signal erzeugt wird, und wobei die Taktschwingung die richtige ihrer beiden möglichen Phasenlagen dann hat, wenn die Taktgeberschaltung durch einen von einem Pegelsprung zwischen zwei Informationsabschnitten des anderen Binärwertes abgeleiteten Impuls des Impulssignals synchronisiert wird.The invention relates to a circuit arrangement for converting a self-clocking information signal in the form of a digital bit sequence, in which the one binary value is caused by a level jump in the middle of the relevant binary information section and the other binary value by the absence of a level jump are shown in the relevant binary information section and in which carries out two successive information sections, each containing the other binary value a level jump are separated from each other, into a static signal, whereby from the information signal a pulse signal with one pulse per level jump is derived, with this pulse signal one Clock circuit, which a clock oscillation in the form of a pulse train with one of the information section period same pulse period is generated, synchronized by comparing the information signal with a version delayed by a fraction of an information section period the same in each case at the times of the pulses of a derived from the clock oscillation pulse train Pulse sequence the level jumps representing a binary value as well as those between two Information sections of the other binary value occurring level jumps of the information signal determined and a corresponding static signal is generated, and wherein the clock oscillation the correct of their two possible phase positions when the clock circuit is through one of derived from a level jump between two information sections of the other binary value Pulse of the pulse signal is synchronized.

Ein selbsttaktgebendes (selbstsynchronisierendes) Informationssignal, bei dem ein Pegelsprung (Wechsel des Signalpegels) jeweils in der Mitte eines z. B. »1« enthaltenden binären Informationsabschnittes sowie zwischen zwei aufeinanderfolgenden, je eine »0« enthaltenden Informationsabschnitten auftritt, eignet sich auf Grund seiner Form oder seines Codes für die Informationsaufzeichnung, und zwar insbesondere für serielle Aufzeichnungs- und Wiedergabesysteme, weil das Signal als solches Pegelsprünge, die bei der Wiedergabe für die Erzeugung einer synchronisierenden Taktimpulsfolge verwendet werden können, enthält und weil die verhältnismäßig geringe Anzahl der Pegelsprünge im Signal eine große Tnformationspackungsdichte auf dem Aufzeichnungsträger gestattet. Das vom Aufzeichnungsträger abgespielte Signal kann dann mit Hilfe eines Umcodierers (Codeumsetzers) in ein für die Verarbeitung durch elektronische Schaltungen geeignetes statisches Signal (Nicht-zurück-nach-Null-Signal) für die Eingabe auf den Signaleingang mit einem entsprechenden Taktimpulssignal für die Eingabe auf den Schiebeeingang eines üblichen Schieberegisters umgesetzt werden.A self-clocking (self-synchronizing) information signal in which a level jump (change of the signal level) each in the middle of a z. B. "1" containing binary information section and occurs between two consecutive information sections each containing a "0" due to its form or its code for the information recording, in particular for serial recording and playback systems, because the signal as such changes in level, which are used during playback to generate a synchronizing clock pulse train can, and because the relatively small number of level jumps in the signal contains a high information packing density on the record carrier is permitted. That from the recording medium The played signal can then be converted into a for processing with the help of a transcoder (code converter) by electronic circuits suitable static signal (not-back-to-zero signal) for the input to the signal input with a corresponding clock pulse signal for the input the shift input of a conventional shift register can be implemented.

Ein digitales Informationssignal, bei dem eine »1« durch einen Pegelsprung in der Mitte des betreffenden binären Informationsabschnittus (und entsprechend eine »0« durch Abwesenheit eines solchen Pegelsprungs) dargestellt ist und bei dem zwei aufeinanderfolgende Informationsabschnitte, die beide je eine »():< darstellen, durch einen Zwischenpegelsprung, der als Taktinformation verwendet wird (indem or die richtige der beiden möglichen Phascnlagen des Taktsignals definiert), voneinander getrennt sind, wird auch als »Vcrzögerungsmodulationssignal« bezeichnet, weil im Umcodierer dieses Signal mit einer verzögerten Version desselben verglichen wird, um zu ermitteln, ob' ein Zwischenpegelsprung vorhanden war. Die bedeutungsmäßige Zuordnung der Binärwerte»!« und »0« ist dabei willkürlich und kann auch umgekehrt sein.A digital information signal with a »1« by a level jump in the middle of the relevant binary information section (and correspondingly a "0" due to the absence of such a level jump) is shown and in which two successive information sections, each one »(): <Represent, by an intermediate level jump, which is used as clock information (by or the correct of the two possible phases of the Clock signal), are separated from each other, is also referred to as "delay modulation signal", because in the transcoder this signal is compared with a delayed version of the same, um to determine whether there was an intermediate level jump. The meaningful assignment of the binary values "!" And "0" is arbitrary and can also be reversed.

Bei der Wiedergabe eines solchen aufgezeichneten Verzögerungsmodulationssignals mit Hilfe einer Schaltungsanordnung der eingangs genannten Art oder mit Hilfe von Umcodierschaltungen bekannter Art kann es geschehen, daß die das Taktsignal erzeugende Schaltung fälschlicherweise die »!«-Pegelsprünge als Taktinformation und die anderen Pegelsprünge als »1 «-Datenbits interpretiert, in welchem Falle die erzeugte statische Binärinformation falsch ist. Damit das Verzögerungsmodulationssignal richtig umcodiert wird, muß das aus ihm abgeleitete Taktsignal nicht nur die richtige Frequenz, sondern auch die richtige der beiden möglichen Phasen haben.When reproducing such a recorded delay modulation signal using a Circuit arrangement of the type mentioned or known with the aid of recoding circuits It can happen that the circuit generating the clock signal erroneously displays the "!" Level jumps interpreted as clock information and the other level jumps as "1" data bits, in which Case the generated static binary information is wrong. So that the delay modulation signal is correct is recoded, the clock signal derived from it must not only have the correct frequency, but also have the correct of the two possible phases.

Es ist bekannt (deutsche Auslegeschrift 1 115 297), vor der eigentlichen Informationsnachricht (Nutzinformation) einen Vorspann (Präambel), bestehend beispielsweise aus einer Folge von »O«-Bits, aufzuzeichnen und aus diesem Vorspann ein Taktsignal mit der richtigen Phase abzuleiten. Voraussetzung ist dabei, daß man weiß, wann der Vorspann abgespielt wird und daß die Schaltung zum Ableiten des Taktsignals so konditioniert wird, daß das Taktsignal lediglich während der Anwesenheit des aus z. B. lauter »O«-Bits bestehenden Vorspanns in der Phase eingestellt oder »synchronisiert« wird. Danach kann man nur hoffen, daß die Phase des Taktsignals während der Decodierung des anschließenden Nutzsignalteils richtig bleibt, was natürlich einen erheblichen Unsicherheitsfaktor bedeutet.It is known (German Auslegeschrift 1 115 297), before the actual information message (useful information) to record a preamble consisting, for example, of a sequence of "O" bits and derive a clock signal with the correct phase from this preamble. Requirement is thereby knowing when the leader is playing and that the circuitry for deriving the clock signal is conditioned so that the clock signal only during the presence of the z. B. Loud "O" bits existing leader is set or "synchronized" in the phase. After that you can one only hope that the phase of the clock signal during the decoding of the subsequent useful signal part remains correct, which of course means a considerable uncertainty factor.

Ein andere bekannte Methode (belgische Patentschrift 661 441), mit der sich Fehler bei der Übertragung von Digitalinformationen korrigieren lassen, besteht darin, daß für die Codierung der Digitalinformation ein zyklischer Fehlererkennungscode mit einem Prüfsignalteil verwendet wird. Die decodierten oder umcodierten Digitaldaten werden dann auf die Anwesenheit des korrekten Prüfsignalteils untersucht, um zu ermitteln, ob im Informationssignalteil ein Fehler vorhanden ist. Da diese Fehlerkorrekturmethode darauf beruht, daß in die codierte Digitalinformation eine zusätzliche Prüfsignalfolge eingeblendet wird, ergibt sich ein entsprechender Verlust an Informationsraum bei der Nachrichtenübertragung, während andererseits, wenn die Prüfsignalfolge nicht in regelmäßigen Intervallen erscheint, die Gefahr besteht, daß infolge mangelhafter Synchronisation der Fehlererkennung unerkannte Fehler in der übertragenen Digitalinformation durchlaufen.
• Der Erfindung liegt die Aufgabe zugrunde, eine Umcodierungsschaltung zu schaffen, bei der die Synchronisation zwangläufig und selbsttätig mit Hilfe einer ganz bestimmten, einfachen und kurzen Zeichenfolge erfolgt, die an sich in einem digitalen Informationssignal immer wieder aufzutreten pflegt, jedoch bei Bedarf auch zusätzlich in das Tnformationssignal eingeblendet oder diesem als Vorspann vorausgeschickt werden kann.Another known method (Belgian patent 661 441) with which errors in the transmission of digital information can be corrected is that a cyclic error detection code with a test signal part is used for coding the digital information. The decoded or recoded digital data are then examined for the presence of the correct test signal part in order to determine whether an error is present in the information signal part. Since this error correction method is based on the fact that an additional test signal sequence is superimposed on the coded digital information, there is a corresponding loss of information space during the transmission of the message, while on the other hand, if the test signal sequence does not appear at regular intervals, there is a risk that the fault detection will be incorrectly synchronized run through undetected errors in the transmitted digital information.
The invention is based on the object of creating a recoding circuit in which the synchronization takes place automatically and automatically with the help of a very specific, simple and short sequence of characters that usually appear again and again in a digital information signal, but also in addition if necessary the information signal can be faded in or sent in advance of it as a header.

Zur Lösung dieser Aufgabe ist eine Schaltungsanordnung der eingangs genannten Art prfindungsgemäß gekennzeichnet durch eine Phasenkorrekturcinrichtung mit einer Phasenvergleichsschaltung, die durch Vergleichen des Zeitpunktes des AuftretensTo solve this problem, a circuit arrangement of the type mentioned at the beginning is according to the invention characterized by a phase correction device with a phase comparison circuit obtained by comparing the time of occurrence

der Pegelsprünge mit dem statischen Signal wahrnimmt, wenn als Folge davon, daß die Taktgeberschaltung durch einen von einem Pegelsprung in der Mitte eines Informationsabschnitts des einen Binärwertes abgeleiteten Impuls des Impulssignals synchronisiert worden ist, im erzeugten statischen Signal zwei aufeinanderfolgende Bits des anderen Binärwertes ohne dazwischen befindlichen Pegelsprung erscheinen, und daraufhin ein Ausgangssignal erzeugt, mittels dessen die Phase der erzeugten Taktschwingung korrigierend verstellt wird.the level jumps with the static signal perceives if as a result of the fact that the clock circuit synchronized by a pulse of the pulse signal derived from a level jump in the middle of an information section of the one binary value has been, in the generated static signal two successive bits of the other binary value with no level jump in between appear, and then an output signal is generated, by means of which the phase of the generated clock oscillation is adjusted correctively.

Dadurch wird erreicht, daß, wenn immer die aus dem Informationssignal abgeleitete Taktschwingung die falsche der beiden möglichen Phasenlagen hat, dies unmittelbar beim nächsten Auftreten der Zeichenfolge »101« (bzw. »010« bei umgekehrter Bedeutungszuordnung der Binärwerte), gleichgültig, ob diese Zeichenfolge absichtlich eingeblendet ist oder zufällig im Informationssignal auftritt, wahrgenommen und der Phasenfehler sofort korrigiert wird. Bei falscher Phasenlage der Taktschwingung wird nämlich die richtige Zeichenfolge »101« fälschlich als »00« decodiert, wobei jedoch der für die beiden aufeinanderfolgenden »O«-Bits voraussetzungsgemäß notwendige Zwischenpegelsprung fehlt, welcher Mangel wahrgenommen und für die automatische Phasenkorrektur ausgenutzt wird, so daß der anschließende Informationsteil dann richtig decodiert wird. Da die einfache Zeichenfolge »101« (bzw. »010«) in der Praxis sich meist in kurzen Abständen in einer Informationsnachricht wiederholt, ist auch ohne Einblendung einer eigenen synchronisierenden Zeichenfolge für eine laufende Fehlerkorrektur gesorgt, so daß die Fehlerwahrscheinlichkeit minimal ist. Um sicherzugehen, daß von Anfang an richtig decodiert wird, kann man die Zeichenfolge »101« (bzw. »010«) dem eigentlichen Informationssignal zusätzlich als Vorspann vorausschicken.This ensures that, whenever the clock oscillation derived from the information signal has the wrong of the two possible phase positions, this immediately with the next occurrence of the character string "101" (or "010" if the meaning of the binary values is reversed), regardless of whether this character sequence is deliberately faded in or occurs accidentally in the information signal and the phase error is corrected immediately. If the phase position of the clock oscillation is incorrect namely the correct character sequence "101" wrongly decoded as "00", but the one for the two successive "O" bits are missing the required intermediate level jump, which Deficiency is perceived and used for the automatic phase correction, so that the subsequent Information part is then correctly decoded. Since the simple string "101" (or "010") in practice, it is mostly repeated at short intervals in an information message and is also not displayed its own synchronizing character string for ongoing error correction, so that the probability of error is minimal. To make sure it is decoded correctly from the start you can add the character string »101« (or »010«) to the actual information signal as a Send opening credits ahead.

Vorzugsweise erfolgt die korrigierende Phasenverstellung durch Unterdrücken eines der Taktschwingungsimpulse durch Sperren einer von diesen durchlaufenen Verknüpfungsschaltung für die Dauer des Ausgangssignals der Phasenvergleichsschaltung. [) Nachstehend wird ein Ausführungsbeispiel der Erfindung an Hand der Zeichnung erläutert. Es zeigtThe corrective phase adjustment is preferably carried out by suppressing one of the clock oscillation pulses by blocking one of these logic circuits for the duration of the output signal of the phase comparison circuit. [) The following is an embodiment of the Invention explained with reference to the drawing. It shows

Fig. 1 das Schaltschema einer Ausführungsform der erfindungsgemäßen Schaltungsanordnung und1 shows the circuit diagram of an embodiment the circuit arrangement according to the invention and

F i g. 2 eine Reihe von Spannungsverlaufsdiagrammen, die der Erläuterung der Arbeitsweise der Schaltung nach Fig. 1 dienen.F i g. Figure 2 is a series of voltage waveform diagrams that help explain the operation of the circuit serve according to Fig. 1.

Das in F i g. 1 gezeigte Speichermedium (Aufzeichnungsträger) 10 kann beispielsweise ein Band oder eine Trommel sein, das bzw. die relativ zu einem Signalwandler, beispielsweise einem magnetischen Wiedergabekopf 12, bewegbar ist. Der Wiedergabekopf hat eine Spule 13, in der elektrische Signale entsprechend den auf dem magnetischen Aufzeichnungsträger 10 aufgezeichneten Magnetisierungsschwankungen induziert werden. Das elektrische Signal gelangt über die Leitung 14 zu einem üblichen Signalformer 15, an, dessen Ausgang 16 ein Signal von z. B. der in Fig. 2a gezeigten Form erscheint.The in Fig. 1 shown storage medium (recording medium) 10 can, for example, a tape or be a drum relative to a transducer, such as a magnetic one Playback head 12, is movable. The playback head has a coil 13 in which electrical signals are induced in accordance with the magnetization fluctuations recorded on the magnetic recording medium 10. The electric The signal arrives via the line 14 to a conventional signal shaper 15, the output 16 of which is a signal from Z. B. the form shown in Fig. 2a appears.

Das Ausgangssignal des Signalformers 15 gelangt zu einem üblichen Pegelsprungdetektor und Impulsgenerator 17, an dessen Ausgang 18 ein Impulssignal von z.B. der in Fig. 2 b gezeigten Form erscheint. Dieses Impulssignal gelangt vom Ausgang 18 des Impulsgenerators 17 zum Synchronisiereingang eines Oszillators 20. Der Oszillator 20 enthält ein ODER-Glied G₁, ein Verzögerungsglied D₁ und einen Verstärker^. Die vom Verzögerungsglied D₁-bewirkte Verzögerung ist gleich der halben Periodendauer eines binären Informationsabschnittes des wiedergegebenen Informationssignals nach F i g. 2 a. Ein dem Synchronisiereingang des Oszillators zugeführter Impuls läuft im Oszillator um, so daß an dessen Ausgang 22 eine fortlaufende Impulsfolge erscheintThe output signal of the signal shaper 15 arrives at a conventional level jump detector and pulse generator 17, at the output 18 of which a pulse signal of, for example, the form shown in FIG. 2b appears. This pulse signal passes from the output 18 of the pulse generator 17 to the synchronization input of an oscillator 20. The oscillator 20 contains an OR element G ₁ , a delay _{element D 1} and an amplifier ^. The delay caused by the delay _{element D 1} is equal to half the period of a binary information section of the reproduced information signal according to FIG. 2 a. A pulse fed to the synchronizing input of the oscillator circulates in the oscillator, so that a continuous pulse train appears at its output 22

ίο (Fig. 2c), deren Frequenz gleich der doppelten Bitfolgefrequenz der auf dem Aufzeichnungsträger 10 aufgezeichneten Information ist.ίο (Fig. 2c), the frequency of which is double Bit rate of the information recorded on the record carrier 10 is.

Das Signal vom Ausgang 22 des Oszillators 20 gelangt zu einem Frequenzteiler 24 mit einem tastbaren Flipflop TF, einem UND-Glied G₂ und einem UND-Glied G₃. Das Signal vom Oszillatorausgang 22 wird über das normalerweise aufgetastete UND-Glied G₂ zum Tasteingang T des Flipflops TF gekoppelt. Der 1-Ausgang des Flipflops TF und der Oszillatorausgang 22 sind auf die Eingänge des UND-Gliedes G₃ geschaltet. Das UND-Glied G₃ wird während jedes zweiten Ausgangsimpulses des Oszillators 20 aufgetastet. Am Ausgang 26 des UND-Gliedes G₃ erscheint daher eine Taktschwingung oder ein Taktimpulssignal mit einer Frequenz gleich der halben Frequenz des Oszillators 20 und einer Impulsperiode gleich der Periode eines binären Informationsabschnittes. The signal from the output 22 of the oscillator 20 reaches a frequency divider 24 with a tactile flip-flop TF, an AND element G ₂ and an AND element G ₃ . The signal from the oscillator output 22 is coupled to the key input T of the flip-flop TF _{via the normally gated AND gate G 2.} The 1 output of the flip-flop TF and the oscillator output 22 are connected to the inputs of the AND gate G ₃ . The AND _{gate G 3} is gated on during every second output pulse of the oscillator 20. A clock oscillation or a clock pulse signal with a frequency equal to half the frequency of the oscillator 20 and a pulse period equal to the period of a binary information section therefore appears at the output 26 of the AND element G _3.

Das Taktimpulssignal am Ausgang 26 des UND-Gliedes G₃ durchläuft ein Verzögerungsglied D₂, das um ungefähr ein Viertel der Periode eines binären Informationsabschnittes verzögert. Das verzögerte Taktimpulssignal (Fig. 2e) vom Ausgang 30 des Verzögerungsgliedes D₂ gelangt zu Eingängen zweier UND-Glieder G₆ und G₇ in einem Decodierer 31. Ferner gelangt dieses verzögerte Taktimpulssignal über ein weiteres Verzögerungsglied D₃ zu Eingängen von UND-Gliedern G₈, G₉, G₁₀ und G₁₁ im Decodierer 31. Das Verzögerungsglied D₃ verzögert um ungefähr eine halbe Periode einer Informationsbitzelle, so daß am Ausgang 32 des Verzögerungsgliedes D₃ ein Taktimpulssignal von der in F i g. 2 f gezeigten Form erscheint.The clock pulse signal at the output 26 of the AND element G ₃ passes through a delay _{element D 2} , which delays by approximately a quarter of the period of a binary information section. The delayed clock pulse signal (Fig. 2e) from the output 30 of the delay element D ₂ come to inputs of two AND gates G ₆ and G ₇ 31 in a decoder Furthermore passes this delayed clock pulse signal via a further delay element D ₃ to inputs of AND gates G ₈ , G ₉ , G ₁₀ and G ₁₁ in the decoder 31. The delay element D ₃ delays by approximately half a period of an information bit cell, so that at the output 32 of the delay element D ₃ a clock pulse signal from the in FIG. 2 f appears.

Das am Ausgang 16 des Impulsformers 15 erscheinende Signal gelangt außerdem über die Leitung 33 zu Eingängen der UND-Glieder G₀, G₈ und G₉ sowie zu einem NICHT-Glied Z₁. Das Ausgangssignal des NICHT-Gliedes I₁ gelangt zu Eingängen der UND-Glieder G₇, G₁₀ und G₁₁.The signal appearing at the output 16 of the pulse shaper 15 also reaches the inputs of the AND elements G ₀ , G ₈ and G ₉ and a NOT element Z ₁ via the line 33. The output signal of the NOT element I ₁ reaches the inputs of the AND elements G ₇ , G ₁₀ and G ₁₁ .

So Der Decodierer 31 enthält außerdem ein erstes Flipflop F₁ und ein zweites Flipflop F₂. Die Ausgänge der UND-Glieder G₆ und G₇ sind auf den Setzeingang bzw. den Zurücksetzeingang des Flipflops F₁ geschaltet. Der 1-Ausgang 34 des FHp- So the decoder 31 also contains a first flip-flop F ₁ and a second flip-flop F ₂ . The outputs of AND _{gates G 6} and G ₇ are connected to the set input and the reset input of flip-flop F ₁ . The 1 output 34 of the FHp

flops F₁ ist an Eingänge der UND-Glieder G₉ flops F ₁ is at inputs of AND _{gates G 9}

und G₁₁ angeschaltet. Der 0-Ausgang 35 des FHp-and G _{11 switched} on. The 0 output 35 of the FHp

' flops F₁ ist an Eingänge der UND-Glieder G₃ und'flops F ₁ is at inputs of AND _{gates G 3} and

G₁₀ angeschaltet. Die Ausgänge der UND-Glieder G₈ und G₁₁ sind auf den Setzeingang 38 des Flipflops F₂ geschaltet. Die Ausgänge der UND-Glieder G₉ und ι G₁₀ sind auf den Rücksetzeingang 40 des Flipflops F₂ ¹ geschaltet. Am 1-Ausgang 41 des Flipflops F₂ erscheint ein decodiertes statisches Ausgangssignal, in dem ein niedriger Pegel den Wert »0« und ein hoher Pegel den Wert »1« darstellt. Dieses statische Signal und das Taktimpulssignal in der Leitung 30' können dem Signaleingang bzw. dem Schiebeeingang eines üblichen Schieberegisters zugeleitet werden.G _{10 switched} on. The outputs of the AND _{gates G 8} and G ₁₁ are connected to the set input 38 of the flip-flop F ₂ . The outputs of the AND gates G ₉ and ι G ₁₀ are connected to the reset input 40 of the flip-flop F ₂ ¹ . A decoded static output signal appears at the 1 output 41 of the flip-flop F ₂ , in which a low level represents the value “0” and a high level represents the value “1”. This static signal and the clock pulse signal in line 30 'can be fed to the signal input or the shift input of a conventional shift register.

Das Signal am Riicksetzeingang 40 des Flipflops F₂ gelangt außerdem über die Leitung 42 und durch ein Verzögerungsglied D₄ zum Riicksetzeingang 46 eines Flipflops F₃. Die Leitung 42 und der Nullausgang 43 des Flipflops F₃ sind mit Eingängen eines UND-Gliedes G₁₂ verbunden. Der Ausgang des UND-Gliedes G₁₂ ist über ein Verzögerungsglied D₆ und · ein NICHT-Glied I₂ mit einem. Eingang 44 des UND-Gliedes G₂ verbunden. Der Ausgang 18 des Impuls-, generators 17 ist über die Leitung 47 mit dem Setzeingang des Flipflops F₃ verbunden.The signal at the reset input 40 of the flip-flop F _{2 also} reaches the reset input 46 of a flip-flop F ₃ via the line 42 and through a delay _{element D 4} . The line 42 and the zero output 43 of the flip-flop F ₃ are connected to the inputs of an AND element G ₁₂ . The output of the AND element G ₁₂ is via a delay _{element D 6} and · a NOT element I ₂ with a. Input 44 of AND gate G ₂ connected. The output 18 of the pulse generator 17 is connected to the set input of the flip-flop F ₃ via the line 47.

Bei der folgenden Beschreibung der Arbeitsweise der Anordnung nach F i g. 1 sei vorausgesetzt, daß die auf dem Aufzeichnungsträger 10 aufgezeichnete Information aus der Bitfolge 110100111 besteht, wobei jedes Bit in einem entsprechenden Informationsabschnitt liegt, wie in F i g. 2 oben angedeutet. Diese auf dem Aufzeichnungsträger 10 aufgezeichnete Information induziert im Wandler ein entsprechendes elektrisches Signal, das nach Durchlaufen des Signal- ao formers 15 die in F i g. 2 a gezeigte Form hat. Das Signal nach F i g. 2 a gelangt zum Pegelsprungdetektor und Impulsgenerator 17, woraufhin an dessen Ausgang 18 ein Signal erscheint (Fig. 2b), in dem zum Zeitpunkt jedes Pegelsprungs des Informationssignals nach Fig. 2a ein Impuls erscheint.In the following description of the operation of the arrangement according to FIG. 1 it is assumed that the information recorded on the record carrier 10 consists of the bit sequence 110100111, each bit being in a corresponding information section, as in FIG. 2 indicated above. This information recorded on the recording medium 10 induces a corresponding electrical signal in the converter which, after passing through the signal converter 15, generates the information shown in FIG. 2a has the shape shown. The signal according to FIG. 2a arrives at the level jump detector and pulse generator 17, whereupon a signal appears at its output 18 (FIG. 2b) in which a pulse appears at the time of each level jump of the information signal according to FIG. 2a.

Das Signal nach Fig. 2b gelangt zum Oszillator 20 und erzeugt an dessen Ausgang 22 ein frequenzverdoppeltes Impulssignal (Fig. 2c), dessen Periode gleich der halben Periode eines binären Informationsabschnittes ist. Dieses Signal gelangt vom Ausgang 22 des Oszillators zum Frequenzteiler 24 und erzeugt an dessen Ausgang 26 ein Impulssignal, dessen Periode gleich der eines binären Informationsabschnittes ist. Im Betrieb des Frequenzteilers 24 durchläuft das Ausgangssignal des Oszillators 20 das normalerweise aufgetastete UND-Glied G₂ zum Tasteingang T des tastbaren Flipflops TF. Jedes zweite Mal, wenn das Flipflop getastet wird, tastet sein 1-Ausgang 25 das UND-Glied G₃ auf, so daß jeder zweite der über die Leitung 23 zu diesem UND-Glied gelangenden Oszillatorimpulse das UND-Glied durchläuft. Das frequenzgeteilte Impulssignal am Ausgang 26 dieses UND-Gliedes wird im Verzögerungsglied D₂ etwas verzögert, so daß bei 30 das in F i g. 2 e gezeigte Taktimpulssignal erscheint.The signal according to FIG. 2b reaches the oscillator 20 and generates at its output 22 a frequency-doubled pulse signal (FIG. 2c), the period of which is equal to half the period of a binary information section. This signal passes from the output 22 of the oscillator to the frequency divider 24 and generates at its output 26 a pulse signal, the period of which is equal to that of a binary information segment. When the frequency divider 24 is in operation, the output signal of the oscillator 20 passes through the normally gated AND gate G ₂ to the button input T of the tactile flip-flop TF. Every second time the flip-flop is scanned, its 1 output 25 scans the AND gate G ₃ , so that every second of the oscillator pulses arriving via the line 23 to this AND gate passes through the AND gate. The frequency-divided pulse signal at the output 26 of this AND element is _{somewhat delayed in the delay element D 2} , so that at 30 the in FIG. The clock pulse signal shown in 2e appears.

Das Signal nach F i g. 2 a am Ausgang des Signalformers 15 gelangt außerdem über die Leitung 33 zum Eingang des Decodierers 31. Das Signal nach F i g. 2 a und dessen Komplement am Ausgang des NICHT-Gliedes J₁ werden jeweils zum Zeitpunkt _: der Impulse des Signals nach Fig. 2e durch die UND-Glieder G₆ und G₇ zum Setzeingang und Rücksetzeingang des Flipflops F₁ geschleust. Das am Ausgang 34 des Flipflops F₁ erscheinende Signal (F i g. 2 h) stellt daher eine etwas verzögerte Version des Signals nach F i g. 2 a (nochmals wiedergegeben in F i g. 2 g) dar. Die Verknüpfungsglieder G₈ bis G₁₁ werden dazu verwendet, das Informationssignal (Fig. 2a und 2g) mit dem verzögerten Informations- βο signal (Fig. 2h) jeweils zu den Zeiten der Takt-, impulse (F i g. 2 f) in der Leitung 32 vom Verzögerungsglied D₃ zu vergleichen. Wenn zum Zeitpunkt eines Impulses des Signals nach Fig. 2f das Informationssignal (Fig. 2g) und das verzögerte Informationssignal (F i g. 2 h) verschiedene Werte haben, gelangt durch das Verknüpfungsglied G₈ oder das Verknüpfungsglied G₁₁ ein Impuls (Fig. 2j) zum Setzeingang 38 des Flipflops F₂. Wenn dagegen zum Zeitpunkt eines Impulses nach F i g. 2 f das Informationssignal (Fig. 2g) und das verzögerte Informationssignal (F i g. 2 h) den gleichen Wert haben, gelangt durch das Verknüpfungsglied G₉ und G₁₀ ein Impuls (F i g. 2 i) zum Rücksetzeingang 40 des Flipflops F₂. Am Ausgang 41 des Flipflops F₂ erscheint sodann ein einfaches statisches Informationssignal von der in F i g. 2 k gezeigten Form.The signal according to FIG. 2 a at the output of the signal shaper 15 also reaches the input of the decoder 31 via the line 33. The signal according to FIG. 2a and its complement at the output of the NOT element J ₁ are each channeled at the time _: the pulses of the signal according to FIG. 2e through the AND elements G ₆ and G ₇ to the set input and reset input of the flip-flop F ₁ . The signal (FIG. 2 h) appearing at the output 34 of the flip-flop F ₁ therefore represents a somewhat delayed version of the signal according to FIG. 2 a (reproduced again in FIG. 2 g). The logic _{elements G 8} to G ₁₁ are used to connect the information signal (FIGS. 2a and 2g) with the delayed information signal (FIG. 2h) to the Compare times of the clock pulses (FIG. 2 f) in line 32 from delay element D _3. If at the time of a pulse of the signal according to Fig. 2f the information signal (Fig. 2g) and the delayed information signal (Fig. 2h) have different values, a pulse passes through the logic element G ₈ or the logic element G ₁₁ (Fig. 2j) to set input 38 of flip-flop F ₂ . In contrast, if g at the time of a pulse to F i. 2 f the information signal (Fig. 2g) and the delayed information signal (F i g. 2 h) have the same value, a pulse (F i _{g. 2 i) passes through the logic element G 9} and G ₁₀ to the reset input 40 of the flip-flop F ₂ . At the output 41 of the flip-flop F ₂ then displays a simple static information signal from the F g in i. 2k shape shown.

Der Decodierer 31 mit den Flipflops F₁ und F₂ und den dazugehörigen Verknüpfungsgliedern G₀ bis G₁₁ bewirkt einen Vergleich des Informationssignals während der ersten Hälfte eines binären Informationsabschnittes mit dem Infprmationssignal während der zweiten Hälfte eines binären Informationsabschnittes, um zu ermitteln, ob in der Mitte des binären Informationsabschnittes sich ein Pegelsprung befand, der ein aufgezeichnetes Informationsbit »1« darstellt. Ist kein solcher Pegelsprung vorhanden, so wird angenommen, daß der Informationsabschnitt eine »0« enthält. The decoder 31 with the flip-flops F ₁ and F ₂ and the associated logic elements G ₀ to G ₁₁ effects a comparison of the information signal during the first half of a binary information section with the information signal during the second half of a binary information section in order to determine whether the In the middle of the binary information section there was a level jump, which represents a recorded information bit "1". If there is no such level jump, it is assumed that the information section contains a "0".

Bei dem hier erläuterten Beispiel enthalten die ersten drei auf dem Aufzeichnungsträger 10 aufgezeichneten Bits die Informationsbits 110. Die Informationssignale nach Fig. 2a und 2g enthalten Pegelsprünge in der Mitte der ersten beiden Informationsabschnitte, was zwei aufgezeichnete »1«-Bits darstellt. Die beiden ersten eine »1« darstellenden Pegelsprünge sind allerdings nicht eindeutig, indem sie auch Pegelsprünge zwischen aufeinanderfolgenden Informationsabschnitten mit je einer »0« darstellen könnten, wie zwischen Fig. 2g und 2h gezeigt. Die ersten drei Informationsbits des Informationssignals könnten daher statt als 110 auch als 000 interpretiert werden. Der erste Signalpegelsprung 48 wurde dazu benutzt, den Oszillator 20 einzuschalten, mit dem Resultat, daß die frequenzgeteilten Taktimpulssignale nach Fig. 2e und 2f unrichtige Phasenlagen haben, was am Ausgang 41 des Flipflops F₂ ein falsches statisches Signal ergibt. Und zwar werden die ersten drei Bits am Ausgang 41 unrichtig als 000 interpretiert, wenn sie tatsächlich 110 darstellen. In the example explained here, the first three bits recorded on the record carrier 10 contain the information bits 110. The information signals according to FIGS. 2a and 2g contain level jumps in the middle of the first two information sections, which represents two recorded "1" bits. The first two level jumps representing a “1” are not unambiguous, however, in that they could also represent level jumps between successive information sections with a “0” each, as shown between FIGS. 2g and 2h. The first three information bits of the information signal could therefore be interpreted as 000 instead of 110. The first signal level jump 48 was used to switch on the oscillator 20, with the result that the frequency-divided clock pulse signals according to FIGS. 2e and 2f have incorrect phase positions, which results in an incorrect static signal at the output 41 of the flip-flop F ₂ . The first three bits at output 41 are incorrectly interpreted as 000 when they actually represent 110.

Die beiden zweiten der ersten drei »O«-Bits des decodierten statischen Ausgangssignals werden durch die Phasenkorrektureinrichtung mit dem Flipflop F₃ als falsch erkannt. Die Phasenkorrektureinrichtung erkennt den Fehler, weil das decodierte Ausgangssignal gegen die Regel verstößt, daß zwischen zwei aufeinanderfolgenden Bitzellen mit je einer »0« im Eingangssignal ein Pegelsprung vorhanden sein muß. The second two of the first three “O” bits of the decoded static output signal are recognized as incorrect _{by the phase correction device with the flip-flop F 3.} The phase correction device recognizes the error because the decoded output signal violates the rule that there must be a level jump between two successive bit cells each with a "0" in the input signal.

Im Betrieb der Phasenkorrektureinrichtung erscheint am Rücksetzeingang 40 des Flipflops F, ein Signal (Fig. 2i), das aus Impulsen besteht, deren jeder jeweils einem Ausgangsinformationsabschnitt mit einer »0« vorausgeht. Die Impulse des Signals nach F i g. 2i gelangen über die Leitung 42 und durch das Verzögerungsglied D₄ zum Rücksetzeingang 46 des Flipflops F₃. Das Verzögerungsglied D₄ verzögert um mehr als die Impulsbreite, so daß ein Impuls in den Leitungen 42, 45 endet, bevor der gleiche Impuls das Verzögerungsglied D₄ und die. Leitung 46 durchlaufen hat, um das Flipflop F₃ zurückzusetzen. Der einzige Zeitpunkt, zu dem ein Impuls durch das UND-Glied G₁₁ gelangt, ist dann, wenn das Flipflop F₃ durch einen vorherigen Impuls zurückgesetzt wurde und nicht durch einen zwischenzeitlichen Impuls über die Leitung 47 vom Ausgang des Sprungdetektors und Impulsgenerators 17.gesetzt When the phase correction device is in operation, a signal appears at the reset input 40 of the flip-flop F (FIG. 2i), which consists of pulses, each of which precedes an output information section with a "0". The pulses of the signal according to FIG. 2i reach the reset input 46 of the flip-flop F ₃ via the line 42 and through the delay element D ₄ . The delay element D ₄ delays by more than the pulse width, so that a pulse in the lines 42, 45 ends before the same pulse, the delay element D ₄ and the. Line 46 has passed through to reset _{flip-flop F 3.} The only point in time at which a pulse passes through the AND element G ₁₁ is when the flip-flop F _{3 was} reset by a previous pulse and not by an intermittent pulse via line 47 from the output of the jump detector and pulse generator 17

worden ist. So gelangt z. B. der Impuls 50 im Signal nach F i g. 2 i durch das UND-Glied G₁₂, da während des Intervalls seit dem vorausgegangenen Impuls 52 im Signal nach Fig. 2i kein das Flipflop setzender Impuls im Signal nach Fig. 2b aufgetreten ist.has been. So z. B. the pulse 50 in the signal according to FIG. 2 i through the AND gate G ₁₂ , since no pulse setting the flip-flop has occurred in the signal according to FIG. 2b during the interval since the previous pulse 52 in the signal according to FIG. 2i.

Der das UND-Glied G_J2 durchlaufende Impuls 50 (Fig. 2i) wird im Verzögerungsglied D₅ verzögert und im NICHT-Glied I₂ in seiner Polarität umgekehrt, so daß er als ein Impuls 54 (Fig. 2m) erscheint, wodurch das UND-Glied G₂ für die Dauer dieses Impulses 54 gesperrt wird. Der Impuls 54 fällt zeitlich mit dem Impuls 56 des Signals nach Fi g. 2 c zusammen. Dadurch, daß das UND-Glied G₂ für den Impuls 56 gesperrt wird, wird aus der Impulsfolge (Fig. 2d) am Ausgang des UND-Gliedes G₂, die dem Tasteingang des tastbaren Flipflops TF zugeführt wird, ein entsprechender Impuls entfernt, wodurch wiederum die Phase der frequenzgeteilten Signale nach Fig. 2e und 2f um die halbe Dauer einer Informationsabschnittsperiode hinausgeschoben oder verzögert wird. Das heißt, die frequenzgeteilten Signale nach Fig. 2e und 2f sind um 180° phasenverschoben. Daraufhin bewirken die Taktsignale nach Fig. 2e und 2f die richtige Decodierung der restlichen Bits des Informationssignals. Während des Übergangs von der falschen zur richtigen Phasenlage der Taktsignale geht ein zwischenzeitliches Informationsbit, bezeichnet mit »1«, verloren. Die folgenden Bits 0011 usw. werden jedoch am Ausgang 41 richtig wiedergegeben, wie im Signalverlauf nach Fig. 2k gezeigt.The pulse 50 (FIG. 2i) passing through the AND element G _J2 _{is delayed in the delay element D 5} and its polarity is reversed in the NOT element I ₂ , so that it appears as a pulse 54 (FIG. 2m), whereby the AND - Member G _{2 is} blocked for the duration of this pulse 54. The pulse 54 coincides with the pulse 56 of the signal according to FIG. 2 c together. Because the AND gate G _{2 is} blocked for the pulse 56, a corresponding pulse is removed from the pulse train (Fig. 2d) at the output of the AND _{gate G 2} , which is fed to the key input of the tactile flip-flop TF, whereby again the phase of the frequency-divided signals according to FIGS. 2e and 2f is shifted out or delayed by half the duration of an information segment period. That is, the frequency-divided signals according to FIGS. 2e and 2f are phase-shifted by 180 °. The clock signals according to FIGS. 2e and 2f then effect the correct decoding of the remaining bits of the information signal. During the transition from the wrong to the correct phase position of the clock signals, an interim information bit, labeled "1", is lost. However, the following bits 0011 etc. are correctly reproduced at output 41, as shown in the signal curve according to FIG. 2k.

Der Decodierer fährt fort, das Informationssignal richtig zu decodieren. Falls aus irgendeinem Grunde die Taktsignale außer Phase geraten, wird das Auftreten einer Informationsbitfolge 101 im Eingangssignal als zwei »O«-Bits ohne eingeschalteten Signalpegelsprung decodiert, was automatisch eine Korrektur der Phasenlagen der Taktsignale nach Fig. 2e und 2f zur Folge hat. Auf diese Weise bewirkt das absichtliche oder zufällige Auftreten einer Folge 101 von Informafionsbits stets eine anschließende richtige Decodierung des Informationssignals.The decoder continues to properly decode the information signal. If for any reason the clock signals get out of phase, the appearance of an information bit sequence 101 in the input signal decoded as two "O" bits without activated signal level jump, which automatically corrects the phase positions of the clock signals according to FIGS. 2e and 2f result. That way does that intentional or accidental occurrence of a sequence 101 of information bits always a subsequent correct one Decoding of the information signal.

Claims

Claims: 45

1.Circuit arrangement for converting a self-clocking information signal in the form of a digital bit sequence, in which one binary value is represented by a level jump in the middle of the relevant binary information section and the other binary value is represented by the absence of a level jump in the relevant binary information section and in which two consecutive ones , each other binary value containing information sections are separated from each other by a level jump, into a static signal, a pulse signal with one pulse per level jump is derived from the information signal, with this pulse signal a clock circuit that a clock oscillation in the form of a pulse train with one of the Information section period of the same pulse period is generated by comparing the information signal with a delayed version of the same by a fraction of an information section period at the time At the bottom of the pulses of a pulse sequence derived from the clock oscillation pulse sequence, the level jumps representing the one binary value and the level jumps of the information signal occurring between two information sections of the other binary value are determined and a corresponding static signal is generated, and the clock oscillation has the correct of its two possible phase positions if the clock circuit is synchronized by a pulse of the pulse signal derived from a level jump between two information sections of the other binary value, marked by a phase correction device with a phase comparison circuit (D ₄ , F ₃ , G ₁₂ ), which is determined by comparing the time of occurrence of the level jumps with the static Signal perceives when, as a result of the fact that the clock circuit (20, 24) by a pulse of the Imp ulssignals (2 b) has been synchronized, two successive bits of the other binary value ("0") appear in the generated static signal without any level jump in between, and then an output signal (54) is generated, by means of which the phase of the generated clock oscillation (2 e) is adjusted correctively.

2. Circuit arrangement according to claim 1, characterized in that the corrective Phase adjustment by suppressing one (56) of the clock oscillation pulses by blocking one of these continuous logic circuit for the duration of the output signal (54) of the Phase comparison circuit takes place.

1 sheet of drawings 109 619/168