DE1524268C

DE1524268C - Arrangement for the determination of errors in arithmetic units

Info

Publication number: DE1524268C
Authority: DE
Inventors: Wend 6052 Muhlheim Issendorff Hermann von Dipl Phvs Dr 5308 Rhembach Schneider Rolf 6430 Bad Hersfeld Werum Wulf 3141 Erbstorf Goldbach
Original assignee: Zuse KG
Current assignee: Zuse KG
Publication date: 1971-02-18

Description

Die Erfindung bezieht sich auf eine Anordnung zur Fehlerermittlung in Rechenwerken, die aus binär dargestellten Operanden und Überträgen Resultate bilden, wobei hinsichtlich der Operanden und des Resultates eine Paritätsprüfung vorgenommen und durch Parität-Bits ein Fehlersignal ausgelöst wird und die Operanden einem Übertragwerk zugeführt werden, in dem — unabhängig von dem im Rechenwerk entstehenden Übertrag — ein zusätzlicher Übertrag gebildet wird.The invention relates to an arrangement for determining errors in arithmetic units, which consist of binary The operands and carries shown form results, whereby with regard to the operands and the Results a parity check is carried out and an error signal is triggered by parity bits and the operands are fed to a transfer unit in which - independently of the one in the arithmetic unit resulting carry-over - an additional carry-over is formed.

Bekanntlich können die Variablen (die Operanden, das Resultat) in binärer Darstellung durch die Werte »0« und »L« dargestellt werden. Die einzelnen L-Werte einer Variablen können modulo 2 summiert werden, so daß sich eine Prüfsumme modulo 2 ergibt, die entweder Null oder Eins ist. Falls zu den Variablen, deren Prüfsumme modulo 2 gleich Null bzw. Eins ist, ein Prüf-Bit mit dem Wert L hinzugefügt wird, dann ergibt sich eine ungerade bzw. gerade Anzahl von L-Werten. Falls zu den Variablen, deren Prüfsumme modulo 2 gleich Null bzw. Eins ist, das Komplement des Prüf-Bits hinzugefügt wird, dann ergibt sich eine gerade bzw. ungerade Anzahl von !--Werten. Dieses Prüf-Bit und dessen Komplement ist als Parität-Bit bekannt. Dieses Parität-Bit kann somit die Werte »0« oder »Z.« annehmen.As is well known, the variables (the operands, the result) can be represented in binary representation by the values "0" and "L". The individual L values of a variable can be summed up modulo 2, so that a checksum modulo 2 results, which is either zero or one. If a check bit with the value L is added to the variables whose checksum modulo 2 is equal to zero or one, then the result is an odd or even number of L values. If the complement of the check bit is added to the variables whose checksum modulo 2 is equal to zero or one, this results in an even or odd number of! Values. This check bit and its complement is known as the parity bit. This parity bit can therefore have the values "0" or "Z.".

Mittels einer bekannten Schaltungsanordnung (beschrieben im Buch von Speiser »Digitale Rechenanlagen«, 1961, S. 264 bis 266) zur Kontrolle von Rechenoperationen wird den Operanden und dem Resultat je ein Parität-Bit zugeordnet. In einem gesonderten Rechenwerk wird aus den Operanden-Parität-Bits das Resultat-Parität-Bit errechnet. Dieses gesondert errechnete Resultat-Parität-Bit und ein aus dem Resultat ermitteltes Resultat-Parität-Bit werden einem Antivalenzglied zugeführt, welches ein Fehler^ signal abgibt, falls die beiden Resultat-Parität-Bits nicht übereinstimmen. Diese bekannte Schaltungsanordnung gewährleistet in speziellen Fällen keine einwandfreie Fehlererkennung, falls das Resultat aus einem Zwischenresultat und einem Übertrag falsch ermittelt wurde.By means of a known circuit arrangement (described in Speiser's book "Digitale Rechenanlagen", 1961, pp. 264 to 266) to control arithmetic operations, the operands and the Result assigned to a parity bit each. In a separate arithmetic unit, the operand becomes parity bits the result parity bit is calculated. This separately calculated result parity bit and on off Result parity bits determined for the result are fed to an exclusive OR, which is an error ^ signal if the two result parity bits do not match. This known circuit arrangement does not guarantee faultless error detection in special cases if the result is off an intermediate result and a carry was incorrectly determined.

Mittels einer weiteren bekannten Schaltungsanordnung (beschrieben im Buch von Richards »Arithmetic Operations in Digital Computers«, 1956, S. 220 bis 226) wird das Resultat in zwei getrennten Rechenwerken ermittelt, und bei Nichtübereinstimmung der beiden Resultate wird ein Fehlersignal gegeben. Diese weitere bekannte Schaltungsanordnung erfordert einen relativ großen technischen Aufwand, der für kleine oder mittelgroße datenverarbeitende Anlagen wirtschaftlich nicht tragbar ist.By means of another known circuit arrangement (described in the book by Richards "Arithmetic Operations in Digital Computers", 1956, pp. 220 to 226) the result is divided into two Arithmetic units determined, and if the two results do not match, an error signal is generated given. This further known circuit arrangement requires a relatively large technical effort, which is not economically viable for small or medium-sized data processing systems.

Gemäß der deutschen Patentschrift 1109 422 werden bei einer asynchronen Additions- und Subtraktionseinrichtung für jeweils zwei mehrstellige Binärzahlen in jeder Stelle die in einem Voll-Addierer bzw. -Subtrahierer aus zwei Summandenziffern und einer Übertragziffer der vorhergehenden Stelle gebildete Saldenziffer und Übertragziffer für die folgende Stelle sofort auf ihre Richtigkeit hin geprüft. Dies geschieht durch gleichzeitigen Vergleich der Übertragziffer mit einer in einem Übertrag-Prüfkreis gebildeten Kontroll-Übertragziffer mittels eines ersten Äquivalent-Schaltkreises und durch anschließenden Vergleich zweier nach den Regeln der Boolschen Algebra in zwei sogenannte Ausschließlich-Oder-iExclusiv Or)-Schaltungen aus den beiden Summandenziffern bzw. aus der Übertrag-Eingangsziffer und der Saldenziffer gebildeter, bei richtiger Rechnung gleicher Kontrollwerte mittels eines zweiten Äquivalentkreises. Schließlich leitet ein die Vergleichsergebnisse der Äquivalentkreise aller Stellen zusammenfassender gemeinsamer UND-Kreis die nächste Rechnung ein. Diese bekannte Anordnung erfordert ebenfalls einen relativ großen technischen Aufwand, der für kleine oder mittelgroße datenverarbeitende Anlagen wirtschaftlich nicht tragbar ist und ist nicht zur Prüfung logischer OperationenAccording to German patent specification 1109 422, in an asynchronous addition and subtraction device, two multi-digit binary numbers in each place the one in a full adder or subtracter made up of two summand digits and a carry digit of the previous position and the carryover number for the following position immediately checked for correctness. This is done by simultaneously comparing the carry digit with a Control carry digit formed in a carry check circuit by means of a first equivalent circuit and by subsequent comparison of two according to the rules of Boolean algebra in two so-called exclusively-or-exclusive or) circuits from the two summand digits or from the carry-in digit and the balance digit generated control values that are identical if the calculation is correct by means of a second equivalent circle. In the end initiates the comparison results of the equivalent circles of all positions summarizing common AND circle the next calculation. This known arrangement also requires a relatively large one technical effort that is not economically viable for small or medium-sized data processing systems is and is not to test logical operations

ίο geeignet. Außerdem werden doppelte an einer Stelle auftretende Fehler und ihre Fortpflanzungen nicht erkannt.ίο suitable. It also gets duplicates in one place occurring errors and their propagation not recognized.

Dar Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung zur Fehlerermittlung anzugeben, bei deren Anwendung die Nachteile der bekannten Schaltungsanordnungen vermieden werden.The invention is based on the object of specifying a circuit arrangement for error detection, when they are used, the disadvantages of the known circuit arrangements are avoided.

Der Begriff »Parität-Bit« wurde eingangs erläutert. Im folgenden wird unter einem »Stellen-Paritäfr-Bit« jenes Parität-Bit verstanden, welches den Stellen O bis η The term "parity bit" was explained at the beginning. In the following, a “digit parity bit” is understood to mean that parity bit which corresponds to the digits O to η

ao einer Variablen zugeordnet ist. Das Stellen-Parität-Bit hat somit einen Wert »0« bzw. »L«, je nachdem die ab Stelle 0 bis zur Stelle « aufgelaufene Summe modulo 2 gleich Null bzw. Eins ist. Gemäß der deutschen Patentschrift 1109.422 werden Stelle für Stelle Prüfnummern modulo 2 abgeleitet, aber nicht die ab Stelle 0 bis Stelle η aufgelaufene Summe modulo 2. Die Erfindung beruht auf der Erkenntnis, daß bei manchen arithmetischen und logistischen Operationen die Summe modulo 2, gebildet aus Stellen-Parität-Bits derao is assigned to a variable. The digit parity bit thus has a value of "0" or "L", depending on whether the sum that has accumulated from digit 0 to digit "modulo 2 is equal to zero or one. According to the German patent specification 1109.422, check numbers modulo 2 are derived digit by digit, but not the total from digit 0 to digit η modulo 2. The invention is based on the knowledge that in some arithmetic and logistic operations the sum modulo 2, formed from digits -Parity bits of the

Operanden und der Überträge, gleich dem Stellen-Parität-Bit des Resultates ist.Operands and the carries, is equal to the digit parity bit of the result.

Die Erfindung ist durch folgende Merkmale gekennzeichnet :The invention is characterized by the following features :

a) An jeden der Operandeneingänge des Rechenwerkes ist jeweils ein Operanden-Stellen-Parität-Bildner angeschlossen, der die bis zur jeweils verarbeiteten Operandenstelle aufgelaufene Quersumme modulo 2 als entsprechendes Operanden-Stellen-Parität-Bit ermittelt;a) At each of the operand inputs of the arithmetic unit there is an operand digit parity generator connected, the checksum accumulated up to the processed operand position modulo 2 determined as the corresponding operand position parity bit;

b) es ist ein Übertrag-Stellen-Parität-Bildner vorgesehen, der in gleicher Weise die einzelnen Stellen des zusätzlichen Übertrages modulo 2 addiert und ein Übertrag-Stellen-Parität-Bit abgibt; b) a carry-over-parity-generator is provided, which in the same way the individual Digits of the additional carry modulo 2 added and a carry-digit parity bit emits;

c) es ist ein Resultat-Stellen-Parität-Bildner vorhanden, der ebenso die einzelnen Stellen des Resultates modulo 2 addiert und ein Resultat-Stellen-Parität-Bit erzeugt;c) there is a result-digit-parity-generator that also creates the individual digits of the Results modulo 2 added and a result digit parity bit generated;

d) mit den beiden Operanden-Stellen-Parität-Bildnern ist zum Vergleich der Operanden-Stellen-Parität-Bits eine erste Vergleichsschaltung und andererseits mit dem Resultat-Stellen-Parität-Bildner und dem Übertrag-Stellen-Parität-Bildner eine zweite Vergleichsschaltung zum Vergleich des jeweiligen Ubertrag-Stellen-Parität-Bit mit dem entsprechenden Resultat-Stellen-Parität-Bit verbunden; d) with the two operand-digit parity formers is to compare the operand-digit parity bits a first comparison circuit and, on the other hand, with the result-digit-parity generator and the carry-digit parity generator, a second comparison circuit for comparison of the respective carry-over-position-parity-bit connected with the corresponding result-position-parity-bit;

e) zum Vergleich der Stellenergebnisse der ersten und zweiten Vergleichsschaltung ist eine dritte Vergleichsschaltung vorgesehen, die bei Ungleichheit einen Fehler anzeigt;e) for comparing the position results of the first and second comparison circuit is a third Comparison circuit provided, which indicates an error in the event of inequality;

f) die Vergleicher sind ebenso vielsteilig ausgeführt wie das Rechenwerk.f) the comparators are designed in as many parts as the arithmetic unit.

Die erfindungsgemäße Anordnung hat den Vorteil, daß sowohl bei Parallel- als auch bei Serienrechenwerken ein etwa auftretender Fehler an derjenigen StelleThe arrangement according to the invention has the advantage that both parallel and series arithmetic units a possibly occurring error at that point

gefunden wird, an der er entstand. Die Fehler werden somit bereits in der Entstehungsstelle erkannt. Dies deshalb, weil für jede Stelle noch vor der nachfolgend bearbeiteten Stelle auch die Stellen-Parität-Bits der Operanden, der Überträge (Borger) und des Resultats verfügbar sind. Ein weiterer Vorteil der erfindungsgemäßen Anordnung ist darin zu sehen, daß damit sowohl arithmetische als auch logische Operationen überprüfbar sind.is found where it originated. The errors are thus recognized at the point where they arise. this This is because, for each digit, the digit parity bits of the Operands, the carries and the result are available. Another advantage of the invention Arrangement can be seen in the fact that it enables both arithmetic and logical operations are verifiable.

Die erfindungsgemäße Anordnung ist sowohl zur Prüfung in Parallel-Rechenwerken als auch zur Prüfung in Serien-Rechenwerken bzw. in Rechenwerken für zeichenweiss Verarbeitung von Operanden (bytes) anwendbar.The arrangement according to the invention is for testing in parallel arithmetic units as well as for Check in series arithmetic units or in arithmetic units for character-white processing of operands (bytes) applicable.

Weiterbildungen der Erfindung sind den Unteransprüchen zu entnehmen.Further developments of the invention can be found in the subclaims.

Ausführungsbeispiele der Erfindung werden im folgenden an Hand der Tabellen 1 bis 5 und an Hand der F i g. 1 bis 5 erläutert. In den Figuren dargestellte gleiche Bauteile sind mit gleichen Bezugszeichen gekennzeichnet. Es zeigtEmbodiments of the invention are described below with reference to Tables 1 to 5 and with reference to the F i g. 1 to 5 explained. Shown in the figures the same components are identified by the same reference symbols. It shows

Tabelle 1 Operanden, Überträge, Resultate und zugeordnete Stelten-Parität-Bits in binärer Darstellung,Table 1 Operands, carries, results and assigned digit parity bits in binary representation,

F i g. 1 eine Schaltungsanordnung zur Fehlerermittlung für ein Serien-Rechenwerk und zwei eingehende Operanden,F i g. 1 shows a circuit arrangement for error detection for a series arithmetic unit and two incoming ones Operands,

F i g. 2 eine Schaltungsanordnung zur tetradenweisen Verarbeitung zweier Operanden und eines Übertrages,F i g. 2 shows a circuit arrangement for processing two operands and one in tetrads Carry over,

F i g. 3 eine Schaltungsanordnung zur Fehlerermittlung für ein Serien-Rechenwerk und drei eingehende Operanden,F i g. 3 shows a circuit arrangement for error detection for a series arithmetic unit and three incoming ones Operands,

F i g. 4 eine Schaltungsanordnung zur Fehlerermittlung für ein Parallel-Rechenwerk und drei eingehende Operanden,F i g. 4 shows a circuit arrangement for error detection for a parallel arithmetic unit and three incoming ones Operands,

F i g. 5 eine Schaltungsanordnung zur Erzeugung des Übertrag-Stellen-Parität-Bits einer einzigen Stelle,F i g. 5 shows a circuit arrangement for generating the carry-digit parity bit of a single digit,

Tabelle 2 die Abhängigkeit der in der Schaltungsanordnung nach F i g. 5 verwendeten Größen e, f, g, h von den Überträgen, den Übertrag-Stellen-Parität-Bits und den Operanden,Table 2 shows the dependence of the circuit arrangement according to FIG. 5 variables e, f, g, h used by the carries, the carry-digit parity bits and the operands,

Tabelle 3 bzw. 4 bzw. 5 mehrere Variable und logistische Ausdrücke für den Fall einer vorzunehmenden arithmetischen Addition bzw. Konjunktion bzw. Disjunktion.Table 3 or 4 or 5 several variables and logistic expressions for the case of one to be made arithmetic addition or conjunction or disjunction.

Die Erfindung beruht auf der Erkenntnis, daß bei manchen arithmetischen und logistischen Operationen die Summe modulo 2, gebildet aus Oper,anden-Stellen-Parität-Bits (PA_n, PB_n) und Übertrag-Stellen-Parität-Bits (PU) gleich dem Resultat-Stellen-Parität-Bit (PR_n) ist. Dies gilt für alle Stellen«. Insbesondere gilt:The invention is based on the knowledge that in some arithmetic and logistic operations the sum modulo 2, formed from oper, other-digit parity bits (PA _n , PB _n ) and carry-digit parity bits (PU) is equal to that Result digit parity bit (PR _n ) . This applies to all positions «. In particular:

bei Addition und Subtraktion:with addition and subtraction:

übernächsten Stelle, d. h. als U_n-₂ verwendet werden wurden.next but one digit, ie as U _n - _{2 were} used.

Bei der Konjunktion ist das Pseudo-Ubertrag-Stellen-Parität-Bit gleich dem Resultat-Stellen-Parität-Bit. Es gilt somit für alle Stellen η In the conjunction, the pseudo-carry-digit parity bit is the same as the result-digit parity bit. It is therefore valid for all places η

bei Konjunktion: PU_n' — PR_n (4)in conjunction: PU _n '- PR _n (4)

Bei der Antivalenz ist die Summe modulo 2, gebildetIn the case of non-equivalence, the sum is formed modulo 2

aus Operanden-Stellen-Parität-Bits, gleich dem Resultat-Stellen-Parität-Bit. Es gibt somit für alle Stellen η of operand position parity bits, equal to the result position parity bit. There is thus η for all digits

bei Antivalenz: (PA_n + PB_n) mod 2 = PR_n (5)with antivalence: (PA _n + PB _n ) mod 2 = PR _n (5)

In Tabelle 1 sind in Spalte 1 die oben angegebenen Operationen aufgeführt. Dabei bedeuten die Zeichen:In table 1, column 1 shows the operations indicated above. The symbols mean:

— = Negat'ion, V = Disjunktion, Λ = Konjunktion, φ = Antivalenz. In Spalte 2 sind die. Stellen-Parität-Bits PA, PB, PU, PR angegeben. Diese Stellen-Parität-Bits beziehen sich auf die Operanden A, B, die Überträge U und die Resultate R, welche in Spalte 3 angegeben sind.- = negation, V = disjunction, Λ = conjunction, φ = antivalence. In column 2 are the. Digit parity bits PA, PB, PU, PR specified. These digit parity bits relate to the operands A, B, the carries U and the results R, which are given in column 3.

Dis Ermittlung der Stellen-Parität-Bits ist beispielsweise aus der ersten Zeile in Tabelle 1 ersichtlich. Der Stelle η — 3 ist das Stellen-Parität-Bit PA₃ zugeordnet. Zur Ermittlung dieses Stellen-Parität-Bits PA₃ sind die Stillen η = O, 1, 2, 3 von A_n zu berücksichtigen. Somit ist das Stellen-Parität-Bit PA₃ = O, da (0, 0, L, L) mod 2 = 0 ist.The determination of the digit parity bits can be seen in the first line in Table 1, for example. The digit parity bit PA _{3 is} assigned to the digit η - 3. To determine this digit parity bit PA ₃ , the silences η = 0, 1, 2, 3 of A _n must be taken into account. Thus the digit parity bit PA ₃ = 0 since (0, 0, L, L) mod 2 = 0.

Die eingetragenen Stellen-Parität-Bits bestehen in allen Stellen aus einer geradzahligen Anzahl von L-Werten. Wenn also für alle Stellen η aus den Stellen-Parität-Bits der Operanden A, B des Resultats R und der Überträge U ein Parität-Bit abgeleitet wird, dann ist ein Fehlsr an einem JL-Wert dieses Parität-Bits erkennbar. Aus dem L-Wert dieses Parität-Bits läßt sich somit ein Fehlersignal ableiten.The entered digit parity bits consist of an even number of L values in all digits. If a parity bit is derived for all digits η from the digit parity bits of the operands A, B of the result R and the carries U , then an error can be recognized by a JL value of this parity bit. An error signal can thus be derived from the L value of this parity bit.

_φ Insbesondere wird bei vorzunehmender Addition oder Subtraktion auf Grund der Stellen-Parität-Bits PA_n, PB_n, PR_n, der Operanden A_n, B_n und des Resultates R_n und vom Stellen-Parität-Bit PEZ_n-J desSpecifically, _φ _n in to necessary addition or subtraction on the basis of the locations parity bits PA, PB _n, PR _n, of operands A _n, _n, and B _n of the result R and the points parity bit PEZ _n -J the

weiteren Übertrags ein Parität-Bit gewonnen und bei Auftreten eines L-Wertes ein Fehlersignal ausgelöst. Bei vorzunehmender Disjunktion wird von den Stellen-Parität-Bits PA_n, PB_n, PU_n, PR_n der Operanden A_n, B_n des Pseudo-Übertrages U_n und des Resultates R_n das Parität-Bit abgeleitet und bei Auftreten eines L-Wertes das Fehlersignal ausgelöst.A parity bit is obtained from a further carry and an error signal is triggered when an L value occurs. If a disjunction is to be carried out, the parity bit is derived from the digit parity bits PA _n , PB _n , PU _n , PR _{n of} the operands A _n , B _{n of} the pseudo-carry U _n and the result R _n , and if an L occurs Value triggered the error signal.

Bei vorzunehmender Konjunktion wird von den Stellen-Parität-Bits PU_n', PR_n des Pseudo-Übertrags U_n' und des Resultates R_n das Parität-Bit abgeleitet und durch dessen L-Wert das Fehlersignal ausgelöst. Db Gleichungen (1) bis (5) lassen sich unter Verwendung des Antivalenzzeichens folgendermaßen schreiben:If a conjunction is to be made, the parity bit is derived from the digit parity bits PU _n ', PR _{n of} the pseudo carry U _n ' and the result R _n , and the error signal is triggered by its L value. Db Equations (1) to (5) can be written using the non-equivalence sign as follows:

(PA_n + PB_n + PU_n-J mod 2 = PR_n
bei Negation: (PA _n + PB _n + PU _n -J mod 2 = PR _n
with negation:

(PB_n + PU_n-J mod 2 = PR_n (PB _n + PU _n -J mod 2 = PR _n

bei Disjunktion:with disjunction:

(PA_n + PB_n + PU_n') mod 2 = PR_n (PA _n + PB _n + PU _n ') mod 2 = PR _n

(1)
(2)
(3)(1)
(2)
(3)

55 Addition und Subtraktion: 55 Addition and subtraction:

60 PA_n Φ (PB_n φ PU_n-J = PR_n
Subtraktion mit PA_n = 0: 60 PA _n Φ (PB _n φ PU _n -J = PR _n
Subtraction with PA _n = 0:

PB_n φ PU_n-_x = PR_n
Disjunktion: PB _n φ PU _n - _x = PR _n
Disjunction:

PA_n φ (PB_n φ PV₁Ti = PRn PA _n φ (PB _n φ PV ₁ Ti = PRn

In Gleichung (3) und in untenstehender Gleichung (4) .In equation (3) and in equation (4) below.

bedeutet der »Pseudo-Übertrag« U_n' denjenigen Über- Konjunktion: trag, der bei einer Addition in der nächsthöheren 65 PU_n' Φ PRn = 0 '. Stelle verwendet werden würde; bei mehr als zwei ." . Operanden treten Pseudo-Überträge auf, die mit U_n" Antivalenz: zu bezeichnen wären und die bei Addition in der (PA_n φ PP_n) = PR_n the »pseudo-carry« U _n 'means that super-conjunction: carry which, when added in the next higher 65 PU _n ' Φ PRn = 0 '. Body would be used; if there are more than two. ". operands, pseudo-carries occur, which would have to be designated with U _n " antivalence: and which when added in the (PA _n φ PP _n ) = PR _n

(6)
(7)
(8)
(9)
(10)(6)
(7)
(8th)
(9)
(10)

Bsi auftretenden Fehlern sind die Gleichungen (1) bis (10) nicht erfüllt. Für die Gleichungen (6) bis (10) gilt das distributive Gesetz. Bei Rechenoperationen mit mehreren Operanden gelten entsprechende Gleichungen. Beispielsweise gilt bei Addition und Subtraktion mit drei Operanden bei Auftreten eines Fehlers:For errors that occur, equations (1) to (10) are not fulfilled. For equations (6) to (10) the distributive law applies. Corresponding equations apply to arithmetic operations with several operands. For example, the following applies to addition and subtraction with three operands when an error occurs:

] Φ ] Φ

Ρί/_η-₂)Φ Ptf_n] =L (H)Ρί / _η - ₂ ) Φ Ptf _n ] = L (H)

Die in F i g. 1 dargestellte Schaltungsanordnung besteht im wesentlichen aus einem Steuerwerk 10, einem Rechenwerk 11 und aus dem Kontrollwerk 19. Das Rechenwerk 11 ist als Serienwerk ausgebildet und für arithmetische und lögistische Rechenoperationen geeignet. Über die Eingänge 12 bzw. 13 werden die Operanden A bzw. i? zugeführt. Über die Ausgänge 14 bzw. 15 wird das Resultat R bzw. ein Übertrag U abgegeben.The in F i g. 1 essentially consists of a control unit 10, an arithmetic unit 11 and the control unit 19. The arithmetic unit 11 is designed as a series unit and is suitable for arithmetic and logistic arithmetic operations. The operands A and i? fed. The result R or a carry U is output via the outputs 14 and 15, respectively.

Vom Steuerwerk 10 aus wird über die Leitungen 21 bzw. 22 das Rechenwerk 11 bzw. das Übertragwerk 20 eingestellt entsprechend der vorzunehmenden arithmetischen oder logistischen Operation. Der Übertrag U wird nicht nur im Rechenwerk 11, sondern auch im Übertragwerk 20 ermittelt, welchem über die Leitungen 32 bzw. 33 ebenfalls die Operanden A bzw. B zugeführt werden. Dies ist an sich bekannt.From the control unit 10, the arithmetic unit 11 or the transfer unit 20 is set via the lines 21 and 22, respectively, in accordance with the arithmetic or logistic operation to be carried out. The carry U is determined not only in the arithmetic unit 11, but also in the transfer unit 20, to which the operands A and B are also fed via the lines 32 and 33, respectively. This is known per se.

DiS im Übertragwerk 20 ermittelte Übertrag-Stellen-Parität-Bit PU wird über eine Leitung 35 einem Antivalenzglied 36 (Antikoinzidenzglied) zugeführt. Ein im Rechenwerk 11 ermitteltes Resultat Λ wird über die Leitung 37 dem Paritätsbildner 38 zugeleitet. Dieser Paritätsbildner 38 und die Paritätsbildner 44 und 45 dienen zur Gewinnung der Stellen-Parität-Bits und bestehen im einfachsten Fall aus einer bistabilen Schaltstufe, welche von den eingehenden Impulsen abwechselnd in die jeweils entgegengesetzt stabile Lage versetzt wird. Die jeweilige Einstellung des Paritätbildners 38 wird im Äntivalenzglied 36 wirksam. Die Antivalenzglieder 36, 41 und 48 sind derart ausgebildet, daß sie bei Ungleichheit der über ihre Eingänge eingehenden Signale ein Signal auf eine Ausgangsleitung abgeben. Die Leitungen 35, 39 führen zu den Eingängen des Antivalenzgliedes 36, dessen Ausgang über die Leitung 40 an einen Eingang des Antivalenzgliedes 41 angeschlossen ist. The carry point parity bit PU determined in the transmission mechanism 20 is fed to an antivalence element 36 (anticoincidence element) via a line 35. A result Λ determined in the arithmetic unit 11 is passed to the parity generator 38 via the line 37. This parity generator 38 and the parity generator 44 and 45 are used to obtain the digit parity bits and, in the simplest case, consist of a bistable switching stage which is alternately placed in the opposite stable position by the incoming pulses. The respective setting of the parity generator 38 takes effect in the equivalent element 36. The non-equivalence elements 36, 41 and 48 are designed in such a way that they emit a signal on an output line if the signals arriving via their inputs are not the same. The lines 35, 39 lead to the inputs of the antivalence element 36, the output of which is connected via the line 40 to an input of the antivalence element 41.

Die Operanden A bzw. B werden über Leitungen 42 bzw. 43 Stelle für Stelle den Paritätsbildnern 44 bzw. 45 zugeführt.The operands A and B are fed via lines 42 and 43, digit by digit, to the parity formers 44 and 45, respectively.

Die Leitungen 46 bzw. 47 sind an das Antivalenzglied 48 angeschlossen, welches gegebenenfalls über die Leitung 49 an das Antivalenzglied 41 ein Signal abgibt. Falls dieses Antivalenzglied 41 über die Leitung 50 ein Signal an die Fehlererkennungsschaltung 51 abgibt, kann über die Leitung 52 ein Alarm ausgelöst werden oder in den weiteren Programmablauf im Steuerwerk 10 eingegriffen werden.The lines 46 and 47 are connected to the antivalence element 48, which is optionally via the line 49 emits a signal to the antivalence element 41. If this antivalence element 41 over the line 50 emits a signal to the error detection circuit 51, an alarm can be triggered via the line 52 or intervene in the further program sequence in the control unit 10.

Die Leitungen zwischen dem Ubertragwerk 20, den Paritätbildnern 38, 44, 45 und den Antivalenzgliedern 36, 41, 48 sind zweckmäßig als doppelte Signalleitungen ausgebildet, die einen 0-Wert und einen L-Wert zu übertragen vermögen.The lines between the transmission structure 20, the parity formers 38, 44, 45 and the antivalence elements 36, 41, 48 are expediently designed as double signal lines that have a 0 value and a Able to transfer L-value.

Bei bitstellenweiser Verarbeitung der Operanden im Rechenwerk 11 und auch im Übertragwerk 20 wird der über den Ausgang 15 ausgehende Übertrag durch ein Laufzeitglied 23 um eine Verarbeitungszeit verzögert und über die Leitung 17 bzw. 18 dem Übertrag" werk 20 bzw. dem Rechenwerk 11 für die Verarbeitung der nächsten Operandenstelle als neue Größe U-_x zugeführt. Über die Leitungen 25, 17 können andereWhen the operands are processed bit by bit in the arithmetic unit 11 and also in the transfer unit 20, the outgoing transfer via the output 15 is delayed by a processing time by a delay element 23 and via the line 17 or 18 to the transfer unit 20 or the arithmetic unit 11 for processing to the next operand position as a new variable U- _x . Via the lines 25, 17 others

Daten in das Ubertragwerk U und das Rechenwerk 11 eingegeben werden. Es kann sich hierbei um einen gespeicherten Übertrag bei Verarbeitung doppelter Wortlänge handeln.Data are entered into the transmission unit U and the arithmetic unit 11. This can be a stored carry when processing double word length.

Es kann aber auch eine »flüchtige EINS« zugeführtBut it can also be supplied with a "fleeting ONE"

ίο werden, wenn negierte Operanden verarbeitet werden. Über die Leitungen 53 bzw. 54 und über die NICHT-Glieder 56 bzw. 55 werden UND-Glieder 57, 58, 59 bzw. 60, 61 gespeist, die bei Auftreten eines Fehlersignals (auf Leitung 50) die Zufuhr weiterer Stellen derίο when negated operands are processed. AND elements 57, 58, 59 are connected via lines 53 and 54 and via NOT elements 56 and 55, respectively or 60, 61 fed, which upon occurrence of an error signal (on line 50) the supply of further points of the

Operanden, des Resultates und der Überträge verhindern. Prevent operands, result and carries.

Über die vom Steuerwerk 10 ausgehenden Leitungen 62 bzw. 63 werden Signale bei befohlener Antivalenz (A φ B) bzw. Konjunktion (A Λ B) übertragen. DieSignals are transmitted via lines 62 and 63 emanating from control unit 10 when antivalence (A φ B) or conjunction (A Λ B) is commanded. the

so Leitung 62 ist über das NICHT-Glied 64 an das UND-Glied 65 angeschlossen. Damit wird eine Zuführung des Übertrag-Stellen-Parität-Bits PU aus dem . Übertragwerk 20 zum Antivalenzglied 36 verhindert, falls die Antivalenz (A φ B) befohlen ist. DemAntivalenzglied 36 wird in diesem Falle das Signal »0« zugeführt. Die Leitung 63 ist über das NICHT-Glied 66 an das UND-Glied 67 angeschlossen. Damit wird bei befohlener Konjunktion (A Λ B) dem Antivalenzglied 41 über die Leitung 49 ein Signal »0« zugeführt.line 62 is connected to AND element 65 via NOT element 64. This means that the carry-over parity bit PU is supplied from the. Transfer mechanism 20 to antivalence element 36 prevented if the antivalence (A φ B) is commanded. In this case, the signal “0” is fed to the antivalence element 36. The line 63 is connected to the AND element 67 via the NOT element 66. In this way, when the conjunction (A Λ B) is commanded, a signal “0” is fed to the antivalence element 41 via the line 49.

Bei der Schaltungsanordnung nach F i g. 1 wird eine bitweise Abfragung der Operanden A, B und des Resultates R vorausgesetzt. Es ist jedoch auch eine tetradenweise Abfragung der Operanden A, B und des Resultates möglich, falls die Anordnung 3' und das Rechenwerk 11 entsprechend aufgebaut sind, wie nunmehr beschrieben wird.In the circuit arrangement according to FIG. 1, a bit-by-bit query of the operands A, B and the result R is assumed. However, it is also possible to interrogate the operands A, B and the result in tetrads if the arrangement 3 'and the arithmetic unit 11 are constructed accordingly, as will now be described.

Die Schaltungsanordnung nach F i g. 2 ist eine Variante der Anordnung 3' nach F i g. 1 und dient zur tetradenweisen Verarbeitung zweier Operanden A, B und eines Übertrages U-_x von der nächstniederen Stelle. Die Operanden A bzw. B werden über die Leitung 32' bzw. 33' einem Register α bzw. b zugeführt. Dis Übertragwerk 20' entspricht dem Übertragwerk 20 in Fig. 1. Der obere Teil des Übertrag-Werkes 20' zeigt eine bekannte Schaltung zur Ermittlung der Überträge, die jedoch nur dann in der nächsthöheren Stelle verarbeitet werden, falls es sich um eine arithmetische Operation handelt. Zur Steuerung dieses Vorganges dienen die Leitungen 22.The circuit arrangement according to FIG. 2 is a variant of the arrangement 3 'according to FIG. 1 and is used to process two operands A, B and a carry U- _x from the next lower position in tetrad-wise. The operands A and B are fed to a register α and b via the lines 32 'and 33', respectively. The transfer unit 20 'corresponds to the transfer unit 20 in FIG. 1. The upper part of the transfer unit 20' shows a known circuit for determining the transfers, which are only processed in the next higher position if it is an arithmetic operation . The lines 22 are used to control this process.

Die Leitung 17 führt den von der nächstniederen Stelle eingehenden Übertrag U^₁. Zunächst werden nur die Stellen a₀, b₀ beschrieben. D is ODER-Glied 309 liefert die Größe (a₀ Λ Z>_a) an das UND-Glied 320. Das UND-Glied 310 liefert die Größe (a₀Ab„) an das OD 2R-Glied 339. Vom Ausgang des UND-Gliedes 320 wird die GrößeThe line 17 carries the incoming carry U ^ ₁ from the next lower position. First, only the positions a ₀ , b _{0 are} described. The OR element 309 supplies the variable (a ₀ Λ Z> _a ) to the AND element 320. The AND element 310 supplies the variable (a ₀ Ab ") to the OD 2R element 339. From the output of the AND -Link 320 is the size

(arith) Λ (a₀ V b₀) Λ U-₁ (arith) Λ (a ₀ V b ₀ ) Λ U- ₁

an das ODER-Glied 339 abgegeben. Dieses ODER-Glied 330 liefert die Größe 170 (U₀) sowohl an das UND-Glied 321 zwecks Weiterschaltung eines Übertrags auf die nächsthöhere Stelle als auch an das Ν'ΓΗΤ-Glied 340 und an das UND-Glied 350. Dieses UND-Glied 350 gibt die Größe (U₀ Λ PU.-J an das ODZR-Glied 370. Als zweite Größe gelangt zum ODER-Glied 370 die vom UND-Glied 360 ermittelt«delivered to the OR gate 339. This OR element 330 supplies the variable 170 (U ₀ ) both to the AND element 321 for the purpose of passing a carry forward to the next higher position and to the Ν'ΓΗΤ element 340 and to the AND element 350. This AND element 350 gives the size (U ₀ Λ PU.-J to the ODZR element 370. The OR element 370, which is determined by the AND element 360, is sent as the second variable «

Größe (U₀APU-,). Das ODER-Glied 370 liefert nach der FormelSize (U ₀ APU-,). The OR gate 370 delivers according to the formula

das neue, bis zur Stelle 0 ermittelte Übertrag-Stellen-Parität-Bit PtZ₀. Die Größe PU₀ wird am NICHT-Element 380 negiert.the new carry-digit parity bit PtZ ₀ determined up to digit 0. The size PU ₀ is negated at the NOT element 380.

Entsprechend der Gleichung (1) wird bei den arithmetischen Operationen das Stellen-Parität-Bit PU_n-I verwendet; bei Disjunktionen und Konjunktionen wird dagegen gemäß den Gleichungen (3) und (4) das Stellen-Parität-Bit PU_n' des in der Stelle η entstehenden Pseudo-Übeitrage U_n' = A_nAB_n verwendet. Daher ist ein achtpoliger Schalter SCH vorgesehen, dessen Betätigungsglieder in Pfeilrichtung nach rechts bzw. links betätigt werden, je nachdem es sich um eine arithmetische oder um eine logische Operation (Konjunktion, Disjunktion) handelt. Dieser Schalter SCH wird mittels eines Signals gesteuert, welches über die Leitung 22 getragen wird.According to equation (1), the digit parity bit PU _n -I is used in arithmetic operations; in the case of disjunctions and conjunctions, on the other hand, according to equations (3) and (4), the digit parity bit PU _n ' of the pseudo-contributions U _n ' = A _n AB _n arising in place η is used. An eight-pole switch SCH is therefore provided, the actuators of which are actuated in the direction of the arrow to the right or left, depending on whether it is an arithmetic or a logical operation (conjunction, disjunction). This switch SCH is controlled by means of a signal which is carried over the line 22.

Die zweipolig gezeichneten Leitungen 350 bis 353, 390 bis 393 und 400 bis 403 entsprechen den in F i g. 1 einpolig dargestellten Leitungen 35 bzw. 39 bzw. 40. Im Falle einer logistischen Rechenoperation besteht eine funktionelle Verbindung von Punkt 390L zum !,-Eingang und von Punkt 3900 zum 0-Eingang des Antivalenzgliedes 360. Im Falle einer arithmetischen. Operation wird der Schalter SCH derart gesteuert, daß der Punkt 389L mit dem !.-Eingang und der Punkt 3890 mit dem 0-Eingang des Antivalenzgliedes 360 verbunden ist. Die Antivalenzglieder 361, 362, 363 werden analog gesteuert.The two-pole lines 350 to 353, 390 to 393 and 400 to 403 correspond to those in FIG. 1 unipolar lines 35 or 39 or 40. In the case of a logistic arithmetic operation, there is a functional connection from point 390L to the! Operation, the switch SCH is controlled in such a way that the point 389L is connected to the! - input and the point 3890 is connected to the 0 input of the antivalence element 360. The antivalence elements 361, 362, 363 are controlled analogously.

Der achtpolige Schalter SCH symbolisiert die" für diese Tetradenschaltung erforderlichen 4 · 8 = 16 UND-Glieder und -acht ODER-Glieder an den Eingängen der Leitungen 350 bis 353. Dieser Schalter SCH läßt, sich auch durch eine Diodenmatrix ersetzen.The eight-pole switch SCH symbolizes the "4 * 8 = 16 AND gates and eight OR gates required for this tetrad circuit at the inputs of the lines 350 to 353. This switch SCH can also be replaced by a diode matrix.

Fig. 3 zeigt eine Schaltungsanordnung, mittels der — an Stelle von zwei Operanden A, B wie nach F i g. 1 — drei Operanden A, B, C gleichzeitig verarbeitet werden und ein Resultat R liefern. Hierbei können zwei Pseudo-Uberträge U' und U" entstehen. Die Bezugszahlen der F i g. 3 sind gegenüber den entsprechenden der F i g. 1 um die Zahl Hundert erhöht.FIG. 3 shows a circuit arrangement by means of which - instead of two operands A, B as in FIG. 1 - three operands A, B, C are processed at the same time and produce a result R. This can result in two pseudo-transfers U ' and U " . The reference numbers in FIG. 3 are increased by the number one hundred compared to the corresponding ones in FIG.

Dar Operand C wird über das UND-Glied 170 und über die Leitung 171 dem Rechenwerk 111, ferner über die Leitung 172 dem Paritätsbildner 173 (zur Bildung des jeweiligen Operanden-Stellen-Parität-Bits PC) und über die Leitung 174 dem Ubertragwerk 120 zugeführt.Operand C is fed via AND element 170 and via line 171 to arithmetic unit 111, further via line 172 to parity generator 173 (to form the respective operand-digit parity bit PC) and via line 174 to transfer unit 120 .

Entsprechend der Gleichung (11) ist ein weiteres Antivalenzglied 175 notwendig, dem das Stellen-Parität-Bit aus dem Paritätsbildner 173 über die Leitung 176 zugeführt wird. Das Rechenwerk 111 gibt über die Leitung 177 und über das' UND-Glied 178 den bei drei Operanden eventuell entstehenden Pseudo-Ubertrag U" aus, der bei arithmetischen Operationen über die Leitung 179, über die Laufzeitglieder 180, 182 (welche insgesamt um zwei Verarbeitungszeiten verzögern), über die Leitung 183, über das ODER-Glied 184, das UND-Glied 185 und über die Leitung 186 in das Rechenwerk 111 in der jeweils übernächsten Stelle eingeht. Die Leitung 186 führt auch zum Ubertragwerk 120, das auf der Leitung 135 bzw. 187 das Übertrag-Stellen-Parität-Bit PU' bzw. PU" liefert.According to equation (11), a further non-equivalence element 175 is necessary, to which the digit parity bit from the parity generator 173 is fed via the line 176. The arithmetic unit 111 outputs the pseudo-carry U " that may arise with three operands via the line 177 and the 'AND element 178, which in arithmetic operations over the line 179, via the delay elements 180, 182 (which altogether by two processing times delay), via the line 183, via the OR element 184, the AND element 185 and via the line 186 into the arithmetic unit 111 in the next but one place or 187 delivers the carry-digit parity bit PU ' or PU ".

Entsprechend der Gleichung (11) ist für die Fehlermeldung ein weiteres Antivalenzglied 188 vorgesehen, dessen Ausgangsleitung 189 zum Eingang des Antivalenzgliedes 136 führt.According to equation (11), a further non-equivalence element 188 is provided for the error message, the output line 189 of which leads to the input of the antivalence element 136.

Die Leitungen 191, 192, 193, 194 sind für die Einwirkung des Stellen-Parität-Bits PU' auf das Antivalenzglied 188 nur dann wirksam, falls weder die logistische Operation (A Λ B Λ C) noch die logistische Operation (A φ Β φ C) vorliegt. Liegt die Operation (A Λ B Λ C) vor, so führen die Leitungen 190 undThe lines 191, 192, 193, 194 are only effective for the action of the digit parity bit PU ' on the non-equivalence element 188 if neither the logistic operation (A Λ B Λ C) nor the logistic operation (A φ Β φ C) is present. If the operation (A Λ B Λ C) is present, lines 190 and lead

ίο 191 infolge des NICHT-Gliedes 166 das Signal »0« und sperren die UND-Glieder 167 und 196, so daß auch die Leitung 193 das Signal »0« führt, und das UND-Glied 165 das Signal »0« auf die Leitung 194 gibt.ίο 191 the signal "0" due to the NOT element 166 and block the AND gates 167 and 196 so that the line 193 also carries the signal "0", and that AND element 165 sends the signal “0” to line 194.

Ist die Operation (A φ Β φ C) befohlen, so gibt das NICHT-Glied 164 das Signal »0« auf die Leitung 192, wodurch das Stellen-Parität-Bit PU' am UND-Glied 165 ebenso gesperrt wird wie bei der Operation (A Λ B Λ C). Zusätzlich wird aber durch das Signal »0« auf der Leitung 195 die Weitergabe des Stellen-Parität-Bits PU" über das UND-Glied 198 verhindert, so daß das Antivalenzglied 188 auch über die Leitung 197 das Signal »0« erhält. Das Antivalenzglied 188 gibt im Falle dieser Operation (A φ B φ C) über die Leitung 189 das Signal »0« an das Antivalenzglied 136 ab.If the operation (A φ Β φ C) is commanded, the NOT element 164 sends the signal "0" to the line 192, whereby the digit parity bit PU ' at the AND element 165 is blocked as in the operation (A Λ B Λ C). In addition, the signal "0" on the line 195 prevents the transfer of the digit parity bit PU " via the AND element 198, so that the antivalence element 188 also receives the signal" 0 "over the line 197. The antivalence element In the case of this operation (A φ B φ C), 188 emits the signal “0” to the antivalence element 136 via the line 189.

Die F i g. 4 zeigt eine Schaltungsanordnung, die an ein parallel arbeitendes Rechenwerk 201 für drei eingehende Operanden A, B, C angepaßt ist. Diese Operanden A, B, C werden parallel oder seriell einerseits in das Rechenwerk 201 über die Leitungen 202 bzw. 203 bzw. 204 und andererseits über die Leitungen 205 bzw. 206 bzw. 207 in Operandenregister 208 bzw. 209 bzw. 210 übergeführt. Nach Füllung dieser Operandenregister wird ihr Inhalt übernommen in parallel arbeitende Paritätsbildner 211, 212, 213, 214 zur Bildung der Stellen-Parität-Bits PA. PB, PC, PU. Das im Rechenwerk 201 ermittelte Resultat R wird einem parallel arbeitenden Paritätbildner 215 zugeführt.The F i g. 4 shows a circuit arrangement which is adapted to an arithmetic unit 201 operating in parallel for three incoming operands A, B, C. These operands A, B, C are transferred in parallel or serially, on the one hand, to arithmetic unit 201 via lines 202 or 203 or 204 and, on the other hand, via lines 205 or 206 or 207 to operand registers 208 or 209 or 210. After these operand registers have been filled, their content is transferred to parity formers 211, 212, 213, 214 working in parallel to form the digit parity bits PA. PB, PC, PU. The result R determined in the arithmetic unit 201 is fed to a parity generator 215 operating in parallel.

Mittels des Taktgenerator^ 220 werden über die Leitungen 230 und 231 die jeweils durchzuführenden Operationen im Rechenwerk 201 und im Übertragwerk 214 gesteuert. Mittels dieses Taktgenerators 220 und/oder mittels eines weiteren Taktgenerators 218 wird die Ausgabe der Stellen-Parität-Bits aus den Paritätsbildnern 211 bis 215 gesteuert, und dadurch werden die Laufzeitunterschiede in den einzelnen Teilanordnungen ausgeglichen. Diese Steuerung und der damit verbundene Aufwand erübrigt sich, falls die nachgeschalteten Antivalenzglieder 221, 222, 223, 224, 225 speichernd arbeiten und nach Abgabe ihrer Resultate wieder in »0« gesetzt werden. Die Übertragung in die Paritätsbildner und aus diesen zu den Antivalenzgliedern erfolgt am günstigsten parallel. Diese Antivalenzelemente 221 bis 225 arbeiten gemäß der Gleichung (11). Das letzte Antivalenzglied 225 liefert über ebenso viele Leitungen 226, wie das Rechenwerk 201 Bitstellen aufweist, Signale an ein Anzeigewerk.By means of the clock generator ^ 220, the lines to be carried out are sent via the lines 230 and 231 Operations in the arithmetic unit 201 and in the transfer unit 214 are controlled. By means of this clock generator 220 and / or a further clock generator 218 is used to output the digit parity bits from the Parity formers 211 to 215 controlled, and thereby the runtime differences in the individual Partial arrangements balanced. This control and the associated effort are unnecessary if the downstream antivalence elements 221, 222, 223, 224, 225 work in a storing manner and after submitting their results be set back to "0". The transfer to the parity generator and from this to the non-equivalence elements is best done in parallel. These non-equivalence elements 221 to 225 work according to the Equation (11). The last antivalence element 225 delivers over as many lines 226 as the arithmetic unit 201 bit positions, signals to a display unit.

Ein Fehler wird dabei in der Stelle angezeigt, in der er entstanden ist.An error is displayed in the place where it occurred.

F i g. 5 zeigt eine Schaltungsanordnung zur Erzeugung des Ubertrag-Stellen-Parität-Bits PU_n einer einzigen Stelle n. Beispielsweise kann der Paritätbildner 214 nach F i g. 4 aus Schaltungsanordnungen nach F i g. 5 aufgebaut sein. Um die Laufzeitverzögerungen gering zu halten, wurden möglichst wenige logische Glieder verwendet.F i g. 5 shows a circuit arrangement for generating the carry position parity bit PU _{n of} a single position n. For example, the parity generator 214 according to FIG. 4 from circuit arrangements according to FIG. 5 be constructed. In order to keep the runtime delays low, as few logical elements as possible were used.

109608/120109608/120

9 109 10

Die Schaltungsanordnung nach F i g. 5 besteht aus Tabellen enthalten in Spalte 1 mehrere Variable und der Ansteuerschaltung 500 und aus dem Paritäts- logistische Ausdrücke. In Spalte 2 sind die binären Übertragswerk 500'. Die Ansteuerschaltung 500 besteht Zustände der in Spalte 1 angegebenen Variablen aus den UND-Gliedern 510, 512, 514, 516, aus den eingezeichnet. Die Bezugszeichen der Spalte 3 be-NICHT-Gliedern 511, 515 und aus den ODER- 5 ziehen sich auf die F i g. 1 und 5. Die Zahlen in Zeile 1 Gliedern 504, 505, 513, 517. Eingangsseitig sind die beziehen sich auf die in Tabelle 2, Zeile 1 genannten Leitungen 508, 501, 506, 503, 507, 502, 509 und Fälle. In die Zeilen 3, 4 sind die Stellen η von 0 bis 19 ausgangsseitig die Leitungen 518, 519 vorgesehen. der Operanden A_n, B_n angegeben. Es wird voraus-The circuit arrangement according to FIG. 5 consists of tables containing several variables in column 1 and the control circuit 500 and from the parity logistic expressions. In column 2 are the binary transfer units 500 '. The control circuit 500 consists of the states of the variables specified in column 1 from the AND gates 510, 512, 514, 516, from the ones shown. The reference symbols in column 3 be-NOT elements 511, 515 and from the OR-5 refer to FIG. 1 and 5. The numbers in line 1 members 504, 505, 513, 517. On the input side, they relate to the lines 508, 501, 506, 503, 507, 502, 509 and cases mentioned in table 2, line 1. In lines 3, 4, the positions η from 0 to 19 are provided on the output side of the lines 518, 519. of the operands A _n , B _n specified. It is anticipated

Eine Stelle des Operanden A_n bzw. B_n wird über gesetzt, daß für jede Stelle η eine Schaltungsanordnung die Leitung 501 bzw. 502 zugeführt. Bei befohlener io' vorgesehen ist, wie sie in F i g. 5 dargestellt ist. Je eine logistischer Operation (A V B), (A Λ B), (A Φ B) Stelle dieser Operanden A _n, B_n wird über die Leitungen werden über die Leitung 503, die ODER-Glieder 504, 501 bzw. 502 der Schaltungsanordnung nach F i g. 5 505 angesteuert. Die Leitung 506 führt dann ein zugeführt. Die Zeilen 5 bis 8 der Tabelle 3 bis 5 L-Wert-Signal, wenn der Operand A entweder Augend kennzeichnen die Signale, die über die Leitungen 522, oder Subtrahend, und der Operand B entweder 15 538, 534, 541 nach F i g. 5 abgegeben werden. Die Addend oder Minuend ist (±A + B). Die Leitung 507 Zeilen 9, 10 der Tabelle 3 bzw. der Tabellen 4, 5 führt dann ein L-Wert-Signal, wenn der Operand A enthalten die Werte U_n-I, PU_n^₁ bzw. U₁[^₁, PU_n ..,. entweder Augend oder Minuend und der Operand B Die Zeilen 11 bis 14 beziehen sich auf die Hilfsgrößen entweder Addend oder Subtrahend ist (+ A ± B). Die e_B-i, fn-i, gn-i, ■ A»-i, wie sie aus den Werten der Leitung 508 führt dann ein L-Wert-Signal, wenn der 20 Zeilen 9 und 10 gewonnen werden. Aus diesen HilfsOperand A Minuend und der Operand B Subtrahend größen e_n-i, /»-1, gn-i, A»-i werden mit Hilfe der und das Subtraktionsresultat positiv ausgegeben Schaltungsanordnung nach F i g. 5 die Hilfsgrößen werden soll. Die Leitung 509 führt dann ein L-Wert- e_n, fn, gn, h_n und die Größe PU_n abgeleitet. In den Signal, wenn der Operand A als Minuend und der. Zeilen 5 bis 8 und 11 bis 14 sind diejenigen L-Werte Operand B als Subtrahend eingestellt werden und das 25 mit Kreisen umgeben, denen in den Zeilen 16, 17, Subtraktionsresultat negativ ausgegeben werden soll. 19, 20 ein L-Wert entspricht. Aus Zeile 15 ist ersichtlich,A digit of the operand A _n or B _n is set over that a circuit arrangement is supplied to the line 501 or 502 for each digit η. When io 'is commanded, as shown in FIG. 5 is shown. One logistic operation each (A V B), (A Λ B), (A Φ B) digit of these operands A _n , B _n will be over the lines over the line 503, the OR gates 504, 501 and 502 of the Circuit arrangement according to FIG. 5 505 activated. Line 506 then leads a fed. Lines 5 to 8 of Tables 3 to 5 L-value signal when the operand A either denotes the signals over the lines 522, or subtrahend, and the operand B either 15 538, 534, 541 according to FIG . 5 can be submitted. The addend or minuend is (± A + B). Line 507, lines 9, 10 of table 3 or tables 4, 5 then carries an L-value signal if the operand A contains the values U _n -I, PU _n ^ ₁ or U ₁ [^ ₁ , PU _n ..,. either augend or minuend and the operand B Lines 11 to 14 relate to the auxiliary variables either addend or subtrahend (+ A ± B). The e _B -i, fn-i, gn-i, ■ A »-i, as it is derived from the values on line 508, then carries an L-value signal when the 20 lines 9 and 10 are obtained. From this auxiliary operand A Minuend and the operand B Subtrahend variables e _n -i, / »- 1, gn-i, A» -i, the subtraction result is positively output with the aid of the circuit arrangement according to FIG. 5 should be the auxiliary variables. The line 509 then carries an L value e _n , fn, gn, h _n and the variable PU _{n is} derived. In the signal if the operand A is used as the minuend and the. Lines 5 to 8 and 11 to 14 are those L-values of operand B which are set as subtrahend and which are surrounded by circles, which are to be output as negative in lines 16, 17, subtraction result. 19, 20 corresponds to an L value. From line 15 it can be seen

Das Parität-Überträgwerk 500' besteht aus den mit welchem UND-Glied der Schaltungsanordnung UND-Gliedern.520, 523, 531, 535, 524, 542, 539, 536, nach Fig. 5 dies bewirkt wird. Die ausgangsseitig 525, 543, 540, ferner aus den NICHT-Gliedern 526, über die Leitungen 548, 549, 550, 551 abgegebenen 537, aus den ODER-Gliedern 521, 529, 554, 564, 557, 30 Hilfsgrößen e_n, /„, g_n, h_n werden einer Schaltungs-560, 565, 563 und aus den (eingangsseitigen)Leitungen anordnung ähnlich derjenigen nach F i g. 5 als Ein-518, 519, 527, 532, 544, 545, 546, 547, den (internen) gangsgrößen zugeführt. Auch die Hilfsgrößen e_n-i, Leitungen 522, 528, 533, 534, 538, 541, 552, 553, 555, f_n-_lt gn-i, /j»-i (Zeilen 11 bis 14) wurden als Ausgangs-556, 558, 559, 561, 652 und den (ausgangsseitigen) größen einer Schaltungsanordnung ähnlich derjenigen Leitungen 548, 567, 549, 550, 566, 551. 35 nach F i g. 5 übernommen.The parity transfer mechanism 500 'consists of the AND element of the circuit arrangement with which AND elements. 520, 523, 531, 535, 524, 542, 539, 536, according to FIG. 5, this is effected. The 537 output on the output side 525, 543, 540, furthermore from the NOT elements 526, via the lines 548, 549, 550, 551, from the OR elements 521, 529, 554, 564, 557, 30 auxiliary variables e _n , / “, G _n , h _n become a circuit 560, 565, 563 and the (input-side) line arrangement similar to that according to FIG. 5 as input 518, 519, 527, 532, 544, 545, 546, 547, the (internal) input variables. The auxiliary variables e _n -i, lines 522, 528, 533, 534, 538, 541, 552, 553, 555, f _n - _lt gn-i, / j »-i (lines 11 to 14) were also used as output 556, 558, 559, 561, 652 and the (output-side) sizes of a circuit arrangement similar to those lines 548, 567, 549, 550, 566, 551, 35 according to FIG. 5 taken over.

Das Parität-Übertragwerk 500' ist über die Lei- Wie bereits erwähnt wurde, hat nur jeweils eine derAs already mentioned, only one of the

tungen 518 und 519 mit der Ansteuerschaltung 500 Hilfsgrößen e, f, g, h einen L-Wert, wogegen die verbunden. Die Leitung 527 bzw. 532 führt dann ein übrigen 0-Werte annehmen. Diese »l-aus-4«-Methode L-Wert-Signal, wenn eine logistische bzw. arithmetische ist vorteilhaft wegen der technischen Dimensionierung Operation ausgeführt werden soll. Über die Leitungen 40 der Schaltelemente. Außerdem können die Leitungen 544, 545, 546, 547 werden Hilfsgrößen e„-i, f_n-_u 544, 545, 546, 547 mit je einem Eingang eines Schwell- gn-u hn-i zugeführt. Wertgliedes verbunden werden, welches über einenlines 518 and 519 with the control circuit 500 auxiliary variables e, f, g, h an L value, whereas the connected. The line 527 or 532 then leads to the remaining 0 values. This "1-out-of-4" method L-value signal when a logistic or arithmetic operation is to be carried out, which is advantageous because of the technical dimensioning. Via the lines 40 of the switching elements. In addition, the lines 544, 545, 546, 547 are auxiliary variables e "i, f _n - _u 544, 545, 546, 547, each with an input of a threshold gn hn-u-i, respectively. Value link are connected, which via a

Die Tabelle 2 zeigt die Abhängigkeit der Ausgangs- Ausgang ein Signal abgibt, falls mehr als eine der größen von den Eingangsgrößen der Schaltungs- Leitungen 544, 545, 546, 547 fehlerhafterweise einen anordnung nach F i g. 5 bei verschiedenen Opera- 45 L-Wert führen.Table 2 shows the dependency of the output output emits a signal if more than one of the sizes of the input variables of the circuit lines 544, 545, 546, 547 erroneously one arrangement according to fig. 5 lead to different Opera- 45 L-value.

tionen. Die Zahlen in Zeile 1 beziehen sich auf ins- Die Tabelle 4 bezieht sich auf eine befohlene Kongesamt sechzehn verschiedene Fälle, beginnend mit junktion, wie aus Zeile 23 ersichtlich ist. Wegen des 03 bis 30. Die Zeile 2 enthält die Definitionsglei- L-Wertes auf der Leitung 527 nach F i g. 5 ergeben chungen für die Hilfsgrößen e_n-\, fn-i, Λ»-ι in Ab- sich auf den Leitungen 522 und 534 äquivalente Werte, hängigkeit von den Größen PU_n-_x und CZ_n-J. Die 50 so daß auf den Leitungen 538, 541 invertierte äqui-Zeilen 3 bis 6 beziehen sich auf die Eingangsgrößen valente Werte erscheinen. Daher sind in der fünften PU_n-I, Un-i, A_n, B_n. Die Zeilen 7 bis 12 bzw. 13 bis 18 und sechsten Zeile der Tabelle 4 jeweils beide Bezugsbzw. 19 bis 24 bzw. 25 bis 30 beziehen sich auf die zeichen 522, 534 bzw. 538, 541 in Spalte 3 vermerkt. Ausgangsgrößen der Schaltungsanordnung nach Fig. 5 Wegen des 0-Wertes am Eingang 532 und dadurch bei befohlener Addition bzw. Subtraktion bzw. 55 auf, Leitung 533 ist die siebte und achte Zeile leer. Subtraktion mit A == 0 bzw. auf - die Konjunktion Die Schaltungsanordnungen nach F i g. 1, 2, 3, 4, 5options. The numbers in line 1 relate to ins- The table 4 relates to an ordered congregation of sixteen different cases, starting with junction, as can be seen from line 23. Because of the 03 to 30. Line 2 contains the definition equilibrium L value on line 527 according to FIG. Tions 5 result for the auxiliary variables e _n - \, Λ "-ι-i fn in the absence is equivalent to the lines 522 and 534 levels, dependence on the sizes PU _n - _x and CZ _n -J. The 50 so that inverted equi-lines 3 to 6 refer to the input variables appear on the lines 538, 541. Therefore, in the fifth PU _n -I, Un-i, A _n , B _n . Lines 7 to 12 or 13 to 18 and the sixth line of Table 4, respectively, are both reference and / or 19 to 24 or 25 to 30 refer to the characters 522, 534 or 538, 541 noted in column 3. Output variables of the circuit arrangement according to FIG. 5 Because of the 0 value at the input 532 and thereby when the addition or subtraction or 55 on, line 533 is commanded, the seventh and eighth lines are empty. Subtraction with A == 0 or to - the conjunction The circuit arrangements according to F i g. 1, 2, 3, 4, 5

und Disjunktion. sind im Rahmen des fachmännischen Könnens änder-and disjunction. are to be changed within the framework of professional knowledge.

Aus der Tabelle 2 ist ersichtlich, daß jeweils nur bar, Insbesondere lassen sich die Paritätsbildner 20, genau eine der Hilfsgrößen e_n, fn, g_n, h_n einen 38, 44, 45 und die Glieder 36, 41, 48 zur Gewinnung L-Wert führt. Beispielsweise hat im Fall 03 bei vor- 60 der Parität-Bits nach F i g. 1 auch in anderer als in genommener Addition die Hilfsgröße e_n einen der beschriebenen Weise realisieren.
L-Wert, wogegen die Hi|fsgrößen f_n, gn, h_n einen Falls nur arithmetische oder nur logistische Operati-From table 2 it can be seen that in each case only bar, in particular the parity formers 20, exactly one of the auxiliary variables e _n , fn, g _n , h _n a 38, 44, 45 and the members 36, 41, 48 can be used to obtain L -Value leads. For example, in case 03, the parity bits after FIG. 1 also implement the auxiliary variable e _{n in} one of the ways described in addition other than taken.
L-value, whereas the auxiliary quantities f _n , gn, h _{n have} a case only arithmetic or only logistic operational

0-Wert annehmen. onen durchgeführt werden sollen, dann kann dieAssume a 0 value. ones are to be carried out, then the

Die Funktion der Schaltungsanordnung nach Schaltungsanordnung nach F ig. 5 vereinfacht werden. Fig. 5 wird nun an Hand der Tabellen 3, 4, 5 er- 6₅ Eine Auswertung der Tabellen 2 bis 5 führt zu entläutert, wobei die in Zeile 23 angegebenen befohlenen sprechenden geeigneten Ausführungsbeispielen. Die Operationen der Addition bzw. Konjunktion bzw. Schaltungsanordnung nach F i g. 5 ist nur für zwei Disjunktion gesondert berücksichtigt werden. Diese Operanden A_n, B_n ausgelegt, kann aber für drei oderThe function of the circuit arrangement according to the circuit arrangement according to FIG. 5 can be simplified. Fig. 5 will be with reference to Tables 3, 4, 5, ER 6 ₅ An evaluation of the results in Tables 2 to 5 entläutert, wherein the specified in line 23 commanded speaking appropriate embodiments. The operations of addition or conjunction or circuit arrangement according to FIG. 5 is only to be considered separately for two disjunction. These operands A _n , B _{n are} designed, but can be for three or

mehr Operanden erweitert werden. Diese Schaltungsanordnung nach F i g. 5 ist ferner nicht nur für Parallelverarbeitung, sondern im Prinzip auch für serielle Verarbeitung der eingehenden Operanden verwendbar.. Auch lassen sich die in den Figuren dargestellten logistischen Glieder in unterschiedlicher Technik realisieren. Falls keine sehr hohen Verarbeitungsgeschwindigkeiten erforderlich sind, können auch Relaisschaltungen verwendet werden, wodurch sich der gesamte Schaltungsaufbau vereinfachen läßt. Außerdem können bekannte Mittel zur Summenprüfung zusätzlich eingesetzt werden; insbesondere dann, wenn diese Mittel zur Kontrolle bekannter Ubertragungseinrichtungen dienen.more operands can be expanded. This circuit arrangement according to FIG. 5 is also not just for Parallel processing, but in principle also for serial processing of the incoming operands can also be used .. those shown in the figures Realize logistic links in different technology. If not very high processing speeds are required, relay circuits can also be used, whereby the entire circuit structure can be simplified. In addition, known means for checking totals can also be used; in particular when these means are used to control known transmission facilities.

Claims

15 claims:

1. Arrangement for the determination of errors in arithmetic and logic units, consisting of binary represented operands and Carries form results, with a parity check with regard to the operands and the result made and an error signal is triggered by parity bits and the operands are fed to an upper structure in which - regardless of the carry occurring in the arithmetic unit - an additional carry is formed, characterized by the following features:

a) Each of the operand inputs of the arithmetic unit has an operand digit parity generator (44 or 45) connected to it, which converts the checksum mod 2 that has accumulated up to the respective operand digit («) as the corresponding operand digit parity. Bit (PA or PB) determined;

b) a carry-digit parity generator (20) "is provided, which in the same way adds the individual digits of the additional carry (U) mod 2 and outputs a carry-digit parity bit (PU) ;

c) there is a result digit parity generator (38) which also adds the individual digits of the result (R) mod 2 and generates a result digit parity bit (PR);

d) with the two operand-digit parity formers (44 and 45) is a first comparison circuit (48) to compare the operand-digit parity bits (PA or PB ) and on the other hand with the result digit parity Former (38) and the carry-point-parity-former (20) a second comparison circuit (36) for. Comparison of the respective carry position parity bit connected with the corresponding result position parity bit;

e) for comparing the position results of the first and second comparison circuit is a third Comparison circuit (41) is provided, which indicates an error in the event of inequality;

f) the comparators are designed in as many parts as the arithmetic unit.

2. Arrangement according to claim 1, characterized in that it is connected via control lines (22, 62, 63) to the control unit (10) which controls the arithmetic and / or logical operations of the arithmetic unit (11) (Fig. 1).

3. Arrangement according to one of the preceding claims for more than two incoming operands, characterized in that on the one hand for each further operand a further operand-digit-parity generator and a further comparison circuit in front of the error-indicating third comparison circuit (141) and that on the other hand for each further higher-order carry that occurs, a further comparison circuit is provided upstream of the error-indicating third comparison circuit (141) (FIG. 3).

4. Arrangement according to one of claims 1 to 3, characterized in that the third comparison circuit (41 or 141 or 225) controlled gate circuits in the transport routes of the operands (57, 58 or 157, 158, 170), in the Transport routes of the result (61 or 161) and in the transport routes of the transfers (59, 60 or 159, 160, 178, 185) are provided, which block the transport of these variables when an error is detected (FIGS. 1 and 3, respectively) ).

5. Arrangement according to claim 2, characterized in that gate circuits (67 or 167) in at least one of the. Line connections are provided between the operand-digit-parity formers (44, 45 or 144, 145, 173) and the third comparison circuit (41 or 141) , which, when the operation "conjunction" is present, is controlled by the Lock control unit (10 or 110) (Fig. 1 or 3).

6. Arrangement according to claim 2 or 5, characterized in that gate circuits (65 or: 165, 198) in the line connection between the carry-point-parity generator (20 or 120) and a downstream comparison circuit (36 or 188) are provided that block this transport route when the "non-equivalence" operation is present under the control of the control unit (10 or 110) (Fig. 1 or 3).

7. Arrangement according to one of claims 4 to 6 for parallel processing of all incoming and Variables arising in the control unit, characterized in that the digit parity formers or the comparison circuits have storage properties and those formed in them Sizes to compensate for runtime differences under control by the control unit and / or forward the machine cycle to the downstream comparison circuits.

8. Arrangement according to one of claims 4 to 6 for serial processing of all incoming and im Control unit formed sizes, characterized in that all digit parity formers of a clock generator are controlled, which is separate from a main clock generator and with this runs at least essentially synchronously.

9. Arrangement according to one of claims 4 to 8, characterized in that storing elements are connected to the digit parity formers or the comparison circuits in such a way that they are controlled by the third comparison circuit (41 or 141 or when the transport routes are blocked). 225) save or hold the entered or determined values (Fig. 1 or 3 or 4).

10. The arrangement according to claim 1, characterized in that the transfer mechanism for each bit position has a selection element (320 or 321 or 322 or 323) which is in accordance

is controlled with the type of operation ordered (logistical or arithmetic), and that the carry-place-parity generator (20 ') has at least one output (390 0 or 390L) per bit position, which via further selection elements (Sch) with a comparison circuit (360) connected downstream of the carry-digit parity generator, and that these further selection elements (Sch) are controlled in accordance with the type of operation (logistical or arithmetic) (FIG. 2).

11. The arrangement according to claim 10, characterized in that an output (390L or 3900) of the carry-point parity generator (20 ') via the further selection elements (Sch) when the logistical operation is commanded directly to the downstream comparison circuit (360) is switched through and that this output is switched through to the downstream comparison circuit (360) when the arithmetic operation is commanded, delayed by a processing time for one bit position (FIG. 2).

12. The arrangement according to claim 10, characterized in that each output (390L or 3900 etc.) of the multi-digit carry-places as parity generator (20 ') for parallel processing of several places of operands via the further selection elements (Sch) commanded logistic operation is switched through to the comparison circuit (360) assigned to this position («) and that each output is switched through to the comparison circuits (360 to 363) assigned to the next higher position (n + 1) when the arithmetic operation is commanded (FIG. 2 ).

13. Arrangement for the formation of the checksum

modulo 2 of the carries, in particular for use in an arrangement for error detection according to one of claims 1 to 12, characterized in that on the one hand links (A Λ Β, AV B) of the operands from a control circuit are fed to it for each bit position and on the other hand has inputs for four auxiliary variables (e, f, g, h) for each bit position, which are supplied from the next lower bit position, with the least significant bit position having an input (h) for a start signal and at least the top bit position having four outputs for these auxiliary variables , and that this circuit arrangement has elements per bit position for linking all of the variables entering one and the same bit position (Table 5) depending on the type of arithmetic operation actually to be carried out (logistical or arithmetic) (FIG. 5).

14. The arrangement according to claim 13, characterized in that it is single-digit and the outputs for the auxiliary variables in a ring circuit via delaying elements with the corresponding Inputs are connected.

15. The arrangement according to claim 13, characterized in that it is for parallel processing incoming operands are multi-digit.

16. Arrangement according to one of claims 13 to 15, characterized in that two OR gates (564, 565) are provided per bit position, the inputs of which are connected to two of the outputs (548, 549 or 550, 551) of the auxiliary variables (e , f and g, h) are applied and their outputs (567, 566) carry the carry-digit parity bits and are connected to a downstream comparison circuit (188) (FIG. 5).

For this purpose 4 sheets of drawings