DE1524156C3

DE1524156C3 - Digital electronic computing device

Info

Publication number: DE1524156C3
Application number: DE19661524156
Authority: DE
Inventors: Roy William Bracknell Berkshire Mitchell (Großbritannien)
Original assignee: International Computers and Tabu lators Ltd, London
Priority date: 1965-06-01
Filing date: 1966-05-27
Publication date: 1977-09-22

Description

Die Erfindung bezieht sich auf eine digitale elektronische Recheneinrichtung zum Addieren zweier mehrzifferiger Zahlen, wobei jede Ziffer eine Vielzahl von Bits umfaßt, mit einer Vielzahl von Addierelementen mit pulsierendem Übertrag (ripple carry) zwischen ihnen zum Addieren eines Ziffernpaares, und mit einem Übertragsgenerator zur Erzeugung eines Übertragsbits von dem Ziffernpaar mit wesentlich höherer Geschwindigkeit als der Zeit entspricht, die ein pulsierender Übertrag benötigt, um alle Addierelemente zu durchlaufen.The invention relates to a digital electronic computing device for adding two multi-digit numbers, each digit comprising a plurality of bits, with a plurality of adding elements with a ripple carry between them to add a pair of digits, and with a carry generator for generating a carry bit from the pair of digits with essential higher speed than the time it takes for a pulsating carry to pass through all of the adding elements to go through.

Es sind verschiedene Formen von digitalen Addiereinrichtungen bekannt. Derartige Addierer sind beispielsweise in »Proceedings of the IRE«, Januar 1961, Seiten 67-71, und »IRE Transactions on Electronic Computers«, Juni 1960, Seiten 213 — 226, beschrieben.Various forms of digital adder are known. Such adders are for example in "Proceedings of the IRE", January 1961, pages 67-71, and "IRE Transactions on Electronic Computers ", June 1960, pages 213-226.

Bei einer ersten Ausführungsform bekannter Addiereinrichtungen, die als Serienaddierer bezeichnet werden, werden die Summanden jeweils ein Bit nach dem anderen verarbeitet. Ein derartiger Addierer ist sehr einfach im Aufbau und sehr wirtschaftlich im Betrieb, hat jedoch den Nachteil, daß er verhältnismäßig langsam arbeitet, da die Zeit zur Durchführung einer Addition gleich der Zeitdauer ist, die zum Addieren eines jeden Paares von Bits multipliziert durch die Anzahl von Bits in jedem Summanden erforderlich ist.In a first embodiment of known adding devices, which are referred to as series adders, the summands are processed one bit after the other. Such an adder is very simple in construction and very economical to operate, but has the disadvantage that it is relatively works slowly because the time it takes to perform an addition is the same as the time it takes to add it of each pair of bits multiplied by the number of bits required in each addend.

Bei einer zweiten Art bekannter Einrichtungen, die als Paralleladdierer bezeichnet werden, sind verschiedene Volladdierschaltungen in einer Kette zusammengeschaltet, wobei der Übertragsausgang der einen Schaltung jeweils mit dem Übertragseingang der nächsten Schaltung verbunden ist. Ein derartiger Addierer arbeitet mit höherer Geschwindigkeit als ein Serienaddierer, da die Bits parallel verarbeitet werden; seine Arbeitsgeschwindigkeit ist jedoch durch die Zeitdauer begrenzt, die für den Übertrag von Bits erforderlich ist, damit sie durch die Addierschaltungen von dem Ende geringster Wertigkeit zu dem Ende höchster Wertigkeit der Kette gelangen.A second type of known device, referred to as parallel adders, is different Full adder circuits connected together in a chain, with the carry output of the one Circuit is each connected to the carry input of the next circuit. One of those The adder works at a higher speed than a serial adder because the bits are processed in parallel; however, its speed of operation is limited by the time it takes for bits to be carried over is required to go through the adders from the least significant end to the end reach the highest value of the chain.

Es ist zur Verbesserung der Leistung eines Paralleladdierers auch bereits vorgeschlagen worden, eine spezielle Übertrags-Vorschau-Logik einzuführen, um Übertragssignale rascher erzeugen zu können, wie dies in den vorgenannten Druckschriften erläutert ist.It has also been proposed to improve the performance of a parallel adder, a introduce special carry lookahead logic to be able to generate carry signals more quickly, such as this is explained in the aforementioned publications.

ίο Dadurch kann die Arbeitsgeschwindigkeit wesentlich erhöht werden, es ist jedoch eine erhebliche Menge an zusätzlichem baulichem Aufwand erforderlich.ίο This can greatly reduce the working speed must be increased, but it requires a significant amount of additional structural effort.

Ferner sind auch Serien-Parallel-Addierer vorgeschlagen worden. Bei diesen Addierern kann jeder Summand als aus einer Vielzahl von Ziffern aus mehreren Bits bestehend betrachtet werden, und die Ziffern werden in Serie verarbeitet, während die Bits innerhalb jeder Ziffer parallel verarbeitet werden. Derartige Addierer stellen jedoch nur einen Kompromiß zwischen Serien- und Paralleladdierern dar, da sie weder so schnell arbeiten wie Paralleladdierer noch so einfach und billig sind wie Serienaddierer.Furthermore, series-parallel adders are also proposed been. In these adders, each summand can be made up of a large number of digits multiple bits are considered, and the digits are processed in series while the bits processed in parallel within each digit. However, such adders only represent a compromise between series and parallel adders, since they neither work as fast as parallel adders as simple and cheap as serial adders.

Bei einer Anordnung, wie sie aus der vorstehend genannten Literaturstelle »Proceedings of the IRE« bekannt ist, ist ein pulsierender Übertrag innerhalb einer Gruppe von Bits und mit Übertragsvorausschau zwischen Gruppen vorgesehen. Hierbei führt jedoch die Verwendung eines pulsierenden Übertrags zu einer Herabsetzung der Betriebsgeschwindigkeit, wie sich aus dem Vergleich eines Addiertyps mit pulsierendem Übertrag innerhalb von Gruppen und Übertragsvorausschau zwischen Gruppen mit einem anderen Addiertyp mit voller Ubertragsvorausschau ergibt, wobei der erstere Addiertyp wesentlich weniger logische EIemente verwendet, jedoch wesentlich langsamer arbeitet. Bei dieser bekannten Anordnung müssen die Eingänge eindeutig so lange aufrechterhalten werden, bis der Endsummenausgang erscheint. Würde ein neuer Eingang aufgegeben, bevor der vorausgehende Additions-Vorgang abgeschlossen ist, würde eine Interferenz des Resultates der vorausgehenden Addition erhalten werden.In an arrangement such as that from the above-mentioned reference "Proceedings of the IRE" is known is a pulsating carry within a group of bits and with a carry look-ahead provided between groups. Here, however, the use of a pulsating carry results in a Reduction of the operating speed, as can be seen by comparing an adder type with a pulsating one Carry over within groups and carry forward preview between groups with a different addition type with full carry forecast results, the former type of addition having significantly fewer logical elements used, but works much slower. In this known arrangement, the entrances clearly be maintained until the final total appears. Would be a new entrance given up before the preceding addition process is complete, the Result of the previous addition can be obtained.

Dies gilt auch für eine Anordnung nach der ebenfalls eingangs genannten Literaturstelle »IRE Transactions on Electronic Computers«, der eine logische Schaltung zu entnehmen ist, die eine Anzahl von Verzögerungselementen enthält, welche aufeinanderfolgend zunehmende Verzögerungen ergeben. Diese Verzögerungen werden nicht zum Aufgeben der Eingangssignale an die Addierelemente oder zum Aufgeben der Ausgänge der Addierelemente auf die Ausgangskanäle verwendet. Vielmehr werden die Verzögerungselemente nur zur Synchronisierung bestimmter Signale innerhalb der Übertragsvorausschau-Schaltungen verwendet. Ferner weist diese Schaltung keinen pulsierenden Übertrag zwischen Addierelementen auf, sondern arbeitet nach dem Prinzip der »vollen Ubertragsvorausschau«.This also applies to an arrangement based on the literature reference “IRE Transactions” also mentioned at the beginning on Electronic Computers «, which shows a logic circuit that contains a number of delay elements which result in successively increasing delays. These delays are not used to surrender the input signals to the adding elements or to surrender the outputs of the Adding elements used on the output channels. Rather, the delay elements are only used for Synchronization of certain signals used within the carry lookahead circuits. Further this circuit does not have a pulsating carry between adding elements, but works afterwards the principle of the "full transfer forecast".

Das Problem bei bisher bekannten Addierern besteht darin, daß ein Betrieb mit hoher Geschwindigkeit nichtThe problem with heretofore known adders is that they cannot operate at high speed

6- erreicht werden kann, wenn nicht die Kosten und der Aufwand für die baulichen Einrichtungen erhöht werden. Aufgabe vorliegender Erfindung ist es somit, einen Addierer zu schaffen, bei dem die baulichen Einrichtungen in wirksamerer Weise als bei bekannten Addierern ausgenutzt werden, so daß eine höhere effektive Arbeitsgeschwindigkeit erzielt werden kann, ohne daß der erforderliche bauliche Aufwand im Vergleich zu bekannten Einrichtungen erhöht werden6- can be achieved if the costs and effort for the structural facilities are not increased will. The object of the present invention is therefore to create an adder in which the structural Devices are used in a more effective manner than in known adders, so that a higher effective working speed can be achieved without the necessary structural effort in the Can be increased compared to known facilities

Dies wird gemäß vorliegender Erfindung dadurch erreicht, daß die Ziffern an einer jeden von zwei Zahlen der Einrichtung nacheinander in der Reihenfolge steigender Bedeutung dargeboten werden, daß für jede Ziffer Bits mit aufeinanderfolgend höherer Bedeutung den Addierelementen über Verzögerungselemente aufeinanderfolgend größerer Verzögerungen aufgegeben werden, so daß die Bits die Addierelemente etwa synchron mit den pulsierenden Übertragen erreichen, und daß die Ausgänge aus den Addierelementen einem Ausgangskanai über Verzögerungselemente aufeinanderfolgend geringerer Verzögerungen komplementär zu den aufeinanderfolgend höheren Verzögerungen aufgegeben werden.This is achieved in accordance with the present invention by adding the digits to each of two numbers the facility are presented sequentially in the order of increasing importance that for each Digit bits with successively higher significance to the adding elements via delay elements successively larger delays are given up, so that the bits the adding elements about achieve synchronous with the pulsating transmission, and that the outputs from the adding elements one Output channels complementary via delay elements with successively lower delays to be abandoned at the successively higher delays.

Die Verzögerungselemente ermöglichen, daß die Addition eines jeden Paares von aus mehreren Bits bestehenden Ziffern durch den Addierer in einer Welle synchron zu den pulsierenden Übertragen fortschreiten kann, und daß somit eine Vielzahl solcher Wellen im Addierer im gleichen Augenblick vorhanden ist. Die Addition aufeinanderfolgender Ziffern ist deshalb zeitlich überlappt, was zu einer hohen effektiven Verarbeitungsgeschwindigkeit führt, ohne daß die baulichen Einrichtungen wesentlich erhöht werden müßten. Obgleich somit im Falle vorliegender Erfindung jede einzelne Ziffer verhältnismäßig langsam verarbeitet wird — die Geschwindigkeit wird durch die Zeit festgelegt, die ein Übertragsbit benötigt, um die gesamte Kette von Addierelementen zu durchlaufen — ist die effektive Verarbeitungsgeschwindigkeit wesentlich höher, da die Verarbeitung aufeinanderfolgender Ziffern mit Überlappung vor sich geht.The delay elements allow the addition of each pair of multiple bits existing digits progress through the adder in a wave synchronous to the pulsing transmissions can, and that there are thus a large number of such waves in the adder at the same instant. the Addition of consecutive digits is therefore temporally overlapped, resulting in a high effective Processing speed leads without the structural facilities are significantly increased would have to. Although, in the case of the present invention, each individual digit is processed relatively slowly is - the speed is determined by the time it takes for a carry bit to reach the To go through the entire chain of adding elements - the effective processing speed is essential higher, since the processing of consecutive digits takes place with an overlap.

Nachstehend wird ein Ausführungsbeispiel der Erfindung in Verbindung mit der Zeichnung erläutert.An exemplary embodiment of the invention is explained below in conjunction with the drawing.

Fig. 1 zeigt schematisch einen vierstelligen Serien-Parallel-Addierer und1 shows schematically a four-digit series-parallel adder and

Fig.2 schematisch die logische Anordnung eines Übertragssignalgenerators des Addierers.Fig.2 schematically shows the logical arrangement of a Carry signal generator of the adder.

In Fig. 1 werden elektrische Signale, die die Ziffern zweier mehrzifferiger Zahlen darstellen, welche miteinander addiert werden sollen, dem Eingang einer Addierschaltung durch Eingangskanäle 1 und 2 zugeführt. Die Ziffern χ der einen Zahl werden serienweise längs des Kanals 1 und die Ziffern y der anderen Zahl serienweise längs des Kanals 2 eingeführt, wobei die Ziffern in jedem Kanal in aufsteigender Stellenwertigkeit in aufeinanderfolgenden Ziffernperioden zugeführt werden. Die Ziffern der beiden Zahlen, die den entsprechenden Kanälen 1 und 2 in einer beliebigen Ziffernperiode aufgegeben werden, haben die gleiche Stellenwertigkeit. Die Ziffern χ und y werden in Form von Bits X₀, x_u X2, *3 und y₀, y\, yi, yz dargestellt, und jeder Kanal ist mit getrennten Leitungen versehen, um die elektrischen Signale, die jedes der Bits der Ziffern darstellen, zu führen.In FIG. 1, electrical signals which represent the digits of two multi-digit numbers which are to be added to one another are fed to the input of an adder circuit through input channels 1 and 2. The digits χ of one number are introduced in series along channel 1 and the digits y of the other number are introduced in series along channel 2, the digits in each channel being supplied in ascending order of importance in successive digit periods. The digits of the two numbers that are given to the corresponding channels 1 and 2 in any digit period have the same significance. The digits χ and y are represented in the form of bits X ₀ , x _u X2, * 3 and y ₀ , y \, yi, yz , and each channel is provided with separate lines to carry the electrical signals that carry each of the bits of the Digits represent, lead.

Somit werden die Ziffern der Zahlen serienweise und die Bits der Ziffern parallel eingespeist. Die Bits xo und yo der geringsten Wertigkeit werden einem Binäraddierer 4 zugeführt, der ein Summenbitsignal Sb und ein Übertragssignal Q erzeugt. Die Bits x\ und y\ der nächsthöheren Wertigkeit werden durch Verzögerungselemente 5 und 6 geleitet und zusammen mit dem Übertragssignal Ci einem Binäraddierer 7 aufgegeben, der ein Summenbitsignal S\ und ein Übertragssignal Ci erzeugt. Die durch die Elemente 5 und 6 eingeführte Verzögerung ist gleich der Betriebszeit des Binäraddierers 4, so daß die verzögerten Bits X\ und y\ dem Binäraddierer 7 gleichzeitig mit dem Übertragssignal Ci aufgegeben werden. Die Bits X2 und yi werden durch Verzögerungselemente 11, 12 verzögert und gleichzeitig mit dem Übertragssignai C2 einem Binäraddierer 8 aufgegeben, damit ein Summenbitsignal 52 und ein Übertragssignal C3 erzeugt wird. Die höchstwertigen Ziffern x? und yi werden durch Verzögerungselemente 13, 14 verzögert und gleichzeitig mit dem Übertragssignal Cj in einen Binäraddierer 9 eingespeist, um ein Summenbitsignal S3 zu erzeugen.Thus, the digits of the numbers are fed in in series and the bits of the digits are fed in in parallel. The bits xo and yo of the least significant value are fed to a binary adder 4 which generates a sum bit signal Sb and a carry signal Q. The bits x \ and y \ of the next higher significance are passed through delay elements 5 and 6 and, together with the carry signal Ci, are given to a binary adder 7 which generates a sum bit signal S \ and a carry signal Ci. The delay introduced by the elements 5 and 6 is equal to the operating time of the binary adder 4, so that the delayed bits X \ and y \ are given to the binary adder 7 at the same time as the carry signal Ci. The bits X2 and yi are delayed by delay elements 11, 12 and, simultaneously with the carry signal C2, are given to a binary adder 8 so that a sum bit signal 52 and a carry signal C3 are generated. The most significant digits x? and yi are delayed by delay elements 13, 14 and fed into a binary adder 9 at the same time as the carry signal Cj in order to generate a sum bit signal S3.

Das Summenbitsignal S₀ wird durch das Verzögerungselement 15 um ein Zeitintervall gleich den gesamten Betriebszeiten der Binäraddierer 7, 8 und 9 verzögert und dann längs einer ersten Leitung eines Vierleitungs-Ausgangskanals 10 geführt. Das Summenbitsignal Si wird durch ein Verzögerungselement 16 um ein Zeitintervall gleich den gesamten Betriebszeiten der Binäraddierer 8 und 9 verzögert und dann längs einer zweiten Leitung des Ausgangskanals 10 geführt. Das Summenbitsignal S2 wird durch das Verzögerungselement 17 um ein Zeitintervall gleich der Betriebszeit des Binäraddierers 9 verzögert und dann längs einer dritten Leitung des Ausgangskanals 10 geführt. Das Summenbitsignal S3 aus dem Binäraddierer wird direkt in eine vierte Leitung des Ausgangskanals 10 geführt. Wenn jeder der Binäraddierer 4, 7, 8 und 9 eine Betriebszeit t besitzt, verzögern die Verzögerungselemente 5, 6, 17 die hindurchlaufenden Signale um die Zeitdauer t, die Verzögerungselemente 11,12,16 verzögern die Signale um die Zeitdauer 2f und die Verzögerungselemente 13, 14,15 verzögern die Signale um die Zeitdauer 3i. Daraus ergibt sich, daß das Gesamtzeitintervall zwischen dem Auftreten von acht Signalen, die zwei Bits gleicher Stellenwertigkeit auf den beiden Eingangskanälen 1 und 2 und das Austreten des resultierenden Summenbitsignals auf dem Ausgangskanal 10 den Wert 4f hat, unabhängig davon, welcher Binäraddierer die Signale verarbeitet.The sum _{bit signal S 0} is delayed by the delay element 15 by a time interval equal to the total operating times of the binary adders 7, 8 and 9 and then passed along a first line of a four-line output channel 10. The sum bit signal Si is delayed by a delay element 16 by a time interval equal to the total operating times of the binary adders 8 and 9 and then passed along a second line of the output channel 10. The sum bit signal S2 is delayed by the delay element 17 by a time interval equal to the operating time of the binary adder 9 and then passed along a third line of the output channel 10. The sum bit signal S3 from the binary adder is fed directly into a fourth line of the output channel 10. When each of the binary adder 4, 7, 8 and 9, an operating time t has to delay the delay elements 5, 6, 17, the passing therethrough signals by the time period t, the delay elements 11,12,16 delay the signals by the time period 2f, and the delay elements 13 , 14,15 delay the signals by the time period 3i. This means that the total time interval between the occurrence of eight signals, the two bits of equal significance on the two input channels 1 and 2 and the exit of the resulting sum bit signal on output channel 10 has the value 4f, regardless of which binary adder processes the signals.

Da die Bits der beiden Ziffern x, y, die miteinander addiert werden sollen, gleichzeitig parallel in einer einzigen Ziffernperiode auf den Eingangskanälen aufgegeben werden, treten die Summenbitsignale S₀, Si, S2, S3 gleichzeitig auf den vier Leitungen des Ausgangskanals 10 auf.Since the bits of the two digits x, y, which are to be added to one another, are simultaneously applied to the input channels in a single digit period, the sum _{bit signals S 0} , Si, S2, S3 appear simultaneously on the four lines of the output channel 10.

Die beiden Eingangskanäle 1, 2 sind auch mit einer Übertragsgeneratorschaltung 3 verbunden, die eine logische Schaltung (in Fig. 2 gezeigt) aufweist, welche so ausgebildet ist, daß sie ein Übertragssignal C₀ erzeugt, wenn die Addition der beiden Ziffern einer Stelle einen Übertrag in die nächsthöhere Stelle erfordert. Die Übertragsgeneratorschaltung 3 ist so ausgelegt, daß sie das Übertragssignal Co erzeugt, bevor alle Summenbitsignale, die sich aus der Addition eines Eingangsziffernpaares ergeben, erzeugt worden sind. Deshalb kann das nächste Paar von Ziffern der beiden miteinander zu addierenden Wörter längs der Eingangskanäle 1 und 2 geführt werden, bevor alle Summenbitsignale der vorausgehenden Ziffer erzeugt worden sind. Vorzugsweise wird das Übertragssignal Co erzeugt und dem Binäraddierer 4 aufgegeben, sobald der Binäraddierer 4 die Verarbeitung der Bits xo, yo der Ziffern abgeschlossen hat, die Anlaß zu dem Übertrag Q, gegeben haben. Damit kann die Geschwindigkeit der Einführung von Ziffern in den Addierer so gewählt werden, daß das Zeitintervall zwischen aufeinanderfolgenden Ziffernperioden etwa gleich der Betriebszeit der einzelnen Binäraddierer ist.The two input channels 1, 2 are also connected to a carry generator circuit 3 which has a logic circuit (shown in FIG. 2) which is designed so that it generates a carry signal C ₀ when the addition of the two digits of a digit results in a carry in the next higher position required. The carry generator circuit 3 is designed in such a way that it generates the carry signal Co before all of the sum bit signals resulting from the addition of a pair of input digits have been generated. Therefore, the next pair of digits of the two words to be added to one another can be fed along the input channels 1 and 2 before all of the sum bit signals of the preceding digit have been generated. Preferably, the carry signal Co is generated and applied to the binary adder 4, when the binary adder 4, the processing of the bits has xo, yo completed the digits have rise to the carry Q given. The speed at which digits are introduced into the adder can thus be selected so that the time interval between successive digit periods is approximately equal to the operating time of the individual binary adders.

Im folgenden wird die Arbeitsweise der Übertrags-In the following, the mode of operation of the transfer

generatorschaltung 3 näher erläutert. Eine erste Bedingung für das Auftreten eines Übertrages von einer Mehrbitziffernstelle zu der nächsthöheren Stelle bei einer Summierung der beiden Ziffern besteht darin, daß die Binärbits in wenigstens einer Stellenbitstelliing beider Ziffern den Wert »1« und in jeder höheren Stellenbitstellung das Binärbit der einen oder der anderen Ziffer den Wert »1« besitzt. Eine zweite Bedingung, die Anlaß zu einem Übertrag geben kann, besteht darin, daß in jeder Stellenbitstellung das Binärbit der einen oder anderen Ziffer den Wert »1« besitzt. Für die zweite Bedingung tritt ein Übertrag nur auf, wenn ein Übertrag in diese Ziffernstelle von der nächstniedrigeren Ziffernstelle vorhanden ist.generator circuit 3 explained in more detail. A first condition for a carryover to occur from a Multi-bit digit to the next higher digit when adding up the two digits is that the binary bits in at least one digit bit position both digits the value "1" and in each higher digit the binary bit of the one or the other digit has the value "1". A second condition that may give rise to a carryover consists in the fact that in each position bit the binary bit of one or the other digit has the value "1" owns. For the second condition, a carry only occurs if a carry is made in this digit position from the next lower digit is available.

Die logische Anordnung der Übertraggeneratorschaltung 3 besteht vorzugsweise aus einem Serienparallelwandler 18, der von einer logischen Schaltung 17 (vgl. F i g. 2) gesteuert wird. Wenn die Eingangsziffern χ und y die erste Übertragbedingung ergeben, erzeugt die Schaltung 17 ein Startübertragsignal auf der Leitung 11, das einem ODER-Glied 12 des Serienparallelwandlers aufgegeben wird, damit ein Übertragausgangssignal C_fl auf der Leitung 13 entsteht." Eine Umlaufschleife ist zwischen der Leitung 13 und der Leitung 11 über ein UND-Glied 14 vorgesehen, das durch die Taktgebersignale gesteuert wird, die auf die Leitung 15 aufgegeben werden. Wenn die Eingangsziffern die zweite Übertragsbedingung ergeben, wird ein logisches Haltesignal auf der Leitung 16 durch die Schaltung 17 erzeugt, das dem UND-Glied 14 aufgegeben wird. Das logische Haltesignal öffnet das Glied 14 und das Übertragsignal wird, wenn ein solches Übertragsignal durch die Ziffern der nächstniedrigeren Stelle erzeugt worden ist, wiederholt in Umlauf gesetzt und zeitlich so eingeteilt, daß es auf der Leitung 13 rechtzeitig mit den Ziffern der nächsthöheren Stelle erscheint. Wenn jedoch kein Übertragsignal durch die' Ziffern der nächstniedrigeren Stelle erzeugt worden ist, läuft kein Signal durch das geöffnete Glied 14 und es wird kein Übertrag vorgenommen. .The logic arrangement of the carry generator circuit 3 preferably consists of a series-parallel converter 18 which is controlled by a logic circuit 17 (see FIG. 2). If the input digits χ and y result in the first carry condition, the circuit 17 generates a start carry signal on the line 11, which is applied to an OR gate 12 of the series-parallel converter so that a carry output signal C _fl arises on the line 13. "A recirculating loop is between the Line 13 and line 11 are provided via an AND gate 14 which is controlled by the clock signals which are applied to line 15. If the input digits result in the second carry condition, a logic hold signal on line 16 is generated by circuit 17 , which is applied to the AND gate 14. The logic hold signal opens the gate 14 and the carry signal is, if such a carry signal has been generated by the digits of the next lower digit, repeatedly put into circulation and timed so that it is on the line 13 appears in good time with the digits of the next higher position, but if there is no carry signal has been generated by the digits of the next lower digit, no signal passes through the opened member 14 and no carry is made. .

Das Startübertragsignal und das logische Haltesignal werden von der Schaltung 17 auf Grund des folgenden logischen Vorgangs erzeugt. Wenn und die logischen Funktionen UND (A) und ODER (O) der entsprechenden Bitpaare wie folgt sindThe start carry signal and the logical hold signal are generated by the circuit 17 based on the following logical process. If and the logical functions AND (A) and OR (O) of the respective bit pairs are as follows

A_r = A _r =

Or=Or =

y_r y _r

45 ergibt sich für das logische Haltesignal H = O₀ & Oi & O₇ & Oj und für das Startübcrtragsignal 45 results for the logical stop signal H = O ₀ & Oi & O ₇ & Oj and for the start transfer signal

S = (A₀ & O, & O₂ & O₃) W(A₁ & O₂ & Oi) S = (A ₀ & O, & O ₂ & O ₃ ) W (A ₁ & O ₂ & Oi)

V (A₂ & Oj)V (A ₂ & Oj)

V A₃ V A ₃

In der logischen Schaltung 17 werden die Bits x₀, yo eines Paares von Ziffern χ und /auf Eingangskanälen 1 und 2 einem ODER-Glied 19 und einem UND-Glied 20 aufgegeben. Die Bits x\ und y\ werden einem ODER-Glied 21 und einem UND-Glied 22 aufgegeben. Die Bits X2 und j2 werden einem ODER-Glied 23 und einem UN-D-Glied 24 und die Bits x₃ und y, einem ODER-Glied 25 und einem UND-Glied 26 zugeführt. Die Ausgänge des UND-Gliedes 20 und der ODER-Glieder 21, 23, 25 werden einem UND-Glied 27 aufgegeben. Die Ausgänge des UND-Gliedes 22 und der ODER-Glieder 23, 25 werden einem UND-Glied 28, die Ausgänge des UND-Gliedes 24 und des ODER-Gliedes 25 einem UND-Glied 29 und der Ausgang des UND-Gliedes 26 dem einzigen Eingang des UND-Gliedes 30 zugeführt. Die Ausgänge der UND-Glieder 27, 28, 29, 30 werden an ein ODER-Glied 31 gelegt, das das Startübertragsignal Sauf der Leitung 11 erzeugt.In the logic circuit 17, the bits x ₀ , yo of a pair of digits χ and / on input channels 1 and 2 are given to an OR element 19 and an AND element 20. The bits x \ and y \ are given to an OR element 21 and an AND element 22. The bits X2 and j2 are fed to an OR element 23 and an UN-D element 24 and the bits x ₃ and y are fed to an OR element 25 and an AND element 26. The outputs of the AND element 20 and the OR elements 21, 23, 25 are given to an AND element 27. The outputs of the AND gate 22 and the OR gates 23, 25 are an AND gate 28, the outputs of the AND gate 24 and the OR gate 25 are an AND gate 29 and the output of the AND gate 26 is the only one Input of the AND gate 30 is supplied. The outputs of the AND gates 27, 28, 29, 30 are applied to an OR gate 31 which generates the start carry signal S on the line 11.

Die Ausgänge der ODER-Glieder 19, 21, 23 und 25 werden auch einem UND-Glied 32 aufgegeben, das das logische Haltesignal /-/auf der Leitung 16 erzeugt.The outputs of the OR gates 19, 21, 23 and 25 are also given to an AND gate 32, the logical hold signal / - / on line 16 generated.

Vorstehend wurde eine Ausführungsform der Erfindung in Verbindung mit einem Vierstellen-Addierer beschrieben, die Erfindung kann jedoch auch für Addierer mit größerer oder kleinerer Anzahl von Leitungen bzw. Stellenwerten in einem Kanal verwendet werden. Beispielsweise kann die Erfindung in einem Einstellen-Addierer Verwendung finden, in welchem der Übertraggenerator zur Erzeugung eines Übertragsignals in einer kürzeren Zeit betätigt werden kann, als der Addierer benötigt, um das Summensignal zu bilden.The foregoing was an embodiment of the invention in connection with a four digit adder described, but the invention can also be used for adders with a larger or smaller number of Lines or positions are used in a channel. For example, the invention can be implemented in a Adjust adders are used in which the carry generator is used to generate a carry signal can be operated in a shorter time than the adder needs to form the sum signal.

Hierzu 2 Blatt ZeichnungenFor this purpose 2 sheets of drawings

Claims

Claim:

Digital electronic computing device for adding two multi-digit numbers, each digit comprising a plurality of bits, with a plurality of ripple carry adding elements between them for adding a pair of digits, and having a carry generator for generating a carry bit from the pair of digits with substantially higher speed than the time it takes a pulsating carry to pass through all the adding elements, characterized in that the digits (x, y) on each of two numbers are presented to the device one after the other in the order of increasing importance that for each Digit (x, y) bits with successively higher meaning are given to the adding elements (4,7, 8,9) via delay elements (5,6; 11,12; 13,14) successively larger delays, so that the bits the adding elements ( 4, 7, 8, 9 ) achieve approximately synchronous with the pulsating transmissions (CO, CI.C2, C3), and that the Outputs from the adding elements (4,7,8,9) to an output channel (10) via delay elements (15, 16, 17) successively lower delays complementary to the successively higher delays.