DE1524147C

DE1524147C - Circuit arrangement for operational readiness control of the test circuits for the adder of a program-controlled data processing system

Info

Publication number: DE1524147C
Application number: DE19661524147
Authority: DE
Inventors: Humbert Charles Gross Normann Eugene Vestal NY Godoy (V St A)
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1965-04-07
Filing date: 1966-04-02
Publication date: 1973-03-08

Description

Die Erfindung betrifft eine Schaltungsanordnung zur Betriebsbereitschaftskontrolle der Prüfschaltungen für das binärdezimale Addierwerk einer programmgesteuerten Datenverarbeitungsanlage durch Erzeugen künstlicher Fehler.The invention relates to a circuit arrangement for checking the operational readiness of the test circuits for the binary decimal adder of a program-controlled data processing system by generating artificial error.

Zur Kontrolle der Betriebsbereitschaft der Prüfschaltungen für das Addierwerk einer programmgesteuerten Datenverarbeitungsanlage war es bisher erforderlich, die Anlage außer Betrieb zu setzen, um Zugang zu den verschiedenen zu kontrollierenden Schaltungen zu erhalten und dann übliche Kontrollgeräte für eine mühsame Wartung anzuschließen. Dadurch war die Datenverarbeitungsanlage während eines beträchtlichen Zeitintervalls nicht einsatzbereit, was Unanehmlichkeiten für den Benutzer zur Folge hatte.To check the operational readiness of the test circuits it was previously for the adder of a program-controlled data processing system required to decommission the system in order to gain access to the various controls to be controlled Receive circuits and then connect common control devices for tedious maintenance. Through this the data processing system was not ready for use for a considerable period of time, resulting in inconvenience to the user.

Es ist auch schon bekannt, die Funktionstüchtige keit der Fehlerfeststelleinrichtung eines elektronischen Ringzählers durch Erzeugen künstlicher Fehler zu überprüfen. Dabei dient eine bistabile Kippschaltung zur Begrenzung der Dauer der künstlich erzeugten Fehlersignale.It is also already known to be functional the error detection device of an electronic ring counter by generating artificial errors check. A bistable multivibrator is used to limit the duration of the artificially generated Error signals.

. Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung zur Betriebsbcreitschaftskontrolle der Prüfschaltungen für das binärdczimale Addierwerk einer programmgesteuerten Datenverarbeitungsanlage durch Erzeugen künstlicher Fehler anzugeben, die eine größere Störsicherheit besitzt als sie bistabile Kippstufen aufweisen. Eine größere Sicherheit gegenüber Störimpulsen ist für Schaltungen, die die Betriebsbereitschaft der Prüfschaltungen eines Addierwerks durch Erzeugen künstlicher Fehler überprüfen sollen, eine sehr wichtige Eigenschaft. Diese Schaltungen sollen nämlich nur während der Operation »Betriebsbereitschaftskontrolle«, die nur von Zeit zu Zeit aufgerufen wird, durch ihr Ausgangspotential Fehlerbedingungen im Addierwerk absichtlich hervorrufen, die bei Anzeige durch die Prüfschaltungen' deren Betriebsbereitschaft bestätigen.. The invention is based on the object of a circuit arrangement for operational security control the test circuits for the binary decimal adding unit of a program-controlled data processing system by generating artificial errors that have a greater immunity to interference than they have bistable multivibrators. A greater security against interference pulses is for circuits, the operational readiness of the test circuits of an adder by generating artificial errors should check, a very important property. These circuits should only be used during the Operation "operational readiness control", which is only called from time to time, due to its initial potential Deliberately cause error conditions in the adder which, when displayed by the test circuits' confirm their operational readiness.

zo Während der gesamten übrigen Zeit müssen diese Schaltungen jedoch unabhängig von Störimpulsen ihren Ruhezustand beibehalten, um den Ablauf der Rechenoperationen nicht zu beeinflussen.zo For the rest of the time, however, these circuits must be independent of interference pulses maintain their idle state so as not to influence the course of the arithmetic operations.

Die der Erfindung zugrunde liegende Aufgabe wird mit einer Schaltungsanordnung der obengenannten Art gelöst, die durch folgende Merkmale gekennzeichnet ist:The object on which the invention is based is achieved with a circuit arrangement as mentioned above Type solved, which is characterized by the following features:

a) es sind zwei Selbsthalteschaltungen folgenden Aufbaus vorgesehen: ein erstes UND-Glied mit zwei die Auslöseeingänge der Selbsthalteschaltung darstellenden Eingängen ist ausgangsseitig mit einem ODER-Glied verbunden, dessen Ausgang auch der Ausgang der Selbsthalteschaltung ist und über ein zweites UND-Glied auf den Eingang des ODER-Gliedes zurückgekoppelt ist, wobei dem zweiten Eingang (Halteeingang) des zweiten UND-Gliedes zur Selbsthaltung ein Haltepotential zugeführt wird;a) there are two self-holding circuits provided with the following structure: a first AND element two inputs representing the triggering inputs of the latching circuit are on the output side connected to an OR gate, the output of which is also the output of the self-holding circuit and is fed back to the input of the OR element via a second AND element, wherein the second input (hold input) of the second AND element for self-holding Holding potential is supplied;

b) der Ausgang der einen Selbsthalteschaltiing ist über einen Inverter mit den einzelnen Stellen des Addierwerkes, der Ausgang der anderen über einen Inverter mit dem dezimalen Korrekturwerk des Addierwerkes verbunden;b) the output of a self-holding circuit is via an inverter with the individual digits of the Adder unit, the output of the other via an inverter with the decimal correction unit the adder connected;

c) die Auslöseeingänge beider Selbsthalteschaltungen sind über ein erstes UND-Glied und ihre Halteeingänge über ein weiteres UND-Glied an die Ausgänge eines Festwertspeichers angeschlossen, die beim Aufrufen der Operation »Betriebsbereitschaftskontrolle« so beaufschlagt werden, daß die Ausgangsleitungen beider Selbsthalteschaltungen ein Potential erhalten, das ein Äquivalent für Fehlerbedingungen ist;c) the trigger inputs of both self-holding circuits are via a first AND element and theirs Hold inputs connected to the outputs of a read-only memory via another AND element, which is activated when the "operational readiness check" operation is called are that the output lines of both self-holding circuits are given a potential that is a Is equivalent to fault conditions;

d) mit den Ausgängen der Prüfschaltungen ist ein Register verbunden, das eine Anzeige liefert, wenn die künstlich erzeugten Fehlerbedingungen von den Prüfschaltungen nicht erkannt werden.d) a register is connected to the outputs of the test circuits and provides a display, if the artificially generated fault conditions are not recognized by the test circuits.

Ein Äusführungsbeispiel der Erfindung wird nachfolgend in Verbindung mit den Zeichnungen beschrieben. Hierbei zeigtAn embodiment of the invention is described below in conjunction with the drawings. Here shows

Fig. 1 ein Blockschaltbild, das die wesentlichen Schaltungen des Ausführungsbeispiels zeigt, die nur mit den Teilen der Rechenanlage verbunden sind, die für das Durchführen einer Kontrolle der Betriebssicherheit notwendig sind,Fig. 1 is a block diagram showing the essential Circuits of the embodiment, which are connected only to the parts of the computer system, the are necessary for carrying out a control of operational safety,

Fig. 2, wie die Fig. 2a und 2b zusammenzusetzen sind, um das Blockschaltbild der wesentlichen Schaltungen für das Durchführen einer Betriebs-Fig. 2, how to put together Figs. 2a and 2b are in order to show the block diagram of the essential circuits for carrying out an operational

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Sicherheitskontrolle bei den Prüf schaltungen zu er- triebssicherheitskontrolle benutzt. Die Konstante 13Safety control used in the test circuits for operational safety control. The constant 13

halten, die einen Teil der Zentraleinheit ZE der wird einer UND-Schaltung K13, die Konstante 8hold, which is part of the central unit ZE of an AND circuit K 13, the constant 8

Rechenanlage bilden, einer UND-Schaltung K 8 und die Konstante 8 und 1Form computer system, an AND circuit K 8 and the constants 8 and 1

Fig. 3, wie die Fig. 3a bis 3h zusammenzusetzen über einen Konstantenwähler der B-Sammelleitung3, as shown in FIGS. 3a to 3h, to be assembled via a constant selector of the B-bus

sind, um die ausführliche Schaltung der Zentralein- 5 zugeführt.are fed to the detailed circuit of the central input 5.

heit ZE, ihrer Prüfschaltungen und eines Teiles der Die wichtigsten Schaltungen zur Kontrolle der BeSchaltungen zur Kontrolle der Betriebssicherheit zu triebssicherheit sind eine Selbsthalteschaltung 201 erhalten. (UNGERADE/GERADE), eine Selbsthalteschaltungstandardized ZE, their test circuits and a portion of the main circuits to control wirings for the control of operational safety to operating safety, a self-hold circuit 201 are obtained. (ODD / EVEN), a self-holding circuit

F i g. 1 ist eine schematische Anordnung einiger 220 (ZE-PRÜFUNG), eine Steuereinrichtung zur BeSchaltungen der Rechenanlage zusammen mit den io tätigung der UND-Schaltungen K13 und K 8 und die wesentlichen Schaltungen zur Kontrolle der Betriebs- Leitungen 213 und 233, die mit UND-Schaltungen, sicherheit und Zuverlässigkeit. Der in F i g. 1 gezeigte welche einen Teil der Zentraleinheit ZE bilden, ver-Teil der Rechenanlage enthält drei Hauptsammei- bunden sind. Wie diese Verbindungen mit den Torleitungen, nämlich die A-, die B- und die Z-Sammel- schaltungen der Zentraleinheit ZE hergestellt werden, leitung, mehrere Datenregister, nämlich R, L, D 15 wird etwas später in Verbindung mit F i g. 3 a bis 3 h und S, die Eingaberegister A und B, ein Fehler- beschrieben. Jetzt soll in Verbindung mit Fig. 2a anzeigeregister MC, eine Zentraleinheit {ZE), einen und 2 b gezeigt werden, wie und unter welchen BeHauptspeicher (HS) und einen Festwertspeicher dingungen die Signale auf den Leitungen 213 und 233 (FWS). Die Z-Sammelleitung steht in Verbindung mit gesteuert werden, um die Operation der Kontrolle den Registern R, L, D, S und MC über die Festwert- 20 der Betriebssicherheit in der Zentraleinheit ZE einzuspeicher-Steuertorschaltungen Z₁, Z₂, Z₃, Z₄ unter leiten.F i g. 1 is a schematic arrangement of some 220 (ZE-PRÜFUNG), a control device for BeSchaltung the computer system together with the operation of the AND circuits K 13 and K 8 and the essential circuits for controlling the operating lines 213 and 233, which are connected with AND -Circuits, safety and reliability. The in F i g. 1, which form part of the central unit ZE , part of the computer system contains three main assemblies. How these connections are made with the gate lines, namely the A, B and Z collective circuits of the central unit ZE , line, several data registers, namely R, L, D 15 will be explained a little later in connection with FIG. 3 a to 3 h and S, the input registers A and B, an error-described. Now in connection with Fig. 2a display register MC, a central processing unit (ZE), one and 2b show how and under which Be main memory (HS) and a read-only memory conditions the signals on lines 213 and 233 (FWS). The Z-collecting line is connected to be controlled in order to control the operation of the registers R, L, D, S and MC via the fixed value 20 of the operational safety in the central unit ZE to store control gate circuits Z ₁ , Z ₂ , Z ₃ , Z ₄ under lead.

der Steuerung von Festwertspeicher-Steuersignalen Gemäß Fig. 2a und 2b erfolgt die Betätigung der Z_{1 a}, Z₂ _a, Z_{3 a}, Z_la. Die A -Sammelleitung steht mit UND-Schaltungen K 8 und K13 über die Steuerleiden meisten Datenregistern der Rechenanlage, zu tang 250, wenn diese einen hohen Spannungspegel denen auch die Register R, L, D, S und MC gehören, 25 aufweist. Dies ist der Fall, wenn alle Steuerleitungen über Festwertspeicher-Steuertorschaltungen A₁, A₂, 247 α bis 247h einen niedrigen Spannungspegel ha- A₃, A₁ bzw. A₅ in Verbindung, die von Festwert- ben. In diesem Fall ist am Ausgang der ODER-speicher-Steuersignalen/4_la, A_2a, A_3a, A_ia bzw. A_ha Schaltung 248, zu der diese Leitungen führen, ein beeinflußt werden. Die 23-Sammelleitung steht mit niedriger Signalpegel vorhanden, welcher durch den den Registern R, L und D über Festwertspeicher- 30 Inverter 249 invertiert wird, so daß ein positives Aus-Steuertorschaltungen B₁, B₁, und B₃ in Verbindung, gangssignal mit hohem Pegel auf der Steuerleitung die von Festwertspeicher-Steuersignalen B_{1 a}, B_{2 a} 250 vorhanden ist, die sowohl an die UND-Schaltung B_{3 a} beeinflußt werden. " K 8 als auch an die UND-Schaltung K13 angeschlos-the control of read-only memory control signals According to FIGS. 2a and 2b, Z _{1 a} , Z ₂ _a , Z _{3 a} , Z _{la are} actuated. The A bus line is connected to AND circuits K 8 and K13 via the control problems of most of the data registers in the computer system, to tang 250 when this has a high voltage level to which the registers R, L, D, S and MC also belong 25. This is the case when all the control lines via read-only memory control gate circuits A ₁ , A ₂ , 247 α to 247h have a low voltage level connected to A ₃ , A ₁ or A ₅ , which are connected to fixed values. In this case, the output of the OR memory control signals / 4 _la , A _2a , A _3a , A _ia or A _ha circuit 248, to which these lines lead, can be influenced. The 23 bus is present with a low signal level, which is inverted by the registers R, L and D via read-only memory inverters 249, so that a positive off control gate circuits B ₁ , B ₁ , and B ₃ in connection, output signal with high level on the control line of read-only memory control signals B _{1 a} , B _{2 a} 250 is present, which are both influenced by the AND circuit B _{3 a} . " K 8 as well as connected to the AND circuit K 13

Der Hauptspeicher HS steht mit dem Register R sen ist. Wenn die UND-Schaltung KS betätigt wird, über Steuertorschaltungen M₁ und M₂ in Verbindung, 35 erzeugt sie. ein positives Signal auf der Ausgangsleidie durch Steuersignale M_{1 a} bzw. M₂O beeinflußt wer- tang K 8 a, die der Selbsthalteschaltung 201 ein Einden. Ein Zugriff zum Hauptspeicher HS erfolgt im schaltsignal zuführt. Diese Selbsthalteschaltung beallgemeinen durch eine Adresse in den Speicher- steht aus einer UND-Schaltung 202, die als Einschaltadressenregistern M und JV. Die Adresse wird durch eingang dient, einer ODER-Schaltung 203 und einem einen Dekodierer DKR entschlüsselt und zum Haupt- 40 Rückkopplungspfad 204,205, der zu der UND-Schalspeicher HS übertragen, um Daten und Makrobefehle tang 206 führt, deren Ausgang mit der ODER-Schalanzusteuern, die bestimmen, was die Rechenanlage tung 203 verbunden ist. Außerdem ist die UND-Schalzu tun hat, um eine arithmetische oder logische Ver- tung 206 über die Leitung K13 α und einen Inverter knüpfung durchzuführen. Die Rechenanlage steht 206 a mit der UND-Schaltung .03 verbunden. Die praktisch unter der Steuerung des Festwertspeichers, 45 UND-Schaltung 202 ist über die Leitung 207 mit der Steuersignalmuster abgibt, von denen einige, dem Taktgeber 208 verbunden. Die Leitung 207 führt nämlich Z₁₀, A_{1 a}, B₁₀, M_la usw., angedeutet sind. ein Taktsignal T₂, das ein bestimmtes Zeitintervall Diese Signale gehen von den Selbsthalteschaltungen definiert, in dem die Selbsthalteschaltung eingeschalder Abfühlverstärker, die hier mit SAV bezeichnet tet wird, wenn das Potential der LeitungK8α positiv sind, aus. Die Steuersignale werden von diesen Schal- 50 ist. Das Ausgangssignal der ODER-Schaltung 203 getungen abgegeben, die ihrerseits mit Signalmustern langt über die Leitung 204 und einen Inverter 210 zur gespeist werden, welche von den den Festwertspei- Steuerleitung 213. Wenn die Selbsthalteschaltung 201 eher FWS bildenden Signalmustergeneratoren abge- im EIN-Zustand ist, weist die Steuerleitung 213 einen leitet werden. Diese Signalmuster werden im allge- niedrigen Spannungspegel auf. Wenn dagegen die meinen als Mikroprogrammschritte bezeichnet. Der 55 Selbsthalteschaltung im AUS-Zustand ist, besitzt die Zugriff zum Festwertspeicher FWS erfolgt über ein Steuerleitung 213 einen hohen Spannungspegel, der Adressenregister FWSAR, in welches zunächst eine den Ruhezustand darstellt. In der nachstehenden ErAdresse durch das Steuerkonsol KS übertragen wird, läuterung der Mikroprogramm-Routine zeigt die das auf Adressen einstellbare Schalter A, B, C und D Aussage »E/G = 1« die Betätigung der UND-Schalenthält. Während des ganzen Ablaufs der Operatio- 60 tang K8 an, die mittels eines Einschaltsignals die nen werden Adressen mittels maschinell erzeugter Selbsthalteschaltung 201 (UNGERADE/GERADE) Bedingungen bestimmt sowie Teiladresseninformatio- in den EIN-Zustand bringt.The main memory HS is available with the register R sen. When the AND circuit KS is actuated, via control gate _{circuits M 1} and M ₂ in connection, it generates. a positive signal on the output line is influenced by control signals M _{1 a} or M ₂ O, K 8 a, which the self-holding circuit 201 connects. Access to the main memory HS takes place in the switching signal feeds. This self-holding circuit, generally through an address in the memory, consists of an AND circuit 202, which is used as switch-on address registers M and JV. The address is used by input, an OR circuit 203 and a decoder DKR decrypted and to the main 40 feedback path 204,205, which is transmitted to the AND switching memory HS to data and macro commands tang 206, the output of which is controlled with the OR switching that determine what computing device 203 is connected to. In addition, the AND switch has to do an arithmetic or logical processing 206 over the line K 13 α and an inverter link. The computer is 206 a connected to the AND circuit .03. The AND circuit 202, which is practically under the control of the read-only memory, 45, is connected via the line 207 to the control signal pattern, some of which are connected to the clock generator 208. The line 207 leads namely Z ₁₀ , A _{1 a} , B ₁₀ , M _la , etc., are indicated. a clock signal T ₂ , which defines a certain time interval These signals emanate from the self-holding circuits, in which the self-holding circuit is switched on, which is referred to here as SAV when the potential of the line K 8 α is positive. The control signals are sent from this switch- 50 ist. The output signal of the OR circuit 203 is emitted, which in turn arrives with signal patterns via the line 204 and an inverter 210, which are fed by the signal pattern generators forming the fixed-value storage control line 213. When the latching circuit 201 rather FWS forming signal pattern generators in the ON state is, the control line 213 has one conducts. These signal patterns are generally low in voltage levels. If, on the other hand, mine is referred to as microprogram steps. The latching circuit is in the OFF state and the read-only memory FWS is accessed via a control line 213 at a high voltage level, the address register FWSAR, in which a first represents the idle state. In the following ErAdresse transmitted by the KS control panel, the clarification of the microprogram routine shows the address-adjustable switches A, B, C and D statement "E / G = 1" and the actuation of the AND switch. During the whole course of the K8 operationalization tang 60 on which the nen by means of a switch-addresses are determined by means of mechanically generated self-holding circuit 201 (ODD / EVEN) conditions and Teiladresseninformatio- ON state brings the.

nen durch den laufenden Mikroprogrammschritt er- Die Selbsthalteschaltung 220 (ZE-PRUFUNG) bezeugt, steht aus einer UND-Schaltung 221, die als Einschalt-The self-holding circuit 220 (ZE-PRUFUNG) testifies to the current microprogram step, consists of an AND circuit 221, which is used as a switch-on

Unter den erzeugten Signalmustern befinden sich 65 eingang für die Selbsthalteschaltung dient, einerAmong the generated signal patterns there are 65 input for the self-holding circuit, one

diejenigen Signale, die Konstanten zum Bilden der ODER-Schaltung 222 und einem Rückkopplungspfadthose signals which are constants for forming the OR circuit 222 and a feedback path

Werte 13 (1101), 8 (1000) und 1 (0001) definieren. 223, der die UND-Schaltung 224 enthält, welcheDefine values 13 (1101), 8 (1000) and 1 (0001). 223 which includes the AND circuit 224 which

Diese Werte werden bei der Durchführung der Be- ihrerseits in der dargestellten Art und Weise mit derThese values are used in the manner shown with the

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ODER-Schaltung 222 verbunden ist. Eine Eingangs- lerbedingung erkennen. Das Erkennen der erzwungeleitung 225 der UND-Schaltung 224 ist an den Aus- nen Fehlerbedingung ist ein Beweis für das zuverläsgang des Inverters 206 α angeschlossen. Das Aus- sige Arbeiten der Prüfschaltungen der Zentraleinheit gangssignal der ODER-Schaltung 222 gelangt über ZE. Wenn die Prüfschaltungen diesen erzwungenen einen Inverter 232 zur Ausgangssteuerleitung 233. 5 Fehler nicht erkennen, wird ein Maschinenstop beWenn die Selbsthalteschaltung 220 im EIN-Zustand wirkt, der mit einem Unterprogramm zur Anzeige der ist, erzeugt sie ein Signal niedrigen Pegels auf der Art des Ausfalls gekoppelt ist.
Steuerleitung 233, und wenn sie im AUS-Zustand ist, _Ώ ... , . , „ , . , . „„
weist die Steuerleitung 233 ein Signal hohen Pegels Prufschaltungen der Zentraleinheit ZE OR circuit 222 is connected. Recognize an entry condition. The detection of the forced line 225 of the AND circuit 224 is connected to the external error condition is a proof of the reliability of the inverter 206α. The failure of the test circuits of the central unit to output the OR circuit 222 passes via ZE. If the test circuits fail to detect this forced an inverter 232 to output control line 233.5 fault, the machine will stop. When the latch circuit 220 operates in the ON state associated with a subroutine for indicating, it generates a low level signal indicating the type of failure is coupled.
Control line 233, and when it is in the OFF state, _Ώ ...,. , ",. ,. ""
if the control line 233 has a high level signal, test circuits of the central unit ZE

auf, das dem Ruhezustand entspricht. Das Einschal- io Das Resultat einer Operation wird durch die Prüften der Selbsthalteschaltung220 (ZE-PRÜFUNG) er- vorrichtung 200 (Fig. 3c) geprüft. Das Signal auf folgt durch das zweite von zwei aufeinanderfolgen- jeder der Ausgangsleitungen 100 (Z7), 124 (Z6) usw. den Einschaltsignalen, die vom positiven Ausgang wird jeweils dem einen Eingang einer exklusiven der UND-Schaltung K8 abgegeben werden. Beide ODER-Schaltung, wie z.B. 160 und 161 zugeleitet. Selbsthalteschaltungen 201 und 220 werden durch 15 Dem zweiten Eingang jeder dieser exklusiven ODER-Zuführen eines negativen Signals an die UND-Schal- Schaltungen wird jeweils das komplementäre Austung 206 und die UND-Schaltung 224 ausgeschaltet. gangssignal der Zentraleinheit ZE auf den Leitungen Dieses negative Signal wird aus dem positiven Aus- 102 (Z 7), 129 (Ζδ) usw., zugeführt. Obwohl nur für gangssignal der UND-Schaltung K13 abgeleitet, wel- die beiden niedrigsten Bitstellen des Ausgangs der dies durch den Inverter 206 α invertiert wird, so daß 20 Zentraleinheit ZE exklusive ODER-Schaltungen geein negatives Signal den Eingängen der UND-Schal- zeigt worden sind, versteht es sich, daß auch für die tungen 206 und 224 zugeführt wird. Durch das nega- restlichen Bitstellen des Ausgangs der Zentraleinheit _r tive Signal wird der Rückkopplungspfad für jede der exklusive ODER-Schaltungen vorgesehen und ebenso (J Selbsthalteschaltungen 201 und 220 unterbrochen, so angeschlossen sind. Das Ausgangssignal jeder der daß diese Schaltungen beide ausgeschaltet werden. 25 acht exklusiven ODER-Schaltungen in der Prüfvor-Bei der Beschreibung der Mikroprogramme bezeich- richtung 200 wird einem Eingang der UND-Schaltung net die Aussage LADEN das Ausschalten der Selbst- 162 zugeführt,
halteschaltungen 201 und 220. Das richtige Arbeiten der Zentraleinheit ZE wäh-which corresponds to the idle state. The switch-on device 200 (FIG. 3c) is checked by the test of the self-holding circuit 220 (ZE-TÜTUNG). The signal on follows the switch-on signals through the second of two successive output lines 100 (Z7), 124 (Z6) etc., which are output from the positive output to one input of an exclusive AND circuit K 8. Both OR circuit, such as 160 and 161 fed in. Latching circuits 201 and 220 are switched off by the second input of each of these exclusive OR-feeding of a negative signal to the AND circuit, the complementary output 206 and the AND circuit 224, respectively. output signal of the central unit ZE on the lines This negative signal is supplied from the positive output 102 (Z 7), 129 (Ζδ) etc. Although only derived for the output signal of the AND circuit K 13, which the two lowest bit positions of the output is inverted by the inverter 206 α, so that 20 central unit ZE exclusive OR circuits show a negative signal to the inputs of the AND circuit it goes without saying that feeds 206 and 224 are also supplied for lines. By nega- remaining bit positions of the output of the central unit _r tive signal is provided, the feedback path for each of the exclusive OR circuits, and also (J latches 201 and 220 is interrupted, the output signal are connected to. Any that these circuits are both turned off. 25 eight exclusive OR circuits in the test pre-In the description of the microprogram designation 200, the statement LOADING the deactivation of the self-162 is fed to an input of the AND circuit net,
holding circuits 201 and 220. The correct operation of the central unit ZE select

Die Ausgangssignale beider Selbsthalteschaltungen rend normaler Operationen ist gewährleistet, wennThe output signals of both latches rend normal operations is guaranteed if

201 und 220 werden den Leitungen-213 und 233 für 30 eines der beiden Eingangssignale für jede der acht201 and 220 are the lines -213 and 233 for 30 one of the two input signals for each of the eight

die Kontrolle der Betriebssicherheit zugeführt, von exklusiven ODER-Schaltungen 160, 161 usw. einenthe control of operational safety is supplied by exclusive OR circuits 160, 161, etc. a

denen die erstgenannte mit UND-Schaltungen 74 und hohen und das andere Eingangssignal einen niedrigenwhich the former with AND circuits 74 and high and the other input signal a low

74' innerhalb des Dezimalkorrekturinverters und die Spannungspegel aufweist. Jede dieser exklusiven74 'within the decimal correction inverter and the voltage levels. Each of these exclusive

letztgenannte mit UND-Schaltungen in jedem der ODER-Schaltungen erzeugt dann ein Ausgangssignalthe latter with AND circuits in each of the OR circuits then generates an output signal

Addierwerke für die Bits 7 bis 0 angeschlossen ist. 35 mit hohem Pegel, das der UND-Schaltung 162 zuge-Adding units for bits 7 to 0 is connected. 35 with a high level, which is assigned to AND circuit 162

Die tatsächlichen Verbindungen zu den jeweiligen führt wird, und diese erzeugt ein Signal mit hohemThe actual connections to the particular leads is made, and this generates a high signal

UND-Schaltungen sind in Fig. 3 a bis 3 h dargestellt. Pegel auf der Prüfleitung 163 der Zentraleinheit ZE.AND circuits are shown in Fig. 3a to 3h. Level on test line 163 of the central unit ZE.

Gemäß der Darstellung in Fig. 3h ist die Leitung Das Signal (Kerne ZE-PRÜFUNG) auf der LeitungAs shown in Fig. 3h, the line is the signal (cores ZE-PRÜFUNG) on the line

213 an die UND-Schaltung 74' sowie an die UND- 164 hat einen niedrigen Pegel, da es das invertierte213 to the AND circuit 74 'as well as to the AND 164 has a low level, since it is the inverted

Schaltung 74 (F i g. 3 f) angeschlossen. In F i g. 3 e ist 40 Ausgangssignal der UND-Schaltung 162 ist. WennCircuit 74 (FIG. 3 f) is connected. In Fig. 3 e is 40 output of AND circuit 162 is. When

die Leitung 233 an die UND-Schaltung 178 ange- die Eingangsbedingungen für irgendeine der exklusi-line 233 to AND gate 178 indicates the input conditions for any of the exclusive

schlossen, die in dem Addierwerk für Bit 4 enthalten ven ODER-Schaltungen nicht erfüllt sind, erzeugtclosed, the ven OR circuits contained in the adder for bit 4 are not satisfied

ist. Ebenfalls ist die Leitung 213 an die entsprechen- diese ein negatives Ausgangssignal, und daher liegtis. The line 213 is also connected to the corresponding output signal, and is therefore connected

den UND-Schaltungen (nicht gezeigt) innerhalb der auf der Ausgangsleitung 163 ein niedriger Signalpegel πthe AND circuits (not shown) within the output line 163 have a low signal level π

Kästen, welche die Addierwerke für die Bits 1, 2, 3, 45 vor, und das Signal auf der Leitung 164 besitzt einenBoxes showing the adders for bits 1, 2, 3, 45, and the signal on line 164 has one

5, 6 und 7 darstellen, angeschlossen. Die Leitung 233 hohen Pegel und bewirkt eine Fehleranzeige in dem5, 6 and 7 represent connected. Line 233 high and causes an error indication in that

ist außerdem an die UND-Schaltung 59' in dem in F i g. 1 gezeigten MC-Register.is also to AND circuit 59 'in the FIG. 1 MC register.

Addierwerk für Bit 0 (F i g. 3 g), angeschlossen. Während der Kontrolle der Betriebssicherheit wei-Adding unit for bit 0 (Fig. 3 g), connected. During the control of the operational safety

Unter normalen Betriebsbedingungen der Zentral- sen beide Eingangssignale jeder exklusiven ODER-einheit ZE, d. h. während diese eine arithmetische 5° Schaltung einen hohen Pegel auf, um so eine Fehleroder logische Verknüpfung ausführt, weisen die Lei- bedingung zu schaffen, welche die Prüfschaltungen tungen 213 und 233 einen hohen Spannungspegel auf, dazu zwingt, einen Fehler anzuzeigen. Falls aus wodurch sich diese Steuerleitungen im Ruhezustand irgendeinem Grunde die Prüfschaltungen unter diebefinden, so daß die fraglichen UND-Schaltungen sen erzwungenen Bedingungen keinen Fehler anzeiausschließlich durch die übrigen ihnen zugeführten 55 gen, erfolgt eine entsprechende Anzeige, daß die Eingangssignale gesteuert werden. Wenn jedoch die Prüfschaltungen nicht in Ordnung sind.
Operation zum Überwachen der Betriebssicherheit in Da ein Teil der Kontrolle der Betriebssicherheit der oben beschriebenen Art und Weise aufgerufen dazu dient, das dezimale Korrekturwerk der Zentralwird, werden diese Steuerleitungen dadurch aktiviert, einheit ZE zu prüfen, folgt eine Beschreibung der Addaß ihnen ein Signal niedrigen Spannungspegels zu- 60 dieroperation mit regulären Dezimalzahlen, um die geführt wird, wodurch die UND-Schaltungen gezwun- von den entsprechenden UND-Schaltungen im dezimagen werden, ein negatives Ausgangssignal zu erzeu- len Korrekturwerk ausgeführten Funktionen zu zeigen, gen, das einer Fehlerbedingung ähnlich derjenigen _. .. , „ , . . , ., „^
entspricht, welche während einer normalen Operation . . ⁰^f ^on ^ ^alemheit ZE
auftreten könnte. Diese erzwungene Fehlerbedingung 6₅ ^beim Addieren regulärer Dezimalzahlen
während einer Kontrolle der Betriebssicherheit wird Beim Dezimalbetrieb der Zentraleinheit ZE stellt zu den Prüfschaltungen der Zentraleinheit weiter- das aus acht binären Bits bestehende Datenbyte, das geleitet, welche das Vorliegen der erzwungenen Feh- jedem der beiden Operandeneingänge der Zentralem-Under normal operating conditions of the control centers, both input signals of each exclusive OR unit ZE, ie while this one arithmetic circuit is at a high level in order to carry out an error or logic operation, have to create the conduction which the test circuits 213 and 233 high voltage, forcing an error to be indicated. If, for whatever reason, these control lines are in the idle state, the test circuits are under, so that the AND circuits in question do not display an error solely from the rest of them supplied, a corresponding display is made that the input signals are being controlled. However, if the test circuits are wrong.
Operation for monitoring the operational safety in Since part of the control of the operational safety is called up in the manner described above to the decimal correction mechanism of the central, these control lines are activated by checking the unit ZE , a description of the fact that they have a low voltage signal follows in addition, operation with regular decimal numbers passed around, thereby forcing the AND circuits to decimate the corresponding AND circuits to generate a negative output to show correction works performed, that of an error condition similar to that _. .., ",. . ,., "^
corresponds to that during normal surgery. . ⁰ ^ f ^on ^ ^ alemheit ZE
could occur. This forced error condition 6 ₅ ^when adding regular decimal numbers
During a check of the operational safety, the decimal operation of the central unit ZE provides the test circuits of the central unit with the data byte consisting of eight binary bits, which indicates the existence of the forced failure of each of the two operand inputs of the central unit.

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heit ZE zugeführt wird, zwei Dezimalziffern in binär randen A zu der entsprechenden 4-Bit-Gruppe imunit ZE is supplied, two decimal digits in binary margins A to the corresponding 4-bit group in the

verschlüsselter Form dar. Die vier höherstelligen Bits Operanden B keinen Übertrag liefert, eine Sechs vomencrypted form. The four higher-order bits of the operand B delivers no carry, a six of the

in jedem Operanden stellen die eine Ziffer in binärer Resultat der Addition der beiden jeweiligen 4-Bit-in each operand represent the one digit in the binary result of the addition of the two respective 4-bit

Form dar, und die vier niedrigstelligen Bits jedes Gruppen subtrahiert. Falls sich aus der Addition derShape and subtract the four low-order bits of each group. If the addition of the

Operanden stellen die nächstniederstellige Dezimal- 5 beiden 4-Bit-Gruppen ein Übertrag ergibt, wird keineOperands represent the next decimal place. 5 Both 4-bit groups result in a carry, there will be none

ziffer dar. Die aus acht binären Bits bestehende Aus- Sechs vom Resultat subtrahiert, und dieses wird direktdigit. The eight binary bits are subtracted from the result, and this becomes direct

gangsinf ormation der Zentraleinheit ZE stellt eben- der Ausgangssammelleitung der Zentraleinheit ZE zu-gangsinf ormation of the central unit ZE is likewise the output bus of the central unit ZE to-

falls zwei Dezimalziffern dar. geführt.if two decimal digits are shown.

Die Zentraleinheit ist im Grunde genommen ein Der Dezimalbetrieb der Zentraleinheit ZE imThe central unit is basically a decimal mode of the central unit ZE im

binäres Addierwerk. Wenn sie als Dezimaladdierwerk io Gegensatz zum Binärbetrieb wird dadurch erreicht,binary adder. If it is used as a decimal adder, as opposed to binary operation, this achieves

benutzt wird, wird die Zahl sechs (0110) zu jeder aus daß das Steuersignal DEZ auf der Leitung 62 einenis used, the number six (0110) becomes each of that the control signal DEZ on line 62 a

vier Bits bestehenden Ziffer des B-Operanden addiert, hohen und das Steuersignal HEX auf der Leitung 4Four-bit digit of the B operand added, high and the control signal HEX on line 4

und dann werden die beiden Operanden addiert wie einen niedrigen Spannungspegel aufweist. Andereand then the two operands are added together like a low voltage level. Other

bei der binären Addieroperation. Steuersignale, die der Zentraleinheit ZE zugeleitetin the binary adding operation. Control signals that are fed to the central unit ZE

Diese Verwendung der »überschüssigen 6« am 15 werden, weisen bei der Ausführung einer gegebenenThis use of the "excess 6" on the 15th will indicate when executing a given

B-Eingang der Zentraleinheit ZE bei Dezimalopera- Operation denselben Zustand auf ohne RücksichtB input of the central unit ZE in the case of decimal operation, the same status regardless of

tionen hat zur Folge, daß der logische Ausdruck für darauf, ob die Zentraleinheit ZE dezimal oder binärfunctions has the consequence that the logical expression for whether the central unit ZE is decimal or binary

den Dezimalübeftrag dem Übertrag bei binären Ope- arbeiten soll. Für eine Addieroperation regulärerthe decimal amount to carry over with binary operations. More regular for an add operation

rationen gleicht, und ermöglicht es dem binären Zahlen im Dezimalsystem hat also das Signal auf derrations equals, and allows the binary numbers in the decimal system so has the signal on the

Addierwerk, Dezimaloperationen auszuführen, ohne 20 Leitung 62 (DEZ) einen hohen und das Signal aufAdder to perform decimal operations without 20 line 62 (DEC) high and the signal on

daß Änderungen daran nötig sind. Nachdem die bei- Leitung 4 (HEX) einen niedrigen Pegel, während diethat changes to it are necessary. After the at line 4 (HEX) has a low level, while the

den Gruppen zu je vier Bits des Operanden A parallel Signale auf allen anderen Steuerleitungen der Zentral-the groups of four bits each of the operand A parallel signals on all other control lines of the central

zu den beiden entsprechenden Gruppen zu je-vier Bits einheit ZE den gleichen Pegel aufweisen, wie dasto the two corresponding groups of four bits unit ZE each have the same level as that

des Operanden B addiert worden sind, wird in jedem oben für das Addieren regulärer binärer Zahlen be-of the operand B are added in each of the above for adding regular binary numbers.

Falle, wo die Addition einer 4-Bit-Gruppe im Ope- 25 schrieben worden ist.Case where the addition of a 4-bit group has been written in the opera- 25.

Hierzu 4 Blatt ZeichnungenFor this purpose 4 sheets of drawings

Claims

Claim:

Circuit arrangement for operational readiness control the test circuits for the binary decimal adder of a program-controlled data processing system by generating artificial ones Errors characterized by the following Features:

a) two self-holding circuits (201, 220 in Fig. 1) of the following structure are provided: a first AND element (202) with two of the triggering inputs of the self-holding circuit represents the inputs is connected on the output side with an OR gate (203) ".

. the output of which is also the output of the self-retaining formwork and a second one AND gate (206) is fed back to the input of the OR gate (203). where the second input (hold input) the second AND element is supplied with a holding potential for self-holding;

b) the output of a self-holding circuit (220) is via an inverter (232) with the individual digits of the adder, the output of the others (201) via an inverter (210) connected to the decimal correction unit of the adder unit;

c) the release inputs of both self-holding circuits are connected via a first AND element (Kd) and their hold inputs via a further AND element (K 13) to the outputs of a read-only memory (FlVS) , which are activated when the "operational readiness control" operation is called up that the output lines of both latches are given a potential which is equivalent to fault conditions;

d) A register (MC) is connected to the outputs of the test circuit and provides an indication if the artificially generated error conditions are not recognized by the test circuits.