DE1499191C3

DE1499191C3 - Electronic device for a data processing system

Info

Publication number: DE1499191C3
Application number: DE19651499191
Authority: DE
Inventors: Walter R Canton; Oliari Louis G Brockton; Mass. Lethin (V.StA.)
Original assignee: Honeywell Inc
Current assignee: Honeywell Inc
Priority date: 1964-05-04
Filing date: 1965-04-29
Publication date: 1977-12-15

Description

Die Erfindung betrifft eine elektronische Einrichtung für eine Datenverarbeitungsanlage zur Datenübertragung zwischen mindestens einem peripheren Cieriit und einem Hauptspeicher mit einem zumindest zwei Register aufweisenden Steuerspeicher deren Inhalt zur Feststellung der Speicherplätze von Daten im Hauptspeicher verwendet wird.The invention relates to an electronic device for a data processing system for data transmission between at least one peripheral memory and a main memory with at least one two registers having control memory their content to determine the storage locations of data in Main memory is used.

Datenverarbeitungsanlagen enthalten zumeist einen ein Steuerteil aufweisenden zentralen Verarbeilungsteil, ein Rechenwerk und einen Speicher mit hoher Arbeitsgeschwindigkeit, der der Steuereinheit und den Rechenwerken des zentralen Verarbeitungsteils zur Verfügung steht. Den zentralen Verarbeitungsteil wiederum umgeben Ein- und Ausgabekanäle, die zu Peripheriegeräten führen. Solche Peripheriegeräte können z. B. Kartenleser zum Eingeben von Eingangsdaten, Massenspeicher wie Magnetband- und Trommelspeicher zum Speichern großer Datenmengen und Drucker zum Ausgeben visuell lesbarer Ergebnisse der Datenverarbeitungsanlage sein.Data processing systems usually contain a central processing part having a control part, an arithmetic unit and a memory with high operating speed, that of the control unit and is available to the arithmetic units of the central processing section. The central processing part in turn surround input and output channels that lead to peripheral devices. Such peripherals can e.g. B. Card reader for entering input data, mass storage devices such as magnetic tape and Drum memory for storing large amounts of data and printer for outputting human-readable results the data processing system.

Allgemein besteht bei derartigen Datenverarbeitungsanlagen der Wunsch, daß die Datenverarbeitung schritthaltend mit den an den Ein- und Ausgabegeräten anfallenden Daten geschieht. Dabei ist hinderlich, daß es meist nicht nur unbekannt ist, wann ein Datenaustausch zwischen den einzelnen Peripheriegeräten und dem zentralen Verarbeitungsteil stattfinden wird, und daß auch die Datenverarbeitungsgeschwindigkeit des zentralen Verarbeitungsteils vielfach von der Arbeitsgeschwindigkeit der Peripheriegeräte stark abweicht. In general, there is a desire in such data processing systems that the data processing happens in step with the data generated by the input and output devices. It is a hindrance that it is usually not only unknown when a data exchange between the individual peripheral devices takes place and the central processing part will take place, and that also the data processing speed of the central processing part often deviates significantly from the operating speed of the peripheral devices.

Um nun die Datenverarbeitung der Peripheriegeräte besser an die Datenverarbeitung des zentralen Verarbeitungsteils anpassen zu können, wurde in der deutschen Auslegeschrift 1118 506 vorgeschlagen den Hauptspeicher in mehrere Teilspeicher zu unterteilen, so daß ein- oder mehrere Teilspeicher jeweils einem peripheren Gerät zugeordnet werden können. Vorteilhaft bei einer derartigen Ausgestaltung einer Datenverarbeitungsanlage ist es, daß nunmehr mehrere Peripheriegeräte mit dem Hauptspeicher gleichzeitig in Verbindung treten können, so daß die Arbeitsgeschwindigkeit des Hauptspeichers gut genutzt werden kann. Allerdings setzt ein derartiger Aufbau einer Datenverarbeitungsanlage eine Vielzahl von Ablaufsteuereinrichtungen voraus, welche die Verarbeitung der zwischen einem Teilspeicher und einem Peripheriegerät auszutauschenden Daten festlegen. Stark vereinfacht ausgedrückt wird also ein großer Rechner in viele kleine Rechner unterteilt, von denen jeweils ein kleiner Rechner einem Peripheriegerät zugeordnet werden kann. Ein derartiger Rechner ist daher relativ aufwendig, wobei immer noch nicht dieTo now the data processing of the peripheral devices better to the data processing of the central To be able to adapt the processing part was suggested in the German Auslegeschrift 1118 506 to subdivide the main memory into several sub-memories, so that one or more sub-memories each can be assigned to a peripheral device. Advantageously in such a configuration a Data processing system is that now several peripheral devices with the main memory at the same time can connect so that the working speed of the main memory is well used can be. However, such a structure of a data processing system requires a large number of Sequence control devices, which the processing of between a partial memory and a Specify peripheral device data to be exchanged. To put it very simply, it becomes a large one Computer divided into many small computers, each of which has a small computer assigned to a peripheral device can be. Such a computer is therefore relatively complex, but still not the

Schwierigkeiten behoben worden, die sich durch die unterschiedliche Arbeitsgeschwindigkeit des zentralen Verarbeitungsteils und der Peripheriegeräte ergeben. Difficulties caused by the result in different operating speeds of the central processing part and the peripheral devices.

Um dieses Problem zu lösen wurde eine Datenverarbeitungsanlage vorgeschlagen, die eine Steuereinheit besitzt, durch welche nacheinander eine Anzahl von mit den Peripheriegeräten verbundenen Anforderungsleitungen abgetastet werden, um somit em Signal festzustellen, daß ein Datenverarbeitung benötigendes Peripheriegerät kennzeichnet. Es handelt sich dabei um ein Verfahren, dessen grundlegendes Prinzip in der Elektronischen Rundschau 1957 Nr. 11 auf den Seiten 337 bis 339 beschrieben ist. Zwar wird nun durch die nacheinander erfolgende Abtastung der Peripheriegeräte der Aufbau der Datenverarbeitungsanlage stark vereinfacht, die eigentliche Anpassung der Arbeitsgeschwindigkeiten des zentralen Verarbeitungsteils an die Peripheriegeräte wird aber erst durch sogenannte Pufferspeicher erreicht. Zusätzlich muß jedes der Peripheriegeräte ein einzeln zugeordnetes Adressenregister besitzen, um die richtige Stelle des Speicherplatzes des Hauptspeichers mit hoher Arbeitsgeschwindigkeit ansteuern zu können.To solve this problem, a data processing system was created proposed that has a control unit through which successively a number are scanned by request lines connected to the peripheral devices, thus emitting a signal determine that a peripheral device in need of data processing indicates. It is about about a process, the basic principle of which is in the Electronic Rundschau 1957 No. 11 on the Pages 337 to 339 is described. It is true that the peripheral devices are scanned one after the other the structure of the data processing system is greatly simplified, the actual adaptation the working speed of the central processing part to the peripheral devices is only achieved by so-called buffer storage. In addition, each of the peripheral devices must have an individually assigned Possess address registers to the correct location of the memory space of the main memory with high operating speed to be able to drive.

Bei einem nach dem oben beschriebenen Prinzip aufgebauten System muß z. H. bei der Verarbeitung eines Druckbefehls die Adresse des ersten Zeichens, welches aus dem Hauptspeicher gelesen werden soll, in das dem Drucker zugeordnete Adressenregister eingeschrieben werden. Heim Auslesen jedes Wortes oder Zeichens aus dem Hauptspeicher, wird die Adresse des zugeordneten Adressenregisters durch eine Einheit modifiziert, so daß das Adressenregister den Speicherplatz des nächsten zu übertragenden Zeichens angibt. Auf diese Weise kann ein Block von z. B. 120 zu druckenden Zeichen aus einem Bereich des Hauptspeichers in einen dem Drucker zugeordneten Pufferspeicher übertragen werden.In a system constructed according to the principle described above, z. E.g. when processing a print command, the address of the first character which is to be read from the main memory is written into the address register assigned to the printer. After reading out each word or character from the main memory, the address of the associated address register is modified by a unit so that the address register indicates the storage location of the next character to be transferred. In this way a block of e.g. B. 120 characters to be printed are transferred from an area of the main memory into a buffer memory assigned to the printer.

Ein solcher Pufferspeicher ist besonders dann von Bedeutung, wenn als Drucker ein sogenannter Zeilendrucker verwendet wird, der eine Zeile von gleichen Zeichen über die Fläche einer Trommel verteilt hat. Beim Rotieren der Trommel werden die Zeichen gegenüber einer Anzahl von damit zusammenarbeitenden Druckhämmern in die Druckstellung gebracht und die 120 Zeichen der im Pufferspeicher enthaltenen Information werden daraufhin untersucht, ob sie mit der jeweiligen Druckstellung übereinstimmen, so daß der Druckvorgang ausgeführt werden kann.Such a buffer memory is particularly important when a so-called line printer is used as the printer, which has distributed a line of identical characters over the surface of a drum. As the drum rotates, the characters are brought into the printing position with respect to a number of printing hammers cooperating therewith and the 120 characters of the information contained in the buffer memory are examined to see whether they match the respective printing position, so that the printing process can be carried out.

Aus der Druckschrift »Review of Input and Output Equipment used in Computing Systems«, Joint AIEE-IRE-ACM Computer Conference, März 1953, S. 22 bis 30, ist eine Einrichtung der eingangs genannten Art bekannt, bei der das eine der beiden Register als Anfangsadressenregister die Adresse des anfänglich adressierten Speicherplatzes enthält und das andere Register ebenfalls als Adressenregister wirksam ist. Dabei wird die aktuelle Adresse des gerade abzutastenden Speicherplatzes des Hauptspeichers aus der Anfangsadresse des abzutastenden Gebiets des Hauptspeichers und der Anzahl der bereits abgetasteten Speicherplätze dieses Gebiets mittels eines Addiervorgangs in einem Addierer berechnet. Während die Startadresse für das abzutastende Gebiet in einem Anfangsadressenregister eingeschrieben ist, erhält man die Anzahl der von dieser Anfangsadresse an abgetasteten Speicherplätze durch schrittweises Hochzählen des anderen Registers, das zu Beginn der Abtastung des abzutastenden Gebietes zurückgestellt wird. Bei einer derartigen Ausgestaltung der eingangs genannten Einrichtung werden zwar die vorhandenen Baugruppen (Befehlsregister, Addierer) einer Datenverarbeitungseinrichtung vorteilhaft zur Adressenbildung ausgenutzt, dagegen wird, wie auch bei den anderen schon weiter oben erläuterten bekannten Systemen, zur Datenübertragung zwischen einem peripheren Gerät und der Datenverarbeitungsanlage ein Pufferspeicher benötigt. Bei dieser bekannten Einrichtung ist auch keine Möglichkeit zur wiederholten Abtastung einzelner Gebiete des Hauptspeichers vorgesehen. From the publication "Review of Input and Output Equipment used in Computing Systems", Joint AIEE-IRE-ACM Computer Conference, March 1953, pp. 22 to 30, a device of the type mentioned is known in which one of the two registers contains the address of the initially addressed memory location as the start address register and the other register also acts as the address register. The current address of the memory location to be scanned in the main memory is calculated from the start address of the area of the main memory to be scanned and the number of memory locations already scanned in this area by means of an adding process in an adder. While the start address for the area to be scanned is written in a start address register, the number of memory locations scanned from this start address is obtained by incrementally counting up the other register, which is reset at the beginning of the scanning of the area to be scanned. In such a configuration of the device mentioned at the beginning, the existing assemblies (command register, adders) of a data processing device are advantageously used to generate addresses Buffer memory required. In this known device, there is also no possibility of repeated scanning of individual areas of the main memory.

Aufgabe der Erfindung ist, eine elektronische Ein-The object of the invention is to provide an electronic input

richtung der eingangs angegebenen Art zu schaffen, durch weiche wiederholte Abtastvorgänge zur Verarbeitung einer einem Peripheriegerät zugeordneten Datenmenge vorgenommen werden können, und insbesondere eine solche Einrichtung, durch welche dieTo create direction of the type specified by soft repeated scanning for processing an amount of data assigned to a peripheral device can be undertaken, and in particular such a facility through which the

Verwendung von Pufferspeichern weitgehend überflüssig gemacht wird und der Hauptspeicher die Aufgabe eines Pufferspeichers zu übernehmen in die Lage versetzt wird.Use of buffer memories is largely made superfluous and the main memory does the job a buffer memory is enabled.

Die Erfindung geht aus von einer elektronischen Einrichtung für eine Datenverarbeitungsanlage zur Datenübertragung zwischen mindestens einem peripheren Gerät und einem Hauptspeicher mit einem zumindest zwei Register aufweisenden Steuerspeicher, deren Inhalt zur Feststellung der Speicherplätze von Daten im Hauptspeicher verwendet wird, wobei das eine der beiden Register als Anfangsadressenregister die Adresse des anfänglich adressierten Speicherplatzes enthält und das andere Register ebenfalls als Adressenregister wirksam ist.The invention is based on an electronic device for a data processing system Data transfer between at least one peripheral device and a main memory with a at least two registers having control memory, the content of which is used to determine the memory locations of Data in main memory is used, with one of the two registers as the start address register contains the address of the initially addressed memory location and the other register also as Address register is effective.

Die Aufgabe wird erfindungsgemäß dadurch gelöst, daß der Steuerspeicher durch Steuersignale betätigt wird, welche den Übertrag des Inhalts des Anfangsadressenregisters zu dem anderen Register bewirken für den Fall, daß das adressierte Gebiet des Hauptspeichers wiederholt abgetastet werden soll, und welche den Übertrag des Inhalts des anderen Registers in das Anfangsadressenregister bewirken, wenn ein neues Gebiet des Hauptspeichers abgetastet werden soll, daß die Einrichtung jedes Daten von oder für die Speicherplätze enthaltende Signal direkt ohne zeitliche Zwischenspeicherung überträgt und daß die den gerade ausgewählten Speicherplatz im Hauptspeicher angebende Adresse in dem anderen Register gespeichert ist. Da für die Augenblicksadresse und die Anfangsadresse jeweils ein besonderes Register vorhanden ist, steht nach der Abtastung eines Gebiets im Hauptspeicher sowohl die Augenblicksadresse als auch die Anfangsadresse des nachfolgenden Gebiets beliebig lange zur Verfügung, so daß wahlweise das zuletzt abgetastete Gebiet oder das sich daran anschließende durch den erfindungsgemäßen Austausch von Adressen zwischen den Registern unmittelbar adressiert werden können, etwa bei wegen aufgetretener Übertragungsfehler notwendig gewordener Wiederholungen. Da für den Fall einer direkten Verbindung des Peripheriegerätes mit dem Hauptspeicher durch die erfindungsgemäße Merkmalskombination sowohl die Anfangsadresse eines zu verarbeitenden Datenblocks als auch die Adresse der augenblicklich zu verarbeitenden Daten angegeben werden kann, ist der Hauptspeicher nunmehr in der Lage, die Aufgaben zu übernehmen, die The object is achieved according to the invention in that the control store is actuated by control signals which cause the content of the start address register to be transferred to the other register in the event that the addressed area of the main memory is to be repeatedly scanned, and which transfer the content of the other Register in the start address register, when a new area of the main memory is to be scanned, that the device transmits any data from or for the memory locations containing signal directly without temporary storage and that the address indicating the currently selected memory location in the main memory is stored in the other register . Since there is a special register for the current address and the start address, both the current address and the start address of the following area are available for any length of time after an area has been scanned in the main memory, so that either the area scanned last or the area following it through the exchange of addresses according to the invention between the registers can be addressed directly, for example in the case of repetitions that have become necessary because of transmission errors that have occurred. Since both the start address of a data block to be processed and the address of the data to be processed at the moment can be specified for the case of a direct connection between the peripheral device and the main memory, the main memory is now able to take on the tasks that

gewöhnlich einem Pufferspeicher zufallen. Besonders vorteilhaft ist dabei, daß die Adressen in den beiden Registern beliebig lang gespeichert bleiben können, wohingegen dies bei einer Berechnung der Adressen durch einen Addierer in der Zwischenzeit für die Datenverarbeitungsanlage ausfällt.usually fall to a buffer tank. It is particularly advantageous that the addresses in the two Registers can be stored for as long as desired, whereas this is the case when calculating the addresses fails by an adder in the meantime for the data processing system.

Eine Übertragung von Informationen zwischen dem Hauptspeicher und einem einzelnen der zugeordneten Peripheriegeräte kann durch das Programmierwerk ausgelöst werden, welches einen der Übertragungs- und Leseschreibkanäle dem Betrieb eines einzelnen Peripheriegerätes zuordnet.A transfer of information between main memory and a single one of the associated Peripheral devices can be triggered by the programming unit, which uses one of the transmission and assign read / write channels to the operation of a single peripheral device.

In vorteilhafter Ausgestaltung der Erfindung empfiehlt es sich, daß ein Hilfsregister vorgesehen ist, in welchem in Folge eines Änderungsbefehles durch schrittweise Erhöhung oder Erniedrigung nacheinander folgende Adressen für die in dem Hauptspeicher gespeicherten Informationen erzeugt werden. Auf diese Weise ist es möglich, in sehr einfacher Weise die Adressen der aus dem Hauptspeicher zu entnehmenden Informationen zusammenzustellen. Die Speicherplätze werden dabei vorteilhafterweise, müssen aber nicht unbedingt nebeneinander liegen, da durch Modifikation des Ausgangssignals des Hilfsregisters auch Adressen für weiter voneinander entfernt liegende Speicherplätze gewonnen werden können. Dabei empfiehlt es sich in Weiterbildung der Erfindung die schrittweise Erhöhung oder Erniedrigung digitaler Adressen durch von einem peripheren Gerät abgegebene Signale auszulösen. Auf diese Weise wird die Adressenbildung mit dem Datenbedarf des peripheren Gerätes synchronisiert.In an advantageous embodiment of the invention, it is recommended that an auxiliary register is provided in which as a result of a change order by gradually increasing or decreasing it one after the other the following addresses are generated for the information stored in the main memory. on in this way it is possible, in a very simple manner, to take the addresses from the main memory Gather information. The storage locations will advantageously have to be but not necessarily next to each other, because by modifying the output signal of the auxiliary register addresses for memory locations that are further apart can also be obtained. In a further development of the invention, it is advisable to increase or decrease the digital value step by step Trigger addresses by signals emitted by a peripheral device. That way will the address generation is synchronized with the data requirements of the peripheral device.

Für die Aufgabe ergibt sich eine besonders günstige Lösung, wenn das durch den Inhalt des anderen Registers bestimmte Feld eine variable Länge aufweist und durch Steuersignale in Verbindung mit dem Zeichen am Feldende definiert ist, auf welche der Steuerspeicher anspricht.There is a particularly favorable solution for the task if this is achieved through the content of the other register certain field has a variable length and by control signals in connection with the character at the end of the field is defined to which the control memory responds.

Eine besonders vorteilhafte Wirkungsweise der erfindungsgemäßen Einrichtung ist dadurch gegeben, daß zur Datenübertragung zwischen dem Hauptspeicher und einer Mehrzahl peripherer Geräte längs einer gemeinsamen Mehrfachleitung der Steuerspeicher eine Mehrzahl zeitgestaffelter Kanäle definiert, welche er einen Anschluß zum Hauptspeicher benötigenden peripheren Gerät zuordnet und, daß jedem der zeitgestaffelten Kanäle in dem Steuerspeicher zwei Register zugeordnet sind. Durch dieses modifizierte Zeitmultiplexverfahren läßt sich eine weitgehende Angleichung der Arbeitsgeschwindigkeit der peripheren Geräte an den zentralen Verarbeitungsteil erreichen, da die einzelnen peripheren Geräte erst dann mit dem Hauptspeicher verknüpft werden können, wenn diese zur Datenaufnahme oder Datenabgabe bereit sind.A particularly advantageous mode of operation of the device according to the invention is given by that for data transfer between the main memory and a plurality of peripheral devices along a common multiple line the control store defines a plurality of time-staggered channels, which he assigns a connection to the peripheral device that requires the main memory and that each of the time-staggered channels in the control store are assigned two registers. Modified by this Time division multiplexing allows the working speed of the peripheral to be adjusted to a large extent Devices to the central processing part, since the individual peripheral devices only then can be linked to the main memory if this is for data acquisition or data output to be ready.

Weitere vorteilhafte Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.Further advantageous refinements of the invention emerge from the subclaims.

Durch Anwendung der vorbeschriebenen Technik ist es möglich, eine Datenverarbeitungsanlage aufzubauen, bei der die Übertragung aufeinanderfolgender Zeichen durch eine Information zwischen einem Bereich des Hauptspeichers und irgendeinem einer Mehrzahl von Peripheriegeräten über einen gemeinsamen Verteilungskreis im Zeitmultiplex möglich ist. Eine solche Datenübertragung kann ausgeführt werden, ohne daß eine zwischenzeitliche Übertragung an einen getrennten Zeichenbereich des Hauptspeichers oder eine gepufferte Eingabe an das programmierte Peripheriegerät mit ig isi. Außerdem bleibt die übertragene Information fin nachfolgende Ahtaslvorgänge jederzeit verfügbar.By using the technology described above, it is possible to set up a data processing system, in which the transmission of successive characters through information between an area of main memory and any of a plurality of peripheral devices via a common Distribution circle in time division multiplex is possible. Such a data transfer can be carried out without an intermediate transfer to a separate character area of the main memory or a buffered input to the programmed peripheral device with ig isi. In addition, the transmitted one remains Information on subsequent events available at any time.

Ein Ausführungsbeispiel der Erfindung wird nachfolgend an Hand der Zeichnungen erläutert Es zeigt Fig. 1 das Blockschaltbild einer Datenverarbeitungsanlage, die die erfindungsgemäße Einrichtung enthält,An embodiment of the invention is shown below explained with reference to the drawings. FIG. 1 shows the block diagram of a data processing system, which contains the device according to the invention,

Fig. 2 eine Darstellung der logischen SchaltkreiseFig. 2 is an illustration of the logic circuits

ίο des Systems der Fig. 1,ίο the system of Fig. 1,

Fig. 3 eine Darstellung der logischen Schaltkreise einer peripheren Steuereinheit des Systems der Fig. 1,Fig. 3 is an illustration of the logic circuits a peripheral control unit of the system of FIG. 1,

Fig. 4 eine Darstellung der logischen Schaltkreise zur Ansteuerung der peripheren Steuereinheit der Fig. 3,Fig. 4 is an illustration of the logic circuits for controlling the peripheral control unit of FIG. 3,

Fig. 5a und 5b Zeitdiagramme, die die Ableitungs- und Durchführungszyklen der peripheren Datenübertragungsbefehle darstellen.5a and 5b are timing diagrams showing the derivation and represent execution cycles of the peripheral data transfer commands.

In der Fig. 1 ist ein elektronisches Datenverarbeitungssystem gezeigt, das gemäß dem Prinzip der Erfindung aufgebaut ist und einen zentralen Verarbeitungsteil mit einem Speicherteil 10 und einem Rechenwerk 11 enthält. Ein Taktgenerator 12 erzeugt Taktimpulse, um alle Einheiten des Systems miteinander zu synchronisieren. Die Verarbeitung von Befehlen innerhalb des zentralen Vcrarbeitungstcils geschieht in der für solche Einrichtungen üblichen Weise. Es ist z. B. üblich, dem zentralen Verarbcitungsteil eine Mehrzahl von Peripheriegeräten zuzuordnen, zwischen denen und dem übrigen Teil des Systems Daten in beiden Richtungen übertragen werden. Solche Peripheriegeräte sind z. B. Magnetspeichereinheiten, Kartenleser und Kartenlocher, Einheiten mit direktem Zugriff, dazwischen geschaltete Trommelspeicher, Übertragungseinrichtungen und eine Vielzahl von anderen speziellen Einheiten. In dem beschriebenen Ausführungsbeispiel ist ein peripheres Zwischenglied 13 vorgesehen, um im Betrieb den Speicherteil 10 und das Rechenwerk 11 mit einer Mehrzahl von peripheren Steuereinheiten 14 bis 21 zu verbinden, die wiederum die Arbeitsabläufe der zugeordneten Peripheriegeräte 22 bis 29 steuern. Diese Peripheriegeräte sind in der Lage, verschiedene Signale zu erzeugen, die dem zentralen Verarbeitungsteil übermittelt werden und die Art der Anforderung anzeigen.In Fig. 1 is an electronic data processing system shown, which is constructed according to the principle of the invention and a central processing part with a memory part 10 and an arithmetic unit 11 contains. A clock generator 12 generates Clock pulses to synchronize all units of the system with one another. The processing of commands within the central processing unit takes place in the usual way for such facilities Wise. It is Z. B. usual to assign a plurality of peripheral devices to the central processing part, transfer data in both directions between them and the rest of the system will. Such peripherals are e.g. B. Magnetic storage units, card readers and card punches, Units with direct access, intermediate drum storage, transmission facilities and a variety of other special units. In the described embodiment is a peripheral intermediate member 13 is provided to the memory part 10 and the arithmetic logic unit 11 with during operation to connect a plurality of peripheral control units 14 to 21, which in turn control the work processes of the control associated peripheral devices 22 to 29. These peripherals are capable of various Generate signals that are transmitted to the central processing part and the type of request Show.

Nachfolgend sollen nun im einzelnen die verschiedenen Teile eines bevorzugten Ausführungsbeispiels der vorliegenden Erfindung beschrieben werden. Die Fig. 1 zeigt außerdem noch einen Hauptspeicher 30 mit den zugeordneten Leseverstärkern. Der Speicherteil kann z. B. aus einem Koinzidenzferritkernspeicher mit mehreren Ebenen bestehen.The various parts of a preferred exemplary embodiment will now be described in detail below of the present invention will be described. 1 also shows a main memory 30 with the assigned sense amplifiers. The storage part can e.g. B. from a coincidence ferrite core memory consist of several levels.

Von einem Steuerspeicher 32 und den zugeordneten Leseverstärkern erfolgt der Zugriff zu dem Hauptspeicher 30 mittels eines mehrstufigen Hauptspeicheradressenregisters 34, das die Adresse eines Speicherplatzes innerhalb des Speichers anzeigt. Außerdem ist noch ein Hilfsregister 36 vorgesehen, dessen Aufgabe es ist, den Inhalt des Hauptspeicheradressenregisters 34 entweder unverändert oder um einen bestimmten Teil erhöht oder erniedrigt an einen bezeichneten Bereich des Steuerspeichers 32 zu übertragen. Über ein lokales Register 35, das außerdem die Prüfinformation für die einzugebende Information erzeugt und die ausgegebene Information wieder prüft, gelangt Information in die durch das Hauptspei-The access to the takes place from a control store 32 and the assigned sense amplifiers Main memory 30 by means of a multi-level main memory address register 34 which contains the address of a Memory space within the memory. In addition, an auxiliary register 36 is also provided, the The task is to keep the contents of the main memory address register 34 either unchanged or to be changed to transfer a certain part increased or decreased to a designated area of the control memory 32. Via a local register 35, which also contains the test information for the information to be entered generated and checked the output information again, information gets into the main memory

chcradressenrcgisier 34 angegebenen Speicherplätze oder wird aus diesen abgezogen.chcradressenrcgisier 34 specified memory locations or is deducted from these.

Der Sleuerspeieher 32 enthüll eine Mehrzahl von mehrstufigen Speicherregistern, von denen jedes die zu den verschiedenen Programmbcfehlcn gehörenden Informationen speichert. In dieser Weise werden alle Programmbefehle über ilen Sleuerspeieher verarbeitet, tier die Auswahl, Auswertung und Ausführung in der richtigen Reihenfolge vornimmt. Bei der Ausführung solcher Funktionen koordiniert der Steuerspeicher 32 die verschiedenen Vorgänge des Datenemplangs, der Umspcicherung innerhalb des zentralen Verarbeitungsteils und tier Übertragung von verarbeiteten Daten in die verschiedenen Peripheriegeräte miteinander.The memory storage 32 reveals a plurality of multi-level storage registers, each of which is the stores information related to the various program errors. In this way everyone will Program commands processed via ilen Sleuerspeieher, tier the selection, evaluation and execution in the correct order. The control store coordinates the execution of such functions 32 the various processes of data copying and storage within the central Processing part and tier transfer of processed data to the various peripheral devices together.

In dem beschriebenen Ausführungsbeispiel der Erfindung enthält der Steuerspeicher einen Kernspeicher mit linearer Auswahl, der aus sechzehn individuell ansteuerbaren Steuerregistern besteht. Die Anzahl der zur Verfügung stehenden Register schwankt je nach dem Systemaufbau. Obwohl der Steuerspeicher ■\ 32 die Adressierung von sechzehn Speicherplätzen zuläßt, werden in der nachstehenden Tabelle nur elf solcher Plätze als benutzt angegeben. Diese elf Register enthalten A- und B-Adressenregister, Reihenfolge- und Zwischenreihcnfolgeregister sowie Adressenregistcr und Anfangsadressenregister, die jedem der verschiedenen Leseschreibkanäle zugeordnet sind.In the described embodiment of the invention, the control store contains a core memory with linear selection consisting of sixteen individually controllable control registers. The number the available register varies depending on the system structure. Although the tax store ■ \ 32 the addressing of sixteen memory locations allows, only eleven such locations are indicated as used in the table below. These eleven registers contain A and B address registers, sequence and intermediate sequence registers and address registers and starting address registers associated with each of the various read-write channels are.

Die verschiedenen Register des Steuerspeichers 32The various registers of the control store 32

1. A-Adressenrcgister1. A address register

2. B-Adressenregister2. B address register

3. Reihenfolgeadressenregister3. Sequence address register

4. Zwischenreihenfolgcadressenregister4. Intermediate sequence address register

5. Adressenregister des Lesesehreibkanals 15. Address register of read / write channel 1

6. Anfangsadressenregister des Lesesehreibkanals 1 6. Start address register of read / write channel 1

7. Adressenregister des Lesesehreibkanals 27. Address register of read / write channel 2

8. Anfangsadressenregister des Lesesehreibkanals 28. Start address register of read / write channel 2

9. Adressenregister des Lesesehreibkanals 39. Address register of the read / write channel 3

10. Anfangsadressenregister des Leseschreibka-J nals 310. Start address register of read / write channel 3

11. Die durch OP benutzte Arbeitsadresse
Diese Mehrzahl von Speicherplätzen innerhalb des11. The work address used by the OP
This plurality of storage locations within the

Steuerspeichers 32 wird über ein Adressenregister 38 des Steuerspeichers angesteuert. Dem Steuerspeicher werden entweder von dem Hilfsregister 36 oder dem Rechenwerk 11 mit Hilfe eines speziellen Hilfsregisters 40 Informationen übertragen. Zusätzlich kann der Steuerspeicher jedes der in ihm gespeicherten Worte in das Adressenregister 34 des Hauptspeichers zu dessen Steuerung übertragen.Control store 32 is controlled via an address register 38 of the control store. The tax store are either from the auxiliary register 36 or the arithmetic unit 11 with the help of a special auxiliary register 40 Transferring information. In addition, the control store can store any of the Transfer words into the address register 34 of the main memory for its control.

Das Rechenwerk 11 der Fig. 1 besteht im wesentlichen aus einem Addierer 42, der sowohl binäre als auch dezimale Operationen ausführen kann. Ein solches Register ist z.B. in dem Buch von R. K. Richard, Titel »Arithmetic Operations in Digital Computers«, D. van Nostrand Company, 1955, beschrieben. Zwei Operandenspeicherregister 44 und 46 sind mit dem Eingang des Addierers 42 verbunden und dienen während der Verarbeitung der Programmbefehle zur Speicherung der A- und B-Operanden. Außerdem sind zwei zusätzliche Register 48 und 50 vorgesehen, um den Operationscode und den Operationscodemodifizierer zu speichern. Der Operationscode wird nachfolgend nur noch als OP-Code bezeichnet und gibt die durch den Befehl bewirkte Grundoperation an. Der OP-Codemodifizierer oder das Variantenzeichen wird dazu benutzt, die durch den OP-Code angegebene Definition zu erweitern.The arithmetic unit 11 of FIG. 1 essentially consists an adder 42 which can perform both binary and decimal operations. One such Register is e.g. in the book by R. K. Richard, title »Arithmetic Operations in Digital Computers ", D. van Nostrand Company, 1955. Two operand storage registers 44 and 46 are connected to the input of the adder 42 and are used during the processing of the program instructions for storing the A and B operands. There are also two additional registers 48 and 50 are provided to store the opcode and the opcode modifier. The opcode is only referred to as OP code in the following and gives the one caused by the command Basic operation. The OP code modifier or the variant character is used to denote the by to expand the definition given in the OP code.

Das Rechenwerk 11 enthält außerdem ein spezielles Register 52 zur Taktgabe und zum Erzeugen des Folgezyklus, das zusammen mit der Markierung des Rechenwerkes selbst markiert wird. Mit Bezug auf die vorliegende Erfindung muß bemerkt werden, daß bei der Verarbeitung eines zu einem Peripheriegerät gehörenden Programmbefehls das Rechenwerk dazu benutzt wird, die Art des Befehls anzuzeigen und die damit verbundenen Parameter anzugeben. Der Betrieb des Rechenwerks 11 ist wiederum mit dem Be-The arithmetic unit 11 also contains a special register 52 for timing and generating the Follow-up cycle, which is marked together with the marking of the calculator itself. With reference to the In the present invention, it should be noted that when processing a peripheral associated with a Program command the arithmetic unit is used to display the type of command and the specify associated parameters. The operation of the arithmetic unit 11 is in turn dependent on the

*5 trieb des peripheren Zwischengliedes 13 und den zugeordneten Peripheriegeräten derart synchronisiert, daß letzteren bei der Verarbeitung eine Priorität eingeräumt wird. Die Aufteilung der Speicherzyklusintervalle zwischen dem Rechenwerk 11 des zentralen Verarbeitungsteils und den Peripheriegeräten 22 bis 29 ist derart, daß dann, wenn für einen einzelnen Leseschreibkanal Anforderungen von den Peripheriegeräten vorliegen, das Rechenwerk während eines solchen Zeitzyklus nicht in Betrieb ist. Das Register 52* 5 drove the peripheral link 13 and the associated Peripherals synchronized in such a way that the latter is given priority in processing will. The division of the storage cycle intervals between the arithmetic unit 11 of the central Processing part and the peripheral devices 22 to 29 is such that if for a single read-write channel There are requests from the peripheral devices, the arithmetic unit during such Time cycle is not in operation. Register 52

^a5 zur Taktgabe und zum Erzeugen der Zeitfolge ist also nur dann in Betrieb, wenn ein bestimmter, dem Leseschreibkanal zugeordneter Zeitintervall von keinem der Peripheriegeräte belegt ist. ^a 5 for clocking and generating the time sequence is therefore only in operation when a specific time interval assigned to the read / write channel is not occupied by any of the peripheral devices.

Das zur Arithmetik gehörende spezielle Register 52 zur Taktgabe und zum Erzeugen der Zeitfolge ist zusammen mit dem OP-Coderegister 48 und dem OP-Codemodifizierer-Register 50 mit einer Unterbefehlsdecodiereinheit 51 verbunden. Der Unterbefehlsdecodierer 51 ist wiederum mit dem Addierer 42 sowie mit dem peripheren Zwischenglied 13 und dem Speicherteil 10 verbunden, um den Betriebsablauf während der Verarbeitungszeit eines Befehls festzulegen. The special register 52 belonging to the arithmetic for clocking and for generating the time sequence is together with the OP code register 48 and the OP code modifier register 50 with a sub-instruction decoding unit 51 connected. The subcommand decoder 51 is in turn connected to the adder 42 and to the peripheral intermediate element 13 and the Memory part 10 connected to determine the operational sequence during the processing time of an instruction.

Die verschiedenen, dem Speicherteil 10 und dem Rechenwerk 11 zugeordneten Operationsregister können in der Form von in Serie geschalteten bistabilen Stufen mit entsprechenden Kopplungskreisen zwischen den Stufen bestehen, so daß die Register in Serie arbeiten können.The various operation registers assigned to the memory part 10 and the arithmetic logic unit 11 can in the form of series-connected bistable stages with corresponding coupling circuits between the stages so that the registers can work in series.

Wird optimale Arbeitsgeschwindigkeit gewünscht, so können die Register im Parallelbetrieb arbeiten, wobei die entsprechenden Stufen gleichzeitig ausgewertet werden. In diesem Falle sind die Register etwa so aufgebaut, wie es in dem obengenannten Buch vonIf optimal working speed is required, the registers can work in parallel, whereby the corresponding levels are evaluated at the same time. In this case the registers are about structured as it is in the above-mentioned book by

R. K. Richard angegeben wurde.R. K. Richard was specified.

Die Möglichkeit der vorliegenden Einrichtung, gleichzeitig das gespeicherte Programm zu verarbeiten und eine Mehrzahl von Peripheriegeräten zu bedienen, kommt hauptsächlich daher, daß das periphere Zwischenglied 13 vorgesehen ist. Dieses periphere Zwischenglied 13 besteht im wesentlichen aus einem Speicherzyklusverteiler, dessen Speicherzyklus aus einer vorbestimmten Anzahl von Unterintervallen besteht.The ability of the present facility to process the stored program at the same time and to operate a plurality of peripheral devices is mainly due to the fact that the peripheral Intermediate member 13 is provided. This peripheral intermediate member 13 consists essentially of one Memory cycle distributor whose memory cycle consists of a predetermined number of subintervals consists.

Der Speicherzyklusverteiler besteht im wesentlichen aus einem zyklisch arbeitenden Folgekreis, der nacheinander jeden einer Mehrzahl von programmgesteuerten Leseschreibkanälen einem Teil eines Arbeitszyklus zuordnet. Der Speicherzyklusverteiler kann aus einem mehrstufigen Ringzähler mit einer Anzahl von derart angeschlossenen bistabilen Stufen bestehen, daß jeweils zu jedem Zeitpunkt eine der bistabilen Stufen sich im gesetzten Zustand befindet.The memory cycle distributor essentially consists of a cyclically operating sequence circuit, the one after the other each of a plurality of program-controlled read / write channels for a part of a work cycle assigns. The memory cycle distributor can consist of a multi-stage ring counter with a Number of bistable stages connected in such a way that each time one of the bistable stages is in the set state.

709 650/6709 650/6

I 499 191I 499 191

ίοίο

Die Fig. 2 zeigt eine spezielle Einrichtung eines peripheren Zwischengliedes mit einem Speicherzyklusverteiler, der gemäß dem Prinzip der vorliegenden Erfindung aufgebaut ist. Der Speicherzyklusverteiler der Fig. 2 besteht aus einem dreistufigen Ringzähler 56. Die Taktsignale des Taktgenerator 12 werden zur Ansteuerung des Ringzählers 56 benutzt, so daß der gesetzte Zustand automatisch in zeitgerechter Weise von der ersten Stufe zu den nachfolgenden Stufen gelangt, so daß drei zeitgestaffelte Signale an den Kanalabfrageleitungen FDl, FDI und FD3 an den Ausgängen der entsprechenden Zählerstufen erzeugt werden.Fig. 2 shows a special device of a peripheral intermediate member with a memory cycle distributor, which is constructed according to the principle of the present invention. The memory cycle distributor of FIG. 2 consists of a three-stage ring counter 56. The clock signals of the clock generator 12 are used to control the ring counter 56, so that the set state is automatically timed from the first stage to the following stages, so that three time-staggered signals are generated on the channel interrogation lines FDl, FDI and FD3 at the outputs of the corresponding counter stages.

Das periphere Zwischenglied 13 enthält außerdem den einzelnen Leseschreibkanälen zugeordnete Betriebszustandsanzeiger 58, 60 und 62, die anzeigen, ob ein einzelner Leseschreibkanal gerade belegt ist. Ein solcher Betriebszustandsanzeiger eines Leseschreibkanals kann z. B. aus einer bistabilen Stufe mit einem Setz- und einem Rücksetzeingang sowie den entsprechenden Anzeigemitteln für den Betriebszustand bestehen. Mit den Setzeingängen der Betriebszustandsanzeiger 58, 60 und 62 ist eine Anzahl von UND-Gliedern 64, 66 und 68 verbunden. Die UND-Glieder 64, 66 und 68 werden von Signalen eines Leseschreibkanaldecoders 70 angesteuert, der die Information von den Übertragungsleitungen FOl bis FO6 aufnimmt, um einen bestimmten, von einem Peripheriegerät belegten Leseschreibkanal zu identifizieren. Die UND-Glieder 64, 66 und 68 werden außerdem von einem Steuersignal FGG angesteuert, das anzeigt, daß die Belegungsinformation eines Leseschreibkanals gerade an eine bestimmte periphere Steuereinheit übertragen wird. In gleicher Weise sind die UND-Glieder 72, 74 und 76 über Verzögerungsglieder 80a, 80fr und 80c mit den Rückstelleingängen der Betriebszustandsanzeiger 58,60 bzw. 62 verbunden. Die UND-Glieder 72, 74 und 76 werden außerdem von einem Befehlsendesignal angesteuert, das durch einen Ansprechdecodierer 78 erzeugt wird.The peripheral intermediate element 13 also contains operating status indicators 58, 60 and 62 which are assigned to the individual read / write channels and which indicate whether an individual read / write channel is currently busy. Such an operating status indicator of a read / write channel can, for. B. consist of a bistable stage with a set and a reset input and the corresponding display means for the operating status. A number of AND gates 64, 66 and 68 are connected to the set inputs of the operating status indicators 58, 60 and 62. The AND gates 64, 66 and 68 are driven by signals from a read write channel decoder 70, which receives the information from the transmission lines FO1 to FO6 in order to identify a specific read write channel occupied by a peripheral device. The AND gates 64, 66 and 68 are also controlled by a control signal FGG , which indicates that the occupancy information of a read / write channel is currently being transmitted to a specific peripheral control unit. In the same way, the AND elements 72, 74 and 76 are connected to the reset inputs of the operating status indicators 58, 60 and 62 via delay elements 80a, 80fr and 80c. The AND gates 72, 74 and 76 are also controlled by an end of command signal which is generated by a response decoder 78.

Wie später noch im einzelnen erläutert wird, wird das Befehlsendesignal, das durch den Ansprechdecodierer 78 festgestellt wird, in der peripheren Steuereinheit dann erzeugt, wenn eine Signaldarstellung anzeigt, daß ein bestimmter Datenübertragungsbefehl ausgeführt wurde. Die Übertragung dieser Ansprechsignale durch das periphere Zwischenglied 13 wird durch eines der zeitgestaffelten Signale an den Kanalabfrageleitungen FDl, FDloder FD 3 eingeleitet, das dem entsprechenden, gerade zurückgestellten Leseschreibkanal zugeordnet ist. Da dasselbe Signal in einem der UND-Glieder 72, 74 oder 76 mit dem Ausgangssignal des Ansprechdecodierers 78 verknüpft wird, sind Verzögerungsglieder 80a, 80f> und 80c vorgesehen, damit das Befehlsendesignal synchron zu dem an einer der Kanalabfrageleitungen FDl, FD2 oder FD3 auftretenden Steuersignal ist.As will be explained later in detail, the command end signal, which is detected by the response decoder 78, is generated in the peripheral control unit when a signal representation indicates that a specific data transfer command has been carried out. The transmission of these response signals through the peripheral intermediate member 13 is initiated by one of the time-staggered signals on the channel interrogation lines FDl, FDl or FD 3, which is assigned to the corresponding read / write channel that has just been deferred. Since the same signal is linked in one of the AND elements 72, 74 or 76 with the output signal of the response decoder 78, delay elements 80a, 80f> and 80c are provided so that the command end signal is synchronized with the control signal occurring on one of the channel interrogation lines FD1, FD2 or FD3 is.

Wie bereits in Verbindung mit der Fig. 1 erwähnt wurde, ist das periphere Zwischenglied 13 durch einen gemeinsamen Verteilerkreis 54 im Serienbetrieb mit einer Mehrzahl von peripheren Steuereinheiten 14 bis 21 verbunden. Der gemeinsame Verteilerkreis 54 enthält außerdem eine Anzahl von Datenausgangsleitungen FOl bis FO6 (Fig. 2), die Informationen von dem zentralen Verarbeitungsteil über das periphere Zwischenglied 13 zu den Peripheriegeräten 22 bis 29 übertragen, die den entsprechenden peripheren Steuereinheiten 14 bis 21 zugeordnet sind. In ähnlicher Weise werden die Dateneingangsleitungen F51 bis F56(Fi g. 2) dazu benutzt, Informationen von den Peripheriegeräten 22 bis 29 über die entsprechenden peripheren Steuereinheiten 14 bis 21 (Fi g. 1) und das periphere Zwischenglied 13 zu dem Hauptspeicher 30 zu übertragen. Die Kanalahfrageleitungcn FDl bis FD3 übertragen die Betriebssignalc des Leseschreibkanals von dom peripheren Zwischenglied 13 zu den peripheren Steuereinheiten 14 bis 21, um auf diese Weise ein Spcichcrzykiusunterintervall anzuzeigen, das einer bestimmten und vorbereiteten peripheren Steuereinheit 14 bis 21 zugeordnet ist.As already mentioned in connection with FIG. 1, the peripheral intermediate member 13 is by a common distribution circuit 54 in series operation with a plurality of peripheral control units 14 to 21 connected. The common distribution circuit 54 also includes a number of data output lines FO1 to FO6 (Fig. 2), the information from the central processing part via the peripheral Intermediate member 13 transmitted to the peripheral devices 22 to 29, the corresponding peripheral Control units 14 to 21 are assigned. Similarly, the data input lines F51 to F56 (Fig. 2) are used to collect information from the Peripheral devices 22 to 29 via the corresponding peripheral control units 14 to 21 (Fi g. 1) and the peripheral link 13 to the main memory 30 to transmit. The sewer line lines FDl to FD3 transmit the operating signals of the read / write channel from the peripheral link 13 to the peripheral control units 14 to 21 in order to display a storage cycle sub-interval in this way, which is assigned to a specific and prepared peripheral control unit 14 to 21.

Eine Anzahl von Steucrleitungen FDD, FKK, FGG und FFF wird selektiv in Verbindung mit den Daten-A number of control lines FDD, FKK, FGG and FFF are selectively connected to the data

¹S ausgangslcitungen FOl bis FO6 markiert, um die Art der zu den verschiedenen peripheren Steuereinheiten während der Verarbeitung eines pcripheren Dateniibcrtragungsbcfehls übertragenen Daten zu kennzeichnen. Aiisprechleitungen FRl bis FR3 führen wahlweise codierte Daten über das periphere Zwischenglied 13 zurück, um anzuzeigen, ob ein bestimmtes Peripheriegerät, das dem nachfolgenden Speicherzyklusunterintervall zugeordnet ist, während dieses Unterintervalls eine Verbindung mit dem Hauptspeicher wünscht oder nicht; außerdem wird im ersten Fall die Art der gewünschten Verbindung angezeigt. Zusätzlich sind die Leitungen FTO, FSS. FRR vorgesehen, um Taktsignale zu übertragen, Zustandsprüfungen vorzunehmen und einen Löschvorgang innerhalb der peripheren Steuereinheiten 14 bis ¹ S output lines FO1 to FO6 are marked in order to identify the type of data transmitted to the various peripheral control units during the processing of a peripheral data transmission command. Intercom lines FR1 to FR3 optionally return encoded data via the peripheral link 13 to indicate whether or not a particular peripheral device assigned to the subsequent memory cycle subinterval wants a connection to the main memory during this subinterval; in addition, the type of connection required is displayed in the first case. In addition, the lines FTO, FSS. FRR provided in order to transmit clock signals, to perform state checks and an erase process within the peripheral control units 14 to

21 vorzunehmen.21 to make.

Jede der Steuereinheiten 14 bis 21 ist mit geeigneten Schaltkreisen versehen, um die obengenannten Signale zu empfangen und auszuwerten. Bevor jedoch die Einzelheiten einer peripheren Steuereinheit der Fig. 3 beschrieben werden, erfolgt eine einleitende Beschreibung des oben gekennzeichneten Systems. Das bevorzugte Ausführungsbeispiel der vorliegenden Erfindung enthält eine Zeichenmaschine, in der ein einzelnes Mehr-bit-Zeichen zwischen dem Hauptspeicher und einem bestimmten der PeripheriegeräteEach of the control units 14 to 21 is provided with suitable circuitry in order to generate the above-mentioned signals to receive and evaluate. However, before the details of a peripheral control unit of the 3, there is an introductory description of the system identified above. The preferred embodiment of the present invention includes a drawing engine in which a single multi-bit character between main memory and a specific one of the peripheral devices

22 bis 29 bei jedem der Speicherzyklusunterintervalle übertragen wird. Die Verarbeitung eines Befehls schließt die Übertragung von Daten zwischen dem Hauptspeicher 30 und den Peripheriegeräten 22 bis 29 in zwei Arbeitsschritten ein, d. h. die Zeichen des Befehls werden zuerst von dem Hauptspeicher abgezogen und anschließend erfolgt die Übertragung der Information. Wie bereits erwähnt wurde, wird den Peso ripheriegeräten bei der Verarbeitung eine Priorität eingeräumt, so daß dann, wenn ein Peripheriegerät während eines der Speicherzyklusunterintervalle eine Verbindung mit dem Hauptspeicher 30 wünscht, in der zugeordneten peripheren Steuereinheit ein Anforderungssignal erzeugt und über das periphere Zwischenglied 13 auf den Ansprechleitungen FRl bis FR3 an den zentralen Verarbeitungsteil zurückgeführt wird. Dieses Anforderungssignal wird während des Arbeitszyklus erzeugt, der unmittelbar vor dem Speicherzyklusunterintervall liegt, der dem Leseschreibkanal, auf dem die Übertragung durchgeführt werden soll, zugeordnet ist. Wird ein einem bestimmten Leseschreibkanal zugeordneter Speicherzyklusunterintervall nicht benötigt, so kann diese Zeit dazu benutzt werden, von dem Hauptspeicher 30 ein einzelnes Zeichen eines Programmbefehls abzuziehen. Wie bereits erwährt wurde, wird der periphere Datenübertragungsbefelil (PDT-Befehl) dazu benutzt,22 through 29 is transmitted at each of the memory cycle sub-intervals. The processing of a command includes the transfer of data between the main memory 30 and the peripheral devices 22 to 29 in two steps, ie the characters of the command are first subtracted from the main memory and then the information is transferred. As already mentioned, the Peso peripheral devices are given a priority during processing, so that if a peripheral device wishes to connect to the main memory 30 during one of the memory cycle sub-intervals, a request signal is generated in the associated peripheral control unit and via the peripheral link 13 the response lines FR1 to FR3 is returned to the central processing part. This request signal is generated during the duty cycle immediately prior to the memory cycle sub-interval associated with the read-write channel on which the transfer is to be performed. If a memory cycle subinterval assigned to a specific read / write channel is not required, then this time can be used to subtract a single character of a program command from main memory 30. As already mentioned, the peripheral data transmission command (PDT command) is used to

die Informationsübertragung zwischen dem Hauptspeicher und einem Peripheriegerät durchzuführen. Ein typischer PDT-Befehl sieht etwa folgendermaßen aus: F / A / V / C₁ ... C_n carry out the transfer of information between the main memory and a peripheral device. A typical PDT command looks something like this: F / A / V / C ₁ ... C _n

Hierbei ist F = der OP-Code, der die auszuführende Grundoperation anzeigt,Here F = the OP code that indicates the basic operation to be carried out,

A = das Adressenfeld, das die Anfangsadresse des Operandenfeldes im Hauptspeicher anzeigt, die aus einer Mehrzahl von Zeichen bestehen kann,A = the address field which indicates the starting address of the operand field in main memory, which from can consist of a plurality of characters,

V = das Variantenzeichen, das den OP-Code derart modifiziert, daß die in diesem enthaltene Definition erweitert wird,V = the variant character that defines the OP code in this way modified so that the definition contained in this is expanded,

C₁... C_n = Steuerzeichen, die die zu einem einzelnen Übertragungsvorgang gehörenden Parameter festlegen. *5C ₁ ... C _n = control characters which define the parameters belonging to an individual transmission process. * 5

Bei jedem programmierten Betriebsablauf besteht der erste Schritt darin, dem Speicher den als nächsten durchzuführenden Befehl zu entnehmen. Bei der Verarbeitung eines solchen Befehls werden also die Zeichen des Befehls eines nach dem anderen aus den aufeinanderfolgenden Speicherplätzen des Hauptspeichers in die verschiedenen Operandenregister des zentralen Verarbeitungsteils und in den Steuerspeicher übertragen. Das Ausspeichern eines Befehls wird durch den Befehlsdateninhalt eines durch das Folge- ²S register des Steuerspeichers 32 bezeichneten Speicherplatzes des Hauptspeichers eingeleitet, anschließend werden die Daten in das OP-Coderegister 48 gegeben und das Folgeregister weitergeschaltet.In any programmed operation, the first step is to extract the next instruction to be executed from memory. When processing such a command, the characters of the command are transferred one after the other from the successive memory locations of the main memory to the various operand registers of the central processing section and to the control memory. The saving of a command is initiated by the command data content of a memory location in the main memory designated by the next ² S register of the control memory 32, then the data is passed into the OP code register 48 and the next register is switched on.

In Übereinstimmung mit der Betriebsart des beschriebenen Systems wird der OP-Code, d. h. das F-Zeichen, das die Art der durchzuführenden Operation angibt, am Ende der Ausspeicherphase des vorhergehenden Befehls aus dem Hauptspeicher herausgenommen und in das Folgeregister das Steuerspeichers 32 eingegeben. Das bedeutet also, daß während der Ausspeicherphase der Verarbeitung eines Befehls ein Zeichen nach dem anderen aus dem Hauptspeicher ausgespeichert wird, bis ein Zeichen mit einem beigefügten Schluß-bit festgestellt wird. Das Feststellen eines Schluß-bit zeigt an, daß das letzte Zeichen des OP-Code des nachfolgenden Befehls ausgelesen wird, so daß hiermit das Ende des Ausspeicherteils des gerade verarbeiteten Programmbefehls angezeigt wird.In accordance with the mode of operation of the system described, the OP code, i. H. that F-character indicating the type of operation to be carried out at the end of the unloading phase of the previous one Command taken out of the main memory and into the subsequent register of the control memory 32 entered. This means that an instruction is being processed during the storage phase one character at a time is stored from the main memory until a character with a attached closing bit is determined. Establishing a final bit indicates that the last character of the OP code of the subsequent command has been read out so that the end of the storage part of the program command that has just been processed is displayed will.

Nach der Verarbeitung des F- oder OP-Codezeichens enthält der Folgezähler des Steuerspeichers 32 die Adresse des nächsten auszuspeichernden Zeichens. Dieses Zeichen wird kurzzeitig in dem Operandenspeicherregister 44 gespeichert und anschließend in das A-Adressenregister des Steuerspeichers 32 übertragen. Das Folgeregister des Steuerspeichers 32 wird dann weitergeschaltet, und die folgenden Zeichen des A-Adressenfeldes werden ausgespeichert und, wie oben beschrieben, in das A-Adressenregister eingeschrieben. Wie bereits erwähnt wurde, gibt der Α-Operand den Speicherplatz im Hauptspeicher an, an dem die Datenübertragung beginnen soll. Das nächste auszuspeichernde Zeichen ist das V-Zeichen, das den zu benutzenden Leseschreibkanal sowie dessen Charakteristik angibt. Sobald das V-Zeichen ausgespeichert und die Identität des bezeichneten Leseschreibkanals festgestellt ist, wird die Information des A-Adressenfeldes in die zugeordneten Anfangsadressenregister und Adressenregister des Leseschreibkanals des Steuerspeichers 32 übertragen. Die in dem als Zähler ausgestalteten Anfangsadressenregister gespeicherte Information bleibt erhalten und dient während der Verarbeitung einer einzelnen Informationszeile des peripheren Datenübertragungsbefehls als Bezugspunkt. Im Gegensatz hierzu wird die in dem Adressenregister des Steuerspeichers 32 enthaltene Information erhöht, erniedrigt oder unverändert gelassen, und zwar, wie bereits angegeben, entsprechend der Fortschaltung des Hauptspeicheradressenregisters 34 des Hauptspeichers.After the processing of the F or OP code character, the sequence counter of the control memory contains 32 the address of the next character to be saved. This character is momentarily in the operand storage register 44 and then in the A address register of the control store 32 transfer. The subsequent register of the control memory 32 is then switched on, and the following characters of the A address field are stored and, as described above, in the A address register enrolled. As already mentioned, the Α operand indicates the storage space in main memory, at which the data transfer should begin. The next character to be saved is the V character, which specifies the read / write channel to be used and its characteristics. As soon as the V-sign is saved and the identity of the designated read / write channel is established, the information of the A address field in the assigned start address register and address register of the read / write channel of the control memory 32 transferred. The ones stored in the start address register designed as a counter Information is retained and is used as a single line of information of the peripheral data transfer command during processing Reference point. In contrast to this, the one contained in the address register of the control memory 32 Information increased, decreased or left unchanged, as already stated, accordingly the advancement of the main memory address register 34 of the main memory.

Das Steuerzeichen C₁ ist das nächste Zeichen des E3efehls, das auszuspeichern ist; es bezeichnet die anzusteuernde periphere Steuereinheit. In nacheinander verfügbaren Speicherzyklusunterintervallen werden die Zeichen C₂... C_n nacheinander aus dem Hauptspeicher 30 ausgelesen und über die Datenausgangsleitungen FOl bis FO6an die periphere Steuereinheit gegeben. Diese Zeichen geben der peripheren Steuereinheit die notwendige Steuerinformation für die Datenübertragung, wie z. B. das Format eines Ausdruckvorganges. Wie schon erwähnt, wird die Verarbeitung von Steuerzeichen dann beendet, wenn ein spezielles Schlußzeichen in Kombination mit dem ersten Zeichen des nächsten Programmbefehls auftritt, der anschließend aus dem Hauptspeicher gelesen werden soll.The control character C ₁ is the next character of the E3 command that is to be saved; it designates the peripheral control unit to be controlled. In sequentially available memory cycle sub-intervals, the mark C ₂ ... C _n are sequentially read and passed through the data output lines FOL to FO6an the peripheral controller from the main memory 30th These characters give the peripheral control unit the necessary control information for data transmission, such as B. the format of a printout process. As already mentioned, the processing of control characters is terminated when a special final character occurs in combination with the first character of the next program command that is then to be read from the main memory.

Jede der peripheren Steuereinheit 14 bis 21 enthält Mittel, die beim Empfang einer Markierung vom zentralen Verarbeitungsteil ansprechen, wodurch ein Verbindungswunsch zwischen dem Hauptspeicher 30 und einem der zugeordneten Peripheriegeräte 22 bis 29 angezeigt wird.Each of the peripheral control units 14 to 21 contains means which, upon receipt of a marker from address central processing part, whereby a connection request between the main memory 30 and one of the associated peripheral devices 22 to 29 is displayed.

Die Fig. 3 und 4 zeigen ein bevorzugtes Ausführungsbeispiel einer der peripheren Steuereinheiten 14 bis 21 und die speziellen logischen Schaltungen zur Auswahl einer bestimmten der Steuereinheiten 14 bis 21 durch entsprechende Bezeichnung der Adresse der Steuereinheit. In der Fig. 4 ist ein UND-Glied 80 gezeigt, das durch eine Anzahl von Eingangssignalen angesteuert wird, von denen eines das in dem Taktgenerator 12 der Fig. 1 erzeugte Taktsignal auf der Leitung FTO ist. Das von dem zentralen Verarbeitungsteil über das periphere Zwischenglied 13 übertragene Signal auf der Steuerleitung FDD identifiziert die gerade von dem Hauptspeicher 30 an die Ausgangsdatenleitungen FOl bis FO6 übertragene Information, wobei die Datenausgangsleitungen adressengestaffelte Signale tragen und deshalb zur Markierung des UND-Gliedes 80 beitragen.3 and 4 show a preferred embodiment of one of the peripheral control units 14 to 21 and the special logic circuits for selecting a particular one of the control units 14 to 21 by correspondingly designating the address of the control unit. FIG. 4 shows an AND element 80 which is controlled by a number of input signals, one of which is the clock signal generated in the clock generator 12 of FIG. 1 on the line FTO . The signal on the control line FDD transmitted from the central processing section via the peripheral intermediate element 13 identifies the information just transferred from the main memory 30 to the output data lines FO1 to FO6, the data output lines carrying address-graded signals and therefore contributing to the marking of the AND element 80.

Die Eingangssignale auf den Datenausgangsleitungen FOl bis FO6, die eine binärcodierte Adresse darstellen, werden in Verstärkern 82 bis 86 verstärkt und entweder um die Inverter 88 bis 92 herumgeleitet oder durch diese hindurchgegeben, indem die Auswahlschalter 94 bis 98 in die entsprechende Schaltstellung gebracht werden. Der Auswahlschalter wird entsprechend der den einzelnen peripheren Steuereinheiten zugeordneten Adresse betätigt. Die Schalter sind also voreingestellt, um an alle Eingänge des UND-Gliedes 80 das richtige Markierungssignal zu liefern. In dieser Weise spricht jede der peripheren Steuereinheiten 14 bis 21 auf eine bestimmte codierte Adresse an.The input signals on the data output lines FO1 to FO6, which represent a binary-coded address, are amplified in amplifiers 82 to 86 and either routed around the inverters 88 to 92 or passed through them by bringing the selection switches 94 to 98 into the corresponding switch position. The selection switch is operated in accordance with the address assigned to the individual peripheral control units. The switches are therefore preset in order to deliver the correct marking signal to all inputs of the AND gate 80. In this way, each of the peripheral control units 14 to 21 responds to a specific coded address.

Bei der Markierung des UND-Gliedes 80 wird der Inverter 100 markiert, und das Ausgangssignal markiert den Inverter 102. Zusätzlich zu dem UND-Glied 80 ist ein UND-Glied 104 mit dem Eingang des Inverters 100 verbunden und wird durch ein Rückkopplungssignal von dem Inverter 102 gesteuert. Der Inverter 102 und das UND-Glied 104 sind vorgesehen, um den Arbeitszustand des Inverters 100 so lange auf-When the AND gate 80 is marked, the inverter 100 is marked and the output signal marks the inverter 102. In addition to the AND gate 80, an AND gate 104 is connected to the input of the inverter 100 and is activated by a feedback signal from the inverter 102 controlled. The inverter 102 and the AND gate 104 are provided in order to maintain the working state of the inverter 100 for so long.

rechtzuerhaltcn, bis ein Signal festgestellt wird, das anzeigt, daß der Ausspeicherteil eines einzelnen Datenüberlragungsbefehls der zugeordneten periphcren Einheit abgeschlossen ist. Dementsprechend wird das Steuersignal auf der Steuerleitung FGG, nachdem es kurzzeitig in dem Verzögerungsglied 105 verzögert wurde, an ein Verknüpfungsglied 106 übertragen. Das Auftreten des verzögerten FGG-Signals in Kombination mit einem Ausgangssignal des Inverters 100 beendet den leitenden Zustand des Inverters 102, so daß die Markierung am Eingang des UND-Gliedes 104 entfernt und somit der leitende Zustand des Inverters 100 beendet wird.until a signal is detected which indicates that the storage part of a single data transfer command of the associated peripheral unit has been completed. Accordingly, the control signal on the control line FGG is transmitted to a logic element 106 after it has been briefly delayed in the delay element 105. The occurrence of the delayed FGG signal in combination with an output signal of the inverter 100 terminates the conductive state of the inverter 102, so that the marking at the input of the AND gate 104 is removed and the conductive state of the inverter 100 is thus terminated.

Die Fig. 3 zeigt eine periphere Steuereinheit 110, deren den gemeinsamen Verteilungskreis 54 der Fig. 1 darstellende Leitungen von dem peripheren Zwischenglied 13 zu der in Fig. 1 gezeigten obersten Steuereinheit 14 und von hier zu den anderen peripheren Steuereinheiten 15 bis 21 verlaufen. Es ist eine Zeitgebereinheit 111 gezeigt, die durch ein Signal an der Leitung FTO synchronisiert wird. Die hierin erzeugten Taktsignale werden zu den verschiedenen Teilen der Steuereinheit 110 geleitet; der Übersichtlichkeit halber sind jedoch in der F i g. 3 diese Verbindungen nicht alle gezeigt.3 shows a peripheral control unit 110 whose lines representing the common distribution circuit 54 of FIG. 1 run from the peripheral intermediate member 13 to the top control unit 14 shown in FIG. 1 and from here to the other peripheral control units 15 to 21. A timing unit 111 is shown which is synchronized by a signal on the line FTO. The clock signals generated herein are passed to the various parts of the control unit 110 ; For the sake of clarity, however, FIG. 3 these connections are not all shown.

Ein Adressendecodierer 112 stellt in Kombination mit einem Flip-Flop 114 den Hauptgegenstand der bereits erläuterten Fig. 4 dar. Ist das Flip-Flop 114 einmal eingestellt, so bleibt es während des Ausspeicherzyklus bei der Verarbeitung eines peripheren Datenübertragungsbefehls in dieser Stellung stehen. Obwohl die Information von dem zentralen Verarbeitungsteil über das periphere Zwischenglied auf alle peripheren Steuereinheiten 14 bis 21 der Fig. 1 verteilt wird, versucht nur die spezielle periphere Steuereinheit, deren Adressen-Flip-Flop 114 durch das vorhergehende Adressenzeichen eingestellt ist, die Information auszuwerten.An address decoder 112 in combination with a flip-flop 114 represents the main subject of FIG. 4 already explained. Once the flip-flop 114 has been set, it remains in this position during the removal cycle when processing a peripheral data transfer command. Although the information from the central processing part is distributed to all peripheral control units 14 to 21 of FIG. 1 via the peripheral link, only the special peripheral control unit whose address flip-flop 114 is set by the preceding address character tries to evaluate the information.

Der Ausgang des Flip-Flop 114 ist als Markierleitung mit dem UND-Glied 116 verbunden, das außerdem durch ein Signal von der Steuerleitung FKK gesteuert wird. Der Ausgang eines UND-Gliedes 116 ist mit einem UND-Glied 118 verbunden, das außerdem von dem Ausgangssignal eines Flip-Flop 120 angesteuert wird. Der Ausgang eines weiteren UND-Gliedes 122 wird dazu benutzt, das Flip-Flop 120 einzustellen, wobei das UND-Glied 122 durch ein Ausgangssignal des Flip-Flop 114 und ein Signal auf der Steuerleitung FGG angesteuert wird.The output of the flip-flop 114 is connected as a marking line to the AND element 116 , which is also controlled by a signal from the control line FKK. The output of an AND element 116 is connected to an AND element 118 , which is also controlled by the output signal of a flip-flop 120. The output of a further AND element 122 is used to set the flip-flop 120 , the AND element 122 being controlled by an output signal of the flip-flop 114 and a signal on the control line FGG.

Nachfolgend werden zur Vereinfachung der Beschreibung die Bezugszeichen der Leitungen vielfach für die auf diesen Leitungen auftretenden Signale verwendet. In the following, to simplify the description, the reference symbols for the lines are used multiple times used for the signals occurring on these lines.

Der Ausgang des Flip-Flop 114 ist außerdem als Markiereingang mit einem UND-Glied 124 verbunden, das außerdem von einem Signal einer Steuerleitung FPP angesteuert wird. Der Ausgang des UND-Gliedes 124 wird schließlich dazu benutzt, ein Verknüpfungsglied 126 zu markieren, so daß gewisse Parameter, die einem gerade verarbeiteten Datenübertragungsbefehl zugeordnet sind, über Leitungen 128 Zeichen für Zeichen an das zugeordnete Peripheriegerät (nicht gezeigt) übertragen werden können. Die Übertragung der Parameter findet so lange statt wie das Steuersignal FPP vorhanden und das Flip-Flop 114 zur Ausgangsanzeige im eingestellten Zustand ist, so daß das UND-Glied 124 durchschaltet.The output of the flip-flop 114 is also connected as a marking input to an AND element 124 , which is also controlled by a signal from a control line FPP. The output of the AND element 124 is finally used to mark a logic element 126 so that certain parameters which are assigned to a data transfer command currently being processed can be transferred to the assigned peripheral device (not shown) via lines 128 character by character. The parameters are transmitted as long as the control signal FPP is present and the flip-flop 114 for output display is in the set state, so that the AND element 124 switches through.

Die Fig. 3 zeigt außerdem, daß der Ausgang des UND-Gliedes 122 mit dem Eingang eines Zuordnungsdecoders 132 des Lcseschrcibkanals verbunden ist, der Informationen von den Datenausgangsleitungen FOl bis FO6 aufnimmt, um der peripheren Steuereinheit den Leseschreibkanal zu bezeichnen, der der Verarbeitung eines speziellen Datenübertragungsbefehls zugeordnet werden soll. Das vom Zuordnungsdecodierer 132 kommende Zuordnungssignal für den Leseschreibkanal bewirkt die Einstellung eines der Flip-Flops 134,135 und 136, so daß nachfolgende Kanalabfragesignale, die an den Kanalabfrageleitungen FDl bis FD 3 erzeugt werden, durch UND-Glieder 138,139 und 140 gesteuert werden und danach mittels eines ODER-Gliedes 141 zusammen-The Fig. 3 also shows that the output of the AND gate 122 of the Lcseschrcibkanals is connected to the input of an assignment decoder 132 is connected, the information receives from the data output lines FOL to FO6 to the peripheral control unit to designate the read write channel, the special processing of a Data transfer command is to be assigned. The assignment signal coming from the assignment decoder 132 for the read / write channel causes the setting of one of the flip-flops 134, 135 and 136, so that subsequent channel interrogation signals that are generated on the channel interrogation lines FDl to FD 3 are controlled by AND gates 138, 139 and 140 and then by means of a OR gate 141 together

'5 geführt werden und als Ausgangssignal die Übertragung von Ansprechsignalen von dem Ansprechsignalspeicher und Decodierglied 142 einleiten.'5 and initiate the transmission of response signals from the response signal memory and decoder 142 as an output signal.

Die Ansprechsignale werden in dem zugeordneten Peripheriegerät erzeugt und gelangen über die Leitungen 143 in das Decodierglied 142. Abhängig von einem Tastsignai des ODER-Gliedes 141 werden die Ansprechsignale vom Decodierglied 142 über das periphere Zwischenglied 13 durch die Ansprechleitungen FRl bis FR3 an den zentralen Verarbeitungsteil übertragen, um anzuzeigen, ob der diesem Peripheriegerät zugeordnete nachfolgende Speicherzyklusunterintervall belegt ist oder nicht. Liegt eine Belegung vor, so wird gleichzeitig festgestellt, was für eine Übertragung vorgenommen werden soll.The response signals are generated in the assigned peripheral device and reach the decoder 142 via the lines 143. Depending on a key signal from the OR gate 141 , the response signals are transmitted from the decoder 142 via the peripheral link 13 through the response lines FR1 to FR3 to the central processing section to indicate whether or not the subsequent memory cycle sub-interval associated with this peripheral device is occupied. If there is an occupancy, it is determined at the same time what kind of transfer is to be carried out.

Ein Befehlsende-Ansprechsignal, wie es in dem Ansprechspeicher und Decodierglied 142 festgestellt und zum Zurückstellen des zugeordneten Betriebszustandsanzeigers des Leseschreibkanals im peripheren Zwischenglied 13 benutzt wurde (s. die Beschreibung der F i g. 2), erzeugt ebenfalls ein Ausgangssignal, das, über ein ODER-Glied 144 gepuffert, die dem Zuordnungsdecodierer des Leseschreibkanals zugeordneten Flip-Flops 134,135 und 136 zurückstellen. Außerdem stellt das Befehlsende-Ansprechsignal das Flip-FlopA command end response signal, as it was determined in the response memory and decoder 142 and used to reset the associated operating status indicator of the read / write channel in the peripheral intermediate element 13 (see the description of FIG. 2), also generates an output signal which, via a OR gate 144 buffered, the flip-flops 134, 135 and 136 assigned to the assignment decoder of the read / write channel are reset. In addition, the command end response signal sets the flip-flop

♦° 120 zurück, um anzuzeigen, daß die zugeordnete periphere Steuereinheit nicht mehr belegt ist. Verknüpfungsglieder 146 und 147 verbinden die Dateneingangs- und Datenausgangsleitungen mit dem Peripheriegerät oder mit den Peripheriegeräten, die der peripheren Steuereinheit zugeordnet sind. Diese Verknüpfungsglieder werden durch verschiedene Ansprechsignale markiert, die durch das Dekodierglied 142 decodiert werden, um eine Übertragung von Informationen zwischen dem Peripheriegerät und dem Hauptspeicher nur während des zugeordneten Speicherzyklusunterintervalls zuzulassen. Das Anfragesignal des Leseschreibkanals gelangt während des Unterintervalls an das Decodierglied 142, das dem Speicherzyklusunterintervall, welcher dem den Programmbefehl gerade verarbeitenden Leseschreibkanal zugeordnet ist, unmittelbar vorangeht. Darum muß das Decodierglied 142 eine Verzögerung aufweisen, die so bemessen ist, daß das an das Verknüpfungsglied 147 abgegebene Ausgangssignal genau♦ ° 120 back to indicate that the assigned peripheral control unit is no longer occupied. Gates 146 and 147 connect the data input and data output lines to the peripheral device or to the peripheral devices associated with the peripheral control unit. These logic elements are marked by various response signals which are decoded by the decoding element 142 in order to permit a transfer of information between the peripheral device and the main memory only during the assigned memory cycle sub-interval. The request signal of the read / write channel reaches the decoder 142 during the subinterval which immediately precedes the memory cycle subinterval which is assigned to the read / write channel which is currently processing the program command. The decoder 142 must therefore have a delay which is dimensioned such that the output signal delivered to the logic element 147 is accurate

synchron zu der auf den Datenausgangsleitungen FOl bis FO6 auftretenden Information ist.is synchronous to the information occurring on the data output lines FOl to FO6.

Da die verschiedenen Peripheriegeräte alle gemeinsam über die zugeordneten peripheren Steuereinheiten und das periphere Zwischenglied 13 ange-Since the various peripheral devices all share the associated peripheral control units and the peripheral pontic 13 attached

schlossen sind, können an den Datenausgangsleitungen FOl bis FO6 zu allen Zeiten Informationen auftreten. Keine dieser Informationen an den Datenausgangsleitungen FOl bis FO6 ist jedoch für die ver-are closed, can be connected to the data output lines FOl to FO6 occur at all times information. None of this information on the data output lines FOl to FO6 is, however, for the

schiodcucn Steuereinheiten von Bedeutung, wenn nicht ein Steuersignal an einer der Steuereinheiten vorhanden ist. Wie aus der vorhergehenden Beschreibung hervorgeht, schließen diese Signale die Signale FKK, FPP und FGG in Kombination mit dem Adressensignal FDD oder dessen Ableitung FUD, die in dem Flip-Flop 114 gespeichert ist, ein. Die obengenannten Signale sind während der Ausspeicherphase eines pcripheren Datcnübcrtragungsbefehls markiert und werden durch die Signale FFF und FDl bis FD3 ergänzt, die die Steuerung der peripheren Steuereinheit während der Durchführung eines Datenübertragungsbefehls bewirken.schiodcucn control units of importance if a control signal is not present at one of the control units. As can be seen from the foregoing description, these signals include the signals FKK, FPP and FGG in combination with the address signal FDD or its derivative FUD, which is stored in the flip-flop 114. The above signals are marked during the storage phase of a peripheral data transfer command and are supplemented by signals FFF and FD1 to FD3 , which control the peripheral control unit while a data transfer command is being carried out.

Wie bereits erwähnt wurde, wird das Flip-Flop 114 durch ein verzögertes Signal an der Steuerleitung FGG zurückgestellt, wobei dieses Signal in dem Verzögerungsglied 105 genügend verzögert wird, um sicherzustellen, daß die von dem Signal FGG ausgelösten und von dem Einstellen des Flip-Flop 114 abhängigen Vorgänge abgeschlossen sind, bevor das Flip-Flop 114 wieder zurückgestellt wird.As already mentioned, the flip-flop 114 is reset by a delayed signal on the control line FGG , this signal being delayed enough in the delay element 105 to ensure that the signal triggered by the FGG and from the setting of the flip-flop 114 dependent processes are completed before the flip-flop 114 is reset again.

Die peripheren Steuereinheiten werden durch eine Bedienungsperson am Bedienungspult mittels eines Steuersignals an der Steuerleitung FRR (Fig. 3) gelöscht. Wie gezeigt ist, gelangt das Signal FRR, gepuffert durch das ODER-Glied 144, zur Rückstellung an die Flip-Flops 120, 134, 135 und 136. The peripheral control units are deleted by an operator at the control panel by means of a control signal on the control line FRR (FIG. 3). As shown, the signal FRR, buffered by the OR gate 144, is applied to the flip-flops 120, 134, 135 and 136 for resetting.

Die Arbeitsweise des peripheren Zwischengliedes der Fig. 2 und der periphereri Steuereinheit der Fig. 3 kann am besten an Hand eines Beispiels eines peripheren Datenübertragungsbefehls beschrieben werden, der entsprechend einem Betriebsablauf durchgeführt wird, wie er in den Ausspeicher- und Durchführungszeitdiagrammen der Fig. 5a und 5b dargestellt ist. Wirdz. B. bei einem Karteniesevorgang ein einem einzelnen Leseschreibkanal vorher zugeordneter Speicherzyklusunterintervall nicht benutzt, so wird der OP-Code des peripheren Datenübertragungsbefehls, der durch das Folgeregister des Steuerspeichers 32 festgelegt wird, an das OP-Code-Register 48 der F i g. 1 übertragen. Danach wird das Folgeregister weitergeschaltet. Da der Verarbeitung der Zeichen des Befehls in dem Rechenwerk 11 ein nachfolgender Speicherzyklusunterintervall verfügbar gemacht wird, wird die in dem durch das Folgeregister bezeichneten Speicherplatz gespeicherte A-Adressenfeldinformation nach dem Erhöhen in das A-Adressenregister des Steuerspeichers 32 abgespeichert, um den Speicherplatz im Hauptspeicher anzuzeigen, bei dem die Datenübertragung beginnen soll. Das Folgeregister des Steuerspeichers 32 wird wiederum weitergeschaltet, so daß der nachfolgende Speicherzyklusunterintervall für das Rechenwerk verfügbar ist und das V-Zeichen vom Hauptspeicher in das OP-Codemodifizierregister 50 übertragen wird. Das V-Zeichen gibt die Steuerspeicheradresse des bei der Durchführung des Datenübertragungsbefehls zu benutzenden Leseschreibregisters an. Sobald der durch das V-Zeichen angegebene Leseschreibkanal frei ist, wird die die Anfangsadresse des Hauptspeichers angebende Information, die in dem A-Adressenregister des Steuerspeichers 32 enthalten ist, sowohl in das Adressenregister als auch in das Anfangsadressenregister des Steuerspeichers 32, der dem durch das V-Zeichen angegebenen Leseschreibkanal zugeordnet ist, eingegeben.The operation of the peripheral intermediate member of FIG. 2 and the peripheral control unit of FIG. 3 can best be described with reference to an example of a peripheral data transfer command which is carried out in accordance with an operational sequence as shown in the discharge and execution timing diagrams of FIGS 5b is shown. Willz. B. in a card reading process a memory cycle subinterval previously assigned to a single read / write channel is not used, the OP code of the peripheral data transfer command, which is determined by the sequential register of the control memory 32, is transferred to the OP code register 48 of FIG. 1 transferred. The next register is then switched on. Since a subsequent memory cycle sub-interval is made available for processing the characters of the command in arithmetic logic unit 11 , the A address field information stored in the memory location designated by the subsequent register is stored in the A address register of the control memory 32 after it has been incremented in order to display the memory location in the main memory at which the data transfer should begin. The subsequent register of the control memory 32 is in turn switched further so that the subsequent memory cycle sub-interval is available for the arithmetic unit and the V character is transferred from the main memory to the OP code modifying register 50. The V character indicates the control store address of the read / write register to be used when executing the data transfer command. As soon as the read / write channel indicated by the V character is free, the information indicating the start address of the main memory, which is contained in the A address register of the control memory 32, is stored in the address register as well as in the start address register of the control memory 32, which is assigned to the V character is assigned to the specified read / write channel.

Das Ausspeichern der vorangegangenen Zeichen gcschiehl vor der Bezeichnung einer speziellen peripheren Steuereinheit und dem zugeordneten Peripheriegerät, das bei der Verarbeitung ties peripheren Datenüberlragungsbefehls benutzt wird. Das C,-Zcichen, das während des nächsten verfügbaren Spcicherzyklusunterintervalls von dem Hauptspeicher 30 abgezogen wird, gibt die periphere Sleuereinheit an, über die die Übertragung durchgeführt werden soll. Die Ausspeichcrung oder die Ableitung des C,-Zeiehcns erzeugt auf der Steuerleitung FDD ein Signal,The saving of the previous characters occurs before the designation of a special peripheral control unit and the associated peripheral device which is used in the processing of the peripheral data transmission command. The C, character, which is subtracted from main memory 30 during the next available memory cycle sub-interval, indicates the peripheral control unit over which the transfer is to be carried out. The withdrawal or derivation of the C, drawing generates a signal on the control line FDD,

ic das an den Adrcssendecodiercr 112 jeder der peripheren Steuereinheiten 14 bis 21 gegeben wird, so daß in Kombination mit der Information auf den Datcnausgangsleitungen FOl bis FO6 das Flip-Flop 114 der adressierten peripheren Steuereinheit eingestelltic that is given to the address decoder 112 of each of the peripheral control units 14 to 21, so that in combination with the information on the data output lines FO1 to FO6, the flip-flop 114 of the addressed peripheral control unit is set

¹S wird, wie in der Fig. 4 gezeigt ist. Das Umschalten des Flip-Flop 114 in seinen eingestellten Zustand erzeugt ein Ausgangssignal mit einem Spannungspegel, der hier als eine binäre Eins bezeichnet werden soll und die eine Seite des UND-Gliedes 116 markiert. ¹ becomes S as shown in FIG. Switching the flip-flop 114 to its set state generates an output signal with a voltage level which is to be referred to here as a binary one and which marks one side of the AND gate 116.

so Die andere Seite des UND-Gliedes 116 ist mit der Steuerleitung FKK verbunden, die nun markiert wird, um eine Zustandsprüfung der adressierten peripheren Steuereinheit durchzuführen. Das Ausgangssignal des UND-Gliedes 116 gelangt über das zugeordnete UND-Glied 118, wenn das Flip-Flop 120 sich im eingestellten Zustand befindet und somit den Besetztzustand der adressierten peripheren Steuereinheit anzeigt. Liegt kein Besetztzustand vor, so befindet sich das Ausgangssignal des Flip-Flop 120 auf einem niedrigen Wert, so daß das UND-Glied 118 nicht markiert wird und das Signal an der Leitung FSS, das von dem zentralen Verarbeitungsteil ausgewertet wird, anzeigt, daß die adressierte periphere Steuereinheit nicht besetzt ist. Ist die adressierte periphere Steuereinheit besetzt, so wird das Programm so lange abgebrochen, bis diese periphere Steuereinheit in den Freizustand zurückkehrt. Wie bereits erwähnt, wird das Zurücksetzen des Flip-Flops 120, was anzeigt, daß das kurzzeitig aufgeschobene Programm freigegeben werden kann, durch das Auftreten eines Befehlsendesignals in dem Ansprechsignalspeicher und Decodierglied 142 der Fig. 3 bewirkt.so The other side of the AND element 116 is connected to the control line FKK , which is now marked in order to carry out a status check of the addressed peripheral control unit. The output signal of the AND element 116 passes through the associated AND element 118 when the flip-flop 120 is in the set state and thus indicates the occupied state of the addressed peripheral control unit. If there is no busy state, the output signal of the flip-flop 120 is at a low value, so that the AND gate 118 is not marked and the signal on the line FSS, which is evaluated by the central processing section, indicates that the addressed peripheral control unit is not busy. If the addressed peripheral control unit is busy, the program is aborted until this peripheral control unit returns to the idle state. As already mentioned, the resetting of the flip-flop 120, which indicates that the temporarily deferred program can be released, is brought about by the occurrence of an instruction end signal in the response signal memory and decoder 142 of FIG.

Sobald die durch das Zeichen C, bezeichnete Steuereinheit verfügbar ist, werden die Zeichen C₂ bis C_n nacheinander ausgelesen, wenn aufeinanderfolgende Speicherzyklusunterintervalle für das Rechenwerk zur Verfügung stehen. Wie bereits erwähnt wurde, enthalten die Zeichen C₂ bis C_n Daten, die der Verarbeitung eines speziellen Datenübertragungsbefehls zugeordnet sind und Informationen enthalten können wie z.B. die Adresse eines speziellen Bandantriebes, der für einen Bandlese- oder Schreibbefehl notwendig ist, oder aber die Anzahl von Datenspalten, die bei einem Druckvorgang ausgedruckt werden soll.As soon as the control unit designated by the character C ₁ is available, the characters C 2 to C _n are read out one after the other if successive storage cycle sub-intervals are available for the arithmetic unit. As already mentioned, the characters C ₂ to C _n contain data that are assigned to the processing of a special data transfer command and can contain information such as the address of a special tape drive that is necessary for a tape read or write command, or the number of Columns of data to be printed out when printing.

Wie erwähnt wurde, erfolgt die Übertragung der Parameter an das programmierte Peripheriegerät so lange, wie das Steuersignal FPP an dem Eingang des UND-Gliedes 124 auftritt. Die Übertragung der Parameter wird abgebrochen, wenn ein aus dem Hauptspeicher 30 ausgespeichertes Informationszeichen ein spezielles Schluß-bit enthält. Sobald ein die Beendigung der Ausspeicherphase anzeigendes Schluß-bit festgestellt wird, wird an der Steuerleitung FGG ein Signal erzeugt, das mit den Eingangssignalen des Zuordnungsdecoders 132 des Leseschreibkanals verknüpft wird und somit die Flip-Flops 134, 135 oder 136 einstellt, wodurch der adressierten peripherenAs mentioned, the parameters are transmitted to the programmed peripheral device as long as the control signal FPP occurs at the input of the AND element 124 . The transmission of the parameters is aborted when an information character stored out of the main memory 30 contains a special tail bit. As soon as a final bit indicating the end of the storage phase is detected, a signal is generated on the control line FGG that is linked to the input signals of the assignment decoder 132 of the read / write channel and thus sets the flip-flops 134, 135 or 136 , whereby the addressed peripheral

Steuereinheit der Leseschreibkanal angezeigt wird, dem sie für die Durchführung des Datcnübertragungsbefehls zugeordnet wurde. Außerdem stellt das Signal FGG das Flip-Flop 120 ein, so daß hierdurch angezeigt wird, daß die adressierte periphere Steuereinheit nun besetzt ist. Das Signal FGG wird ebenfalls in der Einheit 105 verzögert, um sicherzustellen, daß die vorhergehenden Vorgänge vor dem Rückstellen des Adressen-Flip-Flop 114 abgeschlossen sind.Control unit is displayed the read / write channel to which it was assigned for the execution of the data transmission command. In addition, the signal FGG sets the flip-flop 120, so that this indicates that the addressed peripheral control unit is now busy. The signal FGG is also delayed in the unit 105 to ensure that the previous operations are completed before the address flip-flop 114 is reset.

Aus dem Zeitdiagramm der Fig. 5a geht hervor, daß in vier verschiedenen Speicherzyklusunterintervallen vier Ausspeicherzyklussignale FDD, FKK, FPP und FGG nacheinander erzeugt werden.The timing diagram in FIG. 5a shows that four storage cycle signals FDD, FKK, FPP and FGG are generated one after the other in four different storage cycle intervals.

Außerdem ist aus der Fig. 5 a zu ersehen, daß die Datenausgangsleitungen FOl bis FO6 wahrend jedes der aufeinanderfolgenden Arbeitszyklen des Rechenwerkes wertvolle Informationen führen. Das Zustandssignal FSS ist ebenfalls mit dem Steuersignal FKK synchronisiert, um an den zentralen Verarbeitungsteil ein Signal zurückzuführen, das den Betriebszustand der adressierten peripheren Steuereinheit während der Ausspeicherphase bei der Verarbeitung eines programmierten Befehls anzeigt. Außerdem geht aus der Fig. 5 a hervor, daß das Ausgangssignal des Flip-Flops 114 der peripheren Steuereinheit, das durch das Signal FDD angesteuert wird, markiert wird, und zwar so lange, bis dieser Zustand durch den Empfang des Steuersignals FGG beendet wird, wodurch das Ende der Ausspeicherphase angezeigt wird. In gleicher Weise bewirkt der Empfang des Signals FGG, daß das den Zustand anzeigende Flip-Flop 120 in den Besetztzustand gestellt wird und in diesem Zustand so lange bleibt, bis die Ausführungsphase des peripheren Datenübertragungsbefehls beendet ist.In addition, it can be seen from FIG. 5 a that the data output lines FO1 to FO6 carry valuable information during each of the successive work cycles of the arithmetic unit. The status signal FSS is also synchronized with the control signal FKK in order to return a signal to the central processing section which indicates the operating status of the addressed peripheral control unit during the extraction phase when processing a programmed command. In addition, it can be seen from FIG. 5 a that the output signal of the flip-flop 114 of the peripheral control unit, which is controlled by the signal FDD , is marked until this state is ended by the reception of the control signal FGG , which indicates the end of the withdrawal phase. In the same way, the receipt of the signal FGG has the effect that the state-indicating flip-flop 120 is set to the occupied state and remains in this state until the execution phase of the peripheral data transfer command has ended.

Die Fig. 5 bzeigt das Zeitdiagramm für die Durchführungsphase des peripheren Datenübertragungsbefehls. Bei dem beschriebenen System ist es möglich, zwischen dem Speicher und der adressierten peripheren Steuereinheit in jedem Speicherzyklus ein einziges Informationszeichen zu übertragen, d. h. bei einer bevorzugten Ausführungsform der vorliegenden Erfindung ein Zeichen während drei Speicherzyklusunterintervalle. Es wurde außerdem erwähnt, daß nicht jeder auf diese Weise zugeordnete Speicherzyklusunterintervall von dem Peripheriegerät dazu benutzt wird, Informationen zu empfangen oder abzugeben. Um jedoch eine gleichmäßige Darstellungzu erhalten, enthält das Zeitdiagramm der Fig. 5 b Übertragungen von Informationen, die während aufeinanderfolgender Speicherzyklusunterintervalle durchgeführt werden, die dem Leseschreibkanal 2 zugeordnet sind.5b shows the timing diagram for the implementation phase of the peripheral data transfer command. With the system described it is possible a single one between the memory and the addressed peripheral control unit in each memory cycle To transmit information signs, d. H. in a preferred embodiment of the present invention one character during three memory cycle sub-intervals. It was also mentioned that not each memory cycle subinterval assigned in this way is used by the peripheral device for this purpose will receive or deliver information. However, in order to obtain a uniform representation, contains the timing diagram of FIG. 5 b transmissions of information during successive Memory cycle sub-intervals assigned to read / write channel 2 are carried out.

Wie erwähnt, wird vor der Übertragung eines Informationszeichens ein Kanalanfragesignal an die dem nachfolgenden Speicherzyklusunterintervall zugeordnete periphere Steuereinheit gegeben. Während des Speicherzyklusintervalls 1 wird also ein Kanalanfragesignal über die Leitungen FDl bis FD3 der Fig. 3 an die adressierte periphere Steuereinheit gegeben. In dem Ansprechsignalspeicher und Decodierglied 142 wird ein Ansprechsignal erzeugt und über die Ansprechleitungen FRl bis FR3 zurückgeführt.As mentioned, before the transmission of an information symbol, a channel request signal is given to the peripheral control unit assigned to the subsequent memory cycle subinterval. During the memory cycle interval 1, a channel request signal is thus given over the lines FD1 to FD3 of FIG. 3 to the addressed peripheral control unit. A response signal is generated in response signal memory and decoder 142 and fed back via response lines FR1 to FR3.

In dem Ansprechverzeichnis der bevorzugten Ausführungsform der vorliegenden Erfindung sind codierte Darstellungen enthalten, die anzeigen, daß währenddes nachfolgenden Operationszyklus des Leseschreibkanals kein Arbeitsgang erwünscht ist und daß die zugeordnete Zeit dem Rechenwerk des zentralen Vcrarbeitungsteils zur Verarbeitung eines Zeichens ties I'rogrammhclehls oder zur Durchführung eines Rechenvorganges zur Verfügung gestellt werden sollte. Die Ansprechsignale können auch eine Block ausgangs- oiler Blockcingangsanfordcrung anzeigen, die this Lesen otler Schreiben eines neuen Daleublocks aus tier peripheren Steuereinheit bzw. in den Speicher des zentralen Verarbeitungsleils einleite!, wobei das I lauptspcicheradresscnregisler 34 entweder weiter- oder zurückueschallct wird oder nicht. Das Ansprechsignal kann außerdem die Form einer Zeilenanforderung haben, die tlas Adressenregister tics zugeordneten Leseschreibkanals ties Steuerspeichers 32 auf den Wei I zui üekstellt, tier in dem zugeordneten Anfangsadressenregistei gespeichert ist, so daß hicr-In the address directory of the preferred embodiment of the present invention are coded Contain representations indicating that during the subsequent cycle of operation of the read write channel no operation is desired and that the assigned time is stored in the central unit's arithmetic unit Processing part for processing a character from the program or for implementation a calculation process should be made available. The response signals can also be a block output Oiler Blockingangsanrerequcrre show this reading otler writing of a new Daleu block from the animal peripheral control unit or into the memory of the central processing section! where the main memory address register 34 is either is resounded further or back or not. The response signal can also be in the form of a line request have the read write channel associated with the tlas address register tics ties the control memory 32 on the Wei I zui üeketzt, tier in the assigned Start address register is stored so that hicr-

!5 durch die wiederholte Abtastung ties Speicherbereiches eingeleitet wird. Ein Zeilenanl'orderungssignal kann außerdem das Anfangsadressenregister auf ilen Wert zurückstellen, der in dem Adressenregister gespeichert ist, um eine Rückabtastung eines neuen Speicherbereiches einzuleiten.! 5 by repeated scanning of the memory area is initiated. A line request signal can also reset the starting address register to the value stored in the address register is to initiate a rescan of a new memory area.

Das Ansprechsignal kann außerdem auch als Befehlsende-Ansprechsignal auftreten, wodurch der zugeordneten peripheren Steuereinheit angezeigt wird, daß die Verarbeitung des Befehls und die Datenübertragung selbst abgeschlossen sind. In einer bevorzugten Ausfiihrungsform der vorliegenden Erfindung wird tliese Anzeige durch Rückstellung des ilen Besetzizustand anzeigenden Flip-Flops 120 der peripheren Steuereinheit 110 bewirkt. Das Befehlsende-An-The response signal can also be used as an end-of-command response signal occur, which indicates to the associated peripheral control unit that the processing of the command and the data transfer self are completed. In a preferred embodiment of the present invention This display becomes clear by resetting the occupancy status indicating flip-flops 120 of the peripheral Control unit 110 causes. The end of command

3" sprechsignal bewirkt außerdem eine Freischaltung des zugeordneten Leseschreibkanals, indem der in dem peripheren Zwischenglied 13 der Fi g. 2 angeordnete, entsprechende Arbeitszustantlsanzeiger zurückgestellt wird. Aus der Fig. 2 ist zu sehen, daß der Ansprechdecodierer 78 abhängig von einem Befehlsendesignal ein Ausgangssignal erzeugt, das die Eingänge der UND-Glieder 72, 74 und 76 synchron mit dem verzögerten Signal derjenigen Stufe des Ringzählers 56 erreicht, die während des unmittelbar vorangegangenen Speicherzyklusunterintervalls im eingestellten Zustand war. Das Ausgangssignal eines der markierten UND-Glieder 72, 74 oder 76 stellt das zugeordnete Flip-Flop 58, 60 oder 62 zurück und zeigt somit die Freischaltung des betreffenden Leseschreibkanals an. Die Fig. 5b zeigt Zeittaktc, die den Datenausgangssignalen FOl bis FO6 und den Dateneingangssignalen F51 bis F56 zugeordnet sind. Obwohl die Zeittakte der Datenaus- und -eingangsleitungen während jedes Speicherzyklusunterintervalls auftreten, wird zwischen dem der adressierten peripheren Steuereinheit zugeordneten Peripheriegerät und dem Hauptspeicher nur während des zugeordneten Speicherzyklusunterintervalls Information übertragen, und zwar nur dann, wenn die während des vorangehenden Unterintervalls erzeugten Ansprechsignale anzeigen, daß das Peripheriegerät für die Übertragung eines Infonnationszeichens bereit ist. Das heißt also, daß während jedes Speicherzyklusunterintervalls, der unmittelbar vor dem Unterintervall liegt, der dem die Verarbeitungeines speziellen peripheren Datenübertragungsbefehls dieses Beispiels durchführenden Leseschreibkanal (in diesem Beispiel dem Leseschreibkanal 2) zugeordnet ist, der über die adressierte Steuereinheit ein Kanalabfragesignal an das programmierte Peripheriegerät gegeben wird und tlie Ansprechleitungen ausgewertet werden, um festzustellen, ob der nachfolgende Speicherzyklusunterintervall für tlie Verarbeitung eines Informationszeichens be-3 "speech signal also activates the assigned read / write channel by the in the peripheral intermediate member 13 of Fi g. 2 arranged, corresponding work status indicator is reset. From Fig. 2 it can be seen that the response decoder 78, depending on a command end signal, generates an output signal that the inputs the AND gates 72, 74 and 76 in synchronism with the delayed signal of that stage of the ring counter 56 reached during the immediately preceding storage cycle sub-interval in the set Condition was. The output signal of one of the marked AND gates 72, 74 or 76 represents the assigned one Flip-flop 58, 60 or 62 back and thus shows the activation of the relevant read / write channel on. Fig. 5b shows Zeitkaktc, the data output signals FO1 to FO6 and the data input signals F51 to F56 are assigned. Although the timing of the data output and input lines during each memory cycle sub-interval will occur between that of the addressed peripheral Control unit assigned peripheral device and the main memory only during the assigned memory cycle sub-interval Transfer information only if the response signals generated during the previous sub-interval indicate that the peripheral device is for the transfer an information sign is ready. That is, during each memory cycle sub-interval, the is immediately before the sub-interval dedicated to the processing of a particular peripheral data transfer command the read write channel implementing this example (in this example the read write channel 2) is assigned, which sends a channel query signal to the programmed via the addressed control unit Peripheral device is given and tlie response lines evaluated to determine whether the subsequent memory cycle subinterval for tlie processing of an information sign

wird.will.

lsi der gerade verarbeitete periphere Datenüberiragungshcfchl dieses Beispiels ein Baiidlesebefehl und zeigen die durch das Dekodierglied 142 ausgewerteten Ansprechsignale an, daß das Peripheriegerät zur Aufnahme eines Inforinationszcichens in der Lage ISt₁SO werden an den Ansprechleitungen FRl bis FR3 Signale erzeugt und an den zentralen Verarbeitungsteil über das periphere Zwischenglied 13 zurückgeführt, um die Übertragung eines durch das Anfangsadrcssenregister des Leseschreibkanals 2 gekennzeichneten und in einem bestimmten Speicherbereich des Hauptspeichers 30 gespeicherten Informationszeichens einzuleiten. lsi the currently processed peripheral Datenüberiragungshcfchl this example, a Baiidlesebefehl and display the evaluated through the Dekodierglied 142 response signals that the peripheral device for receiving a Inforinationszcichens is capable of ₁ SO are generated at the Ansprechleitungen FRI to FR3 signals and to the central processing portion through the peripheral intermediate member 13 returned in order to initiate the transmission of an information character identified by the start address register of the read / write channel 2 and stored in a specific memory area of the main memory 30.

Die an den zentralen Verarbeitungsteil zurückkeh- '5 renden Ansprechsignale werden zusammen mit den in öun Peripheriegeraten erzeugten Anforderungssignalen in dem peripheren Zwischenglied 13 mit verzögerten Ausgangssignalen des Ring-Zählers 56 synchronisiert. Diese Kombination von Signalen wird wiederum an den zentralen Verarbeitungsteil über- ~-\ tragen, um diesem die Art der vorliegenden Übertragung anzuzeigen. Das heißt also, daß im Fall einer Eingangs- oder Ausgangsblockanfrage die diese Anforderung anzeigenden Signale an das Adressenregi- ²S ster 38 des Steuerspeichers übertragen werden, welches wiederum die Übertragung der in dem Adressenzähler während des dem Leseschreibkanal zugeordneten IJnterintervalle gespeicherten Information steuert und diese Information in das Haupt-Speicheradressenregister 34 abspeichert. Die zu dem Hauptspeicheradressenregister 34 übertragene digitale Darstellung steuert wiederum den Speicherplatz des Hauptspeichers 30, in den oder aus dem eine Ein- oder Ausspeicherung von Information erfolgen soll.The response signals returning to the central processing section are synchronized together with the request signals generated in the peripheral devices in the peripheral intermediate element 13 with delayed output signals from the ring counter 56. This combination of signals is in turn transmitted to the central processing section in order to indicate to it the type of transmission present. That means that in case of input or output block request this requirement ² S-edge 38 of the control memory are transferred indicative signals to the Adressenregi-, which in turn controls the transfer of data stored in the address counter during the assigned to the read write channel IJnterintervalle information and this information in the main memory address register 34. The digital representation transmitted to the main memory address register 34 in turn controls the memory location of the main memory 30 into or from which information is to be stored or removed.

Etwa gleichzeitig mit dieser Informationsübertragung wird der Inhalt des Adressenregisters des Leseschreibkanals 2 modifiziert. Die digitale Darstellung des Hauptspeicheradressenregisters 34 wird an das Hilfsregister 36 übertragen, in dem diese Darstellung entsprechend der Art der Informationsübertragung entweder erhöht oder erniedrigt wird. Im vorliegenden Heispiel hängt die Art der Modifikation teilweise ) davon ab, ob der Bandlesebefehl so programmiert war, daß die Bandleserichtung angegeben wurde; die Art hängt anderenfalls von der Art der Ansprechsignale ab. Bei einem Befehl zum Lesen des Bandes in Vorwärtsrichtung kann die Modifikation des Inhalts des Adressenregisters des Leseschreibkanals 2 durch Erhöhen des Inhalts durch eine Einheit erfolgen. Nachdem ein Erhöhen oder ein Erniedrigen vorgenommen wurde, wird die digitale Darstellung des Hilfsregisters36 wieder in das Leseschreib-Adressenregister des Steuerspeichers 32 zurückgeführt, von dem diese Information stammte. Die Ansprechleitungen können auch ein spezielles Anforderungssignal führen, das die Übertragung eines Informationszeichens vom Hauptspeicher, wie oben beschrieben, überträgt, wobei diese Übertragung jedoch nicht von einer Erhöhung oder Erniedrigung des Inhalts des Adressenregisters 34 des Hauptspeichers begleitet ist, bevor dieser Inhalt wieder in den Steuerspeicher 32 zurückgegeben wird.At about the same time as this information transfer, the content of the address register of read / write channel 2 is modified. The digital representation of the main memory address register 34 is transferred to the auxiliary register 36, in which this representation is either increased or decreased according to the type of information transfer. In the present Heispiel the nature of the modification will depend in part) on whether the band read command was programmed so that the tape reading direction is specified; otherwise the type depends on the type of response signals. In the case of a command to read the tape in the forward direction, the modification of the content of the address register of the read write channel 2 can be made by incrementing the content by one unit. After an increase or decrease has been made, the digital representation of the auxiliary register 36 is fed back into the read-write address register of the control store 32, from which this information originated. The response lines can also carry a special request signal which transmits the transfer of an information character from main memory as described above, but this transfer is not accompanied by an increase or decrease in the content of the address register 34 of the main memory before this content is returned to the control memory 32 is returned.

Die Ansprechsignale können außerdem die Form einer Zeilenanforderung darstellen, die das Anfangsadressenregister des Leseschreibkanals 2 auf die Darstellungzurückstellt, die in dem zugeordneten Adressenregister gespeichert ist, so daß die Abtastung eines neuen Speicherbereiches eingeleitet wird. Es ist jedoch auch möglich, durch das Zeilenanforderungssignal eine Rückablastung desselben Speicherbereiches durchzuführen, in dem das Adressenregister des Leseschreibkanals 2 auf die Darstellung zurückgestellt wird, die in dem Anfangsadressenregister des Leseschreibkanals 2 gespeichert war. Da dieser Informationsaustausch nichts mit dem Hauptspeicher zu tun hat, wird er durch eine interne Übertragung innerhalb des Steuerspeichers 32 ausgeführt. Um die Abtastung eines neuen Speieherbereiches zu beginnen, wird dieser interne Übertragungsvorgang teilweise durch die Übertragung des Inhalts des Adressenregisters in die dem Steuerspeicher 32 zugeordneten Leseverstärker bewirkt, wonach die Information in das dem Leseschreibkanal 2 zugeordnete Anfangsadressenregister übertragen wird. Zeigen die Ansprechsignale an, daß während des nachfolgenden Arbeitszyklus des Leseschrcibkanals kein Arbeitsvorgang stattfinden soll, so bleibt der Inhalt des Adressenregisters unverändert und der zugeordnete Zeitzyklus wird dem Rechenwerk zur Verarbeitung eines Befehls zur Verfügung gestellt.The response signals can also be in the form of a line request to the start address register of read write channel 2 is reset to the representation in the associated address register is stored so that the scanning of a new memory area is initiated. However, it is it is also possible to use the line request signal to reduce the load on the same memory area perform, in which the address register of read / write channel 2 is reset to the representation which was stored in the start address register of read write channel 2. Because this information exchange has nothing to do with main memory, it is transferred internally within of the control memory 32 executed. In order to start scanning a new storage area, this internal transfer process in part by transferring the contents of the address register to the causes the sense amplifier assigned to the control memory 32, after which the information is transferred to the read / write channel 2 assigned start address register is transferred. Do the response signals indicate that no work process is to take place during the subsequent work cycle of the read write channel, so the content of the address register remains unchanged and the assigned time cycle is transferred to the arithmetic unit made available for processing a command.

Ist der gerade verarbeitete periphere Datenübertragungsbefehl in der Art eines Bandschreibbefehls und zeigen die in dem Decoderglied 142 ausgewerteten Ansprechsignale an, daß das Peripheriegerät zur Übertragung eines Informationszeichens bereit ist, so leiten die Ansprechleitungen FRl bis FR3 eine Signaldarstellung an den zentralen Verarbeitungsteil, die die Art der gewünschten Übertragung anzeigt. In ähnlicher Weise werden während des darauffolgenden Arbeitszyklus Signale an den Leitungen erzeugt, die das Decoderglied 142 mit dem Verknüpfungsglied 146 verbunden, so daß die Information an den Dateneingangsleitungen in den Speicherplatz des Hauptspeichers übertragen werden kann, der durch die digitale Darstellung gekennzeichnet ist, die in dem dem Leseschreibkanal 2 zugeordneten Adressenregister gespeichert ist.If the peripheral data transfer command being processed is in the form of a tape write command and the response signals evaluated in the decoder element 142 indicate that the peripheral device is ready to transmit an information symbol, the response lines FR1 to FR3 transmit a signal display to the central processing section that indicates the type of desired transfer. In a similar manner, signals are generated on the lines which connect the decoder element 142 to the logic element 146 during the following operating cycle, so that the information on the data input lines can be transferred into the memory location of the main memory, which is characterized by the digital representation shown in FIG is stored in the address register assigned to the read / write channel 2.

Sofort nach der Beendigung der Ausspeicherphase eines PDT-Befehls des vorliegenden Beispiels ist das Rechenwerk wiederum zur Verarbeitung von Befehlen des zentralen Verarbeitungsteils oder anderer Programmbefehle verfügbar. Zeigen die über die Leitungen FRl bis FR3 zurückgeführten Ansprechsignale an, daß während des nächsten Arbeitsunterintervalls, der dem Leseschreibkanal für die Programmbefehle dieses Beispiels zugeordnet ist, keine Arbeitsvorgänge durchgeführt werden sollen, so wird dieser Unterintervall dem Rechenwerk zur Verfügung gestellt. Es ist auch möglieh, durch die Ansprechleitungen FRl bis FR3 eine Blockanforderung zu erzeugen, durch die angezeigt wird, daß das nächste Informationszeichen von dem Kartenleser übertragen werden kann. Wie angezeigt wurde, findet diese Datenübertragung während des Speicherzyklusunterintervalls statt, der durch den Speicherzyklusverteiler dem den Befehl ausführenden Leseschreibkanal zugeordnet ist. Dementsprechend wird ein Informationszeichen von den Dateneingangsleitungen F51 bis F56 gelesen und in den Speicherplatz des Hauptspeichers 30 eingespeichert, der durch die Information des Leseschreib-Adressenzählers des Steuerspeichers 32 gekennzeichnet ist, und anschließend wird dieser Adressenzähler weitergcschaltet. In dieser Weise dauert die Verarbeitung des Kartenlesebefehls dieses Beispiels so lange an, bis alle Informationen in dieImmediately after the end of the withdrawal phase of a PDT command in the present example, the arithmetic unit is again available for processing commands from the central processing section or other program commands. If the response signals fed back via lines FR1 to FR3 indicate that no work processes should be carried out during the next subinterval assigned to the read / write channel for the program commands of this example, this subinterval is made available to the arithmetic unit. It is also possible to generate a block request through the response lines FR1 to FR3 , which indicates that the next information symbol can be transmitted by the card reader. As indicated, this data transfer occurs during the memory cycle sub-interval assigned by the memory cycle dispatcher to the read / write channel executing the instruction. Accordingly, an information character is read from the data input lines F51 to F56 and stored in the memory location of the main memory 30, which is identified by the information of the read-write address counter of the control memory 32, and then this address counter is incremented. In this way, the processing of the card read command of this example continues until all of the information is in the

gekennzeichneten Speicherplätze des Hauptspeichers eingespeichert sind.marked storage locations of the main memory are stored.

Soll mit dem beschriebenen System gerade das Lochen von Karten vorgenommen werden, so dauert die Informationsübertragung vom Hauptspeicher in den Kartenlocher so lange an, bis ein den übertragenen Daten zugeordnetes Schluß-bil anzeigt, daß die Verarbeitungsphase und der Befehl selbst beendet sind. Die Anzeige eines speziellen Schluß-bits, das die Beendigung der Verarbeitungsphase des Kartenlochbefehls anzeigt, bewirkt, daß ein Steuersignal FFF erzeugt wird, das in dem UND-Glied 145 mit einem Signal einer Leitung kombiniert wird, die den Signaldecodierer 142 mit dem Verknüpfungsglied 147 verbindet. Das Ausgangssignal des UND-Gliedes 145 wird an das zugeordnete Peripheriegerät übertragen und erzeugt ein Befehlsende-Ansprechsignal, das die Flip-Flops 134, 135 und 136 des Leseschreibkanals sowie das Anzeige-Flip-Flop 120 zurückstellt, wie in dem Zeitdiagramm der Fig. 5b veranschaulicht ist. Das Ende des oben bezeichneten Kartenlesebefehls wird in ähnlicher Weise bewirkt, hierbei wird das Befehlsende-Ansprechsignal jedoch durch das Peripheriegerät erzeugt, wenn festgestellt wurde, daß die Informationsübertragung abgeschlossen ist.If the system described is to be used to punch cards, the transfer of information from the main memory to the card punch continues until a final bil associated with the transferred data indicates that the processing phase and the command itself have ended. The display of a special final bit, which indicates the completion of the processing phase of the card hole command, has the effect that a control signal FFF is generated, which is combined in the AND element 145 with a signal of a line which connects the signal decoder 142 to the logic element 147 . The output signal of AND gate 145 is transmitted to the associated peripheral device and generates an end-of-command response signal which resets flip-flops 134, 135 and 136 of the read write channel and display flip-flop 120 , as in the timing diagram of FIG. 5b is illustrated. The end of the above-mentioned card reading command is effected in a similar manner, but in this case the end-of-command response signal is generated by the peripheral device when it is determined that the transfer of information has been completed.

Bei der Ausführung eines Druckbefehls für einen Trommel- oder Zeilendrucker ist es notwendig, Wiederholungszyklen bereitzustellen, während der die eine Druckzeile darstellenden Zeichen verglichen werden. Die Trommel eines konventionellen Drukkers kann z. B. 120 Zeichen jeder Type über die Fläche der Trommel verteilt enthalten, wobei 56 solcher Zeichenzeilen an dem Umfang der Trommel angeordnet sind. Eine der Anzahl der Zeichen pro Zeile gleiche Zeile von Druckhammern ist gegenüber den Zeichen einer Zeile angeordnet. Jedem dieser Druckhammer ist ein Flip-Flop zugeordnet, das entsprechend dem Vergleichsergebnis zwischen einem aus dem Speicher übertragenen Informationszeichen und dem gerade unter dem Druckhammer befindlichen Zeichen eingestellt wird.When executing a print command for a drum or line printer, it is necessary to repeat cycles to provide, during which the characters representing a print line are compared will. The drum of a conventional printer can e.g. B. 120 characters of each type over the area The drum contains 56 such lines of characters arranged on the circumference of the drum are. A line of printing hammers equal to the number of characters per line is opposite to the Characters arranged on a line. A flip-flop is assigned to each of these print hammers, and accordingly the result of the comparison between an information character transmitted from the memory and the character currently under the print hammer.

Dementsprechend wird ein über den Leseschreibkanal 2 auszuführender Druckbefehl dadurch eingeleitet, daß in das Anfangsadressenregister und das Adressenregister des Leseschreibkanals eine digitale Darstellung übertragen wird, die den Speicherplatz des Hauptspeichers kennzeichnet, der das erste zu druckende Zeichen enthält. Ist der Drucker bereit, so erzeugt er ein Blockanforderungszeiehen, durch das die in dem durch den Adressenzähler des Leseschreibkanals gekennzeichneten Speicherplatz gespeicherte Zeichendarstellung aus dem Speicher an die Datenausgangsleitungen FOl bis FO6 gegeben wird. Sobald die Information den Drucker erreicht, wird sie abgetastet, um festzustellen, ob das erste Zeichen der zu druckenden Zeile von Zeichen mit den an den Ausgangsleitungen auftretenden Zeichen übereinstimmt. Ist die Übereinstimmung vorhanden, so wird das diesem Druckhammer des ersten Zeichens der Zeile zugeordnete Flip-Flop eingestellt. Etwa gleichzeitig mit der Informationsübertragung wird die gerade in dem Hauptspeicheradressenregister 34 gespeicherte digitale Darstellung in das Hilfsregister 36 übertragen, erhöht und wieder in das Adressenregister des Leseschreibkanals des Steuerspeichers 32, aus dem es kam, zurückgeführt.Correspondingly, a print command to be executed via read / write channel 2 is initiated in that a digital representation is transferred to the start address register and the address register of the read / write channel which identifies the storage location of the main memory which contains the first character to be printed. If the printer is ready, it generates a block request character, by means of which the character representation stored in the memory location identified by the address counter of the read / write channel is passed from the memory to the data output lines FO1 to FO6 . As soon as the information reaches the printer, it is scanned to determine whether the first character of the line of characters to be printed matches the characters appearing on the output lines. If there is a match, the flip-flop assigned to this print hammer of the first character of the line is set. At about the same time as the information transfer, the digital representation just stored in the main memory address register 34 is transferred to the auxiliary register 36, incremented and returned to the address register of the read / write channel of the control memory 32 from which it came.

Werden durch den Drucker darauffolgende Blockanforderungen erzeugt, so werden die aufeinanderfolgenden Speieherplätze dc^ Speieherbereiches, der der gerade gedruckten Zeile entspricht, überwacht, und die darin enthaltene Information wird mit dem gerade untersuchten Druckzeichen verglichen. Die den Driickhäinmern einer Druckzeile zugeordneten Flip-Flops werden also abhängig davon eingestellt, ob die aufeinanderfolgenden Vergleiche, die zur Übertragung von Information vorgenommen werden, ein positives oder negatives Ergebnis zeigen. Nach der vollständigen Abtastung des Speicherbereiches betätigen die vorher eingestellten Flip-Flops die zugeordneten Druckhammer, um auf diese Weise diese untersuchten Zeichen zu drucken.If subsequent block requests are generated by the printer, the subsequent Speieherplatz dc ^ Speieherbereiches, that of the line just printed is monitored, and the information it contains is matched with the line just printed examined print marks compared. The flip-flops assigned to the catchers of a print line are therefore set depending on whether the successive comparisons required for transmission made of information, show a positive or negative result. After the full Scanning the memory area, the previously set flip-flops actuate the assigned Print hammer to print these examined characters in this way.

Der nachfolgende Satz von Ansprechsignalen ist in ■5 der Art von Zeilenanfordeiungen, wodurch der vorher abgetastete Speicherbereich rückahgetastet wird, um festzustellen, ob irgendeine der Druckpositionen der Druckzelle mit einer zweiten Zeichentype des Umfanges der Trommel übereinstimmt, der an die vorher untersuchte Zeile von Zeichen angrenzt. Auf diese Weise bewii kl jeder Vergleich das Drucken aller Zeichen einer bestimmten Type, die in einer zu druk^: kenden Zeile auftreten. Wie bereits erwähnt wurde, wird durch die Art dieser Zeilenanforderung der Inhalt des Anfangsadressenzählers kurzzeitig in die dem Steuerspeicher 32 zugeordneten Leseverstärker übertragen, und anschließend wird diese digitale Darstellung in den Adressenzähler eingegeben.The following set of response signals is in the form of line requests, whereby the previously scanned memory area is backscanned to determine whether any of the print positions of the print cell matches a second character type of the circumference of the drum which is adjacent to the previously examined line of characters . In this way, any comparison bewii small print all characters in a particular type that in too ^druk: occur kenden line. As already mentioned, due to the nature of this line request, the content of the start address counter is briefly transferred to the sense amplifier assigned to the control store 32 , and this digital representation is then input into the address counter.

Die nachfolgende Blockanforcicrung leitet einen Vergleich des untersuchten Zeichens mit der Information des Speicherplatzes des Hauptspeichers ein, der durch die digitale Darstellung des Adressenregisters gekennzeichnet ist. Die den Druckhämmern zugeordneten Flip-Flops der Zeichenzeile werden dementsprechend eingestellt. Nach der Durchführung einer Übertragung wird die an das Adressenregister des Steuerspeichers 32 zurückgeführte digitale Darstellung erhöht, um somit den nachfolgenden Speicherplatz des Hauptspeichers, der als nächster gelesen 4" werden soll, zu kennzeichnen.The following block request initiates a comparison of the character examined with the information in the storage location of the main memory, which is identified by the digital representation of the address register. The flip-flops of the character line assigned to the print hammers are set accordingly. After a transfer has been carried out, the digital representation fed back to the address register of the control memory 32 is incremented in order to identify the next memory location in the main memory that is to be read next.

Die Block- und Zeilenanforderungen werden durch den Drucker in der oben beschriebenen Weise so lange erzeugt, bis die gesamte Anzahl von Zeichen, die am Umfang der Drucktrommel angeordnet sind, geprüft sind und eine ganze Zeile gedruckt ist. Soll der Druckvorgang fortdauern, so können die nachfolgenden Anfordcrungssignale an den Ansprechleitungen FRl bis FR6 die Form von Zeilenanforderungen annehmen, wodurch die Übertragung des Inhalts des Adressenregisters in das Anfangsadressenregister erfolgt, so daß die Abtastung eines neuen Speicherbereichs eingeleitet und in der oben beschriebenen Weise durchgeführt wird.The block and line requests are generated by the printer in the manner described above until the total number of characters arranged on the circumference of the printing drum have been checked and a whole line has been printed. If the printing process is to continue, the subsequent request signals on the response lines FR1 to FR6 can take the form of line requests, whereby the content of the address register is transferred to the start address register, so that the scanning of a new memory area is initiated and carried out in the manner described above .

Aus der Betriebsweise des beschriebenen Systems geht hervor, daß, obwohl den Peripheriegeräten eine Priorität bezüglich der Verarbeitungszeit eingeräumt wird, der eigentliche Zeitbedarf des einem einzelnen programmierten Peripheriegeräls zugeordneten Speieherzyklusintervalls so gering ist, daß die Verarbeitung von Befehlen im Rechenwerk im zentralen Verarbeitungsteil in keiner Weise gestört wird. Zum Beispiel kann bewiesen werden, daß bei der Verarbeitung eines Kartenlochbefehls der Prozentsatz der nichtbenutzten Spcicherzyklusunterintervalle für die Übertragung von Informationszeichen etwa bei 99 % liegt. Obwohl das Verhältnis der verfügbaren unbenutzten Speicherzyklusunterintervalle entsprechend der Art des programmierten PeripheriegerätesFrom the operation of the system described it is evident that although the peripheral devices have a Priority is given to the processing time, the actual time required by the individual programmed peripheral device associated with the memory cycle interval is so small that the processing of commands in the arithmetic unit in the central processing part is not disturbed in any way. For example, it can be proven that when processing of a card hole command, the percentage of unused memory cycle sub-intervals for the Transmission of information characters is around 99%. Although the ratio of available unused Storage cycle sub-intervals according to the type of peripheral device programmed

schwankt, wird immer genügend Zeit zur Verfugung stehen, um die Verarbeitung von Befehlen des zentralen Verarbeitungsteils vorzunehmen, so daß das Hauptprogramm nicht aufgehalten wird, wenn alle Leseschreibkanäle belegt sind.fluctuates, enough time will always be available to process commands from the central Processing part so that the main program is not held up when all Read / write channels are busy.

Es muß bemerkt werden, daß zusätzliche Leseschreibkanäle vorgesehen werden können, um eine besser ausgeglichene Verteilung der Arbeitszyklen über die verschiedenen Peripheriegeräte zu erreichen. Diese zusätzlichen Leseschreibkanäle können ar-It should be noted that additional read / write channels can be provided to accommodate one to achieve a better balanced distribution of the work cycles across the various peripheral devices. These additional read / write channels can be

beitsiniißig von den bereits bestehenden Leseschreibkanälen getrennt sein, oder sie können als Hilfs-Leseschreibkanäle ausgebildet sein. Es ist also möglich, ein System aufzubauen, das mit jeder gewünschten Abtastfolge arbeitet und in dem verschiedene Abtastgeschwindigkeiten den verschiedenen Peripheriegeräten nach einem Prioritätszeitplan zugeordnet werden können, wodurch sich ein optimaler Wirkungsgrad bei einem Minimalaufwand an Bauteilen und Arbeitszeitincidentally from the already existing read / write channels be separate, or they can be designed as auxiliary read / write channels. So it is possible to have a To build a system which works with any desired scanning sequence and in which various scanning speeds assigned to the various peripheral devices according to a priority schedule can, resulting in optimal efficiency with a minimum of components and labor

ίο ergibt.ίο results.

Hierzu 5 Blatt ZeichnungenIn addition 5 sheets of drawings

709 650/6709 650/6

Claims

Patent claims:

1. Electronic device for a data processing system for data transmission between at least one peripheral device and a main memory with at least two Control memory containing registers, the content of which is used to determine the memory locations of Data in main memory is used, with one of the two registers as the start address register contains the address of the initially addressed memory location and the other register is also effective as an address register, characterized in that the control store (32) is actuated by control signals which carry over the contents of the start address register to the other register in the event that the addressed area of the main memory are repeatedly scanned should, and soft the carry over of the contents of the other register in the start address register cause, when a new area of main memory is to be scanned, the facility any signal containing data from or for the memory locations directly without time Intermediate storage transfers and that the currently selected memory location in main memory (30) is stored in the other register.

2. Device according to claim 1, characterized in that that an auxiliary register (36) is provided in which as a result of a change command by gradually increasing or decreasing the addresses for the in information stored in main memory is generated.

3. Device according to claim 2, characterized in that the gradual increase or Decreasing of digital addresses triggered by signals emitted by a peripheral device will.

4. Device according to one of claims 1 to

3, characterized in that the transfer of the content of one of the two registers in the other is triggered by signals emitted by a peripheral device.

5. Device according to one of claims 1 to

4, characterized in that it is determined by the content of one or the other register Field has a variable length and by control signals in connection with the character is defined at the end of the field to which the control store (32) responds.

6. Device according to one of claims 1 to

5, characterized in that for data transmission between the main memory and a Multiple peripheral devices along a common multiple line of the control stores (32) defines a plurality of time-staggered channels which require a connection to the main memory assigned to peripheral devices (22 to 29), and that each of the time-graded channels in two registers are assigned to the control memory (32).

7. Device according to claim 6, characterized in that an intermediate member (13) is provided with a memory cycle distributor (56), the memory cycle of which has a selected number of sub-cycles which form the line-staggered cannula, that a control unit assigned to the cannulas (CUl his CUS ) is provided, which is assigned to one or all peripheral devices and which aiii responds to a series of specific sub-cycles marking repetition signal st) vvie to coded signals and which prepares the assigned peripheral unit for the exchange of information with the main memory during a subsequent series of named specific sub-cycles.