DE1437346C

DE1437346C - Process for the transmission of binary coded characters in blocks

Info

Publication number: DE1437346C
Application number: DE19641437346
Authority: DE
Inventors: Hendrik Cornells Anthony van Wassenaar Duuren (Niederlande)
Original assignee: Nederlanden Volksgezondheid Welzijn en Sport VWS
Current assignee: Nederlanden Volksgezondheid Welzijn en Sport VWS
Priority date: 1963-10-15
Filing date: 1964-10-13
Publication date: 1973-01-11

Description

in der ebenfalls die beiden Paritätsprüfzeichen über die 30 Informationszeichen und dem gebildeten auf einer sendeseitig gleichartigen Weise ge- Prüfzeichen das zweite im Empfänger für die Selbstbildet werden, wobei die im Empfänger abgeleiteten korrektur zu verwendende Prüfzeichen von fünf Bits Prüfzeichen mit den vom Sender empfangenen Prüf- erzeugen kann.in which also the two parity check characters over the 30 information characters and the one formed in a similar manner on the sending side, the test mark is the second in the recipient for self-education The five-bit test characters to be used are the correction derived in the receiver Can generate test characters with the test characters received from the sender.

zeichen verglichen werden, während bei positivem 5 Am Ausgang UZ kommen nacheinander die 150characters are compared, while with a positive 5 at the output UZ the 150

Resultat die Zeichen weitergeleitet werden und bei Informationsbits, die Bits 151 bis 155 des erstenResult the characters are passed on and, for information bits, bits 151 to 155 of the first

negativem Ergebnis das Zeichen, das die Ungleich- Prüfzeichens über die Tore P2 und OPl an; danachnegative result, the character that the unequal test character on the gates P2 and OPl ; after that

heit verursachte, mittels Einstellung der Schiebe- kommen die Bits 156 bis 160 des im Register BZ er-by setting the shift, bits 156 to 160 of the data set in register BZ are

registerkombination aufgesucht und korrigiert wird zeugten zweiten Prüfzeichens über die Tore P 4 undThe register combination is searched for and corrected. The second test mark is generated via the gates P 4 and

und dann die Zeichen weitergeleitet werden. io OPl. Fig. 2 zeigt die Bits mit den dazugehörigenand then the characters are forwarded. io OPl. Fig. 2 shows the bits with their associated

Das erfindungsgemäße Verfahren hat also den we- Fehlermustern. Die Bits 1 bis 5 gehören zum erstenThe method according to the invention thus has the we error patterns. Bits 1 to 5 belong to the first

sentlichen Vorteil, daß es nunmehr möglich ist, das Zeichen eines Blockes, die Bits 6 bis 10 zum zweitenSignificant advantage that it is now possible to change the character of a block and bits 6 to 10 to the second

Kontrollzeichen auf richtigen Empfang zu prüfen. usw.Control characters to check for correct reception. etc.

Darüber hinaus kann erfindungsgemäß auch ein Unter jedem Bit ist vertikal das Fehlermuster an-In addition, according to the invention, the error pattern can also be displayed vertically under each bit.

Zeichen als fehlerhaft erkannt werden, wenn ein 15 gegeben, das am Ausgang des Registers A 0 beimCharacters are recognized as faulty if a 15 is given that is 0 at the output of register A

Trennschnitt fälschlicherweise in einen Zeichenschritt Auftreten eines Fehlers im gleichnumerierten ZeichenSeparation cut incorrectly in a character step An error occurs in the character with the same number

und ein Zeichenschritt fälschlicherweise in einen des Blockes wahrgenommen wird. In- der unterstenand a drawing step is mistakenly perceived in one of the blocks. In the lowest

Trennschritt umgewandelt worden ist. Reihe ist angegeben, welche Arbeitsspannungen amSeparation step has been converted. Row indicates the working voltages on the

Die Erfindung wird nunmehr an Hand der Zeich- Ausgang des Registers BO im Falle einer Störung inThe invention is now based on the drawing output of the register BO in the event of a fault in

nungen erläutert. 30 einem der Schritte 1 bis 5 eines beliebigen Zeichensexplanations. 30 one of steps 1 to 5 of any character

F i g. 1 zeigt die Sendeschaltung mit einem Re- des Blockes, einschließlich des ersten PrüfzeichensF i g. 1 shows the transmission circuit with a speech block, including the first check character

gister/IZ für eine Reihe mit einer Höchstlänge von 151 bis 155 auftreten. Das zweite Prüfzeichen 156gister / IZ occur for a series with a maximum length of 151 to 155. The second test mark 156

31 Zeichen, einem vom Ausgang zum Eingang zu- bis 160 gibt an, ob in der Reihe 1 bis 155 im ersten31 characters, one from the exit to the entrance to 160 indicates whether in the row 1 to 155 in the first

rückgekoppelten Register BZ, UND-Toren, Modulo- oder im fünften Schritt oder in einem der zwischen-feedback registers BZ, AND gates, modulo or in the fifth step or in one of the intermediate

2-Aufzählern und einem Ausgang-ODER-Tor nach 25 liegenden Schritte eines beliebigen Zeichens aus die-2 enumerators and an output OR gate after 25 steps of any character from the

dem Ausgang UZ; ser Reihe eine Störung aufgetreten ist, was weiterthe output UZ; an error has occurred in this series, what further

Fi g. 2 zeigt die Fehlermuster, die am Ausgang des unten im einzelnen gezeigt wird.Fi g. Figure 2 shows the error pattern shown in detail at the output of Figure 2 below.

Schieberegisters A 0 im Empfänger beim Auftreten Da das /!-Register eine Reihe mit einer maxima-Shift register A 0 in the receiver when it occurs Since the /! Register is a row with a maximum

von Störungen im 1. bis 31. Zeichen entstehen kön- ien Länge von 31 Zeichen erzeugt, werden nach demfrom disturbances in the 1st to 31st characters can be generated with a length of 31 characters

nen, sowie auch die Fehlermuster, die am Ausgang 30 31. Bit die Fehlermuster wiederholt, so daß unternen, as well as the error pattern that repeats the error pattern at output 30 31st bit, so that under

des Registers BO beim Auftreten von Störung im 1. dem Bit 32 dasselbe Fehlermuster wie unter demof the register BO when a fault occurs in the 1st bit 32 the same error pattern as under the

bis 5. Schritt eines Zeichens aus dem Block ent- Bit 1 vorkommt. Es ist eine Eigenheit dieser Art vonup to the 5th step of a character from the block ent- bit 1 occurs. It's a quirk of that kind of

stehen; Registern, daß beim letzten Zeichen 151 bis 155 diestand; Registers that for the last character 151 to 155 the

Fig. 3 zeigt die Anordnung der Register AO BO gleiche Diagonalanordnung von Arbeitsschritten, wieFig. 3 shows the arrangement of the registers AO BO the same diagonal arrangement of work steps as

im Empfänger mit den Taktimpulsen und das Re- 35 sie im ß-Register 32mal auftritt, wahrgenommenin the receiver with the clock pulses and that they occur 32 times in the β register

gister CO; wird.gister CO; will.

F i g. 4 gibt ein Zeitdiagramm für die Anordnung Hinsichtlich der Schemas von F i g. 2 ist bezüglichF i g. Figure 4 gives a timing diagram for the arrangement with respect to the schemes of Figure 4. 2 is re

gemäß F i g. 3. der Bildung der Prüfschritte des ersten Prüfzeichensaccording to FIG. 3. the formation of the test steps of the first test mark

Die Register sind in den Fig. 1 und 3 in Form folgendes zu bemerken: Die Einser in den BlöckenThe registers are to be noted in FIGS. 1 and 3 in the form of the following: The ones in the blocks

von Blöcken dargestellt. Jeder Block stellt eine Stufe 40 der ersten Reihe bei A geben die Stellen an, wo dierepresented by blocks. Each block represents a step 40 of the first row at A indicate the places where the

des Registers dar. etwaigen Arbeitsschritte zu wählen sind, um zusam-of the register. Any work steps must be selected in order to

In der Sendeschaltung nach F i g. 1 kommen am men mit dem zu bildenden Paritätsschritt eine geradeIn the transmission circuit according to FIG. 1 come an even with the parity step to be formed

Eingang IZ nacheinander die 30 Zeichen eines Blök- Anzahl von Arbeitsschritten zu liefern. Dasselbe giltInput IZ to deliver the 30 characters of a block number of work steps one after the other. The same is true

kes an. Über den Modulo-2-Aufzähler Ml gelangen von der zweiten, dritten, vierten und fünften Reihe,kes an. Via the modulo-2 counter Ml, from the second, third, fourth and fifth row,

sie an den Eingang des Schieberegisters AZ, das in 45 In den sechs Blöcken des Registers A sind init to the input of the shift register AZ, which is in 45 In the six blocks of register A are in

der Verbindung zwischen den Stufen A 3 und A4 Fig. 2 jedesmal in fünf aufeinanderfolgenden Spal-the connection between stages A 3 and A4 Fig. 2 each time in five successive columns

einen Modulo-2-Aufzähler M 3 enthält, der das ten alle einunddreißig möglichen Fehlermuster an-contains a modulo-2 enumerator M 3, which lists all thirty-one possible error patterns

Ausgangssignal des ΛΖ-Registers und das der Stufe gegeben, die beim Fünf Schrittcode vorkommenOutput of the ΛΖ register and that of the stage that occur in the five step code

A 4 empfängt und aufzählt für Durchgabe nach der können. A 4 receives and enumerates for transmission after the can.

Stufe A3. . . 50 Das 32.Muster besteht aus fünf Ruheschritten undLevel A3. . . 50 The 32nd pattern consists of five rest steps and

Das UND-Tor Pl empfängt aus dem Taktgeber bedeutet, wenn es am Ausgang auftritt, daß einThe AND gate Pl receives from the clock means when it occurs at the output that a

KZ lange, von 1 bis 150 dauernde Impulse und zeigt durchgeschobener Zeichenblock keinen Fehler ent- KZ long, from 1 to 150 continuous impulses and the pushed-through character block does not show any errors.

die Zeitspanne an, während derer der Ausgang des hält.the period of time during which the output of the will hold.

Registers AZ über Ml mit dem Eingang verbunden Im System nach der Erfindung fügt man jedesmal ist. Während des Zeitraums 151 bis 155 ist der Aus- 55 einem Block von 30 Zeichen zwei Prüfzeichen, also gang über das UND-Tor P2 und das ODER-Tor 10 Bits, zu; bei jedem Empfang 31 werden sie von OP1 mit dem Ausgang UZ verbunden. diesen Zeichen ins Register A und zugleich ins Rein der Verbindung zwischen dem Eingang IZ und gister B geschoben. Dabei wird das 32. Zeichen dem ¹ dem Eingang der Modulo-2-Aufzähler Ml und M2 Register B zugeführt. Das Register A wird dazu je befindet sich ein UND-Tor P3, das während der Sen- 60 Block fünfmal rundgeschoben und das Register B dung der Bits 1 bis 150 geöffnet ist. In der Verbin- 32mal. Im letzteren Register sind also, wie angedung zwischen dem Eingang dieses UND-Tores P 3 geben, nach dem Empfang eines Blockes 160 Bits und dem Eingang des Aufzählers Ml ist das ODER- verarbeitet.Register AZ connected to the input via Ml . In the system according to the invention one adds is every time. During the period 151 to 155, the output 55 is a block of 30 characters with two check characters, ie passage via the AND gate P2 and the OR gate 10 bits; with each reception 31 they are connected by OP 1 to the output UZ . This character is pushed into register A and at the same time into the connection between input IZ and register B. The 32nd character is fed to ^{the 1 at} the input of the modulo-2 enumerators Ml and M2 register B. For this purpose, register A has an AND gate P3, which is pushed round five times during the transmission block and register B is opened for bits 1 to 150. In connection 32 times. In the latter register, as indicated between the input of this AND gate P 3, after receiving a block 160 bits and the input of the counter Ml , the OR is processed.

Tor OP 2, dessen Eingang auch mit dem Ausgang des Mit einem einzigen Prüfzeichen wird das Λ-Regi-UND-Tores P 2 in Verbindung steht, damit die fünf 65 ster Fehler in einem einzigen Zeichen aus dem Block vom Register AZ nach dem Einschieben des Blök- durch ein von den Ruhevariationen verschiedenes kes von 30 Zeichen erzeugten fünf Prüfschritte auch, Ausgangssignal anzeigen. Mittels des zweiten Prüfim Register BZ ankommen, wonach dieses Register zeichens kann dieser Fehler korrigiert werden, wennGate OP 2, the input of which is also connected to the output of the With a single check character, the Λ-Regi-AND gate P 2 is connected so that the five 65th errors in a single character from the block from register AZ after the insertion of the Blök- five test steps generated by a kes of 30 characters other than the rest variations, also display the output signal. By means of the second check in the register BZ arrive, after which this register character can be corrected if this error

nur die Rangnummer des gestörten Zeichens bekannt ist.only the rank number of the disturbed character is known.

Diese Rangnummer kann dadurch gefunden werden, daß nach dem Feststellen einer Störung das Register A noch verschiedene Male rundgeschoben wird, bis das Störungsmuster an den Ausgängen der beiden Register gleich ist. Über eine gleiche Anzahl Zeichen ist dann im Block zurückzugehen, um das gestörte Zeichen zu finden.This ranking number can be found by shifting register A several times after a malfunction has been detected until the malfunction pattern at the outputs of the two registers is the same. You then have to go back over the same number of characters in the block in order to find the disturbed character.

F i g. 2 zeigt bei A fünf Zyklen des Registers maximaler Länge für 155 Bits. Die ersten sechs Zyklen sind angegeben. Auch sieht man, daß man sich zwischen den Bits 33 und 148 verschiedene Zyklen denken muß.F i g. Figure 2 shows at A five cycles of the maximum length register for 155 bits. The first six cycles are given. You can also see that you have to think of different cycles between bits 33 and 148.

Das Schema wird auch benutzt, um anzugeben, welches Störungsmuster am Ausgang des Schieberegisters erhalten wird, wenn eines der Zeichen 1 bis 31 im Block gestört ist. Das 31. Zeichen enthält nur Prüfbits, wodurch erreicht wird, daß für das erste Zeichen im Störungsfall am Ausgang das darunter angegebene MusterThe scheme is also used to indicate which disturbance pattern at the output of the shift register is obtained when one of the characters 1 to 31 in the block is disturbed. The 31st character contains only Check bits, whereby it is achieved that for the first character in the event of a fault at the output the one given below sample

1 Arbeit, 2 Ruhe, 3 Ruhe, 4 Arbeit und 5 Ruhe1 work, 2 rest, 3 rest, 4 work and 5 rest

erhalten wird; für das zweite Zeichen besteht das Muster ausis obtained; for the second character the pattern consists of

1 Ruhe, 2 Arbeit, 3 und 4 Ruhe und 5 Arbeit. ■1 rest, 2 work, 3 and 4 rest and 5 work. ■

Die Bits des Blockes werden nacheinander eingeschoben. Deutlichkeitshalber ist diese Reihe von 155 Bits aber in 31 Spalten von fünf Bits dargestellt.The bits of the block are inserted one after the other. For the sake of clarity, this series is from 155 bits but represented in 31 columns of five bits.

Die Bits werden zugleich den Registern A und B zugeführt. Wie das Λ-Register hat das B-Register eine Länge von fünf Schritten. Während fünf Zyklen des A -Registers wird das B-Register 32mal durchlaufen. In F i g. 2 sind davon nur die letzten Phasen dargestellt. Dabei ist zu bemerken, daß das Durchschieben des Registers/i am Ende des 31.Zeichens, also nach dem 155. Bit aufhört und daß das letzte Prüfzeichen nur dem Register B zugeführt wird, so daß hierfür die Darstellung noch um 5 Bits verlängert worden ist.The bits are fed to registers A and B at the same time. Like the Λ register, the B register has a length of five steps. During five cycles of the A register, the B register is run through 32 times. In Fig. 2 only the last phases are shown. It should be noted that the shifting of the register / i stops at the end of the 31st character, i.e. after the 155th bit, and that the last check character is only fed to register B, so that the representation has been extended by 5 bits .

Bei gutem Empfang ist am Ausgang des A-Registers das 32., durch fünf Ruheschritte gebildete Fehlermuster zu erhalten; dasselbe Muster ist am Ausgang des B-Registers zu erhalten. Das Auftreten eines Arbeitsschrittes in diesem Register deutet darauf hin, daß in einem Schritt des Blocks mit der von der Stelle des Arbeitsschrittes angegebenen Rangnummer ein Fehler aufgetreten ist. Im allgemeinen wird dabei am Ausgang des A-Registers nicht dasselbe Fehlermuster wahrgenommen. Tritt z. B. beim B-Register der erste Schritt mit .Arbeitspolarität auf, so haben im /!-Register z. B. die Schritte 1 und 4 Arbeitspolarität, wenn die Störung im ersten Schritt nach dem B-Register im ersten Zeichen des Blocks vorgekommen ist.If the reception is good, the 32nd error pattern formed by five rest steps is to be obtained at the output of the A register; the same pattern can be obtained at the output of the B register. The occurrence of a work step in this register indicates that an error has occurred in a step of the block with the rank number specified by the position of the work step. In general, the same error pattern is not perceived at the output of the A register. Occurs z. B. in the B register the first step with .Working polarity, then in the /! Register z. B. steps 1 and 4 working polarity if the disturbance occurred in the first step after the B register in the first character of the block.

Auf den Empfangszyklus folgt eine Ruheperiode, während derer das A-Register durch die Zufuhr von Nullen so weit weitergeschoben wird, und zwar in Reihen von fünf Zeichen, bis das Fehlermuster am Ausgang des /!-Registers dasselbe wie das am Ausgang des ß-Rcgisters auftretende ist. Links in F i g. 2 . ist dies noch nicht der Fall, auch nicht nach Weiterschieben um fünf Zeichen bis auf 6, auch nicht nach einer zweiten Aufschiebung bis auf 11, usw., wie es in der ZilTcrnreihc für die einzelnen Weiterschübe angegeben ist. Nach der siebenten Verschiebung ist nur noch der letzte Schritt ein Arbeitsschritt; es zeigt sich indessen, daß erst nach 31 Verschiebungen ein Muster erhalten wird, in welchem nur der erste Schritt ein Arbeitsschritt ist. Die Störung ist also 5 offensichtlich im 31. Zeichen, also im ersten Prüfzeichen selbst, aufgetreten. Dieses Zeichen kann nun korrigiert werden, und zwar dadurch, daß das Fehlermuster modulo 2 bei dem für dieses Zeichen im Register A fixierten Muster aufgezählt wird,
ίο Im Schema von Fig. 3 sind die Modulo-2-Aufzähler (exklusive ODER-Tore) mit Pluszeichen in einem Kreis angegeben. UND-Tore werden durch parallele Linien, die Bezeichnung P und die inklusiven ODER-Tore durch Linien mit durchgehenden Anschlüssen und die Bezeichnung OP dargestellt.The receive cycle is followed by an idle period during which the A register is pushed on by the supply of zeros, in rows of five characters, until the error pattern at the output of the /! Register is the same as that at the output of the β register is occurring. On the left in FIG. 2. if this is not yet the case, not even after moving five characters further up to 6, not even after a second deferment up to 11, etc., as indicated in the row of rows for the individual further advances. After the seventh shift, only the last step is a work step; it turns out, however, that only after 31 shifts is a pattern obtained in which only the first step is a work step. The fault obviously occurred in the 31st character, i.e. in the first test character itself. This character can now be corrected by counting the error pattern modulo 2 in the pattern fixed for this character in register A,
ίο In the scheme of Fig. 3, the modulo-2 enumerators (excluding OR gates) are indicated with plus signs in a circle. AND gates are represented by parallel lines, the designation P and the inclusive OR gates by lines with continuous connections and the designation OP .

Der Taktimpulsgenerator K liefert Taktimpulse, die zum Teil die Telegraphenrepetenz von 50 Baud, zum Teil, nämlich nach dem 160. Schritt, eine höhere Repetenz von z. B. 8000 Baud haben.
Entsprechend den Registern AZ und BZ im Sender enthält der Empfänger von OP 3 die Register A 0 und B 0, von denen A 0 wiederum eine maximale Länge von 31 Bits hat. Der Empfänger hat weiter Λ ein drittes Register CO, in dem sich nach der Selbstkorrektur der empfangene Block befindet, um endlich während der Zufuhr des nächsten Blocks am Ausgang UO nach seiner Bestimmung ausgeschoben zu werden.The clock pulse generator K supplies clock pulses, which partly the telegraph repetition of 50 baud, partly, namely after the 160th step, a higher repetition of z. B. have 8000 baud.
Corresponding to registers AZ and BZ in the transmitter, the receiver of OP 3 contains registers A 0 and B 0, of which A 0 in turn has a maximum length of 31 bits. The receiver also has a third register CO, in which the received block is located after the self-correction, in order to finally be pushed out during the supply of the next block at the output UO after its determination.

Die 30 Zeichen des Blocks werden in F i g. 1 bei IZ zugeführt und erreichen das Register AZ zum Bilden der fünf Prüfbits 151 bis 155. Nachdem die Informationsbits 1 bis 150 durch das rückgekoppelte Registerß geführt worden sind, werden auch die Prüfbits über das UND-Tor PO 3 und das ODER-Tor OP 2 dem Register zur Bildung der fünf Prüfbits 156 bis 160 zugeführt.The 30 characters of the block are shown in FIG. 1 at IZ and reach the register AZ to form the five check bits 151 to 155. After the information bits 1 to 150 have been passed through the feedback register, the check bits are also sent via the AND gate PO 3 and the OR gate OP 2 fed to the register for forming the five check bits 156 to 160.

Jeder Gruppe von fünf bei IZ ankommenden Bits ist eine Anlauf- und eine Sperrpolarität hinzugefügt, die in an sich bekannter Weise unterdrückt werden. Das vom Empfänger (F i g. 3) kommende Zeichen /0 erreicht über das UND-Tor P 10 die Eingänge der Register AO und BO sowie über das UND-Tor P 8 und das ODER-Tor OP 4 das Register CO. Dieses Register dient dazu, das Rundschieben des Blocks während des 160. Schrittes zu ermöglichen. Zugleich ( wird während dieses 160. Schrittes der Eingang der Register/10 und BO über den Inverter/2 und das UND-Tor P 10 gesperrt.Each group of five bits arriving at IZ has a starting polarity and a blocking polarity added, which are suppressed in a manner known per se. The character / 0 coming from the receiver (FIG. 3) reaches the inputs of the registers AO and BO via the AND gate P 10 and the register CO via the AND gate P 8 and the OR gate OP 4. This register is used to enable the block to be rotated during the 160th step. At the same time (during this 160th step the input of the registers / 10 and BO via the inverter / 2 and the AND gate P 10 is blocked.

Der an den Taktgeber K angeschlossene Fünferteiler D verteilt die Impulse 161 bis 310 in Reihen , von fünf Bits und spricht nicht auf die Impulse 1 bis 150 an.The five-divider D connected to the clock generator K distributes the pulses 161 to 310 in rows of five bits and does not respond to the pulses 1 to 150 .

Die Aufzähler M12 bis M 16 vergleichen die in den Registereinheiten A gespeicherten mit den in den Registereinheiten B gespeicherten Bits. Sind sie gleich, so geben diese Aufzähler dem ODER-Tor OP 3 Nullen ab, wodurch dieses Tor über den Inverter/I dem UND-Tor P 7 eine Eins zuführt. Wird zugleich vom Teiler eine Eins zugeführt, so liefert das UND-Tor P 7 allen UND-Toren P11 bis P15 eine Eins, so daß das vorhandene Bit den Aufzählern M 4 bis MS übertragen wird, um nach Aufzählen beim Inhalt der Registereinheiten C146 bis C150 in den Registereinheiten C145 bis C149 gespeichert zu werden.The counters M12 to M 16 compare the bits stored in the register units A with the bits stored in the register units B. If they are the same, then these counters give the OR gate OP 3 zeros, whereby this gate supplies a one to the AND gate P 7 via the inverter / I. If at the same time a one is supplied by the divider, then the AND gate P 7 supplies a one to all AND gates P 11 to P 15 , so that the existing bit is transferred to the counters M 4 to MS , so that after counting the contents of the register units C 146 to C 150 to be stored in the register units C 145 to C 149.

Sind einige von den Bits in den RegistereinheitenAre some of the bits in the register units

Al bis AS den Bits in den Einheiten Bl bis B 5 Al to AS the bits in the units Bl to B 5

■ nicht gleich, so erfolgt im 160. Schritt eine Selbst-■ not immediately, then in the 160th step a self-

korrektur. Dieser Vorgang wird in Fi;g. 4 illustriert, wo in der Oberreihe angenommen wird, daß eine Anzahl Zeichen, al bis a5, af> bis a 10 usw., wobei nur die ersten zwei völlig dargestellt sind, entsendet wird, und darunter, daß es sich nach dem Empfang zeigt, wie die Schritte «6, a9 und α 10 zu a6 + 1, a9 -I- 1 und α 10 + 1 verstümmelt worden sind.correction. This process is shown in FIG. 4 illustrates where in the upper row it is assumed that a number of characters, al to a5, af> to a 10, etc., with only the first two fully represented, is sent, and below that it shows itself after reception, how steps 6, a9 and α 10 have been mutilated to a6 + 1, a9 -I- 1 and α 10 + 1.

Hinter der oberen Klammer in Fig. 4 sieht man die Störungsmuster, die bei diesen Störungen am Ausgang des /!-Registers auftreten würden. Hinter dem Taktimpuls 160 ist der entsprechende Inhalt des A-Registers angegeben sowie auch der entsprechende Inhalt des B-Registers. Auf der linken Seite derBehind the upper bracket in FIG. 4 one can see the disturbance patterns which would occur with these disturbances at the output of the /! Register. The corresponding content of the A register and the corresponding content of the B register are specified after the clock pulse 160. On the left of the

F i g. 4 sind in Klammern die betreffenden, der dahinterliegenden Störungsmusterreihe entsprechenden Schritte angegeben. Während der schnellen Taktimpulse 160 bis 170 wird das /!-Register, und auch das ß-Register, rundgetrieben, bis sich beim Impuls 170 die Störungsmuster an den Ausgängen der beiden Register als gleich erweisen. Im letzten Abschnitt von F i g. 4 ist der Inhalt des C-Registers angegeben, der in aufeinanderfolgenden Schritten geändert wird,F i g. 4 are in brackets the relevant, corresponding to the underlying disturbance pattern series Steps indicated. During the fast clock pulses 160-170, the /! Register becomes, and also the ß-register, driven round until the impulse 170 shows the disturbance pattern at the outputs of the two Prove register to be the same. In the last section of FIG. 4 the content of the C register is given, which is changed in successive steps,

ίο bis dieser Inhalt fertig ist, um nach der Aufzählung mit dem endlich an den Registern A und B auftretenden gleichen Störurigsmuster beim 171. Schritt das korrigierte Zeichen «6 bis α 10 zu liefern.ίο until this content is ready, in order to deliver the corrected characters «6 to α 10 after the enumeration with the same disruptive pattern finally occurring at registers A and B in the 171st step.

Hierzu 1 Blatt Zeichnungen1 sheet of drawings

209 682/92209 682/92

Claims

1 2 and this redundancy is divided into two parts, where the first part is all characters and the second part is the character block (group of several

1. Procedure for the transmission of binary characters) is added.

encoded characters in blocks, with redundancy 5 In a well-known method of this type is sent for error correction and this redundancy is divided into two parts, a shift register that is fed back to itself, with the one used to which the characters of a block are fed to all characters after one part and the second part to the other (Essay "Error Correcting Character Block (Group of Several Characters) Codes and Their Implementation for Data Trans" is added, characterized by JE Meggitt in the Zeitnet, that two characters from a block are "IRE Transactions on Information Theory" , Control characters, each in a different way, in October 1961, pp. 234 to 244).
a non-disruptive code is derived and if there is no error in a block, then all characters, including the control characters, are then translated into the disruptive code after the register has been shifted and in the normal position, ie in the rest position. Errors in the block are sent. appear in the end position. There will be

2. The method according to claim 1, characterized in that only individual errors are detected. Kick two indicates that on the receiving end all characters have errors in one character, one character being on Mutilation of the security code checked step into a separation step and a separation step in the garbled received characters 20 are falsely converted one character step by means of an automatic follow-up question and repeat, the error does not appear.

Recovery corrected and the characters in the recovery In a further known method

gang code must be recoded. for the transmission of a code indicating a fault

3. The method according to claim 1, characterized in that coded telegraphic step groups of constant step characterize that per block a first check number, which are each secured by a control character by means of a first parity check pattern, is (A in Fig. 2), comprising η rows (five rows size of the telegraphy step groups reduced. In the example according to Fig. 2), it is deduced that in addition to a block of characters only one on the places indicated in the pattern (A) the only control character derived. Finally, any work steps are counted in order to send an even number of work steps for each individual message step using the characters of a block using, together with the corresponding code to be formed, an error-indicating code; the control character is to be delivered per row, while at the same time a second one per block is not sent together with the first check character by means of an error-indicating code and is not controllable.

Check characters by means of a second parity check 35 This situation is now according to the invention there-

pattern (B in Fig. 2) is derived, comprehensively by eliminating that from the characters of a block

η rows, and that on the two control characters shown in pattern (B) , each in a different way,

The possible work steps are derived in a non-disruptive code and

are to count together with the corresponding afterwards all characters, including the control characters, in

Parity step to be formed an even number 40 translates and sends a code indicating a fault

To deliver work steps per row. will.

4. The method according to claim 2, characterized in that in a further development of the inventive concept . indicates that the are provided by means of automatic post-processing that all characters are received on the receiving side

ask corrected characters per block with the two check characters belonging to the block are checked for mutilation of the security code in a 45, the mutilated received characters are routed by means of a shift register combination (AO, BO, CO in automatic query and repetition corri-F i g. 3), in which the yaw and the characters in the input code are also encoded by both parity check characters on one side of the transmitter.

be formed in a similar manner, the expediently being a first per block

Receiver-derived check characters are compared with the check characters received from the 50 check characters by means of a first parity check pattern, transmitter comprising η rows, derived, with the possible work being forwarded to the places specified in the, while the character pattern in the case of a positive result and in the case of a negative result steps are counted in order to deliver together with the information the character that caused the inequality, speaking parity step to be formed by setting the shift register combinations 55 number of work steps per row, while the tion is searched and corrected and then at the same time per block, together with forwarded to the first check character. mark, a second test mark by means of a second

Parity check pattern is derived, comprising η rows, and that the possible work steps are to be counted on the positions 60 specified in the pattern in order to

together with the corresponding parity

'took an even number of steps per row to deliver.

In a preferred embodiment, 65 is provided that the means of automatic inquiry

The invention relates to a method for corrected characters per block with the two Transfer of binary coded characters in the check characters belonging to the block in Blocks, whereby redundancy for error correction with a shift register combination is routed n,