DE1299684B

DE1299684B - Arrangement for the interference-insensitive transmission of binary signals

Info

Publication number: DE1299684B
Application number: DE19681762324
Authority: DE
Inventors: Kalisvaart Adrianus; Dipl-Phys Eilert; Schackwitz
Original assignee: Philips Patentverwaltung GmbH
Current assignee: Philips Intellectual Property and Standards GmbH
Priority date: 1968-05-25
Filing date: 1968-05-25
Publication date: 1969-07-24
Also published as: FR2010482A1; NL6907909A

Description

Die Erfindung betrifft eine Anordnung zur stö. rungsunempfindlichen Übertragung von binären Signalen über Leitungen, die auf der Sendeseite vor Verstärkern mit niedrigem Ausgangswiderstand eingespeist und auf der Empfangsseite mit Schwellwertverstärkern abgeschlossen sind.The invention relates to an arrangement for stö. insensitive to energy Transmission of binary signals via lines that are on the transmission side in front of amplifiers fed in with a low output resistance and on the receiving side with threshold amplifiers Are completed.

Bei der Übertragung von binären Signalen, z. B, von Zählimpulsen zu einer Werkzeugmaschine übet einen längeren Übertragungsweg von einigen Metern Kabel, können aus verschiedensten Quellen Störungen eingestreut werden. Diese Störungen können ein sehr breites Frequenzspektrum mit großen Energien auch bei hohen Frequenzen enthalten, so daß die Verwendung von Filtern verschiedener Art, insbesondere bei Nutzsignalen hoher Frequenz bzw. dichter Folge, keine Störungen beseitigen können.When transmitting binary signals, e.g. B, from counts to a machine tool exercises a longer transmission path of a few meters of cable, Disturbances can be interspersed from various sources. These disorders can cover a very wide frequency spectrum with large energies even at high frequencies included, so the use of filters of various types, especially at Useful signals of high frequency or close sequence, cannot eliminate interference.

Es ist nun bekannt, bei Übertragung der Signale über Leitungen mit Verstärkern einzuspeisen, die bei beiden binären Werten des Signals möglichst kleinen Ausgangswiderstand besitzen. Dadurch werden kapazitiv eingestreute Störungen stark bedämpft, jedoch nur, wenn die Frequenz bzw. das Spektrum der Störung so niedrig ist, daß die Leitung hierfür noch keinen wesentlichen induktiven Widerstand bzw. Laufzeit besitzt.It is now known when the signals are transmitted via lines with Feed amplifiers that are as small as possible for both binary values of the signal Have output resistance. As a result, capacitively interspersed interference becomes strong attenuated, but only if the frequency or the spectrum of the disturbance is so low is that the line does not yet have a significant inductive resistance or Owns term.

Bei der Übertragung von binären Signalen werden auf der Empfangsseite auch Eingangsverstärker verwendet, die eine hohe Ansprechschwelle besitzen, z. B. bei etwa dem halben Nutzhub des Signals. Damit werden Störungen unwirksam, die kleiner als der halbe Nutzhub sind. Es kann damit jedoch nicht verhindert werden, daß-noch größere Störsignale doch Fehler verursachen.When transmitting binary signals are on the receiving side input amplifiers are also used that have a high response threshold, e.g. B. at about half the useful excursion of the signal. This means that disturbances become ineffective, the smaller ones than half the useful stroke. However, this cannot prevent-yet larger interfering signals cause errors.

Hier zeigt die Erfindung eine Lösung, die dadurch gekennzeichnet ist, daß die Übertragung eines Signals. sowohl direkt wie auch im Komplement erfolgt und auf der Empfangsseite eine Kontrollschaltung nur dann deren Ausgangssignal ändert, wenn beide Eingangssignale entgegengesetzte komplementäre Werte annehmen.Here the invention shows a solution which is characterized in that that the transmission of a signal. takes place both directly and in the complement and on the receiving side a control circuit only changes its output signal, when both input signals take on opposite complementary values.

Die Erfindung nutzt dabei die Tatsache aus, daß ein Störsignal den bzwe die Übertragungswege jeweils in der gleichen Richtung beeinflußt, so daß ein Störsignal sowohl das Nutzsignal selbst wie auch den Komplementwert gleichzeitig entweder zu einer »0« oder zu einer »1« verfälscht. Darauf reagiert die Kontrollschaltung jedoch in beiden Fällen nicht.The invention takes advantage of the fact that an interfering signal is the or influences the transmission paths in the same direction, so that a Interfering signal both the useful signal itself and the complement value at the same time falsified either to a "0" or to a "1". The control circuit reacts to this but not in both cases.

Allerdings muß vorausgesetzt werden, daß die an der Kontrollschaltung. ankommenden Störsignale, d. h. der Zustand: beide Eingänge haben »0« oder -»1«, nicht länger dauern als zwei Signalwechsel, da sonst ein Signal verlorengehen kann. Nun sind Störungen mit großer Amplitude allgemein kürzer als-Störungen mit kleiner Amplitude, so daß letztere von der Kontrollschaltung' ferngehalten werden müssen. Um dies zu erreichen, ist in weiterer Ausgestaltung der Erfindung auf der Senderseite zur Einspeisung der Leitungen in an sich bekannter Weise ein Verstärker mit kleinem Ausgangswiderstand und auf der Empfangsseite ein Schwellwertschalter mit großer Hysterese vorgesehen, wobei vorteilhaft beide Verstärker auf bestimmte Weise gleich aufgebaut sind. Durch einen Schwellwertschalter mit großer Hysterese können bei entsprechender Dimensionierung dann Störungen bis nahe zum Signalhub von der Kontrollschaltung ferngehalten werden. E An Hand der Zeichnungen werden Ausführungsbeispiele der Erfindung näher erläutert. Es zeigt F i g. 1 eine Übersichtsdarstellung, F i g. 2 ein. Ausführungsbeispiel. der Kontrollschaltung, F i g. 3 ein Schaltbild des Verstärkers, F i g. 4 a und 4 b das Schaltverhalten eines Verstärkers ohne bzw. mit Hysterese.However, it must be assumed that the control circuit. incoming interfering signals, d. H. the state: both inputs have »0« or - »1«, do not take longer than two signal changes, otherwise a signal can be lost. Now, disturbances with a large amplitude are generally shorter than disturbances with smaller ones Amplitude, so that the latter must be kept away from the control circuit. To achieve this, in a further embodiment of the invention is on the transmitter side to feed the lines in a known manner an amplifier with a small Output resistance and on the receiving side a threshold switch with a large Hysteresis is provided, both amplifiers being advantageous in a certain way are constructed. With a threshold switch with a large hysteresis, appropriate dimensioning then disturbances up to near the signal swing from the control circuit be kept away. Embodiments of the invention are illustrated using the drawings explained in more detail. It shows F i g. 1 shows an overview, FIG. 2 a. Embodiment. the control circuit, F i g. 3 is a circuit diagram of the amplifier, FIG. 4 a and 4 b the switching behavior of an amplifier with or without hysteresis.

F i g. 1 zeigt zunächst den prinzipiellen Aufbau der Anordnung. Das Eingangssignal I wird zwei Leitungstreibern LD direkt bzw. invertiert über den Inverter V zugeführt. An den Ausgängen der Treiber steht also 1 und die invertierte Information 1 zur Verfügung. Die Treiber sind so beschaffen, daß sie sowohl für »0« als auch für »L«-Signale einen niedrigen Innenwiderstand aufweisen.F i g. 1 initially shows the basic structure of the arrangement. That Input signal I is two line drivers LD directly or inverted via the inverter V supplied. At the outputs of the drivers there is 1 and the inverted information 1 available. The drivers are designed to work for both "0" and have a low internal resistance for "L" signals.

Sie vergrößern gleichzeitig den Signalhub »0« und »L« auf etwa die Speisespannung Up der Treiber. Am Ende der Übertragungsleitung ü befinden sich Eingangsschaltungen LD, die mit einer Spannungshysterese von minimal 1/z Up ausgestattet sind. Hierdurch wird garantiert, daß bei Störspannungen bis zu mindestens -I- oder -1/z Up an den Eingängen an den Ausgängen die richtigen Informationen I und 1 wieder zur Nerfügungstehen. .Falls trotz dieser erhöhten Störsicherheit ein kurzer Störimpuls beide Eingangsschaltungen übersteuert, so wird bei Verwendung einer symmetrisch verlegten Übertragungsleitung (verdrillte Leitungen--oder abgeschirmte Leitungen) der Störimpuls auf beiden Eingängen mit gleicher Polarität erscheinen. An den Ausgängen der Eingangsschaltungen LD entsteht also auf beiden Seiten gleichzeitig »0« oder »L«. Dieser Fehler wird von der Kontrollschaltung K erkannt und-korrigiert, falls die Störung kürzer ist als der zu übertragende Impuls. - Die Kontrollschaltung (F i g. 2) arbeitet folgendermaßen: Die NAND-Gatter 5 und 6 bilden ein Speicher-Flip-Flop. Für den Normalfall, für den in F i g. 2 die an den einzelnen Punkten der Schaltung anliegenden Signale angegeben sind, liegt am Eingang von Gatter 5 stets I und an 6 die Information 1. Deswegen liegt am Ausgang A des Gatters 6 stets 1. Der Ausgang folgt jedem Wechsel von 1 zwischen »L« und »0«. Werden jedoch durch einen Störimpuls beide Eingänge Ei und E2 der Kontrollschaltung auf gleiches Potential gelegt, dann liegt an den Eingängen der Gatter 3 und 4 infolge- der Inverter 1 und 2 jeweils am einen Eingang »Ö« und am anderen »L«. Die Ausgänge der NAND-Gatter 3 und 4 zeigen daher »L«. Die Gatter 5 und 6 verändern hierbei ihre Lage nicht. Am Ausgang der Kontrollschaltung wird --die Information I gespeichert.. Die Störung bewirkt also keine Informationssprünge am Ausgang A der Kontrollschaltung, und die Störimpulse werden von einem angeschlossenen Zähler nicht gezählt, Die Störimpulse können allerdings verhindern, daß ein Zählimpuls über die- Leitung .kommt, wenn die Störung länger andauert als ein Informationswechsel L-0 L oder 0-L-0. Die Kontrollschaltung K ermöglicht also die richtige Übertragung der Zählimpulse, auch wenn kurzzeitig beide Eingänge der Empfangsschaltung übersteuert werden.They simultaneously increase the signal deviation "0" and "L" to approximately the supply voltage Up of the driver. At the end of the transmission line ü there are input circuits LD which are equipped with a voltage hysteresis of at least 1 / z Up . This guarantees that in the event of interference voltages of at least -I- or -1 / z Up at the inputs at the outputs, the correct information I and 1 is available again. If, despite this increased interference immunity, a short interference pulse overdrives both input circuits, the interference pulse will appear on both inputs with the same polarity when using a symmetrically laid transmission line (twisted cables or shielded cables). At the outputs of the input circuits LD, therefore, “0” or “L” appear simultaneously on both sides. This error is recognized and corrected by the control circuit K if the disturbance is shorter than the pulse to be transmitted. The control circuit (FIG. 2) works as follows: The NAND gates 5 and 6 form a memory flip-flop. For the normal case for which in FIG. 2 the signals present at the individual points of the circuit are always I at the input of gate 5 and the information 1 at 6. Therefore, the output A of gate 6 is always 1. The output follows every change from 1 between "L" and "0". However, if both inputs Ei and E2 of the control circuit are set to the same potential due to an interference pulse, then inverters 1 and 2 are each connected to one input “Ö” and the other “L” at the inputs of gates 3 and 4. The outputs of NAND gates 3 and 4 therefore show "L". The gates 5 and 6 do not change their position. The information I is stored at the output of the control circuit. The fault does not cause any information jumps at output A of the control circuit, and the interference pulses are not counted by a connected counter. The interference pulses can, however, prevent a counting pulse from being transmitted over the line. comes when the disturbance lasts longer than an information change L-0 L or 0-L-0. The control circuit K thus enables the correct transmission of the counting pulses, even if both inputs of the receiving circuit are briefly overridden.

Die Verstärker zum Einspeisen und Abschließen der Leitung bestehen aus einer Kippschaltung, die für das Eingangssignal eine große Hysterese aufweist und in F i g. 3 dargestellt ist.The amplifiers for feeding and terminating the line exist from a flip-flop which has a large hysteresis for the input signal and in FIG. 3 is shown.

Die beiden stationären Schaltzustände stellen sich ein, wenn erstens U, O V ist, dann sind T1 und T2 eingeschaltet und Ua ": Up =12V, und wenn zweitens U,:- r Up ist, dann sind T, und T4 eingeschaltet und es ist U" .-: 0 V. Der Widerstand RR bewirkt eine Rückkopplung und damit das Kippverhalten der Schaltung.The two steady-state switching states are established when, firstly, U, OV, then T1 and T2 are switched on and Ua ": Up = 12V, and when, secondly, U,: - r is Up , then T, and T4 are switched on and it is U ".-: 0 V. The resistor RR causes feedback and thus the switching behavior of the circuit.

Wird die Schaltung zunächst ohne Rückkopplung betrachtet, also RR = oo, dann läuft der Umschaltvorgang folgendermaßen ab: Die beiden Eingangstransistoren T1 und T3 können nicht gleichzeitig eingeschaltet sein, da die beiden Basis-Emitter-Strecken parallel geschaltet sind und T1 ein npn- und T3 ein pnp-Transistor ist. Die gemeinsame Basis von T1 und T3 liegt über den aus den beiden Widerständen RT gebildeten Spannungsteiler auf U./2. Diese Spannung wirkt als Schwellspannung US für den aus T1 und T3 gebildeten Schwellwertschalter. Wird die Eingangsspannung von U, = 0 V (T1 und T2 »ein«) ausgehend erhöht, dann wird bei Ue = US = Up/2 der Transistor T1 und demzufolge auch T2 sicher abgeschaltet sein, weil dann kein Basisstrom mehr fließen kann (UBE = 0 V). Für noch ein wenig höhere Eingangsspannung U, = US -I- UBE 3 schaltet dann T3 und demzufolge T4 ein. UBg3 ist die Basis-Emitter-Einschaltspannung von T3.If the circuit is initially considered without feedback, i.e. RR = oo, the switching process proceeds as follows: The two input transistors T1 and T3 cannot be switched on at the same time because the two base-emitter paths are connected in parallel and T1 is an npn and T3 is a pnp transistor. The common basis of T1 and T3 is on U./2 via the voltage divider formed from the two resistors RT. This voltage acts as a threshold voltage US for the threshold switch formed from T1 and T3. If the input voltage is increased from U, = 0 V (T1 and T2 "on"), then when Ue = US = Up / 2 the transistor T1 and consequently also T2 will be safely switched off, because then no more base current can flow (UBE = 0 V). For a slightly higher input voltage U, = US -I- UBE 3 then T3 and therefore T4 switches on. UBg3 is the base-emitter turn-on voltage of T3.

Wird jetzt der Rückkoppelwiderstand RR in die Schaltung eingefügt, dann ist die Reihenfolge des Umschaltens der Transistoren T1 bis T4 genau wie beschrieben, nur mit dem Unterschied, daß die Schwellen, wo T1 und T3 zu sperren beginnen, vom jeweils vorher vorhandenen Schaltzustand der Transistoren T2 und T4 abhängig werden.If the feedback resistor RR is now inserted into the circuit, then the sequence of switching the transistors T1 to T4 is exactly as described, the only difference is that the thresholds where T1 and T3 begin to block are from the each previously existing switching state of the transistors T2 and T4 are dependent.

Entsprechend dem Widerstandsverhältnis von RR zu RT/2 wird die Eingangsspannung Ueo, wo T1 sperrt, zu positiven Spannungen hin verschoben und die Schwellspannung Ueu, wo T3 sperrt, um denselben Betrag in negativer Richtung. Die Differenz Ueo- U"" = d U, ist die Hysterese der Schaltung. Wird die so erzeugte Hysterese JU, größer gewählt als die Summe der Basis-Emitter-Einschaltspannungen von T1 und T3, dann tritt der oben erwähnte undefinierte Zwischenzustand der Schaltung, in dem alle vier Transistoren gesperrt sind, nicht auf, jedenfalls nicht statisch. Das kommt daher, daß, bevor die Schaltung kippen kann, die Eingangsspannung so weit angehoben bzw. gesenkt sein muß, daß immer Einschaltstrom für den jeweils kurz zuvor gesperrt gewesenen Transistor zur Verfügung steht. Der Umschaltvorgang läuft dann infolge der Rückkopplung (auch bei U, = const.) weiter, bis die Ausgangsspannung den statischen Endwert erreicht hat.In accordance with the resistance ratio of RR to RT / 2, the input voltage Ueo, where T1 blocks, is shifted towards positive voltages and the threshold voltage Ueu, where T3 blocks, is shifted by the same amount in the negative direction. The difference Ueo U "" = d U is the hysteresis of the circuit. If the hysteresis JU generated in this way is selected to be greater than the sum of the base-emitter switch-on voltages of T1 and T3, then the above-mentioned undefined intermediate state of the circuit, in which all four transistors are blocked, does not occur, at least not statically. This is because, before the circuit can tip over, the input voltage must be raised or lowered to such an extent that inrush current is always available for the transistor that was blocked shortly before. The switching process then continues as a result of the feedback (also with U, = const.) Until the output voltage has reached the static end value.

F i g. 4 zeigt das Schaltverhalten zweier Verstärker, von denen der eine (F i g. 4a) beim Über- oder Unterschreiten einer bestimmten Spannungsschwelle schaltet und der andere (F i g. 4 b) eine gleichgroße Hysterese H (Ueo- Uea hat. Während die Eingangsspannung mit einer Anstiegszeit t,. von »0« nach »L« ansteigt - »0« bzw. »L« sind die logischen Spannungsniveaus der Schaltung -, werden einige kurze Störimpulse eingestreut. Solange sich die Eingangsspannung noch nicht oder nur sehr wenig geändert hat, zeigen beide Ausgänge beim ersten Störimpuls keine Spannungsänderung. Beim zweiten Störimpuls ist für die Schaltung von F i g. 4 a die Schwelle erreicht und der Ausgang schaltet. Bei Beendigung des Störimpulses sinkt die Eingangsspannung wieder unterhalb der Schwelle, und der Ausgang schaltet wieder in die Anfangslage zurück. Erst beim dritten Störimpuls, zur Zeit t1, ist die Störschwelle endgültig überschritten, und der Verstärker bleibt umgeschaltet. Für die Schaltung von F i g. 4 b und mit Hysterese ist beim zweiten Störimpuls die Schaltschwelle Ueo noch nicht erreicht. Erst beim dritten Störimpuls zur Zeit t1 wird die Schwelle Ueo überschritten und kurz darauf unterschritten. Der Ausgang schaltet aber nicht zurück. Wegen der Hysterese ist das erst möglich beim Unterschreiten der Schwelle U". Zum Zeitpunkt t2 würde die Eingangsspannung ohne Störung die Schwelle Ueo erreichen. Die Störungen bewirken also nur ein etwas verfrühtes Schalten zum Zeitpunkt t1. Außerdem ist für die Schaltung mit Hysterese die Störsicherheit schon bei in Ruhe befindlichem Eingangssignal 0 oder L größer als in der Schaltung ohne Hysterese. Wenn gleiche Störsicherheit gefordert wird, bei »0« und »L« am Eingang, dann ist die maximale Störsicherheit im Falle von F i g. 4 a - ohne Hysterese - gleich 1/2 L, während sie für den in F i g. 4 b dargestellten Fall nahezu bei »L«, also dem doppelten Wert, liegen kann.F i g. 4 shows the switching behavior of two amplifiers, of which the a (Fig. 4a) when exceeding or falling below a certain voltage threshold switches and the other (FIG. 4 b) has an equally large hysteresis H (Ueo-Uea. While the input voltage has a rise time t ,. increases from "0" to "L" - "0" and "L" are the logic voltage levels of the circuit - some will short glitches interspersed. As long as the input voltage is not yet or has changed very little, both outputs show none at the first glitch Voltage change. At the second glitch is for the circuit of F i g. 4 a the threshold is reached and the output switches. Upon termination of the glitch the input voltage falls below the threshold again and the output switches back to the starting position. Only with the third glitch, at time t1, is the interference threshold is finally exceeded and the amplifier remains switched. For the circuit of F i g. 4 b and with hysteresis is the second interference pulse Switching threshold Ueo not yet reached. Not until the third interference pulse at time t1 the threshold Ueo is exceeded and shortly thereafter undershot. The exit but does not switch back. Because of the hysteresis, this is only possible if the value falls below the limit the threshold U ". At time t2, the input voltage would become the threshold without interference Reach Ueo. The disturbances only cause a somewhat premature switching to Time t1. In addition, the interference immunity is already for the circuit with hysteresis when the input signal is at rest, 0 or L is greater than in the circuit without Hysteresis. If the same interference immunity is required, with »0« and »L« at the input, then the maximum immunity to interference is in the case of FIG. 4 a - without hysteresis - equal to 1/2 L, while for the in F i g. 4 b shown case almost at »L«, that is, twice the value, can be.

Claims

Claims: 1. Arrangement for interference-sensitive transmission of binary signals via lines that are connected to the transmitter by amplifiers low output resistance and on the receiving side with threshold switches are completed, characterized in that the transmission of a signal both takes place directly as well as in the complement and a control circuit on the receiving side only changes its output signal when both input signals are opposite adopt complementary values.

2. Arrangement according to claim 1, characterized in that the control circuit contains two cross-coupled NAND gates (5, 6), the further inputs of which are each connected to an output of two further NAND gates (3, 4) , each with one Input (Ei, E2) of the control circuit are connected directly and to the other input (E2, Ei) via an inverter (1, 2).

3. Arrangement according to claim 2, characterized in that the NAND gates are replaced by NOR gates.

4. Arrangement according to claim 1 or one of the following, characterized in that the inputs of the control circuit each have a threshold switch (LD) are connected upstream with a large hysteresis for the input signal.

5. Arrangement according to claim 4, characterized in that the threshold switch contains two mutually complementary transistors (T1 and T2), the emitters of which are each connected to the poles of a voltage source (O, Up) , the collectors are connected to one another and the output (a ) of the threshold switch, and whose bases are each connected to the collectors of two further transistors (T3 and T4), whose emitters are connected to one another and form the input (s) of the threshold switch and whose bases are also connected to one another and to the midpoint of a voltage divider and are connected to the output (a) of the threshold switch via a resistor. &. Arrangement according to Claim 5, characterized in that the same threshold value switch is provided for feeding in the lines on the transmitting side.