DE1176901B

DE1176901B - Delaying gate switching for binary information

Info

Publication number: DE1176901B
Application number: DET20285A
Authority: DE
Inventors: Otto Mueller
Original assignee: Telefunken Patentverwertungs GmbH
Current assignee: Telefunken Patentverwertungs GmbH
Priority date: 1961-06-12
Filing date: 1961-06-12
Publication date: 1964-08-27

Description

Verzögernde Torschaltung für binäre Informationen In der Hauptpatentanmeldung ist eine verzögernde Torschaltung für binäre Informationen beschrieben, bei der zwischen dem Informationseingang und dem Ausgang die Serienschaltung eines Verzögerungskondensators und eines ersten Richtleiters liegt. Dem Eingang wird über einen zweiten Richtleiter ein Taktimpuls zugeführt, und am Verbindungspunkt des Verzögerungskondensators mit dem ersten Richtleiter liegt über einen dritten Richtleiter ein solches Potential, daß in Abhängigkeit von der Eingangsinformation der Verzögerungskondensator bei Auftreten des Taktimpulses von diesem Potential her aufgeladen und beim Abklingen des Taktimpulses über den ersten Richtleiter in den Ausgang entladen wird. Der Ausgangsstromkreis kann beispielsweise eine bistabile Stufe mit Transistoren sein, die als Speicherelement wirkt, und deren beide Transistoren jeweils vom Ausgang einer verzögernden Torschaltung über die Basis angesteuert werden.Delayed gate switching for binary information In the main patent application describes a delayed gate circuit for binary information in which the series connection of a delay capacitor between the information input and the output and a first judge lies. The entrance is via a second guide a clock pulse is supplied, and at the connection point of the delay capacitor with the first directional director has such a potential via a third directional director, that depending on the input information of the delay capacitor at When the clock pulse occurs, it is charged from this potential and when it fades away of the clock pulse is discharged into the output via the first directional conductor. The output circuit can for example be a bistable stage with transistors that act as a storage element acts, and their two transistors each from the output of a delaying gate circuit can be controlled via the base.

In einer Modifikation dieser Schaltungsanordnung mit einem nachgeschalteten Transistorschalter, z. B. einer bistabilen Stufe, liegt der dritte Richtleiter nicht an einem festen Potential, sondern am Kollektor eines vom Ausgang angesteuerten Transistors. Entsprechend dem Kollektorpotential des Transistors im leitenden und gesperrten Zustand erfolgt die Ansteuerung des Transistorschalters in Abhängigkeit von seinem Informationsinhalt. Der Transistorschalter wird umgesteuert, wenn sich der angesteuerte Transistor gerade im leitenden Zustand befindet, sein Kollektorpoteutial also relativ positiv. ist: Für den Fall, daß in der zuletzt beschriebenen Schaltungsanordnung- Richtleiter mit größeren Toleranzbereichen verwendet werden sollen, kann unter Umständen die Streuung der Sperrspannungswerte einzelner Richtleiterexemplare dazu führen, daß das Potential des Verbindungspunktes der Serienschaltung - in der Verzögerungseinrichtung, bei relativ negativem Kollektorpotential (Transistor :gesperrt), keinen definierten Wert annimmt. Dieser Tatsache entsprechend erfolgt auch eine Aufladung des Kondensators durch den Taktimpuls bei . anliegender Eingangsspannung, wenn der angesteuerte. Transistor des nachgeschalteten Schalterelementes gesperrt ist. Die Kondensatoraufladung bei gesperrtem -.Transistor belastet den Takt und den Eingang der Verzögerungseinrichtung in unzweckmäßiger Weise.In a modification of this circuit arrangement with a downstream Transistor switch, e.g. B. a bistable stage, the third guide is not at a fixed potential, but at the collector of one controlled by the output Transistor. According to the collector potential of the transistor in the conductive and In the locked state, the transistor switch is activated as a function of its information content. The transistor switch is reversed when the activated transistor is currently in the conductive state, its collector potential so relatively positive. is: In the event that in the circuit arrangement described last Directional guides with larger tolerance ranges can be used under certain circumstances the scattering of the reverse voltage values of individual guide lines lead to that the potential of the connection point of the series circuit - in the delay device, with a relatively negative collector potential (transistor: blocked), none defined Assumes value. In accordance with this fact, the capacitor is also charged by the clock pulse. applied input voltage, if the controlled. The transistor of the downstream switch element is blocked. The capacitor charging when the transistor is blocked, it loads the clock and the input of the delay device in an inexpedient manner.

Die Erfindung verbessert die beschriebene Schaltung dadurch, daß ein vierter Richtleiter, .in soleher._@ Polarität parallel zum Verzögerungskondensator geschaltet ist, daß er vom Eingang zum Ausgang gesehen mit dem ersten Richtleiter gleichsinnig in Reihe liegt. Dadurch wird eine Belastung des Eingangs der Verzögerungseinrichtung durch Ladeströme des Kondensators bei Anliegen des Taktimpulses und einer Eingangsspannung bei gesperrtem Transistor _ des nachgeschalteten Schalterelementes vermieden.The invention improves the circuit described in that a fourth directional conductor, .in soleher ._ @ polarity parallel to the delay capacitor is connected that it is seen from the entrance to the exit with the first directional conductor is in the same direction in series. This places a load on the input of the delay device by charging currents of the capacitor when the clock pulse and an input voltage are applied Avoided with blocked transistor _ of the downstream switch element.

Ein Ausführungsbeispiel der Erfindung wird nachstehend diskutiert und an Hand der Figuren erläutert. F i g..1 stellt eine gemäß der Erfmdurig modifizierte Schaltungsanordnung dar, die F i g: 2 die Anwendung der . modifizierten Schaltungsanordnung .gemäß der Erfindung beim. Betrieb einer bistabilen Stufe als Wechsel-Flip-Flop.An embodiment of the invention is discussed below and explained on the basis of the figures. F i g..1 represents a modified according to the invention Circuit arrangement, the F i g: 2 the application of the. modified circuit arrangement .according to the invention at. Operation of a bistable stage as an alternating flip-flop.

In F i g. 1 wird dem Eingang 1 der Verzögerungseinrichtung ,. die Eingangsspannung E über eire Diodennetzwerk 9, wie es. z. B:. in der Hauptpatentanmeldung., dargestellt ist,. in Form der beiden Spannungen -7V bzw. -0,2V, entsprechend den binären Aussagen »Eins« `', bzw. »Null« zugeführt. Die Verzögerungseinrichtung enthält die Serienschaltung eines Kondensators" 3 _ mit einer Diode 4. Ihr Verbindungspunkt 7 ist über eine Diode '8 mit dem Kollektor eines Transistorschalters 11, der z. B. Teil einer , bistabilen - Stufe 14 (F i g: 2) ist, verbunden. Über eine Diode 6 wird dem Eingang 1 der rechteckige, Taktimpuls von der Klemme 5 her zugeführt, dessen Spannung zwischen den@.@Werten -0,5 V und =6,75 V springt. Eine Diode 1G begrenzt vorteilhaft die Basisspannung und damit auch das Potential am unkx..7,..@@@positiver Richtung.In Fig. 1 is the input 1 of the delay device,. the input voltage E via a diode network 9, like it. z. B: is shown in the main patent application. in the form of the two voltages -7V and -0.2V, corresponding to the binary statements "one" or "zero". The delay device contains the series connection of a capacitor "3" with a diode 4. Its connection point 7 is via a diode "8" with the collector of a transistor switch 11, which is part of a bistable stage 14 (FIG. 2), for example Via a diode 6, input 1 is supplied with the rectangular clock pulse from terminal 5, the voltage of which jumps between the values of -0.5 V and = 6.75 V. A diode 1G advantageously limits the base voltage and thus also the potential at the unkx..7, .. @@@ positive direction.

Zunächst sei angenommen, daß die in F i g. 1 parallel zum Kondensator 3 eingezeichnete Diode 10 gemäß der Erfindung noch nicht vorhanden ist. Um die Wirkungsweise dieser Schaltung zu erklären, möge der Transistor 11 zunächst Strom führen. Sein Kollektorpotential beträgt etwa - 0,3 V. Annähernd das gleiche Potential besitzt dann der Punkt 7, von dessen Potential aus die Ladung des Kondensators erfolgt. Liegt am Eingang E des Diodennetzwerkes 9 die Information »Null« (-0,2 V), so erreicht kein Impuls den Ausgang 2 der Verzögerungseinrichtung, weil am Eingang 1 ebenfalls -0,2 V auftreten und die Diode 6 für beide Taktimpulspotentiale gesperrt bleibt. Liegt am Eingang E die Information »Eins« (- 7 V), so wird der Kondensator 3 von der Eingangsspannung während des Taktintervalles aufgeladen, da die Spannung der Information »Eins« (-7 V) nur während des eingeschalteten Taktes am Eingang 1 der Verzögerungseinrichtung auftreten kann. Durch die positive Taktimpulsrückfianke wird der Kondensator über Klemme 2 und die Diode 4 in die Basis des Transistors 11 entladen. Dadurch wird der Transistor gesperrt.First of all, it is assumed that the in F i g. 1 in parallel with the capacitor 3 shown diode 10 according to the invention is not yet available. Around the To explain the operation of this circuit, let the transistor 11 first current to lead. Its collector potential is around - 0.3 V. Almost the same potential then has point 7, from whose potential the capacitor is charged. If the information “zero” (-0.2 V) is present at the input E of the diode network 9, it is reached no pulse the output 2 of the delay device, because at input 1 also -0.2 V occur and the diode 6 remains blocked for both clock pulse potentials. If the information "one" (- 7 V) is present at input E, capacitor 3 is switched from of the input voltage during the clock interval, since the voltage of the Information »one« (-7 V) only during the switched-on cycle at input 1 of the Delay device can occur. Due to the positive clock pulse backfianke the capacitor is connected via terminal 2 and the diode 4 to the base of the transistor 11 discharged. This blocks the transistor.

Ist der Transistor 11 zunächst gesperrt, so beträgt sein Kollektorpotential etwa -7 V. Die Ansteuerung des Transistors 11 infolge Ladung und Entladung des Kondensators würde in dem Falle unterbleiben, indem sich das Potential des Punktes 7 bei annähernd 0 V einstellt, weil dann die Diode 8 gesperrt bleibt und dadurch eine Aufladung des Kondensators verhindert. Hierfür ist jedoch Voraussetzung, daß die Diode 8 einen hohen Sperrwiderstand gegenüber der Diode 4 besitzt. Wenn hingegen die Diode 8 einen relativ kleinen Sperrwiderstand aufweist und demzufolge wie ein hochohmiger Widerstand wirkt, überträgt sie das negative Kollektorpotential -7V des gesperrten Transistors an den Punkt 7 der Serienschaltung 3, 4. In diesem Falle kann der Kondensator durch den Taktimpuls, wenn die Eingangsinformation »Eins« (-7V) anliegt, aufgeladen werden. Der Impuls gelangt zwar nicht zur Basis des Transistors 11, jedoch bedeutet die Auf- und Entladung des Kondensators eine unnötige Belastung des Eingangsstromkreises 9 und des Taktimpulsgenerators. Um dieses zu verhindern, ist gemäß der Erfindung eine Diode 10 parallel zum Kondensator 3 mit ihrer Kathode am Punkt 7 angeschlossen. Diese Diode gibt dem Punkt 7 ein definiertes Potential von im vorliegenden Falle etwa -0,2V, wenn die Eingangsinformation »Null« (-0,2V) über das Diodennetzwerk an Punkt 1 übertragen werden soll bzw. die Eingangsinformation »Eins« (-7V) übertragen werden soll und der Takt noch nicht eingeschaltet ist. Wird im letzteren Falle der Takt eingeschaltet, so erfolgt eine Aufladung des Kondensators durch den Taktimpuls nur, wenn der Transistor 11 gerade leitend ist, und zwar unabhängig von der Güte des Sperrwiderstandes der Diode B. Bei gesperrtem Transistor und niederohmigem Sperrwiderstand der Diode 8 erfolgt keine Aufladung des Kondensators mehr, weil der Punkt 7 vor dem Einsetzen des Taktimpulses durch Diode 10 auf dem Potential von etwa -0;2V gehalten wurde und für den Fall, daß man das Kollektorpotential des gesperrten Transistors nicht kleiner als die negative Taktimpulsamplitude wählt, über die Diode 8 während des negativen Taktimpulsintervalles kein Kondensatorladestrom fließen kann.If the transistor 11 is initially blocked, its collector potential is about -7 V. The control of the transistor 11 as a result of charging and discharging of the capacitor would be omitted in the event that the potential of the point 7 is set at approximately 0 V, because then the diode 8 remains blocked, thereby preventing the capacitor from charging. A prerequisite for this, however, is that the diode 8 has a high blocking resistance with respect to the diode 4. If, on the other hand, the diode 8 has a relatively small blocking resistance and consequently acts like a high-resistance resistor, it transfers the negative collector potential -7V of the blocked transistor to point 7 of the series circuit 3, 4. In this case, the capacitor can by the clock pulse when the Input information »one« (-7V) is present. The pulse does not reach the base of the transistor 11, but the charging and discharging of the capacitor means an unnecessary load on the input circuit 9 and the clock pulse generator. In order to prevent this, according to the invention, a diode 10 is connected in parallel to the capacitor 3 with its cathode at point 7. This diode gives point 7 a defined potential of around -0.2V in the present case, if the input information "zero" (-0.2V) is to be transmitted via the diode network to point 1 or the input information "one" (-7V ) is to be transferred and the clock is not yet switched on. If the clock is switched on in the latter case, the capacitor is only charged by the clock pulse when the transistor 11 is currently conducting, regardless of the quality of the blocking resistance of diode B. When the transistor is blocked and the blocking resistance of diode 8 is blocked, there is none Charging of the capacitor more, because the point 7 was held before the onset of the clock pulse by diode 10 at the potential of about -0; 2V and in the event that the collector potential of the blocked transistor is not chosen to be less than the negative clock pulse amplitude, via the Diode 8 no capacitor charging current can flow during the negative clock pulse interval.

Die F i g. 2 stellt ein Beispiel für die Anwendung der Erfindung beim Betrieb einer bistabilen Stufe 14 als Wechsel-Flip-Flop dar (z. B. in Zählketten). Gleiche Ziffern in den F i g. 1 und 2 beziehen sich auf gleiche Elemente. Die beiden dargestellten Verzögerungseinrichtungen, die zusammen mit der bistabilen Stufe 14 den Betrieb derselben als Wechsel-Flip-Flop infolge Doppelansteuerung ermöglichen sollen, werden zu diesem Zweck über die disjunktiven Dioden 13 mit einem bekannten Diodennetzwerk 9 verbunden und durch den gleichen Taktgenerator betrieben.The F i g. 2 shows an example of the application of the invention when operating a bistable stage 14 as a changeover flip-flop (e.g. in counting chains). Identical digits in FIGS. 1 and 2 refer to the same elements. The two delay devices shown, which together with the bistable stage 14 are intended to enable the same to operate as an alternating flip-flop as a result of double control, are connected to a known diode network 9 for this purpose via the disjunctive diodes 13 and operated by the same clock generator.

Beide Transistoren 11 der bistabilen Stufe 14 werden über je eine Verzögerungseinrichtung vom Taktgenerator über die Klemmen 5 und vom Diodennetzwerk 9 gleichzeitig angesteuert. Ohne die Dioden 10 würde aus den oben angeführten Gründen das Diodennetzwerk und der Taktgenerator nicht nur durch Ladeströme des Kondensators, der zur Verzögerungseinrichtung des jeweilig geöffneten und somit umzuschaltenden Transistors gehört, sondern auch durch den Ladestrom des dem anderen, bereits gesperrten Transistor zugeordneten Kondensators zusätzlich belastet, so daß die Gesamtbelastung des Diodennetzwerks 9 doppelt so hoch als notwendig wird.Both transistors 11 of the bistable stage 14 are controlled simultaneously via a delay device from the clock generator via the terminals 5 and from the diode network 9 . Without the diodes 10 , for the reasons given above, the diode network and the clock generator would be additionally loaded not only by the charging currents of the capacitor, which belongs to the delay device of the respective open and thus toggled transistor, but also by the charging current of the capacitor assigned to the other, already blocked transistor so that the total load on the diode network 9 becomes twice as high as necessary.

Die statischen Verhältnisse, die sonst beim Betrieb einer bistabilen Stufe mit Wechselsteuerung kritisch sind, werden in dieser Schaltung dadurch eindeutig, daß wirklich nur jeweils ein Eingang angesteuert wird.The static conditions that otherwise occur when operating a bistable Stage with alternating control are critical, become clear in this circuit as a result, that really only one input is controlled at a time.

Die Erfindung ist nicht auf das dargestellte Beispiel beschränkt, insbesondere was die Angaben der Spannungswerte und die Polaritäten der Ströme und Dioden betrifft.The invention is not limited to the example shown, in particular what the specifications of the voltage values and the polarities of the currents and Diodes concerns.

Claims

Claim: Delaying gate circuit for binary information, in which the series connection of a delay capacitor and a first directional conductor is located between the information input and the output, in which a clock pulse is fed to the information input via a second directional conductor and in which the connection point of the delay capacitor with the first Directional conductor via a third directional conductor such a potential is placed that the delay capacitor is charged from this potential when the clock pulse occurs, depending on the input information, and is discharged into the output via the first directional conductor when the clock pulse decays, according to patent application T 18954 IX c / 42 m (German Auslegeschrift 1167071), characterized in that a fourth directional conductor (10) is connected in parallel to the delay capacitor (3) in such a polarity that it is seen from the input (1) to the output (2) with the first directional conductor ( 4) same is sensibly in series.