DE1138436B

DE1138436B - Signal receiver for telecommunication systems, especially telephone systems

Info

Publication number: DE1138436B
Application number: DEW30418A
Authority: DE
Inventors: Francis Theodore Boesch; Donald Henry Nash; Leo Schenker
Original assignee: Western Electric Co Inc
Current assignee: AT&T Corp
Priority date: 1960-08-22
Filing date: 1961-07-26
Publication date: 1962-10-25

Description

Signalempfänger für Fernmelde-, insbesondere Fernsprechanlagen Die Erfindung betrifft Signalempfänger zur Umwandlung von Kombinationen von Eingangssignalen verschiedener Frequenz in ein Gleichstrom-Ausgangssignal und zum Anlegen dieses Ausgangssignals an Ausgangspunkten entsprechend den Frequenzen der Eingangssignale.Signal receivers for telecommunications, in particular telephone systems The invention relates to signal receivers for converting combinations of input signals different frequency into a direct current output signal and for applying this Output signal at starting points according to the frequencies of the input signals.

Bei einem als Beispiel gewählten mehrfrequenten Signalübertragungssystem werden Signale verwendet, die nach dem sogenannten 4 - 4-Mehrfrequenzkode erzeugt sind. Derartige Signale können z. B. von einer Tastaturwahl-Fernsprechstation erzeugt werden. Das kodierte Signal besteht aus ausgewählten Kombinationen von aus zwei koinzidierenden Tonfrequenzen bestehenden Schwingungen, wobei jede Kombination aus einer Tonfrequenz eines verhältnismäßig hochfrequenten Bandes und aus einer Tonfrequenz eines verhältnismäßig niederfrequenten Bandes besteht. Kodierte Mehrfrequenzsignale der angegebenen Art sind in der Januar-Ausgabe 1960 des »Bell System Technical Journal« (39 B.S.T.J. 235) vollständiger beschrieben.In a multi-frequency signal transmission system chosen as an example, signals are used which are generated according to the so-called 4-4 multi-frequency code. Such signals can e.g. B. generated by a keypad telephone station. The coded signal consists of selected combinations of oscillations consisting of two coincident audio frequencies, each combination consisting of an audio frequency of a relatively high-frequency band and an audio frequency of a relatively low-frequency band. Coded multi-frequency signals of the type specified are described more fully in the January 1960 issue of the Bell System Technical Journal (39 BSTJ 235).

Bei einem Fernsprechsystem, das derartige Signale verwendet, enthält die Amtseinrichtung einen Empfänger, der jedes Tonfrequenzpaar in Gleichstromsignale umwandelt, wobei geeignete Kombinationen dieser Gleichstromsignale in herkömmlicher Weise verwendet werden, um die Tätigkeit der Schalteinrichtungen des Amts einzuleiten.In a telephone system using such signals, contains The central office facility includes a receiver that converts each audio frequency pair into DC signals converts, with suitable combinations of these direct current signals in conventional Manner used to initiate the operation of the switching equipment of the office.

Ein dauernd auftretendes Problem bei Empfangseinrichtungen dieser Art besteht in der Erzeugung von richtigen Ausgangssignalen unter dem Einfluß von Eingangs-Störsignalen, die z. B. aus Sprechsignalen oder Rausch bestehen können. Obwohl zahlreiche Kombinationen von Signalprüfungen bei Signalempfängern der bisherigen Art angewendet wurden, so sind doch die benutzten Schaltungen übermäßig kompliziert und die Ergebnisse nicht voll befriedigend. Eine spezielle Aufgabe der Erfindung besteht daher darin, das Intätigkeittreten eines mehrfrequenten Signalempfängers durch eingehende Störsignale zu vermeiden.A constantly occurring problem with receiving devices of these Art consists in generating correct output signals under the influence of Input interference signals that z. B. can consist of speech signals or noise. Although numerous combinations of signal tests in signal receivers of the previous Art were applied, the circuits used are unduly complicated and the results are not entirely satisfactory. A specific object of the invention is therefore the inactivity of a multi-frequency signal receiver to be avoided by incoming interference signals.

Erfindungsgemäß ist eine Einrichtung vorgesehen, die auf eine vorgewählte Dauer der Koinzidenz zwischen den Eingangssignalen einer Kombination anspricht, um ein Zeitsignal zu erzeugen, ferner ein Schaltmittel, das auf das Zeitsignal anspricht, um die Frequenzidentität jedes der Eingangssignale der Kombination zu speichern, ferner eine Einrichtung, die auf das Zeitsignal anspricht, um für die Dauer dieses Signals die Umwandlung von anderen Eingangssignalen zu verhindern, und schließlich Einrichtungen, die auf das Zeitsignal ansprechen, um ein Ausgangssignal an diejenigen Ausgangspunkte anzulegen, welche der Frequenzkombination der Eingangssignale entsprechen.According to the invention a device is provided which is based on a preselected Duration of coincidence between the input signals of a combination responds, in order to generate a time signal, furthermore a switching means which is responsive to the time signal, to store the frequency identity of each of the input signals of the combination, further means responsive to the time signal to for the duration of this Signal to prevent the conversion of other input signals, and finally Devices responsive to the time signal to provide an output signal to those Create starting points that correspond to the frequency combination of the input signals.

Bei einer Ausführung der Erfindung wird ein Prüfkreis für die Signalkoinzidenzdauer verwendet, der zusammen mit abgestimmten Kreisen und logischen Steuerkreisen eine Gültigkeitsprüfung für die ankommenden Signale durchführt, derart, daß Signale, um als gültig anerkannt zu werden, nicht nur in vorbestimmte Frequenzbänder fallen, sondern auch zeitlich für eine vorbestimmte Dauer koinzidieren müssen. Die Frequenzgültigkeit jeder Komponente eines ankommenden Signals wird geprüft, indem die Spannung an den abgestimmten Kreisen festgestellt wird. Diese Prüfung wird nachfolgend als »Feststellfunktion« bezeichnet. Die Dauergültigkeitsprüfungen werden an Gleichstromimpulsen durchgeführt, die im Verlauf der Feststellfunktion erzeugt werden. Nach Beendigung beider Gültigkeitsprüfungen, nämlich der Frequenzprüfung und der Koinzidenzdauerprüfung, sind die Eingangstonfrequenzen nicht mehr vorhanden, so d'aß bei Nichtvorhandensein einer Speicher-oder Gedächtnisfunktion die Frequenzidentität der Tonfrequenzen verlorengehen kann. Eine Speicherung der Identität der ankommenden Tonfrequenzen wird dadurch erhalten, daß die Fests.tell- und Ausgangsfunktionen des Empfängers vereinigt werden. Insbesondere sind die Feststellstufe und die Ausgangsstufe jedes Frequenzkanals, die z. B. aus einem ersten und einem zweiten Transistor bestehen können, so miteinander verbunden, daß sie eine Vielzahl von bistabilen Multivibratoren bilden. Der Multivibrator in einem aktiven Kanal ändert sich in den »Ausgangs«-Zustand, vorausgesetzt, daß zwei Bedingungen erfüllt sind. Erstens muß ein Eingang von einem entsprechenden selektiv abgestimmten Kreis vorhanden sein, und zweitens muß dem Emitter des Ausgangstransistors eine Spannung zugeführt sein. Die Spannung für die Emitter sämtlicher Ausgangstransistoren erhält man durch einen Betätigungskreis, der seinerseits vom Ausgang eines Mtgeberkreises im Koinzidenzprüfkreis in Tätigkeit gesetzt wird. Wenn jedoch der Multivibrator erst einmal in den Ausgangszustand gebracht ist, dauert dieser Zustand so lange an, wie der fertig abgestimmte Ausgang des. Betätigungskreises vorhanden ist, wobei die Identität des in Tätigkeit befindlichen Kanals beibehalten wird ohne Rücksicht darauf, ob das Eingangssignal während des zeitlich abgestimmten Ausgangsintervalls beendet ist.In one embodiment of the invention, a test circuit is used for the signal coincidence duration used, which together with coordinated circuits and logical control circuits create a Carries out a validity check for the incoming signals in such a way that signals in order to be recognized as valid, not only fall into predetermined frequency bands, but also have to coincide in time for a predetermined duration. The frequency validity Each component of an incoming signal is checked by applying the voltage to the agreed upon. This test is hereinafter referred to as the "locking function" designated. The long-term validity tests are carried out on direct current pulses, which are generated in the course of the locking function. After completing both validation checks, namely, the frequency test and the coincidence duration test, are the input tone frequencies no longer available, so there is no memory or memory function the frequency identity of the audio frequencies can be lost. A storage of the Identity of the incoming tone frequencies is obtained by the fact that the Fests.tell- and output functions of the receiver are combined. In particular are the detection stage and the output stage of each frequency channel, the z. B. off can consist of a first and a second transistor, so connected to each other, that they form a variety of bistable multivibrators. The multivibrator in one active channel changes to the "initial" state, provided that two Conditions are met. First, an input from a corresponding one must be selective matched circuit must be in place, and secondly, the emitter of the output transistor must be present a voltage must be supplied. The voltage for the emitters of all output transistors is obtained through an actuation circuit, which in turn comes from the output of an encoder circuit is put into action in the coincidence test group. However, if the multivibrator once returned to the initial state, this state lasts that long to how the fully coordinated output of the operating circuit is available, with the identity of the active channel is retained regardless whether the input signal is during the timed output interval is finished.

Sämtliche Feststellkreise mit Ausnahme des in jedem der leiden Frequenzbänder aktiven Kreises werden für die Dauer jedes Ausgangssignals gesperrt, wodurch ein zusätzlicher Schutz gegen Störeingänge geschaffen ist. Die Sperrfunktion kann durch einen Sperrsignalkreis durchgeführt werden, der unter dem Einfluß .eines Ausgangs des Betätigungskreises die Emittervorspannung derFeststelltransistorenauf einen Pegel anhebt, der sämtliche Feststellkreise sperrt mit Ausnahme der beiden Kreise, welche ihre Basisströme von den zugehörigen Ausgangstransistoren erhalten.All detection circuits with the exception of the one in each of the frequency bands suffer active circuit are blocked for the duration of each output signal, whereby a additional protection against interference inputs is created. The lock function can through a locking signal circuit can be carried out, which is under the influence of .eines output of the actuation circuit adjusts the emitter bias of the sense transistors to one Increases level that blocks all locking circuits with the exception of the two circuits, which receive their base currents from the associated output transistors.

Die weitere Feststellung eines Signals nach dem Ende des zeitlich abgestimmten Ausgangsintervalls ergibt keine Wiederholung des Ausgangssignals. Diese Schutzmaßnahme erfolgt durch den Koinzidenzdauerprüfkreis, der nicht eher in den Normalzustand zum Beginn eines zweiten Signals zurückversetzt werden kann, bis ein erstes Signal beendet ist.The further detection of a signal after the end of the timed matched output interval results in no repetition of the output signal. These Protective measure is carried out by the coincidence duration test circuit, which is not rather in the Normal state at the beginning of a second signal can be reset until a first signal has ended.

Die Erfindung wird an Hand der nachfolgenden eingehenden Erläuterung eines Ausführungsbeispiels und der Zeichnungen voll verständlich werden.The invention is illustrated by the following detailed explanation of an embodiment and the drawings can be fully understood.

Fig.1 zeigt ein Blockschema eines erfindungsgemäßen Mehrfrequenz-Signalempfängers; Fig. 2 und 3 zeigen, zusammengenommen, ein Schaltschema des in Fig. 1 dargestellten Empfängers; Fig. 4 zeigt ein Blockschema des Zusammenhangs zwischen Fig. 2 und 3 Fig. 5 zeigt eine graphische Darstellung einiger Signale der in den Fig. 2 und 3 dargestellten Schaltung. Der Empfänger in Fig. 1 enthält einen Eingangs-oder Pufferverstärker 2, dessen Ausgang zwei Bandsperren 4 und 5 zugeführt wird. Die Sperre 4 beseitigt die verhältnismäßig niedrigen Frequenzen des Bands: B, während die Sperre 5 die verhältnismäßig hohen Frequenzen des Bands A beseitigt. Die Ausgänge der Sperren 4 und 5 müssen eine solche Größe haben, daß sie den Schwellwert der Begrenzer 3 und 6 übersteigen. Die Funktion der Begrenzer 3 und 6 besteht darin, die Tonfrequenzschwingungen der Eingangssignale in einen symmetrischen Rechteckwellenaus:gang bei der Tonfrequenz umzuwandeln. Die selektiven oder abgestimmten Kreise 7 bis. 10 im Band A und 11 bis 14 im Band B sind Serienkreise, wobei jeder Kreis seines Resonanz bei einer,der Eingangstonfrequenzen hat. Der bis hierher beschriebene Empfänger ist im wesentlichen herkömmlicher Art. Im Netzwerk A folgt jedem der abgestimmten Kreise 7 bis 10 ein logisches Gatter 15 bis 18. Die entsprechenden Einheiten im Netzwerk B sind die Gatter 19 bis 22. Bei Nichtvorhandensein eines Sperrsignals des Sperrsignalkreises 57 läßt jedes der Gatter 15 bis 22 ein Signal des entsprechenden abgestimmten Kreises zu einem der Feststellkreise 31 bis 38 über eins der ODER-Gatter 23 bis 30 durch. Dementsprechend führt in der Ausdrucksweise logischer Schaltungen jedes. der Gatter 15 bis 22 eine UND-NICHT-Funktion durch. Jeder der Kanäle in den beiden Netzwerken enthält ferner eines der ODER-Gatter 39 und 40 sowie eine der Ausgangsstufen, die jeweils aus einem der UND-Gatter 41 bis 48 und einem der Verstärker 49 bis 56 bestehen. Der übrige Teil des Empfängers besteht aus Einheiten, die den beiden Netzwerken A und B gemeinsam sind, nämlich dem UND-Gatter 58, dem Dauerprüfkreis 59, dem Ausgangszeitgeber 60, dem Betätigungskreis 61 und dem Sperrsignalverstärker 57. Die besondere Funktion und die Arbeitsweise des Empfängers sowie die Zusammenarbeit der verschiedenen Kombiinationen lassen sich am besten beschreiben, indem der Weg eines als Beispiel gewählten Signals, verfolgt wird.1 shows a block diagram of a multi-frequency signal receiver according to the invention; Figures 2 and 3, taken together, show a circuit diagram of the receiver shown in Figure 1; FIG. 4 shows a block diagram of the relationship between FIGS. 2 and 3. FIG. 5 shows a graphic representation of some signals of the circuit shown in FIGS. The receiver in FIG. 1 contains an input or buffer amplifier 2, the output of which is fed to two bandstop filters 4 and 5. The barrier 4 eliminates the relatively low frequencies of the band: B, while the barrier 5 eliminates the relatively high frequencies of the A band. The outputs of the locks 4 and 5 must be of such a size that they exceed the threshold value of the limiters 3 and 6. The function of the limiters 3 and 6 is to convert the audio frequency oscillations of the input signals into a symmetrical square wave output at the audio frequency. The selective or tuned circles 7 to. 10 in band A and 11-14 in band B are series circles, each circle having its resonance at one of the input tone frequencies. The receiver described so far is essentially conventional. In network A, each of the tuned circuits 7 to 10 is followed by a logic gate 15 to 18. The corresponding units in network B are gates 19 to 22. In the absence of a blocking signal from the blocking signal circuit 57 each of the gates 15-22 through a signal of the corresponding tuned circuit to one of the detection circuits 31-38 via one of the OR gates 23-30. Accordingly, in the expression of logical circuits, each leads. the gates 15 to 22 perform an AND-NOT function. Each of the channels in the two networks also contains one of the OR gates 39 and 40 and one of the output stages, each consisting of one of the AND gates 41 to 48 and one of the amplifiers 49 to 56. The remaining part of the receiver consists of units that are common to the two networks A and B , namely the AND gate 58, the endurance test circuit 59, the output timer 60, the actuation circuit 61 and the locking signal amplifier 57. The special function and mode of operation of the receiver as well as the cooperation of the various combinations can best be described by following the path of a signal chosen as an example.

Es sei zunächst angenommen, daß ein aus zwei Tonfrequenzen bestehendes Eingangssignal dem Eingangspunkt 1 zugeführt wird. Jede der beiden Tonfrequenzen wird durch den gemeinsamen Eingangsverstärker 2 verstärkt. Die hochfrequente Torfrequenz wird durch die Bandsperre 5 und die niederfrequente Tonfrequenz durch die Bandsperre 4 gesperrt. Der Begrenzer 3 wandelt die hohe Frequenz bzw. die Tonfrequenz A in eine Rechteckwelle gleicher Frequenz um, während der Begrenzer 6 eine gleiche Funktion bei der Tonfrequenz B durchführt. Die Ausgänge der Begrenzer ergeben jeweils einen Ausgang eines entsprechenden Paars der abgestimmten Kreise 7 bis 14, wobei jeder Kreis des Paars bei einer der Eingangstonfrequenzen in Resonanz kommt. Zum Beispiel können die abgestimmten Kreise 7 und 11 Ausgänge erzeugen, wobei jeder Ausgang seinerseits durch das betreffende der UND-NICHT-Gatter 15 und 19 sowie durch das betreffende. der ODER Gatter 23 und 27 als Eingang zu dem betreffenden der Feststellkreise 31 und 35 geht. Die Feststellkreise sind so vorgespannt; daß ein Schwellwert oder Pegel entsteht; der durch ein Eingangssignal überschritten werden muß, bevor ein solches Signal als gültig betrachtet werden kann. Nachdem die Schwellwertpräfung der Feststellkreise 31 und 35 erfüllt ist, werden die beiden Signale über das betreffende der ODER-Gatter 39 und 40 zum UND-Gatter 58 geführt. An dieser Stelle ist eine Koinzidenz der Signale notwendig, bevor ein Signal zum Dauerprüfkreis 59 gelangen kann. Der Dauerprüfkreis 59 leitet seinerseits die Betätigung des Ausgangszeitgeberkreises 60 nur ein, wenn die Koinzidenz zwischen. den beiden Signalen eine vorbestimmte Zeit lang, z. B: 30 Millisekunden, besteht.It is initially assumed that one consisting of two tone frequencies Input signal is fed to the input point 1. Either of the two tone frequencies is amplified by the common input amplifier 2. The high frequency gate frequency is through the bandstop filter 5 and the low-frequency audio frequency through the bandstop filter 4 blocked. The limiter 3 converts the high frequency or the audio frequency A into a square wave of the same frequency, while the limiter 6 has the same function at tone frequency B. The outputs of the limiters each result in one Output of a respective pair of tuned circuits 7-14, each Circle of the pair comes into resonance at one of the input tone frequencies. For example The tuned circuits 7 and 11 can generate outputs, each output in turn by the relevant one of the AND-NOT gates 15 and 19 and by the relevant one. the OR gates 23 and 27 as an input to the relevant one of the detection circuits 31 and 35 goes. The locking circuits are preloaded; that a threshold or level arises; which must be exceeded by an input signal before such Signal can be considered valid. After the threshold value check of the locking circuits 31 and 35 is fulfilled, the two signals are transmitted via the relevant OR gate 39 and 40 led to AND gate 58. At this point there is a coincidence of the signals necessary before a signal can reach the endurance test circuit 59. The endurance test group 59 in turn initiates the actuation of the output timer circuit 60 only when the coincidence between. the two signals for a predetermined time, e.g. B: 30 milliseconds.

Wenn die Koinzidenzdauerprüfung erfolgreich durchgeführt ist, sind alle erforderlichen Prüfungen bestanden; die Eingangssignale werden als gültig erkannt, und: die Ausgangsphase der Tätigkeit des Empfängers wird eingeleitet.If the coincidence duration check is successful, are passed all required exams; the input signals are recognized as valid, and: the initial phase of the recipient's activity is initiated.

Unter dem Esnfluß eines Ausgangs des Dauerprüfkreises 59 erzeugt der Ausgangszeitgeberkreis 60 einen zeitlich abgestimmten Impuls mit einer Dauer, der die Dauer des endgültigen Ausgangssignals festlegt. Das Problem an diesem Punkt der Arbeitsweise besteht darin, ein Signal des Zeitgeberkreises 60 an eines der Ausgangsgatter 49 bis 52 und eins der Ausgangsgatter 53 bis 56 anzulegen, da ein Ausgangssignal nur von denjenigen Ausgangsgattern gewünscht wird, deren entsprechende Feststellkreise betätigt wurden. Während der Zeit, in der die Koinzidenzdauerprüfung durchgeführt wird, ist eine Information über die Identität der Frequenzen der Eingangssignale in den abgestimmten Kreisen verfügbar. Es kann jedoch nicht vorausgesetzt werden, daß die Information in den abgestimmten Kreisen unbedingt eine beträchtliche Zeit nach dem- Ende der Eingangssignale gespeichert bleibt. Wenn die Eingangssignale beendet sind, bevor das Signal des. Ausgangszeitgebers 60 an die richtigem Ausgangsgatterpaare 49 bis 56 angelegt sind, gibt es daher zu diesem Zeitpunkt keinen Weg festzustellen, welches Paar der Ausgangsgatter verwendet werden soll.Under the flow of an output of the endurance test circuit 59 generates the Output timer circuit 60 provides a timed pulse with a duration equal to defines the duration of the final output signal. The problem at this point the way of working is a signal from the timer circuit 60 to be applied to one of the output gates 49 to 52 and one of the output gates 53 to 56, since an output signal is only desired from those output gates whose corresponding Locking circuits have been actuated. During the time that the coincidence duration test is carried out is information about the identity of the frequencies of the input signals available in the coordinated circles. However, it cannot be assumed that the information in the coordinated circles necessarily takes a considerable amount of time remains stored after the end of the input signals. When the input signals are completed before the signal of the output timer 60 to the correct output gate pairs 49 to 56 are laid out, there is therefore no way to determine at this point in time which pair of output gates should be used.

Das oben beschriebene Problem wird gelöst, indem das Ausgangssignal des Zeitgeberkreises an einen Betätigungskreis 61 angelegt wird. Der Betätigungskreis 61 betätigt seinerseits jedes der UND-Gatter 41 bis 48 und hält diese für die Dauer des Signals des Ausgangszeitgeberkreises 60 in betätigtem Zustand. Bei einem speziellen Ausführungsbeispiel der Erfindung wurde eine Dauer des Zeitgeberausgangs von 50 Millisekunden verwendet. Wenn auch jedes der UND-Gatter 41 bis 48 betätigt ist, so können doch nur diejenigen beiden Gatterausgänge registrieren, deren Feststellkreise sich im Zustand «Eins« befmden. Infolgedessen sind im vorliegenden Falle die UND-Gatter 41 und 45 betätigt, so daß die Betätigung der Ausgangsverstärkerstufen 49 und 53 veranlaßt wird. Um die Betätigung der Ausgangsstufen 49 und 53 für die volle Dauer des Signals des Ausgangszeitgeberkreises 60 ohne Rücksicht auf die Beendigung der Schwingungen in den abgestimmten Kreisen 7 und 11 sicherzustellen, wird ein Teil des Ausgangssignals zum Eingang des entsprechenden Feststellkreises zurückgeführt. Dementsprechend wird im vorliegenden Beispiel ein Rückkopplungssignal im Netzwerk A an den Eingang eines Feststellkreises, z. B. des. Kreises 31, mit Hilfe eines ODER-Gatters, z. B. des Gatters 23, angelegt. In gleicher Weise wird im Netzwerk B ein Rückkopplungssignal an einen Feststellkreis, z. B. den Kreis 35, über ein ODER-Gatter, z. B. das Gatter 27, angelegt. Infolgedessen bleiben die beiden Ausgangsgatter 49 und 53 für die volle Dauer des Signals des Ausgangszeitgeberkreises 60 im Zustand »Eins«.The problem described above is solved by the output signal of the timer circuit is applied to an actuation circuit 61. The sphere of activity 61 in turn actuates each of the AND gates 41 to 48 and holds them for the duration of the signal of the output timer circuit 60 in the actuated state. With a special one Embodiment of the invention has a duration of the timer output of 50 Milliseconds used. If each of the AND gates 41 to 48 is activated, only those two gate outputs can register their detection circuits are in the "one" state. As a result, the AND gates are in the present case 41 and 45 operated, so that the operation of the output amplifier stages 49 and 53 is initiated. To activate the output stages 49 and 53 for the full duration of the output timer circuit 60 signal regardless of the termination of the Ensuring vibrations in the coordinated circles 7 and 11 becomes a part of the output signal is fed back to the input of the corresponding detection circuit. Accordingly, in the present example there is a feedback signal in the network A to the input of a locking circuit, e.g. B. of. Circle 31, with the help of a OR gate, e.g. B. the gate 23 is applied. In the same way it is in the network B a feedback signal to a detection circuit, e.g. B. the circle 35, via a OR gate, e.g. B. the gate 27 is applied. As a result, the two output gates remain 49 and 53 for the full duration of the output timer circuit 60 signal in the state "One".

Dem Blockschema eines erfindungsgemäßen Empfängers, wie er in Fig. 1 dargestellt ist, könnte entnommen werden, daß ein Eingangssignal aus zwei Tonfrequenzen mit einer Dauer, welche die vom Ausgangszeitgeber 60 gemessene Dauer überschreitet, einen zweiten Ausgang eines der Ausgangsverstärker 49 bis 56 bei Ablauf der Betätigungsperiode verursachen könnte. Dies wird jedoch verhindert, indem das Zurückversetzen des Dauerprüfkreises 59 und damit des Ausgangszeitgeberkreises60 verhindert wird, bis einer der Feststellkreise 31 bis 38 in den Normalzustand versetzt ist. Das hierfür verwendete spezielle Mittel ist in Fig. 1 nicht dargestellt; es: wird jedoch unten im Zusammenhang mit der Erläuterung der Fig. 2 und 3 behandelt.The block diagram of a receiver according to the invention, as shown in Fig. 1, it could be seen that an input signal consists of two tone frequencies with a duration that exceeds the duration measured by the output timer 60, a second output of one of the output amplifiers 49 to 56 at the end of the actuation period could cause. However, this is prevented by resetting the endurance test circuit 59 and thus the output timer circuit 60 is prevented until one of the detection circuits 31 to 38 is set in the normal state. The special means used for this is not shown in Fig. 1; es: however, is used below in connection with the explanation 2 and 3 treated.

Ein weiteres Merkmal wird verwendet, um den Schutz gegen eine fehlerhafte Betätigung des Empfängers durch Störsignale zu erhöhen. Wie oben ausgeführt wurde, werden sämtliche acht UND-Gatter 41 bis 48 während der Betätigungsperiode betätigt. Im Fall, daß ankommende Signalfrequenzen sehr kurz sind, z. B. gerade für die Erkennung ausreichend, ist es möglich, daß den Tonfrequenzen Störsignale folgen, die aus Sprech- oder Rauschsignalen mit Frequenzkomponenten bestehen, welche der Resonanzfrequenz eines oder mehrerer der abgestimmten Kreise 7 bis 14 entsprechen. Diese Möglichkeit vergrößert die Gefahr, d'aß einer oder mehrere der abgestimmten Kreise auf ein Störsignal ansprechen und einen Ausgang an einer oder an mehreren Ausgangsstufen zusätzlich zu dem Stufenpaar erzeugen, das durch das richtige Signal betätigt wurde. Eine derartige Folge von Betätigungen wird verhindert, indem die Übertragung von Informationen von den abgestimmten Kreisen 7 bis 14 zu den Feststellkreisen 31 bis 38 während der Betätigungsperiode verhindert wird. Insbesondere wird ein Teil des Ausgangs des Betätigungskreises 61 über den Sperrsignalverstärker 57 rückgekoppelt und allen UND-NICHT-Gattern 15 bis 22 zugeführt. Solange dieser Zustand andauert, ist ein Feststellkreis, wie 31 oder 35, gegen das unmittelbare Zuführen von ankommenden Signalen gesperrt und kann nur mit Hilfe der Rückkopplung von seinem entsprechenden Ausgangsverstärker betätigt gehalten werden.Another feature is used to protect against faulty To increase actuation of the receiver by interfering signals. As stated above, all eight AND gates 41 to 48 are actuated during the actuation period. In the event that incoming signal frequencies are very short, e.g. B. just for the detection sufficient, it is possible that the audio frequencies will be followed by interference signals resulting from speech or noise signals with frequency components which are the resonance frequency correspond to one or more of the coordinated circles 7-14. This possibility increases the risk that one or more of the tuned circuits will find an interfering signal respond and an output on one or more output stages to generate the pair of stages actuated by the correct signal. Such a one Sequence of operations is prevented by the transmission of information from the coordinated circuits 7 to 14 to the locking circuits 31 to 38 during the operating period is prevented. In particular, becomes part of the output of the actuating circuit 61 fed back via the locking signal amplifier 57 and all AND-NOT gates 15 to 22 are supplied. As long as this condition persists, there is a Locking circuit, like 31 or 35, against the immediate supply of incoming Signals are blocked and can only be used with the help of the feedback from its corresponding Output amplifiers are kept actuated.

Die. Fig. 2 und 3 stellen zusammen ein ins, einzelne gehendes Schaltschema eines Teils des in Blockform in Fig. 1 dargestellten Empfängers dar. Der Pufferverstärker 2 und die Bandsperren 4 und 5, die in Fig. 1 dargestellt sind, wurden in Fig.2 weggelassen, da irgendwelche bekannten Kombinationen von Verstärkern und Bandsperren bekannter Art verwendet werden können. Die Einzelheiten des Begrenzers 6 des Netzwerks B der Fig. 1, der gleich dem Begrenzer 3 des Netzwerkes A ist, sind ebenfalls weggelassen worden. Größere Einheiten der Einrichtungen der Fig. 2 und 3 zeigen dieselben Bezeichnungszahlen und Buchstaben, wie sie für die entsprechenden Einheiten in Fig. 1 verwendet sind.The. Fig. 2 and 3 together represent a detailed, individual shifting diagram of a portion of the receiver shown in block form in Figure 1. The buffer amplifier 2 and the bandstop filters 4 and 5, which are shown in Fig. 1, have been omitted in Fig. 2, since any known combinations of amplifiers and bandstop filters are better known Kind can be used. The details of the limiter 6 of the network B of Fig. 1, which is the same as the limiter 3 of the network A, are also omitted been. Larger units of the devices of Figs. 2 and 3 show the same numbering and letters as used for the corresponding units in FIG.

Der Begrenzer 3 enthält vier Stufen, die aus den Transistoren Q 4, Q 5, Q 6 und Q 7 und den zugehörigen Schaltelementen bestehen. Die ersten und dritten Stufen, nämlich die Transistoren Q 4 und Q 6, sind Begrenzungsverstärker mit geerdetem Emitter. Ihre hauptsächliche Funktion besteht darin, eine Ausgangsrechteckwelle mit fester Amplitude zu erzeugen, die in einem verhältnismäßig breiten Bereich der Eingangsamplituden und Frequenzen symmetrisch und gleichmäßig ist. Die Transistoren Q 5 und Q 7 sind Emitterverstärkerstufen, welche eine niedrige Treiberpunktimpedanz und eine niedrige Ausgangsimpedanz für den Transistor Q 6 liefern.The limiter 3 contains four stages, which consist of the transistors Q 4, Q 5, Q 6 and Q 7 and the associated switching elements. The first and third stages, namely transistors Q 4 and Q 6, are limiting amplifiers with a grounded emitter. Its primary function is to produce a fixed amplitude output square wave that is symmetrical and uniform over a relatively wide range of input amplitudes and frequencies. Transistors Q 5 and Q 7 are emitter amplifier stages which provide a low drive point impedance and a low output impedance for transistor Q 6.

Die Vorspannung für die erste Begrenzerstufe wird durch die negativen Gleichstromquellen E1 und E, zusammen mit den Widerständen R 17, R 18, R 21, R 22 und R 25 geliefert. Weitere Schaltelemente, welche zur Arbeitsweise der ersten Stufe beitragen, sind die Diode D 3 und der Kondensator C19, welche die Spannung am Emitter des Transistors Q 4 stabilisieren, ferner der Kondensator C 17, welcher die Verstärkung bei hohen Frequenzen begrenzt und dadurch das Entstehen von unerwünschten Schwingungen verhindert. Bei der Durchführung seiner Funktion als Begrenzer wirkt der Transistor Q 4 im wesentlichen als Ein-Aus-Schalter, wobei sein Arbeitszustand von der Polarität des Eingangssignals abhängt. Der Kollektorausgang des Transistors Q 4, der durch die Zweiwegdiode D 1 weiter begrenzt ist, wird der Basis des Transistors Q 5 der zweiten Stufe zugeführt.The bias voltage for the first limiter stage is supplied by the negative direct current sources E1 and E, together with the resistors R 17, R 18, R 21, R 22 and R 25. Further switching elements that contribute to the operation of the first stage are the diode D 3 and the capacitor C19, which stabilize the voltage at the emitter of the transistor Q 4, and the capacitor C 17, which limits the gain at high frequencies and thereby the development of prevents unwanted vibrations. In performing its function as a limiter, the transistor Q 4 essentially acts as an on-off switch, its operating state being dependent on the polarity of the input signal. The collector output of the transistor Q 4, which is further limited by the two-way diode D 1 , is fed to the base of the transistor Q 5 of the second stage.

Der Kollektor des Transistors Q 5 wird unmittelbar durch die Gleichstromquelle Ei vorgespannt, während die Emittervorspannung von der Gleichstromquelle E2 über den Widerstand R 27 geliefert wird. Wie oben erwähnt, besteht die Hauptfunktion des Transistors Q 5 darin, eine niedrige Treiberpunktimpedanz für die zweite Begrenzerstufe, nämlich den Transistor Q 6; zu liefern. Der Emitterausgang der Transistors Q 5 geht zur Basis des Transistors Q 6 über den Kopplungskondensator C23. The collector of transistor Q 5 is directly biased by DC source Ei, while the emitter bias is provided by DC source E2 through resistor R27. As mentioned above, the main function of transistor Q 5 is to provide a low drive point impedance for the second limiter stage, namely transistor Q 6; to deliver. The emitter output of transistor Q 5 goes to the base of transistor Q 6 via coupling capacitor C23.

Die allgemeine Arbeitsweise des Transistors Q 6 als Begrenzer und die Funktionen der zugehörigen Schaltelemente sind im wesentlichen die gleichen, wie sie oben für die erste nämlich den Transistor Q 4, beschrieben wurden. Eine Ausnahme besteht darin, daß in der zweiten Stufe eine zusätzliche Diodenbegrenzung nicht vorgesehen ist, während eine zweite Ausnahme die für den Transistor Q 6 vorgesehene Vorspannungsanordnung darstellt. Insbesondere wird die Vorspannung für die Basis und den Kollektor des Transistors Q 6 teilweise durch den Spannungsabfall an der Zenerdiode D 23 im Sperrsi-gnalkreis 57 mit Hilfe der Widerstände R 29 und R 33 geliefert. An dieser Stelle ist es von Bedeutung, zu bemerken, daß der Spannungsabfall an der Diode D 23. auch benutzt wird, um den Exnntter jedes Transistors Q12 bis Q19 der Feststellkreise vorzuspannen, die ihrerseits den Schwellwert der Feststellkreise liefern. Durch Verwendung der gleichen Spannung zur Regelung der Amplitude des Ausgangs der Begrenzer 3 und 6 und zur Festlegung des Schwellwerts der Transistoren Q 12 bis Q 19 wird das Verhältnis der Ausgangsspannung des Begrenzers und der Erkennungsspannung des. Feststellkreises verhältnismäßig konstant gehalten und ist im wesentlichen unabhängig von der Temperatur oder der Versorgungsspannung. Infolgedessen bleibt die Bandbreite der Erkennung, die zu den abgestimmten Kreisen gehört, verhältnismäßig fest ohne Rücksicht auf Änderungen des Schwellwerts der Transistoren Q 13 bis Q 19 der Feststellkreise.The general mode of operation of the transistor Q 6 as a limiter and the functions of the associated switching elements are essentially the same as those described above for the first, namely the transistor Q 4. One exception is that no additional diode limiting is provided in the second stage, while a second exception is the biasing arrangement provided for transistor Q 6. In particular, the bias voltage for the base and the collector of the transistor Q 6 is provided in part by the voltage drop across the Zener diode D 23 in the blocking signal circuit 57 with the aid of the resistors R 29 and R 33. At this point it is important to note that the voltage drop across diode D23 is also used to bias the output of each transistor Q12 through Q19 of the detection circuits, which in turn provide the threshold value for the detection circuits. By using the same voltage to regulate the amplitude of the output of limiters 3 and 6 and to set the threshold value of transistors Q 12 to Q 19, the ratio of the output voltage of the limiter and the detection voltage of the detection circuit is kept relatively constant and is essentially independent of the temperature or the supply voltage. As a result, the detection bandwidth associated with the matched circuits remains relatively fixed regardless of changes in the threshold value of transistors Q 13 to Q 19 of the detection circuits.

Der Ausgang des Kollektors des Transistors Q 6 ist über den Kondensator C29 mit der Basis des Transistors Q 7 verbunden. Die Vorspannung für die Basis des Transistors Q 7 wird von den Gleichspannungsquellen Ei und E2 geliefert, die an den Widerständen R 39 und R 40 wirken. Der Widerstand R 43 liefert die Vorspannung für den Emitter des Transistors Q 7, während der Kollektor durch die Spannungsquelle E3 vorgespannt ist. Der endgültige Ausgang des Begrenzers 3 entsteht am Emitter des Transistors Q 7 und wird über den Kondensator C31 dem gemeinsamen Punkt PA der abgestimmten Kreise des Netz- ; werks A zugeführt. Ein entsprechender Ausgang des Begrenzers 6 des Netzwerks B geht zum gemeinsamen Punkt PB der abgestimmten Kreise des Netzwerks B Jeder der acht abgestimmten Kreise besteht aus einem Widerstand der Gruppe R 55 bis R 62, aus einer Selbstinduktion der Gruppe L 11 bis L18 und aus einem Kondensator der Gruppe C33 bis C40, wobei jeder Kreis auf eine Resonanz bei einer der Signalfrequenzen abgestimmt ist. Jedes der ODER-Gatter 23 bis 30 der Fig. 1 besteht aus, einem der Diodenpaare D7, D 8 bis D21, D22, während jeder der Feststellkreise 31 bis 38 der Fig. 1 aus einem der Transistoren Q12 bis Q19 besteht. Wie oben angegeben wurde, wird der Schwellwert der Feststellkreise durch Vorspannen der Emitter der Transistoren durch die Gleichspannung E2 hergestellt, die um den Spannungsabfall an der Diode D23 des Sperrsignalkreises vermindert ist. Der Transistor Q 20 des Sperrsignalkreises ist normalerweise auf den Zustand EIN vorgespannt, der einen verhältnismäßig niedrigen ohmigen Gleichstromweg von der Kathode der Diode D23 zum Emitter jedes, der Transistoren Q 12 bis Q 19 liefert.The output of the collector of transistor Q 6 is connected to the base of transistor Q 7 through capacitor C29. The bias voltage for the base of the transistor Q 7 is supplied by the DC voltage sources Ei and E2, which act on the resistors R 39 and R 40. Resistor R 43 provides the bias for the emitter of transistor Q 7, while the collector is biased by voltage source E3. The final output of the limiter 3 arises at the emitter of the transistor Q 7 and is the common point PA of the tuned circuits of the network via the capacitor C31; factory A supplied. A corresponding output of the limiter 6 of the network B goes to the common point PB of the tuned circuits of the network B. Each of the eight tuned circuits consists of a resistor of the group R 55 to R 62, a self-induction of the group L 11 to L18 and a capacitor of group C33 to C40, each circuit being tuned to resonate at one of the signal frequencies. Each of the OR gates 23 to 30 of FIG. 1 consists of one of the diode pairs D7, D 8 to D21, D22, while each of the detection circuits 31 to 38 of FIG. 1 consists of one of the transistors Q12 to Q19 . As indicated above, the threshold value of the detection circuits is established by biasing the emitters of the transistors with the DC voltage E2, which is reduced by the voltage drop across the diode D23 of the blocking signal circuit. The blocking circuit transistor Q 20 is normally biased ON which provides a relatively low resistive DC path from the cathode of diode D23 to the emitter of each of transistors Q 12 through Q 19.

Die Betätigung eines Feststellkreises, z. B. des Kreises im Netzwerk A, der aus dem Transistor Q 12 besteht, wird durch ein Signal von dem entsprechenden abgestimmten Kreis eingeleitet, wenn die positiven Spitzen der Wechselspannung am Kondensator C33 vermindert um den Spannungsabfall an der Diode D 8 und dem Basis-Emitter-Übergang des Transistors Q12 den Schwellwert oder den bestimmten Span nungserkennungspegel des Feststellkreises überschreitet. Die Diode D 8 leitet, der Transistor Q 12 wird stoßweise eingeschaltet, und die entstehenden Spannungsänderungen am Kollektor laden den Kondensator C41 auf. Die gleichrichtende Wirkung des Transistors Q 12 und die Filterwirkung des Kondensators C 41 wandeln somit das Wechselstromsignal am Kondensator C33 in ein Gleichstromsignal am Kondensator C41 um. Im Fall eines richtigen Eingangssignals, das aus einer Tonfrequenz in den beiden Frequenzbändern besteht, wird ein Feststellkreis in der Gruppe, welche die Transistoren Q16 bis Q19 umfaßt, betätigt, der seinerseits einen entsprechenden der Kollektorkreiskondensatoren C47 bis C50 auflädt. Nach jedem Ladezyklus wird der Kondensator C 41 über einen Weg, der die Widerstände R 90 und R98 enthält, zum Erdpotential entladen. In gleicher Weise besteht im Netzwerk B für jeden der Kondensatoren C47 bis C50 ein Entladungsweg zur Erde, der einen entsprechenden der Widerstände R94 bis R 97 und den gemeinsamen Widerstand R 101 enthält.The actuation of a locking circuit, e.g. B. the circuit in network A, which consists of transistor Q 12, is initiated by a signal from the corresponding tuned circuit when the positive peaks of the AC voltage on capacitor C33 reduced by the voltage drop across diode D 8 and the base-emitter -Transition of transistor Q12 exceeds the threshold or the specific voltage detection level of the detection circuit. The diode D 8 conducts, the transistor Q 12 is switched on intermittently, and the resulting voltage changes at the collector charge the capacitor C41. The rectifying effect of the transistor Q 12 and the filter effect of the capacitor C 41 thus convert the alternating current signal on the capacitor C33 into a direct current signal on the capacitor C41. In the case of a correct input signal consisting of an audio frequency in the two frequency bands, a detection circuit in the group comprising transistors Q16 to Q19 is actuated, which in turn charges a corresponding one of the collector circuit capacitors C47 to C50. After each charging cycle, capacitor C 41 is discharged to ground potential via a path that includes resistors R 90 and R98. Similarly, in network B, there is a discharge path to ground for each of the capacitors C47 to C50 which includes a corresponding one of the resistors R94 to R 97 and the common resistor R 101.

Der Gleichstromausgang jedes arbeitenden Feststellkreises geht durch den entsprechenden der Widerstände R 80 bis R 83 und R 86 bis R 89 über eine entsprechende der Verbindungsleitungen 202, 204, 206; 209, 211, 213, 215 und 217 zu einer entsprechenden Ausgangsstufe. Wie der Fig. 1 zu entnehmen ist, wird der Ausgang jedes der Feststellkreise 31 bis 38 im Netzwerk A außerdem dem ODER-Gatter 39 zugeführt. In gleicher Weise wird der Ausgang jedes der Feststellkreise im Netzwerk B dem ODER-Gatter 40 zugeführt. Der Ausgang jedes der ODER-Gatter 39 und 40 geht seinerseits zu einem UND-Gatter 58. In Fig. 2 besteht das ODER-Gatter 39 aus der Kombination der Widerstände R 90 bis. R 93 mit dem Widerstand R 98. In gleicher Weise besteht das ODER-Gatter 40 des Netzwerks B aus der Kombination der Widerstände R94 bis R97 mit dem Widerstand R 101. Das UND-Gatter 58 der Koinzidenzprüfung der Fig. 1 besteht in Fig. 2 aus den Dioden D 25 und D 26. Diese Dioden sind so gepolt, daß koinzidierende Signale von einem Feststellkreis im Netzwerk A und von einem Feststellkreis im Netzwerk B beide Dioden in den AUS-Zustand oder nichtleitenden Zustand bringen. Wenn immer dieser Zustand eintritt, ist er ein Zeichen, daß die Koinzidenzprüfung erfüllt ist und daß die Prüfung auf eine vorgewählte Dauer der Koinzidenz begonnen ist.The DC output of each working detection circuit goes through the corresponding one of the resistors R 80 to R 83 and R 86 to R 89 via a corresponding one the connecting lines 202, 204, 206; 209, 211, 213, 215 and 217 to a corresponding one Output stage. As can be seen from Fig. 1, the output of each of the detection circuits becomes 31 to 38 in the network A are also fed to the OR gate 39. In the same way the output of each of the detection circuits in network B is fed to the OR gate 40. The output of each of the OR gates 39 and 40, in turn, goes to an AND gate 58. In FIG. 2, OR gate 39 consists of the combination of resistors R 90 until. R 93 with the resistor R 98. The OR gate 40 exists in the same way of network B from the combination of resistors R94 to R97 with the resistor R 101. The AND gate 58 of the coincidence test of FIG. 1 consists of FIG the diodes D 25 and D 26. These diodes are polarized so that coinciding signals from a detection circuit in network A and from a detection circuit in the network B Put both diodes in the OFF state or non-conductive state. When ever this condition occurs, it is a sign that the coincidence test has been fulfilled and that the test has started for a preselected duration of coincidence.

Der Koinzidenzdäuerprüfkreis 59, der in Fig. 3 dargestellt ist, besteht aus den Transistoren Q 21, Q 22, Q 23 und den zugehörigen Schaltelementen. Sein Zweck besteht darin, ein Ausgangssignal zu liefern, wenn die Dioden D 25 und D 26 eine vorgewählte Zeit lang beide im Zustand AUS sind. Wenn eine oder beide Dioden D 25 und D 26 leitend ist, wird das Potential an der Basis des Transistors Q21 hinreichend positiv zu seinem Emitter gehalten, so daß der Transistor Q 21 im Zustand AUS bleibt. Wenn beide Dioden D 25 und D 26 jedoch im Zustand AUS sind, wird die Basis des Transistors Q21 zum Emitter negativ, und zwar mit Hilfe einer Verspannung, die allein durch die Kombination der Gleichspannungsquelle E2, des Widerstands R 99 und des Widerstands R100 bestimmt ist. Infolgedessen kommt der Transistor Q21 in den Zustand EIN. Die Verspannung am Emitter des Transistors Q21 ist durch den Vorspannungskreis festgelegt, der die Gleichspannungsquelle E., und die Widerstände R 102 und R 103 enthält. Die Kollektorvorspannung am Transistor Q 21 ist durch die Diode D 28 festgelegt, welche durch den Basis-Emitter-Übergang des Transistors Q22 und durch den Widerstand R104 Strom zur Gleichspannungsquelle E2 leitet.The coincidence duration test circuit 59, which is shown in Fig. 3, consists of the transistors Q 21, Q 22, Q 23 and the associated switching elements. Its purpose is to provide an output signal when diodes D 25 and D 26 are both off for a preselected time. When one or both diodes D 25 and D 26 are conductive, the potential at the base of transistor Q21 is held sufficiently positive relative to its emitter that transistor Q 21 remains in the OFF state. If both diodes D 25 and D 26 are in the OFF state, however, the base of transistor Q21 to the emitter becomes negative, with the help of a voltage that is determined solely by the combination of DC voltage source E2, resistor R 99 and resistor R100 . As a result, the transistor Q21 becomes ON. The voltage at the emitter of the transistor Q21 is determined by the bias circuit, which contains the DC voltage source E., and the resistors R 102 and R 103 . The collector bias on transistor Q 21 is determined by diode D 28, which conducts current to DC voltage source E2 through the base-emitter junction of transistor Q22 and through resistor R104.

Im normalen Ruhezustand, bei dem sich der Transistor Q21 im Zustand AUS befindet, ist der Transistor Q22 im Zustand EIN. Die Schaltelemente, welche diesen Zustand durch geeignetes Vorspannen des Transistors Q 22 herstellen, enthalten die Widerstände R 104, R 106, R 107 und die Dioden D 28 und D 29. Wenn der Transistor Q 21 jedoch leitet, wird das Potential an seinem Kollektor und damit das Potential an der Basis des Transistors Q22 auf einen Wert geändert, der so viel weniger negativ als sein Emitter ist, daß der Transistor Q22 in den Zustand AUS gebracht wird. Das Potential am Kollektor des Transistors Q 22 wird in negativer Richtung auf einen Wert vergrößert, der durch die Widerstände R 106, R 107, die Diode D 29 und die negative Gleichspannungsquelle E2 bestimmt ist. Die Art und Dauer dieses Potentialanstiegs sind in erster Linie durch die Zeitkonstante des Kondensators C 51 und des Widerstands R 106 bestimmt. Wenn eine Eingangsszgnalkoinzidenz eine ausreichend lange Zeit andauert - bei einer Ausführung waren 30 Millisekunden gewählt --, wird die Ladung am Kondensator C51 ausreichend negativ, so daß die Basis des Transistors O_ 23 negativ gegenüber seinem Emitter und daher der Transistor Q23 eingeschaltet wird. Die Emitter- und. Kollektorvorspannungen am Transistor Q23 sind durch die Diode D 30 und durch den Widerstand R 108 festgelegt. Wenn der Transistor 023 eingeschaltet ist, ist dies ein Zeichen, daß sämtliche Signalgültzgkeitsprüfungen durchgeführt wurden und daß das Signal-Eingangstonfrequenzpaar als richtig befunden wurde. Zu diesem Zeitpunkt sind die Erzeugung eines zeitlich festgelegten Ausgangssignals und das Anlegen dieses Signals an das richtige Ausgangsklemmenpaar die einzigen durchzuführenden Operationen.In the normal idle state in which the transistor Q21 is in the OFF state, the transistor Q22 is in the ON state. The switching elements which produce this state by suitably biasing the transistor Q 22 include the resistors R 104, R 106, R 107 and the diodes D 28 and D 29. However, when the transistor Q 21 conducts, the potential at its collector and thus changing the potential at the base of transistor Q22 to a value so much less negative than its emitter that transistor Q22 is turned OFF. The potential at the collector of the transistor Q 22 is increased in the negative direction to a value which is determined by the resistors R 106, R 107, the diode D 29 and the negative DC voltage source E2. The type and duration of this potential rise are primarily determined by the time constants of the capacitor C 51 and the resistor R 106. If an input signal coincidence lasts a sufficiently long time - 30 milliseconds were selected in one embodiment - the charge on capacitor C51 becomes sufficiently negative that the base of transistor O_23 is negative with respect to its emitter and therefore transistor Q23 is switched on. The emitter and. Collector biases on transistor Q23 are established by diode D 30 and resistor R 108. When transistor 023 is on, it is an indication that all signal validity checks have been performed and that the signal input tone frequency pair has been found correct. At this point, the only operations that need to be performed are generating a timed output signal and applying that signal to the correct pair of output terminals.

Der Ausgangszeitgeberkreis 60 ist ein monostabiler Multivibrator, der aus den Transistoren 024 und Q25 besteht. Im Ruhezustand ist der Transistor Q24 im Zustand AUS und der Transistor O 25 im Zustand EIN. Wenn der Transistor Q23 eingeschaltet wird, geht der entstehende Spannungsanstieg an seinem Kollektor über die Kondensatoren C 52 und C 54 zur Basis des Transistors Q25, so daß dieser Transistor ausgeschaltet wird. Der entstehende Spannungsabfall am Kollektor des Transistors Q25 geht über den Kondensator C53 zur Basis dies Transistors Q24, so daß dieser Transistor eingeschaltet wird:. Der hierdurch verursachte Spannungsanstieg am Kollektor des Transistors Q24 verstärkt den ursprünglichen Spannungsanstieg, der die Ausschaltung des Transistors Q 25 bewirkt. Wenn der Transistor Q 25 ausgeschaltet ist, entlädt sich der Kondensator C54 entsprechend der Zeitkonstante, die durch seine eigene Kapazität und durch den Widerstand R 114 festgelegt ist. The output timer circuit 60 is a monostable multivibrator made up of transistors 024 and Q25. In the quiescent state, the transistor Q24 is in the OFF state and the transistor O 25 is in the ON state. When transistor Q23 is turned on, the resulting voltage rise at its collector goes through capacitors C 52 and C 54 to the base of transistor Q25, so that this transistor is turned off. The resulting voltage drop at the collector of the transistor Q25 goes through the capacitor C53 to the base of this transistor Q24, so that this transistor is switched on. The resulting increase in voltage at the collector of transistor Q24 amplifies the original voltage increase which causes transistor Q 25 to turn off. When transistor Q 25 is off, capacitor C54 discharges according to the time constant determined by its own capacitance and by resistor R 114.

Zu einem Zeitpunkt, an dem sich die Spannung am Kondensator C54 noch verhältnismäßig schnell ändert, wird das Potential an der Basis des Transistors Q25 ausreichend negativ zu seinem Emitter, um ihn wieder in den Zustand EIN zu bringen. Die gesamte AUS-Zeit des Transistors Q25 legt die Dauer des Ausgangssignals an seinem Kollektor fest. Bei einer Ausführung der Erfindung wurde diese Zeit so gewählt, daß sie etwa 50 Millisekunden betrug.At a point in time when the voltage on capacitor C54 is still changing relatively rapidly, the potential at the base of transistor Q25 becomes sufficiently negative with respect to its emitter to bring it back to the ON state. The total OFF time of transistor Q25 determines the duration of the output signal at its collector. In one embodiment of the invention, this time was chosen to be about 50 milliseconds.

Während der AUS-Zeit des Transistors Q25 setzt das verminderte Potential an seinem Kollektor das Basispotential des Transistors Q26 in bezug auf seinem Emitter herab und schaltet den Transistor Q26 ein. Das am Kollektor des Transistors Q26 entstehende Potential ist genügend positiver, als das durch die Gleichspannungsquelle E2 und die Diode D 40 an den Emittern der Ausgangstransistoren Q 27 bis Q 34 entstandene Potential, so daß jeder Ausgangstransistor mit einem richtigen Signal an seiner Basis eingeschaltet wird. Wenn z. B. an der Basis beider Transistoren Q 27 und Q 31 ein Ausgangssignal vorhanden ist, entsteht ein Ausgangssignal am Kollektor jedes dieser Transistoren. Diese beiden Signale können dann benutzt werden, um eine nicht dargestellte Schalteinrichtung des Amts in Tätigkeit zu setzen. Bei dem in den Fig. 2 und 3 dargestellten Empfänger ist angenommen, daß ein entsprechendes Relais. durch einen Ausgang der Ausgangstransistoren Q27 bis Q34 betätigt wird. In jedem Fall wird eine Kombination einer entsprechenden der Dioden D 32 bis D 40 mit einem entsprechenden der Widerstände R125 bis R132 als Dämpfungskreis verwendet, um den entsprechenden Ausgangstransistor gegen induktive Stromstöße zu schützen, die durch das nicht dargestellte Ausgangsrelais verursacht werden.During the OFF time of transistor Q25 , the decreased potential at its collector lowers the base potential of transistor Q26 with respect to its emitter and turns transistor Q26 on . The potential at the collector of the transistor Q26 is sufficiently more positive than the potential created by the DC voltage source E2 and the diode D 40 at the emitters of the output transistors Q 27 to Q 34, so that each output transistor is switched on with a correct signal at its base. If z. B. an output signal is present at the base of both transistors Q 27 and Q 31, an output signal is generated at the collector of each of these transistors. These two signals can then be used to activate a switching device (not shown) of the office. In the receiver shown in FIGS. 2 and 3, it is assumed that a corresponding relay. is operated by an output of the output transistors Q27 to Q34 . In any case, a combination of a corresponding one of the diodes D 32 to D 40 with a corresponding one of the resistors R125 to R132 is used as a damping circuit to protect the corresponding output transistor against inductive current surges caused by the output relay, not shown.

Durch den Kollektorausgang der Ausgangstransistoren wird eine weitere Funktion durchgeführt. Der Kollektor jedes Ausgangstransistors Q27 bis Q34 ist mit der Basis des zugehörigen Transistors des Feststellkreises über einen Weg verbunden, der einen entsprechenden der Widerstände R 117 bis R 124 und eine entsprechende der Dioden D 7 bis. D21 enthält. In der Tat besteht jede Feststellkreis- und A usgangstransistorkombination aus einem Multivibratorkreis, bei dem die Kollektor-Basis-Verbindungen so angeordnet sind, daß beide Transistoren entweder ein-oder ausgeschaltet sind, wobei der gemeinsame Zustand zu irgendeiner bestimmten Zeit durch das Vorhandensein oder Nichtvorhandensein eines gültigen Ausgangssignals bestimmt wird. Demgemäß sind die beiden bestätigten Feststellkreistransistoren, z. B. Q 12 und Q16, durch eine positive Rückkopplung im Zustand EIN gesperrt, solange der Betätigungstransistor Q26 im Zustand EIN bleibt. Weiterhin halten die endgültigen Ausgangssignale für die Dauer des Ausgangs des Ausgangszeitgebers 60 an, und zwar ohne Rücksicht darauf, ob die Ausgänge der entsprechenden abgestimmten Kreise zu einem früheren Zeitpunkt beendet sind. In der obigen Schilderung ist die Verwendung des Ausgangs des Zeitgeberkreises 60 als normale für die Dauer des endgültigen Ausgangssignals beschrieben. Der Ausgang des Zeitgeberkreises 60 hat ferner eine Hilfsfunktion, nämlich die Einleitung der Tätigkeit des Sperrsignalkreises 57.Another function is performed by the collector output of the output transistors. The collector of each output transistor Q27 to Q34 is connected to the base of the associated transistor of the detection circuit through a path corresponding to a corresponding one of the resistors R 117 to R 124 and a corresponding one of the diodes D 7 to. D21 contains. Indeed, each sense circuit and output transistor combination consists of a multivibrator circuit with the collector-base connections arranged so that both transistors are either on or off, the common state being the presence or absence of one at any given time valid output signal is determined. Accordingly, the two confirmed detection circuit transistors, e.g. B. Q 12 and Q16, blocked by a positive feedback in the ON state, as long as the actuation transistor Q26 remains in the ON state. Furthermore, the final output signals persist for the duration of the output of the output timer 60, regardless of whether the outputs of the respective tuned circuits terminated at an earlier point in time. In the above discussion, the use of the output of the timer circuit 60 is described as normal for the duration of the final output signal. The output of the timer circuit 60 also has an auxiliary function, namely the initiation of the operation of the blocking signal circuit 57.

Wenn der Transistor Q25 ausgeschaltet wird, geht die an seinem Kollektor entstehende Spannungsänderung über den Leiter Q 22, die Diode D 24 und den Widerstand R85 zur Basis des Transistors Q20, so daß dieser Transistor ausgeschaltet wird. Hierdurch wird der verhältnismäßig niederohrige Gleichstromweg von der Quelle E2 zu den Emittem der Feststellkreistransistoren geöffnet und der Kondensator C46 durch den Emitterstrom der beiden im Zustand EIN gesperrten Transistoren Q12 und Q16 aufgeladen. Der hierdurch bedingte Spannungsanstieg an den Emittern der Feststellkreistransistoren Q12 bis Q19 reicht aus, um ihre Betätigung durch einen Ausgang eines der abgestimmten Kreise zu sperren. Die Erhöhung des Schwellwerts der Feststellkreise reicht jedoch nicht aus, um die im Zustand EIN befindlichen Transistoren Q 12 und Q 16 auszuschalten. Infolgedessen ist das..System vollständig gegen Esngangsstörsignale geschützt, die während der Ausgangsperiode des Zeitgeberkreises 60 ankommen können.When the transistor Q25 is turned off, the resulting voltage change at its collector goes through the conductor Q 22, diode D 24 and the resistor R85 to the base of the transistor Q20, so that this transistor is turned off. This opens the relatively low-ear direct current path from the source E2 to the emitters of the detection circuit transistors and charges the capacitor C46 by the emitter current of the two transistors Q12 and Q16 which are blocked in the ON state. The resulting rise in voltage at the emitters of the detection circuit transistors Q12 to Q19 is sufficient to block their actuation by an output of one of the tuned circuits. However, increasing the threshold value of the detection circuits is not sufficient to turn OFF transistors Q 12 and Q 16 which are in the ON state. As a result, the system is completely protected from input noise that may arrive during the output period of the timer circuit 60.

Die vollständige Arbeitsweise des in den Fig.2 und 3 dargestellten Empfängers kann am besten an Hand der Signalformen zusammengefaßt werden, die in der Schaltung an speziellen interessanten Punkten unter dem Einfiuß eines richtigen Eingangssignals erzeugt werden. Die als Beispiel gewählten Signalformen sind in Fig. 5 dargestellt. Wenn auch die Signalformen auf einer gemeinsamen Zeitlinie aufgetragen sind, so sind doch auf der Spannungsachse verschiedene Maßstäbe verwendet, wobei die Spannungen angegeben sind. Die Signalform A ist ein richtiges Eingangssignal, das aus zwei koinzidierenden Tonfrequenzen von etwa 900 und 1200 Hertz besteht. Die Signalformen B und C sind die beiden Tonfrequenzen, nach ihrer Trennung durch die Bandsperren 4 und 5 in Fig. 1. Die Spannungsamplitude der beiden Signale beträgt 0,1 Volt bzw. 80 Millivolt. Diese Signale sind zeitlich gedehnt, um ihre Eigenschaften besser zu zeigen. Die entsprechenden Ausgänge der Begrenzer 3 und 6, die ebenfalls gedehnt sind, sind durch die Signalformen D und E dargestellt. Jeder der Begrenzerausgänge ist eine Rechteckwelle mit der gleichen Grundfrequenz wie der sinusförmige Eingang. Die Amplituden der BegrenzeTausgänge sind jedoch die gleichen, vorausgesetzt, daß die Eingangssignale den Begrenzer-Schwellwert übersteigen. Ein typischer Begrenzerausgang kann etwa 2 Volt Spitze-Spitze betragen.The complete operation of the shown in Figs Receiver can best be summarized by the waveforms shown in the circuit at special points of interest under the influence of a correct one Input signal are generated. The waveforms selected as an example are in Fig. 5 shown. Even if the waveforms are plotted on a common timeline are, different scales are used on the stress axis, whereby the voltages are given. The waveform A is a correct input signal, which consists of two coincident sound frequencies of about 900 and 1200 hertz. The waveforms B and C are the two tone frequencies, after their separation by the bandstop filters 4 and 5 in FIG. 1. The voltage amplitude of the two signals is 0.1 volts or 80 millivolts. These signals are stretched in time to their properties better to show. The corresponding outputs of the limiters 3 and 6, too are stretched are represented by waveforms D and E. Each of the limiter outputs is a square wave with the same fundamental frequency as the sinusoidal input. However, the amplitudes of the limiting outputs are the same provided that the input signals exceed the limiter threshold. A typical limiter output can be about 2 volts peak-to-peak.

Die Signalformen F bis K stammen von einem einzigen Netzwerk, z. B. dem Netzwerk A, da die Signalformen an entsprechenden Netzwerkpunkten der Stufen der abgestimmten Kreise gleich sind. Ein typischer Ausgang eines abgestimmten Kreises ist durch die Signalform F dargestellt. Die mittlere Spannung Spitze-Spitze beträgt etwa 20 Volt, ihre Dauer ist im wesentlichen gleich der Dauer des Eingangssignals, d. h. 40 Millisekunden.The waveforms F through K come from a single network, e.g. B. the network A, since the waveforms at corresponding network points of the stages of the coordinated circles are the same. A typical outcome of a coordinated group is represented by waveform F. The mean peak-to-peak voltage is about 20 volts, their duration is essentially the same as the duration of the input signal, d. H. 40 milliseconds.

Die nächste interessierende Signalform ist der Ausgang des Feststellkreises, der dem Kollektor eines Feststellkreistransistors wie Q 12 entnommen wird. i Die Signalform G, ein negativer Gleichstromimpuls von etwa 25 Volt mit einem teilweise überlagerten Sägezahn, ist ein typisches Ausgangssignal eines Feststellkreises. Der Sägezahnteil des Signals G ist am Beginn des Signals H beendet, welches das Sperrsignal des Sperrsignalkxeises 59 ist und welches den Schwellwert der Feststellkreise über den Ausgangspegel des abgestimmten Kreises anhebt.The next waveform of interest is the output of the locking circuit, which is taken from the collector of a detection circuit transistor such as Q 12. i The Waveform G, a negative DC pulse of about 25 volts with a partial superimposed sawtooth, is a typical output signal of a detection circuit. The sawtooth part of signal G ends at the beginning of signal H, which is the Lock signal of the Sperrsignalkxeises 59 and which is the threshold value of the detection circuits increases above the output level of the tuned circuit.

Der Ausgang des Koinzidenzkreises, nämlich das Signal am Kollektor des Transistors Q 21, ist durch die Signalform I dargestellt, während der Dauerprüfkreisausgang, nämlich die Spannungsänderung am Kondensator C 51, durch die Signalform J dargestellt ist. Typische Größen dieser Signale sind 5 bzw. 10 Volt.The output of the coincidence circuit, namely the signal at the collector of the transistor Q 21, is represented by the waveform I, while the endurance test circuit output, namely, the change in voltage across capacitor C 51, represented by waveform J is. Typical sizes of these signals are 5 or 10 volts.

Ein endgültiger Ausgangsimpuls mit einer Amplitude von 30 Volt und einer Dauer von 50 Millisekunden ist durch die Signalform K dargestellt.A final output pulse with an amplitude of 30 volts and a duration of 50 milliseconds is represented by the K waveform.

Claims

PATENT CLAIMS: 1. Signal receiver for converting. of combinations from input signals of different frequencies to DC output signals and to Applying these output signals to starting points - according to the frequencies of the Input signals, for telecommunications, in particular telephone systems, marked by a device (59, 60), which on a preselected duration of the coincidence between the input signals of a combination responds to a time signal generated by switching means (Q 12 etc. Q 27 etc.) responsive to the timing signal; to store the frequency identity of each of the input signals of the combination, by means (57) responsive to the time signal to for the duration of the time signal to prevent the conversion of other input signals, and by Means (49 to 56) responsive to the timing signal to provide an output signal to those starting points which correspond to the frequency combination of the input signals correspond.

2. Receiver according to claim 1, characterized by devices (7 until. 14), to check the validity of each of the input signals on the basis of its frequency, by means (31 to 38); which respond to the former institutions, to check the validity of the input signals on the basis of the amplitude and for the the endurance test device (59, 60) responds, and by switching means for applying of a part of the output signals to the amplitude test devices, so as the duration of the output signal regardless of the duration of the input signals.

3. Receiver according to claim 2, characterized in that the frequency test devices (7 to 14) consist of a plurality of matched cresses (L 11, C33 , etc.) which each come into resonance at a preselected frequency.

4. Receiver according to claim 2 or 3, characterized in that the amplitude test devices (31 to. 38) consist of a plurality of detection circuits each containing a transistor (Q 12 to Q 19).

5. Receiver according to claim 4, characterized by a plurality of output transistors each corresponding to a starting point (Q 27 to Q 34), and in that the switching means for applying -a part of the signal to the endurance testers from a feedback path (201 etc.) of the output transistors (Q 27 to Q 34) to a corresponding detection circuit transistor (Q 12 to Q 19).

6. Recipient after one of the preceding claims, characterized in that the endurance test device (59) consists of a transistor multivibrator circuit.

7. Recipients after one of the previous claims, characterized in that the endurance test device on the Amplitude test means (31 to 38) responds to generate a trigger signal, and means (60) responsive to the trigger signal to generate the timing signal to generate for a predetermined time. B.

Receiver according to one of the preceding claims, characterized by a path for each signal frequency included in an input signal valid can be present, each such path being a coordinated circle and includes a detection circuit, and in that the means for preventing conversion consists of a switching means (C46) that raises the threshold value of the detection circuits.

9. Receiver according to claim 8, characterized in that each detection circuit consists of a respective first transistor (Q12 to Q19) and that each of the switching means for applying an output signal consists of a second transistor (Q27 to Q34) , switching means (202 etc.) ) are present connecting the collector of each first transistor to the base of a corresponding second transistor, and switching means (201 etc.) connecting the collector of each second transistor to the base of a corresponding first transistor.

10. Recipient after Claim 8 or 9, characterized by a first and a second network which in each case a corresponding bandstop filter, a limiter and a large number of the named ones Paths included, and by switching means (D 23) that cause a constant Relationship between the amplitude of the output of the limiter and the threshold value the locking circuit is retained.