DE112020005273B4 - Method for forming a self-aligned dielectric column nanosheet transistor - Google Patents

Method for forming a self-aligned dielectric column nanosheet transistor Download PDF

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    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions

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Abstract

Verfahren (1100, 1200) zum Bilden einer Halbleitereinheit (100), wobei das Verfahren umfasst:Bilden (1202) einer unteren Isolationsstruktur (202) auf einem Substrat (204);Bilden (1102, 1204) eines Nanosheet-Stapels (104, 206) auf der unteren Isolationsstruktur (202), wobei sich die untere Isolationsstruktur (202) zwischen dem Nanosheet-Stapel (104, 206) und dem Substrat (204) befindet;Bilden einer Opferzone (302) über dem Nanosheet-Stapel (104, 206), wobei die Opferzone (302) in direktem Kontakt mit der unteren Isolationsstruktur (202) steht;Bilden (1104, 1206) einer dielektrischen Säule (110, 402) in Nachbarschaft zu dem Nanosheet-Stapel (104, 206), wobei die dielektrische Säule (110, 402) direkt auf einer Zone einer flachen Grabenisolierung (212) des Substrats (204) angeordnet wird, wobei die dielektrische Säule (110, 402) in direktem Kontakt mit Seitenwänden der Opferzone (302) steht;Entfernen der Opferzone (302) und Aussparen des Nanosheet-Stapels (104, 206), um eine Fläche der unteren Isolationsstruktur (202) und eine Fläche der Zone der flachen Grabenisolierung (212) freizulegen;Bilden (1208) einer formangepassten Auskleidung (702) über einer Source- oder Drain (S/D)-Zone (602) und der dielektrischen Säule (110, 402);Bilden (1210) eines Zwischenschichtdielektrikums (704) über der formangepassten Auskleidung (702);Entfernen (1212) eines Abschnitts des Zwischenschichtdielektrikums (704) und eines Abschnitts der formangepassten Auskleidung (702), um einen Kontaktgraben (802) zu bilden (1110), welcher eine Fläche der S/D-Zone (602) und eine Fläche der dielektrischen Säule (110, 402) frei legt; undBilden (1214) eines Grabensilicids (902) in dem Kontaktgraben (802).A method (1100, 1200) for forming a semiconductor device (100), the method comprising: forming (1202) a lower insulation structure (202) on a substrate (204); forming (1102, 1204) a nanosheet stack (104, 206 ) on the lower isolation structure (202), the lower isolation structure (202) being between the nanosheet stack (104, 206) and the substrate (204); forming a sacrificial zone (302) over the nanosheet stack (104, 206 ), wherein the sacrificial zone (302) is in direct contact with the lower insulation structure (202);forming (1104, 1206) a dielectric column (110, 402) adjacent to the nanosheet stack (104, 206), wherein the dielectric pillar (110, 402) is placed directly on a zone of shallow trench isolation (212) of the substrate (204), the dielectric pillar (110, 402) being in direct contact with sidewalls of the sacrificial zone (302);removing the sacrificial zone (302 ) and recessing the nanosheet stack (104, 206) to expose a surface of the lower isolation structure (202) and a surface of the shallow trench isolation zone (212);forming (1208) a conformal liner (702) over a source or drain (S/D) region (602) and the dielectric column (110, 402);forming (1210) an interlayer dielectric (704) over the conformal liner (702);removing (1212) a portion of the interlayer dielectric (704), and a portion of the conformal liner (702) to form (1110) a contact trench (802) exposing a surface of the S/D region (602) and a surface of the dielectric column (110, 402); andforming (1214) a trench silicide (902) in the contact trench (802).

Description

HINTERGRUNDBACKGROUND

Die vorliegende Erfindung betrifft allgemein Herstellungsverfahren und resultierende Strukturen für Halbleitereinheiten und insbesondere eine Nanosheet-Transistorarchitektur, welche eine selbstausgerichtete dielektrische Säule zum Verringern einer parasitären Kapazität aufweist.The present invention relates generally to semiconductor device fabrication methods and resulting structures, and more particularly to a nanosheet transistor architecture having a self-aligned dielectric pillar for reducing parasitic capacitance.

Bekannte Herstellungstechniken für Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETs) umfassen Verfahrensabläufe zum Konstruieren planarer Feldeffekttransistoren (FETs). Ein planarer FET umfasst ein Substrat (auch als ein Silicium-Slab bezeichnet), ein über dem Substrat ausgebildetes Gate, Source- und Drain-Zonen, die an gegenüberliegenden Enden des Gate ausgebildet sind, und eine Kanalzone in der Nähe der Fläche des Substrats unter dem Gate. Die Kanalzone verbindet die Source-Zone elektrisch mit der Drain-Zone, während das Gate den Strom in dem Kanal steuert. Die Gate-Spannung steuert, ob der Pfad vom Drain zur Source eine unterbrochene Schaltung („Aus“) oder ein widerstandsbehafteter Pfad („Ein“) ist.Known fabrication techniques for metal-oxide-semiconductor field effect transistors (MOSFETs) include procedures for constructing planar field effect transistors (FETs). A planar FET includes a substrate (also referred to as a silicon slab), a gate formed above the substrate, source and drain regions formed at opposite ends of the gate, and a channel region near the surface of the substrate below the gate. The channel region electrically connects the source region to the drain region, while the gate controls the current in the channel. The gate voltage controls whether the path from drain to source is an open circuit (“off”) or a resistive path (“on”).

In den letzten Jahren richtete sich die Forschung auf die Entwicklung nichtplanarer Transistorarchitekturen. Beispielsweise sorgen Nanosheet-FETs für eine erhöhte Einheitendichte und für eine etwas gesteigerte Leistungsfähigkeit gegenüber lateralen Einheiten. In Nanosheet-FETs ist der Kanal im Gegensatz zu herkömmlichen FETs als ein Stapel von beabstandeten Nanosheets realisiert und ein Gate-Stapel wickelt sich um den vollständigen Umfang jeder Nanosheet, wodurch eine vollständigere Verarmung in der Kanalzone ermöglicht wird und aufgrund eines steileren Subthreshold Swing (SS) und geringerer Drain-induzierter Barriereabsenkung (DIBL) Kurzkanaleffekte reduziert werden. Die Wrap-around-Gate-Strukturen und die Source/Drain-Kontakte, die in Nanosheet-Einheiten verwendet werden, ermöglichen außerdem eine bessere Handhabung von Leckstrom und parasitärer Kapazität in den aktiven Zonen, auch wenn die Ansteuerströme zunehmen.In recent years, research has focused on the development of non-planar transistor architectures. For example, nanosheet FETs provide increased device density and slightly increased performance over lateral devices. In nanosheet FETs, unlike traditional FETs, the channel is realized as a stack of spaced nanosheets and a gate stack wraps around the full circumference of each nanosheet, allowing more complete depletion in the channel region and due to a steeper subthreshold swing (SS ) and lower drain-induced barrier lowering (DIBL) short-channel effects can be reduced. The wrap-around gate structures and source/drain contacts used in nanosheet devices also enable better management of leakage current and parasitic capacitance in the active regions, even as drive currents increase.

Die DE 10 2019 123 629 A1 offenbart ein Verfahren zum Bilden einer Halbleitervorrichtung, umfassend das Bilden von Halbleiterstreifen, die über ein Substrat vorspringen, und Isolierungsregionen zwischen den Halbleiterstreifen; das Bilden von Hybridfinnen auf den Isolierungsregionen, wobei die Hybridfinnen Dielektrikumsfinnen und Dielektrikumstrukturen über den Dielektrikumsfinnen umfassen; das Bilden von einer Dummygatestruktur über dem Halbleiterstreifen; das Bilden von Source-/Drain-Regionen über den Halbleiterstreifen und an gegenüberliegenden Seiten der Dummygatestruktur; das Bilden von Nanodrähten unter der Dummygatestruktur, wobei die Nanodrähte über den jeweiligen Halbleiterstreifen liegen und daran ausgerichtet sind, und sich die Source-/Drain-Regionen an gegenüberliegenden Enden der Nanodrähte befinden, wobei sich die Hybridfinnen weiter von dem Substrat erstrecken als die Nanodrähte; nach dem Bilden der Nanodrähte, Verringern von Breiten der mittleren Abschnitte der Hybridfinnen, während Breiten der Endabschnitte der Hybridfinnen unverändert bleiben, und Bilden eines elektrisch leitfähigen Materials um die Nanodrähte herum.The DE 10 2019 123 629 A1 discloses a method of forming a semiconductor device comprising forming semiconductor strips that protrude over a substrate and isolation regions between the semiconductor strips; forming hybrid fins on the isolation regions, the hybrid fins comprising dielectric fins and dielectric structures over the dielectric fins; forming a dummy gate structure over the semiconductor strip; forming source/drain regions across the semiconductor strip and on opposite sides of the dummy gate structure; forming nanowires under the dummy gate structure, with the nanowires overlying and aligned with the respective semiconductor strips, and the source/drain regions located at opposite ends of the nanowires, with the hybrid fins extending further from the substrate than the nanowires; after forming the nanowires, reducing widths of the middle portions of the hybrid fins while keeping widths of the end portions of the hybrid fins unchanged, and forming an electrically conductive material around the nanowires.

Die US 9 515 138 B1 offenbart ein Verfahren zur Herstellung eines Halbleiterbauelements, umfassend das Bilden eines Nanosheet-Stapels, der eine erste Schicht und eine zweite Schicht enthält; das Strukturieren eines Gate-Stapels auf dem Nanosheet-Stapel; das Bilden eines ersten Abstandshalters entlang einer Seitenwand des Gate-Stapels; das Entfernen eines Endwandabschnitts des Nanosheet-Stapels, der sich über den ersten Abstandshalter hinaus erstreckt, so dass ein Abschnitt der zweiten Schicht von einer Seitenwand des ersten Abstandshalters freigelegt wird; das Abscheiden eines zweiten Abstandshalters entlang einer Seitenwand des ersten Abstandshalters; Abscheiden eines zweiten Abstandshalters entlang einer Seitenwand des ersten Abstandshalters; Aussparen des Substrats unterhalb des zweiten Abstandshalters, um einen Isolationsbereich zu bilden; Abscheiden eines Oxids auf dem Gate-Stapel und innerhalb des Isolationsbereichs und teilweises Aussparen des Oxids; Entfernen eines Teils des zweiten Abstandshalters, so dass der Teil der zweiten Schicht freiliegt; und Aufwachsen einer Epitaxieschicht auf dem Teil der zweiten Schicht, der freiliegt, um eine Source/Drain über dem Isolationsbereich zu bilden.The US 9,515,138 B1 discloses a method of manufacturing a semiconductor device comprising forming a nanosheet stack containing a first layer and a second layer; patterning a gate stack on the nanosheet stack; forming a first spacer along a sidewall of the gate stack; removing an end wall portion of the nanosheet stack that extends beyond the first spacer to expose a portion of the second layer from a sidewall of the first spacer; depositing a second spacer along a sidewall of the first spacer; depositing a second spacer along a sidewall of the first spacer; recessing the substrate below the second spacer to form an isolation region; depositing an oxide on the gate stack and within the isolation region and partially omitting the oxide; removing a portion of the second spacer so that the portion of the second layer is exposed; and growing an epitaxial layer on the portion of the second layer that is exposed to form a source/drain over the isolation region.

KURZDARSTELLUNGSHORT PRESENTATION

Die der Erfindung zugrundeliegenden Aufgaben werden jeweils mit den Merkmalen der unabhängigen Patentansprüche gelöst. Ausführungsformen der Erfindung sind Gegenstand der abhängigen Patentansprüche.The tasks on which the invention is based are each solved with the features of the independent patent claims. Embodiments of the invention are the subject of the dependent claims.

Ausführungsformen der Erfindung sind auf ein Verfahren zum Bilden einer Halbleiterstruktur mit einer selbstausgerichteten Säule zum Verringern einer parasitären Silicid-Gate-Grabenkapazität gerichtet. Ein nicht-beschränkendes Beispiel für das Verfahren umfasst Bilden eines Nanosheet-Stapels über einem Substrat. Eine dielektrische Säule wird in Nachbarschaft zu dem Nanosheet-Stapel und auf eine Zone einer flachen Grabenisolierung des Substrats angeordnet. Der Nanosheet-Stapel wird ausgespart, um eine Fläche der Zone der flachen Grabenisolierung freizulegen, und auf der freigelegten Fläche der Zone der flachen Grabenisolierung wird eine Source- oder eine Drain-Zone (S/D-Zone) gebildet. Es wird ein Kontaktgraben gebildet, wodurch eine Fläche der S/D-Zone und eine Fläche der dielektrischen Säule freigelegt werden.Embodiments of the invention are directed to a method of forming a semiconductor structure with a self-aligned pillar for reducing parasitic silicide gate trench capacitance. A non-limiting example of the method includes forming a nanosheet stack over a substrate. A dielectric pillar is placed adjacent the nanosheet stack and on a zone of shallow trench isolation of the substrate. The nanosheet stack is recessed to expose a surface of the shallow trench isolation zone, and on the exposed surface of the shallow trench isolation zone a source or a drain zone (S/D zone) is formed. A contact trench is formed, exposing a surface of the S/D region and a surface of the dielectric column.

Ausführungsformen der Erfindung sind auf eine Halbleiterstruktur gerichtet. Ein nicht-beschränkendes Beispiel für die Halbleitereinheit umfasst einen Nanosheet-Stapel, welcher über einem Substrat angeordnet ist. In Nachbarschaft zu dem Nanosheet-Stapel und auf einer Zone einer flachen Grabenisolierung des Substrats ist eine dielektrische Säule angeordnet. Auf einer Fläche der Zone der flachen Grabenisolierung ist eine S/D-Zone angeordnet und auf einer Fläche der S/D-Zone und einer Fläche der dielektrischen Säule ist ein Graben-Silicid ausgebildet.Embodiments of the invention are directed to a semiconductor structure. A non-limiting example of the semiconductor device includes a nanosheet stack disposed over a substrate. A dielectric column is disposed adjacent to the nanosheet stack and on a zone of shallow trench isolation of the substrate. An S/D region is disposed on a surface of the shallow trench isolation zone, and a trench silicide is formed on a surface of the S/D zone and a surface of the dielectric column.

Ausführungsformen der Erfindung sind auf ein Verfahren zum Bilden einer Halbleiterstruktur mit einer selbstausgerichteten Säule zum Verringern einer parasitären Silicid-Gate-Grabenkapazität gerichtet. Ein nicht-beschränkendes Beispiel für das Verfahren umfasst Bilden einer unteren Isolationsstruktur auf einem Substrat und Bilden eines Nanosheet-Stapels auf der unteren Isolationsstruktur. Die untere Isolationsstruktur wird zwischen dem Nanosheet-Stapel und dem Substrat angeordnet. In Nachbarschaft zu dem Nanosheet-Stapel und auf einer Zone einer flachen Grabenisolierung des Substrats wird eine dielektrische Säule angeordnet. Über einer S/D-Zone und der dielektrischen Säule wird eine formangepasste Abdeckung gebildet und über der formangepassten Abdeckung wird ein Zwischenschichtdielektrikum angeordnet. Ein Abschnitt des Zwischenschichtdielektrikums und ein Abschnitt der formangepassten Auskleidung werden entfernt, um einen Kontaktgraben zu bilden, wodurch eine Fläche der S/D-Zone und eine Fläche der dielektrischen Säule freigelegt werden. In dem Kontaktgraben wird ein Graben-Silicid gebildet.Embodiments of the invention are directed to a method of forming a semiconductor structure with a self-aligned pillar for reducing parasitic silicide gate trench capacitance. A non-limiting example of the method includes forming a bottom isolation structure on a substrate and forming a nanosheet stack on the bottom isolation structure. The bottom insulation structure is placed between the nanosheet stack and the substrate. A dielectric column is disposed adjacent to the nanosheet stack and on a region of shallow trench isolation of the substrate. A conformal cover is formed over an S/D region and the dielectric column, and an interlayer dielectric is disposed over the conformal cover. A portion of the interlayer dielectric and a portion of the conformal liner are removed to form a contact trench, exposing a surface of the S/D region and a surface of the dielectric column. A trench silicide is formed in the contact trench.

Ausführungsformen der Erfindung sind auf ein Verfahren zum Bilden einer Halbleiterstruktur mit einer selbstausgerichteten Säule zum Verringern einer parasitären Silicid-Gate-Grabenkapazität gerichtet. Ein nicht-beschränkendes Beispiel für das Verfahren umfasst Bilden einer Halbleiterfinne über einem Substrat. In Nachbarschaft zu der Halbleiterfinne und auf einer Zone einer flachen Grabenisolierung des Substrats wird eine dielektrische Säule angeordnet. Die Halbleiterfinne wird ausgespart, um eine Fläche der Zone der flachen Grabenisolierung freizulegen, und auf der freigelegten Fläche der Zone der flachen Grabenisolierung wird eine S/D-Zone gebildet. Es wird ein Kontaktgraben gebildet, wodurch eine Fläche der S/D-Zone und eine Fläche der dielektrischen Säule freigelegt werden.Embodiments of the invention are directed to a method of forming a semiconductor structure with a self-aligned pillar for reducing parasitic silicide gate trench capacitance. A non-limiting example of the method includes forming a semiconductor fin over a substrate. A dielectric column is disposed adjacent to the semiconductor fin and on a region of shallow trench isolation of the substrate. The semiconductor fin is recessed to expose a surface of the shallow trench isolation zone, and an S/D region is formed on the exposed surface of the shallow trench isolation zone. A contact trench is formed, exposing a surface of the S/D region and a surface of the dielectric column.

Ausführungsformen der Erfindung sind auf eine Halbleiterstruktur gerichtet. Ein nicht-beschränkendes Beispiel für die Halbleitereinheit umfasst eine Halbleiterfinne, welche über einem Substrat angeordnet ist. In Nachbarschaft zu der Halbleiterfinne und auf einer Zone einer flachen Grabenisolierung des Substrats ist eine dielektrische Säule angeordnet. Auf einer Fläche der Zone der flachen Grabenisolierung ist eine S/D-Zone angeordnet und auf einer Fläche der S/D-Zone und einer Fläche der dielektrischen Säule ist ein Graben-Silicid ausgebildet.Embodiments of the invention are directed to a semiconductor structure. A non-limiting example of the semiconductor device includes a semiconductor fin disposed over a substrate. A dielectric column is arranged adjacent to the semiconductor fin and on a zone of shallow trench isolation of the substrate. An S/D region is disposed on a surface of the shallow trench isolation zone, and a trench silicide is formed on a surface of the S/D zone and a surface of the dielectric column.

Durch die Techniken der vorliegenden Erfindung werden weitere technische Merkmale und Vorteile realisiert. Ausführungsformen und Erscheinungsformen der Erfindung werden hierin detailliert beschrieben und werden als ein Teil des beanspruchten Gegenstands angesehen. Für ein besseres Verständnis sei auf die detaillierte Beschreibung und die Zeichnungen verwiesen.Additional technical features and advantages are realized through the techniques of the present invention. Embodiments and aspects of the invention are described in detail herein and are considered a part of the claimed subject matter. For a better understanding, please refer to the detailed description and drawings.

KURZBESCHREIBUNG DER ZEICHNUNGENBRIEF DESCRIPTION OF DRAWINGS

Die Einzelheiten der hierin beschriebenen Ausschließlichkeitsrechte werden in den Patentansprüchen am Ende der Patentschrift besonders herausgestellt und unterscheidbar beansprucht. Die vorstehenden und andere Merkmale und Vorteile der Ausführungsformen der Erfindung werden aus der folgenden detaillierten Beschreibung in Verbindung mit den begleitenden Zeichnungen ersichtlich, in welchen:

  • 1 eine Draufsicht auf eine Halbleiterstruktur nach einer Verarbeitungsoperation gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
  • 2A eine Querschnittsansicht einer Halbleiterstruktur entlang der Linie X der 1 nach einer Verarbeitungsoperation gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
  • 2B eine Querschnittsansicht einer Halbleiterstruktur entlang der Linie Yder 1 nach einer Verarbeitungsoperation gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
  • 3A eine Querschnittsansicht einer Halbleiterstruktur entlang der Linie X der 1 nach einer Verarbeitungsoperation gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
  • 3B eine Querschnittsansicht einer Halbleiterstruktur entlang der Linie Y der 1 nach einer Verarbeitungsoperation gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
  • 4A eine Querschnittsansicht einer Halbleiterstruktur entlang der Linie X der 1 nach einer Verarbeitungsoperation gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
  • 4B eine Querschnittsansicht einer Halbleiterstruktur entlang der Linie Y der 1 nach einer Verarbeitungsoperation gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
  • 5A eine Querschnittsansicht einer Halbleiterstruktur entlang der Linie X der 1 nach einer Verarbeitungsoperation gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
  • 5B eine Querschnittsansicht einer Halbleiterstruktur entlang der Linie Y der 1 nach einer Verarbeitungsoperation gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
  • 6A eine Querschnittsansicht einer Halbleiterstruktur entlang der Linie X der 1 nach einer Verarbeitungsoperation gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
  • 6B eine Querschnittsansicht einer Halbleiterstruktur entlang der Linie Y der 1 nach einer Verarbeitungsoperation gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
  • 7A eine Querschnittsansicht einer Halbleiterstruktur entlang der Linie X der 1 nach einer Verarbeitungsoperation gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
  • 7B eine Querschnittsansicht einer Halbleiterstruktur entlang der Linie Y der 1 nach einer Verarbeitungsoperation gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
  • 8A eine Querschnittsansicht einer Halbleiterstruktur entlang der Linie X der 1 nach einer Verarbeitungsoperation gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
  • 8B eine Querschnittsansicht einer Halbleiterstruktur entlang der Linie Y der 1 nach einer Verarbeitungsoperation gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
  • 9A eine Querschnittsansicht einer Halbleiterstruktur entlang der Linie X der 1 nach einer Verarbeitungsoperation gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
  • 9B eine Querschnittsansicht einer Halbleiterstruktur entlang der Linie Y der 1 nach einer Verarbeitungsoperation gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
  • 10A eine Querschnittsansicht einer Halbleiterstruktur des Finnentyps entlang der Linie X der 1 nach einer Verarbeitungsoperation gemäß einer oder mehreren Varianten der Erfindung zeigt;
  • 10B eine Querschnittsansicht einer Halbleiterstruktur des Finnentyps entlang der Linie Y der 1 nach einer Verarbeitungsoperation gemäß einer oder mehreren Varianten der Erfindung zeigt;
  • 11 einen Ablaufplan zeigt, welcher ein Verfahren gemäß einer oder mehreren Ausführungsformen der Erfindung veranschaulicht;
  • 12 einen Ablaufplan zeigt, welcher ein Verfahren gemäß einer oder mehreren Ausführungsformen der Erfindung veranschaulicht; und
  • 13 einen Ablaufplan zeigt, welcher ein Verfahren gemäß einer oder mehreren Varianten der Erfindung veranschaulicht.
The details of the exclusive rights described herein are specifically highlighted and distinctively claimed in the patent claims at the end of the patent specification. The foregoing and other features and advantages of embodiments of the invention will be apparent from the following detailed description taken in conjunction with the accompanying drawings, in which:
  • 1 shows a top view of a semiconductor structure after a processing operation according to one or more embodiments of the invention;
  • 2A a cross-sectional view of a semiconductor structure along line X of 1 after a processing operation according to one or more embodiments of the invention;
  • 2 B a cross-sectional view of a semiconductor structure along the line Yder 1 after a processing operation according to one or more embodiments of the invention;
  • 3A a cross-sectional view of a semiconductor structure along line X of 1 after a processing operation according to one or more embodiments of the invention;
  • 3B a cross-sectional view of a semiconductor structure along line Y of 1 after a processing operation according to one or more embodiments of the invention;
  • 4A a cross-sectional view of a semiconductor structure along line X of 1 after a processing operation according to one or more embodiments of the invention;
  • 4B a cross-sectional view of a semiconductor structure along line Y of 1 after a processing operation according to one or more embodiments of the invention;
  • 5A a cross-sectional view of a semiconductor structure along line X of 1 after a processing operation according to one or more embodiments of the invention;
  • 5B a cross-sectional view of a semiconductor structure along line Y of 1 after a processing operation according to one or more embodiments of the invention;
  • 6A a cross-sectional view of a semiconductor structure along line X of 1 after a processing operation according to one or more embodiments of the invention;
  • 6B a cross-sectional view of a semiconductor structure along line Y of 1 after a processing operation according to one or more embodiments of the invention;
  • 7A a cross-sectional view of a semiconductor structure along line X of 1 after a processing operation according to one or more embodiments of the invention;
  • 7B a cross-sectional view of a semiconductor structure along line Y of 1 after a processing operation according to one or more embodiments of the invention;
  • 8A a cross-sectional view of a semiconductor structure along line X of 1 after a processing operation according to one or more embodiments of the invention;
  • 8B a cross-sectional view of a semiconductor structure along line Y of 1 after a processing operation according to one or more embodiments of the invention;
  • 9A a cross-sectional view of a semiconductor structure along line X of 1 after a processing operation according to one or more embodiments of the invention;
  • 9B a cross-sectional view of a semiconductor structure along line Y of 1 after a processing operation according to one or more embodiments of the invention;
  • 10A a cross-sectional view of a fin-type semiconductor structure taken along line X of 1 after a processing operation according to one or more variants of the invention;
  • 10B a cross-sectional view of a fin-type semiconductor structure taken along line Y of 1 after a processing operation according to one or more variants of the invention;
  • 11 shows a flowchart illustrating a method according to one or more embodiments of the invention;
  • 12 shows a flowchart illustrating a method according to one or more embodiments of the invention; and
  • 13 shows a flowchart illustrating a method according to one or more variants of the invention.

Die hierin dargestellten Schaubilder dienen der Veranschaulichung. Es kann viele Variationen an dem Schaubild oder den darin beschriebenen Operationen geben, ohne vom Umfang der Erfindung abzuweichen. Beispielsweise können die Handlungen in einer anderen Reihenfolge erfolgen oder es können Handlungen hinzugefügt, weggelassen oder modifiziert werden.The diagrams presented herein are for illustrative purposes. There may be many variations in the diagram or the operations described therein without departing from the scope of the invention. For example, the actions may occur in a different order, or actions may be added, omitted, or modified.

In den begleitenden Figuren und der folgenden detaillierten Beschreibung der beschriebenen Ausführungsformen der Erfindung sind die verschiedenen Elemente, die in den Figuren dargestellt sind, mit zwei- oder dreistelligen Bezugszahlen versehen. Mit geringfügigen Ausnahmen entspricht (entsprechen) die am weitesten links befindliche Ziffer(n) jeder Bezugszahl der Figur, in welcher ihr Element zum ersten Mal dargestellt ist.In the accompanying figures and the following detailed description of the described embodiments of the invention, the various elements illustrated in the figures are provided with two or three digit reference numerals. With minor exceptions, the leftmost digit(s) of each reference number corresponds to the figure in which its element is first depicted.

DETAILLIERTE BESCHREIBUNGDETAILED DESCRIPTION

Zunächst versteht es sich, dass, obwohl beispielhafte Ausführungsformen der Erfindung in Verbindung mit einer speziellen Transistorarchitektur (Nanosheet-Transistor) beschrieben werden, Ausführungsformen der Erfindung nicht auf die spezielle Transistorarchitektur oder die Materialien beschränkt sind, die in der vorliegenden Patentschrift beschrieben werden. Stattdessen können Ausführungsformen der vorliegenden Erfindung in Verbindung mit jeder beliebigen anderen Art von Transistorarchitektur (z.B. FinFET) oder beliebigen anderen Materialien realisiert werden, die derzeit bekannt sind oder später entwickelt werden.First, it should be understood that although exemplary embodiments of the invention are described in connection with a specific transistor architecture (nanosheet transistor), embodiments of the invention are not limited to the specific transistor architecture or materials described in the present specification. Instead, embodiments of the present invention may be used in conjunction with any other type of transistor architecture (e.g., FinFET) or any other material liens that are currently known or will be developed later.

Zugunsten einer kurzen Darstellung können herkömmliche Techniken in Bezug auf die Herstellung von Halbleitereinheiten und integrierten Schaltungen (ICs) hierin detailliert beschrieben sein oder nicht. Außerdem können die verschiedenen hierin beschriebenen Aufgaben und Prozessschritte in ein umfassenderes Verfahren oder einen umfassenderen Prozess eingebunden sein, welches/welcher weitere Schritte oder Funktionalitäten aufweist, die hierin nicht detailliert beschrieben werden. Insbesondere sind verschiedene Schritte bei der Herstellung von Halbleitereinheiten und ICs auf Halbleiterbasis wohlbekannt und daher werden hierin zugunsten einer kurzen Darstellung viele herkömmliche Schritte nur kurz erwähnt oder vollständig weggelassen, ohne die wohlbekannten Einzelheiten der Prozesse vorzustellen.For purposes of brevity, conventional techniques relating to the fabrication of semiconductor devices and integrated circuits (ICs) may or may not be described in detail herein. Additionally, the various tasks and process steps described herein may be incorporated into a broader method or process that includes additional steps or functionality not described in detail herein. In particular, various steps in the manufacture of semiconductor devices and semiconductor-based ICs are well known, and therefore, for the sake of brevity, many conventional steps are only briefly mentioned or omitted entirely without introducing the well-known details of the processes.

Nun übergehend zu einem Überblick über Technologien, die für Erscheinungsformen der vorliegenden Erfindung spezieller relevant sind, wird die weitere Verkleinerung von FETs aktuell durch die zunehmende parasitäre Kapazität begrenzt, die mit Abnahmen des Gate-Abstands einhergeht. Beispielsweise wird im herkömmlichen Nanosheet-Verfahrensablauf (Process of Record oder POR) der Source/Drain-Grabenkontakt (manchmal als TS (Trench Silicide) oder Grabensilicid bezeichnet) durch Ätzen eines Zwischenschichtdielektrikums (Interlevel Dielectric, ILD) gebildet. Obwohl ein Positionieren des Source/Drain-Grabenkontakts auf der (den) Source/Drain-Zone(n) von Vorteil ist, da diese Anordnung den Kontaktwiderstand in der Einheit verringert, erhöht ein Positionieren des Source/Drain-Grabenkontakts auf den Isolierungen (z.B. einer flachen Grabenisolierung, auch als STI bezeichnet) zwischen den Nanosheets in der Nanosheet-Transistorzone unerwünscht die TS-Gate-Kapazität. Die Erhöhung der parasitären Kapazität verlangsamt nicht nur die Schaltungsgeschwindigkeit der fertigen Einheit, sondern erhöht auch den Stromverbrauch.Turning now to an overview of technologies more specifically relevant to aspects of the present invention, further downsizing of FETs is currently limited by the increasing parasitic capacitance that accompanies decreases in gate pitch. For example, in the traditional nanosheet process of record (POR), the source/drain trench contact (sometimes referred to as TS (Trench Silicide) or trench silicide) is formed by etching an interlevel dielectric (ILD). Although positioning the source/drain trench contact on the source/drain region(s) is advantageous as this arrangement reduces contact resistance in the device, positioning the source/drain trench contact on the insulation (e.g. a shallow trench isolation, also known as STI) between the nanosheets in the nanosheet transistor zone undesirably reduces the TS gate capacitance. Increasing parasitic capacitance not only slows down the circuit speed of the finished device, but also increases power consumption.

Nun übergehend zu einem Überblick über Erscheinungsformen der vorliegenden Erfindung, überwinden eine oder mehrere Ausführungsformen der Erfindung die oben beschriebenen Nachteile des Standes der Technik, indem sie eine neue Halbleiterstruktur und ein Verfahren zum Bilden einer Halbleiterstruktur mit einer selbstausgerichteten dielektrischen Säule zum Verringern der parasitären Silicid-Gate-Grabenkapazität bereitstellen. In Erscheinungsformen der Erfindung umfasst das Verfahren Bilden einer vergrabenen dielektrischen Säule selbstausgerichtet zu der Nanosheet-Struktur. In einigen Ausführungsformen der Erfindung ist die dielektrische Säule zwischen den Source/Drain-Zonen benachbarter Nanosheet-Stapel angeordnet. Die dielektrische Säule erstreckt sich von dem Substrat nach oben und dient als ein Ätzstopp für die Grabenstrukturierung des Source/Drain-Grabenkontakts. Demzufolge wird die vertikale Tiefe des Source/Drain-Grabenkontakts auf der STI verringert. Als ein Ergebnis wird die TS-Gate-Kapazität verringert. Vorteilhafterweise kann eine dielektrische Säule in ähnlicher Weise in andere Transistorarchitekturen eingebaut werden, z.B. FinFETs, um gleichwirkende Verringerungen der parasitären Kapazität zu erreichen.Turning now to an overview of aspects of the present invention, one or more embodiments of the invention overcome the above-described disadvantages of the prior art by providing a new semiconductor structure and a method of forming a semiconductor structure having a self-aligned dielectric column for reducing parasitic silicide Provide gate trench capacity. In aspects of the invention, the method includes forming a buried dielectric pillar self-aligned with the nanosheet structure. In some embodiments of the invention, the dielectric column is disposed between the source/drain regions of adjacent nanosheet stacks. The dielectric pillar extends upward from the substrate and serves as an etch stop for the trench patterning of the source/drain trench contact. As a result, the vertical depth of the source/drain trench contact on the STI is reduced. As a result, the TS gate capacitance is reduced. Advantageously, a dielectric column can be similarly incorporated into other transistor architectures, such as FinFETs, to achieve equivalent reductions in parasitic capacitance.

Nun übergehend zu einer detaillierteren Beschreibung von Erscheinungsformen der vorliegenden Erfindung, zeigt 1 eine Draufsicht auf eine Halbleiterstruktur 100, nachdem als Teil eines Verfahrens zur Herstellung einer fertigen Halbleitereinheit gemäß einer oder mehreren Ausführungsformen der Erfindung ein anfänglicher Satz von Herstellungsoperationen angewendet worden ist. In einigen Ausführungsformen der Erfindung kann die fertige Halbleitereinheit ein oder mehrere Gates 102 umfassen, die über einem oder mehreren Nanosheet-Stapeln 104 (oder Finnen, in einer FinFET-Realisierung) ausgebildet sind. In einigen Ausführungsformen der Erfindung befinden sich an Seitenwänden des einen oder der mehreren Gates 102 Gate-Abstandhalter 106. In einigen Ausführungsformen der Erfindung kann die fertige Halbleitereinheit einen Source/Drain-Grabenkontakt 108 umfassen, welcher in Bezug auf die Linie X (durch Nanosheet in Source/Drain-Zone) zwischen benachbarten Nanosheet-Stapeln des einen oder der mehreren Nanosheet-Stapel 104 angeordnet ist. In einigen Ausführungsformen der Erfindung kann die fertige Halbleitereinheit eine dielektrische Säule 110 umfassen, welche in Bezug auf die Linie Y (durch Gate in Finnenzone) zwischen benachbarten Nanosheet-Stapeln des einen oder der mehreren Nanosheet-Stapel 104 angeordnet ist. Bei der fertigen Halbleitereinheit kann es sich um eine Vielfalt von Typen von MOSFETs handeln, umfassend zum Beispiel Nanosheet-Feldeffekttransistoren des n-Typs (NS-NFETs), Nanosheet-Feldeffekttransistoren des p-Typs (NS-PFETs), FinFETs des n-Typs und FinFETs des p-Typs.Turning now to a more detailed description of aspects of the present invention, 1 a top view of a semiconductor structure 100 after an initial set of manufacturing operations has been applied as part of a method for manufacturing a finished semiconductor device according to one or more embodiments of the invention. In some embodiments of the invention, the finished semiconductor device may include one or more gates 102 formed over one or more nanosheet stacks 104 (or fins, in a FinFET implementation). In some embodiments of the invention, gate spacers 106 are located on sidewalls of the one or more gates 102. In some embodiments of the invention, the finished semiconductor device may include a source/drain trench contact 108 which is positioned with respect to line Source/drain zone) between adjacent nanosheet stacks of the one or more nanosheet stacks 104 is arranged. In some embodiments of the invention, the finished semiconductor device may include a dielectric pillar 110 disposed with respect to line Y (through gate in fin region) between adjacent nanosheet stacks of the one or more nanosheet stacks 104. The finished semiconductor device may be a variety of types of MOSFETs, including, for example, n-type nanosheet field effect transistors (NS-NFETs), p-type nanosheet field effect transistors (NS-PFETs), n-type FinFETs and p-type FinFETs.

2A und 2B zeigen Querschnittsansichten der Halbleiterstruktur 100 entlang den Linien X (durch Nanosheet in Source/Drain-Zone) und Y (durch Gate in Finnenzone) der 1, nachdem als Teil eines Verfahrens zur Herstellung einer fertigen Halbleitereinheit gemäß einer oder mehreren Ausführungsformen der Erfindung ein anfänglicher Satz von Herstellungsoperationen angewendet worden ist. In einigen Ausführungsformen der Erfindung ist über einem Substrat 204 eine untere Isolationsstruktur 202 ausgebildet. In einigen Ausführungsformen der Erfindung ist über der unteren Isolationsstruktur 202 ein Nanosheet-Stapel 206 ausgebildet. 2A and 2 B show cross-sectional views of the semiconductor structure 100 along the lines X (through nanosheet in source/drain zone) and Y (through gate in fin zone). 1 after an initial set of manufacturing operations have been applied as part of a method of manufacturing a finished semiconductor device in accordance with one or more embodiments of the invention. In some embodiments of the invention, a lower isolation structure 202 is formed over a substrate 204. In some embodiments of the invention, a nanosheet stack 206 is formed over the bottom insulation structure 202.

Die untere Isolationsstruktur kann aus einem beliebigen geeigneten Dielektrikumsmaterial wie zum Beispiel einem Low-k-Dielektrikum, einem Nitrid, Siliciumnitrid, Siliciumoxid, SiON, SiC, SiOCN oder SiBCN hergestellt sein. In einigen Ausführungsformen der Erfindung ist die untere Isolationsstruktur 202 eine Einzelschicht-Isolationsstruktur. In einigen Ausführungsformen der Erfindung ist die untere Isolationsstruktur 202 eine Multischicht-Isolationsstruktur. Beispielsweise kann die untere Isolationsstruktur 202 einen dreischichtigen Nitrid-Oxid-Nitrid-Stapel umfassen (z.B. SiN/SiO2/SiN).The lower insulation structure may be made of any suitable dielectric material such as a low-k dielectric, a nitride, silicon nitride, silicon oxide, SiON, SiC, SiOCN or SiBCN. In some embodiments of the invention, the bottom isolation structure 202 is a single layer isolation structure. In some embodiments of the invention, the lower isolation structure 202 is a multilayer isolation structure. For example, the bottom isolation structure 202 may include a three-layer nitride-oxide-nitride stack (eg, SiN/ SiO2 /SiN).

Das Substrat 204 kann aus einem beliebigen geeigneten Substratmaterial hergestellt sein, wie zum Beispiel monokristallinem Si, Siliciumgermanium (SiGe), III-V-Verbindungshalbleiter, II-VI-Verbindungshalbleiter oder Halbleiter-auf-Isolator (Semiconductor-On-Insulator, SOI). Gruppe-III-V-Verbindungshalbleiter umfassen zum Beispiel Materialien, welche mindestens ein Element der Gruppe III und mindestens ein Element der Gruppe V aufweisen, z.B. eines oder mehreres aus Aluminiumgalliumarsenid (AlGaAs), Aluminiumgalliumnitrid (AlGaN), Aluminiumarsenid (AlAs), Aluminiumindiumarsenid (AlIAs), Aluminiumnitrid (AIN), Galliumantimonid (GaSb), Galliumaluminiumantimonid (GaAISb), Galliumarsenid (GaAs), Galliumarsenidantimonid (GaAsSb), Galliumnitrid (GaN), Indiumantimonid (InSb), Indiumarsenid (InAs), Indiumgalliumarsenid (InGaAs), Indiumgalliumarsenidphosphid (InGaAsP), Indiumgalliumnitrid (InGaN), Indiumnitrid (InN), Indiumphosphid (InP) und Legierungskombinationen, welche mindestens eines der vorstehend genannten Materialien umfassen. Die Legierungskombinationen können binäre (zwei Elemente, z.B. Gallium(III)-arsenid (GaAs)), ternäre (drei Elemente, z.B. InGaAs) und quaternäre (vier Elemente, z.B. Aluminiumgalliumindiumphosphid (AllnGaP)) Legierungen umfassen.The substrate 204 may be made of any suitable substrate material, such as monocrystalline Si, silicon germanium (SiGe), III-V compound semiconductor, II-VI compound semiconductor, or semiconductor-on-insulator (SOI). Group III-V compound semiconductors include, for example, materials that have at least one Group III element and at least one Group V element, e.g. one or more of aluminum gallium arsenide (AlGaAs), aluminum gallium nitride (AlGaN), aluminum arsenide (AlAs), aluminum indium arsenide ( AlIAs), aluminum nitride (AIN), gallium antimonide (GaSb), gallium aluminum antimonide (GaAISb), gallium arsenide (GaAs), gallium arsenide antimonide (GaAsSb), gallium nitride (GaN), indium antimonide (InSb), indium arsenide (InAs), indium gallium arsenide (InGaAs), indium gallium arsenide phosphide ( InGaAsP), indium gallium nitride (InGaN), indium nitride (InN), indium phosphide (InP) and alloy combinations which include at least one of the above-mentioned materials. The alloy combinations may include binary (two elements, e.g. gallium(III) arsenide (GaAs)), ternary (three elements, e.g. InGaAs) and quaternary (four elements, e.g. aluminum gallium indium phosphide (AllnGaP)) alloys.

In einigen Ausführungsformen der Erfindung kann das Substrat 204 eine (nicht dargestellte) vergrabene Oxidschicht umfassen. Die vergrabene Oxidschicht kann aus einem beliebigen Dielektrikumsmaterial hergestellt sein, wie zum Beispiel einem Siliciumoxid. In einigen Ausführungsformen der Erfindung ist die vergrabene Oxidschicht in einer Dicke von etwa 145 nm ausgebildet, obwohl auch andere Dicken innerhalb des vorgesehenen Umfangs der Erfindung liegen.In some embodiments of the invention, substrate 204 may include a buried oxide layer (not shown). The buried oxide layer may be made of any dielectric material, such as a silicon oxide. In some embodiments of the invention, the buried oxide layer is formed to a thickness of approximately 145 nm, although other thicknesses are within the intended scope of the invention.

In einigen Ausführungsformen der Erfindung kann der Nanosheet-Stapel 206 eine oder mehrere Halbleiterschichten 208 umfassen, welche sich mit einer oder mehreren Opferschichten 210 abwechseln. In einigen Ausführungsformen der Erfindung sind die Halbleiterschichten 208 und die Opferschichten 210 epitaxial angewachsene Schichten. Zur Vereinfachung der Erläuterung wird auf Operationen Bezug genommen, die auf und an einem Nanosheet-Stapel 206 mit drei Nanosheets (z.B. den Halbleiterschichten 208) durchgeführt werden, die sich mit drei Opferschichten (z.B. den Opferschichten 210) abwechseln. Es versteht sich jedoch, dass der Nanosheet-Stapel 206 eine beliebige Anzahl an Nanosheets umfassen kann, die sich mit einer entsprechenden Anzahl an Opferschichten abwechseln. Beispielsweise kann der Nanosheet-Stapel 206 eine einzige Nanosheet, zwei Nanosheets, fünf Nanosheets, acht Nanosheets oder eine beliebige Anzahl an Nanosheets zusammen mit einer entsprechenden Anzahl an Opferschichten umfassen (d.h. dementsprechend, um einen Nanosheet-Stapel zu bilden, der eine unterste Opferschicht unter einer untersten Nanosheet und eine Opferschicht zwischen einem jeweiligen Paar benachbarter Nanosheets aufweist).In some embodiments of the invention, the nanosheet stack 206 may include one or more semiconductor layers 208 alternating with one or more sacrificial layers 210. In some embodiments of the invention, the semiconductor layers 208 and the sacrificial layers 210 are epitaxially grown layers. For ease of explanation, reference is made to operations performed on and on a nanosheet stack 206 with three nanosheets (e.g., semiconductor layers 208) alternating with three sacrificial layers (e.g., sacrificial layers 210). However, it is understood that the nanosheet stack 206 may include any number of nanosheets alternating with a corresponding number of sacrificial layers. For example, the nanosheet stack 206 may include a single nanosheet, two nanosheets, five nanosheets, eight nanosheets, or any number of nanosheets together with a corresponding number of sacrificial layers (i.e., accordingly, to form a nanosheet stack having a bottom sacrificial layer underneath a bottom nanosheet and a sacrificial layer between a respective pair of adjacent nanosheets).

Die Halbleiterschichten 208 können aus einem beliebigen geeigneten Material hergestellt sein, wie zum Beispiel monokristallinem Silicium oder Siliciumgermanium. In einigen Ausführungsformen der Erfindung sind die Halbleiterschichten 208 nFET-Nanosheets. In einigen Ausführungsformen der Erfindung sind die nFET-Nanosheets SiliciumnFET-Nanosheets. In einigen Ausführungsformen der Erfindung weisen die Halbleiterschichten 208 eine Dicke von etwa 4 nm bis etwa 10 nm auf, zum Beispiel 6 nm, obwohl auch andere Dicken innerhalb des vorgesehenen Umfangs der Erfindung liegen. In einigen Ausführungsformen der Erfindung können das Substrat 204 und die Halbleiterschichten 208 aus einem gleichen Halbleitermaterial hergestellt sein. In anderen Ausführungsformen der Erfindung kann das Substrat 204 aus einem ersten Halbleitermaterial hergestellt sein und die Halbleiterschichten 208 können aus einem zweiten Halbleitermaterial hergestellt sein.The semiconductor layers 208 may be made of any suitable material, such as monocrystalline silicon or silicon germanium. In some embodiments of the invention, the semiconductor layers 208 are nFET nanosheets. In some embodiments of the invention, the nFET nanosheets are silicon nFET nanosheets. In some embodiments of the invention, the semiconductor layers 208 have a thickness of about 4 nm to about 10 nm, for example 6 nm, although other thicknesses are within the intended scope of the invention. In some embodiments of the invention, the substrate 204 and the semiconductor layers 208 may be made of a same semiconductor material. In other embodiments of the invention, the substrate 204 may be made of a first semiconductor material and the semiconductor layers 208 may be made of a second semiconductor material.

Die Opferschichten 210 können in Abhängigkeit von dem Material der Halbleiterschichten 208 Silicium- oder Siliciumgermanium-Schichten sein. Beispielsweise können in Ausführungsformen, bei denen die Halbleiterschichten 208 Silicium-Nanosheets sind, die Opferschichten 210 Siliciumgermanium-Schichten sein. In einigen Ausführungsformen der Erfindung sind die Opferschichten 210 Siliciumgermanium-Schichten mit einer Germaniumkonzentration von etwa 25 Prozent (manchmal als SiGe25 bezeichnet), obwohl auch andere Germaniumkonzentrationen innerhalb des vorgesehenen Umfangs der Erfindung liegen. In einigen Ausführungsformen der Erfindung weisen die Opferschichten 210 eine Dicke von etwa 12 nm bis etwa 15 nm auf, zum Beispiel 10 nm, obwohl auch andere Dicken innerhalb des vorgesehenen Umfangs der Erfindung liegen. In einigen Ausführungsformen der Erfindung sind die Opferschichten 210 aus einem gleichen Material hergestellt wie die mittlere Opferschicht 210 in der unteren Isolationsstruktur 202.The sacrificial layers 210 may be silicon or silicon germanium layers depending on the material of the semiconductor layers 208. For example, in embodiments where the semiconductor layers 208 are silicon nanosheets, the sacrificial layers 210 may be silicon germanium layers. In some embodiments of the invention, the sacrificial layers 210 are silicon germanium layers with a germanium concentration of about 25 percent (sometimes referred to as SiGe25), although other germanium concentrations are within the intended scope of the invention. In some embodiments of the invention, the sacrificial layers 210 have a thickness of about 12 nm to about 15 nm, for example 10 nm, although other thicknesses are within the intended scope of the invention. In some embodiments of the invention, the sacrificial layers 210 are made of a same material manufactured like the middle sacrificial layer 210 in the lower insulation structure 202.

Wie in 2A dargestellt, kann in Nachbarschaft zu dem Nanosheet-Stapel 206 und der unteren Isolationsstruktur 202 eine Zone einer flachen Grabenisolierung 212 (auch als eine STI-Zone bezeichnet) gebildet werden. In einigen Ausführungsformen der Erfindung wird durch Entfernen von Abschnitten des Nanosheet-Stapels 206 und der unteren Isolationsstruktur 202 ein Graben gebildet und eine frei liegende Fläche des Substrats 204 wird ausgespart. Der Graben kann dann mit Dielektrikumsmaterial gefüllt werden, z.B. mit einem Low-k-Dielektrikum, einem Nitrid, Siliciumnitrid, Siliciumoxid, SiON, SiC, SiOCN oder SiBCN. Die Zone der flachen Grabenisolierung 212 sorgt für eine elektrische Isolierung zwischen dem Nanosheet-Stapel 206 und anderen benachbarten Einheiten (z.B. anderen Nanosheet-Stapeln oder einer beliebigen anderen aktiven Einheit) auf dem Substrat 204.As in 2A 10, a zone of shallow trench isolation 212 (also referred to as an STI zone) may be formed adjacent the nanosheet stack 206 and the bottom isolation structure 202. In some embodiments of the invention, by removing portions of the nanosheet stack 206 and the bottom isolation structure 202, a trench is formed and an exposed surface of the substrate 204 is left out. The trench can then be filled with dielectric material, such as a low-k dielectric, a nitride, silicon nitride, silicon oxide, SiON, SiC, SiOCN or SiBCN. The shallow trench isolation zone 212 provides electrical isolation between the nanosheet stack 206 and other adjacent devices (eg, other nanosheet stacks or any other active device) on the substrate 204.

Wie in 2B dargestellt, werden über den Nanosheet-Stapeln 206 ein oder mehrere Opfer-Gates 214 (manchmal als Dummy-Gates bezeichnet) gebildet. Der Abschnitt eines Nanosheet-Stapels, über welchem ein Gate gebildet wird, wird als eine Kanalzone bezeichnet. Die Opfer-Gates 214 können aus einem beliebigen geeigneten Material hergestellt werden, wie zum Beispiel amorphem Silicium oder Polysilicium. Es kann ein beliebiges bekanntes Verfahren zum Strukturieren eines Opfer-Gate angewendet werden, wie zum Beispiel ein Nassätzen, ein Trockenätzen oder eine Kombination aus aufeinanderfolgendem Nass- und/oder Trockenätzen.As in 2 B As shown, one or more sacrificial gates 214 (sometimes referred to as dummy gates) are formed over the nanosheet stacks 206. The portion of a nanosheet stack over which a gate is formed is called a channel region. The sacrificial gates 214 can be made from any suitable material, such as amorphous silicon or polysilicon. Any known method of patterning a sacrificial gate may be used, such as wet etching, dry etching, or a combination of sequential wet and/or dry etching.

In einigen Ausführungsformen der Erfindung wird auf den Opfer-Gates 214 eine Hartmaske 216 gebildet. In einigen Ausführungsformen der Erfindung werden die Opfer-Gates 214 durch Strukturieren der Hartmaske 216 und Anwenden eines Nass- oder Trockenätzverfahrens gebildet, um selektiv Abschnitte der Opfer-Gates 214 zu entfernen, welche nicht von der strukturierten Hartmaske 216 bedeckt sind. In einigen Ausführungsformen der Erfindung wird zwischen dem Nanosheet-Stapel 206 und den Opfer-Gates 214 eine (nicht dargestellte) dünne Oxidschicht gebildet.In some embodiments of the invention, a hard mask 216 is formed on the sacrificial gates 214. In some embodiments of the invention, the sacrificial gates 214 are formed by patterning the hard mask 216 and using a wet or dry etching process to selectively remove portions of the sacrificial gates 214 that are not covered by the patterned hard mask 216. In some embodiments of the invention, a thin oxide layer (not shown) is formed between the nanosheet stack 206 and the sacrificial gates 214.

Die Hartmaske 216 kann aus einem beliebigen geeigneten Material hergestellt werden, wie zum Beispiel einem Siliciumnitrid. In einigen Ausführungsformen der Erfindung wird auf der Hartmaske 216 eine (nicht abgebildete) zweite Hartmaske gebildet, um eine zweischichtige Hartmaske zu bilden. In einigen Ausführungsformen umfasst die zweite Hartmaske ein Oxid, wie zum Beispiel Siliciumdioxid.The hard mask 216 can be made from any suitable material, such as silicon nitride. In some embodiments of the invention, a second hard mask (not shown) is formed on the hard mask 216 to form a two-layer hard mask. In some embodiments, the second hard mask comprises an oxide, such as silicon dioxide.

Wie ferner in 2B dargestellt, werden in einigen Ausführungsformen der Erfindung an Seitenwänden der Opfer-Gates 214 Abstandhalter 218 (auch als Seitenwand-Abstandhalter oder Gate-Abstandhalter bekannt) gebildet. In einigen Ausführungsformen der Erfindung werden die Abstandhalter 218 durch chemische Abscheidung aus der Gasphase (Chemical Vapor Deposition, CVD), plasmaunterstützte CVD (Plasma-Enhanced CVD, PECVD), chemische Abscheidung aus der Gasphase im Ultrahochvakuum (UHVCVD), schnelle thermische chemische Abscheidung aus der Gasphase (Rapid Thermal CVD, RTCVD), metallorganische chemische Abscheidung aus der Gasphase (MOCVD), chemische Abscheidung aus der Gasphase bei niedrigem Druck (Low Pressure CVD, LPCVD), CVD mit begrenzter Reaktionsdurchführung (Limited Reaction Processing CVD, LRPCVD), Atomschichtabscheidung (Atomic Layer Deposition, ALD), physikalische Abscheidung aus der Gasphase (PVD), chemische Lösungsabscheidung, Molekularstrahlepitaxie (Molecular Beam Epitaxy, MBE) oder andere ähnliche Verfahren in Kombination mit einem Nass- oder Trockenätzverfahren gebildet. Beispielsweise kann Abstandhaltermaterial formangepasst über der Halbleiterstruktur 100 abgeschieden werden und durch ein RIE selektiv entfernt werden, um die Abstandhalter 218 zu bilden.As further in 2 B As shown, in some embodiments of the invention, spacers 218 (also known as sidewall spacers or gate spacers) are formed on sidewalls of the sacrificial gates 214. In some embodiments of the invention, the spacers 218 are formed by chemical vapor deposition (CVD), plasma-enhanced CVD (PECVD), ultra-high vacuum chemical vapor deposition (UHVCVD), rapid thermal chemical deposition rapid thermal CVD (RTCVD), metal organic chemical vapor deposition (MOCVD), low pressure chemical vapor deposition (Low Pressure CVD, LPCVD), limited reaction processing CVD (LRPCVD), atomic layer deposition (Atomic Layer Deposition (ALD), physical vapor deposition (PVD), chemical solution deposition, molecular beam epitaxy (MBE) or other similar processes in combination with a wet or dry etching process. For example, spacer material may be conformally deposited over the semiconductor structure 100 and selectively removed by an RIE to form the spacers 218.

Die Abstandhalter 218 können aus einem beliebigen geeigneten Material hergestellt werden, wie zum Beispiel einem Low-k-Dielektrikum, einem Nitrid, Siliciumnitrid, Siliciumoxid, SiON, SiC, SiOCN oder SiBCN. In einigen Ausführungsformen der Erfindung umfassen die Abstandhalter 218 Siliciumnitrid. Die Abstandhalter 218 können in einer Dicke von etwa 5 nm bis 40 nm gebildet werden, obwohl auch andere Dicken innerhalb des vorgesehenen Umfangs der Erfindung liegen.The spacers 218 may be made from any suitable material, such as a low-k dielectric, a nitride, silicon nitride, silicon oxide, SiON, SiC, SiOCN, or SiBCN. In some embodiments of the invention, the spacers 218 include silicon nitride. The spacers 218 may be formed in a thickness of about 5 nm to 40 nm, although other thicknesses are within the intended scope of the invention.

3A und 3B zeigen Querschnittsansichten der Halbleiterstruktur 100 entlang den Linien X und Y der 1 nach einer Verarbeitungsoperation gemäß einer oder mehreren Ausführungsformen der Erfindung. In einigen Ausführungsformen der Erfindung wird über dem Nanosheet-Stapel 206, der unteren Isolationsstruktur 202 und der Zone der flachen Grabenisolierung 212 eine Opferzone 302 gebildet. 3A and 3B show cross-sectional views of the semiconductor structure 100 along lines X and Y 1 after a processing operation according to one or more embodiments of the invention. In some embodiments of the invention, a sacrificial zone 302 is formed over the nanosheet stack 206, the bottom isolation structure 202, and the shallow trench isolation zone 212.

In einigen Ausführungsformen der Erfindung umfasst die Opferzone 302 Siliciumgermanium-Schichten mit einer Germaniumkonzentration, die so gewählt wird, dass für eine Ätzselektivität in Bezug auf den Nanosheet-Stapel 206 gesorgt wird. Beispielsweise sind die Opferschichten 210 in einigen Ausführungsformen der Erfindung Siliciumgermanium-Schichten mit einer Germaniumkonzentration von etwa 25 Prozent und die Opferzone 302 wird aus Siliciumgermanium mit einer Germaniumkonzentration von etwa 60 Prozent hergestellt (manchmal auch als SiGe60 bezeichnet).In some embodiments of the invention, the sacrificial zone 302 includes silicon germanium layers with a germanium concentration selected to provide etch selectivity with respect to the nanosheet stack 206. For example, in some embodiments of the invention, the sacrificial layers 210 are silicon germanium layers with a germanium concentration of about 25 percent and the sacrificial zone 302 is made of silicon germanium with a germanium concentration Concentration of around 60 percent (sometimes referred to as SiGe60).

Die Opferzone 302 sorgt für eine Verbreiterung der Source/Drain-Zonen in der fertigen Einheit (wie in 5A und 5B dargestellt). In einigen Ausführungsformen der Erfindung ist die Opferzone 302 optional. Eine Verbreiterung der Source/Drain ist für FinFETs von Vorteil, da Finnen typischerweise schmal sind und die Lücken zwischen den Finnen groß sind. Eine Verbreiterung der Source/Drain für Nanosheets ist für relativ breite Nanosheets mit Breiten von mehr als etwa 20 nm optional, da die Lücken zwischen den Nanosheets bereits klein sind; jedoch ist eine Verbreiterung für schmale Finnen mit Breiten von weniger als etwa 20 nm nützlich.The sacrificial zone 302 provides a widening of the source/drain zones in the finished device (as in 5A and 5B shown). In some embodiments of the invention, the sacrificial zone 302 is optional. Widening the source/drain is beneficial for FinFETs because fins are typically narrow and the gaps between the fins are large. Nanosheet source/drain widening is optional for relatively wide nanosheets with widths greater than about 20 nm because the gaps between nanosheets are already small; however, broadening is useful for narrow fins with widths less than about 20 nm.

4A und 4B zeigen Querschnittsansichten der Halbleiterstruktur 100 entlang den Linien X und Y der 1 nach einer Verarbeitungsoperation gemäß einer oder mehreren Ausführungsformen der Erfindung. In einigen Ausführungsformen der Erfindung wird zwischen dem Nanosheet-Stapel 106 und einem benachbarten Nanosheet-Stapel eine dielektrische Säule 402 gebildet. 4A and 4B show cross-sectional views of the semiconductor structure 100 along lines X and Y 1 after a processing operation according to one or more embodiments of the invention. In some embodiments of the invention, a dielectric column 402 is formed between the nanosheet stack 106 and an adjacent nanosheet stack.

In einigen Ausführungsformen der Erfindung umfasst die dielektrische Säule 402 Siliciumcarbid (SiC), obwohl auch andere Dielektrikumsmaterialien innerhalb des vorgesehenen Umfangs der Erfindung liegen. In einigen Ausführungsformen der Erfindung wird die dielektrische Säule 402 durch Füllen der Lücken in der Opferzone 302 (z.B. zwischen den vergrößerten Source/Drain-Zonen) durch formangepasstes Abscheiden eines Dielektrikumsmaterials und einem anschließenden Zurückätzen gebildet.In some embodiments of the invention, the dielectric column 402 includes silicon carbide (SiC), although other dielectric materials are also within the intended scope of the invention. In some embodiments of the invention, the dielectric pillar 402 is formed by filling the gaps in the sacrificial region 302 (e.g., between the enlarged source/drain regions) by conformally depositing a dielectric material and then etching back.

5A und 5B zeigen Querschnittsansichten der Halbleiterstruktur 100 entlang den Linien X und Y der 1 nach einer Verarbeitungsoperation gemäß einer oder mehreren Ausführungsformen der Erfindung. In einigen Ausführungsformen der Erfindung kann die Opferzone 302 entfernt werden und der Nanosheet-Stapel 206 kann ausgespart werden, um eine Fläche der unteren Isolationsstruktur 202 und eine Fläche der Zone der flachen Grabenisolierung 212 freizulegen. Durch ein Nassätzen, ein Trockenätzen oder eine Kombination aus Nass- und/oder Trockenätzen können die Opferzone 302 entfernt werden und der Nanosheet-Stapel 206 ausgespart werden. In einigen Ausführungsformen der Erfindung werden durch ein oder mehrere Ätzvorgänge selektiv zu der unteren Isolationsstruktur 202 die Opferzone 302 entfernt und der Nanosheet-Stapel ausgespart. Beispielsweise können Silicium, SiGe25 und SiGe 60 unter Verwendung von Gasphasen-HCl oder Gasphasen-CIF3, neben anderen Möglichkeiten, selektiv zu Siliciumnitrid entfernt werden. 5A and 5B show cross-sectional views of the semiconductor structure 100 along lines X and Y 1 after a processing operation according to one or more embodiments of the invention. In some embodiments of the invention, the sacrificial zone 302 may be removed and the nanosheet stack 206 may be recessed to expose a surface of the bottom isolation structure 202 and a surface of the shallow trench isolation zone 212. By wet etching, dry etching, or a combination of wet and/or dry etching, the sacrificial zone 302 can be removed and the nanosheet stack 206 can be left out. In some embodiments of the invention, one or more etching processes selective to the lower isolation structure 202 remove the sacrificial zone 302 and leave out the nanosheet stack. For example, silicon, SiGe25 and SiGe 60 can be selectively removed to silicon nitride using gas phase HCl or gas phase CIF 3 , among other options.

Wie ferner in 5B dargestellt, können die Opferschichten 210 ausgespart werden und an den ausgesparten Seitenwänden der Opferschichten 210 können innere Abstandhalter 502 gebildet werden. Beispielsweise können Seitenwände der Opferschichten 210 ausgespart werden, um Hohlräume in dem Nanosheet-Stapel 206 zu bilden. In einigen Ausführungsformen der Erfindung werden die inneren Abstandhalter 502 an ausgesparten Seitenwänden der Opferschichten 210 gebildet, indem diese Hohlräume mit Dielektrikumsmaterial gefüllt werden. In einigen Ausführungsformen der Erfindung werden Abschnitte der inneren Abstandhalter 502, die sich über Seitenwände des Nanosheet-Stapels 206 hinaus erstrecken, entfernt, zum Beispiel durch ein reaktives lonenätzen (Reactive Ion Etch, RIE). Auf diese Weise sind Seitenwände der inneren Abstandhalter 502 mit Seitenwänden der Halbleiterschichten 208 coplanar.As further in 5B shown, the sacrificial layers 210 can be recessed and internal spacers 502 can be formed on the recessed side walls of the sacrificial layers 210. For example, sidewalls of the sacrificial layers 210 may be recessed to form voids in the nanosheet stack 206. In some embodiments of the invention, the internal spacers 502 are formed on recessed sidewalls of the sacrificial layers 210 by filling these cavities with dielectric material. In some embodiments of the invention, portions of the internal spacers 502 that extend beyond sidewalls of the nanosheet stack 206 are removed, for example by a reactive ion etch (RIE). In this way, sidewalls of the inner spacers 502 are coplanar with sidewalls of the semiconductor layers 208.

In einigen Ausführungsformen der Erfindung werden die inneren Abstandhalter 502 durch eine CVD, eine PECVD, eine ALD, eine PVD, eine chemische Lösungsabscheidung oder andere ähnliche Verfahren in Kombination mit einem Nass- oder Trockenätzverfahren gebildet. Die inneren Abstandhalter 502 können aus einem beliebigen geeigneten Material hergestellt werden, wie zum Beispiel einem Low-k-Dielektrikum, einem Nitrid, Siliciumnitrid, Siliciumdioxid, SiON, SiC, SiOCN oder SiBCN.In some embodiments of the invention, the internal spacers 502 are formed by a CVD, a PECVD, an ALD, a PVD, a chemical solution deposition, or other similar processes in combination with a wet or dry etching process. The internal spacers 502 may be made from any suitable material, such as a low-k dielectric, a nitride, silicon nitride, silicon dioxide, SiON, SiC, SiOCN, or SiBCN.

6A und 6B zeigen Querschnittsansichten der Halbleiterstruktur 100 entlang den Linien X und Y der 1 nach einer Verarbeitungsoperation gemäß einer oder mehreren Ausführungsformen der Erfindung. In einigen Ausführungsformen der Erfindung werden auf der unteren Isolationsstruktur 202 zwischen gegenüberliegenden Seitenwänden der dielektrischen Säule 402 Source- und Drain-Zonen 602 gebildet. In einigen Ausführungsformen der Erfindung werden die Source- und Drain-Zonen 602 in einer Dicke (Höhe) von 10 nm oder mehr gebildet, zum Beispiel 40 nm bis 70 nm, obwohl auch andere Dicken innerhalb des vorgesehenen Umfangs der Erfindung liegen. 6A and 6B show cross-sectional views of the semiconductor structure 100 along lines X and Y 1 after a processing operation according to one or more embodiments of the invention. In some embodiments of the invention, source and drain regions 602 are formed on the bottom insulation structure 202 between opposing sidewalls of the dielectric column 402. In some embodiments of the invention, the source and drain regions 602 are formed to a thickness (height) of 10 nm or more, for example 40 nm to 70 nm, although other thicknesses are also within the intended scope of the invention.

Die Source- und Drain-Zonen 602 können epitaxial angewachsen sein, zum Beispiel durch Gasphasenepitaxie (Vapor-Phase Epitaxy, VPE), Molekularstrahlepitaxie (MBE), Flüssigphasenepitaxie (Liquid-Phase Epitaxy, LPE) oder andere geeignete Verfahren. Die Source- und Drain-Zonen 602 können Halbleitermaterialien sein, die aus gasförmigen oder flüssigen Vorstufen angewachsen sind.The source and drain regions 602 may be grown epitaxially, for example, by vapor-phase epitaxy (VPE), molecular beam epitaxy (MBE), liquid-phase epitaxy (LPE), or other suitable methods. The source and drain regions 602 may be semiconductor materials grown from gaseous or liquid precursors.

In einigen Ausführungsformen der Erfindung umfasst die Gasquelle für das epitaxiale Abscheiden des Halbleitermaterials eine siliciumhaltige Gasquelle, eine germaniumhaltige Gasquelle oder eine Kombination davon. Beispielsweise kann eine Si-Schicht epitaxial aus einer Silicium-Gasquelle abgeschieden werden (oder anwachsen), die aus der Gruppe ausgewählt ist, bestehend aus Silan, Disilan, Trisilan, Tetrasilan, Hexachlordisilan, Tetrachlorsilan, Dichlorsilan, Trichlorsilan, Methylsilan, Dimethylsilan, Ethylsilan, Methyldisilan, Dimethyldisilan, Hexamethyldisilan und Kombinationen davon. Eine Germaniumschicht kann epitaxial aus einer Germanium-Gasquelle abgeschieden werden, die aus der Gruppe ausgewählt ist, bestehend aus German, Digerman, Halogerman, Dichlorgerman, Trichlorgerman, Tetrachlorgerman und Kombinationen davon. Eine Siliciumgermanium-Legierungsschicht kann unter Verwendung einer Kombination solcher Gasquellen epitaxial gebildet werden. Es können Trägergase wie Wasserstoff, Stickstoff, Helium und Argon verwendet werden. In einigen Ausführungsformen der Erfindung umfassen die epitaxialen Halbleitermaterialien mit Kohlenstoff dotiertes Silicium (Si:C). Diese Si:C-Schicht kann man in derselben Kammer anwachsen lassen, die auch für andere Epitaxie-Schritte verwendet wird, oder aber in einer speziellen Si:C-Epitaxie-Kammer. Das Si:C kann Kohlenstoff im Bereich von etwa 0,2 Prozent bis etwa 3,0 Prozent umfassen.In some embodiments of the invention, the gas source for epitaxially depositing the semiconductor material includes a silicon-containing gas source, a germanium-containing gas source, or a combination thereof. For example, a Si- Layer is epitaxially deposited (or grown) from a silicon gas source selected from the group consisting of silane, disilane, trisilane, tetrasilane, hexachlorodisilane, tetrachlorosilane, dichlorosilane, trichlorosilane, methylsilane, dimethylsilane, ethylsilane, methyldisilane, dimethyldisilane, hexamethyldisilane and combinations thereof. A germanium layer may be epitaxially deposited from a germanium gas source selected from the group consisting of germane, digermane, halogermane, dichlorogermane, trichlorogermane, tetrachlorogermane, and combinations thereof. A silicon germanium alloy layer can be formed epitaxially using a combination of such gas sources. Carrier gases such as hydrogen, nitrogen, helium and argon can be used. In some embodiments of the invention, the epitaxial semiconductor materials include carbon-doped silicon (Si:C). This Si:C layer can be grown in the same chamber that is used for other epitaxy steps, or in a special Si:C epitaxy chamber. The Si:C may include carbon ranging from about 0.2 percent to about 3.0 percent.

Epitaxial angewachsenes Silicium und Siliciumgermanium können durch Hinzufügen von Dotierstoffen des n-Typs (z.B. P oder As) oder Dotierstoffen des p-Typs (z.B. Ga, B, BF2 oder Al) dotiert werden. In einigen Ausführungsformen der Erfindung können die Source- und Drain-Zonen 602 durch eine Vielfalt von Verfahren epitaxial gebildet und dotiert werden, wie zum Beispiel Epitaxie mit In-situ-Dotierung (Dotierung während des Abscheidens), Dotierung nach der Epitaxie oder durch Implantation und Plasmadotierung. Die Dotierstoffkonzentration in den dotierten Zonen können in einem Bereich von 1 × 1019 cm-3 bis 2 × 1021 cm-3 oder zwischen 1 × 1020 cm-3 und 1 × 1021 cm-3 liegen.Epitaxially grown silicon and silicon germanium can be doped by adding n-type dopants (e.g. P or As) or p-type dopants (e.g. Ga, B, BF 2 or Al). In some embodiments of the invention, the source and drain regions 602 may be epitaxially formed and doped by a variety of methods, such as epitaxy with in-situ doping (doping during deposition), doping after epitaxy, or by implantation, and Plasma doping. The dopant concentration in the doped zones can be in a range from 1 × 10 19 cm -3 to 2 × 10 21 cm -3 or between 1 × 10 20 cm -3 and 1 × 10 21 cm -3 .

In einigen Ausführungsformen der Erfindung werden die Source- und Drain-Zonen 602 aus Silicium oder Siliciumgermanium hergestellt. In einigen Ausführungsformen der Erfindung werden die Source- und Drain-Zonen 602 aus Siliciumgermanium mit einer Germaniumkonzentration von etwa 10 Prozent bis etwa 65 Prozent, zum Beispiel 50 Prozent, gebildet, obwohl auch andere Germaniumkonzentrationen innerhalb des vorgesehenen Umfangs der Erfindung liegen.In some embodiments of the invention, the source and drain regions 602 are made of silicon or silicon germanium. In some embodiments of the invention, the source and drain regions 602 are formed from silicon germanium with a germanium concentration of from about 10 percent to about 65 percent, for example 50 percent, although other germanium concentrations are also within the intended scope of the invention.

7A und 7B zeigen Querschnittsansichten der Halbleiterstruktur 100 entlang den Linien X und Y der 1 nach einer Verarbeitungsoperation gemäß einer oder mehreren Ausführungsformen der Erfindung. In einigen Ausführungsformen der Erfindung wird über den Source- und Drain-Zonen 602 und der dielektrischen Säule 402 eine Auskleidung 702 gebildet. 7A and 7B show cross-sectional views of the semiconductor structure 100 along lines X and Y 1 after a processing operation according to one or more embodiments of the invention. In some embodiments of the invention, a liner 702 is formed over the source and drain regions 602 and the dielectric column 402.

In einigen Ausführungsformen der Erfindung wird die Auskleidung 702 formangepasst abgeschieden, zum Beispiel durch ALD, obwohl auch andere formangepasste Abscheidungsverfahren innerhalb des vorgesehenen Umfangs der Erfindung liegen. Die Auskleidung 702 kann aus einem beliebigen geeigneten Material hergestellt werden, wie zum Beispiel einem Low-k-Dielektrikum, einem Nitrid, Siliciumnitrid, SiON, SiC, SiOCN oder SiBCN. In einigen Ausführungsformen der Erfindung umfasst die Auskleidung 702 ein Siliciumnitrid (z.B. SiN). Die Auskleidung 702 kann in einer nominalen (formangepassten) Dicke von etwa 5 nm oder weniger oder 3 nm oder weniger gebildet werden, obwohl auch andere Dicken innerhalb des vorgesehenen Umfangs der Erfindung liegen.In some embodiments of the invention, the liner 702 is conformally deposited, for example by ALD, although other conformal deposition methods are within the intended scope of the invention. The liner 702 may be made from any suitable material, such as a low-k dielectric, a nitride, silicon nitride, SiON, SiC, SiOCN, or SiBCN. In some embodiments of the invention, the liner 702 includes a silicon nitride (e.g., SiN). The liner 702 may be formed to a nominal (conformable) thickness of about 5 nm or less, or 3 nm or less, although other thicknesses are within the intended scope of the invention.

In einigen Ausführungsformen der Erfindung wird über der Auskleidung 702 ein Zwischenschichtdielektrikum 704 gebildet. Das Zwischenschichtdielektrikum 704 dient als eine Isolationsstruktur für die Halbleitereinheit 100. Das Zwischenschichtdielektrikum 704 kann aus einem beliebigen geeigneten Dielektrikumsmaterial hergestellt werden, wie zum Beispiel porösen Silikaten, mit Kohlenstoff dotierten Oxiden, Siliciumdioxiden, Siliciumnitriden, Siliciumoxynitriden, Siliciumcarbid (SiC) oder anderen Dielektrikumsmaterialien. In einigen Ausführungsformen der Erfindung umfasst das Zwischenschichtdielektrikum 704 SiO2. Das Zwischenschichtdielektrikum 704 kann auf beliebige Weise gebildet werden, zum Beispiel durch CVD, PECVD, ALD, Flowable-CVD, Aufschleudern von Dielektrika oder PVD. In einigen Ausführungsformen der Erfindung werden das Zwischenschichtdielektrikum 704 und die Zone der flachen Grabenisolierung 212 aus dem gleichen Dielektrikumsmaterial gebildet.In some embodiments of the invention, an interlayer dielectric 704 is formed over the liner 702. The interlayer dielectric 704 serves as an insulation structure for the semiconductor device 100. The interlayer dielectric 704 can be made from any suitable dielectric material, such as porous silicates, carbon-doped oxides, silicon dioxides, silicon nitrides, silicon oxynitrides, silicon carbide (SiC), or other dielectric materials. In some embodiments of the invention, the interlayer dielectric 704 comprises SiO 2 . The interlayer dielectric 704 may be formed in any manner, for example, by CVD, PECVD, ALD, flowable CVD, spin-coating dielectrics, or PVD. In some embodiments of the invention, the interlayer dielectric 704 and the shallow trench isolation region 212 are formed from the same dielectric material.

Wie in 7B dargestellt, können die Opferschichten 210, die Opfer-Gates 214 und die Hartmaske 216 entfernt und mit Gates 706 (manchmal als aktive oder leitfähige Gates bezeichnet) ersetzt werden.As in 7B As shown, sacrificial layers 210, sacrificial gates 214, and hardmask 216 may be removed and replaced with gates 706 (sometimes referred to as active or conductive gates).

Die Gates 706 können High-k-Metall-Gates (HKMGs) sein, die über einer Kanalzone des Nanosheet-Stapels 206 gebildet werden, zum Beispiel durch bekannte Ersetzungs-Metall-Gate-Verfahren (Replacement Metal Gate Processes, RMG-Verfahren) oder sogenannte Gate-first-Verfahren gebildet werden. Wie hierin verwendet, bezieht sich die „Kanalzone“ auf den Abschnitt der Halbleiterschichten 208, über welchem die Gates 706 gebildet werden und durch welche in der fertigen Einheit ein Strom von der Source zum Drain fließt (nicht dargestellt). In einigen Ausführungsformen der Erfindung werden die Gates 706 durch Entfernen der Opfer-Gates 214, selektives Entfernen der Opferschichten 210 zum Freilegen des Nanosheet-Kanals (der Halbleiterschichten 208 in der Kanalzone) und Abscheiden der High-k-Metall-Gate-Materialien in den Hohlraum, der nach dem Entfernen der Opfer-Gates 214 und der Opferschichten 210 zurückbleibt, gebildet.The gates 706 may be high-k metal gates (HKMGs) formed over a channel region of the nanosheet stack 206, for example, by known replacement metal gate processes (RMG processes) or so-called gate-first processes are formed. As used herein, the “channel region” refers to the portion of semiconductor layers 208 over which gates 706 are formed and through which current flows from source to drain in the finished device (not shown). In some embodiments of the invention, the gates 706 are created by removing the sacrificial Gates 214, selectively removing the sacrificial layers 210 to expose the nanosheet channel (the semiconductor layers 208 in the channel region) and depositing the high-k metal gate materials into the cavity formed after removing the sacrificial gates 214 and the sacrificial layers 210 left behind, formed.

In einigen Ausführungsformen der Erfindung können die Gates 706 ein Gate-Dielektrikum (Gate-Dielektrika) (nicht dargestellt) und einen Austrittsarbeits-Metallstapel (nicht dargestellt) umfassen. In einigen Ausführungsformen umfassen die Gates 706 einen Hauptkörper, der aus massivem leitfähigem Gate-Material (massiven leitfähigen Gate-Materialien) ausgebildet ist.In some embodiments of the invention, the gates 706 may include a gate dielectric(s) (not shown) and a work function metal stack (not shown). In some embodiments, the gates 706 include a main body formed from solid conductive gate material(s).

In einigen Ausführungsformen der Erfindung ist das Gate-Dielektrikum eine High-k-Dielektrikums-Dünnschicht, welche auf einer Fläche (Seitenwand) der Halbleiterschichten 208 ausgebildet ist. Die High-k-Dielektrikums-Dünnschicht kann zum Beispiel aus Siliciumoxid, Siliciumnitrid, Siliciumoxynitrid, Bornitrid, High-k-Materialien oder einer beliebigen Kombination dieser Materialien hergestellt sein. Beispiele für High-k-Materialien umfassen, ohne darauf beschränkt zu sein, Metalloxide wie Hafniumoxid, Hafniumsiliciumoxid, Hafniumsiliciumoxynitrid, Lanthanoxid, Lanthanaluminiumoxid, Zirconiumoxid, Zirconiumsiliciumoxid, Zirconiumsiliciumoxynitrid, Tantaloxid, Titanoxid, Bariumstrontiumtitanoxid, Bariumtitanoxid, Strontiumtitanoxid, Yttriumoxid, Aluminiumoxid, Bleiscandiumtantaloxid und Bleizinkniobat. Die High-k-Materialien können ferner Dotierstoffe wie z.B. Lanthan und Aluminium umfassen. In einigen Ausführungsformen der Erfindung kann die High-k-Dielektrikums-Dünnschicht eine Dicke von etwa 0,5 nm bis etwa 4 nm aufweisen. In einigen Ausführungsformen der Erfindung umfasst die High-k-Dielektrikums-Dünnschicht Hafniumoxid und weist eine Dicke von etwa 1 nm auf, obwohl auch andere Dicken innerhalb des vorgesehenen Umfangs der Erfindung liegen.In some embodiments of the invention, the gate dielectric is a high-k dielectric thin film formed on a surface (sidewall) of the semiconductor layers 208. The high-k dielectric thin film may be made of, for example, silicon oxide, silicon nitride, silicon oxynitride, boron nitride, high-k materials, or any combination of these materials. Examples of high-k materials include, but are not limited to, metal oxides such as hafnium oxide, hafnium silicon oxide, hafnium silicon oxynitride, lanthanum oxide, lanthanum alumina, zirconium oxide, zirconium silicon oxide, zirconium silicon oxynitride, tantalum oxide, titanium oxide, barium strontium titanium oxide, barium titanium oxide, strontium titanium oxide, yttria, alumina, lead scan dium tantalum oxide and lead zinc niobate . The high-k materials may further include dopants such as lanthanum and aluminum. In some embodiments of the invention, the high-k dielectric thin film may have a thickness of from about 0.5 nm to about 4 nm. In some embodiments of the invention, the high-k dielectric thin film comprises hafnium oxide and has a thickness of about 1 nm, although other thicknesses are also within the intended scope of the invention.

In einigen Ausführungsformen der Erfindung umfassen die Gates 706 eine oder mehrere Austrittsarbeitsschichten (manchmal als ein Austrittsarbeits-Metallstapel bezeichnet), die zwischen der High-k-Dielektrikums-Dünnschicht und einem massiven Gate-Material ausgebildet sind. In einigen Ausführungsformen der Erfindung umfassen die Gates 706 eine oder mehrere Austrittsarbeitsschichten, umfassen aber kein massives Gate-Material.In some embodiments of the invention, the gates 706 include one or more work function layers (sometimes referred to as a work function metal stack) formed between the high-k dielectric thin film and a bulk gate material. In some embodiments of the invention, the gates 706 include one or more work function layers, but do not include bulk gate material.

Falls vorhanden, können die Austrittsarbeitsschichten zum Beispiel aus Aluminium, Lanthanoxid, Magnesiumoxid, Strontiumtitanat, Strontiumoxid, Titannitrid, Tantalnitrid, Hafniumnitrid, Wolframnitrid, Molybdännitrid, Niobnitrid, Hafniumsiliciumnitrid, Titanaluminiumnitrid, Tantalsiliciumnitrid, Titanaluminiumcarbid, Tantalcarbid und Kombinationen davon hergestellt sein. Die Austrittsarbeitsschicht kann dazu dienen, die Austrittsarbeit der Gates 706 zu modifizieren, und ermöglicht ein Einstellen der Schwellenspannung der Einheit. Die Austrittsarbeitsschichten können in einer Dicke von etwa 0,5 nm bis 6 nm gebildet werden, obwohl auch andere Dicken innerhalb des vorgesehenen Umfangs der Erfindung liegen. In einigen Ausführungsformen der Erfindung kann jede der Austrittsarbeitsschichten in einer anderen Dicke gebildet werden. In einigen Ausführungsformen der Erfindung umfassen die Austrittsarbeitsschichten einen TiN/TiC/TiCAI-Stapel.If present, the work function layers may be made of, for example, aluminum, lanthanum oxide, magnesium oxide, strontium titanate, strontium oxide, titanium nitride, tantalum nitride, hafnium nitride, tungsten nitride, molybdenum nitride, niobium nitride, hafnium silicon nitride, titanium aluminum nitride, tantalum silicon nitride, titanium aluminum carbide, tantalum carbide, and combinations thereof. The work function layer may serve to modify the work function of the gates 706 and allows the threshold voltage of the device to be adjusted. The work function layers can be formed to a thickness of about 0.5 nm to 6 nm, although other thicknesses are within the intended scope of the invention. In some embodiments of the invention, each of the work function layers may be formed at a different thickness. In some embodiments of the invention, the work function layers comprise a TiN/TiC/TiCAI stack.

In einigen Ausführungsformen umfassen die Gates 706 einen Hauptkörper, der aus massivem leitfähigen Gate-Material (massiven leitfähigen Gate-Materialien) ausgebildet ist, welches über den Austrittsarbeitsschichten und/oder den Gate-Dielektrika abgeschieden wird. Das massive Gate-Material kann ein beliebiges geeignetes leitendes Material umfassen, wie zum Beispiel Metall (z.B. Wolfram, Titan, Tantal, Ruthenium, Zirconium, Kobalt, Kupfer, Aluminium, Blei, Platin, Zinn, Silber, Gold), leitendes metallisches Verbindungsmaterial (z.B. Tantalnitrid, Titannitrid, Tantalcarbid, Titancarbid, Titanaluminiumcarbid, Wolframsilicid, Wolframnitrid, Rutheniumoxid, Kobaltsilicid, Nickelsilicid), leitfähigen Kohlenstoff, Graphen oder eine beliebige geeignete Kombination dieser Materialien. Das leitfähige Gate-Material kann ferner Dotierstoffe umfassen, welche während oder nach der Abscheidung eingebaut werden.In some embodiments, the gates 706 include a main body formed from solid conductive gate material(s) deposited over the work function layers and/or gate dielectrics. The solid gate material may include any suitable conductive material, such as metal (e.g., tungsten, titanium, tantalum, ruthenium, zirconium, cobalt, copper, aluminum, lead, platinum, tin, silver, gold), conductive metallic interconnect material ( e.g. tantalum nitride, titanium nitride, tantalum carbide, titanium carbide, titanium aluminum carbide, tungsten silicide, tungsten nitride, ruthenium oxide, cobalt silicide, nickel silicide), conductive carbon, graphene or any suitable combination of these materials. The conductive gate material may further include dopants that are incorporated during or after deposition.

Wie ferner in 7B abgebildet, können die Gates 706 Gate-Hartmasken 708 umfassen. Die Gate-Hartmasken 708 können aus einem beliebigen geeigneten Material wie zum Beispiel Siliciumnitrid hergestellt sein. Da die Gate-Hartmasken 708 in dem Raum zwischen den Abstandhaltern 218 mit den Gates 706 in Ausrichtung gebracht werden, können die Gate-Hartmasken 1002 als selbstausgerichtete Hartmasken angesehen werden (manchmal als SAC-Abdeckungen bezeichnet).As further in 7B shown, the gates 706 may include gate hard masks 708. The gate hard masks 708 may be made of any suitable material, such as silicon nitride. Because the gate hardmasks 708 are aligned with the gates 706 in the space between the spacers 218, the gate hardmasks 1002 can be viewed as self-aligned hardmasks (sometimes referred to as SAC covers).

8A und 8B zeigen Querschnittsansichten der Halbleiterstruktur 100 entlang den Linien X und Y der 1 nach einer Verarbeitungsoperation gemäß einer oder mehreren Ausführungsformen der Erfindung. In einigen Ausführungsformen der Erfindung werden Abschnitte der Auskleidung 702 und des Zwischenschichtdielektrikums 704 entfernt, um einen Kontaktgraben 802 zu bilden, welcher eine Fläche der Source- und Drain-Zonen 602 frei legt. 8A and 8B show cross-sectional views of the semiconductor structure 100 along lines X and Y 1 after a processing operation according to one or more embodiments of the invention. In some embodiments of the invention, portions of the liner 702 and the interlayer dielectric 704 are removed to form a contact trench 802 exposing a surface of the source and drain regions 602.

In einigen Ausführungsformen der Erfindung werden Abschnitte der Auskleidung 702 und des Zwischenschichtdielektrikums 704 selektiv zu der dielektrischen Säule 402 entfernt. Mit anderen Worten, die dielektrische Säule 402 kann als ein Ätzstopp für die TS-Grabenstrukturierung dienen. Es kann ein beliebiges bekanntes Verfahren zum Strukturieren von Dielektrikumsmaterial angewendet werden, wie zum Beispiel ein Nassätzen, ein Trockenätzen oder eine Kombination aus aufeinanderfolgendem Nass- und/oder Trockenätzen. In einigen Ausführungsformen der Erfindung wird über dem Zwischenschichtdielektrikum 704 eine (nicht dargestellte) strukturierte Maske gebildet und frei liegende Abschnitte der Auskleidung 702 und des Zwischenschichtdielektrikums 704 werden entfernt, zum Beispiel durch ein oder mehrere RIEs.In some embodiments of the invention, portions of the liner 702 and the interlayer dielectric 704 are selectively removed from the dielectric column 402. In other words, the dielectric pillar 402 can serve as an etch stop for the TS trench patterning. It can be a Any known method for structuring dielectric material may be used, such as wet etching, dry etching, or a combination of sequential wet and/or dry etching. In some embodiments of the invention, a patterned mask (not shown) is formed over the interlayer dielectric 704 and exposed portions of the liner 702 and the interlayer dielectric 704 are removed, for example by one or more RIEs.

9A und 9B zeigen Querschnittsansichten der Halbleiterstruktur 100 entlang den Linien X und Y der 1 nach einer Verarbeitungsoperation gemäß einer oder mehreren Ausführungsformen der Erfindung. In einigen Ausführungsformen der Erfindung wird der Kontaktgraben 802 mit leitfähigem Material (z.B. Co) gefüllt, um ein Grabensilicid 902 zu bilden. In einigen Ausführungsformen der Erfindung wird der Kontaktgraben 802 mit dem Grabensilicid 902 überfüllt, wodurch ein Überstand gebildet wird, welcher sich von der Fläche des Zwischenschichtdielektrikums 704 aus erstreckt. In einigen Ausführungsformen der Erfindung wird der Überstand zum Beispiel durch chemisch-mechanisches Planarisieren (CMP) entfernt. 9A and 9B show cross-sectional views of the semiconductor structure 100 along lines X and Y 1 after a processing operation according to one or more embodiments of the invention. In some embodiments of the invention, the contact trench 802 is filled with conductive material (eg, Co) to form a trench silicide 902. In some embodiments of the invention, the contact trench 802 is overfilled with the trench silicide 902, forming a protrusion that extends from the surface of the interlayer dielectric 704. In some embodiments of the invention, the supernatant is removed, for example, by chemical mechanical planarization (CMP).

Wie in 9A dargestellt, wird das Grabensilicid 902 auf einer oberen Fläche der Source- und Drain-Zonen 602 sowie auf einer oberen Fläche der dielektrischen Säule 402 angeordnet. Wie zuvor beschrieben, wird durch das Anordnen des Grabensilicids 902 auf der oberen Fläche der Source- und Drain-Zonen 602 der Kontaktwiderstand verringert, während durch das Anordnen auf der oberen Fläche der dielektrischen Säule 402 (statt auf der flachen Grabenisolierung, wie im herkömmlichen Verfahrensablauf) die parasitäre TS-Gate-Kapazität verringert wird, indem die vertikale Tiefe des Grabensilicids 902 auf der flachen Grabenisolierung 212 verringert wird.As in 9A As shown, the trench silicide 902 is disposed on an upper surface of the source and drain regions 602 and on an upper surface of the dielectric column 402. As previously described, placing the trench silicide 902 on the top surface of the source and drain regions 602 reduces the contact resistance, while placing it on the top surface of the dielectric column 402 (rather than on the shallow trench insulation as in the conventional process flow). ) the parasitic TS gate capacitance is reduced by reducing the vertical depth of the trench silicide 902 on the shallow trench isolation 212.

10A und 10B zeigen Querschnittsansichten einer Halbleiterstruktur des Finnentyps 100 entlang den Linien X und Y der 1 nach einer Verarbeitungsoperation gemäß einem Beispiel. Im Gegensatz zu der Nanosheet-Typ-Realisierung, die in 9A und 9B dargestellt ist, zeigt die in 10A und 10B dargestellte Halbleiterstruktur 100 eine FinFET-Typ-Realisierung einer dielektrischen Säule zum Verringern der parasitären Kapazität. 10A and 10B show cross-sectional views of a fin-type semiconductor structure 100 along lines X and Y of FIG 1 after a processing operation according to an example. In contrast to the nanosheet-type realization that is in 9A and 9B is shown, shows the in 10A and 10B 100 shows a FinFET-type implementation of a dielectric column for reducing parasitic capacitance.

In einem Beispiel kann die Halbleiterstruktur 1000 eine dielektrische Säule 1002 umfassen, welche zwischen Halbleiterfinnen 1004 ausgebildet ist, in einer ähnlichen Weise, wie in 9A die dielektrische Säule 402 in Nachbarschaft zu dem Nanosheet-Stapel 206 ausgebildet war. In einem Beispiel kann die Halbleiterstruktur 1000 Source/Drain-Zonen 1006 umfassen, welche über einem Substrat 1008 ausgebildet sind, in einer ähnlichen Weise, wie in Bezug auf 9A und 9B dargestellt. In einem Beispiel kann die Halbleiterstruktur 1000 eine Zone einer flachen Grabenisolierung 1010 zwischen benachbarten Finnen der Halbleiterfinnen 1004 umfassen, in einer ähnlichen Weise, wie in Bezug auf 9A und 9B dargestellt.In one example, the semiconductor structure 1000 may include a dielectric pillar 1002 formed between semiconductor fins 1004 in a similar manner as shown in FIG 9A the dielectric column 402 was formed adjacent to the nanosheet stack 206. In one example, the semiconductor structure 1000 may include source/drain regions 1006 formed over a substrate 1008 in a similar manner as described in FIG 9A and 9B shown. In one example, the semiconductor structure 1000 may include a zone of shallow trench isolation 1010 between adjacent fins of the semiconductor fins 1004, in a similar manner as with respect to 9A and 9B shown.

In einem Beispiel kann die Halbleiterstruktur 1000 ein Grabensilicid 1012 umfassen, welches zwischen gegenüberliegenden Seitenwänden eines Zwischenschichtdielektrikums 1014 ausgebildet ist, in einer ähnlichen Weise, wie in Bezug auf 9A und 9B dargestellt. In einem Beispiel kann die Halbleiterstruktur 1000 eine Auskleidung 1016 zwischen dem Zwischenschichtdielektrikum 1014 und der dielektrischen Säule 1002 umfassen, in einer ähnlichen Weise, wie in Bezug auf 9A und 9B dargestellt.In one example, the semiconductor structure 1000 may include a trench silicide 1012 formed between opposing sidewalls of an interlayer dielectric 1014 in a similar manner as described in FIG 9A and 9B shown. In one example, the semiconductor structure 1000 may include a liner 1016 between the interlayer dielectric 1014 and the dielectric pillar 1002, in a similar manner as described in FIG 9A and 9B shown.

In einem Beispiel kann die Halbleiterstruktur 1000 ein Gate (z.B. ein High-k-Metall-Gate) 1018 umfassen, welches über Kanalzonen der Halbleiterfinnen 1004 ausgebildet ist, in einer ähnlichen Weise, wie in Bezug auf 9A und 9B dargestellt. In einem Beispiel ist das Gate 1018 zwischen Gate-Abstandhaltern 1020 ausgebildet, in einer ähnlichen Weise, wie in Bezug auf 9A und 9B dargestellt. In einem Beispiel umfasst das Gate 1018 eine Gate-Abdeckung 1022, in einer ähnlichen Weise, wie in Bezug auf 9A und 9B dargestellt.In one example, the semiconductor structure 1000 may include a gate (eg, a high-k metal gate) 1018 formed over channel regions of the semiconductor fins 1004 in a similar manner as described in FIG 9A and 9B shown. In one example, gate 1018 is formed between gate spacers 1020 in a similar manner as described in FIG 9A and 9B shown. In one example, the gate 1018 includes a gate cover 1022, in a similar manner as in relation to 9A and 9B shown.

11 zeigt einen Ablaufplan 1100, welcher ein Verfahren zum Bilden einer Halbleitereinheit gemäß einer oder mehreren Ausführungsformen der Erfindung veranschaulicht. Wie im Block 1102 dargestellt, wird über einem Substrat ein Nanosheet-Stapel gebildet. Im Block 1104 wird in Nachbarschaft zu dem Nanosheet-Stapel eine dielektrische Säule gebildet. Die dielektrische Säule wird auf einer Zone einer flachen Grabenisolierung des Substrats angeordnet. 11 shows a flowchart 1100 illustrating a method of forming a semiconductor device according to one or more embodiments of the invention. As shown in block 1102, a nanosheet stack is formed over a substrate. In block 1104, a dielectric column is formed adjacent the nanosheet stack. The dielectric column is disposed on a region of shallow trench isolation of the substrate.

Im Block 1106 wird der Nanosheet-Stapel ausgespart, um eine Fläche der Zone der flachen Grabenisolierung freizulegen. In einigen Ausführungsformen der Erfindung umfasst das Aussparen des Nanosheet-Stapels Entfernen der Opferzone. Im Block 1108 wird auf der freigelegten Fläche der Zone der flachen Grabenisolierung eine Source- oder Drain-Zone (S/D-Zone) gebildet.In block 1106, the nanosheet stack is recessed to expose an area of the shallow trench isolation zone. In some embodiments of the invention, recessing the nanosheet stack includes removing the sacrificial zone. In block 1108, a source or drain (S/D) region is formed on the exposed surface of the shallow trench isolation region.

Im Block 1110 wird ein Kontaktgraben gebildet, welcher eine Fläche der S/D-Zone und eine Fläche der dielektrischen Säule frei legt. In einigen Ausführungsformen der Erfindung dient die dielektrische Säule als ein Ätzstopp während des Bildens des Kontaktgrabens. In einigen Ausführungsformen der Erfindung wird in dem Kontaktgraben ein Grabensilicid gebildet.In block 1110, a contact trench is formed exposing a surface of the S/D region and a surface of the dielectric column. In some embodiments of the invention, the dielectric pillar serves as an etch stop during formation of the contact trench. In some embodiments the According to the invention, a trench silicide is formed in the contact trench.

Das Verfahren kann ferner Bilden einer unteren Isolationsstruktur zwischen dem Substrat und dem Nanosheet-Stapel umfassen. In einigen Ausführungsformen der Erfindung wird vor dem Bilden der dielektrischen Säule eine Opferzone über dem Nanosheet-Stapel gebildet. Die Opferzone kann dazu dienen, die Source/Drain-Zone zu verbreitern, wie hierin zuvor bereits erläutert.The method may further include forming a bottom insulation structure between the substrate and the nanosheet stack. In some embodiments of the invention, a sacrificial zone is formed over the nanosheet stack prior to forming the dielectric pillar. The sacrificial region may serve to widen the source/drain region, as previously explained herein.

In einigen Ausführungsformen der Erfindung wird über der S/D-Zone und der dielektrischen Säule eine formangepasste Auskleidung gebildet. In einigen Ausführungsformen der Erfindung wird über der formangepassten Auskleidung ein Zwischenschichtdielektrikum gebildet. In einigen Ausführungsformen der Erfindung umfasst das Bilden des Kontaktgrabens Entfernen eines Abschnitts des Zwischenschichtdielektrikums und eines Abschnitts der formangepassten Auskleidung.In some embodiments of the invention, a conformal liner is formed over the S/D region and the dielectric column. In some embodiments of the invention, an interlayer dielectric is formed over the conformal liner. In some embodiments of the invention, forming the contact trench includes removing a portion of the interlayer dielectric and a portion of the conformal liner.

12 zeigt einen Ablaufplan 1200, welcher ein Verfahren zum Bilden einer Halbleitereinheit gemäß einer oder mehreren Ausführungsformen der Erfindung veranschaulicht. Wie im Block 1202 dargestellt, wird auf einem Substrat eine untere Isolationsstruktur gebildet. Im Block 1204 wird auf der unteren Isolationsstruktur ein Nanosheet-Stapel gebildet. Die untere Isolationsstruktur wird zwischen dem Nanosheet-Stapel und dem Substrat angeordnet. 12 shows a flowchart 1200 illustrating a method of forming a semiconductor device according to one or more embodiments of the invention. As shown in block 1202, a bottom isolation structure is formed on a substrate. In block 1204, a nanosheet stack is formed on the lower insulation structure. The bottom insulation structure is placed between the nanosheet stack and the substrate.

Im Block 1206 wird in Nachbarschaft zu dem Nanosheet-Stapel eine dielektrische Säule gebildet. Die dielektrische Säule wird auf einer Zone einer flachen Grabenisolierung des Substrats angeordnet. In einigen Ausführungsformen der Erfindung dient die dielektrische Säule als ein Ätzstopp während des Bildens des Kontaktgrabens im Block 1212.In block 1206, a dielectric column is formed adjacent the nanosheet stack. The dielectric column is disposed on a region of shallow trench isolation of the substrate. In some embodiments of the invention, the dielectric pillar serves as an etch stop during formation of the contact trench in block 1212.

Im Block 1208 eine formangepasste Auskleidung über einer S/D-Zone und der dielektrischen Säule. Im Block 1210 wird über der formangepassten Auskleidung ein Zwischenschichtdielektrikum gebildet. Im Block 1212 werden ein Abschnitt des Zwischenschichtdielektrikums und ein Abschnitt der formangepassten Auskleidung entfernt, um einen Kontaktgraben zu bilden, welcher eine Fläche der S/D-Zone und eine Fläche der dielektrischen Säule frei legt. Im Block 1214 wird in dem Kontaktgraben ein Grabensilicid gebildet.In block 1208, a conformal liner over an S/D zone and the dielectric column. In block 1210, an interlayer dielectric is formed over the conformal liner. At block 1212, a portion of the interlayer dielectric and a portion of the conformal liner are removed to form a contact trench exposing a surface of the S/D region and a surface of the dielectric column. In block 1214, a trench silicide is formed in the contact trench.

In einigen Ausführungsformen der Erfindung wird vor dem Bilden der dielektrischen Säule eine Opferzone über dem Nanosheet-Stapel gebildet. In einigen Ausführungsformen der Erfindung wird der Nanosheet-Stapel ausgespart, um eine Fläche der Zone der flachen Grabenisolierung freizulegen. In einigen Ausführungsformen der Erfindung umfasst das Aussparen des Nanosheet-Stapels Entfernen der Opferzone.In some embodiments of the invention, a sacrificial zone is formed over the nanosheet stack prior to forming the dielectric pillar. In some embodiments of the invention, the nanosheet stack is recessed to expose a surface of the shallow trench isolation zone. In some embodiments of the invention, recessing the nanosheet stack includes removing the sacrificial zone.

13 zeigt einen Ablaufplan 1300, welcher ein Verfahren zum Bilden einer Halbleitereinheit gemäß einem Beispiel veranschaulicht. Wie im Block 1302 dargestellt, wird über einem Substrat eine Halbleiterfinne gebildet. Im Block 1304 wird in Nachbarschaft zu der Halbleiterfinne eine dielektrische Säule gebildet. Die dielektrische Säule wird auf einer Zone einer flachen Grabenisolierung des Substrats angeordnet. 13 shows a flowchart 1300 illustrating a method of forming a semiconductor device according to an example. As shown in block 1302, a semiconductor fin is formed over a substrate. In block 1304, a dielectric column is formed adjacent the semiconductor fin. The dielectric column is disposed on a region of shallow trench isolation of the substrate.

Im Block 1306 wird die Halbleiterfinne ausgespart, um eine Fläche der Zone der flachen Grabenisolierung freizulegen. In einem Beispiel umfasst das Aussparen der Halbleiterfinne Entfernen der Opferzone. Im Block 1308 wird auf der freigelegten Fläche der Zone der flachen Grabenisolierung eine Source- oder Drain-Zone (S/D-Zone) gebildet.In block 1306, the semiconductor fin is recessed to expose a surface of the shallow trench isolation zone. In one example, recessing the semiconductor fin includes removing the sacrificial region. In block 1308, a source or drain (S/D) region is formed on the exposed surface of the shallow trench isolation region.

Im Block 1310 wird ein Kontaktgraben gebildet, welcher eine Fläche der S/D-Zone und eine Fläche der dielektrischen Säule frei legt. In einem Beispiel dient die dielektrische Säule als ein Ätzstopp während des Bildens des Kontaktgrabens. In einem Beispiel wird in dem Kontaktgraben ein Grabensilicid gebildet.In block 1310, a contact trench is formed exposing a surface of the S/D region and a surface of the dielectric column. In one example, the dielectric pillar serves as an etch stop during formation of the contact trench. In one example, a trench silicide is formed in the contact trench.

In einem Beispiel wird vor dem Bilden der dielektrischen Säule eine Opferzone über der Halbleiterfinne gebildet. Die Opferzone kann dazu dienen, die Source/Drain-Zone zu verbreitern, wie hierin zuvor bereits erläutert.In one example, a sacrificial region is formed over the semiconductor fin before forming the dielectric pillar. The sacrificial region may serve to widen the source/drain region, as previously explained herein.

In einem Beispiel wird über der S/D-Zone und der dielektrischen Säule eine formangepasste Auskleidung gebildet. In einem Beispiel wird über der formangepassten Auskleidung ein Zwischenschichtdielektrikum gebildet. In einem Beispiel umfasst das Bilden des Kontaktgrabens Entfernen eines Abschnitts des Zwischenschichtdielektrikums und eines Abschnitts der formangepassten Auskleidung.In one example, a conformal liner is formed over the S/D zone and the dielectric column. In one example, an interlayer dielectric is formed over the conformal liner. In one example, forming the contact trench includes removing a portion of the interlayer dielectric and a portion of the conformal liner.

Die hierin beschriebenen Verfahren und resultierenden Strukturen können bei der Herstellung von IC-Chips genutzt werden. Die resultierenden IC-Chips können durch den Hersteller in unbehandelter Wafer-Form (also als einzelner Wafer, der mehrere Chips ohne Gehäuse aufweist), als bloßer Die oder in einer Form mit Gehäuse vertrieben werden. Im letzteren Fall ist der Chip in einem Gehäuse für einen Chip (z.B. einem Kunststoffträger mit Zuleitungen, die an einer Hauptplatine oder einem anderen übergeordneten Träger befestigt sind) oder in einem Gehäuse für mehrere Chips (z.B. einem Keramikträger, der Oberflächenverbindungen und/oder vergrabene Verbindungen aufweist) montiert. In jedem Fall wird der Chip dann als Teil (a) eines Zwischenprodukts, z.B. einer Hauptplatine, oder (b) eines Endprodukts mit anderen Chips, diskreten Schaltungselementen und/oder anderen Signalverarbeitungseinheiten integriert. Bei dem Endprodukt kann es sich um ein beliebiges Produkt handeln, welches IC-Chips umfasst, was von Spielzeugen und anderen einfachen Anwendungen bis zu hoch entwickelten Computerprodukten reicht, die eine Anzeigevorrichtung, eine Tastatur oder andere Eingabeeinheit und einen Zentralprozessor aufweisen.The methods and resulting structures described herein can be used in the manufacture of IC chips. The resulting IC chips may be sold by the manufacturer in virgin wafer form (i.e., as a single wafer containing multiple chips without a package), as a bare die, or in a packaged form. In the latter case, the chip is in a single-chip package (e.g., a plastic carrier with leads attached to a motherboard or other parent carrier) or in a multi-chip package (e.g., a ceramic carrier containing surface connections and/or buried connections has). In any case, the chip is then used as part (a) of an intermediate pro duct, e.g. a motherboard, or (b) an end product integrated with other chips, discrete circuit elements and/or other signal processing units. The end product may be any product that includes IC chips, ranging from toys and other simple applications to sophisticated computer products that include a display device, a keyboard or other input device, and a central processor.

Verschiedene Ausführungsformen der vorliegenden Erfindung werden hierin in Bezug auf die zugehörigen Zeichnungen beschrieben. Es können alternative Ausführungsformen entwickelt werden, ohne vom Umfang der vorliegenden Erfindung abzuweichen. Obwohl in der folgenden Beschreibung und in den Zeichnungen verschiedene Verbindungen und Positionsbeziehungen (z.B. über, unter, in Nachbarschaft zu usw.) zwischen Elementen ausgeführt werden, erkennt der Fachmann, dass viele der hierin beschriebenen Positionsbeziehungen orientierungsunabhängig sind, wenn die beschriebene Funktionalität beibehalten wird, obwohl die Orientierung verändert wird. Diese Verbindungen und/oder Positionsbeziehungen können, sofern nicht anders angegeben, direkte oder indirekte sein und die vorliegende Erfindung soll in dieser Hinsicht nicht beschränkt sein. In ähnlicher Weise beschreibt der Begriff „gekoppelt“ und Variationen davon, dass ein Kommunikationspfad zwischen zwei Elementen vorliegt, und impliziert nicht eine direkte Verbindung zwischen den Elementen ohne dazwischen angeordnete Elemente/Verbindungen. All diese Variationen werden als ein Teil der Patentschrift angesehen. Entsprechend kann sich ein Koppeln von Einheiten entweder auf ein direktes oder auf ein indirektes Koppeln beziehen und eine Positionsbeziehung zwischen Einheiten kann eine direkte oder eine indirekte Positionsbeziehung sein. Als ein Beispiel für eine indirekte Positionsbeziehung umfassen Bezugnahmen in der vorliegenden Beschreibung auf ein Bilden einer Schicht „A“ über einer Schicht „B“ Situationen, in welchen sich eine oder mehrere Zwischenschichten (z.B. eine Schicht „C“) zwischen der Schicht „A“ und der Schicht „B“ befinden, solange die relevanten Eigenschaften und Funktionalitäten der Schicht „A“ und der Schicht „B“ nicht durch die Zwischenschicht(en) wesentlich verändert werden.Various embodiments of the present invention are described herein with reference to the accompanying drawings. Alternative embodiments may be developed without departing from the scope of the present invention. Although various connections and positional relationships (e.g., above, below, adjacent to, etc.) between elements are set forth in the following description and drawings, one skilled in the art will recognize that many of the positional relationships described herein are orientation independent if the functionality described is maintained. although the orientation is changed. These connections and/or positional relationships may be direct or indirect unless otherwise specified and the present invention is not intended to be limited in this respect. Similarly, the term "coupled" and variations thereof describes that there is a communication path between two elements and does not imply a direct connection between the elements without intervening elements/connections. All these variations are considered a part of the patent specification. Accordingly, coupling of units can refer to either direct or indirect coupling, and a positional relationship between units can be a direct or an indirect positional relationship. As an example of an indirect positional relationship, references in the present description to forming a layer "A" over a layer "B" include situations in which one or more intermediate layers (e.g. a layer "C") are between the layer "A" and the layer “B” as long as the relevant properties and functionalities of the layer “A” and the layer “B” are not significantly changed by the intermediate layer(s).

Für die Interpretation der Ansprüche und der Patentschrift sind die folgenden Definitionen und Abkürzungen zu verwenden. Wie hierin verwendet, sollen die Begriffe „weist auf“, „aufweisend“, „umfasst“, „umfassend“, „enthält“ oder „enthaltend“ oder beliebige andere Variationen davon ein nicht-ausschließendes Umfassen abdecken. Beispielsweise ist eine Zusammensetzung, ein Gemisch, ein Prozess, ein Verfahren, ein Gegenstand oder eine Vorrichtung, welche/welcher/welches eine Liste von Elementen umfasst, nicht notwendigerweise auf nur jene Elemente beschränkt, sondern kann andere Elemente umfassen, welche nicht ausdrücklich aufgelistet sind oder einer solchen Zusammensetzung, einem solchen Gemisch, einem solchen Prozess, einem solchen Verfahren, einem solchen Gegenstand oder einer solchen Vorrichtung zu eigen sind.The following definitions and abbreviations should be used to interpret the claims and the patent specification. As used herein, the terms “comprises,” “comprising,” “comprises,” “comprising,” “includes,” or “containing,” or any other variations thereof, are intended to cover a non-exclusive encompassing. For example, a composition, mixture, process, method, article, or device that includes a list of elements is not necessarily limited to only those elements, but may include other elements that are not specifically listed or inherent in such composition, mixture, process, method, article or device.

Außerdem wird der Begriff „beispielhaft“ hierin so verwendet, dass er „als ein Beispiel, ein Fall oder eine Veranschaulichung dienend“ bedeutet. Jede Ausführungsform oder Ausgestaltung, die hierin als „beispielhaft“ beschrieben wird, ist nicht notwendigerweise als bevorzugt oder vorteilhaft gegenüber anderen Ausführungsformen oder Ausgestaltungen auszulegen. Die Begriffe „mindestens ein(e)“ und „ein(e) oder mehrere“ sind so zu verstehen, dass sie eine beliebige ganze Zahl größer oder gleich eins umfassen, also eins, zwei, drei, vier usw. Der Begriff „eine Mehrzahl von“ ist so zu verstehen, dass er eine beliebige ganze Zahl größer oder gleich zwei umfasst, also zwei, drei, vier, fünf usw. Der Begriff „Verbindung“ kann eine indirekte „Verbindung“ und eine direkte „Verbindung“ umfassen.Additionally, the term “exemplary” is used herein to mean “serving as an example, case, or illustration.” Any embodiment or configuration described herein as “exemplary” is not necessarily to be construed as preferred or advantageous over other embodiments or configurations. The terms “at least one” and “one or more” are to be understood to include any integer greater than or equal to one, i.e. one, two, three, four, etc. The term “a plurality of” is understood to include any integer greater than or equal to two, i.e. two, three, four, five, etc. The term “connection” may include an indirect “connection” and a direct “connection”.

Bezugnahmen in der Patentschrift auf „eine Ausführungsform“, „eine beispielhafte Ausführungsform“ usw. zeigen an, dass die beschriebene Ausführungsform ein bestimmtes Merkmal, eine bestimmte Struktur oder eine bestimmte Eigenschaft umfassen kann, aber nicht jede Ausführungsform das bestimmte Merkmal, die bestimmte Struktur oder die bestimmte Eigenschaft umfassen muss. Außerdem beziehen sich solche Ausdrücke nicht notwendigerweise auf dieselbe Ausführungsform. Ferner wird unterbreitet, dass, wenn ein bestimmtes Merkmal, eine bestimmte Struktur oder eine bestimmte Eigenschaft in Verbindung mit einer Ausführungsform beschrieben wird, es zum Wissen des Fachmanns gehört, ein solches Merkmal, eine solche Struktur oder eine solche Eigenschaft in Verbindung mit anderen Ausführungsformen zu beeinflussen, ob ausdrücklich beschrieben oder nicht.References in the specification to “an embodiment,” “an exemplary embodiment,” etc. indicate that the described embodiment may include a particular feature, structure, or characteristic, but not every embodiment includes the particular feature, structure, or must include the specific property. Furthermore, such expressions do not necessarily refer to the same embodiment. It is further submitted that when a particular feature, structure or property is described in connection with one embodiment, it is within the knowledge of those skilled in the art to describe such feature, structure or property in connection with other embodiments influence, whether explicitly described or not.

Für die Zwecke der folgenden Beschreibung sollen sich die Begriffe „obere“, „untere“, „rechts“, „links“, „vertikal“, „horizontal“, „oben“, „unten“ und Ableitungen davon auf die beschriebenen Strukturen und Verfahren beziehen, wie sie in den Zeichnungsfiguren orientiert sind. Die Begriffe „über ... liegend“, „oben auf“, „auf“, „angeordnet auf“ oder „angeordnet oben auf“ bedeuten, dass ein erstes Element, z.B. eine erste Struktur, auf einem zweiten Element, z.B. einer zweiten Struktur, vorliegt, wobei zwischen dem ersten Element und dem zweiten Element dazwischen angeordnete Elemente, z.B. eine Grenzflächenstruktur, vorliegen können. Der Begriff „direkter Kontakt“ bedeutet, dass ein erstes Element, z.B. eine erste Struktur, und ein zweites Element, z.B. eine zweite Struktur, ohne jegliche dazwischen angeordneten leitenden Schichten, isolierenden Schichten oder Halbleiterschichten an der Grenzfläche der zwei Elemente verbunden sind.For the purposes of the following description, the terms "upper", "lower", "right", "left", "vertical", "horizontal", "top", "bottom" and derivatives thereof are intended to refer to the structures and processes described refer to how they are oriented in the drawing figures. The terms "lying over", "on top of", "on", "arranged on" or "arranged on top of" mean that a first element, for example a first structure, is on a second element, for example a second structure , is present, wherein elements arranged between the first element and the second element, for example an interface structure, can be present. The term "direct contact" means that a first element, eg a first structure, and a second element, eg a second structure, are arranged without anything in between net conductive layers, insulating layers or semiconductor layers are connected at the interface of the two elements.

Ausdrücke der räumlichen Beziehung, z.B. „unterhalb“, „unter“, „untere“, „oberhalb““ „obere“ und dergleichen werden hierin zur Vereinfachung der Beschreibung verwendet, um die Beziehung eines Elements oder eines Merkmals zu einem anderen Element (anderen Elementen) oder einem anderen Merkmal (anderen Merkmalen) zu beschreiben, wie in den Figuren veranschaulicht. Es versteht sich, dass die Ausdrücke der räumlichen Beziehung zusätzlich zu der Orientierung, die in den Figuren abgebildet ist, andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Einheit umfassen. Wenn beispielsweise die Einheit in den Figuren umgedreht wird, dann sind Elemente, die als „unter“ anderen Elementen oder Merkmalen oder „unterhalb“ anderer Elemente oder Merkmale beschrieben werden, „oberhalb“ der anderen Elemente oder Merkmale orientiert. Somit kann der Begriff „unterhalb“ eine Orientierung sowohl oberhalb als auch unterhalb umfassen. Die Einheit kann anders orientiert sein (z.B. um 90 Grad gedreht sein oder andere Orientierungen aufweisen) und die hierin verwendeten Deskriptoren der räumlichen Beziehung sollten dementsprechend interpretiert werden.Spatial relationship terms, e.g., "below," "below," "lower," "above," "upper," and the like are used herein for convenience of description to describe the relationship of one element or feature to another element(s). ) or another feature(s) as illustrated in the figures. It is to be understood that the spatial relationship terms include other orientations of the unit in use or in operation in addition to the orientation depicted in the figures. For example, if the unity in the figures is reversed, then elements described as being “among” other elements or features or “below” other elements or features are oriented “above” the other elements or features. Thus, the term “below” can encompass an orientation both above and below. The unit may be oriented differently (e.g., rotated 90 degrees or have other orientations) and the spatial relationship descriptors used herein should be interpreted accordingly.

Die Begriffe „etwa“, „im Wesentlichen“, „ungefähr“ und Variationen davon sollen den Fehlergrad umfassen, der mit einer Messung der speziellen Größe verbunden ist, basierend auf den Geräten, die zum Zeitpunkt der Einreichung der Anmeldung verfügbar sind. Beispielsweise kann „etwa“ einen Bereich von ± 8 % oder 5 % oder 2 % eines gegebenen Werts umfassen.The terms “about,” “substantially,” “approximately,” and variations thereof are intended to encompass the degree of error associated with a measurement of the particular quantity based on the equipment available at the time the application is filed. For example, “about” may include a range of ±8% or 5% or 2% of a given value.

Der Ausdruck „selektiv zu“, wie zum Beispiel „ein erstes Element selektiv zu einem zweiten Element“, bedeutet, dass das erste Element geätzt werden kann und das zweite Element als ein Ätzstopp fungieren kann.The term “selective to,” such as “a first element selective to a second element,” means that the first element can be etched and the second element can act as an etch stop.

Der Begriff „formangepasst“ (z.B. eine formangepasste Schicht oder eine formangepasste Abscheidung) bedeutet, dass die Dicke der Schicht auf allen Flächen im Wesentlichen die gleiche ist oder dass die Variation der Dicke weniger als 15 % der Solldicke der Schicht beträgt.The term “form-matched” (e.g., a form-matched layer or a form-matched deposit) means that the thickness of the layer is substantially the same on all surfaces or that the variation in thickness is less than 15% of the desired thickness of the layer.

Die Begriffe „epitaxiales Anwachsen oder Abscheiden“ und „epitaxial gebildet und/oder angewachsen“ bedeuten das Anwachsen eines Halbleitermaterials (kristallinen Materials) auf einer Abscheidungsfläche eines anderen Halbleitermaterials (kristallinen Materials), wobei das Halbleitermaterial, das man anwachsen lässt (die kristalline Überschicht) im Wesentlichen die gleichen kristallinen Eigenschaften aufweist wie das Halbleitermaterial der Abscheidungsfläche (Keimmaterial). Bei einem epitaxialen Abscheidungsverfahren können die chemischen Reaktionspartner, die durch die Ausgangsgase bereitgestellt werden, gesteuert werden und die Systemparameter können so eingestellt werden, dass die sich abscheidenden Atome an der Abscheidungsfläche des Halbleitersubstrats mit ausreichender Energie ankommen, um sich auf der Fläche umherzubewegen, so dass sich die sich abscheidenden Atome selbst an der Kristallanordnung der Atome der Abscheidungsfläche orientieren. Ein epitaxial angewachsenes Halbleitermaterial kann im Wesentlichen die gleichen kristallinen Eigenschaften aufweisen wie die Abscheidungsfläche, auf welcher das epitaxial angewachsene Material gebildet wird. Beispielsweise kann ein epitaxial angewachsenes Halbleitermaterial, welches auf einer <100>-orientierten kristallinen Fläche abgeschieden wird, eine <100>-Orientierung annehmen. In einigen Ausführungsformen der Erfindung können epitaxiale Wachstums- und/oder Abscheidungsverfahren selektiv für ein Bilden auf einer Halbleiterfläche sein und es muss dabei kein Material auf anderen frei liegenden Flächen abgeschieden werden, wie z.B. Siliciumdioxid- oder Siliciumnitrid-Flächen.The terms “epitaxial growth or deposition” and “epitaxially formed and/or grown” mean the growth of a semiconductor material (crystalline material) on a deposition surface of another semiconductor material (crystalline material), the semiconductor material being grown (the crystalline overlayer) has essentially the same crystalline properties as the semiconductor material of the deposition surface (seed material). In an epitaxial deposition process, the chemical reactants provided by the source gases can be controlled and the system parameters can be adjusted so that the depositing atoms arrive at the deposition surface of the semiconductor substrate with sufficient energy to move around the surface so that The depositing atoms themselves orientate themselves on the crystal arrangement of the atoms on the deposition surface. An epitaxially grown semiconductor material may have substantially the same crystalline properties as the deposition surface on which the epitaxially grown material is formed. For example, an epitaxially grown semiconductor material that is deposited on a <100>-oriented crystalline surface can assume a <100> orientation. In some embodiments of the invention, epitaxial growth and/or deposition processes may be selective for forming on a semiconductor area and do not require depositing material on other exposed areas, such as silicon dioxide or silicon nitride areas.

Wie hierin bereits erwähnt, werden zugunsten einer kurzen Darstellung herkömmliche Techniken in Bezug auf die Herstellung von Halbleitereinheiten und integrierten Schaltungen (ICs) hierin nicht notwendigerweise detailliert beschrieben. Als Hintergrund wird nun jedoch eine allgemeinere Beschreibung der Herstellungsverfahren von Halbleitereinheiten gegeben, die bei der Realisierung einer oder mehrerer Ausführungsformen der vorliegenden Erfindung angewendet werden können. Obwohl spezielle Herstellungsverfahren, die bei der Realisierung einer oder mehrerer Ausführungsformen der vorliegenden Erfindung angewendet werden, einzeln bekannt sein können, ist die beschriebene Kombination von Operationen und/oder resultierenden Strukturen der vorliegenden Erfindung einzigartig. Somit wird bei der einzigartigen Kombination der Operationen, die in Verbindung mit der Herstellung einer Halbleitereinheit gemäß der vorliegenden Erfindung beschrieben wird, eine Vielfalt einzelner bekannter physikalischer und chemischer Prozesse angewendet, die auf einem Halbleitersubstrat (z.B. einem Siliciumsubstrat) durchgeführt werden, wobei einige von diesen in den unmittelbar folgenden Absätzen beschrieben werden.As noted herein, for the sake of brevity, conventional techniques relating to the fabrication of semiconductor devices and integrated circuits (ICs) are not necessarily described in detail herein. By way of background, however, a more general description will now be given of semiconductor device manufacturing methods that may be used in implementing one or more embodiments of the present invention. Although specific manufacturing methods used in implementing one or more embodiments of the present invention may individually be known, the described combination of operations and/or resulting structures of the present invention is unique. Thus, the unique combination of operations described in connection with the fabrication of a semiconductor device according to the present invention employs a variety of individual known physical and chemical processes performed on a semiconductor substrate (e.g., a silicon substrate), some of which are: described in the immediately following paragraphs.

Im Allgemeinen fallen die verschiedenen Prozesse, die angewendet werden, um einen Mikrochip zu bilden, der zu einer IC montiert wird, in vier allgemeine Kategorien, nämlich Dünnschichtabscheidung, Entfernen/Ätzen, Halbleiterdotierung und Strukturieren/Lithographie. Abscheidung ist jeder Prozess, bei welchem ein Material auf dem Wafer anwächst, auf diesen geschichtet oder auf andere Weise übertragen wird. Verfügbare Technologien umfassen neben anderen physikalische Abscheidung aus der Gasphase (PVD), chemische Abscheidung aus der Gasphase (CVD), elektrochemische Abscheidung (ECD), Molekularstrahlepitaxie (MBE) und aktueller Atomschichtabscheidung (ALD). Entfernen/Ätzen ist jeder Prozess, durch welchen Material von dem Wafer entfernt wird. Beispiele umfassen Ätzverfahren (entweder nass oder trocken), chemisch-mechanisches Planarisieren (CMP) und Ähnliches. Reaktives lonenätzen (RIE) ist zum Beispiel eine Art des Trockenätzens, wobei chemisch reaktives Plasma verwendet wird, um ein Material zu entfernen, z.B. eine maskierte Struktur eines Halbleitermaterials, indem das Material einem Beschuss mit Ionen ausgesetzt wird, welche Teile des Materials aus der ausgesetzten Fläche verdrängen. Das Plasma wird typischerweise unter Niederdruck (Vakuum) durch ein elektromagnetisches Feld erzeugt. Halbleiterdotierung ist die Modifikation elektrischer Eigenschaften durch Dotieren von beispielsweise Transistor-Sources und -Drains, im Allgemeinen durch Diffusion und/oder durch Ionenimplantation. Diesen Dotierungsprozessen folgt ein Ofen-Tempern oder ein Kurzzeit-Tempern (Rapid Thermal Anneal, RTA). Das Tempern dient dazu, die implantierten Dotierstoffe zu aktivieren. Um Transistoren und deren Komponenten zu verbinden und zu isolieren, werden Dünnschichten sowohl von Leitern (z.B. Polysilicium, Aluminium, Kupfer usw.) als auch von Isolatoren (z.B. verschiedene Formen von Siliciumdioxid, Siliciumnitrid usw.) verwendet. Ein selektives Dotieren verschiedener Zonen des Halbleitersubstrats ermöglicht, die Leitfähigkeit des Substrats durch das Anlegen von Spannung zu ändern. Durch Erzeugen von Strukturen dieser verschiedenen Komponenten können Millionen von Transistoren hergestellt und miteinander verdrahtet werden, um das komplexe Schaltungssystem einer modernen mikroelektronischen Einheit zu bilden. Halbleiter-Lithographie ist das Bilden dreidimensionaler Reliefbilder oder Strukturen auf dem Halbleitersubstrat für eine anschließende Übertragung der Struktur auf das Substrat. Bei der Halbleiter-Lithographie werden die Strukturen durch ein lichtempfindliches Polymer gebildet, welches als ein Photoresist bezeichnet wird. Um die komplexen Strukturen, aus welchen ein Transistor aufgebaut ist, und die vielen Drähte herzustellen, welche die Millionen von Transistoren einer Schaltung verbinden, werden Lithographie- und Ätzstruktur-Übertragungsschritte mehrfach wiederholt. Jede Struktur, die auf den Wafer gedruckt wird, wird an den zuvor gebildeten Strukturen ausgerichtet und langsam werden die Leiter, die Isolatoren und die selektiv dotierten Zonen aufgebaut, um die fertige Einheit zu bilden.In general, the various processes used to form a microchip that is assembled into an IC fall into four general categories, namely thin film deposition, removal/etching, semiconductor doping, and patterning/lithography. Deposition is any process in which a material is placed on the Wafer grows, is layered on it or transferred in some other way. Available technologies include physical vapor deposition (PVD), chemical vapor deposition (CVD), electrochemical deposition (ECD), molecular beam epitaxy (MBE), and current atomic layer deposition (ALD), among others. Removal/etching is any process by which material is removed from the wafer. Examples include etching processes (either wet or dry), chemical mechanical planarization (CMP), and the like. For example, reactive ion etching (RIE) is a type of dry etching where chemically reactive plasma is used to remove a material, e.g. a masked structure of a semiconductor material, by exposing the material to a bombardment of ions, which separate parts of the material from the exposed Displace area. The plasma is typically generated under low pressure (vacuum) by an electromagnetic field. Semiconductor doping is the modification of electrical properties by doping, for example, transistor sources and drains, generally by diffusion and/or by ion implantation. These doping processes are followed by oven annealing or short-term annealing (rapid thermal annealing, RTA). Annealing serves to activate the implanted dopants. To connect and insulate transistors and their components, thin films of both conductors (e.g. polysilicon, aluminum, copper, etc.) and insulators (e.g. various forms of silicon dioxide, silicon nitride, etc.) are used. Selective doping of different zones of the semiconductor substrate makes it possible to change the conductivity of the substrate by applying voltage. By creating structures of these various components, millions of transistors can be fabricated and wired together to form the complex circuit system of a modern microelectronic device. Semiconductor lithography is the formation of three-dimensional relief images or structures on the semiconductor substrate for subsequent transfer of the structure to the substrate. In semiconductor lithography, the structures are formed by a light-sensitive polymer called a photoresist. To create the complex structures that make up a transistor and the many wires that connect the millions of transistors in a circuit, lithography and etched pattern transfer steps are repeated multiple times. Each structure printed on the wafer is aligned with the previously formed structures and slowly the conductors, insulators and selectively doped regions are built up to form the finished unit.

Der Ablaufplan und die Blockschaubilder in den Figuren veranschaulichen mögliche Realisierungen von Herstellungs- und/oder Betriebsverfahren gemäß verschiedenen Ausführungsformen der vorliegenden Erfindung. Verschiedene Funktionen/Operationen des Verfahrens sind in dem Ablaufplan durch Blöcke dargestellt. In einigen alternativen Realisierungen können die in den Blöcken angegebenen Funktionen in anderer Reihenfolge als in den Figuren auftreten. Beispielsweise können zwei Blöcke, die aufeinander folgend dargestellt sind, in Wirklichkeit im Wesentlichen gleichzeitig ausgeführt werden, oder die Blöcke können in Abhängigkeit von der betreffenden Funktion manchmal in umgekehrter Reihenfolge ausgeführt werden.The flowchart and block diagrams in the figures illustrate possible implementations of manufacturing and/or operating methods according to various embodiments of the present invention. Various functions/operations of the method are represented by blocks in the flowchart. In some alternative implementations, the functions indicated in the blocks may occur in a different order than in the figures. For example, two blocks shown sequentially may in reality be executed substantially simultaneously, or the blocks may sometimes be executed in reverse order depending on the function in question.

Die Beschreibungen der verschiedenen Ausführungsformen der vorliegenden Erfindung dienen Zwecken der Veranschaulichung, sollen aber nicht erschöpfend sein oder auf die beschriebenen Ausführungsformen beschränkt sein. Dem Fachmann sind viele Modifikationen und Variationen ersichtlich, ohne vom Umfang der beschriebenen Ausführungsformen abzuweichen. Die hierin verwendete Terminologie wurde gewählt, um die Prinzipien der Ausführungsformen, die praktische Anwendung oder die technische Verbesserung gegenüber marktüblichen Technologien bestmöglich zu erläutern oder um anderen Fachleuten zu ermöglichen, die hierin beschriebenen Ausführungsformen zu verstehen.The descriptions of the various embodiments of the present invention are provided for illustrative purposes, but are not intended to be exhaustive or limited to the embodiments described. Many modifications and variations will be apparent to those skilled in the art without departing from the scope of the described embodiments. The terminology used herein has been chosen to best explain the principles of the embodiments, practical application, or technical improvement over commercially available technologies, or to enable others skilled in the art to understand the embodiments described herein.

In einem Beispiel, das hierin beschrieben wird, wird ein Verfahren zum Bilden einer Halbleitereinheit bereitgestellt, wobei das Verfahren umfasst: Bilden einer Halbleiterfinne über einem Substrat; Bilden einer dielektrischen Säule in Nachbarschaft zu der Halbleiterfinne, wobei die dielektrische Säule auf einer Zone einer flachen Grabenisolierung des Substrats angeordnet wird; Aussparen der Halbleiterfinne, um eine Fläche der Zone der flachen Grabenisolierung freizulegen; Bilden einer Source- oder Drain-Zone (S/D-Zone) auf der freigelegten Fläche der Zone der flachen Grabenisolierung und Bilden eines Kontaktgrabens, welcher eine Fläche der S/D-Zone und eine Fläche der dielektrischen Säule frei legt. Das Verfahren umfasst vor dem Bilden der dielektrischen Säule vorzugsweise ferner Bilden einer Opferzone über der Halbleiterfinne. Das Aussparen der Halbleiterfinne umfasst vorzugsweise Entfernen der Opferzone. In einer anderen bevorzugten Ausführungsform der vorliegenden Erfindung, die hierin beschrieben wird, wird eine Halbleitereinheit bereitgestellt, aufweisend: eine Halbleiterfinne, welche über einem Substrat angeordnet ist; eine dielektrische Säule in Nachbarschaft zu der Halbleiterfinne, wobei die dielektrische Säule auf einer Zone einer flachen Grabenisolierung des Substrats angeordnet ist; eine Source- oder Drain-Zone (S/D-Zone) auf einer Fläche der Zone der flachen Grabenisolierung und ein Grabensilicid auf einer Fläche der S/D-Zone und einer Fläche der dielektrischen Säule. Die S/D-Zone ist vorzugsweise zwischen gegenüberliegenden Seitenwänden der dielektrischen Säule eingegrenzt. Die Einheit weist vorzugsweise ferner eine formangepasste Auskleidung über der dielektrischen Säule auf. Die Einheit weist vorzugsweise ferner ein Zwischenschichtdielektrikum über der formangepassten Auskleidung auf, wobei das Grabensilicid zwischen gegenüberliegenden Seitenwänden des Zwischenschichtdielektrikums angeordnet ist.In an example described herein, a method of forming a semiconductor device is provided, the method comprising: forming a semiconductor fin over a substrate; forming a dielectric pillar adjacent the semiconductor fin, the dielectric pillar being disposed on a shallow trench isolation region of the substrate; recessing the semiconductor fin to expose an area of the shallow trench isolation zone; forming a source or drain region (S/D region) on the exposed surface of the shallow trench isolation region and forming a contact trench exposing a surface of the S/D region and a surface of the dielectric column. The method preferably further comprises forming a sacrificial region over the semiconductor fin before forming the dielectric pillar. Removing the semiconductor fin preferably includes removing the sacrificial zone. In another preferred embodiment of the present invention described herein, there is provided a semiconductor device comprising: a semiconductor fin disposed over a substrate; a dielectric pillar adjacent the semiconductor fin, the dielectric pillar disposed on a shallow trench isolation region of the substrate; a source or drain region (S/D region) on a surface of the shallow trench isolation region; and a trench silicide on a surface of the S/D region and a surface of the dielectric column. The S/D zone is preferred between opposite side walls of the dielectric column. The unit preferably further includes a conformal liner over the dielectric column. The device preferably further includes an interlayer dielectric over the conformal liner, with the trench silicide disposed between opposing sidewalls of the interlayer dielectric.

Claims (3)

Verfahren (1100, 1200) zum Bilden einer Halbleitereinheit (100), wobei das Verfahren umfasst: Bilden (1202) einer unteren Isolationsstruktur (202) auf einem Substrat (204); Bilden (1102, 1204) eines Nanosheet-Stapels (104, 206) auf der unteren Isolationsstruktur (202), wobei sich die untere Isolationsstruktur (202) zwischen dem Nanosheet-Stapel (104, 206) und dem Substrat (204) befindet; Bilden einer Opferzone (302) über dem Nanosheet-Stapel (104, 206), wobei die Opferzone (302) in direktem Kontakt mit der unteren Isolationsstruktur (202) steht; Bilden (1104, 1206) einer dielektrischen Säule (110, 402) in Nachbarschaft zu dem Nanosheet-Stapel (104, 206), wobei die dielektrische Säule (110, 402) direkt auf einer Zone einer flachen Grabenisolierung (212) des Substrats (204) angeordnet wird, wobei die dielektrische Säule (110, 402) in direktem Kontakt mit Seitenwänden der Opferzone (302) steht; Entfernen der Opferzone (302) und Aussparen des Nanosheet-Stapels (104, 206), um eine Fläche der unteren Isolationsstruktur (202) und eine Fläche der Zone der flachen Grabenisolierung (212) freizulegen; Bilden (1208) einer formangepassten Auskleidung (702) über einer Source- oder Drain (S/D)-Zone (602) und der dielektrischen Säule (110, 402); Bilden (1210) eines Zwischenschichtdielektrikums (704) über der formangepassten Auskleidung (702); Entfernen (1212) eines Abschnitts des Zwischenschichtdielektrikums (704) und eines Abschnitts der formangepassten Auskleidung (702), um einen Kontaktgraben (802) zu bilden (1110), welcher eine Fläche der S/D-Zone (602) und eine Fläche der dielektrischen Säule (110, 402) frei legt; und Bilden (1214) eines Grabensilicids (902) in dem Kontaktgraben (802).Method (1100, 1200) for forming a semiconductor device (100), the method comprising: forming (1202) a lower insulation structure (202) on a substrate (204); forming (1102, 1204) a nanosheet stack (104, 206) on the lower isolation structure (202), the lower isolation structure (202) being between the nanosheet stack (104, 206) and the substrate (204); forming a sacrificial zone (302) above the nanosheet stack (104, 206), the sacrificial zone (302) being in direct contact with the lower isolation structure (202); Forming (1104, 1206) a dielectric pillar (110, 402) adjacent to the nanosheet stack (104, 206), the dielectric pillar (110, 402) resting directly on a zone of shallow trench isolation (212) of the substrate (204 ) is arranged, wherein the dielectric column (110, 402) is in direct contact with side walls of the sacrificial zone (302); removing the sacrificial zone (302) and recessing the nanosheet stack (104, 206) to expose a surface of the lower isolation structure (202) and a surface of the shallow trench isolation zone (212); forming (1208) a conformal liner (702) over a source or drain (S/D) region (602) and the dielectric column (110, 402); forming (1210) an interlayer dielectric (704) over the conformal liner (702); Removing (1212) a portion of the interlayer dielectric (704) and a portion of the conformal liner (702) to form (1110) a contact trench (802) which includes a surface of the S/D region (602) and a surface of the dielectric Column (110, 402) exposes; and Forming (1214) a trench silicide (902) in the contact trench (802). Verfahren nach Anspruch 1, ferner umfassend Aussparen (1106) des Nanosheet-Stapels (104, 206), um eine Fläche der Zone der flachen Grabenisolierung (212) freizulegen, wobei das Aussparen des Nanosheet-Stapels (104, 206) ein Entfernen der Opferzone (302) umfasst.Procedure according to Claim 1 , further comprising recessing (1106) the nanosheet stack (104, 206) to expose a surface of the shallow trench isolation zone (212), wherein recessing the nanosheet stack (104, 206) includes removing the sacrificial zone (302). . Verfahren nach Anspruch 1, wobei die dielektrische Säule (110, 402) als ein Ätzstopp während des Bildens des Kontaktgrabens (802) dient.Procedure according to Claim 1 , wherein the dielectric pillar (110, 402) serves as an etch stop during formation of the contact trench (802).
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