DE112013000866B4 - Silicon carbide (SiC) semiconductor devices - Google Patents

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Abstract

Die vorliegende Erfindung betrifft eine Siliziumkarbid (SiC)-Halbleitervorrichtung, die sowohl eine hohe Sperrspannung und einen niedrigen Durchlasswiderstand aufweist. Gemäß einer Ausführungsform weist die Halbleitervorrichtung eine Sperrspannung von wenigstens 10 Kilovolt (kV) und einen Durchlasswiderstand von weniger als 10 Milliohm-Quadratzentimeter (mΩ • cm2) und besonders bevorzugt von weniger als 5 mΩ • cm2 auf. Gemäß einer anderen Ausführungsform weist die Halbleitervorrichtung eine Sperrspannung von mindestens 15 kV und einen Durchlasswiderstand von weniger als 15 mΩ • cm2 und besonders bevorzugt von weniger als 7 mΩ • cm2 auf. Gemäß einer anderen Ausführungsform weist die Halbleitervorrichtung eine Sperrspannung von mindestens 20 kV und einen Durchlasswiderstand von weniger als 20 mΩ • cm2 und besonders bevorzugt von weniger als 10 mΩ • cm2 auf. Die Halbleitervorrichtung ist vorzugsweise, aber nicht notwendigerweise, ein Thyristor wie ein Leistungsthyristor, ein Bipolartransistor (BJT), ein Bipolartransistor mit isolierter Gate-Elektrode (IGBT) oder eine PIN-Diode.

Figure DE112013000866B4_0000
The present invention relates to a silicon carbide (SiC) semiconductor device having both a high reverse voltage and a low on-resistance. According to one embodiment, the semiconductor device has a reverse voltage of at least 10 kilovolts (kV) and an on-resistance of less than 10 milliohm-square centimeters (mΩ · cm 2 ), and more preferably less than 5 mΩ · cm 2 . According to another embodiment, the semiconductor device has a reverse voltage of at least 15 kV and an on-resistance of less than 15 mΩ · cm 2, and more preferably less than 7 mΩ · cm 2 . According to another embodiment, the semiconductor device has a reverse voltage of at least 20 kV and an on-resistance of less than 20 mΩ · cm 2, and more preferably less than 10 mΩ · cm 2 . The semiconductor device is preferably, but not necessarily, a thyristor such as a power thyristor, a bipolar transistor (BJT), an insulated gate bipolar transistor (IGBT), or a PIN diode.
Figure DE112013000866B4_0000

Description

Technisches GebietTechnical area

Die vorliegende Erfindung betrifft mit Siliziumkarbid (SiC) hergestellte Halbleitervorrichtungen.The present invention relates to silicon carbide (SiC) semiconductor devices.

Hintergrundbackground

Siliziumkarbid (SiC) ist ein bevorzugtes Material für Leistungs- und Hochtemperatur-Halbleitervorrichtungen aufgrund seiner hohen Durchbruchfeldstärke, hohen Wärmeleitfähigkeit und großen Bandlücke. Um jedoch die Vorteile der hohen Durchbruchfeldstärke in einer Hochspannungsvorrichtung zu nutzen, wird ein effizienter Randabschluss benötigt Genauer führen Feldverdichtungen an dem Rand der Vorrichtung zum Durchbruch an der Kante der Vorrichtung, was wiederum die Sperrspannung der Vorrichtung auf einen Wert deutlich unterhalb der idealen Sperrspannung (d.h. der Sperrspannung einer ideal parallelebenen Vorrichtung) verringert Daher ist ein Randabschluss ein wichtiges Thema bei der Gestaltung von SiC-Halbleitervorrichtungen und insbesondere bei Leistungs-SiC-Halbleitervorrichtungen.Silicon carbide (SiC) is a preferred material for power and high temperature semiconductor devices because of its high breakdown field strength, high thermal conductivity, and high bandgap. However, to take advantage of the high breakdown field strength in a high voltage device, efficient edge termination is needed. More specifically, field densities at the edge of the device cause breakdown at the edge of the device, which in turn lowers the reverse voltage of the device to a value well below the ideal reverse voltage (ie Thus, edge termination is an important issue in the design of SiC semiconductor devices, and particularly in power SiC semiconductor devices.

Eine Art von Randabschluss, die bei SiC-Halbleitervorrichtungen verwendet wird, ist eine planare Randstruktur zur Verbesserung der Durchbruchspannung (JTE). 1 zeigt eine beispielhafte SiC-Halbleitervorrichtung, nämlich einen Thyristor 10, der eine Anzahl von JTE Schächten bzw. - Senken 12, 14 und 16 aufweist Der Thyristor 10 weist ein Substrat 18, eine Injektionsschicht 20, eine Feldstoppschicht 22, eine Driftschicht 24, eine Basisschicht 26 und eine Anodenschicht 28 auf. Um die JTE Schächte 12, 14 und 16 zu bilden wird, wie dargestellt, die Basisschicht 26 bis zur Driftschicht 24 geätzt Die JTE Schächte 12, 14 und 16 werden dann durch Ionenimplantation in einer freigelegten Oberfläche von der Driftschicht 24 gebildet Ein Anodenkontakt 30 ist auf der Anodenschicht 28 gebildet, ein Kathodenkontakt 32 ist auf einer Bodenfläche des Substrats 18 gegenüber der Injektionsschicht 20 gebildet, und Gatekontakte 34 und 36 sind auf entsprechenden Gate-Bereichen 38 und 40 in der Basisschicht 26 gebildet Als Ergebnis des Ätzens der Basisschicht 26 bis zu der Driftschicht 24, um die JTE Schächte 12, 14, und 16 zu bilden, wird eine Ecke 42 gebildet Die Ecke 42 verursacht elektrische Feldverdichtungen, was wiederum die Sperrspannung des Thyristors 10 auf einen kleineren Wert als die ideale Sperrspannung verringert.One type of edge termination used with SiC semiconductor devices is a planar edge structure to improve the breakdown voltage (JTE). 1 shows an exemplary SiC semiconductor device, namely a thyristor 10 containing a number of JTE wells or sinks 12 . 14 and 16 has the thyristor 10 has a substrate 18 , an injection layer 20 , a field stop layer 22 , a drift layer 24 , a base layer 26 and an anode layer 28 on. To the JTE shafts 12 . 14 and 16 to form, as shown, the base layer 26 to the drift layer 24 etched The JTE shafts 12 . 14 and 16 are then ion implanted in an exposed surface of the drift layer 24 formed An anode contact 30 is on the anode layer 28 formed, a cathode contact 32 is on a bottom surface of the substrate 18 opposite the injection layer 20 formed, and gate contacts 34 and 36 are on appropriate gate areas 38 and 40 in the base layer 26 formed as a result of the etching of the base layer 26 up to the drift layer 24 to the JTE shafts 12 . 14 , and 16 to form a corner 42 formed The corner 42 causes electrical field densification, which in turn causes the blocking voltage of the thyristor 10 reduced to a value smaller than the ideal reverse voltage.

Die US 2005/0082542 A1 offenbart eine SiC-Halbleitervorrichtung mit einer Sperrspannung von mindestens 10 kV. Bei dieser Vorrichtung wird davon ausgegangen, dass die Lebensdauer von typischen Minoritätsträgern größer als 50 Nanosekunden ist.The US 2005/0082542 A1 discloses a SiC semiconductor device having a reverse voltage of at least 10 kV. In this device, it is believed that the lifetime of typical minority carriers is greater than 50 nanoseconds.

Aus der WO 2011/120979 A1 ist ein Verfahren zur Bildung einer Struktur eines Zielsubstrats zur Herstellung eines Transistors mit einem bipolaren Übergang bekannt.From the WO 2011/120979 A1 For example, a method of forming a structure of a target substrate for fabricating a transistor having a bipolar junction is known.

Die WO 2004/020706 A1 beschreibt Siliziumkarbid-Einkristalle mit einer Leitfähigkeit entweder vom n-Typ oder vom b-Typ, wobei der Kristall eine Trägerkonzentration von weniger als 1015 cm -3 und einer Trägerlebensdauer von wenigstens 50 Nanosekunden bei Temperatur aufweist.The WO 2004/020706 A1 describes silicon carbide single crystals having either n-type or b-type conductivity wherein the crystal has a carrier concentration of less than 10 15 cm -3 and a carrier lifetime of at least 50 nanoseconds at temperature.

Eine derartige Halbleitervorrichtung ist ferner aus der US 2007/0170436 A1 bekannt.Such a semiconductor device is further known from US 2007/0170436 A1 known.

Es besteht ein Bedarf an einem Randabschluss für eine SiC-Halbleitervorrichtung, die zu einer Sperrspannung führt, deren Wert sich an die ideale Sperrspannung einer idealen parallelebenen Vorrichtung annähert.There is a need for an edge termination for a SiC semiconductor device that results in a reverse voltage whose value approaches the ideal reverse voltage of an ideal parallel plane device.

ZusammenfassungSummary

Die vorliegende Erfindung betrifft eine Siliziumkarbid (SiC)-Halbleitervorrichtung, die sowohl eine hohe Sperrspannung als auch einen niedrigen Durchlasswiderstand aufweist Gemäß einer Ausführungsform weist die Halbleitervorrichtung eine Sperrspannung von wenigstens 10 Kilovolt (kV) und einen Durchlasswiderstand von weniger als 10 Milliohm-Quadratzentimeter (mΩ • cm2) und besonders bevorzugt von weniger als 5 mΩ • cm2 auf. Gemäß einer anderen Ausführungsform weist die Halbleitervorrichtung eine Sperrspannung von mindestens 15 kV und einen Durchlasswiderstand von weniger als 15 mΩ • cm2 und besonders bevorzugt von weniger als 7 mΩ • cm2 auf. Gemäß einer anderen Ausführungsform weist die Halbleitervorrichtung eine Sperrspannung von mindestens 20 kV und einen Durchlasswiderstand von weniger als 20 mΩ • cm2 und besonders bevorzugt von weniger als 10 mΩ • cm2 auf.The present invention relates to a silicon carbide (SiC) semiconductor device having both a high reverse voltage and a low on-resistance. According to one embodiment, the semiconductor device has a reverse voltage of at least 10 kilovolts (kV) and an on-resistance of less than 10 milliohm-square centimeters (mΩ) • cm 2 ) and more preferably less than 5 mΩ • cm 2 . According to another embodiment, the semiconductor device has a reverse voltage of at least 15 kV and an on-resistance of less than 15 mΩ · cm 2, and more preferably less than 7 mΩ · cm 2 . According to another embodiment, the semiconductor device has a reverse voltage of at least 20 kV and an on-resistance of less than 20 mΩ · cm 2, and more preferably less than 10 mΩ · cm 2 .

Gemäß einer Ausführungsform weist eine Halbleitervorrichtung einen negativen Abflachungskantenabschluss bzw. geschrägten oder mit einer fase versehenen Kastenabschluss auf, der mehrere Stufen aufweist, die sich einem glatten negativen Abflachungskantenabschluss mit einer gewünschten Steigung annähern. Genauer, gemäß einer Ausführungsform, weist der negative Abflachungskantenabschluss wenigstens fünf Stufen auf. Gemäß einer anderen Ausführungsform weist der negative Abflachungskantenabschluss mindestens zehn Stufen auf. Gemäß einer anderen Ausführungsform weist der negative Abflachungskantenabschluss wenigstens fünfzehn Stufen auf. Die gewünschte Steigung beträgt, gemäß einer Ausführungsform, weniger oder gleich 15 Grad. Gemäß einer Ausführungsform führt der negative Abflachungskantenabschluss zu einer Sperrspannung der Halbleitervorrichtung von mindestens 10 kV und einem Durchlasswiderstand von weniger als 10 mΩ • cm 2 und besonders bevorzugt von weniger als 5 mΩ • cm 2. Gemäß einer anderen Ausführungsform führt der negative Abflachungskantenabschluss zu einer Sperrspannung der Halbleitervorrichtung von mindestens 15 kV und einem Durchlasswiderstand von weniger als 15 mΩ • cm2 und besonders bevorzugt von weniger als 7 mΩ • cm2. Gemäß einer anderen Ausführungsform führt der negative Abflachungskantenabschluss zu einer Sperrspannung der Halbleiteranordnung von mindestens 20 kV und einem Durchlasswiderstand von weniger als 20 mΩ • cm2 und besonders bevorzugt von weniger als 10 mΩ • cm2.According to one embodiment, a semiconductor device has a negative bevel edge termination, or beveled or chamfered box termination, having multiple stages that approximate a smooth negative bevel edge termination having a desired slope. More specifically, according to one embodiment, the negative flattening edge termination comprises at least five stages. According to another embodiment, the negative flattening edge termination comprises at least ten stages. According to another embodiment, the negative flattening edge termination comprises at least fifteen stages. The desired slope is, according to one embodiment, less than or equal to 15 degrees. According to an embodiment, the negative flattening edge termination results in a reverse voltage of the semiconductor device at least 10 kV and an on-resistance of less than 10 mΩ • cm 2, and more preferably less than 5 mΩ • cm 2 . According to another embodiment, the negative flattening edge termination results in a reverse voltage of the semiconductor device of at least 15 kV and an on-resistance of less than 15 mΩ · cm 2, and more preferably less than 7 mΩ · cm 2 . According to another embodiment, the negative flattening edge termination results in a reverse voltage of the semiconductor device of at least 20 kV and an on-resistance of less than 20 mΩ • cm 2, and more preferably less than 10 mΩ • cm 2 .

Die Halbleitervorrichtung ist vorzugsweise, aber nicht notwendigerweise, ein Thyristor wie ein Leistungsthyristor, ein Bipolartransistor (BJT), ein Bipolartransistor mit isolierter Gate-Elektrode (IGBT) oder eine PIN-Diode. Ferner, gemäß einer Ausführungsform, weist die Halbleitervorrichtung eine Fläche größer als oder gleich einem Quadratzentimeter auf.The semiconductor device is preferably, but not necessarily, a thyristor such as a power thyristor, a bipolar transistor (BJT), an insulated gate bipolar transistor (IGBT), or a PIN diode. Further, according to one embodiment, the semiconductor device has an area greater than or equal to one square centimeter.

Ein Fachmann wird den Schutzumfang der vorliegenden Offenbarung erfassen und weitere Aspekte nach dem Lesen der folgenden detaillierten Beschreibung der bevorzugten Ausführungsformen in Verbindung mit den beigefügten Zeichnungsfiguren erkennen.One skilled in the art will appreciate the scope of the present disclosure and will recognize further aspects upon reading the following detailed description of the preferred embodiments in conjunction with the accompanying drawing figures.

Figurenlistelist of figures

Die beigefügten Zeichnungen, die eingebunden sind und einen Teil dieser Beschreibung bilden, veranschaulichen verschiedene Aspekte der Offenbarung und dienen zusammen mit der Beschreibung dazu, die Prinzipien der Offenbarung zu erklären.

  • 1 zeigt einen Siliziumkarbid (SiC)-Thyristor mit einer herkömmlichen, planaren Randstruktur zur Verbesserung der Durchbruchspannung (JTE);
  • 2 zeigt einen SiC-Thyristor mit einem negativen Abflachungskantenabschluss gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung;
  • 3 zeigt den negativen Abflachungskantenabschluss der 2 detaillierter, wobei der negative Abflachungskantenabschluss als ein mehrstufiger negativer Abflachungskantenabschluss implementiert ist, der eine Anzahl von Stufen aufweist, die auf einer Oberfläche einer entsprechenden Halbleiterschicht gebildet sind gemäß einer Ausführungsform der vorliegenden Offenbarung;
  • 4 zeigt graphisch ein elektrisches Feld in dem mehrstufigen negativen Abflachungskantenabschluss der 3 im Vergleich zu der eines JTE Abschlusses gemäß einer Ausführungsform der vorliegenden Offenbarung;
  • 5 zeigt graphisch eine Sperrspannung von dem mehrstufigen negativen Abflachungskantenabschluss der 3 im Vergleich zu der eines JTE Abschlusses gemäß einer Ausführungsform der vorliegenden Offenbarung;
  • 6 zeigt einen Thyristor mit einem mehrstufigen negativen Abflachungskantenabschluss, gebildet durch Gegendotierung der Basisschicht, gemäß einer anderen Ausführungsform der vorliegenden Offenbarung;
  • 7 zeigt eine Ausführungsform, bei der ein mehrstufiger negativer Abflachungskantenabschluss vorgesehen ist durch Bilden einer Opferschicht auf der Basisschicht und anschließendem Ätzen der Opferschicht, derart, dass die gewünschte Mehrstufencharakteristik auf die Basisschicht übertragen wird, um dadurch den mehrstufigen negativen Abflachungskantenabschluss bereitzustellen;
  • 8 zeigt einen SiC-Bipolartransistor (BJT) mit einem negativen Abflachungskantenabschluss, wie in 3 dargestellt, gemäß einer Ausführungsform der vorliegenden Offenbarung;
  • 9 zeigt einen SiC-BJT mit einem negativen Abflachungskantenabschluss, gebildet durch Gegendotierung der Basisschicht, gemäß einer anderen Ausführungsform der vorliegenden Erfindung;
  • 10 zeigt einen P-Typ-SiC-Bipolartransistor mit isolierter Gate-Elektrode (IGBT) mit einem negativen Abflachungskantenabschluss, wie in 3 dargestellt, gemäß einer Ausführungsform der vorliegenden Offenbarung;
  • 11 zeigt einen P-Typ-SiC-IGBT mit einem negativen Abflachungskantenabschluss, gebildet durch Gegendotierung der Basisschicht, gemäß einer anderen Ausführungsform der vorliegenden Offenbarung;
  • 12 zeigt einen n-Typ-SiC-lGBT mit einem negativen Abflachungskantenabschluss, wie in 3 dargestellt, gemäß einer Ausführungsform der vorliegenden Offenbarung;
  • 13 zeigt einen n-Typ-SiC-IGBT mit einem negativen Abflachungskantenabschluss, gebildet durch Gegendotierung der Basisschicht, gemäß einer anderen Ausführungsform der vorliegenden Offenbarung;
  • 14 zeigt eine SiC-PIN-Diode mit einem negativen Abflachungskantenabschluss, wie in 3 dargestellt, gemäß einer Ausführungsform der vorliegenden Offenbarung;
  • 15 zeigt eine SiC-PIN-Diode mit einem negativen Abflachungskantenabschluss, gebildet durch Gegendotierung einer der Halbleiterschichten, gemäß einer weiteren Ausführungsform der vorliegenden Offenbarung;
  • 16 zeigt einen SiC U-Kanal-Metall-Oxid-Halbleiter-Feldeffekttransistor (UMOSFET) mit einem negativen Abflachungskantenabschluss, wie in 3 dargestellt, gemäß einer anderen Ausführungsform der vorliegenden Offenbarung;
  • 17 zeigt einen SiC-UMOSFET mit einem negativen Abflachungskantenabschluss, gebildet durch Gegendotierung der Basisschicht, gemäß einer anderen Ausführungsform der vorliegenden Offenbarung;
  • 18 zeigt grafisch die Ladungsträgerverteilung innerhalb eines Leitungsthyristors im Durchlasszustand;
  • 19 zeigt grafisch die Ladungsträgerverteilung unter Hochniveau-Injektionsbedingungen für einen PIN-Gleichrichter;
  • 20 zeigt grafisch die Ladungsträgerverteilung als Funktion der Hochniveau-Trägerlebensdauer unter Hochniveau-Injektionsbedingungen für einen PIN-Gleichrichter;
  • Die 21A bis 21D zeigen ein Verfahren zur Herstellung des SiC-Thyristor der 2, die eine Anzahl von Ladungsträgerlebensdauer-Verbesserungstechniken aufweist, die zu einem niedrigen Durchlasswiderstand des SiC-Thyristor gemäß einer Ausführungsform der vorliegenden Offenbarung führen;
  • Die 22A bis 22C zeigen graphisch Messungen der Ladungsträgerlebensdauer für eine Anzahl beispielhafter Thyristoren, die nach dem Verfahren gemäß der 21A bis 21D gefertigt sind; und
  • 23 zeigt graphisch Durchlasseigenschaften, einschließlich eines Durchlasswiderstands eines mit Ladungsträgerlebensdauer-Verbesserungstechniken hergestellten Thyristors gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
The accompanying drawings, which are incorporated in and constitute a part of this specification, illustrate several aspects of the disclosure and, together with the description, serve to explain the principles of the disclosure.
  • 1 shows a silicon carbide (SiC) thyristor with a conventional, planar edge structure to improve the breakdown voltage (JTE);
  • 2 shows a SiC thyristor with a negative flattening edge termination according to an embodiment of the present disclosure;
  • 3 shows the negative flattening edge termination of 2 in more detail, wherein the negative flattening edge termination is implemented as a multi-level negative flattening edge termination having a number of stages formed on a surface of a respective semiconductor layer according to an embodiment of the present disclosure;
  • 4 FIG. 4 graphically depicts an electric field in the multi-level negative flattening edge termination of FIG 3 in comparison to that of a JTE termination according to an embodiment of the present disclosure;
  • 5 FIG. 16 graphically illustrates a blocking voltage from the multi-level negative flattening edge termination of FIG 3 in comparison to that of a JTE termination according to an embodiment of the present disclosure;
  • 6 FIG. 12 shows a thyristor having a multi-level negative flattening edge termination formed by counter-doping the base layer, according to another embodiment of the present disclosure; FIG.
  • 7 shows an embodiment in which a multi-level negative flattening edge termination is provided by forming a sacrificial layer on the base layer and then etching the sacrificial layer such that the desired multi-stage characteristic is transferred to the base layer to thereby provide the multi-level negative flattening edge termination;
  • 8th shows a SiC bipolar transistor (BJT) with a negative flattening edge termination, as in FIG 3 illustrated in accordance with an embodiment of the present disclosure;
  • 9 Figure 11 shows a SiC BJT having a negative flattening edge termination formed by counter-doping the base layer, according to another embodiment of the present invention;
  • 10 shows a P-type SiC insulated gate bipolar transistor (IGBT) with a negative flattening edge termination, as in FIG 3 illustrated in accordance with an embodiment of the present disclosure;
  • 11 10 shows a P-type SiC IGBT having a negative flattening edge termination formed by counter-doping the base layer, according to another embodiment of the present disclosure;
  • 12 shows an n-type SiC IGBT with a negative bevel edge termination, as in FIG 3 illustrated in accordance with an embodiment of the present disclosure;
  • 13 shows an n-type SiC IGBT having a negative flattening edge termination formed by counter-doping the base layer, according to another embodiment of the present disclosure;
  • 14 shows a SiC PIN diode with a negative flattening edge termination as in FIG 3 illustrated in accordance with an embodiment of the present disclosure;
  • 15 shows a SiC PIN diode with a negative flattening edge termination, formed by counter-doping one of the semiconductor layers, according to another embodiment of the present disclosure;
  • 16 shows a SiC U-channel metal oxide semiconductor field effect transistor (UMOSFET) having a negative flattening edge termination, as in FIG 3 illustrated in accordance with another embodiment of the present disclosure;
  • 17 FIG. 12 shows a SiC UMOSFET having a negative flattening edge termination formed by counter-doping the base layer according to another embodiment of the present disclosure; FIG.
  • 18 graphically shows the charge carrier distribution within a conduction thyristor in the on state;
  • 19 graphically shows the charge carrier distribution under high level injection conditions for a PIN rectifier;
  • 20 graphically shows the charge carrier distribution as a function of high-level carrier lifetime under high-level injection conditions for a PIN rectifier;
  • The 21A to 21D show a method for producing the SiC thyristor of 2 , which has a number of carrier lifetime improvement techniques that result in a low on-resistance of the SiC thyristor according to an embodiment of the present disclosure;
  • The 22A to 22C Graphically show charge carrier lifetime measurements for a number of exemplary thyristors produced by the method of the present invention 21A to 21D are made; and
  • 23 10 shows graphically transmission properties, including an on-resistance of a thyristor fabricated with carrier lifetime improvement techniques, according to one embodiment of the present disclosure.

Detaillierte BeschreibungDetailed description

Die nachfolgenden Ausführungsformen stellen die notwendigen Informationen für Fachleute auf dem Gebiet bereit, um die Ausführungsformen umzusetzen und veranschaulichen die beste Art der Umsetzung der Ausführungsformen. Beim Lesen der folgenden Beschreibung im Licht der beigefügten Zeichnungen wird der Fachmann die Konzepte der Offenbarung verstehen und Anwendungen dieser Konzepte erkennen, die hier nicht besonders abgehandelt wurden. Es sollte klar sein, dass diese Konzepte und Anwendungen innerhalb des Umfangs der Offenbarung und der beigefügten Ansprüche liegen.The following embodiments provide the necessary information to those skilled in the art to practice the embodiments and illustrate the best mode of practicing the embodiments. Upon reading the following description in the light of the accompanying drawings, those skilled in the art will understand the concepts of the disclosure and will appreciate applications of those concepts that have not been particularly discussed herein. It should be understood that these concepts and applications are within the scope of the disclosure and the appended claims.

Es versteht sich, dass, obwohl die Ausdrücke erste, zweite usw. verwendet werden können, um verschiedene Elemente zu beschreiben, diese Elemente nicht auf diese Ausdrücke beschränkt sind. Diese Ausdrücke werden nur verwendet, um ein Element von einem anderen zu unterscheiden. Zum Beispiel könnte ein erstes Element als ein zweites Element bezeichnet werden, und ähnlich kann ein zweites Element als ein erstes Element bezeichnet werden, ohne von dem Umfang der vorliegenden Offenbarung abzuweichen. Wie hier verwendet, bedeutet der Ausdruck „und/oder“ jede und alle Kombinationen von einem oder mehreren der zugeordneten aufgelisteten Elemente.It should be understood that although the terms first, second, etc. may be used to describe various elements, these elements are not limited to these terms. These expressions are only used to distinguish one element from another. For example, a first element could be termed a second element, and similarly a second element may be termed a first element without departing from the scope of the present disclosure. As used herein, the term "and / or" means any and all combinations of one or more of the associated listed items.

Es versteht sich, dass, wenn ein Element wie eine Schicht, ein Bereich oder ein Substrat als „auf” oder als erstreckend „auf” ein anderes Element bezeichnet wird, sich es direkt auf oder sich direkt auf ein anderes Element erstrecken kann oder es können auch Elemente dazwischen vorhanden sein. Im Gegensatz dazu sind, wenn ein Element als „direkt an“ oder als erstreckend „unmittelbar auf” ein anderes Element bezeichnet wird, keine dazwischen liegenden Elemente vorhanden. Es versteht sich außerdem, dass, wenn ein Element als „verbunden“ oder „gekoppelt“ mit einem anderen Element bezeichnet wird, es direkt verbunden werden kann oder mit einem Element verbunden ist, oder es können dazwischen liegende Elemente vorhanden sein. Im Gegensatz dazu, wenn ein Element als „direkt verbunden“ oder „direkt gekoppelt“ mit einem anderen Element bezeichnet wird, sind keine dazwischen liegenden Elemente vorhanden.It will be understood that when an element such as a layer, region or substrate is referred to as being "on" or "extending" to another element, it may or may extend directly onto or directly to another element There will also be elements in between. In contrast, when an element is referred to as being "directly on" or extending "immediately upon" another element, there are no intervening elements. It should also be understood that when an element is referred to as being "connected" or "coupled" to another element, it may be directly connected or connected to an element, or there may be intervening elements. In contrast, when an element is referred to as being "directly connected" or "directly coupled" to another element, there are no intervening elements.

Relative Begriffe wie „unten“ oder „oben“ oder „obere“ und „untere“ oder „horizontal“ oder „vertikal“ können hier verwendet werden, um eine Beziehung eines Elements, einer Schicht oder eines Bereichs zu einem anderen Element, Schicht oder Region zu beschreiben, wie in den Figuren dargestellt. Es versteht sich, dass diese Begriffe und die oben diskutierten verschiedene Orientierungen der Vorrichtung zusätzliche zu den in den Figuren dargestellten Orientierungen umfassen sollen.Relative terms such as "bottom" or "top" or "top" and "bottom" or "horizontal" or "vertical" may be used herein to refer to an element, layer or region to another element, layer or region to describe, as shown in the figures. It should be understood that these terms and the various orientations of the device discussed above are intended to encompass additional orientations shown in the figures.

Die hier verwendete Terminologie dient dem Zweck der Beschreibung bestimmter Ausführungsformen und ist nicht als Beschränkung der Offenbarung gedacht. Wie hier verwendet, sollen die Singularformen „ein“, „eine“ und „der“ auch die Pluralformen umfassen, sofern der Kontext nicht eindeutig etwas anderes angibt. Es versteht sich ferner, dass, wenn hier verwendet, die Ausdrücke „umfasst“, „umfassend“, „enthält“ und / oder „mit“ die Anwesenheit von angegebenen Merkmalen, ganzen Zahlen, Schritten, Operationen, Elementen und / oder Komponenten spezifiziert, aber nicht die Anwesenheit oder Zugabe von einem oder mehreren anderen Merkmalen, ganzen Zahlen, Schritten, Operationen, Elementen, Komponenten und / oder Gruppen hiervon ausschließt.The terminology used herein is for the purpose of describing particular embodiments and is not intended to be limiting of the disclosure. As used herein, the singular forms "a,""an," and "the" are also intended to encompass the plural forms unless the context clearly indicates otherwise. It will also be understood that as used herein, the terms "comprises,""comprising,""includes," and / or "with" includes the presence of indicated features, integers, steps, operations, elements, and / or But does not preclude the presence or addition of one or more other features, integers, steps, operations, elements, components, and / or groups thereof.

Soweit nicht anders definiert, haben alle hier verwendeten Ausdrücke (einschließlich technischer und wissenschaftlicher Ausdrücke) die gleiche Bedeutung wie sie allgemein von einem Fachmann auf dem Gebiet, auf dem diese Offenbarung liegt, verstanden wird. Es versteht sich ferner, dass Ausdrücke, die hier verwendet werden, eine Bedeutung aufweisen, die mit ihrer Bedeutung im Kontext von dieser Beschreibung und dem relevanten Stand der Technik konsistent ist und nicht in einem idealisierten oder übermäßig formalen Sinn ausgelegt werden, wenn dies nicht ausdrücklich hier so definiert ist.Unless otherwise defined, all terms (including technical and scientific terms) used herein have the same meaning as commonly understood by one of ordinary skill in the art upon which this disclosure resides. It is further understood that terms used herein have a meaning consistent with their meaning in the context of this specification and the relevant prior art and are not construed in an idealized or overly formal sense unless expressly so Here is defined.

2 zeigt einen Siliziumkarbid (SiC)-Thyristor 44 mit einem negativen Abflachungskantenabschluss 46 gemäß einer Ausführungsform der vorliegenden Offenbarung. Gemäß einer besonderen Ausführungsform ist der Thyristor 44 ein Abschalt-(GTO)-Thyristor. Vorab ist zu beachten, dass, während die Beschreibung sich hier auf SiC-Halbleitervorrichtungen konzentriert, die hierin offenbarten Konzepte gleichermaßen auch auf Halbleitervorrichtungen anwendbar sind, die unter Verwendung von anderer Arten von Halbleitermaterialien (z. B. Silizium) hergestellt wurden. Wie dargestellt, weist der Thyristor 44 ein Substrat 48, eine Injektionsschicht 50 auf einer Oberfläche des Substrats 48, eine Feldstoppschicht 52 auf einer Oberfläche der Injektionsschicht 50 gegenüber dem Substrat 48, einer Driftschicht 54 auf einer Oberfläche der Feldstoppschicht 52 gegenüber der Injektionsschicht 50 und eine Basisschicht 56 auf einer Oberfläche der Driftschicht 54 gegenüber der Feldstoppschicht 52 auf. Gate-Bereiche 58 und 60 sind in einer Oberfläche der Basisschicht 56 gegenüber der Driftschicht 54 gebildet und durch einen gewünschten seitlichen Abstand voneinander getrennt. Eine Mesa-Anode oder einer Region 62 ist auf der Oberfläche der Basisschicht 56 zwischen den Gate-Bereichen 58 und 60 angeordnet. Ein Anodenkontakt 64 ist auf einer Oberfläche der Anode 62 gegenüber der Mesa-Basisschicht 56, eine Kathodenkontakt 66 ist auf einer Oberfläche des Substrats 48 gegenüber der Injektionsschicht 50 und Gate-Kontakte 68 und 70 sind auf der Oberfläche der Basisschicht 56 über den Gate-Bereichen 58 und 60 angeordnet. Insbesondere gemäß einem Ausführungsbeispiel ist der Thyristor 44 auf einem Halbleiterchip mit einer Fläche größer als oder gleich 1 cm2 hergestellt. 2 shows a silicon carbide (SiC) thyristor 44 with a negative flattening edge finish 46 according to an embodiment of the present disclosure. According to a particular embodiment, the thyristor 44 a turn-off (GTO) thyristor. It should be noted in advance that while the description herein focuses on SiC semiconductor devices, the concepts disclosed herein are equally applicable to semiconductor devices made using other types of semiconductor materials (eg, silicon). As shown, the thyristor points 44 a substrate 48 , an injection layer 50 on a surface of the substrate 48 , a field stop layer 52 on a surface of the injection layer 50 opposite the substrate 48 , a drift layer 54 on a surface of the field stop layer 52 opposite the injection layer 50 and a base layer 56 on a surface of the drift layer 54 opposite the field stop layer 52 on. Gate regions 58 and 60 are in a surface of the base layer 56 opposite the drift layer 54 formed and separated by a desired lateral distance. A mesa anode or region 62 is on the surface of the base layer 56 between the gate areas 58 and 60 arranged. An anode contact 64 is on a surface of the anode 62 opposite the mesa base layer 56 , a cathode contact 66 is on a surface of the substrate 48 opposite the injection layer 50 and gate contacts 68 and 70 are on the surface of the base layer 56 over the gate areas 58 and 60 arranged. In particular, according to one embodiment, the thyristor 44 produced on a semiconductor chip with an area greater than or equal to 1 cm 2 .

Das Substrat 48 ist vorzugsweise ein SiC-Substrat und die Injektionsschicht 50, die Feldstoppschicht 52, die Driftschicht 54, die Basisschicht 56 und die Mesa-Anode 62 sind vorzugsweise alle auf dem Substrat 48 mittels Epitaxie aufgebrachte SiC-Schichten. Die Gate-Bereiche 58 und 60 werden vorzugsweise durch Einbringen von Ionen in die Basisschicht 56, durch z. B. Ionenimplantation, gebildet. Gemäß dieser besonderen Ausführungsform ist das Substrat 48 ein hochdotierter N-Typ (N +), die ist Injektionsschicht 50 ein hochdotierten N-Typ (N +), die ist Feldstoppschicht 52 ein hochdotierten P-Typ (P +), die Driftschicht 54 ist ein dotierter P-Typ (P), die Basisschicht 56 ist ein dotierter N-Typ (N), die Gate-Bereiche 58 und 60 sind stark dotierte N-Typen (N +) und die Mesa-Anode 62 ist ein sehr hoch dotierter P-Typ (p + +). Gemäß einer Ausführungsform weist das Substrat 48 ein Dotierungsniveau in einem Bereich von und einschließlich 1×1018 bis 1×1019 cm-3 und eine Dicke in einem Bereich von und einschließlich etwa 100 bis 350 Mikrometer (µm) auf, die Injektionsschicht 50 weist ein Dotierungsniveau von mehr als oder gleich 1×1018 cm-3 und eine Dicke in einem Bereich von und einschließlich 1 bis 5 µm auf, die Feldstoppschicht 52 weist ein Dotierungsniveau in einem Bereich von und einschließlich 1×1016 bis 5×1017 cm-3 und eine Dicke in einem Bereich von und einschließlich 1 bis 5 µm auf, die Driftschicht 54 weist ein Dotierungsniveau kleiner als 2×1014 cm-3 und eine Dicke auf, die größer als oder gleich 80 µm ist, die Basisschicht 56 weist ein Dotierungsniveau in einem Bereich von und einschließlich 1×1016 bis 1×1018 cm-3 und eine Dicke in einem Bereich von und einschließlich 0,5 bis 5 µm auf, und die Mesa-Anode 62 weist ein Dotierungsniveau größer als 1×1019 cm-3 und eine Dicke in einem Bereich von und einschließlich 0,5 bis 5 µm auf. Gemäß einer besonderen Ausführungsform weist das Substrat 48 ein Dotierungsniveau in einem Bereich von und einschließlich 1×1018 bis 1×1019 cm-3 und eine Dicke in einem Bereich von und einschließlich 100 bis 350 µm auf, die Injektionsschicht 50 weist ein Dotierungsniveau von 5×1018 cm-3 und eine Dicke von 1 µm auf, die Feldstoppschicht 52 weist ein Dotierungsniveau von 1×1016 cm-3 und eine Dicke von 4 µm, die Driftschicht 54 weist ein Dotierungsniveau kleiner als 2×1014 cm-3 und eine Dicke von 90 µm auf, die Basisschicht 56 weist ein Dotierungsniveau von 1×1017 cm-3 und eine Dicke von 2,5 µm auf, und die Mesa-Anode 62 weist ein Dotierungsniveau größer als 2×1019 cm-3 und eine Dicke in einem Bereich von und einschließlich 0,5 bis 5 µm auf. Die Gate-Bereiche 58 und 60 sind N + Zonen, gemäß einer Ausführungsform mit einem Dotierungsniveau größer als 1×1018 cm-3. Schließlich sind die Kontakte 64, 66, 68 und 70 aus einem geeigneten Kontaktmaterial (z. B. Metall, Metalllegierung, etc.) gebildet.The substrate 48 is preferably a SiC substrate and the injection layer 50 , the field stop layer 52 , the drift layer 54 , the base layer 56 and the mesa anode 62 are preferably all on the substrate 48 epitaxially deposited SiC layers. The gate areas 58 and 60 are preferably by introducing ions into the base layer 56 , by z. B. ion implantation formed. According to this particular embodiment, the substrate is 48 a highly doped N-type ( N + ), which is injection layer 50 a highly doped N-type ( N + ), which is field stop layer 52 a highly doped P-type ( P + ), the drift layer 54 is a doped P-type ( P ), the base layer 56 is a doped N type ( N ), the gate areas 58 and 60 are heavily doped N types ( N + ) and the mesa anode 62 is a very highly doped P-type ( p + + ). According to one embodiment, the substrate 48 a doping level in a range of and including 1 × 10 18 to 1 × 10 19 cm -3 and a thickness in a range of and including about 100 to 350 micrometers (μm), the injection layer 50 has a doping level of greater than or equal to 1 × 10 18 cm -3 and a thickness in the range of and including 1 to 5 μm, the field stop layer 52 has a doping level in a range of and including 1 × 10 16 to 5 × 10 17 cm -3 and a thickness in a range of and including 1 to 5 μm, the drift layer 54 has a doping level smaller than 2 × 10 14 cm -3 and a thickness larger than or equal to 80 μm, the base layer 56 has a doping level in a range of and including 1 × 10 16 to 1 × 10 18 cm -3 and a thickness in a range of and including 0.5 to 5 μm, and the mesa anode 62 has a doping level greater than 1 × 10 19 cm -3 and a thickness in the range of and including 0.5 to 5 μm. According to a particular embodiment, the substrate 48 a doping level in a range of and including 1 × 10 18 to 1 × 10 19 cm -3 and a thickness in a range of and including 100 to 350 μm, the injection layer 50 has a doping level of 5 × 10 18 cm -3 and a thickness of 1 μm, the field stop layer 52 has a doping level of 1 × 10 16 cm -3 and a thickness of 4 μm, the drift layer 54 has a doping level smaller than 2 × 10 14 cm -3 and a thickness of 90 μm, the base layer 56 has a doping level of 1 × 10 17 cm -3 and a thickness of 2.5 μm, and the mesa anode 62 has a doping level greater than 2 × 10 19 cm -3 and a thickness in a range of and including 0.5 to 5 μm. The gate areas 58 and 60 are N + Zones, according to an embodiment with a doping level greater than 1 × 10 18 cm -3 . Finally, the contacts 64 . 66 . 68 and 70 formed from a suitable contact material (eg metal, metal alloy, etc.).

Eine Kante des Thyristors 44 ist durch den negativen Abflachungskantenabschluss 46 abgeschlossen. Gemäß einer Ausführungsform beträgt eine Breite des negativen Abflachungskantenabschlusses 46 600 µm. Gemäß einer bevorzugten Ausführungsform beträgt ein Neigungswinkel (α) des negativen Abflachungskantenabschlusses 46 weniger als oder gleich 15 Grad. Wie detaillierter unten diskutiert wird, ist der negative Abflachungskantenabschluss 46 als mehrstufiger negativer Abflachungskantenabschluss 46 ausgebildet, der sich einer glatten Steigung annähert. Bemerkenswert ist, dass ein negativer Abflachungskantenabschluss mit einer glatten Steigung in SiC nicht realisierbar ist. Zum Beispiel kann Nassätzen verwendet werden, um eine negativen Abflachungskantenabschluss mit einer glatten Steigung für Siliziumvorrichtungen zu bilden, aber Nassätzen ist nicht geeignet für SiC und kann daher nicht verwendet werden, um einen negativen Abflachungskantenabschluss mit einer glatten Steigung für SiC-Vorrichtungen zu bilden. Daher ist, wie hier diskutiert, der negative Abflachungskantenabschluss 46 als mehrstufiger negativer Abflachungskantenabschluss ausgebildet, der sich einer glatten Steigung annähert.An edge of the thyristor 44 is due to the negative flattening edge termination 46 completed. In one embodiment, a width of the negative bevel edge termination is 46 600 μm. According to a preferred embodiment, an inclination angle (α) of the negative flattening edge termination is 46 less than or equal to 15 degrees. As discussed in more detail below is, is the negative flattening edge close 46 as a multi-level negative flattening edge termination 46 formed, which approaches a smooth slope. It is noteworthy that a negative flattening edge termination with a smooth slope in SiC is not feasible. For example, wet etching may be used to form a negative flattening edge finish with a smooth slope for silicon devices, but wet etching is not suitable for SiC and, therefore, can not be used to form a negative flattening edge termination with a smooth slope for SiC devices. Therefore, as discussed here, the negative flattening edge termination is 46 formed as a multi-stage negative flattening edge termination that approximates a smooth slope.

Gemäß einer Ausführungsform weist der mehrstufige negative Abflachungskantenabschlusses 46 eine Reihe von Stufen auf, die sich einer gleichmäßigen Flanke mit dem gewünschten Neigungswinkel (α) annähern. Gemäß einer Ausführungsform weist der mehrstufige negative Abflachungskantenabschlusses mindestens 10 Stufen auf, die sich einer gleichmäßigen Flanke mit dem gewünschten Neigungswinkel (α) annähern. Gemäß einer anderen Ausführungsform weist der mehrstufige negative Abflachungskantenabschluss 46 mindestens 15 Stufen auf, die sich einer gleichmäßigen Flanke mit dem gewünschten Neigungswinkel (α) annähern. Als Ergebnis des negativen Abflachungskantenabschlusses 46 nähert sich eine Sperrspannung des Thyristors 44 einer Sperrspannung einer idealen parallelebenen Vorrichtung an. Gemäß dieser besonderen Ausführungsform ist die Sperrspannung größer oder gleich 12 Kilovolt (kV). Wie hier verwendet, ist die Sperrspannung der Vorrichtung eine Spannung, bei der die Vorrichtung einen 1 Mikroampere (µA) starken Strom führt. Im Falle des Thyristors 44 ist die Sperrspannung eine Spannung, die zwischen dem Anodenkontakt 64 und dem Kathodenkontakt 66 angelegt einen durch den Thyristor 44 1 µA Strom fließenden Strom verursacht, wenn keine Spannung an den Gate-Kontakten 68 und 70 anliegt.According to one embodiment, the multi-level negative flattening edge termination 46 a series of steps approaching a smooth flank with the desired angle of inclination (α). In one embodiment, the multi-level negative flattening edge termination is at least 10 Stages approaching a smooth flank with the desired inclination angle (α). According to another embodiment, the multi-level negative flattening edge termination 46 at least 15 Stages approaching a smooth flank with the desired inclination angle (α). As a result of the negative flattening edge closure 46 approaches a blocking voltage of the thyristor 44 a reverse voltage of an ideal parallel plane device. According to this particular embodiment, the reverse voltage is greater than or equal to 12 Kilovolts (kV). As used herein, the reverse voltage of the device is a voltage at which the device carries a 1 microampere (μA) current. In the case of the thyristor 44 the reverse voltage is a voltage between the anode contact 64 and the cathode contact 66 put one through the thyristor 44 1 μA current flowing current caused when no voltage on the gate contacts 68 and 70 is applied.

3 zeigt den negativen Abflachungskantenabschluss 46 aus 2 detaillierter gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung. Wie gezeigt, ist der negative Abflachungskantenabschluss 46 insbesondere ein mehrstufiger negativer Abflachungskantenabschluss 46. Gemäß dieser besonderen Ausführungsform weist der mehrstufige negative Abflachungskantenabschluss 46 15 Stufen auf, die den gewünschten Neigungswinkel (α) annähern. Der mehrstufige negative Abflachungskantenabschluss baut Feldverdichtungen ab, wodurch die Sperrspannung erhöht wird. Wie unten diskutiert wird, wird gemäß einer Ausführungsform die Sperrspannung auf mindestens 12 kV erhöht. Der mehrstufige negative Abflachungskantenabschluss 46 dieser Ausführungsform wird durch Ätzen der Basisschicht 56 unter Verwendung einer geeigneten Anzahl von Masken gebildet. Gemäß einer Ausführungsform ist die Anzahl von Masken gleich der Anzahl der Stufen (z. B. 15 Masken um 15 Stufen zu bilden). Gemäß einer anderen Ausführungsform kann die Anzahl von Masken optimiert werden, um die Anzahl der Ätzschritte zu reduzieren, so dass die Gesamtzahl der Masken kleiner als die Anzahl der Stufen des mehrstufigen negativen Abflachungskantenabschlusses 46 ist (z. B. 4 bis15 Masken für 15 Stufen). 3 shows the negative flattening edge termination 46 out 2 in more detail, according to one embodiment of the present disclosure. As shown, the negative flattening edge termination is 46 in particular a multi-level negative flattening edge termination 46 , In accordance with this particular embodiment, the multi-level negative flattening edge termination 46 15 Steps that approximate the desired angle of inclination (α). The multi-level negative flattening edge termination reduces field crowding, which increases the blocking voltage. As discussed below, in one embodiment, the reverse voltage is increased to at least 12 kV. The multi-level negative flattening edge closure 46 This embodiment is achieved by etching the base layer 56 formed using an appropriate number of masks. According to one embodiment, the number of masks is equal to the number of stages (e.g. 15 Masks around 15 To form stages). According to another embodiment, the number of masks may be optimized to reduce the number of etching steps such that the total number of masks is less than the number of stages of the multi-level negative bevel edge termination 46 is (eg 4 to 15 masks for 15 Stages).

4 vergleicht graphisch die Verteilung des elektrischen Feldes entlang des mehrstufigen negativen Abflachungskantenabschlusses 46 der 3 mit der einer 15 Schacht planaren Randstruktur zur Verbesserung der Durchbruchspannung (JTE) bei 12 kV gemäß einer Ausführungsform der vorliegenden Offenbarung. Wie gezeigt, verringert der mehrstufige negative Abflachungskantenabschluss 46 wirksam das elektrische Spitzenfeld an der Mesa-Grabenecke (beispielsweise die Ecke 42 des Thyristors 10 der 1) auf weniger als 1,4 Mega-Volt pro Zentimeter (MV / cm). Mit anderen Worten wird das elektrische Spitzenfeld an der Verbindungskante um mehr als 0,2 MV / cm reduziert. 4 graphically compares the distribution of the electric field along the multi-level negative bevel edge termination 46 of the 3 with the one 15 Shaft planar edge structure to improve the breakdown voltage (JTE) at 12 kV according to an embodiment of the present disclosure. As shown, the multi-level negative flattening edge termination decreases 46 effectively the peak electric field at the mesa grave corner (for example, the corner 42 of the thyristor 10 of the 1 ) to less than 1.4 mega volts per centimeter (MV / cm). In other words, the peak electric field at the connection edge is reduced by more than 0.2 MV / cm.

5 vergleicht graphisch die Sperrspannung des Thyristors 44 mit dem mehrstufigen negativen Abflachungskantenabschluss 46 der 3 mit dem von einem Thyristor (beispielsweise der Thyristor 10 von 1) mit einem 15 Schacht JTE Randabschluss gemäß einer Ausführungsform der vorliegenden Offenbarung. Wie dargestellt, weist als ein Ergebnis der mehrstufigen negativen Abflachungskantenabschluss 46 des Thyristors 44 eine Sperrspannung in einem Bereich von 11,5 bis 12 kV auf. Dies ist eine 3,5 bis 4 kV Verbesserung gegenüber der 9 kV Sperrspannung des 15 Schächte JTE Randabschlusses. 5 graphically compares the blocking voltage of the thyristor 44 with the multi-level negative flattening edge termination 46 of the 3 with that of a thyristor (for example, the thyristor 10 from 1 ) with a 15 Shaft JTE edge termination according to an embodiment of the present disclosure. As shown, as a result, the multi-level negative flattening edge terminates 46 of the thyristor 44 a reverse voltage in a range of 11.5 to 12 kV. This is a 3.5 to 4 kV improvement over the 9 kV reverse voltage of the 15 Slots JTE edge finish.

6 zeigt den Thyristor 44 mit dem negativen Abflachungskantenabschluss 46 gemäß einer anderen Ausführungsform der vorliegenden Offenbarung. Gemäß dieser Ausführungsform wird anstelle von Ätzen der Basisschicht 56, um den mehrstufigen negativen Abflachungskantenabschluss 46 zu bilden, wie oben mit Bezug auf 3 erörtert, der negative Abflachungskantenabschluss 46 durch Gegendotierung der Basisschicht 56 mit P-Typ-Ionen in einer Kantenbereich 72 benachbart zu dem Gate-Bereich 60 gegenüber der Mesa-Anode 62 gebildet, die die n-Typ-Leitfähigkeit der Basisschicht 56 im Kantenbereich 72 ausgleichen, um einen neutralen oder intrinsischen Bereich 76 mit einer gewünschten negativen Abflachungskantenabschlusscharakteristik bereitzustellen. Die P-Typ-Ionen können beispielsweise Aluminium (Al), Bor (B) oder dergleichen sein. Der negative Abflachungskantenabschluss 46 wird dadurch an einer Schnittstelle des Neutralbereichs 76 und einem Rest der Basisschicht 56 gebildet. Insbesondere, gemäß einer Ausführungsform, werden Ionen in unterschiedliche Tiefen implantiert, die stufenweise ausgehend vom Ende des Randbereich 72 benachbart zu dem Gate-Bereich 60 zunehmen und sich nach außen fortsetzen, um die gewünschte Anzahl von Stufen und Steigung (α) für den negativen Abflachungskantenabschluss 46 bereitzustellen. 6 shows the thyristor 44 with the negative bevel edge close 46 according to another embodiment of the present disclosure. According to this embodiment, instead of etching the base layer 56 to the multi-level negative bevel edge closure 46 to form as above with respect to 3 discussed the negative flattening edge closure 46 by counterposition of the base layer 56 with P-type ions in one edge area 72 adjacent to the gate area 60 opposite the mesa anode 62 formed, which is the n-type conductivity of the base layer 56 in the edge area 72 Balance to a neutral or intrinsic area 76 with a desired negative bevel edge termination characteristic. The P-type ions may be, for example, aluminum (Al), boron (B) or the like. The negative flattening edge closure 46 gets through at an interface of the neutral range 76 and a remainder of the base layer 56 educated. In particular, according to one embodiment, ions are implanted at different depths, which are stepped from the end of the edge region 72 adjacent to the gate area 60 and continue outward to the desired number of steps and pitch (α) for the negative flattening edge termination 46 provide.

7 zeigt ein weiteres Verfahren, mit dem der negative Abflachungskantenabschluss 46 gebildet werden kann. Gemäß dieser Ausführungsform wird eine Opferschicht 78 auf der Oberfläche der Basisschicht 56 über einen Bereich, in dem der negative Abflachungskantenabschluss 46 gebildet werden soll, gebildet. Die Opferschicht 78 kann zum Beispiel SiO2, Fotolack oder ein ähnliches Material sein. Die Opferschicht 78 wird geätzt oder anderweitig strukturiert, um eine negative Fase 80 mit einer gewünschten mehrstufigen Charakteristik (d.h. die Anzahl von Stufen, Neigung, Breite, etc.) für den negativen Abflachungskantenabschluss 46 bereitzustellen. Ein Ätzprozess wird dann durchgeführt, um die Opferschicht 78 zu entfernen. Insbesondere wird ein Ätzprozess durchgeführt, um bis zu einer gewünschten Tiefe (d) zu ätzen, die in diesem Beispiel gleich der Dicke der Opferschicht 78 und auch gleich der Dicke der Basisschicht 56 ist. Jedoch ist die vorliegende Erfindung nicht darauf beschränkt. Als Folge des Ätzens wird die negative Fase 80 effektiv auf der Basisschicht 56 übertragen, um dadurch den mehrstufigen negativen Abflachungskantenabschluss 46 bereitzustellen. 7 shows another method by which the negative flattening edge termination 46 can be formed. According to this embodiment, a sacrificial layer 78 on the surface of the base layer 56 over an area where the negative flattening edge termination 46 should be formed. The sacrificial layer 78 For example, SiO 2 , photoresist, or a similar material may be used. The sacrificial layer 78 is etched or otherwise structured to create a negative chamfer 80 having a desired multi-level characteristic (ie the number of steps, pitch, width, etc.) for the negative bevel edge termination 46 provide. An etching process is then performed to the sacrificial layer 78 to remove. In particular, an etching process is performed to etch to a desired depth (d), which in this example is equal to the thickness of the sacrificial layer 78 and also equal to the thickness of the base layer 56 is. However, the present invention is not limited thereto. As a result of the etching, the negative chamfer becomes 80 effectively on the base layer 56 to thereby transmit the multi-level negative flattening edge termination 46 provide.

Die 8 bis 17 zeigen weitere, nicht einschränkende Beispiele für andere Arten von SiC-Vorrichtungen, die den oben mit Bezug auf den Thyristor 44 beschriebenen negativen Abflachungskantenabschluss nutzen können. Insbesondere 8 zeigt einen SiC-Bipolartransistors (BJT) 82 mit einem negativen Abflachungskantenabschluss 84 gemäß einer Ausführungsform der vorliegenden Offenbarung. Der BJT 82 weist ein N +-Substrat 86, eine n-Typ-Driftschicht 88 auf einer Oberfläche des Substrats 86, eine P-Typ-Basisschicht 90 auf einer Oberfläche der Driftschicht 88 gegenüber dem Substrat 86, einen P +-Basisbereich 92, gebildet in der Basisschicht 90, einen N++ Mesa-Emitter 94 auf der Oberfläche der Basisschicht 90 gegenüber der Drift-Schicht 88, einen Basiskontakt 96 auf dem Basisbereich 92, einen Emitter-Kontakt 98 über dem Mesa-Emitter 94 und einen Kollektorkontakt 100 auf einer Oberfläche des Substrats 86 gegenüber der Driftschicht 88 auf. Gemäß dieser Ausführungsform ist der negative Abflachungskantenabschluss 84 ein mehrstufiger negativer Abflachungskantenabschluss wie der gemäß 3. Als Folge des negativen Abflachungskantenabschlusses 84 nähert sich eine Sperrspannung des BJT 82 der Sperrspannung der idealen parallelebenen Vorrichtung an.The 8th to 17 show other non-limiting examples of other types of SiC devices, those with reference to the thyristor above 44 can use the described negative flattening edge closure. Especially 8th shows a SiC bipolar transistor (BJT) 82 with a negative flattening edge finish 84 according to an embodiment of the present disclosure. The BJT 82 instructs N + substrate 86 , one n -Type drift layer 88 on a surface of the substrate 86 , a P-type base layer 90 on a surface of the drift layer 88 opposite the substrate 86 , one P + base region 92 , formed in the base layer 90 , one N ++ Mesa emitter 94 on the surface of the base layer 90 opposite the drift layer 88 , a basic contact 96 on the base area 92 , an emitter contact 98 over the mesa emitter 94 and a collector contact 100 on a surface of the substrate 86 opposite the drift layer 88 on. According to this embodiment, the negative flattening edge termination is 84 a multi-level negative flattening edge termination like that according to 3 , As a result of the negative flattening edge closure 84 approaches a blocking voltage of the BJT 82 the blocking voltage of the ideal parallel plane device.

9 zeigt den BJT 82 einschließlich des negativen Abflachungskantenabschlusses 84 gemäß einer anderen Ausführungsform der vorliegenden Offenbarung. Gemäß diesem Ausführungsbeispiel wird der negative Abflachungskantenabschluss 84 durch Gegendotierung mit N-Typ-Ionen der P-Typ-Basisschicht 90 in einem Randbereich 102 benachbart zu dem P +-Basisbereich 92 gegenüber der Mesa-Emitter 94 gebildet, die die P Leitfähigkeit der Basisschicht 90 in dem Randbereich 102 ausgleichen, um einen neutralen oder intrinsischen Bereich 106 mit einer gewünschten negativen Abflachungskantenabschlusscharakteristik bereitzustellen. Die N-Typ-Ionen können beispielsweise Stickstoff (N), Phosphor (P) oder dergleichen sein. Der negative Abflachungskantenabschluss 84 wird dadurch an einer Schnittstelle des neutralen Bereichs 106 und einem Rest der Basisschicht 90 gebildet. Insbesondere, gemäß einer Ausführungsform, werden Ionen in unterschiedliche Tiefen implantiert, die stufenweise ausgehend vom Ende des Randbereich 102 benachbart zu dem P+ Basis-Bereich 92 zunehmen und sich nach außen fortsetzen, um die gewünschte Anzahl von Stufen und Steigung (α) für den negativen Abflachungskantenabschluss 84 bereitzustellen. 9 shows the BJT 82 including the negative bevel edge closure 84 according to another embodiment of the present disclosure. According to this embodiment, the negative flattening edge termination becomes 84 by counter-doping with N-type ions of the P-type base layer 90 in a border area 102 adjacent to the P + base region 92 opposite the mesa emitter 94 formed, which is the P conductivity of the base layer 90 in the border area 102 Balance to a neutral or intrinsic area 106 with a desired negative bevel edge termination characteristic. The N Type ions may be, for example, nitrogen ( N ), Phosphorus ( P ) or the like. The negative flattening edge closure 84 This will cause an interface of the neutral area 106 and a remainder of the base layer 90 educated. In particular, according to one embodiment, ions are implanted at different depths, which are stepped from the end of the edge region 102 adjacent to the P + base area 92 and continue outward to the desired number of steps and pitch (α) for the negative flattening edge termination 84 provide.

10 zeigt einen P-Typ-SiC-Bipolartransistor mit isolierter Gate-Elektrode (IGBT) 108 mit einem negativen Abflachungskantenabschluss 110 gemäß einer Ausführungsform der vorliegenden Offenbarung. Wie dargestellt, weist der IGBT 108 ein P +-Substrat oder eine Epitaxie-Schicht 112, eine N-Typ-Driftschicht 114 auf einer Oberfläche des Substrats 112, eine Basisschicht 116 auf einer Oberfläche der Drift-Schicht 114 gegenüber dem Substrat 112, P +-Bereiche 118 und 120 auf der Oberfläche der Basisschicht 116 gegenüber der Drift-Schicht 114 und die Emitter-Bereiche 122 und 124 auf. Ein Gate-Kontakt 126 ist, wie gezeigt, in einem Graben gebildet und ist durch einen Gate-Isolator 128 isoliert. Emitter-Kontakte 130 und 132 sind jeweils auf den Emitter-Bereichen 122 und 124 angeordnet, und ein Kollektorkontakt 134 ist auf einer Oberfläche des Substrats 112 gegenüber der Driftschicht 114 angeordnet. Bei dieser Ausführungsform ist der negative Abflachungskantenabschluss 110 ein mehrstufiger negativer Abflachungskantenabschluss wie der von 3. Als Folge des negativen Abflachungskantenabschlusses 110 nähert sich eine Sperrspannung des IGBT 108 der Sperrspannung der idealen parallelebenen Vorrichtung an. 10 shows a P-type SiC bipolar transistor with insulated gate electrode (IGBT) 108 with a negative flattening edge finish 110 according to an embodiment of the present disclosure. As shown, the IGBT points 108 one P + Substrate or an epitaxial layer 112 , an N-type drift layer 114 on a surface of the substrate 112 , a base layer 116 on a surface of the drift layer 114 opposite the substrate 112 , P + regions 118 and 120 on the surface of the base layer 116 opposite the drift layer 114 and the emitter areas 122 and 124 on. A gate contact 126 is, as shown, formed in a trench and is through a gate insulator 128 isolated. Emitter contacts 130 and 132 are each on the emitter areas 122 and 124 arranged, and a collector contact 134 is on a surface of the substrate 112 opposite the drift layer 114 arranged. In this embodiment, the negative flattening edge termination is 110 a multi-level negative flattening edge closure like that of 3 , As a result of the negative flattening edge closure 110 approaches a blocking voltage of the IGBT 108 the blocking voltage of the ideal parallel plane device.

11 zeigt den IGBT 108 mit dem negativen Abflachungskantenabschluss 110 gemäß einer anderen Ausführungsform der vorliegenden Offenbarung. Gemäß diesem Ausführungsbeispiel wird der negative Abflachungskantenabschluss 110 durch Gegendotierung mit N-Typ Ionen der P-Basisschicht 116 in einem Randbereich 136 benachbart zu dem P +-Bereich 118 und dem N +-Emitter-Bereich 122 gegenüber dem Gate-Kontakt 126 gebildet, die die P-Leitfähigkeit der Basisschicht 116 im Randbereich 136 ausgleichen, um einen neutralen oder intrinsischen Bereich 140 mit einer gewünschten Abflachungskantenabschlusscharakteristik bereitzustellen. Die N-Typ-Ionen können beispielsweise Stickstoff (N), Phosphor (P) oder dergleichen sein. Der negative Abflachungskantenabschluss 110 wird dadurch an einer Schnittstelle des neutralen Bereichs 140 und einem Rest der Basisschicht 116 gebildet. Insbesondere, gemäß einer Ausführungsform, werden Ionen in unterschiedliche Tiefen implantiert, die stufenweise ausgehend vom Ende des Randbereich 136 benachbart zu dem P+ Basis-Bereich 118 zunehmen und sich nach außen fortsetzen, um die gewünschte Anzahl von Stufen und Steigung (α) für den negativen Abflachungskantenabschluss 110 bereitzustellen. 11 shows the IGBT 108 with the negative bevel edge close 110 according to another embodiment of the present disclosure. According to this embodiment, the negative flattening edge termination becomes 110 by counterposition with N-type ions of the P base layer 116 in a border area 136 adjacent to the P + region 118 and the N + emitter region 122 opposite to the gate contact 126 formed, which is the P conductivity of the base layer 116 at the edge 136 Balance to a neutral or intrinsic area 140 with a desired flattening edge termination characteristic. The N-type ions may be, for example, nitrogen ( N ), Phosphorus ( P ) or the like. The negative flattening edge closure 110 This will cause an interface of the neutral area 140 and a remainder of the base layer 116 educated. In particular, according to one embodiment, ions are implanted at different depths, which are stepped from the end of the edge region 136 adjacent to the P + base area 118 and continue outward to the desired number of steps and pitch (α) for the negative flattening edge termination 110 provide.

12 zeigt einen n-Typ-SiC-IGBT 142 mit einem negativen Abflachungskantenabschluss 144 gemäß einer Ausführungsform der vorliegenden Offenbarung. Wie dargestellt, weist der IGBT 142 ein Substrat 146, eine Driftschicht 148 auf einer Oberfläche des Substrats 146, eine Basisschicht 150 auf einer Oberfläche der Driftschicht 148 gegenüber dem Substrat 146, N +-Bereiche 152 und 154 auf der Oberfläche der Basisschicht 150 gegenüber der Driftschicht 148 und die Emitter-Bereiche 156 und 158 auf. Ein Gate-Kontakt 160 ist, wie gezeigt, in einem Graben gebildet, und ist durch einen Gate-Isolator 162 isoliert. Emitter-Kontakte 164 und 166 sind auf den Emitter-Bereichen 156 und 158 angeordnet, und ein Kollektorkontakt 168 ist auf einer Oberfläche des Substrats 146 gegenüber der Driftschicht 148 angeordnet. Bei dieser Ausführungsform ist der negative Abflachungskantenabschluss 144 ein mehrstufiger negativer Abflachungskantenabschluss wie der von 3. Als Folge des negativen Abflachungskantenabschlusses 144 nähert sich eine Sperrspannung des IGBT 142 an die Sperrspannung des idealen parallelebenen Vorrichtung an. 12 shows an n-type SiC IGBT 142 with a negative flattening edge finish 144 according to an embodiment of the present disclosure. As shown, the IGBT points 142 a substrate 146 , a drift layer 148 on a surface of the substrate 146 , a base layer 150 on a surface of the drift layer 148 opposite the substrate 146 , N + areas 152 and 154 on the surface of the base layer 150 opposite the drift layer 148 and the emitter areas 156 and 158 on. A gate contact 160 is, as shown, formed in a trench, and is through a gate insulator 162 isolated. Emitter contacts 164 and 166 are on the emitter areas 156 and 158 arranged, and a collector contact 168 is on a surface of the substrate 146 opposite the drift layer 148 arranged. In this embodiment, the negative flattening edge termination is 144 a multi-level negative flattening edge closure like that of 3 , As a result of the negative flattening edge closure 144 approaches a blocking voltage of the IGBT 142 to the blocking voltage of the ideal parallel plane device.

13 zeigt den IGBT 142 mit dem negativen Abflachungskantenabschluss 144 gemäß einer anderen Ausführungsform der vorliegenden Offenbarung. Gemäß diesem Ausführungsbeispiel wird der negative Abflachungskantenabschluss 144 durch Gegendotierung mit P-Typ Ionen der n-Basisschicht 150 in einem Randbereich 170 angrenzend an den N +-Bereich 152 und dem P +-Emitter-Bereich 156 gegenüber dem Gate-Kontakt 160 gebildet, die die N-Leitfähigkeit der Basisschicht 150 im Randbereich 170 ausgleichen, um einen neutralen oder intrinsischen Bereich 174 mit einer gewünschten Abflachungskantenabschlusscharakteristik bereitzustellen. Die P-Typ-Ionen können beispielsweise Aluminium (Al), Bor (B) oder dergleichen sein. Der negative Abflachungskantenabschluss 144 wird dadurch an einer Schnittstelle des neutralen Bereichs 174 und einem Rest der Basisschicht 150 gebildet. Insbesondere, gemäß einer Ausführungsform, werden Ionen in unterschiedliche Tiefen implantiert, die stufenweise ausgehend vom Ende des Randbereich 170 benachbart zu dem N +-Bereich 152 und dem P +-Emitter-Bereich 156 zunehmen und sich nach außen fortsetzen, um die gewünschte Anzahl von Stufen und Steigung (α) für den negativen Abflachungskantenabschlusses 144 bereitzustellen. 13 shows the IGBT 142 with the negative bevel edge close 144 according to another embodiment of the present disclosure. According to this embodiment, the negative flattening edge termination becomes 144 by counter-doping with P-type ions of the n-base layer 150 in a border area 170 adjacent to the N + area 152 and the P + emitter region 156 opposite to the gate contact 160 formed the N Conductivity of the base layer 150 at the edge 170 Balance to a neutral or intrinsic area 174 with a desired flattening edge termination characteristic. The P-type ions may be, for example, aluminum (Al), boron (B) or the like. The negative flattening edge closure 144 This will cause an interface of the neutral area 174 and a remainder of the base layer 150 educated. In particular, according to one embodiment, ions are implanted at different depths, which are stepped from the end of the edge region 170 adjacent to the N + region 152 and the P + emitter region 156 increase and continue outward to the desired number of steps and pitch (α) for the negative bevel edge termination 144 provide.

14 zeigt eine SiC-PlN-Diode 176 mit einem negativen Abflachungskantenabschluss 178 gemäß einer Ausführungsform der vorliegenden Offenbarung. Wie dargestellt, weist die PIN-Diode 176 ein N +-Substrat 180, eine n-Driftschicht 182, eine P-Typ-Schicht 184 und eine p + +-Schicht 186 auf. Die N-Driftschicht 182 kann auch als eine intrinsische Schicht zwischen dem N +-Substrat 180 und der P-Typ-Schicht 184 bezeichnet werden, die die PIN-Diode 176 bildet. Die p + +-Schicht 186 kann auch als Mesa-Anode bezeichnet werden. Ein Anodenkontakt 188 ist auf der Oberfläche des P + +-Schicht 186 gegenüber dem P-Typ-Schicht 184 angeordnet. Ein Kathodenkontakt 190 ist auf einer Oberfläche des N +-Substrats 180 gegenüber der N-Driftschicht 182 angeordnet. Gemäß diesem Ausführungsbeispiel ist der negative Abflachungskantenabschluss 178 ein mehrstufiger Abflachungskantenabschluss ähnlich dem der 3. Als Folge des negativen Abflachungskantenabschlusses 178 nähert sich eine Sperrspannung, insbesondere eine Durchbruchspannung der PIN-Diode 176, der Sperrspannung einer idealen parallelebenen Vorrichtung an. 14 shows a SiC-PlN diode 176 with a negative flattening edge finish 178 according to an embodiment of the present disclosure. As shown, the PIN diode indicates 176 an N + substrate 180 , an n-drift layer 182 , a P-type layer 184 and a p + + layer 186 on. The N-drift layer 182 can also act as an intrinsic layer between the N + substrate 180 and the P-type layer 184 be designated, the PIN diode 176 forms. The p + + layer 186 can also be referred to as a mesa anode. An anode contact 188 is on the surface of the P + + layer 186 opposite to the P-type layer 184 arranged. A cathode contact 190 is on a surface of the N + substrate 180 opposite to the N-drift layer 182 arranged. According to this embodiment, the negative flattening edge termination is 178 a multi-level flattening edge termination similar to that of 3 , As a result of the negative flattening edge closure 178 approaches a reverse voltage, in particular a breakdown voltage of the PIN diode 176 , the reverse voltage of an ideal parallel plane device.

15 zeigt die PIN-Diode 176 mit dem negativen Abflachungskantenabschluss 178 gemäß einer anderen Ausführungsform der vorliegenden Offenbarung. Gemäß diesem Ausführungsbeispiel wird der negative Abflachungskantenabschluss 178 durch Gegendotierung der P-Typ-Schicht 184 mit N-Typ-Ionen in einem Randbereich 192 angrenzend an die P + +-Schicht 186 gebildet, die die P-Leitfähigkeit der P Typ-Schicht 184 in dem Randbereich 192 ausgleichen, um einen neutralen oder intrinsischen Bereich 196 mit einer gewünschten negativen Abflachungskantenabschlusscharakteristik bereitzustellen. Die N-Typ-Ionen können beispielsweise Stickstoff (N), Phosphor (P) oder dergleichen sein. Der negative Abflachungskantenabschluss 178 wird dadurch an einer Schnittstelle des neutralen Bereichs 196 und einem Rest der P-Typ-Schicht 184gebildet. Insbesondere, gemäß einer Ausführungsform, werden Ionen in unterschiedliche Tiefen implantiert, die stufenweise ausgehend vom Ende des Randbereich 192 benachbart zu der P + +-Schicht zunehmen und sich nach außen fortsetzen, um die gewünschte Anzahl von Stufen und Steigung (α) für den negativen Abflachungskantenabschluss 178 bereitzustellen. 15 shows the PIN diode 176 with the negative bevel edge close 178 according to another embodiment of the present disclosure. According to this embodiment, the negative flattening edge termination becomes 178 by counterposition of the P-type layer 184 with N-type ions in a border area 192 adjacent to the P + + layer 186 formed, which is the P conductivity of the P type layer 184 in the border area 192 Balance to a neutral or intrinsic area 196 with a desired negative bevel edge termination characteristic. The N-type ions may be, for example, nitrogen ( N ), Phosphorus ( P ) or the like. The negative flattening edge closure 178 This will cause an interface of the neutral area 196 and a remainder of the P-type layer 184 educated. In particular, according to one embodiment, ions are implanted at different depths, which are stepped from the end of the edge region 192 increase adjacent to the P + + layer and continue outward to the desired number of stages and pitch (α) for the negative flattening edge termination 178 provide.

16 zeigt einen SiC U-Kanal-Metall-Oxid-Halbleiter-Feldeffekttransistor (UMOSFET) 198 mit einem negativen Abflachungskantenabschluss 200 gemäß einer Ausführungsform der vorliegenden Offenbarung. Wie dargestellt, weist der UMOSFET 198 ein N +-Substrat 202, eine N-Typ-Driftschicht 204 auf einer Oberfläche des Substrats 202, eine P-Basisschicht 206 auf einer Oberfläche der Driftschicht 204 gegenüber dem Substrat 202, P + Regionen 208 und 210 auf der Oberfläche der Basisschicht 206 gegenüber der Driftschicht 204 und N + Source-Bereiche 212 und 214 auf. Ein Gate-Kontakt 216 ist, wie gezeigt, in einem Graben gebildet, und ist durch einen Gate-Isolator 218 isoliert. Source-Kontakte 220 und 222 sind auf den Source-Bereichen 212 bzw. 214 angeordnet und ein Drain-Kontakt 224 ist auf einer Oberfläche des Substrats 202 gegenüber der Driftschicht 204 angeordnet. Bei dieser Ausführungsform ist der Abflachungskantenabschluss 200 ein mehrstufiger negativer Abflachungskantenabschluss wie der von 3. Als Folge des negativen Abflachungskantenabschlusseses 200 nähert sich eine Sperrspannung des UMOSFET 198 der Sperrspannung der idealen parallelebenen Vorrichtung an. 16 shows a SiC U-channel metal oxide semiconductor field effect transistor (UMOSFET) 198 With a negative flattening edge closure 200 according to an embodiment of the present disclosure. As shown, the UMOSFET 198 an N + substrate 202 , an N-type drift layer 204 on a surface of the substrate 202 , a P-base layer 206 on a surface of the drift layer 204 opposite the substrate 202 , P + regions 208 and 210 on the surface of the base layer 206 opposite the drift layer 204 and N + source regions 212 and 214 on. A gate contact 216 is, as shown, formed in a trench, and is through a gate insulator 218 isolated. Source contacts 220 and 222 are on the source areas 212 respectively. 214 arranged and a drain contact 224 is on a surface of the substrate 202 opposite the drift layer 204 arranged. In this embodiment, the flattening edge termination is 200 a multi-level negative flattening edge closure like that of 3 , As a result of the negative flattening edge closure 200 approaches a blocking voltage of the UMOSFET 198 the blocking voltage of the ideal parallel plane device.

17 zeigt den UMOSFET 198 mit dem negativen Abflachungskantenabschluss 200 gemäß einer anderen Ausführungsform der vorliegenden Offenbarung. Gemäß diesem Ausführungsbeispiel wird der negative Abflachungskantenabschluss 200 durch Gegendotierung mit N-Typ Ionen der P-Basisschicht 206 in einem Randbereich 226 benachbart zu dem P +-Bereich 208 und dem N +-Source-Bereich 212 gegenüber der Gate-Kontakt 216 gebildet, die die P-Leitfähigkeit der Basisschicht 206 im Randbereich 226 ausgleichen, um einen neutralen oder intrinsischen Bereich 230mit einer gewünschten Abflachungskantenabschlusscharakteristik bereitzustellen. Die N-Typ-Ionen können beispielsweise Stickstoff (N), Phosphor (P) oder dergleichen sein. Der negative Abflachungskantenabschluss 200 wird dadurch an einer Schnittstelle des neutralen Bereichs 230 und einen Rest der Basisschicht 206 gebildet. Insbesondere, gemäß einer Ausführungsform, werden Ionen in unterschiedliche Tiefen implantiert, die stufenweise ausgehend vom Ende des Randbereich 226 benachbart zu der P + +-Bereich 208 und dem N +-Source-Bereich 212 zunehmen und sich nach außen fortsetzen, um die gewünschte Anzahl von Stufen und Steigung (α) für den negativen Abflachungskantenabschluss 200 bereitzustellen. 17 shows the UMOSFET 198 with the negative bevel edge close 200 according to another embodiment of the present disclosure. According to this embodiment, the negative flattening edge termination becomes 200 by counterposition with N-type ions of the P base layer 206 in a border area 226 adjacent to the P + region 208 and the N + source area 212 opposite the gate contact 216 formed, which is the P conductivity of the base layer 206 at the edge 226 Balance to a neutral or intrinsic area 230 with a desired flattening edge termination characteristic. The N-type ions may be, for example, nitrogen ( N ), Phosphorus ( P ) or the like. The negative flattening edge closure 200 This will cause an interface of the neutral area 230 and a remainder of the base layer 206 educated. In particular, according to one embodiment, ions are implanted at different depths, which are stepped from the end of the edge region 226 adjacent to the P + + region 208 and the N + Source region 212 and continue outward to the desired number of steps and pitch (α) for the negative flattening edge termination 200 provide.

Schließlich ist anzumerken, dass die Anzahl der Stufen des mehrstufigen negativen Abflachungskantenabschlusses 46, 84, 110, 144, 178 und 200 der verschiedenen hier beschriebenen Vorrichtungen je nach der speziellen Implementierung variieren können. Einige beispielhafte Ausführungsformen des mehrstufigen negativen Abflachungskantenabschlusses 46, 84, 110, 144, 178 und 200 weisen zumindest 5 Stufen, mindestens 7 Stufen, mindestens 10 Stufen, mindestens 12 Stufen, mindestens 15 Stufen, mindestens 17 Stufen, mindestens 20 Stufen, eine Anzahl von Stufen in einem Bereich von und einschließlich 5 bis 20 Stufen, eine Anzahl von Stufen in einem Bereich von und einschließlich 10 bis 20 Stufen, eine Anzahl von Stufen in einem Bereich von und einschließlich 15 bis 20 Stufen, und eine Reihe von Stufen in einem Bereich von und einschließlich 10 bis 15 Stufen auf. Auch die Sperrspannungen der verschiedenen Vorrichtungen können in Abhängigkeit von der jeweiligen Implementierung variieren. Einige beispielhafte Ausführungsformen weisen eine Sperrspannung von wenigstens 10 kV, eine Sperrspannung von wenigstens 12 kV, eine Sperrspannung von wenigstens 15 kV, eine Sperrspannung von mindestens 17 kV, eine Sperrspannung von wenigstens 20 kV, ein Sperrspannung von mindestens 22 kV, eine Sperrspannung von mindestens 25 kV Sperrspannung in einem Bereich von und einschließlich 10 kV bis 25 kV, eine Sperrspannung in einem Bereich von und einschließlich 12 kV bis 25 kV, eine Sperrspannung in einem Bereich von und einschließlich 15 kV bis 25 kV, eine Sperrspannung in einem Bereich von und einschließlich 12 kV bis 20 kV, und eine Sperrspannung in einem Bereich von und einschließlich 12 kV bis 15 kV auf.Finally, it should be noted that the number of stages of the multi-level negative bevel edge closure 46 . 84 . 110 . 144 . 178 and 200 of the various devices described herein may vary depending on the particular implementation. Some example embodiments of the multi-level negative bevel edge termination 46 . 84 . 110 . 144 . 178 and 200 have at least 5 levels, at least 7 Steps, at least 10 Steps, at least 12 Steps, at least 15 Steps, at least 17 Steps, at least 20 Steps, a number of steps in a range of and including 5 to 20 Steps, a number of steps in a range of and including 10 to 20 Steps, a number of steps in a range of and including 15 to 20 Steps, and a series of steps in a range of and including 10 to 15 Steps up. Also, the blocking voltages of the various devices may vary depending on the particular implementation. Some exemplary embodiments have a blocking voltage of at least 10 kV, a blocking voltage of at least 12 kV, a blocking voltage of at least 15 kV, a blocking voltage of at least 17 kV, a blocking voltage of at least 20 kV, a blocking voltage of at least 22 kV, a blocking voltage of at least 25 kV blocking voltage in a range of and including 10 kV to 25 kV, a blocking voltage in a range of and including 12 kV to 25 kV, a blocking voltage in a range of and including 15 kV to 25 kV, a blocking voltage in a range of and including 12 kV to 20 kV, and reverse voltage ranging from and including 12 kV to 15 kV.

Unter erneuter Bezugnahme auf 2 ist die Durchlasskennlinie des hochspannungsfesten (z. B. ≥ 10 kV) Thyristors 44, und damit eines Durchlasswiderstands des Thyristors 44 eine Funktion der Ladungsträgerlebensdauer in der Drift-Schicht 54. Jedoch ist aufgrund der hohen Sperrspannung des Thyristors 44 die Driftschicht 54 relativ dick (z. B. so dick wie 160 Mikrometer oder mehr für eine Sperrspannung von bis zu 20 kV) und hochohmig. Die Ladungsträgerlebensdauer in der Driftschicht 54 ist in der Regel relativ kurz, was zu einem anderen als einem optimalen Durchlasswiderstand des Thyristors 44 führt. Die folgende Beschreibung beschreibt eine Anzahl von Ladungsträgerlebensdauer-Verbesserungstechniken, die verwendet werden können, um einen niedrigen Durchlasswiderstand bei hoher Sperrspannung bereitzustellen.Referring again to 2 is the transmission characteristic of the high-voltage resistant (eg ≥ 10 kV) thyristor 44 , and thus an on-resistance of the thyristor 44 a function of carrier lifetime in the drift layer 54 , However, due to the high blocking voltage of the thyristor 44 the drift layer 54 relatively thick (eg as thick as 160 microns or more for a reverse voltage of up to 20 kV) and high impedance. The carrier lifetime in the drift layer 54 is usually relatively short, resulting in a different than an optimal on-resistance of the thyristor 44 leads. The following description describes a number of carrier lifetime improvement techniques that can be used to provide low on-resistance with high reverse voltage.

Vor der Beschreibung der Ladungsträgerlebensdauer-Verbesserungstechniken kann eine kurze Analyse der Durchlasskennlinie des Thyristors 44 vorteilhaft sein. Als Beispiel, um die Durchlasskennlinie zu analysieren, kann der Thyristor 44 als PIN-Gleichrichter betrachtet werden. Wie in 18 gezeigt, sind die Elektronen-und Löcherkonzentrationen innerhalb der N-Basis und der P-Basisbereiche des herkömmlichen Thyristors (PNPN) eine Kettenverteilung gemäß der Analyse für den P-i-N-Gleichrichter, der in 19 gezeigt ist. Weil sowohl Elektronen als auch Löcher für den Stromtransport unter Hochniveau-Injektionsbedingungen für den Stromtransport zu Verfügung stehen, können der Gesamtdurchlassstromfluss JT und der spezifische Widerstand des Driftbereichs Rd, SP , aus der durchschnittliche Trägerdichte na in den Driftbereichen durch die Gleichungen (1) und (2) berechnet werden: J T = 2 ⋅ q ⋅ n a ⋅ d τ H L ( A / c m 2 )

Figure DE112013000866B4_0001
R d . S P = 2 ⋅ d q ⋅ ( μ n + μ p ) ⋅ n a ( Ω ⋅ c m 2 ) ,
Figure DE112013000866B4_0002
wobei τHL die Hochniveau-Trägerlebensdauer ist und d die Hälfte der Dicke der Driftschicht 54 ist. Umstellung der Gleichung (1) und dann Substituieren in Gleichung (2) gibt den spezifischen Widerstand der Driftschicht 54 in Gleichung (3) an: R d , S P = 4 ⋅ d 2 ( μ n + μ p ) ⋅ J T ⋅ τ H L ( Ω ⋅ c m 2 ) .
Figure DE112013000866B4_0003
 Before describing the carrier lifetime enhancement techniques, a brief analysis of the thyristor's conduction characteristic can be made 44 be beneficial. As an example, to analyze the transmission characteristic, the thyristor 44 be considered as a PIN rectifier. As in 18 The electron and hole concentrations within the N-base and the P-base regions of the conventional thyristor (PNPN) are shown to be distributed according to the analysis for the PiN rectifier disclosed in U.S. Pat 19 is shown. Because both electrons and holes are available for current transport under high-level injection conditions for current transport, the total forward current flow J T and the specific one Resistance of the drift region R d, SP , from the average carrier density n a in the drift regions are calculated by equations (1) and (2): J T = 2 ⋅ q ⋅ n a ⋅ d τ H L ( A / c m 2 )
Figure DE112013000866B4_0001
 R d , S P = 2 ⋅ d q ⋅ ( μ n + μ p ) ⋅ n a ( Ω ⋅ c m 2 ) .
Figure DE112013000866B4_0002
 where τ HL is the high level carrier lifetime and d is half the thickness of the drift layer 54. Conversion of equation (1) and then substituting into equation (2) gives the resistivity of drift layer 54 in equation (3): R d . S P = 4 ⋅ d 2 ( μ n + μ p ) ⋅ J T ⋅ τ H L ( Ω ⋅ c m 2 ) ,
Figure DE112013000866B4_0003

Ein Spannungsabfall VFM über die Driftschicht 54 ist dann durch die Gleichung (4) gegeben: V f M = J T ⋅ R d , S P = 4 ⋅ d 2 ( μ n + μ p ) ⋅ τ H L ( V ) .

Figure DE112013000866B4_0004
A voltage drop V FM over the drift layer 54 is then given by equation (4): V f M = J T ⋅ R d . S P = 4 ⋅ d 2 ( μ n + μ p ) ⋅ τ H L ( V ) ,
Figure DE112013000866B4_0004

Es ist deutlich in den Gleichungen (3) und (4) dargestellt, dass sowohl der spezifische Widerstand als auch der Spannungsabfall in der Driftschicht 54 bei zunehmender Verringerung der Trägerlebensdauer, was auch durch 20 belegt wird, wo eine höhere Lebensdauer eine höhere Trägerdichte in dem Driftbereich ergibt. Somit erlaubt das Leitfähigkeitsmodulationsphänomen bei hohem Injektionsniveau die Aufrechterhaltung eines geringen Spannungsabfall über der Driftschicht 54, was vorteilhaft für das Erhalten eines niedrigen Durchlassspannungsabfalls bei bipolaren Dioden und Transistoren ist.It is clearly shown in equations (3) and (4) that both the resistivity and the voltage drop in the drift layer 54 with increasing reduction of the carrier lifetime, which also by 20 is occupied, where a higher lifetime gives a higher carrier density in the drift region. Thus, the conductivity modulation phenomenon at high injection level allows maintenance of a small voltage drop across the drift layer 54 , which is advantageous for obtaining a low forward voltage drop in bipolar diodes and transistors.

Die 21A bis 21D veranschaulichen ein Verfahren zum Herstellen des Thyristors 44 der 2 unter Verwendung einer Anzahl von Trägerlebens-Verbesserungstechniken, die zu dem Thyristor 44 mit einem niedrigen Durchlasswiderstand gemäß einer Ausführungsform der vorliegenden Offenbarung führen. Wie in 21A gezeigt, beginnt der Prozess mit einer epitaktischen Struktur mit dem Substrat 48, der Injektionsschicht 50, der Feldstoppschicht 52, der Driftschicht 54, der Basisschicht 56 und einer zu ätzenden Schicht 62', um die Mesa-Anode 62 zu bilden. Als nächstes wird, wie in 21B gezeigt, die Schicht 62' geätzt, um die Mesa-Anode 62 zu bilden. Nach dem Ätzen der Schicht 62', um die Mesa-Anode 62 zu bilden, wird ein Oxidationsverfahren und ein anschließender Oxid-Entfernungsprozess durchgeführt. Das Oxidationsverfahren ist vorzugsweise ein Trockenoxidationsverfahren, bei dem die Struktur der 21B auf eine Temperatur in einem Bereich von und einschließlich 1200°C bis 1450°C für eine Dauer von 1 Stunde bis 15 Stunden erhitzt wird. Gemäß einer besonderen Ausführungsform wird das Trockenoxidationsverfahren durch Erhitzen der Struktur der 21B auf eine Temperatur von 1300°C für 5 Stunden durchgeführt. Das Oxid auf der Oberfläche der Struktur, das aus dem Trockenoxidationsprozess resultiert, wird dann entfernt. Dieser Trockenoxidationsprozess erhöht die Ladungsträgerlebensdauer, und insbesondere die Lebensdauer der Minoritätsträger der Driftschicht 54.The 21A to 21D illustrate a method of manufacturing the thyristor 44 of the 2 using a number of carrier life enhancement techniques related to the thyristor 44 with a low on resistance according to an embodiment of the present disclosure. As in 21A As shown, the process begins with an epitaxial structure with the substrate 48 , the injection layer 50 , the field stop layer 52 , the drift layer 54 , the base layer 56 and a layer to be etched 62 ' to the mesa anode 62 to build. Next, as in 21B shown the layer 62 ' etched to the mesa anode 62 to build. After etching the layer 62 ' to the mesa anode 62 to form an oxidation process and a subsequent oxide removal process is performed. The oxidation process is preferably a dry oxidation process in which the structure of the 21B is heated to a temperature in a range of and including 1200 ° C to 1450 ° C for a period of 1 hour to 15 hours. According to a particular embodiment, the dry oxidation process is achieved by heating the structure of the 21B carried out at a temperature of 1300 ° C for 5 hours. The oxide on the surface of the structure resulting from the dry oxidation process is then removed. This dry oxidation process increases the carrier lifetime, and especially the lifetime of the minority carriers of the drift layer 54 ,

Als nächstes wird der negative Abflachungskantenabschluss 46 geätzt oder auf andere Weise gebildet, und die Dotierungsmittel (z.B. N + Dotierungsmittel) in die Basisschicht 56 implantiert, um die Gate-Bereiche 58 und 60, wie in 21C dargestellt, zu bilden. Die implantierten Dotierungsmittel werden durch einen Temperprozess aktiviert. Der Temperprozess kann beispielsweise bei einer Temperatur von 1650°C für 30 Minuten durchgeführt werden. Man beachte jedoch, dass die Tempertemperatur und Dauer verändert werden können. Insbesondere kann der Temperprozess bei einer Temperatur im Bereich von und einschließlich 1500°C bis 2000°C und die Dauer 1 Minute bis 60 Minuten betragen. Vorzugsweise wird jedoch der Temperprozess bei einer Temperatur im Bereich von und einschließlich 1600°C bis 1800°C mit einer Dauer von 10 bis 30 Minuten durchgeführt. Ein Opferoxidationsprozess, gefolgt von einem Oxid-Entfernungsverfahren, wird dann durchgeführt, um Schäden an der Oberfläche der Struktur der 21C von der Implantationsfläche zu entfernen. Genauer gesagt, in einer besonderen Ausführungsform, wird die Struktur der 21C auf eine Temperatur von 1200°C für 2 Stunden erhitzt, gespült, auf eine Temperatur von 950°C für 2 Stunden erhitzt und anschließend wieder gespült. Es ist zu beachten, dass die Temperatur und Dauer des Erhitzens für diese Oxidationsverfahren variieren kann. Insbesondere die Opferoxidation wird bei einer Temperatur von 1150°C bis 1450°C mit einer Dauer von 1 Stunde bis 15 Stunden durchgeführt. Vorzugsweise wird jedoch der Opferoxidationsprozess bei einer Temperatur im Bereich von und einschließlich 1200°C bis 1300°C mit einer Dauer von 1 Stunde bis 5 Stunden durchgeführt. Als Folge des Temperprozesses, gefolgt von dem Opferoxidationsprozess, wird die Trägerlebensdauer in der Driftschicht 54 weiter verbessert. Schließlich werden die Anode, die Kathode und die Gate-Kontakte 64, 66, 68 und 70 wie in 21D dargestellt gebildet.Next is the negative flattening edge termination 46 etched or otherwise formed, and the dopants (eg, N + dopant) in the base layer 56 implanted to the gate areas 58 and 60 , as in 21C shown to form. The implanted dopants are activated by an annealing process. The tempering process can be carried out for example at a temperature of 1650 ° C for 30 minutes. Note, however, that the annealing temperature and duration can be changed. In particular, the annealing process may be at a temperature in the range of and including 1500 ° C to 2000 ° C and the duration 1 minute to 60 minutes. Preferably, however, the annealing process is carried out at a temperature in the range of and including 1600 ° C to 1800 ° C with a duration of 10 to 30 minutes. A sacrificial oxidation process, followed by an oxide removal process, is then performed to damage the surface of the structure 21C from the implantation area. More specifically, in a particular embodiment, the structure of the 21C heated to a temperature of 1200 ° C for 2 hours, rinsed, heated to a temperature of 950 ° C for 2 hours and then rinsed again. It should be noted that the temperature and duration of heating may vary for these oxidation processes. In particular, the sacrificial oxidation is carried out at a temperature of 1150 ° C to 1450 ° C with a duration of 1 hour to 15 hours. Preferably, however, the sacrificial oxidation process is carried out at a temperature in the range of and including 1200 ° C to 1300 ° C with a duration of 1 hour to 5 hours. As a result of the annealing process, followed by the sacrificial oxidation process, the carrier lifetime becomes in the drift layer 54 further improved. Finally, the anode, the cathode and the gate contacts 64 . 66 . 68 and 70 as in 21D shown formed.

Mit Hilfe der Trägerlebensdauer-Verbesserungstechniken in dem Verfahren der 21A bis 21D weist der Thyristor 44 sowohl eine hohe Sperrspannung als auch einen geringen Durchlasswiderstand auf. Gemäß einer Ausführungsform weist der Thyristor 44 eine Sperrspannung von mindestens 10 kV und einen differentiellen Durchlasswiderstand von weniger als 10 mΩ • cm2, bevorzugt von weniger als 7 mΩ • cm2 und besonders bevorzugt von weniger als 5 mΩ • cm2 auf. Gemäß einer Ausführungsform weist der Thyristor 44 eine Sperrspannung in einem Bereich von und einschließlich 10 kV bis 15 kV und einen differentiellen Durchlasswiderstand von weniger als 10 mΩ • cm2, bevorzugt von weniger als 7 mΩ • cm2 und besonders bevorzugt von weniger als 5 mΩ • cm2 auf. Gemäß einer anderen Ausführungsform weist der Thyristor 44 eine Sperrspannung von mindestens 10 kV oder im Bereich von 10 kV bis 15 kV und einen differentiellen Durchlasswiderstand im Bereich von 1 bis 10 mΩ • cm2 ,im Bereich von 3 bis 10 mΩ • cm2, im Bereich von 1 bis 7 mΩ • cm2, im Bereich von 3 bis 7 mΩ • cm2, im Bereich von 1 bis 5 mΩ • cm2 oder in dem Bereich von 3 bis 5 mΩ • cm2 auf. Gemäß einer anderen Ausführungsform weist der Thyristor 44 eine Sperrspannung von mindestens 15 kV und einen differentiellen Durchlasswiderstand von weniger als 15 mΩ • cm2, bevorzugt von weniger als mΩ • cm2 und besonders bevorzugt von weniger als 7 mΩ • cm2 auf. Gemäß einer anderen Ausführungsform weist der Thyristor 44 eine Sperrspannung in einem Bereich von und einschließlich 15 kV bis 20 kV und einen differenziellen Durchlasswiderstand von weniger als 15 mΩ • cm2, bevorzugt von weniger als mΩ • cm2 und besonders bevorzugt von weniger als 7 mΩ • cm2 auf. Gemäß einer anderen Ausführungsform weist der Thyristor 44 eine Sperrspannung von mindestens 15 kV oder im Bereich von 15 kV bis 20 kV und einen differenziellen Durchlasswiderstand im Bereich von 1 bis 15 mΩ • cm2, im Bereich von 3 bis 15 mΩ • cm2, im Bereich von 1 bis 10 mΩ • cm2, im Bereich von 3 bis 10 mΩ • cm2, im Bereich von 1 bis 7 mΩ • cm2 oder in dem Bereich von 3 bis 7 mΩ • cm2 auf. Gemäß einer anderen Ausführungsform weist der Thyristor 44 eine Sperrspannung von mindestens 20 kV und einen differentiellen Durchlasswiderstand von weniger als 20 mΩ • cm2, bevorzugt weniger als 15 mΩ • cm2 und besonders bevorzugt von weniger als 10 mΩ • cm2 auf. Gemäß einer anderen Ausführungsform weist der Thyristor 44 eine Sperrspannung in einem Bereich von und einschließlich 20 kV bis 25 kV und einen differentiellen Durchlasswiderstand von weniger als 20 mΩ • cm2, bevorzugt von weniger als 15 mΩ • cm2 und besonders bevorzugt von weniger als 10 m mΩ • cm2 auf. Gemäß einer anderen Ausführungsform weist der Thyristor 44 eine Sperrspannung von mindestens 20 kV oder im Bereich von 20 kV bis 25 kV und einen differentiellen Durchlasswiderstand im Bereich von 1 bis 20 mΩ • cm2, im Bereich von 3 bis 20 • mΩ • cm2, im Bereich von 7 bis 20 mΩ • cm2, im Bereich von 1 bis 15 mΩ • cm2, im Bereich von 3 bis 15 mΩ • cm2, im Bereich von 7 bis 20 mΩ • cm2, im Bereich von 1 bis 10 mΩ • cm2, im Bereich von 3 bis 10 mΩ • cm2 oder im Bereich von 7 bis 10 mΩ • cm2 auf.With the aid of the carrier lifetime improvement techniques in the process of 21A to 21D indicates the thyristor 44 both a high reverse voltage and a low on resistance. According to one embodiment, the thyristor 44 a reverse voltage of at least 10 kV and a differential on-resistance of less than 10 mΩ • cm 2 , preferably less than 7 mΩ • cm 2 and more preferably less than 5 mΩ • cm 2 . According to one embodiment, the thyristor 44 a blocking voltage in a range of and including 10 kV to 15 kV and a differential on-resistance of less than 10 mΩ • cm 2 , preferably less than 7 mΩ • cm 2 and more preferably less than 5 mΩ • cm 2 . According to another embodiment, the thyristor 44 a reverse voltage of at least 10 kV or in the range of 10 kV to 15 kV and a differential on-resistance in the range of 1 to 10 mΩ • cm 2 , in the range of 3 to 10 mΩ • cm 2 , in the range of 1 to 7 mΩ • cm 2 , in the range of 3 to 7 mΩ • cm 2 , in the range of 1 to 5 mΩ • cm 2 or in the range of 3 to 5 mΩ • cm 2 . According to another embodiment, the thyristor 44 a reverse voltage of at least 15 kV and a differential on-resistance of less than 15 mΩ • cm 2 , preferably less than mΩ • cm 2, and more preferably less than 7 mΩ • cm 2 . According to another embodiment, the thyristor 44 a reverse voltage in a range of and including 15kV to 20kV and a differential on-resistance of less than 15mΩ • cm 2 , preferably less than mΩ • cm 2 and more preferably less than 7mΩ • cm 2 . According to another embodiment, the thyristor 44 a blocking voltage of at least 15 kV or in the range of 15 kV to 20 kV and a differential resistance in the range of 1 to 15 mΩ • cm 2 , in the range of 3 to 15 mΩ • cm 2 , in the range of 1 to 10 mΩ • cm 2 , in the range of 3 to 10 mΩ • cm 2 , in the range of 1 to 7 mΩ • cm 2 or in the range of 3 to 7 mΩ • cm 2 . According to another embodiment, the thyristor 44 a reverse voltage of at least 20 kV and a differential on-resistance of less than 20 mΩ • cm 2 , preferably less than 15 mΩ • cm 2 and more preferably less than 10 mΩ • cm 2 . According to another embodiment, the thyristor 44 a reverse voltage in a range of and including 20 kV to 25 kV and a differential on-resistance of less than 20 mΩ • cm 2 , preferably less than 15 mΩ • cm 2 and more preferably less than 10 m mΩ • cm 2 . According to another embodiment, the thyristor 44 a blocking voltage of at least 20 kV or in the range of 20 kV to 25 kV and a differential resistance in the range of 1 to 20 mΩ • cm 2 , in the range of 3 to 20 • mΩ • cm 2 , in the range of 7 to 20 mΩ • cm 2 , in the range of 1 to 15 mΩ • cm 2 , in the range of 3 to 15 mΩ • cm 2 , in the range of 7 to 20 mΩ • cm 2 , in the range of 1 to 10 mΩ • cm 2 , in the range of 3 to 10 mΩ • cm 2 or in the range of 7 to 10 mΩ • cm 2 .

Mit Hilfe der Trägerlebensdauer-Verbesserungstechniken kann die Driftschicht 54 des Thyristors 44 dicker sein, und somit eine höhere Sperrspannung bereitstellen, während ein geeigneter Durchlasswiderstand beigehalten werden kann. Zum Beispiel kann die Driftschicht 54 eine Dicke von mehr als 80 µm, eine Dicke von mehr als 100 µm, eine Dicke von mehr als 120 µm, eine Dicke von mehr als 140 µm, eine Dicke von mehr als 160 µm, eine Dicke im Bereich von und einschließlich 80 µm bis 200 µm, eine Dicke im Bereich von und einschließlich 80 µm bis 160 µm, eine Dicke im Bereich von und einschließlich 100 µm bis 200 µm, eine Dicke im Bereich von und einschließlich 100 µm bis 160 µm, eine Dicke in dem Bereich von und einschließlich 140 µm bis 200 µm, oder eine Dicke im Bereich von und einschließlich 140 µm bis 160 µm, oder eine Dicke im Bereich von einschließlich 160 µm bis 200 µm aufweisen. Jedoch können auch andere Dicken, abhängig von der gewünschten Sperrspannung und der speziellen Ausführung, verwendet werden.By means of the carrier lifetime enhancement techniques, the drift layer 54 of the thyristor 44 thicker, and thus provide a higher reverse voltage, while a suitable on-resistance can be maintained. For example, the drift layer 54 a thickness of more than 80 μm, a thickness of more than 100 μm, a thickness of more than 120 μm, a thickness of more than 140 μm, a thickness of more than 160 μm, a thickness in the range of and including 80 μm to 200 μm, a thickness in the range of and including 80 μm to 160 μm, a thickness in the range of and including 100 μm to 200 μm, a thickness in the range of and including 100 μm to 160 μm, a thickness in the range of and including 140 microns to 200 microns, or have a thickness in the range of and including 140 microns to 160 microns, or a thickness in the range of 160 microns to 200 microns inclusive. However, other thicknesses may be used, depending on the desired blocking voltage and the particular design.

Die 22A bis 22C veranschaulichen Ergebnisse von Ladungsträgerlebensdauer-Messungen für eine Reihe von beispielhaften Thyristoren 44, hergestellt nach dem Verfahren der 21A bis 21D. Insbesondere zeigt 22A eine Durchschnittsträgerlebensdauer-Messung, eine median Trägerlebensdauermessung, eine minimale Trägerlebensdauermessung, eine maximale Ladungsträgerlebensdauer und eine Abweichung von der Trägerlebensdauermaßnahmen für eine Vielzahl von Strukturen, wie der von 21A. In diesem Beispiel ist die Driftschicht 54 eine 90 µm dicke p-Typ-SiC-Material-Schicht und hat ein Dotierungsniveau kleiner 2×1014 cm-3. 22B zeigt ähnliche Trägerlebensdauer-Messungen nach dem Ätzen der Mesa-Anode 62 und der Durchführung einer Trockenoxidation bei einer Temperatur von 1300 ° C für 5 Stunden. Wie gezeigt, ist nach der Durchführung des Trockenoxidationsverfahrens die Ladungsträgerlebensdauer deutlich erhöht. Schließlich zeigt 22C die Trägerlebensdauer-Messungen nach dem Ätzen des negativen Abflachungskantenabschluss 46, Implantieren der Gate-Bereiche 58 und 60 und Durchführen des Opferoxidationsprozesses. In diesem speziellen Beispiel weist der Opferoxidationsprozess die Schritte Erhitzen auf eine Temperatur von 1200°C für 2 Stunden, Spülen, Erhitzen auf eine Temperatur von 950°C für 2 Stunden und dann nochmals Spülen auf. Wie dargestellt, erhöht das Implantattempern, gefolgt von dem Opferoxidationsprozess, weiter die Ladungsträgerlebensdauer in der Driftschicht 54.The 22A to 22C illustrate results of carrier lifetime measurements for a number of exemplary thyristors 44 , prepared according to the method of 21A to 21D , In particular shows 22A average carrier lifetime measurement, median carrier lifetime measurement, minimum carrier lifetime measurement, maximum carrier lifetime and deviation from carrier lifetime measures for a variety of structures, such as those of 21A , In this example, the drift layer is 54 a 90 μm thick p-type SiC material layer and has a doping level of less than 2 × 10 14 cm -3 . 22B shows similar carrier lifetime measurements after etching the mesa anode 62 and carrying out a dry oxidation at a temperature of 1300 ° C for 5 hours. As shown, after carrying out the dry oxidation process, the carrier lifetime is significantly increased. Finally shows 22C the carrier lifetime measurements after etching the negative flattening edge termination 46 , Implant the gate areas 58 and 60 and performing the victim oxidation process. In this particular example, the sacrificial oxidation process includes the steps of heating to a temperature of 1200 ° C for 2 hours, rinsing, heating to a temperature of 950 ° C for 2 hours and then rinsing again. As shown, implant annealing followed by the sacrificial oxidation process further increases carrier lifetime in the drift layer 54 ,

23 zeigt graphisch den Durchlasswiderstand eines Beispiels des Thyristors 44 mit einer Sperrspannung von wenigstens 10 kV, der mit den oben beschriebenen Trägerlebens-Verbesserungstechniken hergestellt wurde. Wie dargestellt, ist in diesem Beispiel der differentielle Durchlasswiderstand kleiner als 5 mΩ • cm2 bei einer Stromdichte von 100 A/cm2 (z. B. Hochniveau-Injektionszustand) durch verbesserte Ladungsträgerlebensdauer. Insbesondere bei Gehäusetemperaturen von weniger als 100°C beträgt der differenzielle Durchlasswiderstand etwa 4 mΩ • cm2. 23 shows graphically the on resistance of an example of the thyristor 44 with a reverse voltage of at least 10 kV, which was fabricated with the carrier life improvement techniques described above. As shown, in this example, the differential on-state resistance is less than 5 mΩ · cm 2 at a current density of 100 A / cm 2 (eg, high-level injection state) due to improved carrier lifetime. In particular, at housing temperatures of less than 100 ° C, the differential on-resistance is about 4 mΩ • cm 2 .

Während die Trägerlebensdauer-Verbesserungstechniken zuvor in Bezug auf den Thyristor 44 beschrieben wurden, können die Trägerlebensdauer-Verbesserungstechniken für jede Halbleitervorrichtung verwendet werden, insbesondere für jede Art von SiC-Halbleitervorrichtung, dass sind bipolare (d.h. Verwendung von sowohl Elektronen als auch Löchern zur Leitung). Beispielsweise können zusätzlich zu den Thyristor 44 der 2 und 6 die Trägerlebensdauer-Verbesserungstechniken bei der Herstellung des BJT 82 der 8 und 9, des IGBTs 108 und 142 der 10, 11, 12 und 13 und der PIN-Diode 176 der 14 und 15 verwendet werden, um ähnliche Durchlasswiderstandsverbesserungen zu erreichen.While the carrier lifetime enhancement techniques previously related to the thyristor 44 For example, the carrier lifetime enhancement techniques may be used for any semiconductor device, particularly any type of SiC semiconductor device, that is, bipolar (ie, using both electron and hole for conduction). For example, in addition to the thyristor 44 of the 2 and 6 the carrier lifetime improvement techniques in making the BJT 82 of the 8th and 9 , the IGBT 108 and 142 of the 10 . 11 . 12 and 13 and the PIN diode 176 of the 14 and 15 can be used to achieve similar on-resistance improvements.

Insbesondere bei der Herstellung des BJT 82 kann das oben beschriebene Oxidationsverfahren nach dem Ätzen der Mesa-Anode 62 des Thyristors 44 nach dem Ätzen des Mesa-Emitters durchgeführt werden. Ebenso können das Implantattempern und der Opferoxidationsprozess nach dem Ätzen oder anderweitiges Formen des negativen Abflachungskantenabschlusses 84 und das Implantieren der Basiszone 92 durchgeführt werden. Auf diese Weise wird die Trägerlebensdauer in der Driftschicht 88 verbessert, was wiederum den Durchlasswiderstand des BJTs 82 herabsetzt.Especially in the production of the BJT 82 For example, the oxidation process described above may be after etching the mesa anode 62 of the thyristor 44 after etching the mesa emitter. Likewise, the implant anneal and the sacrificial oxidation process may be after etching or otherwise forming the negative bevel edge termination 84 and implanting the base zone 92 be performed. In this way, the carrier lifetime becomes in the drift layer 88 which in turn improves the on-resistance of the BJT 82 decreases.

In ähnlicher Weise kann bei der Herstellung des IGBT 108 das Oxidationsverfahren wie oben beschrieben nach dem Ätzen der Mesa-Anode 62 des Thyristors 44 nach dem Ätzen des Gate-Grabens durchgeführt werden. In ähnlicher Weise kann das Implantattempern und der Opferoxidationsprozess nach dem Ätzen oder anderweitiges Formen des negativen Abflachungskantenabschlusses 110 und Implantieren der P +-Bereiche 118 und 120 und der Emitter-Bereiche 122 und 124 durchgeführt werden. Auf diese Weise wird die Trägerlebensdauer in der Driftschicht 114 verbessert, was wiederum den Durchlasswiderstand des BJTs 82 herabsetzt Ebenso können die Trägerlebensdauertechniken für den IGBT 142 der 12 und 13 verwendet werden.Similarly, in the manufacture of the IGBT 108 the oxidation method as described above after etching the mesa anode 62 of the thyristor 44 after etching the gate trench. Similarly, the implant annealing and sacrificial oxidation process may be after etching or otherwise forming the negative bevel edge termination 110 and implanting the P + regions 118 and 120 and the emitter areas 122 and 124 be performed. In this way, the carrier lifetime becomes in the drift layer 114 which in turn improves the on-resistance of the BJT 82 Likewise, the vehicle lifespan techniques for the IGBT 142 of the 12 and 13 be used.

Schließlich kann bei der Herstellung der PIN-Diode 176 der 14 und 15 das oben beschriebene Oxidationsverfahren nach dem Ätzen der Mesa-Anode 62 des Thyristors 44 nach dem Ätzen der p-Schicht 184 und der p+ +-Schicht 186 durchgeführt werden. Ebenso können das Implantattempern und der Opferoxidationsprozess nach der Implantation der P-Typ-Schicht 184 durchgeführt werden, um den negativen Abflachungskantenabschluss 178 in der Ausführungsform von 15 zu bilden. Auf diese Weise ist die Trägerlebensdauer in der N-Driftschicht 182 verbessert, was wiederum den Durchlasswiderstand der PIN-Diode 176 herabsetzt.Finally, in the manufacture of the PIN diode 176 of the 14 and 15 the oxidation method described above after etching the mesa anode 62 of the thyristor 44 after etching the p-layer 184 and the p + + layer 186 be performed. Likewise, the implant annealing and the sacrificial oxidation process may be after implantation of the P-type layer 184 performed to the negative flattening edge closure 178 in the embodiment of 15 to build. In this way, the carrier lifetime is in the N-drift layer 182 improved, which in turn reduces the on-resistance of the PIN diode 176 decreases.

Claims (21)

Siliciumkarbid (SiC)-Halbleitervorrichtung, die einen mehrstufigen negativen Abflachungskantenabschluss, der sich einer glatten Steigung annähernd ausgebildet ist, aufweist, mit einer Sperrspannung von wenigstens 10 Kilovolt (kV) und einem Durchlasswiderstand von weniger als 10 Milliohm-Quadratzentimeter (mΩ • cm2).A silicon carbide (SiC) semiconductor device having a multi-stage negative bevel edge termination that approximates a smooth slope, having a reverse bias voltage of at least 10 kilovolts (kV) and an on-resistance of less than 10 milliohm square centimeters (mΩ • cm 2 ) , SiC-Halbleitervorrichtung nach Anspruch 1, wobei der Durchlasswiderstand ein differenzieller Druchlasswiderstand ist.SiC semiconductor device according to Claim 1 , wherein the on resistance is a differential druchlass resistor. SiC-Halbleitervorrichtung nach Anspruch 1 oder 2, wobei die SiC-Halbleitervorrichtung eine aus der folgenden Gruppe ist: Thyristor, Bipolartransistor mit isolierter Gate-Elektrode (IGBT) und PIN-Diode.SiC semiconductor device according to Claim 1 or 2 wherein the SiC semiconductor device is one of the following group: thyristor, insulated gate bipolar transistor (IGBT), and PIN diode. SiC-Halbleitervorrichtung nach einem der vorstehenden Ansprüche, wobei die Sperrspannung in einem Bereich von und einschließlich 10kV bis 15 kV liegt.A SiC semiconductor device according to any one of the preceding claims, wherein the reverse voltage is in a range of and including 10kV to 15kV. SiC-Halbleitervorrichtung nach einem der Ansprüche 2 bis 4, wobei der Durchlasswiderstand kleiner als 5 mΩ • cm2 istSiC semiconductor device according to any one of Claims 2 to 4 , wherein the on-resistance is less than 5 mΩ • cm 2 SiC-Halbleitervorrichtung nach Anspruch 1, wobei der mehrstufige Abflachungskantenabschluss wenigstens fünf Stufen, wenigstens zehn Stufen oder wenigstens fünfzehn Stufen aufweist.SiC semiconductor device according to Claim 1 wherein the multi-level flattening edge termination comprises at least five stages, at least ten stages, or at least fifteen stages. SiC-Halbleitervorrichtung nach Anspruch 1, wobei die Sperrspannung der SiC-Halbleitervorrichtung in einem Bereich von und einschließlich 10 kV bis 25 kV liegt, wobei die Sperrspannung der SiC-Halbleitervorrichtung insbesondere in einem Bereich von und einschließlich 12 kV bis 25 kV liegt.SiC semiconductor device according to Claim 1 , wherein the reverse voltage of the SiC semiconductor device is in a range of and including 10 kV to 25 kV, wherein the reverse voltage of the SiC semiconductor device is in particular in a range of and including 12 kV to 25 kV. SiC-Halbleitervorrichtung nach Anspruch 1, wobei ein Neigungswinkel des mehrstufigen negativen Abflachungskantenabschluss kleiner oder gleich 15 Grad ist.SiC semiconductor device according to Claim 1 wherein an inclination angle of the multi-level negative flattening edge termination is less than or equal to 15 degrees. SIC- Halbleitervorrichtung nach Ansopruch 1, wobei die SiC-Halbleitervorrichtung ein Thyristor ist mit: einem Substrat eines ersten Leitfähigkeitstyps; einer Driftschicht eines zweiten Leitfähigkeitstyps auf einer Oberfläche des Substrats; einer Basisschicht des ersten Leitfähigkeitstyps auf einer Oberfläche der Driftschicht gegenüber dem Substrat; einer Mesa-Anode des zweiten Leitfähigkeitstyps auf einer Oberfläche der Basisschicht gegenüber der Driftschicht; und einem Gate-Bereich, gebildet in der Oberfläche der Basisschicht; wobei der mehrstufige negative Abflachungskantenabschluss in der Basisschicht benachbart zu dem Gate-Bereich gegenüber der Mesa-Anode gebildet ist.An SIC semiconductor device according to claim 1, wherein the SiC semiconductor device is a thyristor comprising: a substrate of a first conductivity type; a drift layer of a second conductivity type on a surface of the substrate; a base layer of the first conductivity type on a surface of the drift layer opposite to the substrate; a mesa anode of the second conductivity type on a surface of the base layer opposite to the drift layer; and a gate region formed in the surface of the base layer; wherein the multi-level negative flute edge termination in the base layer is formed adjacent to the gate region opposite the mesa anode. SiC-Halbleitervorrichtung nach Anspruch 1, wobei die SiC-Halbleitervorrichtung ein Bipolartransistor (BJT) ist mit: einem Substrat eines ersten Leitfähigkeitstyps; einer Driftschicht des ersten Leitfähigkeitstyps auf einer Oberfläche des Substrats; einer Basisschicht eines zweiten Leitfähigkeitstyps, gebildet auf einer Oberfläche der Driftschicht gegenüber dem Substrat; einem Basisbereich des zweiten Leitfähigkeitstyps, gebildet in einer Oberfläche der Basisschicht gegenüber der Driftschicht; und einem Mesa-Emitter auf der Oberfläche der Basisschicht gegenüber der Driftschicht und benachbart zu dem Basisbereich; wobei der mehrstufige Abflachungskantenabschluss in der Basisschicht benachbart zu dem Basisbereich gegenüber dem Mesa-Emitter ausgebildet ist.SiC semiconductor device according to Claim 1 wherein the SiC semiconductor device is a bipolar transistor (BJT) comprising: a substrate of a first conductivity type; a drift layer of the first conductivity type on a surface of the substrate; a base layer of a second conductivity type formed on a surface of the drift layer opposite to the substrate; a base region of the second conductivity type formed in a surface of the base layer opposite to the drift layer; and a mesa emitter on the surface of the base layer opposite the drift layer and adjacent to the base region; wherein the multi-level flattening edge termination in the base layer is formed adjacent to the base region opposite to the mesa emitter. SiC-Halbleitervorrichtung nach Anspruch 1, wobei die SiC-Halbleitervorrichtung ein Bipolartransistor (BJT) ist mit: einem Substrat eines ersten Leitfähigkeitstyps; einer Driftschicht eines zweiten Leitfähigkeitstyps auf einer Oberfläche des Substrats; einer Basisschicht des ersten Leitfähigkeitstyps auf einer Oberfläche der Driftschicht gegenüber dem Substrat; einer Emitter-Region des zweiten Leitfähigkeitstyps auf einer Oberfläche der Basisschicht gegenüber der Driftschicht; und einem Gate-Graben, gebildet in einer Oberfläche des BJT benachbart zu der Emitter-Region und sich in die Driftschicht erstreckend; wobei der mehrstufige Abflachungskantenabschluss in der Basisschicht benachbart zu der Emitter-Region gegenüber dem Gate-Graben gebildet ist.SiC semiconductor device according to Claim 1 wherein the SiC semiconductor device is a bipolar transistor (BJT) comprising: a substrate of a first conductivity type; a drift layer of a second conductivity type on a surface of the substrate; a base layer of the first conductivity type on a surface of the drift layer opposite to the substrate; an emitter region of the second conductivity type on a surface of the base layer opposite to the drift layer; and a gate trench formed in a surface of the BJT adjacent to the emitter region and extending into the drift layer; wherein the multi-level flattening edge termination in the base layer is adjacent to the emitter region opposite the gate trench. SiC-Halbleitervorrichtung nach Anspruch 1, wobei die SiC-Halbleitervorrichtung eine PIN-Diode ist mit: einem Substrat eines ersten Leitfähigkeitstyps; einer Driftschicht des ersten Leitfähigkeitstyps auf einer Oberfläche des Substrats; einer Halbleiterschicht eines zweiten Leitfähigkeitstyps auf einer Oberfläche der Driftschicht gegenüber dem Substrat; einer Mesa-Anode auf einer Oberfläche der Halbleiterschicht des zweiten Leitfähigkeitstyps entgegengesetzt zu der Driftschicht; einem Anodenkontakt auf einer Oberfläche der Mesa-Anode gegenüber der Driftschicht; und einem Kathodenkontakt auf einer Oberfläche des Substrats gegenüber der Driftschicht; wobei der mehrstufige Abflachungskantenabschluss in der Halbleiterschicht des zweiten Leitfähigkeitstyps benachbart zu der Mesa-Anode ausgebildet ist.SiC semiconductor device according to Claim 1 wherein the SiC semiconductor device is a PIN diode comprising: a substrate of a first conductivity type; a drift layer of the first conductivity type on a surface of the substrate; a semiconductor layer of a second conductivity type on a surface of the drift layer opposite to the substrate; a mesa anode on a surface of the semiconductor layer of the second conductivity type opposite to the drift layer; an anode contact on a surface of the mesa anode opposite the drift layer; and a cathode contact on a surface of the substrate opposite the drift layer; wherein the multi-stage flattening edge termination is formed in the second conductivity type semiconductor layer adjacent to the mesa anode. SiC-Halbleitervorrichtung nach einem der vorstehenden Ansprüche, wobei die SiC-Halbleitervorrichtung ein Bipolartransistor (BJT) istA SiC semiconductor device according to any one of the preceding claims, wherein the SiC semiconductor device is a bipolar transistor (BJT) Siliciumkarbid (SiC)-Halbleitervorrichtung, die einen mehrstufigen negativen Abflachungskantenabschluss, der sich einer glatten Steigung annähernd ausgebildet ist, aufweist, mit einer Sperrspannung von wenigstens 15 Kilovolt (kV) und einem Durchlasswiderstand von weniger als 15 Milliohm-Quadratzentimeter (mΩ • cm2).A silicon carbide (SiC) semiconductor device having a multi-level negative bevel edge termination that approximates a smooth slope, having a reverse voltage of at least 15 kilovolts (kV) and an on-resistance of less than 15 milliohm square centimeters (mΩ • cm 2 ) , SiC-Halbleitervorrichtung nach Anspruch 14, wobei der Durchlasswiderstand ein differenzieller Durchlasswiderstand ist.SiC semiconductor device according to Claim 14 wherein the on-resistance is a differential on-resistance. SiC-Halbleitervorrichtung nach Anspruch 15, wobei der differentielle Durchlasswiderstand kleiner als 7 mΩ • cm2 istSiC semiconductor device according to Claim 15 , wherein the differential on-state resistance is less than 7mΩ • cm 2 SiC-Halbleitervorrichtung nach Anspruch 14-16, wobei die Sperrspannung in einem Bereich von und einschließlich 15 kV und 20 kV liegt.SiC semiconductor device according to Claim 14 - 16 , wherein the reverse voltage is in a range of and including 15 kV and 20 kV. Siliciumkarbid (SiC)-Halbleitervorrichtung, die einen mehrstufigen negativen Abflachungskantenabschluss, der sich einer glatten Steigung annähernd ausgebildet ist, aufweist, mit einer Sperrspannung von wenigstens 20 Kilovolt (kV) und einem Durchlasswiderstand von weniger als 20 Milliohm-Quadratzentimeter (mΩ • cm2).A silicon carbide (SiC) semiconductor device having a multi-stage negative bevel edge termination that approximates a smooth slope, having a reverse bias voltage of at least 20 kilovolts (kV) and an on-resistance of less than 20 milliohm square centimeters (mΩ • cm 2 ) , SiC-Halbleitervorrichtung nach Anspruch 18, wobei der Durchlasswiderstand ein differenzieller Druchlasswiderstand ist.SiC semiconductor device according to Claim 18 , wherein the on resistance is a differential druchlass resistor. SiC-Halbleitervorrichtung nach einem der Ansprüche 18-19, wobei die Sperrspannung in einem Bereich von und einschließlich 20 kV bis 25 kV liegt.SiC semiconductor device according to any one of Claims 18 - 19 , wherein the reverse voltage is in a range of and including 20 kV to 25 kV. SiC-Halbleitervorrichtung nach einem der Ansprüche 19 oder 20, wobei der Durchlasswiderstand kleiner als 10 mΩ • cm2 istSiC semiconductor device according to any one of Claims 19 or 20 , where the on-resistance is less than 10 mΩ • cm 2
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