DE112011104526T5 - Hierarchical Dram Detection - Google Patents

Hierarchical Dram Detection Download PDF

Info

Publication number
DE112011104526T5
DE112011104526T5 DE112011104526T DE112011104526T DE112011104526T5 DE 112011104526 T5 DE112011104526 T5 DE 112011104526T5 DE 112011104526 T DE112011104526 T DE 112011104526T DE 112011104526 T DE112011104526 T DE 112011104526T DE 112011104526 T5 DE112011104526 T5 DE 112011104526T5
Authority
DE
Germany
Prior art keywords
local
gbls
global
bitlines
sense amplifier
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE112011104526T
Other languages
German (de)
Other versions
DE112011104526B4 (en
Inventor
Meterelliyoz Mesut
Dinesh Somasekhar
Kevin Zhang
Gunjan Pandya
Fatih Hamzeoglu
Balaji Srinivasan
Swaroop Ghosh
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of DE112011104526T5 publication Critical patent/DE112011104526T5/en
Application granted granted Critical
Publication of DE112011104526B4 publication Critical patent/DE112011104526B4/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out

Abstract

Eine Vorrichtung und ein Verfahren zur hierarchischen DRAM-Detektion, die mit lokalen Bitleitungspaaren und globalen Bitleitungen arbeiten. Eine Wortleitung wählt die Zellen in einem Cluster von Detektionsverstärkern, wobei jeder der Verstärker einem Paar Bitleitungen zugeordnet ist. Eine der lokalen Bitleitungen wird zum Koppeln an globale Bitleitungen und einen globalen Detektionsverstärker ausgewählt. Es sind Cluster in mehreren Subarrays angeordnet, die eine Bank mit den globalen Bitleitungen bilden, die sich von jeder der Bänke zu dem globalen Detektionsverstärker erstrecken.An apparatus and method for hierarchical DRAM detection that work with local bitline pairs and global bitlines. A wordline selects the cells in a cluster of sense amplifiers, each of the amplifiers being associated with a pair of bitlines. One of the local bitlines is selected for coupling to global bitlines and a global sense amplifier. Clusters are arranged in multiple sub-arrays that form a bank of global bitlines extending from each of the banks to the global sense amplifier.

Description

GEBIET DER ERFINDUNGFIELD OF THE INVENTION

Die Erfindung betrifft das Gebiet der dynamischen Direktzugriffsspeicher (Dynamic Random Access Memories, DRAMs) und insbesondere das Detektieren von Binärzuständen in diesen Speichern.The invention relates to the field of Dynamic Random Access Memories (DRAMs), and more particularly to the detection of binary states in these memories.

HINTERGRUND DER ERFINDUNGBACKGROUND OF THE INVENTION

Typische massenproduzierte DRAMs favorisieren eine Architektur im Seitenstil, die einen schnelleren Zugriff auf sequenziell adressierbare Speicherpositionen gestattet. Ein Beispiel einer favorisierten Architektur (Synchronspeichervorrichtung) ist im US-Patent 5,995,443 beschrieben.Typical mass produced DRAMs favor a page style architecture that allows faster access to sequentially addressable memory locations. An example of a favored architecture (sync storage device) is in U.S. Patent 5,995,443 described.

Andere Architekturen werden speziell in DRAMs verwendet, wo der Speicher eingebettet ist oder dafür verwendet wird, eine Spezialanwendung zu unterstützen, wie zum Beispiel Caching oder Grafik. Ein Beispiel ist im US-Patent 5,544,306 beschrieben.Other architectures are used specifically in DRAMs where the memory is embedded or used to support a specialized application, such as caching or graphics. An example is in U.S. Patent 5,544,306 described.

KURZE BESCHREIBUNG DER ZEICHNUNGENBRIEF DESCRIPTION OF THE DRAWINGS

1 ist ein Blockschaubild, das eine Anordnung von Subarrays, globalen Bitleitungen (GBLs) und einen globalen Detektions- und E/A-Schaltkreis zeigt. 1 Figure 12 is a block diagram showing an array of subarrays, global bitlines (GBLs), and global detection and I / O circuitry.

2 ist ein Blockschaubild, das ein einzelnes Cluster von lokalen Detektionsverstärkern veranschaulicht, wie sie in jedem der Subarrays von 1 angeordnet sind. 2 FIG. 12 is a block diagram illustrating a single cluster of local detection amplifiers as found in each of the subarrays of FIG 1 are arranged.

3 ist ein Schaltbild eines einzelnen Subarray-Detektionsverstärkers (lokaler Detektionsverstärker) und seiner zugeordneten Bitleitungen und Wortleitungen sowie seines zugeordneten Vorladeschaltkreises und Ausgleichsschaltkreises. 3 Figure 12 is a circuit diagram of a single subarray detection amplifier (local sense amplifier) and its associated bitlines and wordlines, as well as its associated precharge circuit and equalizer circuit.

4 ist ein Schaltbild eines globalen Detektionsschaltkreises, Schreibpuffers und Eingabe/Ausgabe(E/A)-Schaltkreises. 4 Figure 12 is a circuit diagram of a global detection circuit, write buffer and input / output (I / O) circuit.

5 ist ein Zeitsteuerungsdiagramm für den Betrieb der Schaltkreise der 1–4. 5 is a timing diagram for the operation of the circuits of 1 - 4 ,

DETAILLIERTE BESCHREIBUNGDETAILED DESCRIPTION

Es wird eine Architektur zum hierarchischen Detektieren für einen dynamischen Direktzugriffsspeicher (Dynamic Random Access Memory, DRAM) offenbart. In der folgenden Beschreibung werden zahlreiche konkrete Details dargelegt, wie zum Beispiel eine konkrete Anzahl von Wortleitungen und Bitleitungen, um ein gründliches Verständnis der vorliegenden Erfindung zu ermöglichen. Dem Fachmann ist klar, dass die vorliegende Erfindung auch ohne diese konkreten Details praktiziert werden kann. In anderen Fällen werden allgemein bekannte Schaltkreise, wie zum Beispiel Adressendecoder, nicht im Detail beschrieben, um die wesentlichen Aspekte der vorliegenden Erfindung nicht unnötig in den Hintergrund treten zu lassen.A hierarchical detection architecture for dynamic random access memory (DRAM) is disclosed. In the following description, numerous specific details are set forth, such as a specific number of word lines and bit lines, to provide a thorough understanding of the present invention. It will be understood by those skilled in the art that the present invention may be practiced without these specific details. In other instances, well-known circuits, such as address decoders, are not described in detail so as not to unnecessarily obscure the essential aspects of the present invention.

Oft werden DRAMs in einer Architektur im Seitenstil angeordnet, die speziell für eine inkrementelle Adressierung geeignet ist. Für einige Anwendungen ist das aber nicht immer die beste Architektur, wie zum Beispiel für einen Grafikprozessor, oder wo ein DRAM Teil eines Cache-Speichers ist. Wie wir sehen werden, beschreibt die vorliegende Offenbarung eine alternative Anordnung zur herkömmlicheren DRAM-Architektur im Seitenstil.Often, DRAMs are arranged in a page style architecture that is especially suited for incremental addressing. However, for some applications this is not always the best architecture, such as for a graphics processor, or where a DRAM is part of a cache memory. As will be seen, the present disclosure describes an alternative arrangement to the more conventional side-style DRAM architecture.

Der unten beschriebene DRAM mit seiner hierarchischen Detektion wird unter Verwendung der Komplementären-Metalloxid(CMOS)-Technologie als ein einzelner integrierter Schaltkreis unter Verwendung bekannter Verarbeitungstechnologie hergestellt.The DRAM described below, with its hierarchical detection, is fabricated using Complementary Metal Oxide (CMOS) technology as a single integrated circuit using known processing technology.

Hierarchische (Lokale und Globale) DetektionsarchitekturHierarchical (Local and Global) Detection Architecture

In einer Ausführungsform wird der DRAM mit mehreren Bänken (beispielsweise 512) hergestellt; eine solche Bank ist in 1 gezeigt. Die Bänke enthalten jeweils mehrere Subarrays (beispielsweise 8), die in 1 als Subarray 0, 1...n gezeigt und mit 10, 12 bzw. 14 nummeriert sind. Jedes Subarray enthält mehrere Cluster, wie zum Beispiel Cluster 20 und 26 von Subarray 10, wobei jedes Cluster mehrere Detektionsverstärker hat, die unten allgemein als lokale Detektionsverstärker (Local Sense Amps, LSAs) bezeichnet werden. Bitleitungen, Vorlade- und Ausgleichsschaltkreise sind jedem LSA innerhalb der Cluster zugeordnet, wie unten in Verbindung mit 2 beschrieben ist.In one embodiment, the DRAM is made with multiple banks (eg, 512); such a bank is in 1 shown. The banks each contain a plurality of sub-arrays (for example 8) that are in 1 shown as subarray 0, 1 ... n and with 10 . 12 respectively. 14 numbered. Each subarray contains several clusters, such as clusters 20 and 26 from Subarray 10 Each cluster has a plurality of detection amplifiers, which are generally referred to below as local sense amplifiers (LSAs). Bit lines, precharge and equalization circuits are associated with each LSA within the clusters, as described below in connection with FIG 2 is described.

Ein Paar globaler Bitleitungen (GBLs) erstreckt sich zwischen einem Cluster in jedem Subarray und endet in einem globalen Detektionsverstärker und seinen zugeordneten Schaltkreisen, wie durch den Schaltkreis 32 des gemeinsamen globalen Detektions- und E/A-Schaltkreises 16 von 1 gezeigt ist. 4 ist das Schaltbild für den Detektionsschaltkreis 32 einschließlich seines Dateneingangs und seiner Schreibpuffer. Die GBLs 22 und 24 sind durchgängige Leitungen und werden, wie zu sehen sein wird, separat von dem Vorladen der lokalen Bitleitungen, die jedem der LSAs zugeordnet sind, vorgeladen. Ein zweiter Satz GBLs 28 und 30 ist gezeigt, die sich von dem Cluster 26 im Subarray 10 zu dem gemeinsamen globalen Detektions- und E/A-Schaltkreis 16 erstrecken. Ein Paar GBLs erstreckt sich zwischen einem Cluster in jedem Subarray und einem globalen Detektionsverstärker und seinen zugeordneten Schaltkreisen, wie zum Beispiel Schaltkreis 32.A pair of global bitlines (GBLs) extend between a cluster in each subarray and terminate in one global detection amplifier and its associated circuits, as by the circuit 32 the common global detection and I / O circuit 16 from 1 is shown. 4 is the circuit diagram for the detection circuit 32 including its data input and its write buffers. The GBLs 22 and 24 are common lines and, as will be seen, are precharged separately from the precharging of the local bitlines associated with each of the LSAs. A second set of GBLs 28 and 30 is shown extending from the cluster 26 in the subarray 10 to the common global detection and I / O circuit 16 extend. A pair of GBLs extends between a cluster in each subarray and a global sense amplifier and its associated circuitry, such as circuitry 32 ,

Ein Cluster, wie zum Beispiel Cluster 20 von 1, ist in 2 mit LSAs (20(1) bis 20(n)) und ihren zugeordneten Bitleitungspaaren gezeigt. Jeder LSA in einem Cluster, wie zum Beispiel LSA 40, enthält seine zugeordneten Bitleitungspaare, wie zum Beispiel Bitleitung 42 und ihre komplementäre Bitleitung 44 und, wie später noch mit Bezug auf 3 beschrieben wird, Vorlade- und Ausgleichsschaltkreise. Mehrere Zellen sind mit jeder der Bitleitungen 40 und 44 verbunden und werden durch Wortleitungen (WLs) ausgewählt, die allen Detektionsverstärkern in einem Cluster und allen Cluster in einem Subarray gemein sind. Während eines Lesezyklus sind alle LSAs in einem Subarray aktiviert; jedoch ist nur ein einziges Paar Bitleitungen in jedem Cluster mit seinen zugeordneten GLBs verbunden. Die Auswahl eines bestimmten Paares lokaler Bitleitungen in einem Cluster wird durch die Spaltensignale Y0–Yn gesteuert. Somit werden die Daten aus nur einer einzigen Zelle, die einem einzelnen LSA in einem Cluster zugeordnet ist, und aus einem einzigen Subarrays auf ein Paar GBLs gelesen. Die Daten aus den nicht-ausgewählten Zellen, die den anderen LSAs in einem ausgewählten Cluster zugeordnet sind, werden wiederhergestellt. Während einer Auffrischungsoperation wird keine des Bitleitungspaares durch die Y0–Yn-Signale ausgewählt, während die Auffrischung lokal ausgeführt wird. Für alle Cluster in einem Subarray ist dieselbe WL ausgewählt, und alle empfangen dasselbe Vorlade-(Precharge, PC)-Signal und dasselbe Detektionsverstärker-Aktivierungs(Sense Amp Enabled, SAE)-Signal.A cluster, such as clusters 20 from 1 , is in 2 with LSAs ( 20 (1) to 20 (n) ) and their associated bit line pairs. Each LSA in a cluster, such as LSA 40 , contains its associated bitline pairs, such as bitline 42 and its complementary bitline 44 and, as related later 3 described precharging and balancing circuits. Several cells are with each of the bitlines 40 and 44 and are selected by wordlines (WLs) common to all detection amplifiers in a cluster and all clusters in a subarray. During a read cycle, all LSAs in a subarray are enabled; however, only a single pair of bitlines in each cluster are connected to its associated GLBs. The selection of a particular pair of local bitlines in a cluster is controlled by the column signals Y 0 -Y n . Thus, the data is read from a single cell associated with a single LSA in a cluster and from a single subarray to a pair of GBLs. The data from the non-selected cells associated with the other LSAs in a selected cluster is restored. During a refresh operation, none of the bit line pair is selected by the Y 0 -Y n signals while the refresh is performed locally. For all clusters in a subarray, the same WL is selected and all receive the same precharge (PC) signal and Sense Amp Enabled (SAE) sense amplifier activation signal.

Während die Auswahl eines einzelnen Detektionsverstärkers in einem Cluster ein Multiplexieren auf einer ersten Ebene bewirkt, erfolgt ein Multiplexieren auf einer zweiten Ebene am Ausgang des globalen Detektions- und E/A-Schaltkreises 16. Zum Beispiel werden unter der Steuerung der „Chunk”-Signale Daten auf den E/A-Leitungen von den Schaltkreisen 32 und 34 multiplexiert. Dies wird im Detail für den Datenausgangs-Schaltkreis in 4 beschrieben. Eine ähnliche Anordnung wird für den Dateneingang verwendet.While the selection of a single sense amplifier in a cluster causes multiplexing at a first level, multiplexing occurs at a second level at the output of the global detection and I / O circuit 16 , For example, under the control of the "chunk" signals, data on the I / O lines from the circuits becomes 32 and 34 multiplexes. This will be explained in detail for the data output circuit in 4 described. A similar arrangement is used for data input.

Lokales DetektierenLocal detection

Ein einzelner LSA und sein zugeordneter Schaltkreis, wie zum Beispiel 20(n) von 2, sind in 3 gezeigt. Der LSA 40 umfasst einen bistabilen Schaltkreis, der einen ersten Abzweig mit einem p-Kanal-Transistor 51 und einem n-Kanal-Transistor 52 aufweist. Der zweite Abzweig hat den p-Kanal-Transistor 53 und einen n-Kanal-Transistor 54. Die Gatter der Transistoren 51 und 52 sind mit dem gemeinsamen Knoten zwischen Transistoren 53 und 54 kreuzgekoppelt, und gleichermaßen sind die Gatter des Transistors 53 und 54 mit dem gemeinsamen Knoten zwischen Transistoren 51 und 52 gekoppelt. Der Detektionsverstärker 40 wird durch die Transistoren 55 und 56 aktiviert. Wie es die normale Praxis ist, ist der Detektionsverstärker 40, wenn diese Transistoren eingeschaltet werden, in einem Meta- oder instabilen Zustand, und die Differenz der Ladung auf den lokalen Bitleitungen 42 und 44 bestimmt, welchen der zwei stabilen Zustände der Detektionsverstärker annimmt.A single LSA and its associated circuitry, such as 20 (n) from 2 , are in 3 shown. The LSA 40 includes a bistable circuit having a first branch with a p-channel transistor 51 and an n-channel transistor 52 having. The second branch has the p-channel transistor 53 and an n-channel transistor 54 , The gates of the transistors 51 and 52 are with the common node between transistors 53 and 54 cross-coupled, and equally are the gates of the transistor 53 and 54 with the common node between transistors 51 and 52 coupled. The detection amplifier 40 is through the transistors 55 and 56 activated. As is the normal practice, the detection amplifier is 40 when these transistors are turned on, in a meta or unstable state, and the difference in charge on the local bitlines 42 and 44 determines which of the two stable states the detection amplifier adopts.

Es sind mehrere Zellen mit jeder der lokalen Bitleitungen 42 und 44 gekoppelt, die jeweils einen Transistor und einen Kondensator umfassen. In einer Ausführungsform sind der Leitung 44 128 Zellen zugeordnet, und eine gleiche Anzahl sind der Leitung 42 zugeordnet. Die Wortleitungen sind in 3 als WL 0 bis WL 127 zum Auswählen der Zellen, die mit der Bitleitung 44 gekoppelt sind, und als WL 128 bis WL 256 zum Auswählen der Zellen, die mit der Bitleitung 42 gekoppelt sind, gezeigt. Eine einzelne Wortleitung wird durch die Adress-Decodierungen für das gesamte Subarray ausgewählt, so dass alle Zellen entlang jener Wortleitung in allen Clustern ausgewählt werden, wie angesprochen. Die lokalen Bitleitungen 42 und 44 sind mit den GBLs 22 bzw. 24 über die p-Kanal-Transistoren 60 und 61 gekoppelt, wenn Y0 „low” ist. Wie durch die Transistoren 62 und 63 gezeigt, werden die anderen Bitleitungen in dem Cluster selektiv mit denselben GBLs gekoppelt, wenn eines der anderen Yn-Signale „low” ist. Jedoch ist, wie angesprochen, nur ein einziges Paar lokaler Bitleitungen in einem einzigen Subarray mit den GBLs in einem Lesezyklus verbunden.There are several cells with each of the local bitlines 42 and 44 coupled, each comprising a transistor and a capacitor. In one embodiment, the conduit 44 128 cells are assigned, and an equal number are the line 42 assigned. The word lines are in 3 as WL 0 to WL 127 for selecting the cells associated with the bit line 44 and WL 128 to WL 256 for selecting the cells connected to the bit line 42 are shown. A single wordline is selected by the address decodes for the entire subarray so that all cells along that wordline are selected in all clusters, as mentioned. The local bitlines 42 and 44 are with the GBLs 22 respectively. 24 via the p-channel transistors 60 and 61 coupled when Y 0 is "low". Like through the transistors 62 and 63 2, the other bitlines in the cluster are selectively coupled to the same GBLs when one of the other Y n signals is low. However, as mentioned, only a single pair of local bitlines in a single subarray is connected to the GBLs in a read cycle.

Der Vorladeschaltkreis 65 und der Ausgleichsschaltkreis 66 für den Detektionsverstärker 40 sind ebenfalls in 3 gezeigt. Der Vorladeschaltkreis 65 enthält die n-Kanal-Transistoren 67 und 69, die zwischen dem Paar lokaler Bitleitungen 42 und 44 gekoppelt sind, und die p-Kanal-Transistoren 68 und 70, die ebenfalls zwischen dem Paar lokaler Bitleitungen gekoppelt sind. Der gemeinsame Knoten zwischen diesen n-Kanal- und p-Kanal-Transistoren ist mit einem Potenzial gleich einem halben Vcc gekoppelt, so dass die lokalen Bitleitungen dementsprechend auf ein halbes Vcc vorgeladen werden. Der Ausgleichsschaltkreis umfasst den p-Kanal-Transistor 71 und den n-Kanal-Transistor 72, die beide zwischen den lokalen Bitleitungen gekoppelt sind. Diese Transistoren gewährleisten, dass das Potenzial auf den Vorlade-Bitleitungen ausgeglichen ist.The precharge circuit 65 and the compensation circuit 66 for the detection amplifier 40 are also in 3 shown. The precharge circuit 65 contains the n-channel transistors 67 and 69 that is between the pair of local bitlines 42 and 44 are coupled, and the p-channel transistors 68 and 70 which are also coupled between the pair of local bitlines. The common node between these n-channel and p-channel transistors is coupled to a potential equal to one-half Vcc, so the local bit lines are correspondingly pre-charged to one-half Vcc. The equalizing circuit includes the p-channel transistor 71 and the n-channel transistor 72 both coupled between the local bitlines. These transistors ensure that the potential on the precharge bitlines is balanced.

Vcc kann geringfügig größer sein als die Summe der Schwellenspannungen der n-Kanal- oder p-Kanal-Transistoren (beispielsweise 1 Volt). Typische Verarbeitungsschwankungen führen zu Schwankungen der Schwellenspannungen am Wafer. Um das zu kompensieren, werden sowohl die n-Kanal- als auch die p-Kanal-Transistoren sowohl im Vorladeschaltkreis als auch im Ausgleichsschaltkreis verwendet. Somit kann zum Beispiel in einem bestimmten Schaltkreis der n-Kanal-Transistor 72 eine höhere Schwellenspannung als die durchschnittliche n-Kanal-Schwellenspannung haben. In diesem Fall besorgt der p-Kanal-Transistor 71 eine Kompensation zum Ausgleichen der Ladung zwischen den Bitleitungen.Vcc may be slightly greater than the sum of the threshold voltages of the n-channel or p-channel transistors (eg, 1 volt). Typical processing variations lead to fluctuations of the threshold voltages on the wafer. To compensate for this, both the n-channel and p-channel transistors are both in the Precharge circuit and used in the compensation circuit. Thus, for example, in a particular circuit, the n-channel transistor 72 have a higher threshold voltage than the average n-channel threshold voltage. In this case, the p-channel transistor worries 71 a compensation for equalizing the charge between the bit lines.

Es ist anzumerken, dass der Schaltkreis von 3 sowohl p- als auch n-Kanal-Transistoren verwendet, die über den lokalen Detektionsverstärker, den Vorladeschaltkreis und den Ausgleichsschaltkreis verteilt sind. Diese ausgeglichene p-Kanal- und n-Kanal-Bauelement-Dichte sorgt für eine Spannungsentlastung.It should be noted that the circuit of 3 uses both p- and n-channel transistors distributed across the local sense amplifier, the precharge circuit, and the equalizer circuit. This balanced p-channel and n-channel device density provides stress relief.

Das Vorladesignal (Pre-charge, PCH) auf Leitung 75, die allen LSAs in einem bestimmten Subarray gemein ist, wird in das NAND-Gatter 79 eingespeist. Das andere Eingangssignal in das Gatter 79 ist das Detektionsverstärker-Aktivieren(SAE)(bar)-Signal. Wenn der Detektionsverstärker abgewählt wird und das Vorladesignal „high” ist, so ist der Ausgang des Gatters 79 „low”, so dass die Transistoren 68, 70 und 71 leitfähig werden. Dadurch erfolgt ein Vorladen und Ausgleichen durch die p-Kanal-Bauelemente. Über den Inverter 80 bewirkt das Ausgangssignal von Gatter 79, dass die Transistoren 67, 69 und 72 leitfähig werden, wodurch ein Vorladen und Ausgleichen durch die n-Kanal-Bauelemente erfolgt. Wenn das Potenzial von PCH fällt oder das Potenzial von SAE (bar) steigt, so werden der Vorladeschaltkreis und der Ausgleichsschaltkreis ausgeschaltet. Es ist zu beachten, dass das Gatter 79 ein Interlock bildet, das ein Vorladen und Ausgleichen verhindert, wenn eine Detektion stattfindet. Das Gatter 79 und der Inverter 80 sind verteilt, wobei eine Instanz in jedem Clusterpaar angeordnet ist.The pre-charge signal (PCH) on line 75 , which is common to all LSAs in a given subarray, becomes the NAND gate 79 fed. The other input to the gate 79 is the detection amplifier enable (SAE) (bar) signal. If the detection amplifier is deselected and the precharge signal is high, then the output of the gate is 79 "Low", so the transistors 68 . 70 and 71 become conductive. As a result, precharging and balancing takes place through the p-channel components. About the inverter 80 causes the output signal from gate 79 that the transistors 67 . 69 and 72 become conductive, whereby a pre-charging and balancing is performed by the n-channel devices. When the potential of PCH drops or the potential of SAE (bar) rises, the precharge circuit and the equalizing circuit are turned off. It should be noted that the gate 79 forms an interlock that prevents precharge and equalization when detection occurs. The gate 79 and the inverter 80 are distributed, with one instance located in each cluster pair.

Globales DetektierenGlobal Detect

Ein globales Detektieren an den lokalen Bitleitungen erfolgt in dem Schaltkreis 32 und gleichen Schaltkreisen des globalen Detektions- und E/A-Schaltkreises 16 von 1, wie angesprochen. Eine konkrete Ausführungsform für den Schaltkreis 32 ist in 4 gezeigt. Die GBLs 22 und 24 sind direkt mit der Dateneingangs(-schreib)-Sektion 85 von 4 verbunden. Ein Paar p-Kanal-Transistoren 100 und 101 besorgen ein gezieltes Isolieren für die GBLs, die sich in die Lese-Sektion 86 von 4 hinein erstrecken. Die Eingangsdaten werden in die Leitung 111 eingespeist, und die Ausgangsdaten werden in die Leitung 145 eingespeist. Die Lese-Sektion 86 von 4 enthält einen Detektionsverstärker 90, der ebenfalls einen bistabilen Schaltkreis mit kreuzgekoppelten Invertern, ähnlich dem Detektionsverstärker 40 von 3, umfasst. Ein Anschluss der p-Kanal-Transistoren des Detektionsverstärkers 90 ist mit Vcc gekoppelt, und die Quellenregionen der n-Kanal-Transistoren sind über einen n-Kanal-Transistor 91 geerdet, was den Detektionsverstärker 90 aktiviert.Global detection on the local bitlines occurs in the circuit 32 and similar circuits of the global detection and I / O circuit 16 from 1 , as mentioned. A concrete embodiment for the circuit 32 is in 4 shown. The GBLs 22 and 24 are directly with the data input (write) section 85 from 4 connected. A pair of p-channel transistors 100 and 101 Get a targeted isolation for the GBLs that are in the reading section 86 from 4 extend into it. The input data will be in the line 111 fed, and the output data are in the line 145 fed. The reading section 86 from 4 contains a detection amplifier 90 , which also includes a bistable circuit with cross-coupled inverters, similar to the sense amplifier 40 from 3 , includes. One terminal of the p-channel transistors of the detection amplifier 90 is coupled to Vcc, and the source regions of the n-channel transistors are via an n-channel transistor 91 grounded, causing the detection amplifier 90 activated.

Ein Vorlade- und Ausgleichsschaltkreis, der die p-Kanal-Transistoren 93, 94 und 95 umfasst, ist zwischen den GBLs in der Lese-Sektion 86 gekoppelt. Ein Anschluss der p-Kanal-Transistoren 93 und 94 ist mit Vcc gekoppelt, und ihr anderer Anschluss ist mit den GBLs gekoppelt. Die Gatter aller drei Transistoren sind über die Leitung 132 an den Ausgang des NAND-Gatters 131 gekoppelt. Der Transistor 95 wird aufgrund von Layout-Einschränkungen in einigen Ausführungsformen nicht verwendet.A precharge and equalization circuit that uses the p-channel transistors 93 . 94 and 95 is between the GBLs in the read section 86 coupled. A connection of the p-channel transistors 93 and 94 is paired with Vcc, and their other port is paired with the GBLs. The gates of all three transistors are over the line 132 to the output of the NAND gate 131 coupled. The transistor 95 is not used due to layout constraints in some embodiments.

In einer Ausführungsform werden Daten aus der Sektion 86 sequenziell mit Daten aus einem benachbarten globalen Detektionsverstärker gelesen. Zum Beispiel werden zuerst die Daten auf der GBL 24 in den Datenausgabe-Anschluss 145 eingespeist, und dann werden die Daten von einem benachbarten Schaltkreis ähnlich dem in 4 gezeigten Schaltkreis von der Leitung 141 in die Leitung 145 eingespeist, was unter der Steuerung der Chunk-Auswahlsignale wie zum Beispiel Chunk 1 auf dem Signal 150 geschieht. Während des Vorladezustands des globalen Detektionsschaltkreises sind die Chunk 0- und Chunk 1-Signale „high” (deaktiviert). Die n-Kanal-Transistor-Pfade der Dreizustandspuffer 147 und 148 sind ein. Aufgrund des Vorladens durch die Transistoren 93 und 94 ist die DOUT-Leitung 145 „low”. Dieses „low”-Signal auf Leitung 145 ermöglicht es, verschiedene globale Detektionsverstärker über DOUT zu verketten. Wenn ein Lesezyklus eintritt, so wird eines der Chunk-Signale aktiviert (wird „low”). Wenn beispielsweise Daten aus Leitung 141 und dann Daten von GBL 124 gelesen werden sollen, so wird Chunk 1 auf „low” angesteuert, um die Daten aus der Leitung 141 zu ziehen; dann wird Chunk 1 „high”, und Chunk 0 wird „low”, um Daten von der GBL 24 durch den Inverter 147 zu ziehen.In one embodiment, data is taken from the section 86 read sequentially with data from an adjacent global sense amplifier. For example, first the data is on the GBL 24 in the data output port 145 fed in, and then the data from an adjacent circuit similar to the one in 4 shown circuit from the line 141 into the pipe 145 fed, which is under the control of chunk selection signals such as Chunk 1 on the signal 150 happens. During the precharge state of the global detection circuit, the Chunk 0 and Chunk 1 signals are "high". The n-channel transistor paths of the tri-state buffers 147 and 148 are a. Due to the precharging by the transistors 93 and 94 is the D OUT line 145 "Low". This "low" signal on line 145 makes it possible to chain different global detection amplifiers via D OUT . When a read cycle occurs, one of the chunk signals is activated (becomes "low"). For example, if data from line 141 and then data from GBL 124 Chunk 1 is set to "low" to get the data from the line 141 to pull; then Chunk 1 becomes "high", and Chunk 0 becomes "low" to data from the GBL 24 through the inverter 147 to draw.

Die Schreibschaltungen von Sektion 85 enthalten einen Eingangsschreibpuffer 104, der einen ersten kreuzgekoppelten Zweig mit dem n-Kanal-Transistor 105, p-Kanal-Transistor 106 und n-Kanal-Transistor 107 aufweist. Der Transistor 105, der zu dieser Zeit (durch den n-Kanal-Transistor 114) an ist, koppelt Leitung 22 entweder an Vcc oder an, Erde. Das Gatter des Transistors 107 wird gekoppelt, um ein Signal von dem Knoten zwischen den Transistoren 108 und 109 zu empfangen. Transistor 114 bildet entweder einen Pfad zu Erde oder erlaubt Leitung 22 das Ansteigen auf Vcc als eine Funktion des Dateneingangs. Dabei wird angenommen, dass Transistor 106 leitet (für alle besprochen Operationen ist LYA „low”; LYA wird zur Schaltkreisanalyse verwendet). Gleichermaßen umfasst der zweite kreuzgekoppelte Zweig des Schreibpuffers einen n-Kanal-Transistor 108, einen p-Kanal-Transistor 109 und einen p-Kanal-Transistor 110. Die Quelle des Transistors 108 empfängt das Komplement des Dateneingangssignals vom Inverter 113; der Knoten zwischen den Transistoren 108 und 109 koppelt die Leitung 24 während eines Schreibzyklus entweder mit Vcc oder mit Erde. Der Transistor 109 leitet auch während dieser Zeit wieder. Es ist zu beachten, dass der Transistor 110 mit dem Knoten zwischen den Transistoren 105 und 106 gekoppelt ist. Somit gibt es dauerhaft kreuzgekoppelte p-Kanal-Transistoren zwischen GBL 22 und 24 (unter der Annahme, dass LYA „low” ist).The write circuits of section 85 contain an input write buffer 104 , which has a first cross-coupled branch with the n-channel transistor 105 , p-channel transistor 106 and n-channel transistor 107 having. The transistor 105 that at that time (through the n-channel transistor 114 ) is coupled to lead 22 either Vcc or Earth. The gate of the transistor 107 is coupled to a signal from the node between the transistors 108 and 109 to recieve. transistor 114 either form a path to earth or allow guidance 22 rising to Vcc as a function of data input. It is assumed that transistor 106 leads (for all discussed operations, LYA is "low", LYA is used for circuit analysis). Likewise, the second cross-coupled branch of the write buffer includes an n-channel transistor 108 , a p-channel transistor 109 and one p-channel transistor 110 , The source of the transistor 108 receives the complement of the data input signal from the inverter 113 ; the node between the transistors 108 and 109 couples the line 24 during a write cycle with either Vcc or Earth. The transistor 109 also conducts during this time. It should be noted that the transistor 110 with the node between the transistors 105 and 106 is coupled. Thus, there are permanently cross-coupled p-channel transistors between GBL 22 and 24 (assuming that LYA is low).

Ein weiterer Vorlade- und Ausgleichsschaltkreis ist zwischen den GBLs in Sektion 85 von 4 gekoppelt. Er umfasst die p-Kanal-Transistoren 160 und 161, die mit Vcc und der Ausgleichsfunktion gekoppelt sind, und den p-Kanal-Transistor 162, der zwischen den GBLs gekoppelt ist. Alle drei Transistoren werden durch das Signal auf Leitung 127 eingeschaltet, das am Ausgang des NAND-Gatters 125 anliegt.Another precharge and equalization circuit is in section between the GBLs 85 from 4 coupled. It includes the p-channel transistors 160 and 161 which are coupled to Vcc and the compensation function, and the p-channel transistor 162 which is coupled between the GBLs. All three transistors are connected by the signal on line 127 switched on, that at the output of the NAND gate 125 is applied.

Während eines Lesezyklus ist das globale GWREN_B-Signal „high”, und LYA ist „low”. Für diese Bedingungen ist der Ausgang des NOR-Gatters 121 „low”, und darum leiten die Transistoren 105 und 108 nicht. Das Signal auf Leitung 111 (Dateneingang) hat keine Auswirkung auf den Schreibpuffer 104, und nur die kreuzgekoppelten p-Kanal-Transistoren 107 und 110 bleiben mit den GBLs von dem Schreibpuffer 104 gekoppelt.During a read cycle, the global GWREN_B signal is high and LYA is low. For these conditions, the output of the NOR gate 121 "Low", and that's why the transistors are conducting 105 and 108 Not. The signal on line 111 (Data input) has no effect on the write buffer 104 , and only the cross-coupled p-channel transistors 107 and 110 stay with the GBLs from the write buffer 104 coupled.

Während eines Lesezyklus werden die Transistoren 100 und 101 zum Vorladen und Ausgleichen durch die Transistoren 93, 94 und 95 ausgeschaltet. Dann, wenn der Detektionsverstärker 90 aktiviert ist, gibt es kein Isolationssignal auf Leitung 130, wie aus 5 zu erkennen ist. Es ist zu beachten, dass das Gatter 131 ein Interlock bildet, um ein Vorladen und Ausgleichen zu verhindern, wenn eine Detektion stattfindet, weil, sobald das Signal des globalen Detektionsverstärkers abfällt, die Bedingungen von Gatter 131 nicht mehr erfüllt sind, und ein Vcc-Potenzial erscheint auf Leitung 132, wodurch die Transistoren 93, 94 und 95 nicht mehr leiten.During a read cycle, the transistors become 100 and 101 for precharging and equalizing through the transistors 93 . 94 and 95 switched off. Then, if the detection amplifier 90 is activated, there is no isolation signal on line 130 , like out 5 can be seen. It should be noted that the gate 131 forms an interlock to prevent precharge and equalize when detection occurs because, as soon as the signal of the global sense amplifier drops, the conditions of gate 131 are no longer satisfied, and a Vcc potential appears on lead 132 , causing the transistors 93 . 94 and 95 no longer lead.

Während des Schreibens hat der Schreibpuffer 104 das Kommando über die GBLs. Die Dateneingangsleitung 111 steuert eine globale Leitung auf Vcc und die andere auf Erde, sobald das Potenzial des Schreiben-Aktivieren(bar)-Signals (GWREN_B) abfällt, wie aus 5 zu erkennen ist. Auch hier bildet das Gatter 125 insofern ein Interlock, als, sobald das Schreiben aktiviert ist, die Bedingungen von Gatter 125 nicht erfüllt werden können und der Ausgang des Gatters (Leitung 127) „high” ist, wodurch jegliches Vorladen oder Ausgleichen verhindert wird.While writing, the write buffer has 104 the command over the GBLs. The data input line 111 controls one global line to Vcc and the other to ground as soon as the potential of the write enable (bar) signal (GWREN_B) drops, as shown 5 can be seen. Again, the gate forms 125 inasmuch as an interlock, as soon as the writing is activated, the conditions of gate 125 can not be satisfied and the output of the gate (line 127 ) Is high, preventing any precharge or equalization.

Zeitsteuerung der Lokalen und Globalen SchaltkreiseTime control of the local and global circuits

Wenden wir uns nun 5 zu, wo die Zeitsteuerungsdiagramm-Signale für die Schaltkreise der 3 und 4 gezeigt sind. Auf der ersten Leitung ist der Speichertakt mit den Taktzyklen 1–7 veranschaulicht. Die Subarray-Grenzzeitsteuerungssignale für das ausgewählte Subarray zeigen, wie das Subarray-Auswahlsignal auf halbem Weg durch den ersten Taktzyklus aktiv wird. Dadurch wird ein einzelnes Subarray von 1 ausgewählt. Zu dieser Zeit wird auch das Wortleitungs-Aktivierungssignal (WLEN) aktiv. Das Subarray-Auswahlsignal veranlasst, dass das lokale Vorladen und Ausgleichen (PCH) endet, wie durch den Pfeil 1 gezeigt. Dann steigt, wie durch Pfeil 3 gezeigt, das ausgewählte WL-Signal an. Innerhalb der Subarray-Grenzsignale ist auch das SaEn-Signal gezeigt, das auf halbem Weg durch das zweite Taktsignal aktiv wird. Dieses Signal steuert, wie durch Pfeil 4 gezeigt, das SAN-Signal, das beispielsweise den lokalen Detektionsverstärker 40 von 3 aktiviert. Es ist zu beachten, dass – obgleich jedes Subarray ein Subarray-Auswahlsignal hat und nur ein einziges Subarray zum Lesen und Schreiben aus der Architektur von 1 ausgewählt wird – zum Auffrischen mehr als ein Subarray aktiviert ist.Let us turn now 5 to where the timing diagram signals for the circuits of the 3 and 4 are shown. The memory clock with clock cycles 1-7 is illustrated on the first line. The subarray boundary timing signals for the selected subarray show how the subarray select signal becomes active midway through the first clock cycle. This will create a single subarray of 1 selected. At this time, the word line enable signal (WLEN) also becomes active. The subarray select signal causes local precharge and equalize (PCH) to end, as shown by arrow 1. Then, as shown by arrow 3, the selected WL signal rises. Within the subarray boundary signals is also shown the SaEn signal, which becomes active halfway through the second clock signal. This signal controls, as shown by arrow 4, the SAN signal, for example the local detection amplifier 40 from 3 activated. It should be noted that although each subarray has a subarray select signal and only a single subarray for reading and writing from the architecture of FIG 1 is selected - to refresh more than one subarray is enabled.

In einem Schreibzyklus fällt, wie innerhalb der lokalen Timer-out-Signale gezeigt, wenn PCH abfällt, das Y-Auswahlsignal ab (Pfeil 2W), wodurch ein Paar lokaler Bitleitungen mit den GBLs gekoppelt wird. Es ist zu beachten, dass, wie durch 9W gezeigt, zu dieser Zeit der Ausgang des Gatters 125 (Leitung 127) „high” ist und somit kein Vorladen in Sektion 85 von 4 stattfindet. Darüber hinaus gibt es kein Vorladen in Sektion 86, da das Signal auf Leitung 132 „high” ist. Somit kann ein Schreiben unmittelbar stattfinden. Wie innerhalb der Globalen Timer-out-Signale gezeigt, fällt das Potenzial von GsaWrEn ab, wodurch GWrEn abfällt und GbPchB ansteigt (siehe Pfeil 12W), womit ein Schreibzyklus endet.In a write cycle, as shown within the local timer-out signals, as PCH drops, the Y-select signal drops (arrow 2W), thereby coupling a pair of local bitlines to the GBLs. It should be noted that, as shown by 9W, at this time the output of the gate 125 (Management 127 ) Is "high" and therefore no preloading in section 85 from 4 takes place. In addition, there is no pre-loading in section 86 because the signal is on line 132 Is "high". Thus, a letter can take place immediately. As shown within the global timer-out signals, the potential of GsaWrEn drops, causing GWrEn to decrease and GbPchB to increase (see arrow 12W), ending a write cycle.

Während eines Lesezyklus steigt, nachdem das GsandEn-Signal aktiv wird, das Isoliersignal an (Pfeil 13), und es findet ein Vorladen in Sektion 86 statt (Pfeil 9r). Außerdem fällt das Y-Auswahlsignal ab, wodurch ein lokales Bitleitungspaar mit den GBLs verbunden wird (Pfeil 2r). Zu diesem Zeitpunkt ist der Ausgang des Gatters 125 von 4 „high”, wodurch ein Vorladen oder Ausgleichen der Leitungen 22 und 24 verhindert wird, und somit kann der binäre Zustand in dem lokalen Detektionsverstärker auf die Leitungen 22 und 24 reflektiert werden. Dann wird der globale Detektionsverstärker aktiviert, wie durch den Potenzialanstieg des GSaE-Signals gezeigt ist, und im Anschluss an einige Gatterverzögerungen wird das Isoliersignal beendet, wie durch Pfeil 14 gezeigt. Als nächstes fällt, wie durch Pfeil 5r gezeigt, das Potenzial von Y-Auswahl. Der binäre Zustand auf den Leitungen 22 und 24 wird innerhalb des globalen Detektionsverstärkers 90 von 4 detektiert. Chunk 0 kann dann aus der Leitung 145 gelesen werden, gefolgt von Chunk 1 von einer benachbarten GBL. Dann endet – wie durch Pfeile 6, 7 und 8 gezeigt – der Lesezyklus, und das Vorladen wird fortgesetzt.During a read cycle, after the GsandEn signal becomes active, the isolate signal rises (arrow 13), and a precharge is found in section 86 instead of (arrow 9r). In addition, the Y select signal drops, connecting a local bit line pair to the GBLs (arrow 2r). At this time is the output of the gate 125 from 4 "High", resulting in pre-charging or balancing the lines 22 and 24 is prevented, and thus the binary state in the local detection amplifier on the lines 22 and 24 be reflected. Then, the global sense amplifier is activated, as shown by the potential rise of the GSaE signal, and following some gate delays, the isolation signal is terminated as indicated by arrow 14 shown. Next, as shown by arrow 5r, the Potential of Y selection. The binary state on the wires 22 and 24 becomes inside the global detection amplifier 90 from 4 detected. Chunk 0 can then be out of line 145 read, followed by chunk 1 from an adjacent GBL. Then, as shown by arrows 6, 7 and 8, the read cycle ends and the precharge continues.

Somit ist ein Mechanismus zum hierarchischen Detektieren beschrieben worden, der sowohl lokale Detektionsverstärker als auch globale Detektionsverstärker verwendet.Thus, a hierarchical detection mechanism has been described which uses both local detection amplifiers and global detection amplifiers.

ZITATE ENTHALTEN IN DER BESCHREIBUNG QUOTES INCLUDE IN THE DESCRIPTION

Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.This list of the documents listed by the applicant has been generated automatically and is included solely for the better information of the reader. The list is not part of the German patent or utility model application. The DPMA assumes no liability for any errors or omissions.

Zitierte PatentliteraturCited patent literature

  • US 5995443 [0002] US 5995443 [0002]
  • US 5544306 [0003] US 5544306 [0003]

Claims (20)

DRAM mit hierarchischer Detektion, der Folgendes umfasst: ein Paar globaler Bitleitungen (GBLs), die sich zwischen mehreren Subarrays erstrecken, wobei die GBLs in einem globalen Detektionsverstärker terminieren; ein Cluster von Subarray-Detektionsverstärkern (Subarray Sense Amps, SSAs) in jedem Subarray, wobei jeder SSA ein Paar lokaler Bitleitungen aufweist, die mit Speicherzellen gekoppelt sind, wobei diese Zellen durch Wortleitungen ausgewählt werden, die sich zu allen Zellen in dem Cluster erstrecken; und wobei jedes Cluster so gesteuert wird, dass eine einzelne Wortleitung in dem gesamten Cluster ausgewählt wird und jeder SSA in dem Cluster während eines Lesezyklus aktiviert wird, und so, dass nur ein einziges Paar lokaler Bitleitungen aus dem Cluster mit den GBLs gekoppelt wird.A hierarchical detection DRAM comprising: a pair of global bitlines (GBLs) extending between a plurality of subarrays, the GBLs terminating in a global sense amplifier; a cluster of Subarray Sense Amps (SSAs) in each subarray, each SSA having a pair of local bitlines coupled to memory cells, these cells being selected by wordlines extending to all cells in the cluster; and wherein each cluster is controlled to select a single wordline in the entire cluster and to activate each SSA in the cluster during a read cycle, and to couple only a single pair of local bitlines from the cluster to the GBLs. DRAM nach Anspruch 1, der einen lokalen Vorlade- und Ausgleichsschaltkreis enthält, der jedem Paar lokaler Bitleitungen zugeordnet ist, und einen globalen Vorlade- und Ausgleichsschaltkreis enthält, der den GBLs zugeordnet ist, wobei die lokalen Bitleitungen auf ein Potenzial vorgeladen werden, das geringer ist als das Potenzial, auf das die GBLs vorgeladen werden.The DRAM of claim 1, including a local precharge and equalize circuit associated with each pair of local bitlines, and including a global precharge and equalize circuit associated with the GBLs, wherein the local bitlines are precharged to a potential that is lower as the potential to which the GBLs are summoned. Speicher nach Anspruch 2, wobei die lokalen Bitleitungen auf ein Potenzial von ungefähr der Hälfte des Potenzials vorgeladen werden, auf das die GBLs vorgeladen werden.The memory of claim 2, wherein the local bitlines are precharged to a potential of about half the potential to which the GBLs are precharged. Speicher nach Anspruch 2, wobei der Vorlade- und Ausgleichsschaltkreis sowohl p-Kanal- als auch n-Kanal-Transistoren umfasst.The memory of claim 2, wherein the precharge and equalize circuit comprises both p-channel and n-channel transistors. Speicher nach Anspruch 3, wobei der Vorlade- und Ausgleichsschaltkreis sowohl p-Kanal- als auch n-Kanal-Transistoren enthält, und wobei die lokalen Bitleitungen auf ein Potenzial geladen werden, das geringfügig höher ist als die Summe der Schwellenspannungen eines p-Kanal- und eines n-Kanal-Transistors.The memory of claim 3, wherein the precharge and equalize circuit includes both p-channel and n-channel transistors, and wherein the local bitlines are charged to a potential that is slightly greater than the sum of the threshold voltages of a p-channel transistor. and an n-channel transistor. Speicher, der mehrere Bänke aufweist, wobei der DRAM nach Anspruch 1 eine einzelne Bank in dem Speicher umfasst.A memory having a plurality of banks, wherein the DRAM of claim 1 comprises a single bank in the memory. Speicher nach Anspruch 6, der mehrere Cluster von SSAs in jedem Subarray, mehrere GBLs und mehrere globale Detektionsverstärker enthält.The memory of claim 6 including a plurality of clusters of SSAs in each subarray, multiple GBLs, and multiple global sense amplifiers. Verfahren zum Detektieren in einem DRAM, das Folgendes umfasst: Vorladen mehrerer lokaler Bitleitungspaare, die jeweils einem Detektionsverstärker zugeordnet sind, auf ein erstes Potenzial; Vorladen eines Paares globaler Bitleitungen (GBLs) auf ein zweites Potenzial, das höher als das erste Potenzial ist; Detektieren des binären Zustands, der in Speicherzellen gespeichert ist, die gezielt mit den lokalen Bitleitungspaaren gekoppelt werden, mittels lokaler Detektionsverstärker; Koppeln eines der mehreren lokalen Bitleitungspaare mit den GBLs; und Detektieren des binären Zustands in den GBLs mittels eines globalen Detektionsverstärkers.A method of detecting in a DRAM comprising: Precharging a plurality of local bit line pairs, each associated with a sense amplifier, to a first potential; Precharging a pair of global bitlines (GBLs) to a second potential higher than the first potential; Detecting, by means of local detection amplifiers, the binary state stored in memory cells selectively coupled to the local bit line pairs; Coupling one of the plurality of local bitline pairs to the GBLs; and Detecting the binary state in the GBLs using a global sense amplifier. Verfahren nach Anspruch 8, das enthält, die GBLs während des Vorladens des globalen Detektionsverstärkers von den lokalen Bitleitungen zu isolieren.The method of claim 8, including isolating the GBLs from the local bitlines during precharge of the global sense amplifier. Verfahren nach Anspruch 9, wobei das zweite Potenzial ungefähr doppelt so hoch ist wie das erste Potenzial.The method of claim 9, wherein the second potential is about twice the first potential. Verfahren nach Anspruch 9, das das Wiederherstellen des detektierten binären Zustands in den ausgewählten Speicherzellen enthält.The method of claim 9 including restoring the detected binary state in the selected memory cells. Verfahren nach Anspruch 9, das das Floaten von Ausgängen eines Schreibpuffers, der mit den GBLs gekoppelt ist, während des Detektierens des binären Zustands in den GBLs enthält.The method of claim 9, including floating outputs of a write buffer coupled to the GBLs during detection of the binary state in the GBLs. Verfahren nach Anspruch 9, das das Verriegeln eines lokalen Vorlade- und Ausgleichssignals und eines lokalen Detektionsverstärker-Aktivierungs-Signals enthält, so dass Vorladen und Ausgleichen verhindert werden, wenn ein Detektieren in dem lokalen Detektionsverstärker stattfindet.The method of claim 9, including latching a local precharge and equalize signal and a local sense amplifier enable signal to prevent precharge and equalize when detection occurs in the local sense amplifier. Verfahren nach Anspruch 9, das das Verriegeln eines globalen Vorlade- und Ausgleichssignals und eines globalen Detektionsverstärker-Aktivierungs-Signals enthält, so dass Vorladen und Ausgleichen verhindert werden, wenn ein Detektieren in dem globalen Detektionsverstärker stattfindet.The method of claim 9, including latching a global precharge and equalize signal and a global sense amplifier enable signal such that precharge and equalization are prevented when detection occurs in the global sense amplifier. Verfahren zum Detektieren in einem CMOS-DRAM, der auf der Basis eines angelegten Vcc-Potenzials arbeitet, wobei das Verfahren Folgendes umfasst: Vorladen mehrerer lokaler Bitleitungspaare, die jeweils einem Detektionsverstärker zugeordnet sind, auf ein Potenzial von ungefähr der Hälfte von Vcc; Vorladen eines Paares globaler Bitleitungen (GBLs) auf Vcc; Initiieren des Detektierens eines binären Zustands in den mehreren lokalen Bitleitungspaaren mittels der Detektionsverstärker; Ansteuern der mehreren Paare von lokalen Bitleitungen, eines auf Vcc und das andere auf Erde, durch den lokalen Detektionsverstärker; Koppeln eines der mehreren lokalen Bitleitungspaare mit den GBLs; und Isolieren der lokalen Bitleitungen von den GBLs, wenn das Detektieren in einem globalen Detektionsverstärker stattfindet.A method of detecting in a CMOS DRAM operating on the basis of an applied Vcc potential, the method comprising: precharging a plurality of local bit line pairs, each associated with a sense amplifier, to a potential of approximately half Vcc; Precharging a pair of global bitlines (GBLs) to Vcc; Initiating the detection of a binary state in the plurality of local bit line pairs by means of the sense amplifiers; Driving the plurality of pairs of local bitlines, one on Vcc and the other on ground, through the local sense amplifier; Coupling one of the plurality of local bitline pairs to the GBLs; and isolating the local bitlines from the GBLs when the detection occurs in a global sense amplifier. Verfahren nach Anspruch 15, wobei Vcc ungefähr gleich der Summe der Schwellenspannungen eines p-Kanal- und eines n-Kanal-Transistors ist, die in dem CMOS-DRAM verwendet werden.The method of claim 15, wherein Vcc is approximately equal to the sum of the threshold voltages of a p-channel and an n-channel transistor used in the CMOS DRAM. Verfahren nach Anspruch 15, das enthält, einen Ausgleichsschaltkreis, der sowohl n-Kanal- als auch p-Kanal-Transistoren umfasst, während des Vorladens der lokalen Bitleitungspaare zu aktivieren.The method of claim 15, including activating a balance circuit comprising both n-channel and p-channel transistors during precharging of the local bitline pairs. Verfahren nach Anspruch 15, das enthält, die detektierten Binärzustände in den Speicherzellen wiederherzustellen, die gezielt mit den lokalen Bitleitungspaaren gekoppelt werden.The method of claim 15, including recovering the detected binary states in the memory cells selectively coupled to the local bit line pairs. Verfahren nach Anspruch 15, wobei der Schritt des Detektierens des binären Zustands, der in Speicherzellen gespeichert ist, das Auswählen einer Wortleitung umfasst, die Speicherzellen in den lokalen Detektionsverstärkern aktiviert.The method of claim 15, wherein the step of detecting the binary state stored in memory cells comprises selecting a word line that activates memory cells in the local sense amplifiers. Verfahren nach Anspruch 15, das enthält, den globalen Detektionsverstärker von der Sektion der GBLs, die mit den lokalen Bitleitungspaaren gekoppelt ist, während des Vorladens des globalen Detektionsverstärkers zu isolieren.The method of claim 15, including isolating the global sense amplifier from the section of GBLs coupled to the local bitline pairs during precharge of the global sense amplifier.
DE112011104526.3T 2010-12-22 2011-11-15 Hierarchical Dram Detection Expired - Fee Related DE112011104526B4 (en)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US12/928,948 US8406073B1 (en) 2010-12-22 2010-12-22 Hierarchical DRAM sensing
US12/928,948 2010-12-22
USUS-12/928,948 2010-12-22
PCT/US2011/060861 WO2012087455A2 (en) 2010-12-22 2011-11-15 Hierarchical dram sensing

Publications (2)

Publication Number Publication Date
DE112011104526T5 true DE112011104526T5 (en) 2013-10-24
DE112011104526B4 DE112011104526B4 (en) 2018-03-15

Family

ID=46314704

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112011104526.3T Expired - Fee Related DE112011104526B4 (en) 2010-12-22 2011-11-15 Hierarchical Dram Detection

Country Status (6)

Country Link
US (1) US8406073B1 (en)
KR (1) KR101533955B1 (en)
CN (1) CN202454285U (en)
DE (1) DE112011104526B4 (en)
TW (1) TWI483250B (en)
WO (1) WO2012087455A2 (en)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120088973A (en) * 2011-02-01 2012-08-09 삼성전자주식회사 Local sense amplifier and semiconductor memory device including the same
GB2529861A (en) * 2014-09-04 2016-03-09 Ibm Current-mode sense amplifier
KR102408572B1 (en) * 2015-08-18 2022-06-13 삼성전자주식회사 Semiconductor memory device
US10181344B1 (en) * 2017-12-27 2019-01-15 Micron Technology, Inc. Memory device write circuitry

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5544306A (en) 1994-05-03 1996-08-06 Sun Microsystems, Inc. Flexible dram access in a frame buffer memory and system
US5995443A (en) 1990-04-18 1999-11-30 Rambus Inc. Synchronous memory device

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5701269A (en) * 1994-11-28 1997-12-23 Fujitsu Limited Semiconductor memory with hierarchical bit lines
JP3782227B2 (en) * 1997-03-11 2006-06-07 株式会社東芝 Semiconductor memory device
JP4083944B2 (en) * 1999-12-13 2008-04-30 東芝マイクロエレクトロニクス株式会社 Semiconductor memory device
US6714467B2 (en) 2002-03-19 2004-03-30 Broadcom Corporation Block redundancy implementation in heirarchical RAM's
DE10124752B4 (en) * 2001-05-21 2006-01-12 Infineon Technologies Ag Circuit arrangement for reading and storing binary memory cell signals
KR100472726B1 (en) * 2002-10-29 2005-03-10 주식회사 하이닉스반도체 Semiconductor memory device for high speed data access and method for operating the same
JP4418254B2 (en) * 2004-02-24 2010-02-17 株式会社ルネサステクノロジ Semiconductor integrated circuit
US8077533B2 (en) 2006-01-23 2011-12-13 Freescale Semiconductor, Inc. Memory and method for sensing data in a memory using complementary sensing scheme
JP4909619B2 (en) * 2006-04-13 2012-04-04 パナソニック株式会社 Semiconductor memory device
US7460387B2 (en) 2007-01-05 2008-12-02 International Business Machines Corporation eDRAM hierarchical differential sense amp
CN101473383B (en) * 2007-04-26 2014-03-12 艾格瑞系统有限公司 Memory equipment with error correction capability and high efficiency part words write operation
KR101050699B1 (en) * 2008-04-04 2011-07-20 엘피다 메모리 가부시키가이샤 Semiconductor memory devices
KR20100134235A (en) 2009-06-15 2010-12-23 삼성전자주식회사 Semiconductor memory device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5995443A (en) 1990-04-18 1999-11-30 Rambus Inc. Synchronous memory device
US5544306A (en) 1994-05-03 1996-08-06 Sun Microsystems, Inc. Flexible dram access in a frame buffer memory and system

Also Published As

Publication number Publication date
TW201234369A (en) 2012-08-16
KR20130096759A (en) 2013-08-30
WO2012087455A3 (en) 2012-12-13
KR101533955B1 (en) 2015-07-07
DE112011104526B4 (en) 2018-03-15
US8406073B1 (en) 2013-03-26
CN202454285U (en) 2012-09-26
WO2012087455A2 (en) 2012-06-28
TWI483250B (en) 2015-05-01

Similar Documents

Publication Publication Date Title
DE102014019386B4 (en) Reading data from a memory cell
DE4214970C2 (en) Semiconductor memory device and operating method therefor
DE69531093T2 (en) Multi-state DRAM memory reading and recovery method
DE102005032466B4 (en) Semiconductor memory device and reading method
DE4141478C2 (en)
DE102007008179B4 (en) Semiconductor memory device and method of operating a semiconductor memory device
DE19753495C2 (en) Semiconductor memory device with a plurality of internal supply circuits
CN101188138A (en) Dynamic semiconductor storage device and method for operating same
DE60119995T2 (en) SYSTEM AND METHOD FOR EARLY WRITING IN MEMORY BY KEEPING THE BIT LINE ON FIXED POTENTIAL
DE10144245B4 (en) Semiconductor memory device with bit lines and a sense amplifier
DE102008049062A1 (en) Memory cell, memory device, device and method for accessing a memory cell
DE112011104526B4 (en) Hierarchical Dram Detection
DE102018112688A1 (en) A memory device having a bitline sense amplifier for constantly controlling a sense operation
DE102005003903A1 (en) System and method for refreshing a dynamic storage device
DE102007019545B4 (en) Data inversion process
US7376027B1 (en) DRAM concurrent writing and sensing scheme
DE10155102B4 (en) Method and apparatus for refreshing semiconductor memories
DE102006052722A1 (en) A method and apparatus for reducing standby current in a dynamic random access memory during self-refresh
DE10258131B4 (en) Semiconductor memory device and associated read / write method
DE10154613B4 (en) Method for precharging memory cells of a dynamic semiconductor memory during power up and semiconductor memory
DE10234123A1 (en) Semiconductor memory device with sense amplifier
DE69835116T2 (en) Content-aware storage
DE19806999B4 (en) Semiconductor memory device
DE102008028514A1 (en) Memory cell arrangement and control method therefor
DE10341537B4 (en) Semiconductor memory device and test method thereof using a line compression test mode

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee