DE10392351T5

DE10392351T5 - Verfahren zum Verringern der Leistungsaufnahme in einem Computersystem mit Busmaster-Geräten

Info

Publication number: DE10392351T5
Application number: DE10392351T
Authority: DE
Inventors: James Saratoga Kardach
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2002-02-27
Filing date: 2003-02-25
Publication date: 2005-03-10
Also published as: US20030163745A1; AU2003217741A1; KR100667999B1; GB0420421D0; KR20060122982A; CN1639671A; GB2403570A; KR20040086459A; GB2403570B; CN100351743C; WO2003073253A3; TWI281607B; WO2003073253A2; TW200402619A

Abstract

Verfahren, welches Folgendes umfasst:
Ein Speicher, der von einem Busmaster-Gerät verwendet wird, wird auf nicht-cachebar gesetzt, wobei sich der Speicher und das Busmaster-Gerät in einem Computersystem befinden;
ein Busmaster-Statusbit (BM_STS) wird bei Busmaster-Speicheroperationen durch das Busmaster-Gerät mit dem Speicher nicht gesetzt; und
der Prozessor in dem Computersystem wird in einen energiesparenden Zustand versetzt.

Description

GEBIET DER ERFINDUNG
Die vorliegende Erfindung betrifft allgemein das Gebiet des Powermanagements. Genauer betrifft die vorliegende Erfindung Verfahren und Systeme, die es ermöglichen, Prozessoren in energiesparende Zustände zu versetzen.

STAND DER TECHNIK

Die "Advanced Configuration and Power Interface"-Spezifikation (ACPI) definiert eine Hard- und Softwareumgebung, die der Betriebssystemsoftware (OS) vollständige Sichtbarkeit von und Kontrolle über Systemkonfiguration und Powermanagement gewährt. ACPI vereinigt in sich Powermanagement- und Plug-and-play-Funktionalität für Computersysteme. ACPI beschreibt einen Satz gültiger Prozessor-Betriebszustände sowie die zwischen diesen Zuständen zulässigen Übergänge. Die oberen vier für den Prozessor definierten Zustände sind C0, C1, C2 und C3. Der C0-Zustand ist ein normaler Betriebszustand. Der C1-Zustand ist ein energiesparender Zustand mit niedriger Latenzzeit, der ohne Unterstützung durch die Chipsatz-Logik auskommt und den gesamten im Cache befindlichen Kontext erhält. Der C2-Zustand ist ein energiesparenderer Zustand mit etwas höherer Latenzzeit, der Unterstützung durch die Chipsatz-Logik benötigt, aber weiterhin den gesamten im Cache befindlichen Kontext erhält. Der C3-Zustand ist ein noch energiesparenderer Zustand mit höherer Latenzzeit, der ebenso Unterstützung durch die Chipsatz-Logik benötigt, wobei aber der im Cache befindliche Kontext verloren gehen kann. Auf der IA-32-Architektur basierende Systeme bilden typischerweise den HALT-(HLT)-Befehl auf den C1-Zustand, STOPGRANT/QUICKSTART auf den C2-Zustand und die Deep-Sleep-Operation (Abschalten des Prozessortakt-Eingangssignals) auf den C3-Zustand ab. In den Zuständen C1 und C2 kann der Systemprozessor den Bus snoopen. Im C3-Zustand kann der Systemprozessor den Bus nicht snoopen.

Im Falle eines OS mit ACPI-Unterstützung muss das OS in Abhängigkeit von Ein-Ausgabe-(I/O)-Aktivität und den verfügbaren Prozessorzuständen sowie deren Attributen eine Richtlinienentscheidung darüber treffen, in welchen energiesparenden Zustand der Prozessor versetzt werden soll. Zur Unterstützung des OS bei dieser Richtlinienentscheidung stellt das ACPI-System ein Busmaster-Statusbit (BM_STS) und ein Arbiter-Sperrbit (ARB_DIS) bereit. Das ACPI-System stellt zudem Kontrollmethoden bereit, welche die verschiedenen verfügbaren Prozessorzustände beschreiben. Die BM_STS- und ARB_DIS-Bits ermöglichen dem OS die Entscheidung, wann der Prozessor in den C3-Zustand versetzt werden soll, und wann in den wesentlich weniger energiesparenden C2-Zustand.

Die Richtlinie für die Entscheidung zwischen den energiesparenden Zuständen C2 oder C3 beruht auf den Fähigkeiten des Systems im C3-Zustand. Wie zuvor angeführt, ist der Prozessor im C3-Zustand nicht in der Lage, Snooping auszuführen, und darüber hinaus können bei Busmaster-Zugriffen Speicher-/Cachekohärenzprobleme auftreten. Deswegen verfolgt das OS die Busmaster-Zugriffsaktivität über das BM_STS-Bit. Bei geringer Aktivität sperrt es den Busarbiter (was die Ausführung von Busmastern verhindert), indem es das BM_STS-Bit setzt und den Prozessor in den C3-Zustand überführt.

Außerdem wirkt sich das Intervall, für welches das OS die C2/C3-Richtlinie festlegt, auf die Leistungsaufnahme des Systems auf. Bei ACPI-Betriebssystemen wird die Richtlinienentscheidung zur Festlegung des C-Zustands des Prozessors einmal pro Präemptionsintervall getroffen. Eine Präemption ist als von einem periodischen Zeitgeber erzeug ter Interrupt (auch als Timerinterrupt bekannt) definiert. Typischerweise liegt dieses Intervall in der Größenordnung von 10 ms bis 20 ms (das Intervall ist vom OS abhängig). Der Prozessor teilt seine während dieser Präemptionszeit auszuführende Arbeit ein, und wenn er diese Arbeit beendet hat, wird er in einen energiesparenden Zustand versetzt.

Wenn das OS den Prozessor in den energiesparenden Zustand versetzt, berücksichtigt es die in der Präemptionszeitspanne verbleibende Zeit sowie die Häufigkeit der Busmaster-Zugriffe. Bei einem Übergang in den C3-Zustand stellt das OS sicher, dass die verbleibende Präemptionszeit größer ist als die Latenzzeit zum Verlassen des C3-Zustands, und es entscheidet über die Wahrscheinlichkeit eines Busmasterzugriffs während der verbleibenden Präemptionszeit (indem es das BM_STS-Bit prüft). Wenn zum Verlassen des C3-Zustands Zeit verbleibt, und wenn keine Busmaster-Aktivität vorliegt, versetzt das OS den Prozessor in den C3-Zustand.

Ein energiesparendes System im Idle-Zustand möchte somit möglichst in den maximal energiesparenden Prozessorzustand übergehen (desto höher die Nummer Cx des Zustands, desto größer die Energieersparnis, d. h., C3 ist ein wesentlich energiesparenderer Zustand als C1). Außerdem muss das System, um in den C3-Zustand überzugehen, sicherstellen, dass keine Aktivität vorliegt, die die Kohärenz von Speicher und/oder Caches beeinträchtigen würde, da der Prozessor in diesem Zustand kein Snooping durchführen kann. Darüber hinaus, findet die Richtlinienentscheidung über den Cx-Zustand mindestens einmal pro Präemptionsintervall, d. h. in der Größenordnung von einmal jede ca. 10 ms, statt. Diese Bedingungen bestimmen einen C3-Idle-Zustand. Wenn es allerdings irgendwelche Ereignisse gibt, die Cachekohärenzprobleme verursachen und genau so häufig wie das Präemptionsintervall auftreten, geht der Prozessor nie in den C3-Zustand über. Das OS verfolgt alle Cachekohärenzprobleme über das BM_STS-Bit, und das OS entscheidet, dass es nicht in einen C3-Zustand übergehen kann, wenn das BM_STS-Bit gesetzt ist.

KURZE BESCHREIBUNG DER ZEICHNUNGEN
Die vorliegende Erfindung wird beispielhaft, und nicht einschränkend, an den Figuren der beigefügten Zeichnungen erläutert, wobei gleiche Bezugszahlen gleichartige Elemente bezeichnen; es zeigen:
1 ein Blockdiagramm, das ein Beispiel eines Computersystems mit nicht-cachebarem Speicher gemäß einer Ausführungsform der vorliegenden Erfindung veranschaulicht,
2 ein Blockdiagramm, das ein Beispiel eines Computersystems mit write-through-cachebarem Speicher gemäß einer Ausführungsform der vorliegenden Erfindung veranschaulicht.
DETAILLIERTE BESCHREIBUNG
In einer Ausführungsform wird ein Verfahren offenbart, welches das Setzen des BM_STS-Bits vermeidet, so dass der Prozessor unter Beibehaltung der Speicherkohärenz in den C3-Zustand übergehen kann. Durch eine geänderte Caching-Richtlinie der Busmaster-Puffer erzeugt ein erheblicher Teil der Busmaster-Aktivität keine Cachekohärenzprobleme und muss daher nicht durch das BM_STS-Bit verfolgt werden, so dass der Prozessor häufiger in den C3-Zustand übergehen kann.
In der folgenden Beschreibung werden zu Erläuterungszwecken zahlreiche spezifische Details dargestellt, um ein tieferes Verständnis der vorliegenden Erfindung zu ermöglichen. Für den Fachmann ist es jedoch offensichtlich, dass die vorliegende Erfindung ohne diese spezifischen Details umgesetzt werden kann. In anderen Fällen werden bekannte Strukturen, Verfahren und Geräte in Blockdiagrammform gezeigt oder auf summarische Weise erwähnt, um eine Erklärung zu liefern, ohne übermäßig ins Detail zu gehen.
Typischerweise wird das Busmaster-Statusbit (BM_STS) gesetzt, wenn entweder eine Busmaster-Leseoperation oder eine Busmaster-Schreiboperation ausgeführt wird. Beispielsweise liest in einem System mit USB-Geräten ein USB-Hostcontroller Deskriptoren aus dem Speicher, um festzustellen, ob eine Operation anliegt, die der USB-Hostcontroller ausführen muss. Das Auslesen der Deskriptoren aus dem Speicher geschieht jede Millisekunde. Die meiste Zeit zeigen die Deskriptoren an, dass keine Operation zur Ausführung durch den USB-Hostcontroller anliegt. Nach dem Stand der Technik wird das BM_STS-Bit gesetzt, weil der Treiberpuffer writeback-cachebar ist, und somit bei Ausführung einer Busmaster-Leseoperation aus einem Speicherbereich, dessen tatsächliche Daten sich im Prozessorcache befinden, wobei sich der Prozessor aber in einem C3-Zustand befindet, die Busmaster-Operation nicht fortgesetzt werden kann, bevor der Prozessor aufgewacht ist. Dies ist so, weil der Prozessor nicht in der Lage ist, Snoop-Zyklen zu bedienen, während er sich in einem C3-Zustand befindet. Um diese Situation zu vermeiden, setzt im Falle irgendwelchen vorherigen Verkehrs mit dem Potential zum Auslösen eines Snoop-Zyklus (BM_STS gesetzt) das OS das ARB_DIS-Bit, um jedwede Busmaster-Operation zu verhindern.
Im Falle einer Busmaster-Schreiboperation in einen write-back-cachebaren Speicherbereich besteht die Möglichkeit, dass sich eine Kopie des Speicherbereichs im Prozessorcache befindet. Um die Kohärenz aufrechtzuerhalten, muss jede Busmaster-Schreiboperation in den write-throughcachebaren Speicherbereich durch den Prozessorcache gesnooped werden. Um diese Situation zu vermeiden, setzt das OS das ARB_DIS-bit, um jedwede Busmaster-Operation zu verhindern.
Indem Designpraktiken geschaffen werden, die Cache- und Speicherkohärenzprobleme vermeiden, kann der Prozessor in einen energiesparenden Zustand versetzt werden. Wenn der von dem Treiber verwendete Speicherbereich als nicht-cachebar markiert und nicht-cachebar gehalten wird, gibt es keine Speicherkohärenzprobleme. Das Markieren des Speicherbereichs als nicht-cachebar stellt sicher, dass im Prozessorcache keine Kopien dieses Speicherbereichs vorliegen, und dass bei Busmaster-Zugriffen durch das diesen Speicherbereich verwendende Gerät keine Notwendigkeit zum Snoopen des Prozessor-Cache besteht. Wenn das BM_STS-Bit so ausgelegt ist, dass es NICHT gesetzt wird, wenn ein Gerät Busmaster-Operationen auf dem nicht-cachebaren Speicherbereich erzeugt, kann das OS den Prozessor häufiger in den energiesparenden C3-Zustand versetzen.
Wenn alternativ hierzu der von dem Treiber verwendete Speicherbereich als write-through-cachebar markiert und write-through-cachebar gehalten wird, werden einige der Speicherkohärenzprobleme beseitigt. "Writethrough-cachebarer Speicher" bedeutet, dass mehr als eine Kopie der Daten im Speicher und im Prozessorcache vorhanden sein kann, dass jedoch beide Kopien kohärent gehalten werden; jede Leseoperation liest einfach die jeweils lokale Kopie, während eine Schreiboperation in eine Kopie dieser Daten auch an den jeweils anderen Ort (Speicher oder Cache) kopiert werden muss. In dieser Konstellation erfordern Busmaster-Speicherleseoperationen keine Interaktion mit dem Prozessor, wohingegen Busmaster-Schreiboperationen in den Speicher ein Snooping des Prozessorcache erfordern (um die Kopie der Daten im Prozessorcache zu aktualisieren). Für diese Konfigurationsart, in welcher der Speicher des Busmaster-Geräts als write-through-cachebar markiert ist, kann das BM_STS-Bit so ausgelegt werden, dass es nur ge setzt wird, wenn diese Geräte Busmaster-Schreibzugriffe auf Write-through-Speicherbereiche erzeugen. Busmaster-Lesezugriffe auf write-through-cachebare Speicherbereiche müssen dagegen das BM_STS-Bit nicht setzen, so dass das OS die CPU in den energiesparenden C3-Zustand versetzen kann.
Die folgende Tabelle erläutert, wie das BM_STS-Bit zur Optimierung des Eintretens in den C3-Zustand in Abhängigkeit der Cachebarkeit des Speicherbereichs, auf den zugegriffen wird, gesetzt werden muss.
Wie die Tabelle zeigt, führen nicht-cachebare Busmaster-Puffer dazu, dass das BM_STS-Bit gar nicht gesetzt wird, während write-through-cachebare Busmaster-Puffer das Setzen des BM_STS-Bits bei Lesezyklen verhindern. In Abhängigkeit vom Verhalten des Busmasters kann eines dieser Verfahren angewandt werden, so dass der Prozessor häufiger in den C3-Zustand übergehen kann.
1 ist ein Blockdiagramm, das ein Beispiel eines Computersystems mit nicht-cachebarem Speicher gemäß einer Ausführungsform der vorliegenden Erfindung ver anschaulicht. Die USB-Geräte 135 und 140 sind durch einen USB-Hostcontroller 120 mit dem Computersystem 100 verbunden. Das Computersystem 100 umfasst einen Prozessor 102, eine Speichersteuereinheit (MCU) 105 und einen Speicher 110. Typischerweise gibt ein OS in dem Computersystem 100 zu jeder Zeitperiode (z. B. alle 11 Sekunden) einen periodischen Präemptionsinterrupt aus. Mit jedem Präemptionsinterrupt teilt das OS für den Prozessor 102 eine von diesem abzuarbeitende Arbeitsmenge ein. Wenn der Prozessor 102 die Arbeit abschließt, wird der Prozessor 102 bis zum nächsten Präemptionsinterrupt in den Idle-Zustand versetzt. Dann führt der Prozessor 102 weitere vom OS zugeteilte Arbeit aus, und danach ist der Prozessor 102 wieder im Idle-Zustand.
Wenn sich der Prozessor 102 im Idle-Zustand befindet, versetzt das OS den Prozessor 102, wie zuvor beschrieben, in einen der energiesparenden Zustände C1, C2 oder C3. Jeder dieser Zustände weist unterschiedliche Attribute auf. Z. B. ist der C1-Zustand ein energiesparender Zustand mit ca. 2 Watt und hat beim Verlassen eine Latenzzeit von ca. 0,5 Mikrosekunden. Der C2-Zustand ist ein energiesparenderer Zustand mit ca. 1,5 Watt und hat beim Verlassen eine Latenzzeit von ca. 100 Mikrosekunden. Der C3-Zustand ist ein äußerst energiesparender Zustand mit ca. 0,2 Watt und hat beim Verlassen eine Latenzzeit von ca. 3 Mikrosekunden. Der C3-Zustand ist ein äußerst energiesparender Prozessorzustand. Die Latenzzeit beim Verlassen ist die Zeit, die der Prozessor 102 bei einem Präemptionsinterrupt zur Wiederaufnahme des Betriebs benötigt.
Snooping ist wichtig, um die Kohärenz zwischen dem Prozessor-fache 103 und dem Speicher 110 aufrechtzuerhalten. Wenn der Prozessor 102 in den C3-Zustand versetzt wird, kann der Prozessor 102 den Bus nicht snoopen. Beispielsweise würde ein Speicherkohärenzproblem vorliegen, wenn, während der Prozessor sich im C3-Zustand befindet, der USB-Hostcontroller 120 (oder ein Busmaster-Controller) die Kontrolle über den Bus übernähme, Daten in den Speicher 110 schriebe, und sich die entsprechenden Daten gerade im Prozessorcache 103 befänden. Die Daten im Speicher 110 wären aktueller als die Daten im Prozessorcache 103, aber der Prozessor 102 würde dies nicht bemerkt haben, weil er den Bus nicht snoopen kann.
Um das Speicherkohärenzproblem zu vermeiden, legt die ACPI-Spezifikation fest, dass der Busmaster-Arbiter 145 gesperrt wird. Der Busmaster-Arbiter 145 wird gesperrt, indem das Arbiter-Sperrbit (ARB DIS) gesetzt wird. Dadurch wird verhindert, dass der Busmaster-Arbiter 145 den Bus anderen Busmaster-Controllern (einschließlich des USB-Hostcontrollers) oder Geräten zuteilt. Durch Setzen des ARB_DIS-Bits würde allerdings die Fähigkeit des USB-Hostcontrollers 120 zum Lesen seiner Framelisten beeinträchtigt. Wie oben beschrieben, erzeugt der USB-Hostcontroller 120 häufig Busmaster-Zugriffe auf den Speicher 110 (z. B. einmal jede Millisekunde).
In einer Ausführungsform der vorliegenden Erfindung wird der von dem Busmaster-Gerät verwendete Abschnitt des Speichers 110 auf nicht-cachebar gesetzt, und das BM_STS-Bit wird bei von dem Busmaster-Gerät (USB-Hostcontroller 120) ausgeführten Busmaster-Zugriffen nicht gesetzt. Dies führt dazu, dass das OS jegliche Busmaster-Aktivität seitens dieses nicht-cachebaren Busmaster-Geräts ignoriert, und die OS-Richtlinie zum Versetzen des Prozessors 102 in den C3-Zustand wird nicht beeinflusst. Wenn beispielsweise der USB-Hostcontroller 120 eine Busmaster-Schreiboperation zum Schreiben in den nicht-cachebaren Speicher 110 ausführt, ergibt sich kein Cachekohärenzproblem, um das man sich sorgen müsste. Wenn der USB-Hostcontroller 120 eine Busmaster-Leseoperation zum Lesen aus dem nicht-cachebaren Speicher 110 ausführt, ergibt sich ebenfalls kein Cachekohärenzproblem. Somit besteht für den Prozessor 102 keine Notwendigkeit, während Buszugriffen durch den USB-Hostcontroller 120 den Bus zu snoopen, und er kann daher in den energiesparenden C3-Zustand versetzt werden.
Um diese Konfigurationsart zu optimieren, muss die MCU 105 bei Busmaster-Zugriffen von dem "nicht-cachebaren" Busmaster-Gerät (USB-Hostcontroller 120) keine Snoop-Zyklen an den Prozessor 102 ausgeben. Es gibt viele Verfahren zur Durchführung dieser Art von Speichertypisierung. Z. B. können Speicherattributregister in die MCU programmiert werden, die die nicht-cachebaren Abschnitte des Speichers identifizieren, oder ein gesondertes Signal von dem Busmaster-Gerät könnte es als den Urheber der Buszyklus-Operation identifizieren.
Da außerdem das "nicht-cachebare" Busmaster-Gerät (USB-Hostcontroller 120) keine Cachekohärenzprobleme mehr erzeugt, und da die MCU 105 keine Snoop-Zyklen mehr an den Prozessor 102 ausgibt, kann der Betrieb des "nicht-cachebaren" Busmaster-Geräts zugelassen werden, wenn das ARB DIS-Bit (das normalerweise den Betrieb aller Busmaster-Geräte unterbinden würde) gesetzt ist. Es ist zu beachten, dass dies nur "nicht-cachebare" Busmaster-Geräte betrifft, während alle anderen Busmaster-Geräte, die Kohärenzprobleme erzeugen können, gesperrt werden müssen, wenn das ARB DIS-Bit gesetzt ist.
2 ist ein Blockdiagramm, das ein Beispiel eines Computersystems mit write-through-cachebarem Speicher gemäß einer Ausführungsform der vorliegenden Erfindung veranschaulicht. Der Speicher 210 ist für den von dem Busmaster-Gerät (in diesem Fall der USB-Hostcontroller 220) verwendeten Speicher auf write-through-cachebar gesetzt, und das BM_STS-Bit wird nur bei von diesem "write-throughcachebaren" Busmaster-Gerät ausgehenden Busmaster-Schreiboperationen gesetzt, während es bei von diesem "writethrough-cachebaren" Busmaster-Gerät ausgehenden Busmaster- Leseoperationen nicht gesetzt wird. Dadurch können der Cache 203 und der Speicher 210 miteinander kohärent sein, wenn eine Busmaster-Schreiboperation vorliegt. Obwohl der Cache 203 als Prozessorcache dargestellt ist, ist dieses Verfahren auch auf andere Cache-Implementationen anwendbar.
Um diese Konfigurationsart zu optimieren, muss die MCU 205 bei Busmaster-Lesezugriffen von diesem speziellen "nicht-cachebaren" Busmaster-Gerät (USB-Hostcontroller 220) keine Snoop-Zyklen an den Prozessor 203 ausgeben. Es gibt viele Verfahren zur Durchführung dieser Art von Speichertypisierung. Z. B. können Speicherattributregister in die MCU programmiert werden, die die write-through-cachebaren Abschnitte des Speichers identifizieren, oder ein gesondertes Signal von dem Busmaster-Gerät könnte es als den Urheber der Buszyklus-Operation identifizieren.
Da außerdem das "write-through-cachebare" Busmaster-Gerät bei Speicherlesezyklen keine Cachekohärenzprobleme mehr erzeugt, und da die MCU 205 bei von diesem "writethrough-cachebaren" Busmaster-Gerät ausgehenden Busmaster-Leseoperationen keine Snoop-Zyklen mehr an den Prozessor 203 ausgibt, kann das Ausführen von Busmaster-Leseoperationen durch das "write-through-cachebare" Busmaster-Gerät zugelassen werden, wenn das ARB_DIS-Bit (das normalerweise den Betrieb aller Busmaster-Geräte unterbinden würde) gesetzt ist. Dieses "write-through-cachebare" Busmaster-Gerät muss nach wie vor vom Erzeugen von Busmaster-Schreibzyklen abgehalten werden, wenn das ARB_DIS-Bit gesetzt ist, aber Busmaster-Leseoperationen können fortgesetzt werden. Es ist zu beachten, dass dies nur "write-through-cachebare" Busmaster-Geräte betrifft, während alle anderen Busmaster-Geräte, die Kohärenzprobleme erzeugen können, gesperrt werden müssen, wenn das ARB_DIS-Bit gesetzt ist.
Die Operationen der verschiedenen Verfahren der vorliegenden Erfindung können durch eine Verarbeitungs einheit in einem digitalen Datenverarbeitungssystem implementiert werden, welche Computerprogramm-Befehlsfolgen ausführt. Die Operationen können Hardwareschaltungen mit einem Hilfsprozessor umfassen, der dediziert für die Ausführung von Powermanagement-Funktionen zur Verfügung steht. Die Operationen können unter Verwendung einer Anwendungssoftware ausgeführt werden, die Befehle umfasst, welche in einem Speicher abgelegt sind, der als maschinenlesbares Speichermedium betrachtet werden kann. Bei dem Speicher kann es sich um Speicher mit wahlfreiem Zugriff, Nur-Lese-Speicher, dauerhaften Speicher, wie z. B. ein Massenspeichergerät, oder um eine beliebige Kombination dieser Geräte handeln. Die Ausführung der Befehlsfolgen bewirkt, dass die Verarbeitungseinheit Operationen gemäß der vorliegenden Erfindung ausführt. Die Befehle können von einem Speichergerät oder über eine Netzwerkverbindung von einem oder mehreren weiteren digitalen Datenverarbeitungssystemen (z. B. von einem Server-Computersystem) in den Speicher des Computers geladen werden. Die Befehle können gleichzeitig in verschiedenen Speichergeräten (z. B. DRAM und eine Festplatte, wie z. B. im Falle von virtuellem Speicher) abgelegt sein. Infolgedessen können diese Befehle direkt von der Verarbeitungseinheit ausgeführt werden.
In anderen Fällen können die Befehle nicht unmittelbar ausgeführt werden, oder sie können nicht direkt durch die Verarbeitungseinheit ausführbar sein. Unter solchen Umständen können die Befehle zur Ausführung kommen, indem der Prozessor zum Ausführen eines Interpreters veranlasst wird, welcher die Befehle interpretiert, oder indem der Prozessor veranlasst wird, Befehle auszuführen, welche die empfangenen Befehle in Befehle umwandeln, die direkt durch den Prozessor ausführbar sind. In anderen Ausführungsformen können zur Implementierung der vorliegenden Erfindung fest verdrahtete Schaltungen anstelle von oder gemeinsam mit Softwarebefehlen zum Einsatz kommen. Somit ist die vorliegende Erfindung weder auf irgendeine spezifische Kombination aus Hardwareschaltungen und Software noch auf irgendeine spezielle Quelle für die von dem Computer bzw. von dem digitalen Datenverarbeitungssystem ausgeführten Befehle beschränkt.
Obwohl die vorliegende Erfindung anhand spezifischer Ausführungsbeispiele beschrieben worden ist, ist es offenkundig, dass vielfältige Abwandlungen und Änderungen an diesen Ausführungsformen vorgenommen werden können, ohne von dem wesentlichen Gedanken und dem Umfang der Erfindung abzuweichen, wie sie in den Ansprüchen dargelegt ist. Dementsprechend sind die Patentschrift und die Zeichnungen in einem veranschaulichenden und nicht in einem einschränkenden Sinne zu verstehen.
Zusammenfassung
Ein Systemspeicher (110, 210), auf den von einem Busmaster Controller (145, 245) zugegriffen wird, wird auf nicht-cachebar gesetzt. Ein Busmaster-Statusbit wird für alle Transferzyklen des Busmaster Controllers mit dem nicht-cachebaren Speicher (110, 120) nicht gesetzt, während sich der Systemprozessor (102, 202) in einem energiesparenden Zustand befindet.

Claims

Verfahren, welches Folgendes umfasst: Ein Speicher, der von einem Busmaster-Gerät verwendet wird, wird auf nicht-cachebar gesetzt, wobei sich der Speicher und das Busmaster-Gerät in einem Computersystem befinden; ein Busmaster-Statusbit (BM_STS) wird bei Busmaster-Speicheroperationen durch das Busmaster-Gerät mit dem Speicher nicht gesetzt; und der Prozessor in dem Computersystem wird in einen energiesparenden Zustand versetzt.
Verfahren nach Anspruch 1, wobei der energiesparende Zustand ein Deep-Sleep-Zustand ist.
Verfahren nach Anspruch 1, wobei der energiesparende Zustand ein C3-Zustand ist.
Verfahren nach Anspruch 1, wobei der Speicher an ein Speichersubsystem angekoppelt ist, das während Busmaster-Zugriffen, die von dem Busmaster-Gerät ausgeführt werden, keine Snoop-Zyklen an den Prozessor ausgibt.
Verfahren nach Anspruch 4, wobei das Busmaster-Gerät Busmaster-Lese- und Schreiboperationen erzeugen darf, wenn das ARB DIS-Bit gesetzt ist.
Computerlesbares Medium, auf welchem Befehlsfolgen gespeichert sind, die durch ein System ausführbar sind, und die bei Ausführung durch das System das System zum Ausführen eines Verfahrens veranlassen, welches Folgendes umfasst: Ein Speicher, der von einem Busmaster-Gerät verwendet wird, wird auf nicht-cachebar gesetzt, wobei sich der Speicher und das Busmaster-Gerät in einem Computersystem befinden; ein Busmaster-Statusbit (BM_STS) wird bei Busmaster-Speicheroperationen durch das Busmaster-Gerät mit dem Speicher nicht gesetzt; und der Prozessor in dem Computersystem wird in einen energiesparenden Zustand versetzt.
Computerlesbares Medium nach Anspruch 6, wobei der energiesparende Zustand ein Deep-Sleep-Zustand ist.
Computerlesbares Medium nach Anspruch 6, wobei der energiesparende Zustand ein C3-Zustand ist.
Computerlesbares Medium nach Anspruch 6, wobei der Speicher an ein Speichersubsystem angekoppelt ist, das während Busmaster-Zugriffen, die von dem Busmaster-Gerät ausgeführt werden, keine Snoop-Zyklen an den Prozessor ausgibt.
Computerlesbares Medium nach Anspruch 9, wobei das Busmaster-Gerät Busmaster-Lese- und Schreiboperationen erzeugen darf, wenn das ARB_DIS-Bit gesetzt ist.
System, umfassend: einen Speicher, der auf nicht-cachebar gesetzt ist; ein Busmaster-Gerät, das an den Speicher angekoppelt ist; und einen Prozessor, der an den Speicher und an das Busmaster-Gerät angekoppelt ist, wobei der Prozessor in einen energiesparenden Zustand versetzt ist, während das Busmaster-Gerät Speicheroperationen mit dem nicht-cachebaren Speicher ausführt, und während ein Busmaster-Statusbit (BM_STS) bei diesen Busoperationen nicht gesetzt ist.
System nach Anspruch 11, wobei der energiesparende Zustand ein Deep-Sleep-Zustand ist.
System nach Anspruch 11, wobei der energiesparende Zustand ein C3-Zustand ist.
System nach Anspruch 11, weiterhin umfassend ein Speichersubsystem, das an den Speicher angeschlossen ist, wobei das Speichersubsystem während Speicheroperationen, die von dem Busmaster-Gerät ausgeführt werden, keine Snoop-Zyklen an den Prozessor ausgibt.
System nach Anspruch 14, wobei das Busmaster-Gerät Busmaster-Lese- und Schreiboperationen erzeugen darf, wenn ein Arbiter-Sperrbit (ARB_DIS) gesetzt ist.
Verfahren, das Folgendes umfasst: Ein Speicher, der von einem Busmaster-Gerät verwendet wird, wird auf write-through-cachebar gesetzt, wobei sich der Speicher und das Busmaster-Gerät in einem Computersystem befinden; ein Busmaster-Statusbit (BM_STS) wird nicht gesetzt, während das Busmaster-Gerät Speicherleseoperationen mit dem Speicher ausführt; und der Prozessor in dem Computersystem wird in einen energiesparenden Zustand versetzt.
Verfahren nach Anspruch 16, das weiterhin Folgendes umfasst: Das BM_STS-Bit wird gesetzt, während das Busmaster-Gerät Speicherschreiboperationen mit dem Speicher ausführt.
Verfahren nach Anspruch 17, wobei der Prozessor nicht in den energiesparenden Zustand versetzt wird, während das Busmaster-Gerät Speicherschreiboperationen mit dem Speicher ausführt.
Verfahren nach Anspruch 17, wobei der energiesparende Zustand ein C3-Zustand ist.
Verfahren nach Anspruch 16, wobei der Speicher an ein Speichersubsystem angekoppelt ist, das während Busmaster-Leseoperationen, die von dem Busmaster-Gerät ausgeführt werden, keine Snoop-Zyklen an den Prozessor ausgibt.
Verfahren nach Anspruch 20, wobei das Busmaster-Gerät Busmaster-Leseoperationen erzeugen darf, wenn das ARB_DIS-Bit gesetzt ist.
Computerlesbares Medium, auf welchem Befehlsfolgen gespeichert sind, die durch ein System ausführbar sind, und die bei Ausführung durch das System das System zum Ausführen eines Verfahrens veranlassen, wobei das Verfahren Folgendes umfasst: Ein Speicher, der von einem Busmaster-Gerät verwendet wird, wird auf write-through-cachebar gesetzt, wobei sich der Speicher und das Busmaster-Gerät in einem Computersystem befinden; ein Busmaster-Statusbit (BM_STS) wird nicht gesetzt, während das Busmaster-Gerät Speicherleseoperationen mit dem Speicher ausführt; und der Prozessor in dem Computersystem wird in einen energiesparenden Zustand versetzt.
Computerlesbares Medium nach Anspruch 22, das weiterhin Folgendes umfasst: Das BM_STS-Bit wird gesetzt, während das Busmaster-Gerät Speicherschreiboperationen mit dem Speicher ausführt.
Computerlesbares Medium nach Anspruch 22, wobei der Prozessor nicht in den energiesparenden Zustand versetzt ist, während das Busmaster-Gerät Speicherschreiboperationen mit dem Speicher ausführt.
Computerlesbares Medium nach Anspruch 22, wobei der energiesparende Zustand ein C3-Zustand ist.
Computerlesbares Medium nach Anspruch 22, wobei der Speicher an ein Speichersubsystem angekoppelt ist, das während Busmaster-Lesezugriffen, die von dem Busmaster-Gerät ausgeführt werden, keine Snoop-Zyklen an den Prozessor ausgibt.
Computerlesbares Medium nach Anspruch 26, wobei das Busmaster-Gerät Busmaster-Leseoperationen erzeugen darf, wenn das ARB DIS-Bit gesetzt ist.
System, umfassend: einen Speicher, der auf write-through-cachebar gesetzt ist; ein Busmaster-Gerät, das an den Speicher angekoppelt ist; und einen Prozessor, der an den Speicher und an das Busmaster-Gerät angekoppelt ist, wobei der Busmaster Speicherleseoperationen ausführen darf, während der Prozessor sich in einem energiesparenden Zustand befindet, ohne dass das Busmaster-Statusbit (BM_STS) gesetzt ist.
System nach Anspruch 28, wobei der Prozessor nicht in den energiesparenden Zustand versetzt ist, während das Busmaster-Gerät Speicherschreiboperationen mit dem Speicher ausführt.
System nach Anspruch 28, wobei das BM_STS-Bit gesetzt ist, während das Busmaster-Gerät Speicherschreiboperationen mit dem Speicher ausführt.
System nach Anspruch 28, wobei der energiesparende Zustand ein C3-Zustand ist.
System nach Anspruch 28, weiterhin umfassend ein Speichersubsystem, das an den Speicher angekoppelt ist, wobei das Speichersubsystem während jeglicher Busmaster-Leseoperationen, die von dem Busmaster-Gerät ausgeführt werden, keine Snoop-Zyklen an den Prozessor ausgibt.
System nach Anspruch 32, wobei das Busmaster-Gerät Busmaster-Leseoperationen erzeugen darf, wenn das ARB_DIS-Bit gesetzt ist.