DE10355698B4 - Flip-flop with multiple operating mode - Google Patents

Flip-flop with multiple operating mode

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DE10355698B4
DE10355698B4 DE2003155698 DE10355698A DE10355698B4 DE 10355698 B4 DE10355698 B4 DE 10355698B4 DE 2003155698 DE2003155698 DE 2003155698 DE 10355698 A DE10355698 A DE 10355698A DE 10355698 B4 DE10355698 B4 DE 10355698B4
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DE
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flip
flop
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clock
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Harald Schmid
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    • H03K3/037Bistable circuits
    • H03K3/0375Bistable circuits provided with means for increasing reliability; for protection; for ensuring a predetermined initial state when the supply voltage has been applied; for storing the actual state when the supply voltage fails

Abstract

Flip-Flop (1) mit Mehrfachbetriebsmodus mit: Flip-flop (1) with multiple operating mode:
(a) einem von einem externen Taktsignal (clk), das eine Taktperiode T aufweist, getakteten Master-Latch (2) zum Empfang und Zwischenspeichern eines mittels einer ersten Logikschaltung (7) mit einem Betriebsmodus-Steuersignal (DRD) logisch verknüpften Datensignals (D), wobei das Betriebsmodus-Steuersignal (DRD) das Flip-Flop (1) zwischen einem ersten und einem zweiten Betriebsmodus umschaltet; (A) one of an external clock signal (clk) having a clock period T, clocked master latch (2) for receiving and temporarily storing a means of a first logic circuit (7) with an operating mode control signal (DRD) logically combined data signal (D ), wherein the operation mode control signal (DRD), the flip-flop (1) switches between a first and a second operating mode;
(b) einem von dem externen Taktsignal (clk) getakteten Slave-Latch (22), welches an das Master-Latch (2) gekoppelt ist, zur Erzeugung und Ausgabe eines Ausgangssignals (Q) in Abhängigkeit von dem Betriebsmodus-Steuersignal (DRD); (B) one of the external clock signal (clk) clocked slave latch (22) which is coupled to the master latch (2), for generating and outputting an output signal (Q) in response to the operation mode control signal (DRD) ;
(c1) wobei das Flip-Flop (1) in dem ersten Betriebsmodus als taktflankengesteuertes D-Flip-Flop arbeitet und das Datensignal (D) als Ausgangssignal (Q) ausgibt; (C1) wherein said flip-flop (1) in the first operating mode operates as a clock-edge-triggered D flip-flop and the data signal (D) as an output signal (Q) outputs;
(c2) wobei das Flip-Flop (1) in dem zweiten Betriebsmodus ein getaktetes Signal, welches dieselbe Taktperiode T wie das externe Taktsignal (clk) aufweist, als Ausgangssignal (Q) ausgibt; (C2) wherein said flip-flop (1) in the second operation mode to output a pulsed signal having the same clock period T as the external clock signal (CLK) as an output signal (Q); und wobei and wherein
(d) in beiden Betriebsmodi alle ansteigenden Signalflanken des Ausgangssignals (Q) aus dem Datensignal... (D) in both operating modes all rising signal edges of the output signal (Q) from the data signal ...

Description

  • Die Erfindung betrifft ein Flip-Flop mit Mehrfachbetriebsmodus, insbesondere für einen Taktfrequenzteiler mit Taktdurchgangsmodus. The invention relates to a flip-flop having multiple operating mode, in particular for a clock frequency divider with clock through mode.
  • Flip-Flops sind Schaltelemente, die in der Lage sind, binäre Informationen zu speichern und finden vielfach Anwendung ua in Registern, Schieberegistern, Speichern, Zählern und insbesondere Frequenzteilern. Flip-flops are circuit elements that are able to store binary information, and often are used inter alia in registers, shift registers, memories, counters, and in particular frequency dividers.
  • Unter einem Flip-Flop wird im folgenden die Hintereinanderschaltung zweier Latches verstanden, wobei ein Latch eine bistabile Kippschaltung ist, die einen Dateneingang, einen Ausgang und einen Takteingang aufweist. Under a flip-flop, the series connection of two latches is understood in the following, wherein a latch is a flip-flop having a data input, an output and a clock input. Bei logischem H-Pegel (High) eines an den Takteingang angelegten Taktsignals schaltet ein Latch das am Dateneingang anliegende Datensignal an den Ausgang durch, es ist also transparent. At logic H level (High) a signal applied to the clock input of the clock signal switches the data applied to the input data signal to the output by a latch, so it is transparent. Liegt das Taktsignal jedoch auf einem L-Pegel (Low), befindet sich das Latch im Speichermodus und gibt an seinem Ausgang ein Signal entsprechend dem Pegel des vor dem Umschalten des Taktsignals von H-Pegel auf L-Pegel vorliegenden Datensignals am Dateneingang aus. However, if the clock signal is at an L-level (Low), is the latch in storage mode, and outputs at its output a signal corresponding to the level of before switching, the clock signal from H level to L-level data signal at the data input.
  • Die Transparenz des Latches geht verloren, wenn man zwei Latches, die mit komplementären Taktsignalen angesteuert sind, zu einem Flip-Flop hintereinanderschaltet. The transparency of the latches will be lost if one behind the other switches two latches that are controlled by complementary clock signals to a flip-flop. Bei dem taktflankengesteuerten D-Flip-Flop, das bei ansteigender Flanke triggert, ist der Ausgang des ersten Master-Latches an den Dateneingang des zweiten Slave-Latches gekoppelt. In the edge-triggered D-type flip-flop which triggers on the rising edge, the output of the first master latch is coupled to the data input of the second slave latches. Der Ausgang des Master-Latches folgt dem Datensignal solange das Taktsignal auf L-Pegel liegt und das Slave-Latch bleibt solange verriegelt. The output of the master latch following the data signal while the clock signal is at the L level, and the slave latch remains locked. Geht das Taktsignal auf H-Pegel, so verriegelt das Master-Latch, und das folgende Slave-Latch übernimmt den logischen Zustand des Ausgangs des Master-Latches. The clock signal goes to H level, so locks the master latch and the slave latch following assumes the logical state of the output of the master latch.
  • Aus der Technik sind Register, die parallele Anordnungen von D-Flip-Flops, welche mit einem gemeinsamen Taktsignal versorgt werden, bekannt – wie es beispielsweise in Halbleiter-Schaltungstechnik, U. Tietze, Ch. Schenk, 12. Auflage, 2002, Springer Verlag, Berlin, ISBN 3-54-42849-6, beschrieben ist. In the art are registers, the parallel arrangements of D-flip-flops, which are supplied with a common clock signal, known - as described for example in semiconductor circuitry, U. Tietze, Ch Schenk, 12th edition, 2002, Springer Verlag. , Berlin, ISBN described 3-54-42849-6. Insbesondere sind Frequenzteilerschaltungen mit D-Flip-Flops bekannt, die aus einem Taktsignal bestimmter Taktperiode T getaktete Ausgangssignale mit Vielfachen der Taktperiode T liefern. In particular, frequency divider circuits with D flip-flops are known that provide clocked from a clock signal of certain clock period T the output signals at multiples of the clock period T. Häufig werden in Schaltungen Taktsignale mit verschiedenen Taktperioden benötigt, zB in Mikroprozessor-Chips, die Controller-Schaltungen für verschiedene Aufgaben enthalten, welche unterschiedliche Takte benötigen. Frequently in circuits clock signals are required with different clock periods, for example, in microprocessor chips, the controller circuits for various tasks included that require different clocks. Auch in Phasenregelkreisen (PLL = phase locked loop) werden Flip-Flops und umschaltbare Taktfrequenzen benötigt. In phase-locked loops (PLL phase locked loop) are needed flip-flops and switchable clock frequencies. Insbesondere die Ausgabe eines Signals, das dieselbe Taktperiode T wie das extern angelegte Taktsignal aufweist, ist meist erforderlich. In particular, the output of a signal having the same clock period T having as the clock signal externally applied is required usually.
  • Das Dokument The document EP 1 081 857 A1 EP 1081857 A1 beschreibt beispielsweise eine D-Flip-Flop-Schaltungsanordnung aus zwei Latches, die sowohl mit steigenden als auch fallenden Taktflanken betreibbar ist. for example, describes a D-type flip-flop circuit arrangement of two latches, operable with both rising and falling clock edges. Das Dokument WO 03/021785 A2 offenbart eine Taktteilerschaltung zum Teilen eines Taktes durch eine beliebige gerade Zahl. Document WO 03/021785 A2 discloses a clock divider circuit for dividing a clock by an arbitrary even number. Das Dokument zielt auf die Vermeidung von D-Flip-Flop-Verzögerungen ab. The document is aimed at the prevention of D flip-flop delays.
  • Die The 1 1 zeigt eine Schaltungsanordnung mit einem D-Flip-Flop F nach dem Stand der Technik, einen Multiplexer M und zwei in Serie geschaltete Inverter I1, I2. shows a circuit arrangement with a D-flip-flop F according to the prior art, a multiplexer M and two series-connected inverters I1, I2. Ein Datensignal D ist über einen Eingang DE der Schaltungsanordnung an den Dateneingang DS des Flip-Flops F geschaltet, das von einem Taktsignal clk, welches an seinem Takteingang CT anliegt, getaktet ist. A data signal D is connected via an input EN of the circuit arrangement to the data input of the flip-flops F DS, that is by a clock signal CLK which is applied to its clock input CT, clocked. Ein Ausgangssignal an seinem Ausgang QQ ist an den Multiplexer M gekoppelt. An output signal at its output QQ is coupled to the multiplexer M. Dem D-Flip-Flop F ist eine Inverterkette I1, I2 parallel geschaltet, welche von dem Taktsignal clk, das über einen Eingang TX der Schaltungsanordnung nach dem Stand der Technik zugeführt wird, durchlaufen wird und ebenfalls an den Multiplexer M geführt ist. The D-flip-flop F is a chain of inverters I1, I2 connected in parallel, which is traversed by the clock signal CLK is supplied via an input TX of the circuit arrangement according to the prior art and is also fed to the multiplexer M.
  • Der Multiplexer M schaltet in Abhängigkeit von einem Steuersignal DD, das über einen Steueranschluss S an die Schaltung geführt ist, entweder das Ausgangssignal Q des D-Flip-Flops F oder das durch die zwei Inverter I1, I2 verzögerte Taktsignal clk an einen Ausgang A durch. The multiplexer M switches in response to a control signal DD, which is guided over a control terminal S of the circuit, either the output signal Q of the D flip-flops F or delayed by the two inverters I1, I2 clock signal CLK at an output A ,
  • Die Schaltungsanordnung nach The circuit arrangement of 1 1 nach dem Stand der Technik ermöglicht einen Betrieb als konventionelles D-Flip-Flop, wobei das Dateneingangssignal D über den Multiplexer M als Ausgangssignal Q des von dem Taktsignal clk getakteten Flip-Flops F an den Ausgang ausgegeben ist. according to the prior art allows an operation as a conventional D-type flip-flop, wherein the data input signal D is output through the multiplexer M as the output signal Q of the clocked by the clock signal clk flip-flop F to the output. In einem zweiten von dem Steuersignal DD vorgegebenen Betriebsmodus schaltet der Multiplexer M das durch die Inverter I1, I2 gelaufene Taktsignal clk an den Ausgang A durch. In a second predetermined by the control signal DD mode of operation, the multiplexer switches M by the passed through the inverters I1, I2 clock signal CLK to the output of A. Die Inverter I1, I2 sind so dimensioniert, dass beim Umschalten von dem Flip-Flop-Betriebsmodus in den Taktbetriebsmodus die ansteigenden Taktflanken des Ausgangssignals Q des Flip-Flops F mit den ansteigenden Taktflanken des verzögerten Taktsignals clk übereinstimmen. The inverters I1, I2 are dimensioned such that in the clock operation mode, the rising clock edges of the output signal Q of the flip-flops F match when switching from the flip-flop operation mode with the rising clock edges of the delayed clock signal clk.
  • Dasselbe bekannte Prinzip des verzögerten Durchschleifens eines externen Taktsignals clk zeigt die The same well-known principle of the delayed looping through an external clock signal clk shows 2 2 für einen Zweifach-Frequenzteiler. for a two-frequency divider. Der Frequenzteiler bzw. Untersetzer U ist durch ein D-Flip-Flop F nach dem Stand der Technik gebildet, wobei das Ausgangssignal Q an den Dateneingang DS des Flip-Flops F als Datensignal QR zurückgeführt ist. The frequency divider or coasters U is formed by a D-flip-flop F of the prior art, in which the output Q is fed back to the data input of the flip-flops F DS as data signal QR. Somit liefert der Untersetzer U ein Ausgangssignal Q, das die doppelte Taktperiode 2T des Taktsignals clk aufweist, welches extern über einen Eingang TX an den Takteingang CT des Flip-Flops F geführt ist. Thus, the U coasters provides an output signal Q, which has twice the clock period 2T of the clock signal clk, which is guided externally through an input TX to the clock input of the flip-flops F CT. Das Ausgangssignal Q des Untersetzers U wird von einem Multiplexer M, der von einem Steuersignal DD gesteuert ist, in einem ersten Teilermodus an den Ausgang A geführt. The output signal Q of the saucer U is guided by a multiplexer M which is controlled by a control signal DD, in a first mode splitter to the output of A. In einem zweiten Modus, dem Taktdurchgangsmodus, schaltet der Multiplexer M in Abhängigkeit des Steuersignals DD (direct drive) das durch zwei in Serie geschaltete Inverter I1, I2 verzögerte Taktsignal clk an den Ausgang A durch. In a second mode, the clock through mode, the multiplexer delayed by two series-connected inverters I1, I2 clock signal clk switches M in dependence of the control signal DD (direct drive) to the output A through. Die Inverter I1, I2 sind so dimensioniert, dass die durch den Untersetzer U bzw. Flip-Flop F hervorgerufene Verzögerung der Signale Q, QR kompensiert ist und beim Umschalten zwischen dem Teilermodus und dem Taktdurchgangsmodus kein Taktversatz auftritt. The inverters I1, I2 are so dimensioned that the induced by the coasters U or flip-flop F delay of the signals Q, QR is compensated and no clock skew occurs when switching between the divider and the clock mode through mode.
  • Die Schaltungsanordnung nach dem Stand der Technik weist eine Reihe von Nachteilen auf. The circuit arrangement according to the prior art has a number of disadvantages. Um den Taktversatz im Teiler- bzw. Taktdurchgangsmodus zu minimieren, müssen die Inverter I1, I2 bzw. Verzögerungsstrecken exakt an die Signalverzögerungszeit, die durch das Flip-Flop F hervorgerufen ist, angepasst werden. In order to minimize the clock skew in clock divider or pass-through mode, the inverters I1, I2 and delay lines have to be exactly to the signal delay time which is caused by the flip-flop F, adjusted. Es kann jedoch nur eine gerade Anzahl von Invertern I1, I2 verwendet werden, wobei jeder Inverter immer eine minimale Verzögerungszeit für das Taktsignal darstellt. However, it can be used I2 only an even number of inverters I1, each inverter is always a minimum delay time for the clock signal. Deshalb lässt sich ein Angleichen an die Signalverzögerungszeit, die durch das Flip-Flop F hervorgerufen ist, nur in diskreten Schritten erreichen. Therefore, leaving a matching to the signal delay time which is caused by the flip-flop F, achieved only in discrete steps. Darüber hinaus hängt die Verzögerungszeit von Invertern oder ähnlichen Verzögerungsgliedern von der Temperatur, der Versorgungsspannung und auch Fertigungsmethoden ab. In addition, the delay time of inverters or similar delay elements of temperature, supply voltage and manufacturing methods depends. Dasselbe gilt für die durch Flip-Flops hervorgerufene Verzögerung, so dass ein exakter Abgleich bei sich verändernden Betriebsbedingungen sehr schwierig ist. The same applies to the situation created by flip-flops delay so that an exact balance is very difficult under changing operating conditions. Ein weiterer Nachteil der parallelen Durchführung des Taktsignals ist ein hoher Stromverbrauch, weil auch während des Taktdurchgangsmodus der Frequenzteiler ständig im Betrieb ist. Another drawback of the parallel implementation of the clock signal is a high power consumption, because constantly in operation during the clock through mode, the frequency divider. Außerdem wird nach dem Stand der Technik das Taktausgangssignal im Frequenzteilermodus und Taktdurchgangsmodus aus verschiedenen Signalen generiert. In addition, the clock output signal in the frequency divider clock mode and through mode from various signals generated by the prior art. Im Teilermodus wird das Ausgangssignal durch das rückgekoppelte D-Flip-Flop erzeugt, während im Taktdurchgangsmodus lediglich das externe Taktsignal verzögert ausgegeben wird. In divider mode, the output signal is generated by the fed-back D flip-flop, while the beat-pass mode, only the external clock signal is output with a delay. Dadurch kann sich der Pegelhub des Ausgangstaktsignals im Teilermodus von dem Pegelhub des verzögerten externen Taktsignals unterscheiden und nachteilig wirken. Thus, the output swing of the output clock signal in the divider mode may be different from the level swing of the delayed external clock signal, and have a disadvantageous effect. Dies ist besonders nachteilig beim Umschalten zwischen den Modi. This is particularly disadvantageous when switching between modes.
  • Es ist also Aufgabe der vorliegenden Erfindung, ein Flip-Flop zu schaffen, insbesondere zum Einsatz in Taktfrequenzteilern, das in einem ersten Betriebsmodus als Flip-Flop arbeitet und in einem zweiten Betriebsmodus ein getaktetes Ausgangssignal ausgibt, das dieselbe Taktperiode wie ein externes Taktsignal aufweist, ausgibt, und die ansteigenden Flanken des Ausgangssignals über einen weiten Bereich von Betriebsumständen beim Umschalten zwischen den Betriebsmodi synchron sind. It is therefore object of the present invention to provide a flip-flop, in particular for use in clock frequency dividers, which operates and in a first operating mode as a flip-flop outputting a pulsed output signal in a second operating mode, having the same clock period as an external clock signal, outputs, and the rising edges of the output signal are in synchronization over a wide range of operating circumstances, when switching between the operating modes. Der vorliegenden Erfindung liegt außerdem die Aufgabe zugrunde, einen Taktfrequenzteiler mit Taktdurchgangsmodus zu schaffen, der keinen Taktversatz beim Umschalten zwischen einem Teiler und einem Taktdurchgangsmodus über einen weiten Bereich von Betriebsbedingungen aufweist. The present invention also has for its object to provide a clock frequency divider with clock through mode having no clock skew when switching between a divider and a clock through mode over a wide range of operating conditions.
  • Erfindungsgemäß wird diese Aufgabe durch einen Flip-Flop mit den Merkmalen des Patentanspruchs 1 sowie durch einen Taktfrequenzteiler mit Taktdurchgangsmodus mit den Merkmalen des Patentanspruchs 14 gelöst. According to the invention this object is achieved by a flip-flop having the features of claim 1 and by a clock frequency divider with clock through mode with the features of patent claim 14.
  • Demgemäß ist ein Flip-Flop mit Mehrfachbetriebsmodus vorgesehen, das ein von einem externen Taktsignal, das eine Taktperiode T aufweist, getakteten Master-Latch zum Empfang und Zwischenspeichern eines mittels einer ersten Logikschaltung mit einem Betriebsmodus-Steuersignal logisch verknüpften Datensignals aufweist, wobei das Betriebsmodus-Steuersignal das Flip-Flop zwischen einem ersten und einem zweiten Betriebsmodus umschaltet. Accordingly, a flip-flop is provided with multiple operating mode which has a of an external clock signal having a clock period T, clocked master latch for receiving and latching a means of a first logic circuit having an operational mode control signal logically related data signal, the operating mode control signal switches the flip-flop between a first and a second operating mode. Das erfindungsgemäße Flip-Flop weist ferner einen von dem externen Taktsignal getakteten Slave-Latch auf, welches an das Master-Latch gekoppelt ist, zur Erzeugung und Ausgabe eines Ausgangssignals in Abhängigkeit von dem Betriebsmodus-Steuersignal. The flip-flop according to the invention further comprises a clocked by the external clock signal slave latch which is coupled to the master latch, for generating and outputting an output signal in response to the operation mode control signal. Das Flip-Flop arbeitet in dem ersten Betriebsmodus als taktflankengesteuertes D-Flip-Flop und gibt das Datensignal als Ausgangssignal aus. The flip-flop operates in the first mode of operation as a clock edge-triggered D flip-flop, and outputs the data signal as an output signal. In dem zweiten Betriebsmodus gibt das Flip-Flop ein getaktetes Signal, welches dieselbe Taktperiode wie das externe Taktsignal aufweist, als Ausgangssignal aus. In the second operation mode, the flip-flop is a cyclical signal having the same clock period as the external clock signal as an output signal. Dabei sind in den beiden Betriebsmodi alle ansteigenden Signalflanken des Ausgangssignals mit dem Datensignal und dem Betriebsmodus-Steuersignal durch die erste Logikschaltung, das Master-Latch und durch das Slave-Latch generiert. In this case, in the two operating modes all rising signal edges of the output signal with the data signal and the operation mode control signal through the first logic circuit, the master latch and the slave latch are generated.
  • Ferner löst die Aufgabe ein Taktfrequenzteiler mit Taktdurchgangsmodus mit einem ersten erfindungsgemäßen Flip-Flop mit Mehrfachbetriebsmodus, das von dem externen Taktsignal getak tet ist, wobei an dem dritten Anschluss des erfindungsgemäßen Flip-Flops ein Taktdurchgangsmodus-Steuersignal anliegt und an seinem Ausgang ein frequenzgeteiltes Ausgangstaktsignal anliegt; Furthermore, the object is achieved by a clock frequency divider with clock through mode with a first inventive flip-flop having multiple operating mode, which is getak tet from the external clock signal, at the third terminal of the flip-flops according to the invention is applied, a clock through mode control signal and at its output applied to a frequency-divided output clock signal ; mit mindestens einem zweiten rücksetzbaren D-Flip-Flop, das von dem externen Taktsignal getaktet ist und das einen Dateneingang, an den das Ausgangstaktsignal des ersten Flip-Flops gekoppelt ist, und einen Datenausgang, an dem ein Zwischensignal anliegt, aufweist. at least one second resettable D-type flip-flop which is clocked by the external clock signal and having a data input to which the output clock signal of the first flip-flop is coupled, and a data output at which an intermediate signal is present comprises. Dabei ist an den Dateneingang des ersten Flip-Flops das mit dem Ausgangstaktsignal mittels einem NOR-Gatter logisch verknüpfte Zwischensignal angelegt. In this case, the logic associated with the output clock signal by means of a NOR gate intermediate signal is applied to the data input of the first flip-flop. Im ersten Betriebsmodus liefert der Frequenzteiler ein Ausgangstaktsignal, das eine größere Taktperiode als das externe Taktsignal aufweist. In the first mode, the frequency divider providing an output clock signal having a clock period larger than the external clock signal. Im zweiten Betriebsmodus liefert der Frequenzteiler ein Ausgangstaktsignal, das dieselbe Taktperiode T wie das externe Taktsignal aufweist. In the second operating mode, the frequency divider providing an output clock signal having the same clock period T as the external clock signal has.
  • Die der Erfindung zugrunde liegende Idee besteht darin, dass die ansteigenden Flanken des Ausgangssignals in allen Betriebsmodi von denselben Elementen des Flip-Flops generiert sind. The idea underlying the invention is that the rising edges of the output signal are generated in all modes of operation of the same elements of the flip-flops. Das heißt, dass in dem ersten Betriebsmodus bzw. Frequenzteilermodus das Ausgangssignal aus dem Betriebsmodus-Steuersignal und dem Datensignal bzw. rückgekoppelten Datensignal von dem Master- und Slave-Latch und der ersten Logikschaltung generiert ist, und im zweiten Betriebsmodus bzw. Taktdurchgangsmodus nicht das externe Taktsignal beispielsweise durch Verzögerungsstufen modifiziert durchgeschaltet ist, sondern von dem Master-Latch und dem Slave-Latch und der ersten Logikschaltung ein Ausgangstaktsignal generiert ist, das dieselbe Taktperiode wie das externe Taktsignal aufweist. That is, in the first operation mode or frequency division mode, the output signal from the operational mode control signal and the data signal or feedback data signal from the master and slave latch, and said first logic circuit is generated, and not the external in the second operating mode or cycle through mode is through-connected clock signal modified, for example by delay stages, but an output clock signal is generated by the master latch and the slave latch and said first logic circuit, having the same clock period as the external clock signal.
  • Da dadurch das Ausgangssignal in beiden Betriebsmodi bzw. die ansteigenden Flanken des Ausgangssignals auf dieselbe Art und Weise in dem erfindungsgemäßen Flip-Flop erzeugt sind, tritt auch beim Umschalten zwischen den Betriebsmodi kein Taktbzw. characterized because the output signal are produced in both modes of operation or the rising edges of the output signal in the same manner in the flip-flop according to the invention, no Taktbzw also occurs when switching between operating modes. Signalversatz auf. Signal skew on. Somit sind keine weiteren Synchronisierungsmaßnahmen mit externen Gattern, wie zB Inverterstufen als Verzögerungsstrecke wie beim Stand der Technik, not wendig. Thus, no additional synchronization measures with external gates, such as inverters maneuverable than delay line as in the prior art, not. Ein weiterer Vorteil des erfindungsgemäßen Flip-Flops und des Taktfrequenzteilers besteht darin, dass dessen Funktion unabhängig von äußeren Einflüssen, wie zB Schwankungen in der Versorgungsspannung oder Temperaturänderungen, unabhängig ist. A further advantage of the flip-flops and the clock frequency divider according to the invention is that its function independent of external influences, such as fluctuations in the supply voltage or temperature changes, is independent. Vorteilhafterweise ist das erfindungsgemäße Flip-Flop und der Taktfrequenzteiler einfach zu integrieren und auch als rücksetzbares D-Flip-Flop ausführbar. Advantageously, the inventive flip-flop and the clock frequency divider is easy to integrate and executed as a resettable D flip-flop. Der Taktfrequenzteiler lässt zu beliebigen Zeitpunkten insbesondere von dem Taktdurchgangsmodus in den Frequenzteilermodus umschalten, ohne das Tastverhältnis des Ausgangstaktsignals zu beeinflussen. The clock frequency divider can be switched at any times in particular from the clock through mode in the frequency divider mode without affecting the duty cycle of the output clock signal.
  • In einer vorteilhaften Ausführungsform weist das erfindungsgemäße Flip-Flop einen ersten Anschluss für das externe Taktsignal, einen zweiten Anschluss für das Datensignal, einen dritten Anschluss für das Betriebsmodus-Steuersignal und einen Ausgang zur Ausgabe des Ausgangssignals auf. In an advantageous embodiment, the flip-flop according to the invention a first terminal for the external clock signal, a second terminal for the data signal, a third terminal for the operational mode control signal and an output for providing the output signal. Dabei verknüpft die erste Logikschaltung, welche vorzugsweise ein ODER-Gatter ist, das Betriebsmodus-Steuersignal mit dem Datensignal zu einem ersten Zwischensignal, das Master-Latch empfängt dieses erste Zwischensignal und gibt in Abhängigkeit des inversen externen Taktsignals ein zweites Zwischensignal an das Slave-Latch aus. In this case, linked to the first logic circuit, which is preferably an OR gate, the operating mode control signal to the data signal to a first intermediate signal, the master latch receives this first intermediate signal and outputs as a function of the inverse external clock signal, a second intermediate signal to the slave latch out. Das zweite Slave-Latch weist eine zweite Logikschaltung auf, mit vorzugsweise einem ersten Inverter und einem ersten UND-Gatter, wobei das erste UND-Gatter das von dem ersten Inverter invertierte Betriebsmodus-Steuersignal mit dem Ausgangssignal zu einem dritten Zwischensignal logisch verknüpft. The second slave latch comprises a second logic circuit, preferably a first inverter and a first AND gate, said first AND gate connected to the inverted by the first inverter operation mode control signal to the output signal to a third intermediate signal logically. Das Slave-Latch weist ferner eine Auswahlschaltung auf, die in Abhängigkeit von dem externen Taktsignal das zweite oder dritte Zwischensignal als Ausgangssignal an den Ausgang schaltet. The slave latch further includes a selection circuit which on in response to the external clock signal, the second or third intermediate signal as an output signal to the output.
  • Die bevorzugte Ausführungsform weist gegenüber einem herkömmlichen Latch lediglich einen minimalen Schaltungsmehraufwand auf, nämlich die Auswahlschaltung und die erste und zweite Logikschaltung. The preferred embodiment has compared to a conventional latch circuit to only a minimal additional expenditure, namely the selection circuit and the first and second logic circuit.
  • In einer bevorzugten Ausführungsform des erfindungsgemäßen Flip-Flops weist die Auswahlschaltung Tristate-Treiber auf, die jeweils von dem externen Taktsignal komplementär angesteuert sind. In a preferred embodiment the flip-flop according to the invention, the selection circuit to tri-state drivers, which are complementarily driven in each case from the external clock signal. Tristate-Treiber dienen dem besonders sicheren Schalten und Zusammenschalten von logischen Signalen. Tristate drivers serve the particularly safe switching and interconnection of logic signals.
  • In einer weiteren bevorzugten Ausführungsform des Flip-Flops ist die Auswahlschaltung als Multiplexer ausgeführt. In a further preferred embodiment the flip-flop, the selection circuit is designed as a multiplexer. Da Multiplexer in Standardbibliotheken vorliegen, ist eine Ausführungsform mit einem solchen besonders einfach realisierbar. Since multiplexer available in standard libraries, an embodiment with such is particularly easy to implement.
  • In einer bevorzugten Weiterbildung des erfindungsgemäßen Flip-Flops ist das Master-Latch als rücksetzbares D-Latch mit einem Reset-Eingang ausgeführt, an den ein Rücksetzsignal gekoppelt ist, und die zweite Logikschaltung das Rücksetzsignal, das Betriebsmodus-Steuersignal und das Ausgangssignal zu dem dritten Zwischensignal logisch verknüpft. In a preferred embodiment the flip-flop according to the invention, the master latch is designed as a resettable D-latch having a reset input to which a reset signal is coupled, and the second logic circuit, the reset signal, the operation mode control signal and the output signal to the third intermediate signal logically linked. Eine dritte Logikschaltung, die vorzugsweise einen zweiten Inverter und ein zweites UND-Gatter aufweist, verknüpft das externe Taktsignal und das von dem zweiten Inverter invertierte Rücksetzsignal logisch zu einem vierten Zwischensignal, wobei die Auswahlschaltung von dem vierten Zwischensignal gesteuert ist. A third logic circuit preferably comprises a second inverter and a second AND gate, the external clock signal and the inverted by the second inverter reset signal logically linked to a fourth intermediate signal, wherein the selection circuit is controlled by the fourth intermediate signal.
  • Die bevorzugte Weiterbildung hat den Vorteil, dass das erfindungsgemäße Flip-Flop nicht nur zwei Betriebsmodi aufweist, sondern zusätzlich rücksetzbar ist. The preferred further development has the advantage that the flip-flop according to the invention comprises not only two modes of operation, but is additionally resettable.
  • In einer alternativen Ausführungsform des erfindungsgemäßen Flip-Flops mit Mehrfachbetriebsmodus ist ein erster Anschluss für das externe Taktsignal, ein zweiter Anschluss für das Datensignal, ein dritter Anschluss für das Betriebsmodus-Steuersignal und ein Ausgang zur Ausgabe des Ausgangssignals vorgesehen. In an alternative embodiment of the invention the flip-flop having multiple operating mode, a first terminal for the external clock signal, a second terminal for the data signal, a third terminal for the operational mode control signal and an output for outputting the output signal is provided. Die erste Logikschaltung, welche vorzugsweise als ODER-Gatter ausgeführt ist, verknüpft das Betriebsmodus-Steuersignal mit dem Datensignal logisch zu einem ersten Zwischensignal. The first logic circuit, which is preferably designed as an OR gate, linked to the operation mode control signal to the data signal to a first intermediate logic signal. Die alternative Ausführungsform des erfindungsgemäßen Flip-Flops weist ferner eine zweite Logikschal tung auf, die vorzugsweise einen Inverter und ein UND-Gatter aufweist, wobei das UND-Gatter das von dem Inverter invertierte Rücksetzsignal, das Betriebsmodus-Steuersignal und das Ausgangssignal zu einem zweiten Zwischensignal verknüpfe. The alternate embodiment of the flip-flops according to the invention further comprises a second logic TIC, which preferably comprises an inverter and an AND gate, said AND gate, the inverted by the inverter reset signal, the operation mode control signal and the output signal to a second intermediate signal linking. Das Master- und das Slave-Latch ist in einem rücksetzbaren D-Flip-Flop integriert, welches einen Dateneingang, an den das erste Zwischensignal gekoppelt ist, einen Takteingang, an den das externe Taktsignal gekoppelt ist, einen Reset-Eingang, an den das zweite Zwischensignal gekoppelt ist, und einen Datenausgang, der an den Ausgang gekoppelt ist, aufweist. The master and the slave latch is integrated in a resettable D-type flip-flop which has a data input connected to the first intermediate signal is coupled to a clock input to which the external clock signal is coupled to a reset input to which the second intermediate signal is coupled, and a data output coupled to the output of which.
  • In dieser alternativen Ausführungsform ist die erfinderische Idee besonders einfach umgesetzt, weil lediglich ein übliches rücksetzbares D-Flip-Flop, ein Inverter und zwei logische Gatter verschaltet sind. In this alternative embodiment, the inventive concept is particularly easy to implement, since only a common resettable D flip-flop, an inverter and two logic gates are interconnected.
  • In einer besonders vorteilhaften Weiterbildung der Erfindung ist an den Ausgang des Flip-Flops eine Bus-Hold-Zelle gekoppelt. In a particularly advantageous development of the invention, a bus-hold cell is coupled to the output of the flip-flops. Dies wirkt sich besonders vorteilhaft aus, wenn nur eine geringe kapazitive Last an den Ausgang gekoppelt ist. This has a particularly advantageous if only a small capacitive load is coupled to the output. Die Bus-Hold-Zelle wirkt dann stabilisierend. The bus-hold cell then has a stabilizing effect.
  • In einer weiteren bevorzugten Weiterbildung ist das invertierte Ausgangssignal an den dritten Anschluss des Flip-Flops als Datensignal rückgekoppelt. In a further preferred embodiment the inverted output signal is fed back to the third terminal of the flip flop as a data signal. Diese Weiterbildung schafft einen Taktfrequenzteiler, der den externen Takt auf einen Takt mit der doppelten Taktperiode umwandelt, und außerdem erfindungsgemäß ein Taktsignal mit der Taktperiode des externen Taktsignals ausgibt. This further provides a clock frequency divider, which converts the external clock to a clock at twice the clock period, and also according to the invention a clock signal at the clock period of the external clock signal outputs.
  • In einer bevorzugten Ausführungsform des erfindungsgemäßen Frequenzteilers ist zumindest eines der Flip-Flops als rücksetzbares Flip-Flop ausgeführt. In a preferred embodiment of the frequency divider according to the invention at least one of the flip-flop is configured as a resettable flip-flop.
  • Weitere vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung sind Gegenstand der abhängigen Ansprüche sowie der Beschreibung unter Bezugnahme auf die Zeichnung. Further advantageous embodiments and developments of the invention are subject of the dependent claims and the description with reference to the drawing.
  • Die Erfindung wird nachfolgend anhand der in den Figuren der Zeichnung angegebenen Ausführungsbeispiele näher erläutert. The invention is explained in more detail below with reference to the figures of the drawing stated in the embodiments. Es zeigt dabei: It shows:
  • 1 1 : eine Schaltungsanordnung mit D-Flip-Flop nach dem Stand der Technik; : A circuit arrangement with D-type flip-flop according to the prior art;
  • 2 2 : einen Zweifach-Taktteiler nach dem Stand der Technik; : A dual clock divider according to the prior art;
  • 3 3 : ein Blockschaltbild eines erfindungsgemäßen Flip-Flops; Is a block diagram of an inventive flip-flops;
  • 4 4 : Signalverläufe in dem erfindungsgemäßen Flip-Flop; : Waveforms in the inventive flip-flop;
  • 5 5 : eine bevorzugte Ausführungsform des erfindungsgemäßen Flip-Flops; : A preferred embodiment of the flip-flops according to the invention;
  • 6 6 : eine bevorzugte Weiterbildung des erfindungsgemäßen Flip-Flops mit Reset-Eingang; : A preferred development of the invention with the flip-flop reset input;
  • 7 7 eine alternative Ausführungsform des erfindungsgemäßen Flip-Flops; an alternate embodiment of the flip-flops according to the invention; und and
  • 8 8th ein Blockschaltbild eines erfindungsgemäßen Taktfrequenzteilers. a block diagram of a frequency divider according to the invention.
  • Die The 3 3 zeigt ein Blockschaltbild einer Ausführungsform des erfindungsgemäßen Flip-Flops shows a block diagram of an embodiment of flip-flop according to the invention 1 1 mit Mehrfachbetriebsmodus. with multiple operating modes. Das Flip-Flop The flip-flop 1 1 weist alle Anschlüsse eines herkömmlichen Flip-Flops auf und zusätzlich einen Anschluss includes all connections of a conventional flip-flops, and in addition a connection 6 6 zum Empfang eines Betriebsmodus-Steuersignals DRD, welches das Flip-Flop for receiving a mode control signal DRD, which flip-flop 1 1 , wenn es auf logischem L-Pegel liegt, in den ersten Betriebsmodus schaltet, dh das Flip-Flop arbeitet als taktflankengesteuertes D-Flip-Flop. When it is at a logic low level, switches to the first mode of operation, ie, the flip-flop operates as a clock-edge-triggered D-flip-flop. Wenn es auf logischem H-Pegel liegt, arbeitet das Flip-Flop im zweiten Betriebsmodus, dem Taktdurchgangsmodus, dh das Flip-Flop If it is at a logic high level, the flip-flop operates in the second operating mode, the clock through-mode, that is the flip-flop 1 1 gibt an seinem Ausgang at its output 10 10 ein Taktsignal aus, das dieselbe Taktperiode wie das extern angelegte Taktsignal clk aufweist. a clock signal having the same clock period as the externally applied clock signal CLK.
  • Das Flip-Flop The flip-flop 1 1 weist einen ersten Anschluss has a first connection 4 4 zum Empfang des externen Taktsignals clk auf, einen zweiten Anschluss for receiving the external clock signal CLK, a second terminal 5 5 für ein Datensignal D und einen Ausgang for a data signal D and an output 10 10 zur Ausgabe eines Ausgangssignals Q. for outputting an output signal Q.
  • Es ist ein Master-Latch It is a master latch 2 2 vorgesehen, welches an einem invertierenden Takteingang provided that at an inverting clock input 33 33 das das externe Taktsignal clk empfängt, einen Dateneingang the external clock signal clk receives a data input 32 32 und einen Ausgang and an output 34 34 aufweist. having. An dem Dateneingang At the data input 32 32 liegt ein erstes Zwischensignal Z1 an, welches aus dem Betriebsmodus-Steuersignal DRD und einem eingehenden Datensignal D mittels einem ODER-Gatter is a first intermediate signal Z1 of which from the operation mode control signal DRD and an incoming data signal D via an OR gate 7 7 erzeugt ist. is generated.
  • Liegt das Betriebsmodus-Steuersignal DRD auf L-Pegel, ist das erste Zwischensignal Z1 gleich dem Datensignal D. Im Taktdurchgangsmodus liegt das Betriebsmodus-Steuersignal DRD auf H-Pegel, wodurch das erste Zwischensignal Z1 ebenfalls einen H-Pegel aufweist. If the operation mode control signal DRD to L level, the first intermediate signal Z1 is equal to the clock passage mode, the operating mode control signal DRD is at the H level, whereby the first intermediate signal Z1 also has an H level to the data signal D..
  • Das Flip-Flop The flip-flop 1 1 weist ferner ein Slave-Latch further includes a slave latch 22 22 auf, welches das Ausgangssignal des Master-Latches to which the output of the master latches 2 2 bzw. ein zweites Zwischensignal Z2 empfängt. and a second intermediate signal Z2 receives. In dem Slave-Latch In the slave latch 22 22 ist ein drittes Zwischensignal Z3 mittels einer Logikschaltung a third intermediate signal Z3 by means of a logic circuit 29 29 aus dem Betriebsmodus-Steuersignal DRD und dem rückgekoppelten Ausgangssignal Q des Flip-Flops from the operation mode control signal DRD and the fed-back output signal Q of flip-flop 1 1 erzeugt. generated. In der Logikschaltung In the logic circuit 29 29 verknüpft ein UND-Gatter linked to an AND gate 18 18 das Ausgangssignal Q des Flip-Flops the output Q of flip-flop 1 1 mit dem durch einen Inverter with by an inverter 17 17 invertierten Betriebsmodus-Steuersignal DRD logisch zu dem dritten Zwischensignal Z3. inverted operational mode control signal DRD logically to the third intermediate signal Z3.
  • Im ersten Betriebsmodus liefert das UND-Gatter In the first mode that provides AND gate 18 18 einen H-Pegel als drittes Zwischensignal Z3, falls das Ausgangssignal Q ebenfalls auf H-Pegel liegt und speichert durch die Rück kopplung diesen Zustand. an H-level as a third intermediate signal Z3 if the output Q is also at H level, and stores the feedback by this condition. Das UND-Gatter The AND gate 18 18 liefert jedoch einen L-Pegel als drittes Zwischensignal Z3, falls das Ausgangssignal Q des Flip-Flops However, supplies a L-level as a third intermediate signal Z3 if the output signal Q of flip-flop 1 1 auf L-Pegel liegt und speichert diesen Zustand. is at the L level, and stores this condition. Im Taktdurchgangsmodus liegt das dritte Zwischensignal Z3 hingegen immer auf L-Pegel. In the clock through mode the third intermediate signal Z3 is always, however, at the L level.
  • Die Auswahlschaltung The selection circuit 13 13 , die von dem externen Taktsignal clk gesteuert ist, schaltet das zweite Zwischensignal Z2 an den Ausgang Which is controlled by the external clock signal clk, the second intermediate signal Z2 connected to the output 10 10 des Flip-Flops the flip-flop 1 1 als Ausgangssignal Q durch, wenn das Taktsignal auf H-Pegel liegt und schaltet das dritte Zwischensignal Z3 als Ausgangssignal Q an den Ausgang as the output signal Q through when the clock signal is at the H level, and switches the third intermediate signal Z3 as output signal Q at the output 10 10 durch, wenn das externe Taktsignal clk auf L-Pegel liegt. through when the external clock signal clk is at the L level.
  • Anhand der Based on 4 4 , die die zeitlichen Signalverläufe des Taktsignals clk, des Betriebsmodussteuersignals DD, eines Datensignals D und des entsprechenden Ausgangssignals Q zeigt, wird im folgenden die Funktionsweise des erfindungsgemäßen Flip-Flops Showing the time waveforms of the clock signal clk, the operation mode control signal DD, a data signal D and the corresponding output signal Q, in the following, the operation of the flip-flops according to the invention 1 1 , wie es in der As in the 3 3 gezeigt ist, erläutert. is shown to be explained.
  • Das externe Taktsignal clk weist eine Taktperiode T auf. The external clock signal clk has a clock period T. Solange das Betriebsmodus-Steuersignal DD auf H-Pegel liegt (von t0 – t2) liegt an dem Dateneingang As long as the operational mode control signal DD is at the H level (t0 - t2) is located at the data input 32 32 des Master-Latches the master latches 2 2 immer ein H-Pegel an, der an dem Ausgang always a H level, the output of the 34 34 des Master-Latches the master latches 2 2 als das zweite Zwischensignal Z2 an der Auswahlschaltung as the second intermediate signal to the selection circuit Z2 13 13 anliegt. is applied. Somit liegt das Ausgangssignal Q bei jedem Halbtakt, in dem das externe Taktsignal clk auf H-Pegel liegt und die Auswahlschaltung Thus, the output Q is at each half cycle in which the external clock signal CLK is at the H level and the selecting circuit 13 13 somit das zweite Zwischensignal Z2 an den Ausgang Thus, the second intermediate signal to the output Z2 10 10 durchschaltet, immer auf H-Pegel. turns on, always at H level.
  • Im zweiten Halbtakt liegt das externe Taktsignal clk auf logischem L-Pegel und die Auswahlschaltung In the second half clock, the external clock signal clk is at a logic low level and the selecting circuit 13 13 schaltet das dritte Zwischensignal als Ausgangssignal Q an den Ausgang on the third intermediate signal as an output signal Q at the output 10 10 des Flip-Flops the flip-flop 1 1 . , Da das dritte Zwischensignal Z3 in dem Taktdurchgangsmodus immer auf L-Pegel liegt, wird so ein Ausgangssignal Q generiert, welches das externe Taktsignal clk abbildet bzw. das Ausgangssignal Q weist dieselbe Taktperiode T wie das externe Taktsignal clk auf. Since the third intermediate signal is always at the L level in the clock through mode Z3, an output signal Q is generated which maps the external clock signal CLK and the output Q has the same clock period T as the external clock signal CLK.
  • Dabei ist jedoch das externe Taktsignal clk nicht durchgeschaltet, sondern ein dem externen Taktsignal clk äquivalentes Ausgangssignal ist von dem Master-Latch However, it is not connected through clk the external clock signal, but an external clock signal clk equivalent output signal from the master latch 2 2 und dem Slave-Latch and the slave latch 22 22 aus dem Betriebsmodus-Steuersignal DRD und dem Datensignal D generiert. generated from the operation mode control signal and the data signal D DRD. Das Ausgangssignal Q folgt im Taktdurchgangsmodus also immer dem externen Taktsignal clk. The output Q is always followed by the clock through mode so the external clock signal clk.
  • Zu einem Zeitpunkt t2 wird das Betriebsmodus-Steuersignal DD auf L-Pegel gesetzt, wodurch das Flip-Flop the operational mode control signal DD at a time t2 is set to L-level, whereby the flip-flop 1 1 in den Flip-Flop-Modus versetzt wird. is set to the flip-flop mode. Das Datensignal D liegt bis zum Zeitpunkt t3, der einen Halbtakt nach dem Zeitpunkt t2 liegt, zu dem das Betriebsmodus-Steuersignal DD von H- auf L-Pegel wechselt, auf H-Pegel. The data signal D is to time t3, which is a half-cycle after the time t2 at which the operation mode control signal DD from H to L level to H level. In dem Flip-Flop-Modus liegt an dem Ausgang In the flip-flop mode is located at the output 10 10 ein Ausgangssignal Q an, welches dem zweiten Zwischensignal Z2 des Master-Latches an output signal Q at which the second intermediate signal Z2 of the master latches 2 2 entspricht so lange das externe Taktsignal clk auf H-Pegel legt. as long corresponds to the external clock signal clk is at H level sets. Wenn das externe Taktsignal clk auf L-Pegel wechselt, hält das Slave-Latch When the external clock signal clk is changed to L level keeps the slave latch 22 22 mit dem UND-Gatter to the AND gate 18 18 , an das das Ausgangssignal Q rückgekoppelt ist, den logischen Pegel des Ausgangssignals Q als das dritte Zwischensignal Z3, welches von der Auswahlschaltung To which the output Q is fed back to the logical level of the output signal Q as the third intermediate signal Z3, which is from the selection circuit 13 13 wiederum an den Ausgang in turn to the output 10 10 durchgeschaltet ist. is switched through.
  • Eine Pegeländerung des Ausgangssignals Q geschieht also nur beim Wechsel des Pegels des externen Taktsignals clk von Lauf H-Pegel bzw. bei einer ansteigenden Taktflanke. A level change of the output signal Q thus happens only when changing the level of the external clock signal CLK from running H level or at a rising clock edge. Daher folgt das Ausgangssignal Q dem Datensignal D, welches zum Zeitpunkt t3 von H- auf L-Pegel wechselt (wie in Therefore, the output Q follows the data signal D which changes at the time t3 from H to L level (as shown in 4 4 gezeigt) mit einem Halbtakt verzögert zum Zeitpunkt t4. shown) with a half-clock delayed time t4. Dasselbe gilt für den Übergang des Datensignals D zum Zeitpunkt t5 von L- auf H-Pegel. The same is true for the transition of the data signal D at the time t5 from L to H level. Das Ausgangssignal Q wechselt demgemäß von L- auf H-Pegel einen Halbtakt später zum Zeitpunkt t6. The output Q changes accordingly from L to H level a half-clock later at the time t6.
  • Dadurch, dass das ODER-Gatter In that the OR gate 7 7 zur Erzeugung eines H-Pegels im Taktdurchgangsmodus des Flip-Flops to produce an H-level in the clock through mode of the flip-flops 1 1 vor das Master-Latch prior to the master latch 2 2 an dessen Eingang at its input 32 32 geschaltet ist, wird der Taktdurch gangsmodus synchron mit der fallenden Taktflanke des externen Taktsignals clk eingenommen oder verlassen. is connected to the clock feed through is taken transition mode synchronization with the falling clock edge of the external clock signal CLK or abandoned.
  • Zum Zeitpunkt t7 ist das Betriebsmodus-Steuersignal DD von L auf H gesetzt, während das Datensignal D auf H-Pegel liegt. At the time t7, the operation mode control signal DD of L is set to H, while the data signal D is at the H level. Während des Halbtaktes, der von t7 bis t8 dauert, liegt das externe Taktsignal clk auf H-Pegel, und die Auswahlschaltung During the half clock cycle, which lasts from t7 to t8, is the external clock signal CLK is at H level, and the selecting circuit 13 13 schaltet das zweite Zwischensignal Z2 als Ausgangssignal Q an den Ausgang on the second intermediate signal Z2 as output signal Q at the output 10 10 des Flip-Flops the flip-flop 1 1 durch, welches unverändert bleibt so lange das externe Taktsignal clk den L-Pegel aufweist. by which remains unchanged as long as the external clock signal clk the L level. Erst mit der fallenden Taktflanke zum Zeitpunkt t8 erreicht das Flip-Flop Only with the falling clock edge at time t8 reaches the flip-flop 1 1 den Taktdurchgangsmodus und schaltet mittels der Auswahlschaltung the clock through mode, and switches by means of the selection circuit 13 13 das auf L-Pegel liegende dritte Zwischensignal Z3 als Ausgangssignal Q durch, wodurch das Ausgangssignal Q getaktet ist und dieselbe Taktperiode T wie das externe Taktsignal clk aufweist. has the opposite to L level third intermediate signal Z3 as the output signal Q through, whereby the output Q is clocked and the same clock period T as the external clock signal CLK.
  • Die The 5 5 zeigt eine bevorzugte Ausführungsform des erfindungsgemäßen Flip-Flops shows a preferred embodiment of the flip-flops according to the invention 1 1 , welche im wesentlichen alle Elemente der Which substantially all the elements of 3 3 aufweist und wobei an den Ausgang and wherein at the output 10 10 des Flip-Flops zusätzlich eine sogenannte Bus-Hold-Zelle of the flip-flops in addition a so-called bus-hold cell 21 21 gekoppelt ist. is coupled. Die Auswahlschaltung ist als ein Paar von Tristate-Treibern The selection circuit is provided as a pair of tri-state drivers 19 19 , . 20 20 ausgeführt. executed.
  • Die Bus-Hold-Zelle oder auch Bus-Keeper-Zelle The bus-hold cell or bus keeper cell 21 21 dient der Stabilisierung des Ausgangssignals Q, wenn eine besonders geringe kapazitive Last an dem Ausgang serves to stabilize the output signal Q when a particularly small capacitive load at the output 10 10 des Flip-Flops the flip-flop 1 1 anliegt. is applied. Eine Bus-Keeper-Zelle kann zwei über kreuz gekoppelte Inverter aufweisen, die als schwaches Latch wirken und den zuletzt an dem Ausgang A bus keeper cell may comprise two cross-coupled inverters, which act as a weak latch and the last at the output 10 10 vorliegenden logischen Pegel aufrecht erhalten. receive logic level present upright.
  • Der erste Tristate-Treiber The first tri-state drivers 19 19 wirkt als steuerbarer Schalter, der von dem externen Taktsignal clk gesteuert ist und das zweite Zwischensignal Z2 dann an den Ausgang acts as a controllable switch which is controlled by the external clock signal CLK and the second intermediate signal to the output Z2 then 10 10 durchschaltet, wenn das externe Taktsignal auf logischem H-Pegel liegt. switches through when the external clock signal is at a logic high level. Der zweite Tristate-Treiber The second tristate driver 20 20 ist komplementär von dem ex ternen Taktsignal clk gesteuert und schaltet das dritte Zwischensignal Z3 dann an den Ausgang is complementary controlled by the ex ternal clock signal clk and then switches the third intermediate signal Z3 to the output 10 10 durch, wenn das externe Taktsignal clk auf logischem L-Pegel liegt. through when the external clock signal clk is at a logic low level. Die bevorzugte Ausführungsform des erfindungsgemäßen Flip-Flops The preferred embodiment of the flip-flops according to the invention 1 1 ist somit besonders stabil und liefert genaue H- und L-Pegel an den Ausgang is thus particularly stable and provides accurate H and L levels at the output 10 10 . ,
  • Die The 6 6 zeigt eine bevorzugte Weiterbildung des erfindungsgemäßen Flip-Flops shows a preferred development of the inventive flip-flops 1 1 mit Reset- bzw. Rücksetzanschluss. with reset or reset terminal. Das Flip-Flop The flip-flop 1 1 sieht ein rücksetzbares D-Latch provides a resettable D-latch 3 3 mit einem invertierenden Reset-Eingang an inverting reset input 9 9 , einem invertierenden Takteingang , An inverting clock input 33 33 , einem Dateneingang , A data input 32 32 und einem Ausgang and an output 34 34 als Master-Latch vor. than before master latch. Das Flip-Flop The flip-flop 1 1 weist einen ersten Eingang has a first input 4 4 für das externe Taktsignal clk, einen zweiten Eingang for the external clock signal clk, a second input 5 5 für das Datensignal D, einen dritten Eingang for the data signal D, a third input 6 6 für das Betriebsmodus-Steuersignal DRD, einen vierten Eingang for the operation mode control signal DRD, a fourth input 8 8th für ein Rücksetzsignal RES und einen Ausgang for a reset signal RES and an output 10 10 für das Ausgangssignal Q auf. for the output signal Q on.
  • Das Betriebsmodus-Steuersignal DRD und das Datensignal D ist mit einem ODER-Gatter The operating mode control signal DRD and the data signal D is provided with an OR gate 7 7 zu einem ersten Zwischensignal Z1 logisch verknüpft, welches an den Dateneingang logically linked to form a first intermediate signal Z1, which to the data input 32 32 des rücksetzbaren D-Latch the resettable D-Latch 3 3 geführt ist. is performed. Das Taktsignal clk ist an den invertierenden Takteingang The clock signal clk is applied to the inverting clock input 33 33 des rücksetzbaren D-Latches the resettable D-latches 3 3 geführt. guided.
  • Eine zweite logische Schaltung A second logic circuit 29 29 , die einen Inverter That an inverter 17 17 und ein UND-Gatter and an AND gate 18 18 aufweist, verknüpft das Rücksetzsignal RES, das Betriebsmodus-Steuersignal DRD welches durch den Inverter which links the reset signal RES, the operation mode control signal through the inverter which DRD 17 17 invertiert ist, und das Ausgangssignal Q zu einem dritten Zwischensignal Z3. is inverted, and the output signal Q to a third intermediate signal Z3.
  • Eine dritte Logikschaltung A third logic circuit 28 28 weist einen zweiten Inverter comprises a second inverter 14 14 und ein zweites UND-Gatter and a second AND gate 12 12 auf und verknüpft das externe Taktsignal clk mit dem Rücksetzsignal RES, welches von dem zweiten Inverter and associates the external clock signal CLK with the reset signal RES, which from the second inverter 14 14 invertiert ist, zu einem vierten Zwischensignal Z4. is inverted to a fourth intermediate signal Z4.
  • Ein Multiplexer a multiplexer 11 11 , welcher als Auswahlschaltung dient, ist von dem vierten Zwischensignal Z4 gesteuert und schaltet in Abhängigkeit dessen entweder das zweite Zwischensignal Z2 oder das dritte Zwischensignal Z3 an den Ausgang Which serves as a selection circuit which is controlled by the fourth intermediate signal Z4 and switched in dependence of which either the second intermediate signal Z2 or Z3, the third intermediate signal to the output 10 10 als Ausgangssignal Q durch. as the output signal Q through.
  • Liegt das Rücksetzsignal RES auf logischem L-Pegel, liegt das externe Taktsignal clk als Zwischensignal Z4 an dem Multiplexer als Steuersignal an, das rücksetzbare Master-Latch If the reset signal RES at the logic L level, the external clock signal clk is as an intermediate signal Z4 to the multiplexer as a control signal to, the resettable master latch 3 3 arbeitet als D-Latch und die Logikschaltung operates as a D-latch and the logic circuit 29 29 und der Multiplexer and multiplexer 11 11 wirken als Slave-Latch. act as a slave latch.
  • Bei logischem H-Pegel des Zwischensignals At logic H level of the intermediate signal 4 4 schaltet der Multiplexer das zweite Zwischensignal Z2 an den Ausgang the multiplexer switches the second intermediate signal to the output Z2 10 10 durch, und bei logischem L-Pegel des vierten Zwischensignals Z4 schaltet der Multiplexer by, and at logical L-level of the fourth intermediate signal Z4 switches the multiplexer 11 11 das dritte Zwischensignal Z3 als Ausgangssignal Q an den Ausgang the third intermediate signal Z3 as output signal Q at the output 10 10 des Flip-Flops the flip-flop 1 1 durch. by. Die bevorzugte Weiterbildung arbeitet also wie das erfindungsgemäße Flip-Flop aus Thus, the preferred development works like the inventive flip-flop 3 3 . ,
  • Wenn das Rücksetzsignal RES auf logischem H-Pegel ist, liegt der invertierende Reset-Eingang When the reset signal RES is at a logic high level, is the inverting reset input 9 9 des D-Latches of the D-latches 3 3 auf L-Pegel und das D-Latch to L level and the D-Latch 3 3 liefert an seinem Ausgang provides at its output 34 34 einen L-Pegel als zweites Zwischensignal Z2. an L level as the second intermediate signal Z2. Das vierte Zwischensignal Z4 liegt dann auch ständig auf L-Pegel, so dass als Ausgangssignal Q immer ein Nullpegel ausgegeben wird. The fourth intermediate signal Z4 then is also constantly at the L level, so that as the output signal Q always a zero level is outputted.
  • Die The 7 7 zeigt eine alternative Ausführungsform des erfindungsgemäßen Flip-Flops mit Mehrfachbetriebsmodus. shows an alternate embodiment of the flip-flops according to the invention with multiple operating mode. Die alternative Ausführungsform des Flip-Flops The alternate embodiment of the flip-flops 1 1 weist einen ersten Anschluss has a first connection 4 4 für das externe Taktsignal clk, einen zweiten Anschluss for the external clock signal clk, a second port 5 5 für das Datensignal D, einen dritten Anschluss for the data signal D, a third port 6 6 für das Betriebsmodus-Steuersignal DRD und einen Ausgang for the operation mode control signal and an output DRD 10 10 zur Ausgabe des Ausgangssignals Q auf. to output the output signal Q on.
  • Ferner ist ein rücksetzbares D-Flip-Flop Furthermore, a resettable D-type flip-flop 16 16 vorgesehen, das einen Takteingang provided, the clock input of a 25 25 , einen Dateneingang , A data input 21 21 , einen Datenausgang , A data output 27 27 und einen Reset-Eingang and a reset input 26 26 aufweist, wobei ein logischer H-Pegel an dem Reset-Eingang einen asynchronen Reset des D-Flip-Flops , wherein a logical H level at the reset input of an asynchronous reset of the D flip-flops 16 16 auslöst. triggers.
  • Ein ODER-Gatter An OR gate 7 7 verknüpft das Betriebsmodus-Steuersignal DRD mit dem Datensignal D zu einem ersten Zwischensignal Z1, welches an den Dateneingang linked to the operating mode control signal DRD with the data signal D to a first intermediate signal Z1, which to the data input 21 21 des D-Flip-Flops of the D flip-flops 16 16 angelegt ist. is applied.
  • Eine Logikschaltung liefert ein zweites Zwischensignal Z5 mittels einem UND-Gatter A logic circuit delivers a second intermediate signal Z5 means of an AND gate 24 24 , welches das Betriebsmodus-Steuersignal DRD, das Ausgangssignal Q und das von einem Inverter That the operating mode control signal DRD, the output signal Q and by an inverter 23 23 invertierte Taktsignal clk verknüpft. inverted clock signal clk linked. Das zweite Zwischensignal Z5 ist an den Reset-Eingang The second intermediate signal Z5 is connected to the reset input 26 26 des D-Flip-Flops of the D flip-flops 16 16 gelegt. placed. Der Datenausgang The data output 27 27 des D-Flip-Flops of the D flip-flops 16 16 liefert das Ausgangssignal Q an den Ausgang supplies the output signal to the output Q 10 10 des erfindungsgemäßen Flip-Flops the flip-flop according to the invention 1 1 mit Mehrfachbetriebsmodus. with multiple operating modes.
  • Bei dieser alternativen Ausführungsform des Flip-Flops In this alternate embodiment of the flip-flops 1 1 ist der asynchrone Reset des rücksetzbaren D-Flip-Flops the asynchronous reset the resettable D-type flip-flops 16 16 zur Erzeugung der abfallenden Taktflanken des Ausgangssignals Q im Taktdurchgangsmodus genutzt. used to generate the falling clock edges in the clock of the output signal Q through mode.
  • Im Taktdurchgangsmodus ist das erste Zwischensignal Z1 immer auf logischem H-Pegel und wird als Ausgangssignal Q so lange ausgegeben, wie das externe Taktsignal clk auf H-Pegel liegt. In the clock mode through the first intermediate signal is outputted Z1 always at a logic H level and is as the output signal Q as long as the external clock signal CLK is at the H level.
  • Bei einer fallenden Taktflanke, bzw. einem Wechsel des externen Taktsignals von H- auf L-Pegel liefert das UND-Gatter At a falling clock edge, or a change of the external clock signal from H to L level, the AND gate provides 24 24 einen H-Pegel als zweites Zwischensignal Z5 an den Reset-Eingang an H level as the second intermediate signal Z5 at the reset input 26 26 des D-Flip-Flops of the D flip-flops 16 16 , so dass das Ausgangssignal Q ebenfalls auf L-Pegel gelegt wird. So that the output signal Q is also applied to the L level. Somit folgt das Ausgangssignal Q im Taktdurchgangsmodus immer dem extern angelegten Taktsignal clk. Thus, the output Q is always followed by the clock through mode the externally applied clock signal clk.
  • In dem Taktdurchgangsmodus erfahren die fallenden Flanken des Ausgangssignals Q eine geringfügig höhere Verzögerung als die steigenden Signalflanken aufgrund der Verzögerungszeiten des asynchronen Resets und des Inverters In the clock mode through the falling edges of the output signal Q out a slightly higher delay than the rising signal edges due to the delay times of the asynchronous reset and the inverter 23 23 und UND-Gatters and AND gate 24 24 . , Beim Umschalten zwischen Flip-Flop-Modus und Taktdurchgangsmodus tritt jedoch kein Versatz auf, weil die ansteigenden Flanken des Ausgangssignals immer durch das eingesetzte rücksetzbare D-Flip-Flop When switching between the flip-flop mode and clock through mode, however, no offset occurs because the rising edges of the output signal always resettable by the inserted D-flip-flop 16 16 erzeugt sind. are generated.
  • Die The 8 8th zeigt einen Taktfrequenzteiler shows a clock frequency divider 30 30 mit Taktdurchgangsmodus mit einem ersten erfindungsgemäßen Flip-Flop with clock through mode with a first inventive flip-flop 1 1 mit Mehrfachbetriebsmodus und einem zweiten rücksetzbaren D-Flip-Flop multiple operating mode and a second resettable D-flip-flop 16 16 . , Der Taktfrequenzteiler The clock frequency divider 30 30 ist ein dreifach Frequenzteiler mit einem Takteingang is a triple frequency divider having a clock input 35 35 zum Empfang eines externen Taktsignals clk, einem Steuereingang for receiving an external clock signal CLK, a control input 36 36 zum Empfang eines Taktdurchgangsmodus-Steuersignals DRD, einem Reset-Eingang for receiving a clock through mode control signal DRD, a reset input 37 37 zum Empfang eines Rücksetzsignals RES und einen Ausgang for receiving a reset signal RES and an output 38 38 zur Ausgabe eines frequenzgeteilten Ausgangstaktsignals DIV. to output a frequency-divided output clock signal DIV.
  • Die Takteingänge The clock inputs 4 4 , . 25 25 der Flip-Flops the flip-flops 1 1 , . 16 16 empfangen das externe Taktsignal clk. receive the external clock signal clk. An den Dateneingang To the data input 21 21 des zweiten Flip-Flops of the second flip-flop 16 16 ist das frequenzgeteilte Ausgangstaktsignal DIV rückgekoppelt. the frequency-divided output clock signal DIV is fed back. Das zweite Flip-Flop The second flip-flop 16 16 liefert an seinem Datenausgang provides at its data output 27 27 ein Zwischensignal Z6, welches von einem NOR-Gatter mit dem frequenzgeteilten Ausgangssignal DIV logisch verknüpft ist und an den Dateneingang an intermediate signal Z6, which is logically linked by a NOR gate with the frequency-divided output signal DIV, and to the data input 5 5 des erfindungsgemäßen Flip-Flops the flip-flop according to the invention 1 1 mit Mehrfachbetriebsmodus geführt ist. is guided with multiple operating modes.
  • Falls das an dem dritten Anschluss If at the third terminal 6 6 des erfindungsgemäßen Flip-Flops the flip-flop according to the invention 1 1 angelegte Taktdurchgangsmodus-Steuersignal auf logischem L-Pegel liegt und das dem Reset-Eingang applied clock through mode control signal is at a logic low level and the reset input 26 26 des zweiten Flip-Flops of the second flip-flop 16 16 zugeführte Rücksetz-Signal auf logischem L-Pegel liegt, arbeitet der erfindungsgemäße Taktfrequenzteiler supplied reset signal is at a logic low level, the clock frequency divider of the invention operates 30 30 als Dreifachteiler. as a triple splitter. Der Taktfrequenzteiler gibt an seinem Ausgang The clock frequency divider at its output 38 38 ein frequenzgeteiltes Ausgangstaktsignal DIV aus, welches eine dreifache Taktperiode a frequency-divided output clock signal DIV from which a threefold clock period 3T 3T des externen Taktsignals clk aufweist. having the external clock signal CLK.
  • Liegt das Taktdurchgangsmodus-Steuersignal DRD hingegen auf H-Pegel, gibt der Taktfrequenzteiler If the clock through mode control signal DRD contrast to H level, gives the clock frequency divider 30 30 an seinem Ausgang at its output 38 38 das von dem ersten erfindungsgemäßen Flip-Flop the flip-flop according to the invention of the first 1 1 an seinem Ausgang at its output 10 10 gelieferte getaktete Signal aus, welches dieselbe Taktperiode T wie das externe Taktsignal clk aufweist. delivered pulsed signal having the same clock period T as the external clock signal CLK.
  • Da ein erfindungsgemäßes Flip-Flop As an inventive flip-flop 1 1 mit Mehrfachmodus in dem Taktteiler multi-mode in the clock divider 30 30 eingesetzt ist, sind in beiden Betriebsmodi alle ansteigenden Signalflanken des Ausgangssignals nur aus dem Taktdurchgangsmodus-Steuersignal DRD von dem erfindungsgemäßen Flip-Flop is used in both modes of operation all rising signal edges of the output signal only from the clock through mode control signal DRD of the invention the flip-flop 1 1 erzeugt. generated. Somit kann kein Takt- bzw. Signalversatz zwischen dem frequenzgeteilten Ausgangstaktsignal DIV in dem ersten Betriebsmodus und dem Signal, welches dieselbe Taktperiode T wie das externe Taktsignal clk aufweist, im Taktdurchgangsmodus auftreten. Thus, no clock or signal skew between the frequency-divided output clock signal DIV, may occur in the first operation mode and the signal having the same clock period T as the external clock signal CLK in the clock through mode.
  • Der erfindungsgemäße Frequenzteiler ermöglicht ein Umschalten und die Ausgabe von getakteten Signalen mit verschiedenen Taktfrequenzen bzw. frequenzgeteilten Signalen und einem Signal, das dem Ursprungstaktsignal clk bzw. dem extern angelegten Taktsignal clk entspricht, ohne dass Signalversatz auftritt oder der Pegelhub verändert ist. The frequency divider according to the invention enables switching and the output of clocked signals having different clock frequencies or frequency-divided signals and a signal corresponding to the original clock signal CLK or the externally applied clock signal CLK without signal offset occurs or the level swing is changed. Der erfindungsgemäße Frequenzteiler The frequency divider according to the invention 30 30 ist zudem einfach zu integrieren und arbeitet unabhängig von äußeren Einflüssen wie Schwankungen in der Versorgungsspannung, Temperaturänderungen oder Ungenauigkeiten im Fertigungsprozess. is also easy to integrate and operate independent of external influences such as fluctuations in the supply voltage, changes in temperature or inaccuracies in the manufacturing process. Zudem kann der erfindungsgemäße Frequenzteile in Standard CMOS-Technik aufwandsgünstig hergestellt werden. In addition, the frequency components of the invention in standard CMOS technology can be manufactured cost-effectively.
  • Obgleich die vorliegende Erfindung vorstehend anhand bevorzugter Ausführungsbeispiele beschrieben wurde ist sie darauf nicht beschränkt sondern auf vielfältige Art und Weise modifizierbar. Although the present invention has been described with reference to preferred embodiments it is not limited thereto but can be modified in a variety of ways.
  • Die Erfindung sei nicht auf den in den vorstehenden Figuren dargestellten Aufbau des Multiplexers oder der Tristate- Treiber beschränkt. The invention is not limited to those shown in the above figures construction of the multiplexer or the tri-state drivers. Insbesondere kann die Auswahlschaltung aus allgemein bekannten steuerbaren Schaltern aufgebaut sein und die logische Verknüpfung bzw. Invertierungen von Signalen auf beliebige Art und Weise modifiziert werden, ohne dass vom grundlegenden Prinzip der Erfindung abgewichen wird. In particular, the selection circuit may be constructed from generally known and controllable switches the logical link or inversions of signals to be modified in any manner without departing from the basic principle of the invention. Eine Synchronisierung der fallenden Flanken der getakteten Ausgangssignale in den zwei Betriebsmodi kann ebenso unter Anwendung der der Erfindung zugrunde liegenden Idee beispielsweise durch Invertieren des externen Taktsignals erreicht werden. Synchronization of the falling edges of the clocked output signals in the two operating modes can be achieved, for example, by inverting the external clock signal as well, using the underlying idea of ​​the invention.
  • 1 1
    Flip-Flop mit Mehrfachmodus Flip-flop with multi-mode
    2 2
    Master-Latch Master latch
    3 3
    rücksetzbares D-Latch resettable D-Latch
    4 4
    Takteingang clock input
    5 5
    Dateneingang data input
    6 6
    Steuersignaleingang Control signal input
    7 7
    ODER-Gatter OR gate
    8 8th
    Reset-Eingang Reset input
    9 9
    Reset-Eingang Reset input
    10 10
    Ausgang exit
    11 11
    Multiplexer multiplexer
    12 12
    UND-Gatter AND gate
    13 13
    Auswahlschaltung select circuit
    14 14
    Inverter inverter
    15 15
    Logikschaltung logic circuit
    16 16
    D-Flip-Flop D flip-flop
    17 17
    Inverter inverter
    18 18
    UND-Gatter AND gate
    19 19
    Tristate-Treiber Tristate drivers
    20 20
    Tristate-Treiber Tristate drivers
    21 21
    Dateneingang data input
    22 22
    Slave-Latch Slave latch
    23 23
    Inverter inverter
    24 24
    UND-Gatter AND gate
    25 25
    Takteingang clock input
    26 26
    Reset-Eingang Reset input
    27 27
    Datenausgang data output
    28 28
    Logikschaltung logic circuit
    29 29
    Logikschaltung logic circuit
    clk clk
    Taktsignal clock signal
    A A
    Ausgangssignal output
    M M
    Multiplexer multiplexer
    DRD DRD
    Direct-Drive-Signal Direct-drive signal
    F F
    D-Flip-Flop D flip-flop
    I1 I1
    Inverter inverter
    I2 I2
    Inverter inverter
    RES RES
    Reset-Signal Reset signal
    D D
    Datensignal data signal
    Q Q
    Ausgangssignal output
    Z1, Z2, Z3, Z4, Z5, Z6 Z1, Z2, Z3, Z4, Z5, Z6
    Zwischensignal intermediate signal
    U U
    Frequenzteiler frequency divider
    DE DE
    Dateneingang data input
    DS DS
    Dateneingang data input
    CT CT
    Takteingang clock input
    QQ QQ
    Datenausgang data output
    DIV DIV
    Ausgangstaktsignal Output clock signal
    T T
    Taktperiode clock period
    QR QR
    rückgekoppeltes Steuersignal feedback control signal

Claims (15)

  1. Flip-Flop ( Flip-flop ( 1 1 ) mit Mehrfachbetriebsmodus mit: (a) einem von einem externen Taktsignal (clk), das eine Taktperiode T aufweist, getakteten Master-Latch ( ) With multiple operating mode: ((a) one (from an external clock signal clk) having a clock period T, clocked master latch 2 2 ) zum Empfang und Zwischenspeichern eines mittels einer ersten Logikschaltung ( ) For receiving and temporarily storing one (by means of a first logic circuit 7 7 ) mit einem Betriebsmodus-Steuersignal (DRD) logisch verknüpften Datensignals (D), wobei das Betriebsmodus-Steuersignal (DRD) das Flip-Flop ( ) (With an operating mode control signal DRD) logically combined data signal (D), wherein the operation mode control signal (DRD), the flip-flop ( 1 1 ) zwischen einem ersten und einem zweiten Betriebsmodus umschaltet; ) Switches between a first and a second operating mode; (b) einem von dem externen Taktsignal (clk) getakteten Slave-Latch ( (B) one of the external clock signal (clk) clocked slave latch ( 22 22 ), welches an das Master-Latch ( ), Which (to the master latch 2 2 ) gekoppelt ist, zur Erzeugung und Ausgabe eines Ausgangssignals (Q) in Abhängigkeit von dem Betriebsmodus-Steuersignal (DRD); ) Is coupled to generate and output an output signal (Q) in response to the operation mode control signal (DRD); (c1) wobei das Flip-Flop ( (C1) wherein said flip-flop ( 1 1 ) in dem ersten Betriebsmodus als taktflankengesteuertes D-Flip-Flop arbeitet und das Datensignal (D) als Ausgangssignal (Q) ausgibt; ) In the first operating mode operates as a clock-edge-triggered D flip-flop and the data signal (D) as an output signal (Q) outputs; (c2) wobei das Flip-Flop ( (C2) wherein said flip-flop ( 1 1 ) in dem zweiten Betriebsmodus ein getaktetes Signal, welches dieselbe Taktperiode T wie das externe Taktsignal (clk) aufweist, als Ausgangssignal (Q) ausgibt; ) Outputting a pulsed signal having the same clock period T as the external clock signal (CLK) as an output signal (Q) in the second operating mode; und wobei (d) in beiden Betriebsmodi alle ansteigenden Signalflanken des Ausgangssignals (Q) aus dem Datensignal (D) und dem Betriebsmodus-Steuersignal (DRD) durch die erste Logikschaltung ( and wherein (d) in both operating modes all rising signal edges of the output signal (Q) from the data signal (D) and the operational mode control signal (DRD) by the first logic circuit ( 7 7 ), das Master-Latch und durch das Slave-Latch ( ), The master latch, and (through the slave latch 22 22 ) generiert sind. ) Are generated.
  2. Flip-Flop ( Flip-flop ( 1 1 ) nach Anspruch 1, dadurch gekennzeichnet, dass das Flip-Flop ( ) According to claim 1, characterized in that the flip-flop ( 1 1 ) (a) einen ersten Anschluss ( ) (A) a first terminal ( 4 4 ) für das externe Taktsignal (clk), einen zweiten Anschluss ( ) (For the external clock signal clk), a second terminal ( 5 5 ) für das Datensignal (D), einen dritten Anschluss ( ) For the data signal (D), a third terminal ( 6 6 ) für das Betriebsmodus-Steuersignal (DRD) und einen Ausgang ( ) For the operational mode control signal (DRD) and an output ( 10 10 ) zur Ausgabe des Ausgangssignals (Q) aufweist; ) For outputting the output signal (Q); und dadurch gekennzeichnet, dass (b) die erste Logikschaltung ( and characterized in that (b) (the first logic circuit 7 7 ) das Betriebsmodus-Steuersignal (DRD) mit dem Datensignal (D) zu einem ersten Zwischensignal (Z1) logisch verknüpft; ) Logically linked to the operation mode control signal (DRD) with the data signal (D) (to a first intermediate signal Z1); (c) das Master-Latch ( (C) the master latch ( 2 2 ) das erste Zwischensignal (Z1) empfängt und in Abhängigkeit des inversen externen Taktsignals (clk) ein zweites Zwischensignal (Z2) an das Slave-Latch ( ) The first intermediate signal (Z1) and receives (as a function of the inverse external clock signal clk) a second intermediate signal (Z2) to the slave latch ( 22 22 ) ausgibt; ) Outputs; (d) das Slave-Latch ( (D) the slave latch ( 22 22 ) eine zweite Logikschaltung ( ) A second logic circuit ( 29 29 ) zur logischen Verknüpfung des Betriebsmodus-Steuersignals (DRD) mit dem Ausgangssignal (Q) zur Erzeugung eines dritten Zwischensignals (Z3) und eine Auswahlschaltung ( ) For logically combining the operation mode control signal DRD) (with the output signal (Q) for generating a third intermediate signal (Z3) and a selection circuit ( 13 13 ), die in Abhängigkeit von dem externen Taktsignal (clk) das zweite oder dritte Zwischensignal (Z1, Z3) als Ausgangssignal (Q) an den Ausgang ( ) Which (in response to the external clock signal CLK), the second or third intermediate signal (Z1, Z3) as an output signal (Q) to the output ( 10 10 ) schaltet, aufweist. ) Switches, comprising.
  3. Flip-Flop ( Flip-flop ( 1 1 ) nach Anspruch 2, dadurch gekennzeichnet, dass die erste Logikschaltung ( ) According to claim 2, characterized in that the first logic circuit ( 7 7 ) ein ODER-Gatter aufweist. has) an OR gate.
  4. Flip-Flop ( Flip-flop ( 1 1 ) nach Anspruch 2 oder 3, dadurch gekennzeichnet, dass die zweite Logikschaltung ( ) According to claim 2 or 3, characterized in that the second logic circuit ( 29 29 ) einen ersten Inverter ( ) A first inverter ( 17 17 ) und ein erstes UND-Gatter ( ) And a first AND gate ( 18 18 ) aufweist, wobei das erste UND-Gatter ( ), Said first AND gate ( 18 18 ) das von dem ersten Inverter ( ) Is the (from the first inverter 17 17 ) invertierte Betriebsmodus-Steuersignal (DRD) mit dem Ausgangssignal (Q) zu dem dritten Zwischensignal (Z3) verknüpft. ) Inverted operational mode control signal (DRD) with the output signal (Q) (to the third intermediate signal Z3) linked.
  5. Flip-Flop ( Flip-flop ( 1 1 ) nach einem der Ansprüche 2 – 4, dadurch gekennzeichnet, dass die Auswahlschaltung ( ) According to any one of claims 2-4, characterized in that the selection circuit ( 13 13 ) Tristate-Treiber ( ) Tristate driver ( 19 19 , . 20 20 ) aufweist, die jeweils von dem externen Taktsignal (clk) komplementär angesteuert sind. ), Which each (of the external clock signal CLK) are complementarily driven.
  6. Flip-Flop ( Flip-flop ( 1 1 ) nach einem der Ansprüche 2 – 4, dadurch gekennzeichnet, dass die Auswahlschaltung ( ) According to any one of claims 2-4, characterized in that the selection circuit ( 13 13 ) einen Multiplexer ( ) A multiplexer ( 11 11 ) aufweist. ) having.
  7. Flip-Flop ( Flip-flop ( 1 1 ) nach einem der Ansprüche 2 – 6, dadurch gekennzeichnet, dass (a) das Master-Latch ( ) According to one of claims 2 - 6, characterized in that (a) (the master latch 2 2 ) als rücksetzbares D-Latch ( ) (As resettable D-Latch 3 3 ) mit einem Reset-Eingang ( ) (With a reset input 9 9 ) ausgeführt ist, an den ein Rücksetz-Signal (RES) gekoppelt ist; ) Is carried out, is coupled to a reset signal (RES); (b) die zweite Logikschaltung ( (B) the second logic circuit ( 29 29 ) das Rücksetz-Signal (RES), das Betriebsmodus-Steuersignal (DRD) und das Ausgangssignal (Q) zu dem dritten Zwischensignals (Z3) logisch verknüpft; ), The reset signal (RES), the operating mode control signal (DRD) and the output signal (Q) to the third intermediate signal (Z3) logically linked; (c) eine dritte Logikschaltung ( (C) a third logic circuit ( 28 28 ), das externe Taktsignal (clk) mit dem Rücksetz-Signal (RES) logisch zu einem vierten Zwischensignal (Z4) verknüpft, und (d) die Auswahlschaltung ( ), The external clock signal (clk) to the reset signal (RES linked) logic (at a fourth intermediate signal Z4), and (d) said selection circuit ( 11 11 ) von dem vierten Zwischensignal (Z4) gesteuert ist. ) (Of the fourth intermediate signal Z4) is controlled.
  8. Flip-Flop ( Flip-flop ( 1 1 ) nach Anspruch 7, dadurch gekennzeichnet, dass die dritte Logikschaltung ( ) According to claim 7, characterized in that said third logic circuit ( 28 28 ) einen zweiten Inverter ( ) A second inverter ( 14 14 ) und ein zweites UND-Gatter ( ) And a second AND gate ( 12 12 ) aufweist, wobei das zweite UND-Gatter ( ), Wherein the second AND gate ( 12 12 ) das von dem zweiten Inverter ( ) Is the (from the second inverter 14 14 ) invertierte Rücksetz-Signal (RES) zu dem vierten Zwischensignal (Z4) verknüpft. ) Inverted reset signal (RES) for the fourth intermediate signal (Z4) linked.
  9. Flip-Flop ( Flip-flop ( 1 1 ) nach Anspruch 1, dadurch gekennzeichnet, dass das Flip-Flop ( ) According to claim 1, characterized in that the flip-flop ( 1 1 ): (a) einen ersten Anschluss ( ): (A) a first terminal ( 4 4 ) für das externe Taktsignal (clk), einen zweiten Anschluss ( ) (For the external clock signal clk), a second terminal ( 5 5 ) für das Datensignal (D), einen dritten Anschluss ( ) For the data signal (D), a third terminal ( 6 6 ) für das Betriebsmodus-Steuersignal (DRD) und einen Ausgang ( ) For the operational mode control signal (DRD) and an output ( 10 10 ) zur Ausgabe des Ausgangssignals (Q) aufweist; ) For outputting the output signal (Q); und (b) wobei die erste Logikschaltung ( and (b) wherein the first logic circuit ( 7 7 ) das Betriebsmodus-Steuersignal (DRD) mit dem Datensignal (D) zu einem ersten Zwischensignal (Z1) logisch verknüpft; ) Logically linked to the operation mode control signal (DRD) with the data signal (D) (to a first intermediate signal Z1); und (c) das Flip-Flop eine zweite Logikschaltung ( and (c) the flip-flop, a second logic circuit ( 15 15 ) zur logischen Verknüpfung des Rücksetz-Signals (RES) mit dem Betriebsmodus-Steuersignal (DRD) und dem Ausgangssignal (Q) zu einem zweiten Zwischensignal (Z5) aufweist; has) (for logically combining the reset signal RES) with the operation mode control signal (DRD) and the output signal (Q) to a second intermediate signal (Z5); und wobei (d) das Master- und das Slave-Latch in einem rücksetzbaren D-Flip-Flop ( and wherein (d) the master and slave latch (in a resettable D-type flip-flop 16 16 ) integriert sind, welches einen Dateneingang ( are integrated) which (a data input 21 21 ), an den das erste Zwischensignal (Z1) gekoppelt ist, einen Takteingang ( ) Is coupled to the first intermediate signal (Z1), a clock input ( 25 25 ), an den das externe Taktsignal (clk) gekoppelt ist, einen Reset-Eingang ( ) Is coupled to the external clock signal (CLK), a reset input ( 26 26 ) an den das zweite Zwischensignal gekoppelt ist, und einen Datenausgang ( ) To which the second intermediate signal is coupled, and a data output ( 27 27 ) der an den Ausgang ( ) Of the (at the output 10 10 ) gekoppelt ist, aufweist. ) Is coupled, comprising.
  10. Flip-Flop ( Flip-flop ( 1 1 ) nach Anspruch 9, dadurch gekennzeichnet, dass die erste Logikschaltung ( ) According to claim 9, characterized in that the first logic circuit ( 7 7 ) ein ODER-Gatter aufweist. has) an OR gate.
  11. Flip-Flop ( Flip-flop ( 1 1 ) nach Anspruch 9 oder 10, dadurch gekennzeichnet, dass die zweite Logikschaltung ( ) According to claim 9 or 10, characterized in that the second logic circuit ( 15 15 ) einen Inverter ( ) An inverter ( 23 23 ) und ein UND-Gatter ( ) And an AND gate ( 24 24 ) aufweist, wobei das UND-Gatter ( ), Wherein the AND gate ( 24 24 ) das von dem zweiten Inverter ( ) Is the (from the second inverter 23 23 ) invertierte Rücksetz-Signal (RES), das Betriebsmodus-Steuersignal (DRD) und das Ausgangssignal (Q) zu dem zweiten Zwischensignal (Z5) verknüpft. ) Inverted reset signal (RES), the operating mode control signal (DRD) and the output signal (Q) to the second intermediate signal (Z5) linked.
  12. Flip-Flop ( Flip-flop ( 1 1 ) nach einem der Ansprüche 2 – 11, dadurch gekennzeichnet, dass an den Ausgang ( ) According to one of claims 2 - 11, characterized in that to the output ( 10 10 ) eine Bus-Hold-Zelle ( ) Has a bus-hold cell ( 21 21 ) gekoppelt ist. ) Is coupled.
  13. Flip-Flop ( Flip-flop ( 1 1 ) nach einem der Ansprüche 1 – 12, dadurch gekennzeichnet, dass das invertierte Ausgangssignal (Q) an den dritten Anschluss ( ) According to any of claims 1-12, characterized in that the inverted output (Q) (to the third port 5 5 ) des Flip-Flops ( () Of the flip-flops 1 1 ) als Datensignal (D) rückgekoppelt ist. is fed back) as the data signal (D).
  14. Taktfrequenzteiler ( Clock frequency divider ( 30 30 ) mit Taktdurchgangsmodus mit: (a) einem ersten Flip-Flop ( ) With clock through mode comprising: ((a) a first flip-flop 1 1 ) mit Mehrfachmodus nach einem der Ansprüche 1 – 13 das von dem externen Taktsignal (clk) getaktet ist, wobei an dem dritten Anschluss ( ) With multi-mode according to any one of claims 1 - 13, the clocked (of the external clock signal CLK), in which (at the third terminal 6 6 ) ein Taktdurchgangsmodus-Steuersignal (DRD) anliegt und an seinem Ausgang ( ) A clock through mode control signal (DRD) and bears (at its output 10 10 ) ein frequenzgeteiltes Ausgangstaktsignal (DIV) anliegt; ) Abuts a frequency-divided output clock signal (DIV); (b) mindestens einem zweiten D-Flip-Flop ( (B) at least a second D-type flip-flop ( 16 16 ), das von dem externen Taktsignal (clk) getaktet ist und das einen Dateneingang ( ), Which (of the external clock signal CLK) is clocked and the (a data input 21 21 ), an den das Ausgangstaktsignal (DIV) des ersten Flip-Flops ( ), (To which the output clock signal (DIV) of the first flip-flop 1 1 ) gekoppelt ist, und einen Datenausgang ( ) Is coupled, and a data output ( 27 27 ), an dem ein Zwischensignal (Z6) anliegt, aufweist; ) To which an intermediate signal (Z6) is applied, comprising; wobei (c) an den Dateneingang ( wherein (c) (to the data input 5 5 ) des ersten Flip-Flops ( () Of the first flip-flop 1 1 ) das mit dem Ausgangstaktsignal (DIV) mittels einem NOR-Gatter ( ) Is the (with the output clock signal DIV) (by means of a NOR gate 31 31 ) logisch verknüpfte Zwischensignal (Z6) anliegt. ) Logically linked intermediate signal (Z6) is applied.
  15. Taktfrequenzteiler ( Clock frequency divider ( 30 30 ) nach Anspruch 14, dadurch gekennzeichnet, dass das zumindest eines der Flip-Flops ( ) According to claim 14, characterized in that the (at least one of the flip-flops 1 1 , . 16 16 ) als rücksetzbares Flip-Flip ausgeführt ist. ) Is designed as a resettable flip-flop.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1081857A1 (en) * 1999-09-03 2001-03-07 Lsi Logic Corporation Method for operating an ASIC device, Asic device and flip flop for use in the Asic device
WO2003021785A2 (en) * 2001-08-28 2003-03-13 Xilinx, Inc. Programmable even-number clock divider circuit with duty cycle correction and optional phase shift

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1081857A1 (en) * 1999-09-03 2001-03-07 Lsi Logic Corporation Method for operating an ASIC device, Asic device and flip flop for use in the Asic device
WO2003021785A2 (en) * 2001-08-28 2003-03-13 Xilinx, Inc. Programmable even-number clock divider circuit with duty cycle correction and optional phase shift

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