DE10353340A1

DE10353340A1 - Circuit structure for making a bias voltage available has a resistor and a second transistor wired between a control input and a connection for a controlled route in a first transistor

Info

Publication number: DE10353340A1
Application number: DE2003153340
Authority: DE
Inventors: Jürgen Prof. Dr. Oehm
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2003-11-14
Filing date: 2003-11-14
Publication date: 2005-06-30

Abstract

A second transistor (ST) (2) is wired between a control input (CI) and a connection for a controlled route in a first transistor (1). A resistor (5) links to the first transistor's CI, to a connection for the ST's controlled route and to the ST's CI in a pick-up node. This forms a current path for picking up a bias voltage suitable for triggering cascode transistors.

Description

Die vorliegende Erfindung betrifft eine Schaltungsanordnung zur Bereitstellung einer Vorspannung, insbesondere zur Ansteuerung von Kaskode-Stufen in Stromspiegeln.The The present invention relates to a circuit arrangement for providing a bias voltage, in particular for driving cascode stages in electricity levels.

Kaskode-Stromspiegel, die in integrierter Schaltungstechnik mit Metall-Isolator-Halbleiter-Transistoren aufgebaut werden, sind als solche bekannt. Durch die Kaskode-Anordnung soll in der Regel erreicht werden, daß systematische Fehler im Stromübertragungsverhalten eines Stromspiegels in guter Näherung klein bleiben. Weiterhin soll dadurch ebenfalls erreicht werden, daß der Ausgangsleitwert des Ausgangs des Stromspiegels bzw. der Ausgänge des Stromspiegels immer vergleichsweise gering ist.Cascode current mirror, in integrated circuit technology with metal-insulator-semiconductor transistors are constructed, are known as such. Through the cascode arrangement should usually be achieved that systematic errors in the current transfer behavior a current mirror in a good approximation stay small. Furthermore, this should also be achieved by that the Output conductance of the output of the current mirror or the outputs of the Current mirror is always comparatively low.

Konventionelle Kaskode-Anordnungen lassen sich jedoch nur bei vergleichsweise hohen Versorgungsspannungen von beispielsweise größer 3 Volt vorteilhaft einsetzen. Normalerweise werden Kaskode-Stromspiegel so ausgelegt, daß die Potentiale an denjenigen Schaltungsknoten, die sich am Verbindungsknoten der gesteuerten Strecken der Transistoren befinden, möglichst gleich ist. Dann befinden sich die Stromspiegeltransistoren im praktisch gleichen Spannungsarbeitspunkt, so daß die Spannungsabhängigkeit des Drain-Stromes von der Drain-Source-Spannung auf die Stromübertragungsfunktion des Stromspiegels keine Auswirkungen hat. Die Stromübertragungsfunktion ist dabei definiert als Quotient aus Ausgangsstrom und Eingangsstrom. Für den Sättigungsbetrieb der MOS-Transistoren ist eine leichte Spannungsabhängigkeit des Drain-Stromes von der Drain-Source-Spannung typisch.conventional However, cascode arrangements can only be achieved at comparatively high levels Use supply voltages of, for example, greater than 3 volts advantageous. Normally, cascode current mirrors are designed so that the potentials at those circuit nodes located at the connection node of controlled paths of the transistors are located, if possible is equal to. Then the current mirror transistors are practically the same Stress working point, so that the voltage dependence of the drain current from the drain-source voltage to the current transfer function the current mirror has no effect. The current transfer function is defined as the quotient of output current and input current. For saturation operation the MOS transistors is a slight voltage dependence the drain current from the drain-source voltage typical.

Der Spannungsbedarf am Eingang des Kaskode-Transistors, der dem Eingangstransistor des Stromspiegels zugeordnet ist, ist vergleichsweise hoch. Bei gegebenem Eingangsstrom ist der Spannungsbedarf durch den Eingangstransistor und dessen zugeordnetem Kaskode-Transistor, welche beide als Diode in Serie geschaltet sind, gegeben. Weiterhin ist für eine ideale Stromübertragungsfunktion am Stromspiegel ausgangsseitig immer eine hinreichend große Ausgangsspannung über der Serienschaltung aus dem ausgangsseitigen Stromspiegeltransistor und dessen Kaskode-Stufe nötig, damit letztere in Sättigung bleibt. Folglich sind die erforderlichen ein- und ausgangsseitigen Spannungen verhältnismäßig groß.Of the Voltage requirement at the input of the cascode transistor, the input transistor associated with the current mirror is comparatively high. at given input current is the voltage required by the input transistor and its associated cascode transistor, both as a diode connected in series, given. Furthermore, for an ideal Current transfer function At the current mirror output side always a sufficiently large output voltage over the Series connection of the output side current mirror transistor and its cascode level needed, with the latter in saturation remains. Consequently, the required input and output are Tensions relatively large.

Um dieses Problem zu umgehen, könnte der gemeinsame Gate-Anschluß der beiden Kaskode-Transistoren der Stromspiegelanordnung mit Kaskode-Stufe nicht an den Eingang der Schaltung gelegt werden, sondern vielmehr von einem separaten, als Diode verschalteten Transistor gespeist werden. Die eingangsseitige Kaskode-Transistorstufe ist dabei bezüglich ihrer gesteuerten Strecke zwischen den Gate- und Drain-Anschluß des eingangsseitigen Stromspiegeltransistors geschaltet. Eine zusätzliche Referenzspannung wird dadurch erzeugt, daß ein Referenzstrom durch einen als MOS-Diode geschalteten Hilfstransistor fließt und dort einen Spannungsabfall erzeugt, welcher gleichzeitig als Vorspannungs-Potential für die Kaskode-Transistoren dient.Around could work around this problem the common gate terminal of the two Cascade transistors of the current mirror arrangement with cascode stage not be placed at the input of the circuit, but rather powered by a separate diode-connected transistor become. The input-side cascode transistor stage is with respect to their controlled path between the gate and drain terminal of the input-side current mirror transistor connected. An additional reference voltage is generated by a reference current flows through a switched as a MOS diode auxiliary transistor and there generates a voltage drop, which at the same time as a bias potential for the Cascode transistors serves.

Die Höhe der Vorspannung ist dabei so zu wählen, daß die Stromspiegeltransistoren in allen Betriebsbedingungen immer in Sättigung arbeiten.The height of Bias is to be chosen so that the Current mirror transistors always in saturation in all operating conditions work.

Demnach müßte die Drain-Source-Spannung des eingangsseitigen Stromspiegeltransistors größer sein als die effektive Gate-Spannung dieses Transistors. Dieselbe Bedingung müßte auch für den ausgangsseitigen Stromspiegeltransistor gelten.Therefore would have to Drain-source voltage of the input-side current mirror transistor be greater as the effective gate voltage this transistor. The same condition would also have for the output side current mirror transistor be valid.

In der Praxis bedeutet dies, daß dann der Spannungsbedarf am Eingang der Stromspiegelanordnung in etwa um die Größenordnung einer MOS-Einsatzspannung V_th0 kleiner ist, als für die eingangsseitig beschriebene Kaskode-Anordnung. Entsprechendes gilt für den Spannungsbedarf am Ausgang.In practice, this means that then the voltage _requirement at the input of the current mirror _{arrangement is} smaller by about the order of magnitude of a MOS _{threshold voltage} V _th0 , than for the cascode arrangement described on the input side. The same applies to the voltage requirement at the output.

Ein wesentlicher Nachteil dieser Schaltung ist jedoch, daß für die Erzeugung des Vorspannungs-Potentials ein gesonderter Strompfad benötigt wird. Ein weiterer Nachteil kann dadurch begründet sein, daß der Temperaturgang der effektiven Gatespannung des die Vorspannung erzeugenden Transistors prinzipiell deutlich größer ist als die effektive Gatespannung des eingangsseitigen Stromspiegeltransistors der Kaskode-Stromspiegelanordnung, da normalerweise die effektive Gate-Spannung des eingangsseitigen Stromspiegeltransistors klein ist gegenüber der effektiven Gate-Spannung des Hilfstransistors.One However, a major disadvantage of this circuit is that for the generation the bias potential a separate current path is needed. Another disadvantage may be due to the fact that the temperature response the effective gate voltage of the bias generating transistor in principle much larger as the effective gate voltage of the input side current mirror transistor the cascode current mirror arrangement, since normally the effective gate voltage of the input side current mirror transistor small is opposite the effective gate voltage of the auxiliary transistor.

Aufgabe der Erfindung ist es, eine Schaltungsanordnung zur Bereitstellung einer Vorspannung anzugeben, welche für Stromspiegelanordnungen mit Kaskode-Stufe sowie für den Betrieb mit geringen Versorgungsspannungen geeignet ist. Dabei soll sichergestellt werden können, daß alle Transistoren unabhängig von der Temperatur in guter Sättigung arbeiten.task The invention is a circuit arrangement for providing a bias voltage, which for current mirror assemblies with Cascode level as well as for the operation with low supply voltages is suitable. It should can be ensured that all Transistors independent from the temperature in good saturation work.

Erfindungsgemäß wird die Aufgabe gelöst durch eine Schaltungsanordnung zur Bereitstellung einer Vorspannung, aufweisend

– einen ersten Transistor mit einem Steuereingang und mit einer gesteuerten Strecke,
– einen zweiten Transistor mit einem Steuereingang und mit einer gesteuerten Strecke, die zwischen den Steuereingang des ersten Transistors und einen Anschluß der gesteuerten Strecke des ersten Transistors geschaltet ist, und
– einen Widerstand, der mit einem Anschluß an den Steueranschluß des ersten Transistors und der mit dem Anschluß an einen Anschluß der gesteuerten Strecke des zweiten Transistors angeschlossen ist und der mit einem weiteren Anschluß mit dem Steuereingang des zweiten Transistors in einem Abgriffsknoten verbunden ist,
– derart, daß der Widerstand mit den gesteuerten Strecken des ersten und des zweiten Transistors einen gemeinsamen Strompfad bildet, über welchem die Vorspannung abgreifbar ist.

According to the invention the object is achieved by a circuit arrangement for providing a bias voltage, comprising

A first transistor having a control input and a controlled path,
A second transistor having a control input and a controlled path connected between the control input of the first transistor and one terminal of the controlled path of the first transistor is connected, and
A resistor connected to one terminal to the control terminal of the first transistor and to the terminal connected to a terminal of the controlled path of the second transistor and connected to another terminal to the control input of the second transistor in a tap node,
- Such that the resistance forms a common current path with the controlled paths of the first and the second transistor, via which the bias voltage can be tapped.

Gemäß dem vorgeschlagenen Prinzip ist der zweite Transistor zwischen Steuereingang und einen Anschluß der gesteuerten Strecke des ersten Transistors geschaltet. Das Vorspannungs-Potential für den zweiten Transistor wird gemäß dem vorgeschlagenen Prinzip mit dem Widerstand erzeugt, der in Serie mit dem Eingangsstrompfad geschaltet ist. Demnach bilden der Widerstand, die gesteuerte Strecke des ersten Transistors und die gesteuerte Strecke des zweiten Transistors eine Serienschaltung.According to the proposed Principle is the second transistor between the control input and a connection of the controlled Path of the first transistor connected. The bias potential for the second Transistor is according to the proposed Principle generated with the resistor, in series with the input current path is switched. Accordingly, the resistance, the controlled route of the first transistor and the controlled path of the second transistor a series connection.

Bevorzugt ist der Widerstand so dimensioniert, daß die Drain-Source-Spannung des ersten Transistors stets größer ist als die effektive Gate-Spannung des ersten Transistors. Dadurch ist sichergestellt, daß der erste Transistor stets in Sättigung arbeitet.Prefers the resistance is dimensioned so that the drain-source voltage of the first transistor always bigger as the effective gate voltage of the first transistor. Thereby is ensured that the first transistor always in saturation is working.

Der Widerstand R ist weiterhin bevorzugt so dimensioniert, daß die Drain-Source-Spannung des zweiten Transistors stets größer oder gleich der effektiven Gate-Spannung des zweiten Transistors ist. Auch der zweite Transistor ist stets in Sättigung. Demnach tritt kein zu großer Spannungsabfall über dem Widerstand auf.Of the Resistor R is further preferably dimensioned so that the drain-source voltage of the second transistor always larger or is equal to the effective gate voltage of the second transistor. Also the second transistor is always in saturation. Accordingly, no occurs too big Voltage drop across the Resistance on.

Mit Vorteil ist die Kanallänge des zweiten Transistors möglichst klein. Dadurch läßt sich die letztgenannte Bedingung besonders leicht einhalten. U_DS(1) = U_in – U_GS(2) = U_GS(1) + I_in·R-U_GS(2)mit U_GS = Vt + Vgeff folgt: U_DS(1) = Vt(1) + Vgeff(1) + I_in·R – (Vt(2) + Vgeff (2))mit Vt(1) ungefähr gleich Vt(2) folgt weiter: U_DS(1) = Vgeff(1) + I_in·R – Vgeff(2) Advantageously, the channel length of the second transistor is as small as possible. As a result, the latter condition is particularly easy to comply. U_DS (1) = U_in - U_GS (2) = U_GS (1) + I_in · R - U_GS (2) with U_GS = Vt + Vgeff follows: U_DS (1) = Vt (1) + Vgeff (1) + I_in * R - (Vt (2) + Vgeff (2)) with Vt (1) approximately equal to Vt (2) follows: U_DS (1) = Vgeff (1) + I_in * R - Vgeff (2)

Für den Sonderfall, daß die Kanallängen bei erstem und zweitem Transistor gleich sind, sowie daß die Kanalweiten bei erstem und zweitem Transistor gleich sind, folgt, daß auch deren effektive Gatespannungen gleich sind. Deshalb gilt: U_DS(1) = I_in·R For the special case that the channel lengths are the same for the first and second transistor, and that the channel widths are the same for the first and second transistor, it follows that their effective gate voltages are equal. Therefore: U_DS (1) = I_in · R

Dabei repräsentiert U_DS die Drain-Source-Spannung, U_GS die Gate-Source-Spannung, VGeff die effektive Gate-Spannung und Vt die Einsatzspannung, und zwar jeweils bezüglich des ersten Transistors, wenn eine 1 in Klammern steht, und bezüglich des zweiten Transistors, wenn eine 2 in Klammern steht. U in und I_in repräsentieren Spannung und Strom am Eingang der Schaltung sowie R den Wert des Widerstands.there represents U_DS the drain-source voltage, U_GS the gate-source voltage, VGeff the effective gate voltage and Vt the threshold voltage, namely each with respect of the first transistor, when a 1 is in parentheses, and with respect to the second transistor when a 2 is in parentheses. U in and I_in represent Voltage and current at the input of the circuit and R the value of Resistance.

Wie mit der mathematischen Herleitung gezeigt, kann die Sättigungsbedingung für den ersten Transistor mit Vorteil über den Spannungsabfall des Widerstands definiert werden.As shown with the mathematical derivation, the saturation condition can for the first transistor with advantage over the voltage drop of the resistor can be defined.

Wird die Kanallänge des zweiten Transistors bei gleicher Kanalweite kleiner als die Kanallänge des ersten Transistors gewählt, so gilt für die Drain-Source-Spannung des ersten Transistors, daß diese größer als der Eingangsstrom multipliziert mit dem Wert des Widerstands ist.Becomes the channel length of the second transistor smaller than the same channel width Channel length of the first transistor selected, so applies to the drain-source voltage of the first transistor that these greater than the input current multiplied by the value of the resistor is.

Bevorzugt ist der Abgriffsknoten, der den Steuereingang des zweiten Transistors mit dem weiteren Anschluß des Widerstands verbindet, am Steuereingang eines Kaskode-Transistors angeschlossen, der zusammen mit einem dritten Transistor eine Kaskode-Schaltung bildet. Demnach werden sowohl der Kaskode- Transistor als auch der zweite Transistor an ihrem Steuereingang mit der Vorspannung angesteuert, die unter anderem von der Größe des Widerstands abhängig ist.Prefers is the tap node which is the control input of the second transistor with the further connection of the Resistor connects to the control input of a cascode transistor connected, which together with a third transistor, a cascode circuit forms. Accordingly, both the cascode transistor and the second transistor driven at its control input with the bias voltage under other of the size of the resistor dependent is.

Der dritte Transistor und der erste Transistor sind bevorzugt miteinander zur Bildung eines Stromspiegels verschaltet. Demnach ist der erste Transistor der eingangsseitige und der dritte Transistor der ausgangsseitige Stromspiegeltransistor.Of the the third transistor and the first transistor are preferably connected to each other interconnected to form a current mirror. Accordingly, the first one Transistor of the input side and the third transistor of the output side Current mirror transistor.

Dabei bildet der zweite Transistor bezüglich des ersten Transistors bevorzugt eine Kaskode-Stufe. Damit ist eine Stromspiegelanordnung mit Kaskode realisiert, da sowohl dem eingangsseitigen Stromspiegeltransistor, der der erste Transistor ist, eine Kaskode-Stufe zugeordnet ist, nämlich der zweite Transistor, und auch dem ausgangsseitigen Stromspiegeltransistor, nämlich dem dritten Transistor eine Kaskode-Stufe zugeordnet ist.there forms the second transistor with respect to the first transistor preferably a cascode stage. This is one Cascode current mirror arrangement, since both the input-side current mirror transistor, which is the first transistor associated with a cascode stage, namely the second transistor, and also the output side current mirror transistor, namely the third transistor is associated with a cascode stage.

Anstelle nur einer Stromauskopplung kann die Stromspiegelanordnung natürlich auch mehrere Stromauskopplungen besitzen. Demnach sind der dritte Transistor und der Kaskode-Transistor entsprechend mehrfach vorgesehen.Instead of Of course, only one current extraction, the current mirror assembly also have multiple power outcouplings. Accordingly, the third transistor and the cascode transistor provided in accordance with multiple.

Die beschriebene Stromspiegelanordnung mit Kaskode-Stufen zeichnet sich insbesondere durch die geringe, ein- und ausgangsseitig erforderliche Spannung aus.The described current mirror arrangement with cascode stages is characterized in particular by the low, on the input and output side required voltage.

Der Abgriffsknoten, über den der Steuereingang des zweiten Transistors mit dem weiteren Anschluß des Widerstands verbunden ist, ist bevorzugt an Steuereingängen eines ersten und eines zweiten Kaskode-Transistors angeschlossen. Der erste Kaskode-Transistor bildet dabei mit einem ersten Differenztransistor eine Kaskode-Stufe. Der zweite Kaskode-Transistor bildet mit einem zweiten Differenztransistor eine Kaskode-Stufe. Der erste und der zweite Differenztransistor sind miteinander zur Bildung einer Differenzverstärkeranordnung verschaltet. Demnach ist die vorgeschlagene Schaltungsanordnung zur Bereitstellung einer Vorspannung nicht nur mit Vorteil bei Stromspiegelanordnungen mit Kaskode-Stufe anwendbar, sondern ebenfalls mit Vorteil bei Differenzstufen anwendbar, die Kaskode-Stufen haben. Die Differenzstufe ist dabei mit Vorteil symmetrisch ausgelegt.Of the Tap node, over the control input of the second transistor to the other terminal of the resistor is preferably connected to control inputs of a first and a second cascode transistor connected. The first cascode transistor forms with a first differential transistor a cascode stage. The second cascode transistor forms with a second differential transistor a cascode level. The first and the second differential transistor are connected to each other Formation of a differential amplifier arrangement connected. Accordingly, the proposed circuit arrangement for Providing a bias voltage not only advantageous in current mirror arrangements applicable with cascode stage, but also with advantage in differential stages applicable, which have cascode stages. The difference level is included symmetrically designed with advantage.

Der erste und der zweite Differenzstufentransistor sind bevorzugt über einen Stromspiegel miteinander verbunden. Dieser Stromspiegel selbst ist mit Vorteil ebenfalls mit je einer Kaskode-Stufe aufgebaut. Die Kaskode-Stufen des Stromspiegels über der Differenzstufe sind mit Vorteil ebenfalls durch eine Vorspannung gemäß dem vorgeschlagenen Prinzip angesteuert.Of the first and second differential stage transistors are preferably via a Current mirror connected together. This current mirror itself is Advantageously also built with a cascode level. The Cascode stages of the current mirror are above the differential stage with advantage also by a bias according to the proposed principle driven.

Gemäß einer bevorzugten Weiterbildung der vorgeschlagenen Schaltungsanordnung zur Bereitstellung einer Vorspannung ist diese dadurch gekennzeichnet,

– daß der Stromspiegel einen ersten Stromspiegel-Transistor, dem ein erster Kaskode-Transistor, und einen zweiten Stromspiegel-Transistor, dem ein zweiter Kaskode-Transistor zugeordnet ist, umfaßt
– daß der erste Stromspiegel-Transistor einen Steuereingang und eine gesteuerte Strecke hat,
– daß der erste Kaskode-Transistor einen Steuereingang und eine gesteuerte Strecke hat, die zwischen den Steuereingang des ersten Stromspiegel-Transistors und einen Anschluß der gesteuerten Strecke des ersten Stromspiegel-Transistors geschaltet ist, und
– einen weiteren Widerstand, der mit einem Anschluß an den Steueranschluß des ersten Stromspiegel-Transistors und an einen Anschluß der gesteuerten Strecke des ersten Kaskode-Transistors angeschlossen ist und der mit einem weiteren Anschluß mit dem Steuereingang des ersten Kaskode-Transistors in einem Abgriffsknoten verbunden ist,
– derart, daß der weitere Widerstand mit den gesteuerten Strecken des ersten Stromspiegel-Transistors und des ersten Kaskode-Transistors einen gemeinsamen Strompfad bildet, über welchem eine weitere Vorspannung abgreifbar ist, die den Steueranschlüssen des ersten und des zweiten Kaskode-Transistors zugeführt wird.

According to a preferred development of the proposed circuit arrangement for providing a bias, this is characterized by

- That the current mirror comprises a first current mirror transistor, which is a first cascode transistor, and a second current mirror transistor, which is associated with a second cascode transistor
That the first current mirror transistor has a control input and a controlled path,
- That the first cascode transistor has a control input and a controlled path which is connected between the control input of the first current mirror transistor and a terminal of the controlled path of the first current mirror transistor, and
- Another resistor which is connected to a terminal to the control terminal of the first current mirror transistor and to a terminal of the controlled path of the first cascode transistor and which is connected to another terminal to the control input of the first cascode transistor in a tap node .
- Such that the further resistor forms a common current path with the controlled paths of the first current mirror transistor and the first cascode transistor, via which a further bias voltage can be tapped, which is supplied to the control terminals of the first and the second cascode transistor.

Der Widerstand bildet bevorzugt mit den gesteuerten Strecken des ersten und des zweiten Transistors eine Serienschaltung, die über je eine Stromquelle mit einem Bezugs- und einem Versorgungspotentialanschluß verbunden ist.Of the Resistance preferably forms with the controlled paths of the first and the second transistor, a series circuit, each having a Power source connected to a reference and a supply potential terminal is.

Weitere Einzelheiten und vorteilhafte Ausgestaltungen des vorgeschlagenen Prinzips sind Gegenstand der Unteransprüche.Further Details and advantageous embodiments of the proposed Principles are the subject of the dependent claims.

Die Erfindung wird nachfolgend an mehreren Ausführungsbeispielen anhand von Zeichnungen näher erläutert.The Invention will be described below in several embodiments with reference to Drawings closer explained.

Es zeigen:It demonstrate:

1 ein Ausführungsbeispiel einer Schaltungsanordnung zur Bereitstellung einer Vorspannung gemäß vorgeschlagenem Prinzip anhand eines Schaltplans, 1 An embodiment of a circuit arrangement for providing a bias according to the proposed principle using a circuit diagram,

2 ein Ausführungsbeispiel eines Stromspiegels mit der Vorspannungserzeugung gemäß dem vorgeschlagenen Prinzip, 2 an embodiment of a current mirror with the bias generation according to the proposed principle,

3 ein Ausführungsbeispiel eines Stromspiegels gemäß vorgeschlagenem Prinzip mit separatem Referenzstromzweig, 3 an embodiment of a current mirror according to the proposed principle with a separate reference current branch,

4 ein Ausführungsbeispiel einer Differenzstufe mit einer Vorspannungserzeugung gemäß dem vorgeschlagenen Prinzip, 4 An embodiment of a differential stage with a bias generation according to the proposed principle,

5 eine beispielhafte Weiterbildung der Differenzstufe von 4, 5 an exemplary development of the differential level of 4 .

6 ein Schaubild der Spannungsverstärkung aufgetragen über der Frequenz, welches die Vorteile der vorgeschlagenen Differenzstufe veranschaulicht, und 6 a graph of the voltage gain versus frequency, illustrating the advantages of the proposed differential stage, and

7 ein Ausgangskennlinienfeld eines MOS-Transistors. 7 an output characteristic field of a MOS transistor.

1 zeigt eine Schaltungsanordnung zur Bereitstellung einer Vorspannung, welche insbesondere zur Ansteuerung von Kaskode-Stufen in Stromspiegelanordnungen oder Differenzstufen geeignet ist. Es ist ein erster Transistor 1 vorgesehen, der als Steuereingang einen Gate-Anschluß und eine gesteuerte Strecke zwischen einem Drain-Anschluß und einem Source-Anschluß aufweist. Ein zweiter Transistor 2 hat als Steuereingang ebenfalls einen Gate-Anschluß und eine gesteuerte Strecke zwischen einem Drain-Anschluß und einem Source-Anschluß, wobei der Source-Anschluß des zweiten Transistors 2 mit dem Drain-Anschluß des ersten Transistors 1 und der Drain-Anschluß des zweiten Transistors 2 mit dem Gate-Anschluß des ersten Transistors 1 verbunden ist. Demnach ist die gesteuerte Strecke des zweiten Transistors 2 zwischen Gate und Drain des ersten Transistors 1 angeschlossen. Weiterhin ist ein Widerstand 5 vorgesehen, der mit einem Anschluß mit dem Drain-Anschluß des zweiten Transistors 2 und dem Gate-Anschluß des ersten Transistors 1 verbunden ist und der mit einem weiteren Anschluß mit einem Eingangsknoten 6 der Schaltung verbunden ist. Am Eingangsknoten 6 ist ein Eingangsstrom I_IN zuführbar, der von einer gegen Bezugspotential geschalteten Stromquelle geliefert wird. Der Eingangsanschluß 6 ist zusätzlich mit dem Gate-Anschluß des zweiten Transistors 2 verbunden. 1 shows a circuit arrangement for providing a bias voltage, which is particularly suitable for driving cascode stages in current mirror arrays or differential stages. It is a first transistor 1 is provided, which has as a control input a gate terminal and a controlled path between a drain terminal and a source terminal. A second transistor 2 also has a control input Gate terminal and a controlled path between a drain terminal and a source terminal, wherein the source terminal of the second transistor 2 to the drain terminal of the first transistor 1 and the drain terminal of the second transistor 2 to the gate terminal of the first transistor 1 connected is. Accordingly, the controlled path of the second transistor 2 between the gate and the drain of the first transistor 1 connected. Furthermore, there is a resistance 5 provided with a connection to the drain terminal of the second transistor 2 and the gate terminal of the first transistor 1 is connected and with another connection to an input node 6 the circuit is connected. At the entrance node 6 An input current I_IN can be supplied, which is supplied by a reference potential connected to the power source. The input connection 6 is in addition to the gate terminal of the second transistor 2 connected.

Der Widerstand 5 sowie die gesteuerten Strecken des zweiten Transistors 2 und des ersten Transistors 1 bilden gemeinsam eine Serienschaltung, die zwischen den Eingangsanschluß 6 und einen Bezugspotentialanschluß 7 geschaltet ist. Der durch die Serienschaltung gebildete Strompfad wird durchflossen von einem Strom I_in. Sowohl am Gate-Anschluß des ersten Transi stors 1 wie am Gate-Anschluß des zweiten Transistors 2 ist je ein Anschluß aus der Schaltungsanordnung herausgeführt.The resistance 5 and the controlled paths of the second transistor 2 and the first transistor 1 Together, they form a series connection between the input terminal 6 and a reference potential terminal 7 is switched. The current path formed by the series circuit is traversed by a current I_in. Both at the gate terminal of the first Transi stors 1 as at the gate terminal of the second transistor 2 is ever led out a connection from the circuit arrangement.

Das Vorspannungs-Potential für den zweiten Transistor 2 wird mit Hilfe des Widerstands 5 erzeugt, der einen Widerstandswert R hat und in Serie mit dem Eingangsstrompfad geschaltet ist. Um die Sättigungsbedingungen der Transistoren 1 und 2 zu erfüllen, die bereits oben erwähnt sind, sollte der Widerstand R bevorzugt in einem Werteintervall liegen, das die Einhaltung der Sättigungsbedingungen gestattet.The bias potential for the second transistor 2 will with the help of the resistance 5 which has a resistance R and is connected in series with the input current path. To the saturation conditions of the transistors 1 and 2 to satisfy, which are already mentioned above, the resistance R should preferably be in a value interval that allows compliance with the saturation conditions.

Aufgrund der gezeigten Verschaltung können Kaskode-Anordnungen aufgebaut werden, die eine sehr geringe Spannung an Ein- und Ausgängen benötigen und zudem in solchen Arbeitspunkten betrieben werden können, daß alle MOS-Transistoren über der Temperatur in guter Sättigung, d.h. im optimalen Stromquellenbetrieb arbeiten. Insbesondere kann die Schaltung bei Versorgungsspannungen eingesetzt werden, die deutlich unter 3 V liegen können.by virtue of the interconnection shown can Cascade arrangements are constructed which have a very low voltage at inputs and outputs need and can also be operated in such operating points that all MOS transistors on the Temperature in good saturation, i.e. working in optimal power source operation. In particular, can the circuit can be used at supply voltages that are significant may be below 3V.

2 zeigt anhand einer Weiterbildung der 1 eine Anwendung der Schaltungsanordnung zur Bereitstellung einer Vorspannung in einer Stromspiegelanordnung mit Kaskode-Stufe. Die Schaltung von 2 entspricht in der Verschaltung und vorteilhaften Wirkungsweise weitgehend der von 1 und soll insoweit an dieser Stelle nicht noch einmal beschrieben werden. Zusätzlich ist ein dritter Transistor 3 vorgesehen, dessen Steuereingang mit dem Steuereingang des ersten Transistors 1 verbunden ist. Außerdem ist dem dritten Transistor 3 eine Kaskode-Stufe mit einem Kaskode-Transistor 4 zugeordnet. Der Steuereingang des Kaskode-Transistors 4 ist mit dem Steuereingang des zweiten Transistors 2 verbunden. Der dritte Transistor 3 und der Kaskode-Transistor 4 sind bezüglich ihrer gesteuerten Strecken in einer Serienschaltung angeordnet, derart, daß der Source-Anschluß des Kaskode-Transistors 4 mit dem Drain-Anschluß des dritten Transistors 3 verbunden ist. Die Serienschaltung umfassend den Kaskode-Transistor 4 und den dritten Transistor 3 ist zwischen einen Ausgangsanschluß 8 und den Bezugspotentialanschluß 7 der Stromspiegelanordnung geschaltet. Zwischen dem Ausgangsanschluß 8 und dem Bezugspotentialanschluß 7 ist eine Spannungsquelle vorgesehen. Bei der Schaltung von 2 bildet der zweite Transistor 2 eine Kaskode-Stufe bezüglich des ersten Transistors 1. Der erste Transistor 1 ist der eigentliche Eingangs-transistor der Stromspiegelanordnung, während der dritte Transistor 3 den Ausgangstransistor der Stromspiegelanordnung bildet. Mit der über dem Widerstand 5 abfallenden Vorspannung werden die Steuereingänge der Kaskode-Transistoren 2 und 4 beaufschlagt. 2 shows by means of a further development of 1 an application of the circuit arrangement for providing a bias voltage in a current mirror arrangement with cascode stage. The circuit of 2 corresponds in the interconnection and advantageous mode of action largely the of 1 and should not be described again at this point. In addition, there is a third transistor 3 provided, whose control input to the control input of the first transistor 1 connected is. In addition, the third transistor 3 a cascode stage with a cascode transistor 4 assigned. The control input of the cascode transistor 4 is connected to the control input of the second transistor 2 connected. The third transistor 3 and the cascode transistor 4 are arranged with respect to their controlled paths in a series circuit, such that the source terminal of the cascode transistor 4 to the drain terminal of the third transistor 3 connected is. The series circuit comprising the cascode transistor 4 and the third transistor 3 is between an output terminal 8th and the reference potential terminal 7 the current mirror arrangement connected. Between the output terminal 8th and the reference potential terminal 7 a voltage source is provided. When switching from 2 forms the second transistor 2 a cascode stage with respect to the first transistor 1 , The first transistor 1 is the actual input transistor of the current mirror arrangement, while the third transistor 3 forms the output transistor of the current mirror assembly. With the over the resistance 5 declining bias voltage are the control inputs of the cascode transistors 2 and 4 applied.

Die Sättigungsbedingungen lassen sich hier besonders leicht dann einhalten, wenn die Kanallängen der Kaskode-Transistoren 2, 4 kleiner bis höchstens gleich den Kanallängen der Transistoren 1, 3 sind.The saturation conditions are particularly easy to comply with if the channel lengths of the cascode transistors 2 . 4 less than or equal to the channel lengths of the transistors 1 . 3 are.

Für die Stromspiegelanordnung von 2 sowie alle folgenden Ausführungsbeispiele gilt, daß die Stromspiegeltransistoren 1 und 3 so ausgelegt sind, daß sie in nahezu identischen Spannungsarbeitspunkten bezüglich Drain-Source-Spannung und Gate-Source-Spannung betrieben werden. Dadurch ist das Verhältnis von Ausgangsstrom am Ausgang 8 zu Eingangsstrom am Eingang 6 nur von den Geometriebedingungen, nämlich Kanallänge und Kanalweite, der Stromspiegeltransistoren 1 und 3 abhängig.For the current mirror arrangement of 2 as well as all subsequent embodiments, the current mirror transistors 1 and 3 are designed so that they are operated in almost identical voltage operating points with respect to drain-source voltage and gate-source voltage. This is the ratio of output current at the output 8th to input current at the input 6 only from the geometry conditions, namely channel length and channel width, of the current mirror transistors 1 and 3 dependent.

In den Ausführungsbeispielen von 1 und 2 sind die Drain-Source-Spannungen der Stromspiegeltransistoren 1 und 3 vorteilhafterweise zwar praktisch identisch, jedoch typisch immer deutlich kleiner als die Gate-Source-Spannungen der Stromspiegeltransistoren 1, 3.In the embodiments of 1 and 2 are the drain-source voltages of the current mirror transistors 1 and 3 Although practically identical, but typically always significantly smaller than the gate-source voltages of the current mirror transistors 1 . 3 ,

Die Stromspiegelanordnung ist für besonders geringe Versorgungsspannungen geeignet und weist über den technisch relevanten Temperaturbereich von –40° bis +140° ein sehr konstantes Übersetzungsverhältnis auf.The Current mirror arrangement is for particularly low supply voltages and has over the technically relevant temperature range from -40 ° to + 140 ° a very constant gear ratio on.

3 zeigt ebenfalls eine Stromspiegelanordnung wie in 2, jedoch wird die Vorspannung für die Kaskode-Stufen des Stromspiegels mit einem separaten Strompfad zur Erzeugung einer Vorspannung generiert, der in seinem Aufbau der Schaltung von 1 entspricht. 3 zeigt im einzelnen eine Stromspiegelanordnung mit einem Eingang 9 und einem Ausgang 8. Zwischen den Eingang 9 und Bezugspotentialanschluß 7 ist eine Serienschaltung umfassend einen Kaskode-Transistor 12 und einen Eingangsstromspiegeltransistor 11 geschaltet. Zwischen den Ausgangsanschluß 8 und den Bezugspotentialanschluß 7 ist ebenfalls eine Serienschaltung umfassend einen Kaskode-Transistor 4 und einen ausgangsseitigen Stromspiegeltransistor 3 geschaltet. Die Steueranschlüsse der Kaskode-Transistoren 12 und 4 sowie die Steueranschlüsse der Stromspiegeltransistoren 11, 3 sind jeweils miteinander unmittelbar verbunden. Der Steuereingang des eingangsseitigen Stromspiegeltransistors 11 ist mit dem Eingang 9 verbunden. An die Steuereingänge der Kaskode-Transistoren 4, 12 ist die Schaltung von 1 angeschlossen, welche die Serienschaltung aus dem Widerstand 5 sowie den Transistoren 1, 2 umfaßt. Demnach ist ein Anschluß 10, an dem über dem Widerstand 5 die Vorspannung bereitgestellt wird, mit den Steuereingängen der Transistoren 2, 4, 12 verbunden. 3 also shows a current mirror arrangement as in FIG 2 However, the bias is generated for the cascode stages of the current mirror with a separate current path for generating a bias, which in its construction of the circuit of 1 equivalent. 3 shows in detail a current mirror arrangement with an input 9 and an exit 8th , Between the entrance 9 and reference potential terminal 7 is a series circuit comprising a cascode transistor 12 and an input current mirror transistor 11 connected. Between the output terminal 8th and the reference potential terminal 7 is also a series circuit comprising a cascode transistor 4 and an output side current mirror transistor 3 connected. The control terminals of the cascode transistors 12 and 4 and the control terminals of the current mirror transistors 11 . 3 are each directly connected. The control input of the input-side current mirror transistor 11 is with the entrance 9 connected. To the control inputs of the cascode transistors 4 . 12 is the circuit of 1 connected, which is the series connection of the resistor 5 as well as the transistors 1 . 2 includes. Accordingly, there is a connection 10 at which above the resistance 5 the bias voltage is provided to the control inputs of the transistors 2 . 4 . 12 connected.

Für einige Anwendungen ist es vorteilhaft, die Vorspannungs-Potentiale für die Kaskode-Transistoren 4, 12 des Stromspiegels mit Hilfe des gesonderten Strompfades 1, 2, 5 zu erzeugen, wobei hier der vorteilhafte Temperaturgang des in 1 gezeigten Prinzips zur Erzeugung der Vorspannungs-Potentiale genutzt wird.For some applications, it is advantageous to have the bias potentials for the cascode transistors 4 . 12 the current mirror using the separate current path 1 . 2 . 5 to generate, in which case the advantageous temperature response of in 1 shown principle for generating the bias potentials is used.

4 zeigt die Anwendung des vorgeschlagenen Prinzips in einer Differenzstufe. Die Serienschaltung umfassend den Widerstand 5 sowie die gesteuerten Strecken des ersten Transistors 1 und des zweiten Transistors 2 ist hier floatend zwischen eine erste Stromquelle 13 und eine zweite Stromquelle 14 geschaltet, die jeweils an einem Bezugspotentialanschluß 7 angeschlossen sind. Der Aufbau des Strompfades 1, 2, 5 entspricht demjenigen von 1, d.h., daß der zweite Transistor 2 mit seiner gesteuerten Strecke zwischen Drain- und Gate-Anschluß des ersten Transistors 1 geschaltet ist. Außerdem ist der Steuereingang des zweiten Transistors 2 an dem von zweitem Transistor 2 abgewandten Anschluß des Widerstands 5 angeschlossen, welcher vorliegend mit Bezugszeichen 15 versehen ist. Weiterhin ist eine Differenzstufe mit zwei sourceseitig miteinander verbundenen Differenztransistoren 16, 17 vorgesehen, deren Source-Anschlüsse zusätzlich mit dem Source-Anschluß des ersten Transistors 1 und einem Anschluß der Stromquelle 14 verbunden sind. An die Steuereingänge der Differenztransistoren 16, 17 ist ein Differenzsignaleingang 18' angeschlossen, an dem eine Differenzspannung U_diff zuführbar ist. Den Differenztransistoren 16, 17 ist je ein Kaskode-Transistor 18, 19 zugeordnet, wobei die Kaskode-Transistoren 18, 19 jeweils mit ihren Source-Anschlüssen an den zugeordneten Differenztransistor 16, 17 drainseitig angeschlossen sind. Die Drain-Anschlüsse der Kaskode-Transistoren 18, 19 sind über einen Stromspiegel 20 miteinander gekoppelt. Am Drain-Anschluß des Kaskode-Transistors 18 ist außerdem der Ausgang der Differenzstufe gebildet, der mit Bezugszeichen 21 versehen und an dem ein sogenanntes Single-Ended-Ausgangssignal abgreifbar ist. Es ist eine Besonderheit der vorgeschlagenen Differenzstufe, daß die Steuereingänge der Kaskode-Stufen 18, 19 an den Ausgang 15 der Schaltungsanordnung zur Bereitstellung einer Vorspannung angeschlossen sind. 4 shows the application of the proposed principle in a differential stage. The series circuit comprising the resistor 5 and the controlled paths of the first transistor 1 and the second transistor 2 is here floating between a first power source 13 and a second power source 14 connected, each at a reference potential terminal 7 are connected. The structure of the current path 1 . 2 . 5 corresponds to that of 1 ie that the second transistor 2 with its controlled path between drain and gate of the first transistor 1 is switched. In addition, the control input of the second transistor 2 at the second transistor 2 opposite terminal of the resistor 5 connected, which in this case with reference numerals 15 is provided. Furthermore, a differential stage with two source side interconnected differential transistors 16 . 17 provided, the source terminals in addition to the source terminal of the first transistor 1 and a connection of the power source 14 are connected. To the control inputs of the differential transistors 16 . 17 is a differential signal input 18 ' connected to which a differential voltage U_diff can be fed. The differential transistors 16 . 17 is ever a cascode transistor 18 . 19 associated with the cascode transistors 18 . 19 each with their source terminals to the associated differential transistor 16 . 17 connected on the drain side. The drain terminals of the cascode transistors 18 . 19 are over a current mirror 20 coupled together. At the drain of the cascode transistor 18 In addition, the output of the differential stage is formed by the reference numeral 21 provided and on which a so-called single-ended output signal can be tapped. It is a peculiarity of the proposed differential stage that the control inputs of the cascode stages 18 . 19 to the exit 15 the circuit arrangement are connected to provide a bias voltage.

Im Referenzstrom I_ref ist zusätzlich ein Vorspannungs-Strom I_BIAS enthalten. Die dynamische Funktion der Differenzstufe ist durch den zusätzlichen Vorspannungsstrom prinzipiell nicht beeinflußt. Bei einer vorteilhafterweise symmetrisch ausgelegten Differenzstufe gilt bei einer Eingangsspannung U_DIFF am Signaleingang 18' von 0 V:
Die Teilströme I_l und I_r am Ausgang 21 sind identisch: I_1 = I_r I_ref = I_r + I_l + I_bias I_out = 0. The reference current I_ref additionally contains a bias current I_BIAS. The dynamic function of the differential stage is in principle not affected by the additional bias current. In an advantageously symmetrically designed differential stage applies at an input voltage U_DIFF at the signal input 18 ' from 0V:
The partial currents I_l and I_r at the output 21 are identical: I_1 = I_r I_ref = I_r + I_l + I_bias I_out = 0.

Da die Ströme im Ruhelagepunkt U_DIFF = 0 V durch die Konstruktion der Schaltungsanordnung immer in einem festen Verhältnis stehen, stehen auch die effektiven Gate-Spannungen der MOS-Transistoren 16, 17 der Differenzstufe sowie des ersten Transistors 1 in diesem ausgezeichneten Arbeitspunkt immer in einem fest definierten Verhältnis zueinander. Besonders einfache Verhältnisse bestehen dann, wenn wie in einer vorteilhaften Weiterbildung für die Ruhelage gilt, daß die Ströme durch die gesteuerten Strecken der Transistoren 1, 16, 17 gleich sind und außerdem die Transistoren 1, 16, 17 den gleichen Aufbau haben. In diesem Fall sind die effektiven Gate-Spannungen der drei Transistoren 1, 16, 17 identisch. Der Drain-Source-Spannungsabfall U_DS der Differenztransistoren 16, 17 entspricht dann im wesentlichen dem Spannungsabfall über den Widerstand 5: U_DS(16) = U_DS(17) = I_bias·R Since the currents are always in a fixed ratio at the rest position U_DIFF = 0 V by the construction of the circuit arrangement, so are the effective gate voltages of the MOS transistors 16 . 17 the differential stage and the first transistor 1 In this excellent working point always in a well-defined relationship to each other. Particularly simple conditions exist when, as in an advantageous development for the rest position, that the currents through the controlled paths of the transistors 1 . 16 . 17 are the same and also the transistors 1 . 16 . 17 have the same structure. In this case, the effective gate voltages of the three transistors 1 . 16 . 17 identical. The drain-source voltage drop U_DS of the differential transistors 16 . 17 then essentially corresponds to the voltage drop across the resistor 5 : U_DS (16) = U_DS (17) = I_bias · R

Der Spannungsabfall ist vorteilsweise mindestens so hoch auszulegen, daß auch bei Auslenkung einer aus der Ruhelage, also einer Differenzspannung am Signaleingang 18 ungleich 0 die Transistoren 16, 17 immer sicher in Sättigung arbeiten.The voltage drop is advantageously at least as high interpreted, that even when deflecting a from the rest position, ie a differential voltage at the signal input 18 unlike 0 the transistors 16 . 17 always sure to work in saturation.

5 zeigt eine Weiterbildung von 4, die dieser in ihrem Aufbau und der vorteilhaften Wirkungsweise weitgehend entspricht. Insoweit wird die Schaltung an dieser Stelle nicht noch einmal beschrieben. Abweichend von 4 ist bei 5 der Stromspiegel 20, der die Kaskode-Stufen 18, 19 der Differenztransistoren 16, 17 miteinander koppelt, ebenfalls mit einer Vorspannungserzeugung gemäß dem vorgeschlage nen Prinzip, wie in 2 gezeigt, ausgeführt. Außerdem ist in diesem Stromspiegel auch die Stromquelle 13 mit integriert, die ebenfalls mit der Vorspannungserzeugungsschaltung gemäß vorliegendem Prinzip angesteuert wird. Der Eingangszweig des Stromspiegels 20 umfaßt den eigentlichen Stromspiegeltransistor 23 sowie einen diesem zugeordneten Kaskode-Transistor 24, an die ein Widerstand 22 gemäß vorgeschlagenem Prinzip angeschlossen sind. Diese Serienschaltung 23, 24, 22 ist zwischen einen Versorgungspotentialanschluß 29 und den Kaskode-Transistor 19 geschaltet. Der Stromspiegeltransistor 23 bildet einerseits einen Stromspiegel mit einem Ausgangs-Transistor 25 und andererseits einen weiteren Stromspiegel mit einem weiteren Ausgangs-Transistor 27, wobei die Transistoren 23, 25, 27 mit ihren Steuereingängen miteinander unmittelbar verbunden sind. Jedem Ausgangstransistor 25, 27 ist je eine Kaskode-Transistorstufe 26, 28 zugeordnet, deren Steuereingänge mit dem Steuereingang des eingangsseitigen Kaskode-Transistors 24 und mit dem Transistor 24 abgewandten Anschluß des Widerstands 22 zur Zuführung der Vorspannung verbunden sind. Der Ausgangszweig mit den Transistoren 25, 26 ist zwischen den Versorgungspotentialanschluß 29 und den Ausgang 21 der Differenzstufe geschaltet. Der Ausgangszweig des Stromspiegels mit den Transistoren 27, 28 bildet die Stromquelle 13 von 4 und ist vorliegend zwischen den Versorgungspotentialanschluß 29 und den Vorspannungsknoten 15 für die Kaskode-Stufen 18, 19 der Differenztransistoren 16, 17 geschaltet. 5 shows a further education of 4 . this largely corresponds in its structure and the advantageous mode of action. In that regard, the circuit will not be described again at this point. Deviating from 4 is at 5 the current mirror 20 that the cascode stages 18 . 19 the differential transistors 16 . 17 coupled with each other, also with a Vorspannungserzeugung according to the proposed principle, as in 2 shown, executed. In addition, in this current mirror and the power source 13 integrated, which is also controlled by the bias voltage generation circuit according to the present principle. The input branch of the current mirror 20 includes the actual current mirror transistor 23 and a cascode transistor associated therewith 24 to which a resistance 22 are connected according to the proposed principle. This series connection 23 . 24 . 22 is between a supply potential terminal 29 and the cascode transistor 19 connected. The current mirror transistor 23 on the one hand forms a current mirror with an output transistor 25 and on the other hand another current mirror with another output transistor 27 , where the transistors 23 . 25 . 27 are directly connected to each other with their control inputs. Each output transistor 25 . 27 is ever a cascode transistor stage 26 . 28 whose control inputs to the control input of the input side cascode transistor 24 and with the transistor 24 opposite terminal of the resistor 22 are connected to supply the bias voltage. The output branch with the transistors 25 . 26 is between the supply potential terminal 29 and the exit 21 switched to the differential stage. The output branch of the current mirror with the transistors 27 . 28 forms the power source 13 from 4 and is present between the supply potential terminal 29 and the bias node 15 for the cascode stages 18 . 19 the differential transistors 16 . 17 connected.

Demnach umfaßt der Stromspiegel 20, welcher der Laststromspiegel der Differenzstufenanordnung ist, zwei Stromausgänge. Er ist vorliegend mit p-Kanal-Feldeffekttransistoren aufgebaut. Da der Ausgang der Differenzstufenschaltung nur von Kaskode-Transistoren gebildet wird, nämlich den Transistoren 18, 26 am Ausgang 21, ist der Ausgangsleitwert der Differenzstufe im Vergleich zu herkömmlichen Differenzstufenanordnungen ohne Kaskode-Transistoren mit Vorteil besonders niedrig. Zudem wird die erzielte hohe Verstärkung mit einer einstufi gen Verstärkeranordnung erreicht. Dadurch sind vorliegend im Vergleich mit einer zweistufigen Verstärkeranordnung hohe Verstärkungen ohne zusätzliche Kompensationsmaßnahmen mit sehr guten Schaltungseigenschaften erzielt.Accordingly, the current mirror comprises 20 , which is the load current mirror of the differential stage arrangement, two current outputs. In the present case, it is constructed with p-channel field-effect transistors. Since the output of the differential stage circuit is formed only by cascode transistors, namely the transistors 18 . 26 at the exit 21 , the output conductance of the differential stage with advantage compared to conventional differential stages arrangements without cascode transistors is particularly low. In addition, the achieved high gain is achieved with a einstufi conditions amplifier arrangement. As a result, in this case, in comparison with a two-stage amplifier arrangement, high gains are achieved without additional compensation measures with very good circuit properties.

Alternativ kann der Stromspiegel 20 auch als herkömmliche Kaskode-Stromspiegelanordnung ausgeführt sein.Alternatively, the current mirror 20 be designed as a conventional cascode current mirror assembly.

6 zeigt anhand eines Schaubildes ein Beispiel für einen Verlauf der Spannungsverstärkung Vu in dB aufgetragen über der Frequenz anhand von Simulationsergebnissen für eine Differenzstufenanordnung gemäß 5, deren Kennlinie mit A bezeichnet ist, und für eine Differenzstufe ohne eine Vorspannungserzeugung gemäß dem vorgeschlagenen Prinzip, deren Kennlinie mit B bezeichnet ist. Die Spannungsverstärkung Vu in dB berechnet sich dabei gemäß der Formel Vu = 20·lg(δU_out /δU_in). 6 shows a graph of an example of a waveform of the voltage gain Vu in dB plotted against the frequency based on simulation results for a differential stage arrangement according to 5 , whose characteristic curve is denoted by A, and for a differential stage without a bias generation according to the proposed principle whose characteristic curve is denoted by B. The voltage gain Vu in dB is calculated according to the formula Vu = 20 · lg (δU_out / δU_in).

Dabei repräsentieren U in und U_out die Eingangsspannung bzw. die Ausgangsspannung. Abgesehen von der Vorspannungserzeugung sind die Differenzstufen der Kennlinien A und B identisch ausgelegt und mit unbelastetem Ausgang betrieben. Im simulierten Beispiel ist bei der Schaltung mit der dem vorgeschlagenen Prinzip entsprechenden Vorspannungserzeugung für die Kaskode-Transistoren die DC-Spannungsverstärkung um 30 dB höher. Der hier nicht dargestellte Phasengang der beiden Differenzstufenanordnungen ist in beiden Fällen nahezu identisch, so daß sich durch die vorgeschlagene Vorspannungserzeugung bezüglich des Phasengangs von Differenzstufen jedenfalls keine Nachteile ergeben.there represent U in and U_out the input voltage or the output voltage. apart from the bias generation are the differential stages of the characteristics A and B designed identical and operated with unloaded output. In the simulated example is in the circuit with the proposed Principle corresponding bias generation for the cascode transistors the DC voltage gain 30 dB higher. The not shown here phase response of the two differential stages arrangements is in both cases almost identical, so that by the proposed bias generation with respect to the In any case, no phase losses of differential stages result in any disadvantages.

Zum besseren Verständnis des vorgeschlagenen Funktionsprinzips der Vorspannungserzeugung und der Wirkungsweise damit angesteuerter Transistoren zeigt 7 das Ausgangskennlinienfeld eines n-Kanal-MOS-Transistors in bekannter Weise, wobei einige ausgezeichnete Betriebspunkte oder Betriebsbe reiche entsprechend markiert sind, insbesondere der Sättigungsbereich.For a better understanding of the proposed operating principle of the bias voltage generation and the operation of so driven transistors shows 7 the output characteristic field of an n-channel MOS transistor in a known manner, with some excellent operating points or Betriebsbe rich are marked accordingly, in particular the saturation region.

Die vorgeschlagene Vorspannungserzeugungsschaltung sowie deren Anwendung in Stromspiegelanordnungen und Differenzstufenanordnungen sind alle bei sehr niedrigen Versorgungsspannungen betreibbar. Alle Schaltungen haben gemeinsam, daß sehr gute Schaltungseigenschaften im technisch relevanten Temperaturbereich von –40 bis +140° C erzielt werden.The proposed bias generation circuit and its application in current mirror arrays and differential stage arrangements are all operable at very low supply voltages. All circuits have in common that very much good circuit properties in the technically relevant temperature range from -40 up to + 140 ° C be achieved.

Allgemein gilt, daß alle gezeigten Ausführungsbeispiele auch in komplementärer Schaltungstechnik ausgeführt werden können. So sind z.B. MOS-Stromquellen sowohl mit n-Kanal-MOS-Transistoren als auch mit p-Kanal-MOS-Transistoren realisierbar. Auch die Höhe der Nullfeld-Einsatzspannung V_TH0 der MOS-Transistoren spielt für die Funktion der gezeigten Schaltungen keine grundsätzliche Rolle.In general, all embodiments shown can also be implemented in complementary circuit technology. For example, MOS current sources can be realized both with n-channel MOS transistors and with p-channel MOS transistors. The magnitude of the zero-field _{threshold voltage} V _{TH0 of} the MOS transistors also plays no fundamental role for the function of the circuits shown.

11: erster Transistorfirst transistor
22: zweiter Transistorsecond transistor
33: dritter Transistorthird transistor
44: Kaskode-TransistorCascode transistor
55: Widerstandresistance
66: Eingangentrance
77: BezugspotentialanschlußReference potential connection
88th: Ausgangoutput
99: Eingangentrance
1010: ReferenzspannungseingangReference voltage input
1111: StromspiegeltransistorCurrent mirror transistor
1212: Kaskode-TransistorCascode transistor
1313: Stromquellepower source
1414: Stromquellepower source
1515: Abgriffsknotentapping node
1616: Differenztransistordifferential transistor
1717: Differenztransistordifferential transistor
1818: Kaskode-TransistorCascode transistor
18'18 ': Eingangentrance
1919: Kaskode-TransistorCascode transistor
2020: Stromspiegelcurrent mirror
2121: Verstärkerausgangamplifier output
2222: Widerstandresistance
2323: StromspiegeltransistorCurrent mirror transistor
2424: Kaskode-TransistorCascode transistor
2525: StromspiegeltransistorCurrent mirror transistor
2626: Kaskode-TransistorCascode transistor
2727: StromquellentransistorCurrent source transistor
2828: Kaskode-TransistorCascode transistor
2929: VersorgungspotentialanschlußSupply potential connection
AA: Spannungsverstärkungvoltage gain
BB: Spannungsverstärkungvoltage gain

Claims

Circuit arrangement for providing a bias voltage, comprising - a first transistor ( 1 ) with a control input and with a controlled path, - a second transistor ( 2 ) with a control input and with a controlled path which is connected between the control input of the first transistor ( 1 ) and a connection of the controlled path of the first transistor ( 1 ), and - a resistor ( 5 ) connected to a terminal to the control terminal of the first transistor ( 1 ) and connected to a terminal of the controlled path of the second transistor ( 2 ) is connected and with another terminal to the control input of the second transistor ( 2 ) is connected in a tap node, - such that the resistor ( 5 ) with the controlled paths of the first and the second transistor ( 1 . 2 ) forms a common current path, over which the bias voltage can be tapped.

Circuit arrangement according to Claim 1, characterized in that at least one cascode transistor ( 4 ) having a control input which is connected to the tap node and which together with a third transistor ( 3 ) forms a cascode circuit.

Circuit arrangement according to Claim 2, characterized in that the third transistor ( 3 ) with the first transistor ( 1 ) is connected to form a current mirror.

Circuit arrangement according to Claim 3, characterized in that the second transistor ( 2 ) with respect to the first transistor ( 1 ) forms a cascode stage.

Circuit arrangement according to Claim 4, characterized in that the resistor ( 5 ) is dimensioned so that a bias voltage can be generated with which the cascode transistor ( 4 ) is operated in saturation.

Circuit arrangement according to one of Claims 2 to 5, characterized in that the resistor ( 5 ) is dimensioned so that a bias voltage can be generated with which the first transistor ( 1 ) and the third transistor ( 3 ) are operated in saturation.

Circuit arrangement according to Claim 1, characterized in that the tapping node ( 15 ) each at the control input of a first cascode transistor ( 18 ) and a second cascode transistor ( 19 ), each connected together with a first differential transistor ( 16 ) and with a second differential transistor ( 17 ) form a cascode circuit, wherein the first and the second differential transistor ( 16 . 17 ) with each other to form a differential amplifier arrangement ( 14 . 16 . 17 . 20 ) are interconnected.

Circuit arrangement according to Claim 7, characterized in that the first and the second differential transistor ( 16 . 17 ) via a current mirror { 20 ) are interconnected.

Circuit arrangement according to Claim 8, characterized in that - the current mirror ( 20 ) a first current mirror transistor ( 23 ), to which a first cascode transistor ( 24 ), and a second current mirror transistor ( 25 ), to which a second cascode transistor ( 26 ), comprising - that the first current mirror transistor ( 23 ) has a control input and a controlled path, that the first cascode transistor ( 24 ) has a control input and a controlled path connected between the control input of the first current mirror transistor ( 23 ) and a connection of the controlled path of the first current mirror transistor ( 23 ), and - that another resistance ( 22 ) provided with a connection to the control terminal of the first current mirror transistor ( 23 ) and to a terminal of the controlled path of the first cascode transistor ( 24 ) is connected and connected to another with the control input of the first cascode transistor ( 24 ) is connected in a tap node, - such that the further resistance ( 22 ) with the controlled paths of the first current mirror transistor ( 23 ) and the first cascode transistor ( 24 ) forms a common current path, over which a further bias voltage can be tapped off, the control terminals of the first and the second cascode transistor ( 24 . 26 ) of the current mirror ( 20 ) can be fed.

Circuit arrangement according to one of Claims 1 to 9, characterized in that the resistor ( 5 ) with the controlled paths of the first and the second transistor ( 1 . 2 ) forms a series circuit, each having a power source ( 13 . 14 ) with a reference and a supply potential connection ( 7 . 29 ) connected is.