DE1034217B

DE1034217B - Frequency divider circuit

Info

Publication number: DE1034217B
Application number: DEW17212A
Authority: DE
Inventors: Herbert Anton Schneider
Original assignee: Western Electric Co Inc
Current assignee: AT&T Corp
Priority date: 1954-09-17
Filing date: 1955-07-30
Publication date: 1958-07-17
Also published as: NL199065A; GB785568A

Description

DEUTSCHESGERMAN

Die Erfindung betrifft Schaltungen zur Frequenzteilung einer Uhrzeitfrequenz und zur Ableitung von Impulsfolgen aus dieser.The invention relates to circuits for frequency division of a clock frequency and for deriving from Pulse sequences from this.

In elektronischen Rechnern und ähnlichen elektrischen Informationssystemen ist oftmals eine Quelle für eine Grund- oder Uhrzeitfrequenz vorgesehen; diese Uhrzeitfrequenz dient dazu, die Zeitintervalle der Informationsziffern zu definieren und die verschiedenen Operationen des Systems zu synchronisieren. Zusätzlich ist es jedoch notwendig, eine Anzahl von Steuersignalen vorzusehen. Bei Serienziffernrechnern werden sich wiederholende Operationen oftmals bei einem Teiler des Grunduhrzeitsignals bzw. der Uhrzeitfrequenz durchgeführt. Die Einleitung und die Synchronisierung verschiedener Operationen hängt demgemäß vom Vorhandensein dieser Einzelimpulse ab, die in vorbestimmten Intervallen periodisch erscheinen. Diese Intervalle können etwa jede zehnte, hundertste, tausendste oder sogar millionste Periode der Uhrzeitfrequenz einmal auftreten. Die Erzeugung der periodisch mit einer Frequenz, die einem Teiler der Uhrzeitfrequenz entspricht, auftretenden Impulse geschieht durch Frequenzteilung.There is often a source in electronic computers and similar electrical information systems intended for a base or time frequency; this time frequency is used to set the time intervals to define the information digits and to synchronize the various operations of the system. In addition, however, it is necessary to provide a number of control signals. With serial numeric calculators repetitive operations are often used when dividing the basic time signal or the clock frequency. The initiation and synchronization of various operations hangs accordingly from the presence of these individual pulses, which appear periodically at predetermined intervals. These intervals can be roughly every tenth, hundredth, thousandth, or even millionth period the clock frequency occur once. The generation of the periodic with a frequency that is a divider corresponds to the time of day frequency, occurring impulses are done by frequency division.

Es ist bereits bekannt, binäre bzw. aus selbstschwingenden Kippstufen gebildete Frequenzteiler in Parallelanordnung oder in Kaskade zu koppeln. Wenn jedoch solche bekannten Schaltungen verwendet werden, um verhältnismäßig hohe Teilerverhältnisse zu erzielen, so erfordern sie erhebliche Stufenzahlen, und ihr Aufbau gestaltet sich sehr verwickelt.It is already known to use binary frequency dividers or frequency dividers formed from self-oscillating multivibrators in Parallel arrangement or to be coupled in cascade. However, if such known circuits are used, in order to achieve relatively high division ratios, they require a considerable number of stages, and their structure is very complex.

Die Erfindung will demgegenüber verbesserte' Frequenzteilerschaltungen verfügbar machen und insbesondere eine Vereinfachung der Frequenzteilerschaltungen für hohe Teilerverhältnisse ermöglichen.In contrast, the invention aims to make available and in particular improved frequency divider circuits enable a simplification of the frequency divider circuits for high divider ratios.

Die Erfindung geht von einer Frequenzteiler-Schaltung aus, welche einerseits Mittel zur Übertragung eines Einzelimpulses in Intervallen von η Perioden einer Uhrzeitfrequenz und andererseits einen Addierkreis umfaßt. Diese Schaltung ist gemäß der Erfindung dadurch gekennzeichnet, daß durch eine erste Frequenzteilerstufe die bei jeweils η Perioden der Uhrzeitfrequenz erscheinenden Einzelimpulse einer zweiten Frequenzteilerstufe mit dem Addierkreis zugeführt werden, daß der Ausgang des Addierkreises über ein Laufzeitmittel mit einer Laufzeit n/k Periöden zum Eingang des Addierkreises addiert wird, wobei k irgendeine positive Zahl ist, und daß Durchlaßmittel vorgesehen sind, welche einen Ausgangsimpuls nur bei Auftreten eines Impulses von der ersten Frequenzteilerstufe und eines Impulses vom Addierkreis nach Ansammlung von n/k Impulsen im Laufzeitmittel übertragen.The invention is based on a frequency divider circuit which, on the one hand, comprises means for transmitting a single pulse at intervals of η periods of a time frequency and, on the other hand, comprises an adding circuit. According to the invention, this circuit is characterized in that, through a first frequency divider stage, the individual pulses appearing at η periods of the clock frequency are fed to a second frequency divider stage with the adding circuit, so that the output of the adding circuit is sent to the input of the adding circuit via a transit time means with a transit time n / k periods Adding circuit is added, where k is any positive number, and that passage means are provided which transmit an output pulse only when a pulse occurs from the first frequency divider stage and a pulse from the adding circuit after accumulation of n / k pulses in the transit time average.

Bei einer speziellen Ausführung enthält die erste Stufe einen Laufzeitspeicher, in dem ein einzelner FrequenzteilerschaltungIn a special embodiment, the first stage contains a run-time memory in which a single Frequency divider circuit

Anmelder:Applicant:

Western Electric Company, Incorporated, New York, N. Y. (V. St. A.)Western Electric Company, Incorporated, New York, N.Y. (V. St. A.)

Vertreter: Dr. Dr. R. Herbst, Rechtsanwalt,
Fürth (Bay.), Breitscheidstr. 7 Representative: Dr. Dr. R. Herbst, lawyer,
Fürth (Bay.), Breitscheidstr. 7th

Beanspruchte Priorität:
V. St. v. Amerika vom 17. September 1954Claimed priority:
V. St. v. America September 17, 1954

Herbert Anton Schneider, Coytesville, N. J. (V. St. A.), ist als Erfinder genannt wordenHerbert Anton Schneider, Coytesville, N. J. (V. St. A.), has been named as the inventor

Impuls gespeichert und in Umlauf gesetzt wird; der Impuls erscheint dann am Ausgang bei jeder «-ten Ziffer oder Periode der Uhrzeitfrequenz. Die Frequenzteilung der ersten Stufe beträgt demgemäß l/n der Uhrzeitfrequenz. Die zweite Stufe besteht aus einem binären Halb-Addierglied mit einem Laufzeitglied, das eine Ansammlung von η Ziffern der Uhrzeitfrequenz ermöglicht, ferner aus einem Durchlaßkreis. Die durch die erste Stufe übertragene Einzelziffer wird durch die zweite Stufe gezählt, bis das Laufzeitglied des Halb-Addiergliedes voll aufgefüllt ist, woraufhin der Durchlaßkreis in Aktion tritt und ein Einzelimpuls an den Ausgangsleiter angelegt wird. Die Frequenzteilung der zweiten Stufe beträgt 1/2" der Uhrzeitfrequenz, somit ist die Gesamtfrequenzteilung i/n ■ 2ⁿ der Uhrzeitfrequenz.Pulse is stored and put into circulation; the pulse then appears at the output with every «th digit or period of the time frequency. The frequency division of the first stage is accordingly l / n of the clock frequency. The second stage consists of a binary half-adder with a delay element, which enables an accumulation of η digits of the time frequency, and also of a pass-through circuit. The single digit transmitted by the first stage is counted by the second stage until the delay element of the half-adder is completely filled, whereupon the pass-through circuit comes into action and a single pulse is applied to the output conductor. The frequency division of the second stage is 1/2 "of the time frequency, so the total frequency division is i / n ■ 2 ^{n of} the time frequency.

Im allgemeinen werden bei derartigen Rechnern η Ziffern das Wort oder die Informationseinheit definieren. Demgemäß kann man sagen, daß die erste Stufe der Frequenzteilung die Uhrzeitfrequenz bis zur Wortfrequenz teilt und die zweite Stufe der Frequenzteilung einen Ausgangssteuerimpuls mit irgendeinem Teiler der Wortfrequenz liefert. In general, η digits will define the word or the information unit in such computers. Accordingly, it can be said that the first stage of the frequency division divides the clock frequency up to the word frequency and the second stage of the frequency division supplies an output control pulse with some divisor of the word frequency.

Die Teilung der ersten Stufe kann vorteilhafterweise durch eine Anzahl von Speicherkreisen mit Laufzeitgliedern durchgeführt werden, wobei die verschiedenen Laufzeitglieder verschiedene Laufzeiten ergeben. Die Zahlen der Ziffernlaufzeiten der verschiedenen Glieder sollen ineinander nicht teilbare Zahlen oder Produkte solcher Zahlen sein. Die Ausgänge der verschiedenenThe division of the first stage can advantageously be carried out by a number of storage circuits with delay elements, the different delay elements resulting in different delay times. The numbers of the digit running times of the various members should be numbers that cannot be divided into one another or products of such numbers . The outputs of the various

809 577/157809 577/157

Einzelkreise werden an einen logischen Und-Durchlaßkreis angelegt, so daß zur zweiten Frequenzteilungsstufe ein Impuls nur bei Auftreten von Ausgängen an allen Einzelkreisen der ersten Stufe übertragen wird.Individual circuits are applied to a logical AND-pass circuit, so that the second frequency division stage a pulse is only transmitted when outputs occur on all individual circuits of the first level will.

Wenn es erwünscht ist, die erste Stufe der Frequenzteilung durch einen Impulszug mit Uhrzeitfrequenz und nicht durch einen einzelnen Anfangsimpuls anzustoßen, kann die erste Stufe der Frequenz fortlaufender Uhrzeitimpulszug an den anderen Leiter des Verbotskreises angelegt wird.If desired, the first stage of frequency division by a pulse train with a clock frequency and not triggering with a single initial pulse, the first stage of the frequency can continuous clock pulse train is applied to the other conductor of the prohibition circuit.

Ein weiteres Merkmal gewisser Ausführungen der Erfindung besteht darin, daß die zweite Stufe der Frequenzteilung durch Anlegen einer bestimmten Zahl von Impulsen so voreingestellt wird, daß die entstehende Frequenzteilung von der angelegten Impulszahl abhängt.Another feature of certain embodiments of the invention is that the second stage of Frequency division is preset by applying a certain number of pulses so that the resulting Frequency division depends on the number of pulses applied.

Ein weiteres Merkmal gewisser Ausführungen derAnother feature of certain versions of the

ihrer Merkmale läßt sich an Hand der ins einzelne gehenden Erläuterung und der Zeichnungen erzielen, Erklärung der Zeichnungen:their characteristics can be obtained from the detailed explanation and the drawings, Explanation of the drawings:

Fig. 1 ist ein vereinfachtes Blockschema eines speziellen Ausführungsbeispiels eines erfindungsgemäßen zweistufigen Frequenzteilers;Fig. 1 is a simplified block diagram of a particular embodiment of one according to the invention two-stage frequency divider;

Fig. 2 ist ein mehr ins einzelne gehendes Blockschema der Ausführung von Fig. 1;Figure 2 is a more detailed block diagram of the embodiment of Figure 1;

Fig. 3 ist ein Impuls-Zeitplan, der das Auftreten der Impulse an verschiedenen Punkten in der Ausführung der Fig. 2 veranschaulicht;Figure 3 is a pulse schedule showing the occurrence of the pulses at various points in the execution Fig. 2 illustrates;

Fig. 4A ist ein Blockschema der Ausführung der Fig. 2, dahingehend abgeändert, daß auch die VerFig. 4A is a block diagram of the embodiment of Fig. 2 modified to include the Ver

teilung vorteilhafterweise durch eine Anzahl von io Erfindung besteht darin, daß in die neuartige Kombi-Laufzeitgliedern gebildet werden, die zwischen dem nation Gedächtnis- und Durchlaßkreise so eingefügt Ausgang und einem Eingang eines Verbotskreises sind, daß der Einzelausgang der zweiten Stufe der liegen, wobei der Uhrzeitimpulszug an den anderen Frequenzteilung bei jeder Ziffer in genau einer halben Eingang des Verbotskreises angelegt wird. Periode zwischen aufeinanderfolgenden Ausgängendivision advantageously by a number of io invention consists in that in the new combination delay elements thus inserted between the nation's memory and passageway circuits Output and an input of a prohibition circuit are that the individual output of the second stage of the lie, with the clock pulse train at the other frequency division for each digit in exactly half Entrance of the prohibition circle is created. Period between successive outputs

Zusätzlich kann die zweite Stufe der Frequenz- 15 der zweiten Stufe wiederholt wird.In addition, the second stage of the frequency 15 of the second stage can be repeated.

teilung eine Schaltung zur Wiederholung des Einzel- Ein vollständiges Verständnis der Erfindung unddivision a circuit for repeating the individual A complete understanding of the invention and

ausgangsimpulses genau in der Hälfte zwischen den Ausgangsimpulsen enthalten, wenn es erwünscht ist, eine sinusförmige oder andere periodische Schwingung mit der niedrigeren Frequenz zu erhalten.output pulse contained exactly halfway between the output pulses, if required, to get a sinusoidal or other periodic oscillation with the lower frequency.

In einem erfindungsgemäßen Frequenzteiler kann
auch eine Zahl so voreingestellt sein, daß die durch
die zweite Stufe erreichte Frequenzteilung 1/(2"-voreingestellte Zahl) der Wortfrequenz beträgt. Da die
voreingestellte Zahl jede Zahl von 0 bis 2" sein kann, 25
ist man in der Lage, mit der zweiten Stufe der
Frequenzteilung jede gewünschte Teilung der Wortfrequenz zu erreichen. Da die Eingangsimpulse der
zweiten Stufe der Frequenzteilung nicht in allen
Fällen die Wortfrequenz oder die Wortwiederholungs- 30 stärker und die eigenen Laufzeiten derselben berückgeschwindigkeit zu definieren brauchen, kann man fest- sichtigt sind;In a frequency divider according to the invention can
a number can also be preset so that the
the second stage achieved frequency division is 1 / (2 "preset number) of the word frequency
preset number can be any number from 0 to 2 ", 25
one is able to start with the second stage of the
Frequency division to achieve any desired division of the word frequency. Since the input pulses of the
second stage of frequency division not in all
In cases where the word frequency or the word repetition need to be defined more strongly and one's own running times of the same consideration speed, one can be firmly established;

stellen, daß durch Voreinstellen einer Zahl in einer Fig. 4 B ist ein schematisches Schaltbild der Aus-represent that by presetting a number in a Fig. 4 B is a schematic circuit diagram of the

erfindungsgemäßen Frequenzteilerschaltung jede Fre- führung der Fig. 4A;Frequency divider circuit according to the invention, each lead in FIG. 4A;

quenzteilung der Eingangsimpulse erreicht werden Fig. 5 ist ein Blockschema eines anderen speziellenfrequency division of the input pulses can be achieved Fig. 5 is a block diagram of another particular one

kann, vorausgesetzt, daß die Frequenz der Eingangs- 35 Ausführungsbeispiels eines erfindungsgemäßen Freimpulse kleiner als die Uhrzeitfrequenz ist, welche die quenzteilers, und zwar seiner ersten Stufe; Ziffernintervalle der Schaltung definiert.can, provided that the frequency of the input 35 Embodiment of a free pulse according to the invention is less than the time frequency, which the quenzteilers, namely its first stage; Number intervals of the circuit defined.

Es ist ein Merkmal der Erfindung, daß der Frequenzteiler einen Addierkreis enthält, an den ein Einzelimpuls wiederholt angelegt wird. Der Addierkreis zählt die Impulse bis zur Aufnahmefähigkeit einer Ansammeleinrichtung mit Laufzeitglied. Wenn die Ansammeleinrichtung mit Laufzeitglied aufgefüllt ist, erhält man einen Ausgangsimpuls an einem Durchlaßkreis. It is a feature of the invention that the frequency divider includes an adding circuit to which a Single pulse is applied repeatedly. The adding circuit counts the impulses up to the absorption capacity an accumulation device with a delay element. When the accumulation device is filled with the term element is, an output pulse is obtained at a pass circuit.

Ein weiteres Merkmal der Erfindung besteht darin, daß der Frequenzteiler eine erste und eine zweite Stufe umfaßt, wobei die erste Stufe unter dem Einfluß eines einzelnen Anfangsimpulses alle η ZiffernA further feature of the invention is that the frequency divider comprises a first and a second stage, the first stage under the influence of a single initial pulse every η digits

einmal einen Ausgangsimpuls überträgt und die zweite 5° quenzteilers, und zwar seiner ersten Stufe. Stufe einen Addierkreis, eine Ansammeleinrichtung Es wird nun auf die Zeichnungen im einzelnen ein-once transmits an output pulse and the second 5 ° quenzteilers, namely its first stage. Stage an adding circuit, an accumulation device.

mit einer Speicherung von m Ziffern und einen Durch- gegangen. Das in Fig. 1 dargestellte Ausführungslaßkreis enthält. Hierbei stehen η und m durch eine beispiel der Erfindung ergibt eine Frequenzteilung Konstante k in Beziehung zueinander, die irgendeine von im wesentlichen l/n · 2", wobei η irgendeine positive ganze Zahl sein kann. Der Ausgang des 55 Ziffer ist. Von einem Einzelimpulsgenerator 10 wird Durchlaßkreises ist ein Impulszug mit einer Frequenz ein einzelner Impuls an einen Laufzeitglied-Speichervon im wesentlichen \jn · 2^m der Uhrzeitfrequenz, frequenzteiler 11 angelegt, der einen wiederkehrenden wobei η = km ist. Ausgangsimpuls bei jeweils η Ziffern liefert. Dieserwith a storage of m digits and one through. The execution circuit shown in Fig. 1 contains. Here, η and m are related by an example of the invention, a frequency division constant k which is any one of essentially l / n * 2 ", where η can be any positive integer. The output of the 55 is digit. From a single pulse generator 10 is a pass circuit, a pulse train with a frequency of a single pulse is applied to a delay element memory of essentially \ jn · 2 ^{m of} the time frequency, frequency divider 11, which supplies a recurring where η = km . Output pulse at each η digits

Ein weiteres Merkmal der Erfindung besteht darin, Ausgang wird einer zweiten Frequenzteilungsstufe daß die erste Stufe der Frequenzteilung aus einer 60 zugeführt, die einen Addierkreis 12 enthält, welcher Vielzahl von Laufzeitspeichern besteht, wobei jeder ein Voll- oder ein Halb-Addierkreis sein kann. Der Speicher eine andere Laufzeit hat und die Laufzeiten Ausgang des Addierkreises ist über ein n-Ziffernder verschiedenen Speicher dadurch zueinander in Laufzeitglied 13 zum Eingang des Addierkreises zuBeziehung stehen, daß sie nicht ineinander teilbar sind. rückgeführt. Wenn das w-Ziffern-Laufzeitglied 13 ge-Ein anderes Merkmal der Erfindung besteht darin, 65 füllt ist, d. h. wenn so viele Ziffern addiert sind, daß daß die erste Stufe der Frequenzteilung aus einer der Ausgang .des Addierkreises eine Folge von η Im-Vielzahl von Laufzeitgliedern besteht, die jeweils pulsen darstellt, tritt ein Durchlaßkreis 14 in Tätigeine andere Zahl von Laufzeitziffern von 1 bis η—1 keit, und es erscheint ein Ausgangsimpuls an einem aufweisen und die zwischen dem Ausgangs- und einem Ausgangsleiter 16. Der Addierkreis wird ferner bei Eingangsleiter eines Verbotskreises liegen, wobei ein 70 Empfang eines Impulses von dem Frequenzteiler,!!,Another feature of the invention is that the output is fed to a second frequency division stage that the first stage of frequency division from a 60 which contains an adder circuit 12 which consists of a plurality of delay memories, each of which can be a full or a half adder circuit. The memory has a different running time and the running times output of the adding circuit is related to one another in delay element 13 to the input of the adding circuit via an n-digit of the various memories, in that they are not divisible into one another. returned. If the w-digit delay element 13 is another feature of the invention, 65 is filled, that is, if so many digits are added that the first stage of the frequency division from one of the output of the adder circuit is a sequence of η Im- There is a plurality of delay elements, each representing a pulse, a pass circuit 14 comes into action, a different number of delay digits from 1 to η -1 speed, and an output pulse appears at one and which is between the output and an output conductor 16. The adder circuit is furthermore lie at the input conductor of a prohibition circuit, whereby a reception of a pulse from the frequency divider, !!,

Fig. 6 ist ein Blockschema eines anderen speziellen Ausführungsbeispiels der Erfindung, bei dem die zweite Stufe der Frequenzteilung voreingestellt ist;Figure 6 is a block diagram of another particular embodiment of the invention in which the second stage of frequency division is preset;

Fig. 7 ist ein Blockschema eines weiteren speziellen Ausführungsbeispiels der Erfindung, bei dem der Ausgang kein Einzelimpuls, sondern ein Impulszug ist, der während einer halben Periode der Ausgangsfrequenz der zweiten Stufe erscheint; Fig. 7 is a block diagram of another specific embodiment of the invention in which the output is not a single pulse, but a train of pulses appearing during half a period of the output frequency of the second stage;

Fig. 8 ist ein Impuls-Zeitplan, der das Auftreten der Impulse an verschiedenen Punkten der Ausführung nach Fig. 7 zeigt;Figure 8 is a pulse timing diagram showing the occurrence of the pulses at various points in execution after Fig. 7 shows;

Fig. 9 ist ein Blockschema eines weiteren speziellen Ausführungsbeispiels eines erfindungsgemäßen Fre-Fig. 9 is a block diagram of another specific embodiment of a fre-

der ersten Stufe zurückgestellt, so daß er die nächste Periode der Frequenzteilung beginnt.of the first stage so that it begins the next period of frequency division.

Demgemäß ist bei der allgemeinen Kombination dieser speziellen Ausführung der Erfindung eine erste Frequenzteilungsstufe vorgesehen, die man durch Verwendung eines Laufzeitglied-Speicherkreises erhält, sowie eine zweite Frequenzteilungsstufe, die man durch Verwendung einer Schaltung zur Ansammlung der Impulse der ersten Stufe erhält. Fig. 2 zeigt in P'orm eines Blockschemas eine spezielle Ausführung des Ausführungsbeispiels der Fig. 1. Diese Ausführung wird verständlich, wenn man ihre Arbeitsweise in Zusammenhang mit dem Impuls-Zeitplan der Fig. 3 betrachtet. Bei dieser Ausführung ist angenommen, daß μ = 4 und die gewünschte Frequenzteilung 1/4 · 2⁴ oder 1/64 der Uhrzeitfrequenz ist, die in der Größenordnung von 3 MHz liegen kann.Accordingly, in the general combination of this particular embodiment of the invention, there is provided a first frequency division stage obtained by using a delay element memory circuit and a second frequency division stage obtained by using a circuit to accumulate the pulses of the first stage. FIG. 2 shows, in the form of a block diagram, a specific embodiment of the embodiment of FIG. 1. This embodiment can be understood if its operation is considered in connection with the pulse time schedule of FIG. In this embodiment it is assumed that μ = 4 and the desired frequency division is 1/4 · 2 ⁴ or 1/64 of the clock frequency, which can be of the order of 3 MHz.

In Fig. 3 sind die Impulse aufgezeichnet, die an verschiedenen Punkten der Schaltung der Fig. 2 während des Betriebes auftreten. Die Punkte sind mit a, b, c, d, e, f, g, h, k und / bezeichnet, sie werden bei der Beschreibung der Schaltung näher erläutert. Die Grund- oder Uhrzeitfrequenz ist in Fig. 3 ebenfalls gezeichnet, obwohl sie in Fig. 2 nicht ausdrücklich erscheint. Jedoch werden selbstverständlich die Uhrzeitsignale an verschiedene Teile in der Schaltung, z. B. an die Verstärker, angelegt, wie man klarer im Schaltschema der Fig. 4 sieht. Die Impulse erscheinen während der positiven Periode der Uhrzeitfrequenz und synchron mit ihr. Die Uhrzeitfrequenz definiert somit die Ziffernintervalle der Schaltung.FIG. 3 shows the pulses which occur at various points in the circuit of FIG. 2 during operation. The points are labeled a, b, c, d, e, f, g, h, k and /; they are explained in more detail in the description of the circuit. The basic or clock frequency is also shown in FIG. 3, although it does not appear expressly in FIG. However, of course, the clock signals are sent to various parts in the circuit, e.g. B. to the amplifier, as can be seen more clearly in the circuit diagram of FIG. The pulses appear during the positive period of the clock frequency and in sync with it. The time frequency thus defines the digit intervals of the circuit.

Der Anfangsimpuls des Einzelimpulsgenerators 10 wird an den Frequenzteiler 11 der ersten Stufe angelegt. Der Anfangsimpuls erscheint am Punkt a, und der Ausgang des Frequenzteilers 11 der ersten Stufe, der am Punkt b auftritt, ist ein Impulszug, wobei bei jeweils vier Perioden der Uhrzeitfrequenz ein Impuls erscheint, da bei dieser Ausführung angenommen wurde, daß η — 4 ist. Der Impulszug b geht über einen Oder-Kreis 18 zu einem Halb-Addierkreis 19. Ein Halb-Addierkreis ist ein in der Technik bekannter Kreis, der einen Ausgang an einem ersten Leiter ergibt, wenn einer von zwei Eingängen, jedoch nicht beide Eingänge vorhanden sind, ferner einen Ausgang an einem zweiten Leiter, wenn beide Eingänge vorhanden sind. Der erste dieser Ausgänge, der gewöhnlich als Summenausgang bezeichnet wird, erscheint am Punkt c, während der zweite, der gewöhnlich als Weiterführungsausgang bezeichnet wird, am Punkt e erscheint. Der Summenausgang bei c ergibt Impulszüge, welche aufeinanderfolgende binäre Ziffern von 1 bis 2" darstellen, die bei dieser Ausführung von 1 bis 16 gehen. Um das Verständnis des Zeitplans der Fig. 3 zu erleichtern, ist das dezimale Äquivalent jeder binären Ziffer über den Impulsen bei c angeschrieben. Diese Impulse erscheinen in den vier Ziffernzeitspalten oder Intervallen, die durch die Uhrzeitfrequenz definiert sind. Für größere Werte von η sind selbstverständlich mehr Zeitspalten vorhanden, die zwischen aufeinanderfolgenden Impulsen am Punkt b definiert sind, und die Ausgänge am Punkt c umfassen binäre Zahlen mit einer größeren Anzahl von Ziffern.The initial pulse of the single pulse generator 10 is applied to the frequency divider 11 of the first stage. The initial pulse appears at point a, and the output of the frequency divider 11 of the first stage, which occurs at point b , is a pulse train, with a pulse appearing every four periods of the clock frequency, since in this embodiment it was assumed that η - 4 . The pulse train b goes through an OR circuit 18 to a half-adder 19. A half-adder is a circuit known in the art that provides an output on a first conductor when one of two inputs but not both inputs are present , and an output on a second conductor if both inputs are present. The first of these outputs, commonly referred to as the sum output, appears at point c, while the second, commonly referred to as the continuation output, appears at point e . The sum output at c gives pulse trains representing successive binary digits from 1 to 2 "which in this embodiment range from 1 to 16. To facilitate understanding of the timing diagram of Figure 3, the decimal equivalent of each binary digit is above the pulses at c . These pulses appear in the four digit time columns or intervals that are defined by the time frequency. For larger values of η there are of course more time columns, which are defined between successive pulses at point b , and the outputs at point c include binary ones Numbers with a larger number of digits.

Die am Punkt c erscheinenden Impulse gehen durch ein Laufzeitglied 21, das vorteilhafterweise eine Laufzeit von η Ziffern hat, und werden dann als zweiter Eingang beim Punkt d an den Halb-Addierkreis 19 angelegt. Der Eingang am Punkt d ist somit der Ausgang am Punkt c, verzögert um vier Ziffern der Uhrzeitfrequenz. Bei dem Gesamtsystem werden vier Ziffern möglicherweise ein Wort oder eine Informationseinheit darstellen. Wenn ein Impuls bei b und ein Impuls bei d zusammenfallen, ist der Ausgang des Halb-Addierkreises 19 ein Impuls am Punkt e und nicht am Punkt c; dieser Impuls am Punkt e ist ein Weiterführungsimpuls und geht mit einer Laufzeit von einer Ziffer infolge eines Laufzeitgliedes 22 zum Oder-Kreis 18. Der verzögerte Impuls des Punktes e am Oder-Kreis 18 erscheint am Punkt /.The pulses appearing at point c pass through a transit time element 21, which advantageously has a transit time of η digits, and are then applied to the semi-adder circuit 19 as a second input at point d. The input at point d is thus the output at point c, delayed by four digits of the time frequency. In the overall system, four digits will possibly represent a word or a unit of information. If a pulse at b and a pulse at d coincide, the output of the half-adder 19 is a pulse at point e and not at point c; this pulse at point e is a continuation pulse and goes with a transit time of one digit as a result of a transit time element 22 to the OR circuit 18. The delayed pulse of point e on the OR circuit 18 appears at the point /.

Man kann also nun die Bedingungen für die Tätigkeit des Halb-Addierkreises 19 festlegen. Diese sind: Es erscheint ein Ausgang bei c, wenn ein Eingang bei d oder ein Eingang bei b, f oder b und / vorhanden ist, jedoch kein Ausgang, wenn ein Eingang bei d und bei b oder / vorhanden ist, ferner erscheint ein Ausgang bei e, wenn ein Eingang bei d und ein Eingang bei b oder f vorhanden ist.The conditions for the operation of the semi-adding circuit 19 can now be established. These are: An output appears at c if there is an input at d or an input at b, f or b and /, but no output if there is an input at d and b or /, and an output also appears at e, if there is an input at d and an input at b or f .

Wenn der Ausgang bei c ein Impulszug ist, welcher der Aufnahmetätigkeit des Laufzeitgliedes 21 entspricht, soll ein Impuls zum Ausgangsleiter 16 durchgelassen werden. Dieses Durchlassen wird durch zwei Und-Kreise 24 und 25. und durch ein Laufzeitglied 26 mit einer Laufzeit von einer Ziffer erreicht. Der Ausgang am Punkt c wird als Eingang an den Und-Kreis 24 angelegt. Der andere Eingang am Punkt g kommt von einem Oder-Kreis 28, dessen einer Eingang vom Punkt b und dessen anderer vom Punkt k kommt. Der Ausgang des Und-Kreises am Punkt h wird durch das Laufzeitglied 26 um eine Ziffer verzögert und am Punkt k als ein Eingang an den Und-Kreis 25, angelegt, dessen anderer Eingang vom Punkt b kommt.If the output at c is a pulse train which corresponds to the recording activity of the delay element 21, a pulse should be allowed to pass to the output conductor 16. This letting through is achieved by two AND circles 24 and 25 and by a term element 26 with a term of one digit. The output at point c is applied to the AND circuit 24 as an input. The other input at point g comes from an OR circle 28, one input of which comes from point b and the other from point k. The output of the AND circuit at point h is delayed by one digit by the delay element 26 and is applied at point k as an input to the AND circuit 25, the other input of which comes from point b.

Der Durchlaßkreis 14, der in der Erläuterung des Blockschemas der Fig. 1 erwähnt wurde, enthält, wie man im Schema der Fig. 2 sieht, den Oder-Kreis 28, die Und-Kreise 24 und 25 und das Einziffern-Lauf ■ zeitglied 26. Dieser Kreis ist ein Gedächtniskreis, der während des ersten Ziffernintervalls durch einen Impuls vom Punkt b über den Oder-Kreis 28 angestoßen wird, wenn ein Ausgang bei c vorhanden ist, und der einen Impuls so lange umlaufen läßt, wie ein Ausgang bei c in jedem Ziffernintervall vorhanden ist. Wenn dies geschieht, wird der Impuls während des ersten Ziffernintervalls der nächsten Zahl durch einen von b an den Und-Kreis 25 angelegten Impuls zum Ausgangsleiter 16 durchgelassen. Für diesen Kreis ist es somit erforderlich, daß jedes Ziffernintervall gefüllt ist, bevor ein Impuls zum Ausgangsleiter durch gelassen werden kann. Da dies für den Fall w = 4 nur geschieht, wenn der binäre Halb-Addierkreis bis 2⁴, d. h. bis 16, gezählt hat, wird ein Ausgangsimpuls nur einmal alle 16 Wörter oder einmal alle 16 Eingangsimpulse durchgelassen, die ihrerseits einmal in jedem Wort oder einmal alle vier Ziffern der Uhrzeitfrequenz angelegt werden.The passage circuit 14, which was mentioned in the explanation of the block diagram in FIG. 1, contains, as can be seen in the diagram in FIG This circle is a memory circle which is triggered during the first digit interval by a pulse from point b via the OR circle 28 if there is an output at c , and which allows a pulse to circulate as long as an output at c in every digit interval is present. When this happens, the pulse is passed to the output conductor 16 during the first digit interval of the next number by a pulse applied to the AND circle 25 by b. This circle thus requires that each digit interval be filled before a pulse can be passed to the output conductor. Since this only happens for the case w = 4 if the binary half-adder has counted up to 2 ⁴ , ie up to 16, an output pulse is only allowed through once every 16 words or once every 16 input pulses, which in turn are once in every word or every four digits of the time frequency are created once.

Zur Erleichterung der Erklärung der logischen Schaltungsbestandteile dieser Ausführung der Erfindung sind im Blockschema der Fig. 2 ideale Schaltelemente angenommen, bei denen keine Verstärkung der Impulse notwendig ist und alle in der Schaltung vorhandenen Laufzeiten in den Laufzeitgliedern auftreten, wobei die anderen Schaltelemente keine Laufzeit aufweisen. Tatsächlich ist jedoch eine Verstärkung erforderlich, und die anderen Elemente ergeben eine Laufzeit, so daß die in Fig. 2 dargestellten Laufzeitglieder abgeändert und Kompensationslaufzeitglieder hinzugefügt werden müssen, um diese sich ergebenden Laufzeiten zu berücksichtigen und die Schaltungsbestandteile in Synchronismus zu halten. Fig. 4A ist ein abgeändertes Blockschema, bei dem die Verstärker und Kompensationslaufzeitglieder hinzugefügt sind und die Lauf-To facilitate explanation of the logic circuit components of this embodiment of the invention are assumed in the block diagram of FIG. 2 ideal switching elements in which no gain the impulses are necessary and all transit times in the circuit occur in the transit time elements, the other switching elements have no running time. In fact, however, is a reinforcement required, and the other elements result in a running time, so that shown in FIG Term elements have to be modified and compensation term elements added, in order to take these resulting runtimes into account and the circuit components in synchronism to keep. Figure 4A is a modified block diagram in which the amplifiers and compensation delay members are added and the running

zeit der vorher erwähnten Laufzeitglieder abgeändert ist, um die eigene Laufzeit der Verstärker zu berücksichtigen. Die durch die Verstärker eingeführte Laufzeit beträgt bei der in dieser Ausführung der Erfindung benutzten Uhrzeitfrequenz im wesentlichen eine viertel Ziffer. Die Verstärker 30 liegen im Frequenzteiler 11 der ersten Stufe, im Halb-Addierkreis 19, zwischen dem Laufzeitglied 21 und dem HaIb-Addierkreis 19, zwischen dem Laufzeitglied 26 und dem Und-Kreis 25 sowie im Ausgangsleiter 16. Infolgedessen wird die Laufzeit der Glieder 22 und 26 um eine viertel Ziffer und die des Gliedes 21 um dreiviertel Ziffern verringert. Der Laufzeitkreis des Laufzeitgliedes 21 enthält zwei Verstärker 30 und das unten erwähnte Kompensationslaufzeitglied 38, so daß die Gesamtlaufzeit des Kreises vier Ziffern beträgt. Die Halbziffern-Kompensationslaufzeitglieder 32 sind in die Wege vom Frequenzteiler 11 der ersten Stufe zum Oder-Kreis 28 und zum Und-Kreis 25 eingefügt. Die Laufzeitglieder 32 verzögern die Impulse vom Kreis 11 um das Äquivalent der Verzögerung der Impulse zu den anderen Eingangsleitern dieser Kreise, wobei diese Verzögerung durch die beiden Verstärker entsteht, durch welche diese anderen Impulse gehen.time of the aforementioned delay elements is modified to take into account the own delay time of the amplifier. The running time introduced by the amplifier is in this embodiment of the invention used clock frequency essentially a quarter digit. The amplifier 30 are in Frequency divider 11 of the first stage, in the half-adding circuit 19, between the delay element 21 and the half-adding circuit 19, between the delay element 26 and the AND circle 25 and in the output conductor 16. As a result the term of members 22 and 26 is reduced by a quarter of a digit and that of member 21 by three quarters Decreased digits. The delay circuit of the delay element 21 contains two amplifiers 30 and the compensation delay element 38 mentioned below, see above that the total duration of the circle is four digits. The half-digit compensation term elements 32 are inserted in the paths from the frequency divider 11 of the first stage to the OR circuit 28 and the AND circuit 25. The delay elements 32 delay the pulses from the circuit 11 by the equivalent of the delay Pulses to the other input conductors of these circuits, this delay being caused by the two amplifiers arises through which these other impulses go.

Der binäre Halb-Addierkreis besteht vorteilhafterweise aus einem Oder-Kreis 35, einem Und-Kreis 36 und einem Verbotskreis 37 sowie zwei Verstärkern 30 und einem Viertelziffern-Kompensationslaufzeitglied 38.The binary half-adder circuit advantageously exists from an OR circle 35, an AND circle 36 and a prohibition circle 37 and two amplifiers 30 and a quarter digit compensation delay element 38.

Der Frequenzteiler der ersten Stufe besteht gemäß einem Merkmal der Erfindung aus einem Laufzeitregister. Wie aus Fig. 4 A ersichtlich ist, besteht der Kreis aus einem Oder-Kreis 40, einem Verstärker 30, einem Laufzeitglied 41 und einem Kompensationslaufzeitglied 42. Das Laufzeitglied 41 dient dazu, den Impulsen, die vom Oder - Kreisausgang zurück zum Oder-Kreiseingang gehen, eine Verzögerung von η Ziffern zu verleihen. Bei dieser speziellen Ausführung beträgt die physikalische Laufzeit des Laufzeitgliedes 41 eindreiviertel Ziffern, jedoch ist das Glied am Ende kurzgeschlossen, so daß Impulse entgegengesetzter Polarität zum Eingang reflektiert werden. Infolgedessen wird an das Laufzeitglied 42 dreieinhalb Ziffern später ein positiver Impuls angelegt. Die Gesamtlaufzeit zwischen Ausgang und Eingang des Oder-Kreises 40 beträgt somit vier Ziffern, die aus einer viertel Ziffer durch den Verstärker 30, dreieinhalb Ziffern durch das Laufzeitglied 41 und einer viertel Ziffer durch das Laufzeitglied 42 besteht. Vorteilhafterweise wird der negative Impuls des Verstärkers 30, der durch das Laufzeitglied 41 als positiver Impuls reflektiert wird, infolge der Zwischenschaltung einer Diode 43 nicht an das Laufzeitglied 42 angelegt, wie aus Fig. 4 B ersichtlich ist.According to a feature of the invention, the frequency divider of the first stage consists of a run-time register. As can be seen from Fig. 4A, the circuit consists of an OR circuit 40, an amplifier 30, a delay element 41 and a compensation delay element 42. The delay element 41 is used to return the pulses from the OR circuit output to the OR circuit input going to give a delay of η digits. In this special embodiment, the physical transit time of the delay element 41 is one and three quarters digits, but the element is short-circuited at the end, so that pulses of opposite polarity are reflected to the input. As a result, a positive pulse is applied to the delay element 42 three and a half digits later. The total transit time between the output and input of the OR circuit 40 is thus four digits, which consist of a quarter digit through the amplifier 30, three and a half digits through the delay element 41 and a quarter digit through the delay element 42. The negative pulse of the amplifier 30, which is reflected as a positive pulse by the delay element 41, is advantageously not applied to the delay element 42 as a result of the interposition of a diode 43, as can be seen from FIG. 4B.

Die Verstärkerschaltungen können vorteilhafterweise Rückkopplungs-Transistorverstärker sein. Deren Schaltung, die im Verstärker 30 für den Teiler 11 in Fig. 4 B dargestellt ist, enthält einen Ausgangstransformator, dessen Primärwicklung mit der Sammelelektrode des Transistors verbunden ist und der wenigstens zwei Sekundärwicklungen hat, von denen die eine eine Rückkopplungswicklung und die andere eine Ausgangswicklung für positive Ausgangsimpulse ist. Wenn ein negativer Ausgangsimpuls verlangt wird, wie bei dem Verstärker 30 des Teilers 11 und dem Verstärker 30, der mit dem Verbotskreis des Halb-Addierkreises 19 verbunden ist, wird eine dritte Ausgangswicklung vorgesehen und in entgegengesetzter Richtung gewickelt, um einen negativen Impuls hervorzubringen.The amplifier circuits can advantageously be feedback transistor amplifiers. Whose Circuitry shown in amplifier 30 for divider 11 in Fig. 4B includes an output transformer, whose primary winding is connected to the collecting electrode of the transistor and the has at least two secondary windings, one of which is a feedback winding and the other is an output winding for positive output pulses. When requested by a negative output pulse is, as with the amplifier 30 of the divider 11 and the amplifier 30, which is connected to the prohibition circuit of the Half-adder 19 is connected, becomes a third Output winding provided and wound in the opposite direction to a negative one To generate impulse.

Die Uhrzeitfrequenz wird vorteilhafterweise an die Steuerelektrode des Transistors angelegt, wie in Fig. 4 B dargestellt ist. Bei dieser speziellen Ausführung wird eine Uhrspannung mit vier Phasen verwendet, wobei die Phasen in der Zeichnung mit A, B, C und D gekennzeichnet und einen Abstand von einer viertel Ziffer oder 90° der Uhrzeitfrequenz voneinander haben. Die Uhrzeitfrequenz beträgt bei dieser Ausführung 3 Megahertz. Die Laufzeiten der verschiedenen Laufzeitglieder sind in der Zeichnung in Fig. 4 B in MikroSekunden angegeben.The clock frequency is advantageously applied to the control electrode of the transistor, as shown in FIG. 4B. In this particular design, a clock voltage with four phases is used, the phases being marked A, B, C and D in the drawing and being separated by a quarter digit or 90 ° of the clock frequency. The clock frequency in this version is 3 megahertz. The transit times of the various transit time elements are given in microseconds in the drawing in FIG. 4B.

Die logischen Oder- und Und-Kreise 18, 24, 25, 28 35, 3,6, 39, 40 bestehen vorteilhafterweise aus zwei Diodenelementen, z. B. aus Varistoren, die so vorgespannt sind, daß sie nur positive Impulse in Flußrichtung durchlassen, wie in der Technik bekannt ist. Die Laufzeitglieder können aus induktiven Teilen und Kapazitäten bestehen, wie sie ebenfalls in der Technik bekannt sind. Eine besondere Art eines Laufzeitgliedes, das verwendet werden kann, besteht aus um einen isolierenden Stab gewickelten Spulen, wobei Knopf kondensatoren zwischen eine Windung jeder Spule und Erde geschaltet sind. Ein solches Laufzeitglied ist auf S. 214 des Buches »Components Handbook«, J. F. Blackburn, Ed., dargestellt (M. I. T. Radiation Laboratory Series, Bd. 17, 1949).The logical or and and circles 18, 24, 25, 28 35, 3,6, 39, 40 advantageously consist of two diode elements, e.g. B. from varistors that are biased so that they only have positive pulses in the direction of flow pass as is known in the art. The delay elements can consist of inductive parts and Capacities exist as they are also known in the art. A special type of term element, that can be used consists of coils wound around an insulating rod, where Button capacitors are connected between one turn of each coil and earth. Such a term element is shown on p. 214 of the book Components Handbook, J. F. Blackburn, Ed. (M. I. T. Radiation Laboratory Series, Vol. 17, 1949).

Bei der obigen Schilderung wurde angenommen, daß die Laufzeit der ersten Teilerstufe »Ziffern beträgt und daß die Ansammlung in der zweiten Teilerstufe ebenfalls «Ziffern ausmacht. Diese Ansammlung in der zweiten Stufe entspricht der Laufzeit zwischen dem Summenausgang des Halb-Addierkreises und dessen Eingang, sie ist durch das Element 13 in Fig. 1 angedeutet. Es stellt die Speicher- oder Ansammlungskapazität der zweiten Stufe der Frequenzteilung dar. Jedoch ist ersichtlich, daß die beiden Laufzeitperioden nicht gleich zu sein brauchen, sie können auch zueinander durch eine Konstante k in Beziehung stehen, die irgendeine positive ganze Zahl sein kann. Die Frequenzteilung, die bei den möglichen Kombinationen erzielt werden kann, ist dann:In the above description it was assumed that the running time of the first division level is "digits and that the accumulation in the second division level also makes up" digits. This accumulation in the second stage corresponds to the running time between the sum output of the half-adder circuit and its input; it is indicated by the element 13 in FIG. It represents the storage or accumulation capacity of the second stage of frequency division. However, it can be seen that the two running time periods need not be the same, they can also be related to one another by a constant k which can be any positive integer. The frequency division that can be achieved with the possible combinations is then:

Laufzeit
des Teilers 11running time
of divider 11 Laufzeit
des Gliedes 13running time
of the limb 13 Entstehende
FrequenzteilungEmerging
Frequency division ηη
hnhn ηη
ηη l/n · 2"
ljkn · 2" l / n · 2 "
ljkn · 2 "

Wenn η eine große Zahl ist, kann es schwierig und aufwendig sein, ein einziges kurzgeschlossenes Laufzeitglied in dem Laufzeitspeicher der ersten Frequenzteilungsstufe zu verwenden. Wie in Fig. 5 gezeichnet ist, können zwei derartige Kreise zusammen mit einem Und-Durchlaßkreis 45 verwendet werden, wobei der obere Kreis ein kurzgeschlossenes Laufzeitglied 41 y enthält, das eine physikalische Laufzeit von yj2 Ziffern hat und damit eine Laufzeit von y Ziffern in die Schaltung einführt, und der untere Kreis ein kurzgeschlossenes Laufzeitglied 41 χ enthält, das eine physikalische Laufzeit von x/2 Ziffern hat und damit eine Laufzeit von χ Ziffern in die Schaltung einführt. Es ist hier angenommen, daß die Verstärker 30 keine Laufzeit haben. Wenn χ und y nicht ineinander teilbar sind, beträgt die entsprechende Frequenzteilung 1/xy der Grundfrequenz. Ob sie ineinander teilbar sind oder nicht, die entstehende Frequenzteilung ist gleich dem kleinsten gemeinsamen Vielfachen der einzelnen Laufzeiten. Auf diese Weise ist eine sehr große Frequenzteilung in der ersten Stufe zu erreichen. BeiIf η is a large number, it can be difficult and expensive to use a single short-circuited delay element in the delay memory of the first frequency division stage. As shown in FIG. 5, two such circles can be used together with an AND-pass circuit 45, the upper circle containing a short-circuited delay element 41 y , which has a physical delay time of yj2 digits and thus a delay time of y digits into the Introduces circuit, and the lower circle contains a short-circuited transit time element 41 χ , which has a physical transit time of x / 2 digits and thus introduces a transit time of χ digits into the circuit. It is assumed here that the amplifiers 30 have no running time. If χ and y cannot be divided into one another, the corresponding frequency division is 1 / xy of the fundamental frequency. Whether they can be divided into one another or not, the resulting frequency division is equal to the smallest common multiple of the individual transit times. In this way, a very large frequency division can be achieved in the first stage. at

9 109 10

einer Ausführung wurden sechs derartige Kreise mit den zeitfrei sind. Tatsächlich ist mit jedem Laufzeitgliedone execution were six such circles with the are timeless. In fact, it is with each term

Frequenzteilungen 1/1-9,1/17,1/15, 1/14, 1/13 und 1/11 53 ein Transistorverstärker verbunden. Bei einerFrequency divisions 1 / 1-9.1 / 17.1 / 15, 1/14, 1/13 and 1/11 53 connected to a transistor amplifier. At a

verwendet. Die entstehende Frequenzteilung war Uhrzeitfrequenz von 3 Megahertz hat es nur eineused. The resulting frequency division was a time frequency of 3 megahertz, there is only one

1/19 · 17 · 15 · 14 -13 · 11 oder 1/9 699 690 der Uhr- Laufzeit von dreiviertel Ziffern, um die Laufzeit von1/19 · 17 · 15 · 14 -13 · 11 or 1/9 699 690 of the clock running time of three quarters digits to the running time from

zeitfrequenz. Dies ist eine Frequenzteilung in der 5 einer viertel Ziffer des Transistorverstärkers zu kom-time frequency. This is a frequency division in the 5 of a quarter digit of the transistor amplifier

Größenordnung von 10⁷:l. Bei einer speziellen Aus- pensieren.Magnitude of 10 ⁷ : l. During a special break.

führung, bei der die Uhrzeitfrequenz 3 Megahertz Für manche Anwendungen ist es erwünscht, vom betrug, entstand alle 3,23 Sekunden einmal ein Aus- Frequenzteiler nicht einen Ausgang mit einem eingangsimpuls. Es sei bemerkt, daß die sechs ver- zelnen Impuls zu erhalten, sondern einen Impulszug, wendeten Kreise die Zahlen enthalten, die alle Prim- ίο der während einer halben Periode der Ausgangszahlen unter 20 umfassen, da 14 und 15 aus den frequenz der Schaltung erscheint. Dies ist insbesondere Faktoren 2 · 7 und 3 · 5 bestehen. der Fall, wenn es erwünscht ist, die Impulse durchguidance in which the time frequency is 3 megahertz For some applications it is desirable to use the there was an output once every 3.23 seconds. Frequency divider not an output with an input pulse. It should be noted that the six separate impulses to obtain, but rather a train of impulses, Applied circles contain the numbers that are all prime ίο of during half a period of the starting numbers include below 20 as 14 and 15 appear from the frequency of the circuit. This is particular Factors 2 · 7 and 3 · 5 exist. the case when it is desired to pass the pulses through

Fig. 6 ist ein Blockschema, das ein anderes spezielles ein Tiefpaßfilter zu leiten, um eine niederfrequenteFig. 6 is a block diagram showing another specific one low pass filter to pass to a low frequency

Ausführungsbeispiel der Erfindung darstellt, wobei Sinusschwingung zu erhalten. Ein solches Aus-Embodiment of the invention represents wherein sine wave is obtained. Such an

wiederum ideale Schaltelemente angenommen sind. 15 führungsbeispiel der Erfindung ist in Fig. 7 dar-in turn, ideal switching elements are assumed. 15 exemplary embodiment of the invention is shown in FIG.

Bei der im Blockschema der Fig. 2 dargestellten Aus- gestellt, wo der Ausgang ein Impulszug ist, der beiIn the case of the exhibition shown in the block diagram of FIG. 2, where the output is a pulse train that is

führung der Erfindung sind sehr große Frequenz- jeder Ziffer während der ersten Hälfte der PeriodeImplementation of the invention are very large frequency - each digit during the first half of the period

teilungen möglich, jedoch können nicht alle ge- des niederfrequenten Ausgangs des Frequenzteilersdivisions possible, but not all of the low-frequency output of the frequency divider

wünschten Frequenzteilungen erreicht werden. Dies der zweiten Stufe erscheint. Diese Impulse liefern imdesired frequency divisions can be achieved. This appears in the second stage. These impulses deliver im

rührt daher, daß die Frequenzteilung IJn · 2" der Uhr- 20 wesentlichen eine Rechteckschwingung, die beimis due to the fact that the frequency division IJn · 2 "of the clock 20 is essentially a square wave, which at

zeitfrequenz beträgt. Bei der in Fig. 6 dargestellten Durchgang durch ein Tiefpaßfilter die gewünschtetime frequency is. In the case of the passage through a low-pass filter shown in FIG. 6, the desired

Ausführung können sämtliche möglichen Frequenz- Sinusschwingung ergeben kann.Execution can result in all possible frequency sinusoidal oscillations.

teilungen der Wortfrequenz oder des Eingangs des Die Arbeitsweise dieser Ausführung der Erfindungdivisions of word frequency or input of the The operation of this embodiment of the invention

Kreises der zweiten Stufe erreicht werden, indem eine läßt sich bei Betrachtung des Impuls-Zeitplans derThe second stage circle can be achieved by taking a look at the pulse timing of the

Zahl A in dem Frequenzteiler der zweiten Stufe vor- 25 Fig. 8 verstehen. Die in Fig. 7 dargestellte SchaltungUnderstand number A in the frequency divider of the second stage in front of FIG. The circuit shown in FIG

eingestellt wird, so daß die erreichbare Frequenz- umfaßt die Elemente der Ausführung der Fig. 2; einis adjusted so that the achievable frequency comprises the elements of the embodiment of FIG. 2; a

teilung t/n (2ⁿ —A) der Uhrzeitfrequenz ist. Teil des Zeitplans der Fig. 3, der auf beide Aus-division t / n (2 ⁿ —A) of the clock frequency. Part of the schedule of Fig. 3, which is based on both

Bei der Ausführung der Fig. 6 wird der Anfangs- führungen angewendet werden kann, ist im Zeitplan impuls des Einzelimpulsgenerators 10 an den Fre- der Fig. 8 wiederholt. Es sei jedoch bemerkt, daß die quenzteiler 11 der ersten Stufe und außerdem über 30 erste Zeile des Zeitplans der Fig. 8 der Impulseinen Oder-Kreis 50 an einen Zahl- oder Wort- ausgang am Punkt 1 ist. Dieser Impuls geht unmittelgenerator 51 angelegt. Wie man sich von der Fig. 3 bar zu dem einen Eingang einer Gedächtniszelle, die erinnert, wird der erste Impulsausgang des Frequenz- aus einem Oder-Kreis 60, einem Laufzeitglied 61 mit teilers 11 um ein Wortintervall hinter das Anlegen einer Laufzeit von einer Ziffer und aus einem Verbotsdes Anfangsimpulses verzögert. Während des ersten 35 kreis 62 besteht. Der Impuls erscheint unmittelbar am Wortintervalls wird das im Wortgenerator liegende Ausgangspunkt q der Gedächtniszelle und läuft in der Wort oder die Zahl im Frequenzteiler der zweiten Gedächtniszelle um, wobei er bei q bei jeder Ziffern-Stufe voreingestellt. Der Wortgenerator kann irgend- zeit oder Periode der Uhrzeitfrequenz erscheint. Die einen bekannten Aufbau besitzen, wie den in der Gedächtniszelle dient somit anfangs als dauernde Zeichnung dargestellten, der aus η — 1 Laufzeit- ^o Impulsquelle. Um diesen Impulszug durch Abschalten gliedern 53, mit einer Laufzeit von einer Ziffer besteht, der Gedächtniszelle zu beenden, nachdem die eine die jeweils über eine Diode 54 und einen von Hand halbe Periode vergangen ist, wird ein Verbotsimpuls betätigten Schalter 55 mit einem gemeinsamen Leiter an den Verbotskreis 62 genau in der Mitte der Periode 56 verbunden sind. Der Anfangsimpuls geht nach- angelegt.In the embodiment of FIG. 6, the initial guidance can be used if the pulse of the individual pulse generator 10 is repeated in the schedule at the terminal of FIG. 8. It should be noted, however, that the sequence divider 11 of the first stage and also, over the first 30 line of the time schedule of FIG. This pulse is applied to the immediate generator 51. As you can see from Fig. 3 bar to the one input of a memory cell that remembers, the first pulse output of the frequency is an OR circuit 60, a delay element 61 with divider 11 by a word interval behind the application of a transit time of a digit and delayed from a prohibition of the initial pulse. During the first 35 circle 62 exists. The pulse appears immediately at the word interval, becomes the starting point q of the memory cell in the word generator and circulates in the word or the number in the frequency divider of the second memory cell, where it is preset at q for each digit level. The word generator can appear at any time or period of the clock frequency. They have a well-known structure, like the one shown in the memory cell, which is initially used as a permanent drawing, consisting of η - 1 transit time- ^ o pulse source. To divide this pulse train by disconnecting 53, with a running time of one digit, the memory cell to end after the one which has passed through a diode 54 and a manual half period, a prohibition pulse is operated switch 55 with a common conductor the prohibition circle 62 exactly in the middle of the period 56 are connected. The initial impulse is applied later.

einander durch die Laufzeitglieder und erscheint im 45 Dieser Verbotsimpuls wird von einem Durchlaßgemeinsamen Leiter 56 in denjenigen Ziffernspalten, kreis abgeleitet, der aus einem Laufzeitglied 26 mit für welche die Schalter 55 geschlossen sind. einer Laufzeit von einer Ziffer, einem Verbotskreis 64,each other through the transit time elements and appears in 45 This prohibition impulse is shared by a passage Head 56 in those column of digits, circle derived from a term element 26 with for which the switches 55 are closed. a term of one digit, a prohibited area 64,

Diese Zahl wird dann im Halb-Addierkreis 19 des einem Laufzeitglied 65 mit einer Laufzeit von einer Frequenzteilers der zweiten Stufe über einen Oder- Ziffer und einem Uhd-Kreis 66 besteht. Das Laufzeit-Kreis 186, der dem Oder-Kreis 18 der vorherigen 50 glied 26 und der Verbotsimpuls 64 dienen als AusAusführung ähnlich ist, während des Wortintervalls Wahlkreis, der am Punkt m nur den letzten Impuls voreingestellt, und zwar vor dem Anlegen des ersten eines am Punkt k erscheinenden Zugs erscheinen läßt, Impulses des Frequenzteilers 11 der ersten Stufe. und zwar verzögert um eine Ziffer. Der Impuls am Der Frequenzteiler der zweiten Stufe sammelt dann, Punkt m geht durch das Einziffern-Laufzeitglied 65 wie vorher beschrieben wurde, Impulse im Laufzeit- 55 und wird am Punkt ο an den einen Eingang des Undglied 21 an, jedoch wird das Ansammeln um A Im- Kreises 66 angelegt. Wie man sich erinnern wird, erpulse früher beendet, weil die Zahl A im Kreis vor- scheint am Punkt h ein Impulszug nur, wenn ein eingestellt war. Der am Ausgangsleiter 16 erscheinende Impuls bei c synchron mit einem Impuls bei b auf-Ausgangsimpuls wird über den Oder-Kreis 50 zum tritt. Somit treten nur solche Impulszüge in diesen Zahlengenerator 51 zurückgeliefert, um die Zahl A im 60 Durchlaßkreis ein, die den Zahlen entsprechen, welche Frequenzteiler der zweiten Stufe bei Beginn der einen Impuls im ersten Ziffernintervall aufweisen, zweiten Arbeitsperiode voreinzustellen; er wird außer- Zusätzlich ist der andere Eingang des Und-Kreises 66 dem einem Verbotskreis 58 zugeführt, um den Impuls ebenfalls der Impuls am Punkt b. Daher ist der Ausvom Frequenzteiler 11 der ersten Stufe fernzuhalten, gang des Und-Kreises 66 am Punkt p ein Impuls am während die Zahl A im Kreis der zweiten Stufe vor- 65 Beginn eines Wort- oder Zahlenintervalls, wenn die eingestellt wird. A kann irgendeine Zahl von 0 bis vorherige Zahl am Punkt c einen Impuls im ersten 2" — 1 sein. Ziffernraum hatte, ferner so viele Ziffern, daß die umThis number is then in the half-adder circuit 19 of a delay element 65 with a delay time of a frequency divider of the second stage via an OR digit and a Uhd circuit 66. The run-time circle 186, which is the OR circle 18 of the previous 50 member 26 and the prohibition pulse 64 are used as AusAusführung is similar, during the word interval Wahlkreis, which only preset the last pulse at point m , before the application of the first one appears at the point k appearing train, pulse of the frequency divider 11 of the first stage. namely delayed by one digit. The pulse at the frequency divider of the second stage then collects, point m goes through the single digit delay element 65 as previously described, pulses in the delay time 55 and is at point ο to one input of the AND element 21, but the accumulation is A In the circle 66 created. As you will remember, the pulse ended earlier because the number A appears in the circle at point h, a pulse train only if one was set. The pulse appearing at the output conductor 16 at c synchronous with a pulse at b -output pulse is via the OR circuit 50 to occur. Thus, only those pulse trains are fed back into this number generator 51 in order to preset the number A in the pass-through circle which correspond to the numbers which frequency dividers of the second stage have at the beginning of the one pulse in the first digit interval, the second operating period; In addition, the other input of the AND circuit 66 is fed to a prohibition circuit 58 in order to control the impulse also the impulse at point b. Therefore, the frequency divider 11 of the first stage is to be kept away from, the AND circuit 66 receives a pulse at point p while the number A in the circle of the second stage is before the start of a word or number interval when it is set. A can be any number from 0 to the previous number at point c, an impulse in the first 2 " - 1

Wie oben erwähnt, zeigt das Blockschema der zwei Ziffernintervalle verzögerte letzte Ziffer imAs mentioned above, the block diagram shows the two digit intervals delayed last digit im

Fig. 6 nur die logischen Elemente, und es ist an- ersten Ziffernintervall der nächsten Zahl auftritt. EinFig. 6 shows only the logical elements, and it is at the first digit interval the next number occurs. A

genommen, daß sie vollkommen verlustlos und lauf- 70 Blick auf den Zeitplan der Fig. 8 zeigt, daß dies nurassumed that it is completely lossless and running. A look at the schedule in FIG. 8 shows that this is only

- - 809 577/137- - 809 577/137

eintritt, nachdem die Zahl »7« durch den HaIb-Addierkreis 19 gezählt wurde, so daß ein Impuls bei p nur beim Beginn des achten Zahlenintervalls erscheint. Dies ist aber bei dieser Ausführung genau der Punkt der halben Periode des Frequenzteilerausgangs. Der Impuls bei p wird an den Verbotsleiter des Verbotskreises 62 angelegt, um die Gedächtniszelle abzuschalten und den am Punkt q erscheinenden Ziffernimpulszug zu beenden.occurs after the number "7" has been counted by the Halb adder 19, so that a pulse at p only appears at the beginning of the eighth number interval. In this embodiment, however, this is exactly the point of half the period of the frequency divider output. The pulse at p is applied to the prohibition conductor of the prohibition circuit 62 in order to switch off the memory cell and to end the train of digit pulses appearing at point q.

Bei den oben beschriebenen Ausführungen wurde angenommen, daß die erste Stufe der Frequenzteilung beim Anlegen eines einzelnen Anfangsimpulses angestoßen wird. Die in Fig. 9 dargestellte Ausführung ist eine erste Frequenzteilungsstufe, an die von einer Uhrzeitfrequenzquelle 70 ein Zug von Uhrzeitimpulsen angelegt wird. Diese Impulse werden an den einen Eingangsleiter 72 eines Verbotskreises 71 angelegt. Der erste angelegte Impuls erscheint auch am Ausgangsleiter 73 und geht zur zweiten Stufe der Frequenzteilung, wie oben beschrieben wurde.In the embodiments described above, it was assumed that the first stage of frequency division is triggered when a single start pulse is applied. The embodiment shown in FIG is a first frequency division stage, to which a train of time pulses from a time frequency source 70 is created. These pulses are applied to one input conductor 72 of a prohibition circuit 71. The first applied pulse also appears on output conductor 73 and goes to the second stage of the Frequency division as described above.

Der Ausgangsimpuls wird jedoch auch an die Eingänge von η parallelen Laufzeitgliedern 75 angelegt, die Laufzeiten von einer Ziffernzeit der Uhrzeitfrequenz bis η — 1 Ziffernzeiten einschließlich aufweisen. Die Ausgänge der Laufzeitglieder 75 gehen sämtlich zum anderen Eingangsleiter 76 des Verbotskreises 71 und verhindern das Erscheinen eines Impulses am Ausgangsleiter 73 bei den nächsten η — 1 Ziffernzeiten entsprechend der bekannten Arbeitsweise von Verbotskreisen. Demgemäß erscheint ein Impuls. am Ausgangsleiter 73 der ersten Frequenzteilungsstufe nur alle η Perioden der Uhrzeitfrequenz einmal, die Schaltung liefert demnach eine Frequenzteilung von 1/11.However, the output pulse is also applied to the inputs of η parallel transit time elements 75, which have transit times from a digit time of the time frequency to η − 1 digit times inclusive. The outputs of the delay elements 75 all go to the other input conductor 76 of the prohibition circuit 71 and prevent a pulse from appearing on the output conductor 73 at the next η -1 digit times in accordance with the known mode of operation of prohibition circuits. Accordingly, an impulse appears. at the output conductor 73 of the first frequency division stage only once every η periods of the time frequency, the circuit accordingly delivers a frequency division of 1/11.

Die parallel geschalteten Laufzeitglieder 75 sind in der Tat ein Impulszuggenerator, und es können gemäß diesem Aspekt der Erfindung andere Arten von Impulszuggeneratoren zwischen den Ausgangsleiter 73 und den Eingangsleiter 76 des Verbotskreises 71 geschaltet werden.The delay elements 75 connected in parallel are in fact a pulse train generator, and according to FIG In accordance with this aspect of the invention, other types of pulse train generators are interposed between the output conductors 73 and the input conductor 76 of the prohibition circuit 71 are switched.

In Fig. 9 sind wiederum ideale Schaltelemente angenommen. Selbstverständlich werden aber Verstärker mit gewissen eigenen Laufzeiten benutzt. Wenn diese Verstärker, wie bei den obigen Figuren dargelegt wurde, mit der Uhrzeitfrequenz der Schaltung synchronisiert werden, dann braucht der von der Quelle 70 in jeder Periode der Uhrzeitfrequenz angelegte Anfangsimpuls nicht aus einem Impulszug zu bestehen, sondern er kann tatsächlich eine Gleichspannung sein.In Fig. 9, again, ideal switching elements are assumed. But it goes without saying that amplifiers will be used used with certain own terms. If this amplifier, as in the figures above was set out to be synchronized with the clock frequency of the circuit, then the needs of the Source 70 does not add the initial pulse applied in each period of the clock frequency from a pulse train exist, but it can actually be a direct voltage.

Claims

Patent claims:

1. Frequency divider circuit with means for transmitting a single pulse at intervals of η periods of a time frequency and an adding circuit, characterized in that the individual pulses appearing at each η periods of the time frequency are fed to a second frequency divider stage with the adding circuit by a first frequency divider stage, that the output of the Adding circuit is added to the input of the adding circuit via a transit time means with a transit time njk periods, where k is any positive number, and that passage means are provided which generate an output pulse only when a pulse from the first frequency divider stage and a pulse from the adding circuit occur after accumulation of njk pulses transmitted in the transit time average.

2. Frequency divider circuit according to claim 1, characterized in that the first frequency divider stage contains a prohibition circuit to which a pulse train with clock frequency is applied, Furthermore, transit time means that are connected between the output of the prohibition circuit and its input are.

3. Frequency divider circuit according to one of the preceding claims, characterized in that that means for presetting the adder circuit to any number from 0 to 2 "-1 is provided are.

4. Frequency divider circuit according to one of the preceding claims, characterized by a second frequency divider stage with memory means for transmitting a pulse train that with each Period appears once when the output pulse occurs, and with prohibition means for Termination of the pulse train in the middle between successive output pulses.

5. Frequency divider circuit according to one of the preceding claims, characterized in that the first frequency divider stage contains a closed circuit with a running time of η periods and means for repeatedly circulating a pulse in the circuit.

6. Frequency divider circuit according to one of claims 1 to 4, characterized in that the first frequency divider stage contains a plurality of closed circles; further means for repeatedly circulating individual pulses in each of the circles and transmission means for transmitting an output only when pulses from each circle appear at the transmission means, the circles having different transit times and η being equal to the least common multiple of the individual transit times.

7. Frequency divider circuit according to one of the preceding claims with two frequency dividing stages, characterized in that the first stage contains a delay element in which pulses circulate repeatedly, and that the second stage contains the adding circuit, the output of the adding circuit by delay means to the input of the adding circuit is connected, the transit time means of the adding circuit have a transit time of η periods of the time frequency and the transmission means transmit an output pulse when a pulse occurs from the adding circuit when η pulses are accumulated in the transit time means of the adding circuit, as well as a pulse from the first stage or from the second Stage to obtain a frequency division of the clock frequency of l / n * 2 ⁿ .

References considered: U.S. Patent No. 2,687,473; Proc. I. E. E., Vol. 99, Part II, April 1952, pp. 107 to 120.

For this purpose 2 sheets of drawings

,® 809 577/137 7.58 , ® 809 577/137 7.58