DE10335357B4 - Integrated circuit arrangement with a circuit part for providing a capacitance - Google Patents

Integrated circuit arrangement with a circuit part for providing a capacitance Download PDF

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Abstract

Integrierte Schaltungsanordnung, umfassend einen Schaltungsteil zur Bereitstellung einer Kapazität,
wobei der Schaltungsteil einen ersten (Ka) und einen zweiten (Kb) Kapazitätsanschluss aufweist, zwischen denen die Kapazität bereitgestellt wird,
wobei der Schaltungsteil eine Mehrzahl von Subschaltungsteilen (T1, T2; T3, T4; T5, T6...) umfasst, die jeweils eine spannungsgesteuerte Subkapazität bereitstellen,
wobei jeder Subschaltungsteil einen ersten und einen zweiten Subkapazitätsanschluss aufweist, zwischen denen die Subkapazität bereitgestellt wird,
wobei jeder Subschaltungsteil einen Subeinstellanschluss zum Anlegen einer Subeinstellspannung aufweist, mittels welcher die Subkapazität einstellbar ist,
wobei die ersten Subkapazitätanschlüsse zur Bildung des ersten Kapazitätsanschlusses (Ka) und die zweiten Subkapazitätsanschlüsse zur Bildung des zweiten Kapazitätsanschlusses (Kb) miteinander verbunden sind,
wobei der Schaltungsteil Subeinstellspannungerzeugungsmittel (R) zur Bereitstellung der Subeinstellspannungen in Abhängigkeit einer den Subeinstellspannungerzeugungsmitteln (R) einzugebenden Einstellspannung (Vtune) umfasst, wherein the circuit part comprises sub-setting voltage generating means (R) for providing the sub-setting voltages as a function of a setting voltage (Vtune) to be input to the sub-setting voltage generating means (R),
dadurch gekennzeichnet, dass die Subschaltungsteile (T1, T2; T3, T4; T5, T6...) jeweils als Reihenschaltung von zwei FETs gebildet sind, deren Gates... Integrated circuit arrangement comprising a circuit part for providing a capacitance, characterized in that the sub-circuit parts (T1, T2; T3, T4; T5, T6 ...) are each formed as a series circuit of two FETs, the gates of which ... Integrated circuit arrangement comprising a circuit part for providing a capacitance,
wherein the circuit part has a first (Ka) and a second (Kb) capacitance connection between which the capacitance is provided, wherein the circuit part has a first (Ka) and a second (Kb) capacitance connection between which the capacitance is provided,
wherein the circuit part comprises a plurality of subcircuit parts (T1, T2, T3, T4, T5, T6, ...) each providing a voltage controlled sub-capacitance, wherein the circuit part comprises a plurality of subcircuit parts (T1, T2, T3, T4, T5, T6, ...) each providing a voltage controlled sub-capacitance,
wherein each subcircuit part has a first and a second subcapacitance connection, between which the subcapacity is provided, wherein each subcircuit part has a first and a second subcapacitance connection, between which the subcapacity is provided,
wherein each subcircuit part has a sub-setting terminal for applying a sub-setting voltage, by means of which the sub-capacitance is adjustable, wherein each subcircuit part has a sub-setting terminal for applying a sub-setting voltage, by means of which the sub-capacitance is adjustable,
wherein the first subcapacitance terminals for forming the first capacitance terminal (Ka) and the second subcapacitance terminals for interconnecting the second capacitance terminal (Kb) are connected to each other, wherein the first subcapacitance terminals for forming the first capacitance terminal (Ka) and the second subcapacitance terminals for interconnecting the second capacitance terminal (Kb) are connected to each other,
wherein the circuit part comprises sub-setting voltage generating means (R) for providing the sub-setting voltages in response to a setting voltage (Vtune) to be input to the sub-setting voltage generating means (R), wherein the circuit part comprises sub-setting voltage generating means (R) for providing the sub-setting voltages in response to a setting voltage (Vtune) to be input to the sub-setting voltage generating means (R),
characterized in that the subcircuit parts (T1, T2, T3, T4, T5, T6 ...) are each formed as a series connection of two FETs, the gates of which are ... characterized in that the subcircuit parts (T1, T2, T3, T4, T5, T6 ...) are each formed as a series connection of two FETs, the gates of which are ...
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Description

  • Die vorliegende Erfindung betrifft eine integrierte Schaltungsanordnung, insbesondere eine in CMOS-Technologie hergestellte Schaltungsanordnung, umfassend einen Schaltungsteil zur Bereitstellung einer spannungsgesteuerten Kapazität.The The present invention relates to an integrated circuit arrangement, in particular a circuit arrangement produced in CMOS technology, comprising a circuit part for providing a voltage-controlled Capacity.
  • Eine derartige Schaltungsanordnung ist beispielsweise aus Marc Tiebout et al, 2002 IEEE International Solid-State Circuits Conference, February 6, 2002, Digest of technical papers, Seiten 300 ff. bekannt. In Figur 17.8.1 dieser Veröffentlichung ist ein spannungsgesteuerter Oszillator (VCO) dargestellt, dessen Oszillationsfrequenz durch eine spannungsgesteuerte Kapazität definiert wird. Der Schaltungsteil zur Bereitstellung dieser Kapazität ist symmetrisch als Reihenschaltung von zwei identischen, jedoch "Rücken-an-Rücken" angeordneten Feldeffekttransistoren (FETs) gebildet. Die Kapazität wird zwischen den beiden Gates dieser Transistoren bereitgestellt, und zwar als Reihenschaltung von zwei Kapazitäten, die jeweils zwischen dem Gate und dem Substrat jedes Transistors vorliegen. Das Substrat sowie ein mit den Sources und Drains der beiden Transistoren verbundener Anschluss "TUNE" stellen Steueranschlüsse dar, an denen eine Einstellspannung zur Steuerung der bereitgestellten Kapazität eingegeben wird. Bekanntlich hängt die Kapazität zwischen Gate und Substrat von der Ladungsträgerdichte bzw. Ladungsträgerverteilung im Kanal des Transistors ab, die wiederum eingestellt werden kann durch Veränderung der Spannung zwischen den hier miteinander verbundenen Source- und Drainanschlüssen und dem Substrat. Da die Ladungsträgerdichte bzw. -verteilung im Kanal auch von der Spannung zwischen Gate und Substrat abhängt, ist die bereitgestellte Kapazität ferner abhängig von der an den "Kapazitätsanschlüssen" (den beiden Gates) angelegten Spannung, im Folgenden auch als "Signalspannung" bezeichnet. Da die Signalspannung oszilliert, ergibt sich über jede Oszillationsperiode betrachtet eine "mittlere Kapazität". Letztlich definiert diese gemittelte Kapazität die Oszillatorfrequenz.A Such circuitry is for example from Marc Tiebout et al, 2002 IEEE International Solid State Circuits Conference, February 6, 2002, Digest of technical papers, pages 300 et seq. In Figure 17.8.1 of this publication is a voltage controlled oscillator (VCO) is shown, whose Oscillation frequency defined by a voltage-controlled capacitance becomes. The circuit part for providing this capacitance is symmetrical as a series circuit of two identical, but "back-to-back" arranged field effect transistors Formed (FETs). The capacity is provided between the two gates of these transistors, as a series connection of two capacities, each between the Gate and the substrate of each transistor. The substrate as well one connected to the sources and drains of the two transistors Connection "TUNE" represent control connections, where an adjustment voltage to control the provided Capacity entered becomes. As you know, it depends the capacity between Gate and substrate of the carrier density or charge carrier distribution in the channel of the transistor, which in turn can be adjusted by change the voltage between the interconnected source and drains and the substrate. As the charge carrier density or distribution in the channel also depends on the voltage between the gate and the substrate is the provided capacity furthermore dependent from the at the "capacity connections" (the two gates) applied voltage, hereinafter also referred to as "signal voltage". As the signal voltage oscillates, arises over each oscillation period considers a "medium capacity". Ultimately, this average defines capacity the oscillator frequency.
  • In der Praxis wichtige Parameter einer spannungsgesteuerten Kapazität, oftmals auch als "Varactor" bezeichnet, sind der Einstellbereich, der Qualitätsfaktor und die Linearität. Bei Verwendung des Varactors in einem VCO führt ein größerer Einstellbereich der Kapazität zu einem größeren Einstellbereich der Oszillationsfrequenz. Je besser der Quali tätsfaktor und die Linearität des Varactors sind, desto geringer ist das Phasenrauschen des VCO (bessere spektrale Reinheit). Je linearer der Varactor ist, umso eher ist der Gewinn (engl.: "gain"), d. h. die differenzielle Änderung der Oszillationsfrequenz mit der Einstellspannung, konstant. Je linearer der Varactor ist, desto symmetrischer ist die Wellenform am Ausgang des VCO. Die Symmetrieeigenschaften der Wellenform am Ausgang beeinflussen direkt die (Aufwärts-)Wandlung von (niederfrequentem) Rauschen in den Oszillationsfrequenzbereich. Die vollständige Beseitigung des Effekts einer Aufwärtswandlung von niederfrequentem Rauschen lässt sich theoretisch nur mit einer perfekt symmetrischen Ausgangswellenform des Oszillators erreichen.In practice important parameters of a voltage-controlled capacitance, often also called "varactor" are the adjustment range, the quality factor and the linearity. When using the varactor in a VCO, a larger range of adjustment results in a capacitance larger adjustment range the oscillation frequency. The better the quality factor and the linearity of the varactor are, the lower the phase noise of the VCO (better spectral Purity). The more linear the varactor is, the better the profit ("gain"), d. H. the differential change the oscillation frequency with the setting voltage, constant. ever the more linear the varactor, the more symmetrical the waveform at the exit of the VCO. The symmetry properties of the waveform at Output directly affect the (up-) conversion of (low frequency) Noise in the oscillation frequency range. The complete elimination the effect of an up-conversion low-frequency noise theoretically only with a perfectly balanced output waveform reach the oscillator.
  • 1 zeigt im linken Teil eine Oszillatorschaltung, deren Aufbau im Wesentlichen der aus Marc Tiebout et al, 2002 IEEE International Solid-State Circuits Conference, February 6, 2002, Digest of technical papers, Seiten 300 ff. bekannten Oszillatorschaltung entspricht. Es handelt sich um einen LC-Energiespeicher-VCO, bei welchem einem aus einer Induktivität L und einer Kapazität CV gebildeten Schwingkreis Energie zugeführt wird mittels zweier rückgekoppelter Inverter (FETs Ta, Tb, Tc und Td). Die Schaltung wird versorgt über einen positiven Versorgungsanschluss Vdd und einen negativen Versorgungsanschluss Vss, wobei die Verstärkung der Inverter in an sich bekannter Weise mittels eines Stromquellentransistors eingestellt wird, dessen Gate mit einer Vorspannung Vbias beaufschlagt wird. 1 shows in the left part of an oscillator circuit, the structure of which essentially corresponds to the oscillator circuit known from Marc Tiebout et al, 2002 IEEE International Solid-State Circuits Conference, February 6, 2002, Digest of technical papers, pages 300 ff. It is an LC energy storage VCO, in which an oscillating circuit formed from an inductance L and a capacitance CV is supplied with energy by means of two feedback inverters (FETs Ta, Tb, Tc and Td). shows in the left part of an oscillator circuit, the structure of which essentially corresponds to the oscillator circuit known from Marc Tiebout et al, 2002 IEEE International Solid-State Circuits Conference, February 6, 2002, Digest of technical papers, pages 300 ff. It is an LC energy storage VCO, in which an oscillating circuit formed from an inductance L and a capacitance CV is supplied with energy by means of two feedback inverters (FETs Ta, Tb, Tc and Td). The circuit is supplied via a positive supply terminal Vdd and a negative supply terminal Vss, the gain of the inverters being adjusted in a manner known per se by means of a current source transistor whose gate is subjected to a bias voltage Vbias. The circuit is supplied via a positive supply terminal Vdd and a negative supply terminal Vss, the gain of the inverters being adjusted in a manner known per se by means of a current source transistor whose gate is subjected to a bias voltage Vbias.
  • 1 zeigt im rechten Teil den Aufbau der Kapazität bzw. des "Kondensators" CV. shows in the right part the structure of the capacitance or the "capacitor" CV. Diese Kapazität ist gebildet durch eine "Rücken-an-Rücken"-Anordnung von zwei FETs T1 und T2, deren Gates zur Bildung eines Verbindungsbereiches miteinander verbunden sind. This capacitance is formed by a "back-to-back" arrangement of two FETs T1 and T2, the gates of which are connected to one another to form a connection area. Ferner sind bei jedem dieser Transistoren T1 und T2 die Source- und Drain-Anschlüsse miteinander verbunden und bilden jeweils einen von zwei Kapazitätsanschlüssen (Ka, Kb) zwischen denen die gewünschte Kapazität bereitgestellt wird. Furthermore, in each of these transistors T1 and T2, the source and drain connections are connected to one another and each form one of two capacitance connections (Ka, Kb) between which the desired capacitance is provided. Diese Kapazität bzw. Gesamtkapazität ergibt sich aus der Reihenschaltung zweier Teilkapazitäten, nämlich der Kapazitäten zwischen Source-Drain-Anschluss und Gate-Anschluss jedes Transistors. This capacitance or total capacitance results from the series connection of two partial capacitances, namely the capacitances between the source-drain connection and the gate connection of each transistor. Die Substrate der beiden Transistoren T1, T2 werden von dem Substrat der integrierten Schaltung gebildet und liegen auf dem negativen Versorgungspotenzial Vss. The substrates of the two transistors T1, T2 are formed by the substrate of the integrated circuit and are at the negative supply potential Vss. Der Verbindungsbereich zwischen den beiden Transistoren T1, T2 wird zur Eingabe einer Einstellspannung Vtune (bezogen auf Vss) verwendet, so dass mittels dieser Einstell spannung die sich ergebende Kapazität CV und dementsprechend die Oszillatorfrequenz gesteuert werden kann. The connection area between the two transistors T1, T2 is used to input a setting voltage Vtune (based on Vss) so that the resulting capacitance CV and, accordingly, the oscillator frequency can be controlled by means of this setting voltage. 1 1 shows in the right part of the structure of the capacitance or the "capacitor" CV. shows in the right part of the structure of the capacitance or the "capacitor" CV. This capacitance is formed by a "back-to-back" arrangement of two FETs T1 and T2 whose gates are interconnected to form a connection region. This capacitance is formed by a "back-to-back" arrangement of two FETs T1 and T2 whose gates are interconnected to form a connection region. Further, in each of these transistors T1 and T2, the source and drain terminals are connected to each other and each form one of two capacity terminals (Ka, Kb) between which the desired capacity is provided. Further, in each of these transistors T1 and T2, the source and drain terminals are connected to each other and each form one of two capacity terminals (Ka, Kb) between which the desired capacity is provided. This capacity or total capacity results from the series connection of two partial capacitances, namely the capacitances between the source-drain terminal and the gate terminal of each transistor. This capacity or total capacity results from the series connection of two partial capacitances, namely the capacitances between the source-drain terminal and the gate terminal of each transistor. The substrates of the two transistors T1, T2 are formed by the substrate of the integrated circuit and are at the negative supply potential Vss. The substrates of the two transistors T1, T2 are formed by the substrate of the integrated circuit and are at the negative supply potential Vss. The connection area between the two transistors T1, T2 is used to input a set voltage Vtune (relative to Vss), so that by means of this set voltage, the resulting capacitance CV and accordingly the oscillator frequency can be controlled. The connection area between the two transistors T1, T2 is used to input a set voltage Vtune (relative to Vss), so that by means of this set voltage, the resulting capacitance CV and accordingly the oscillator frequency can be controlled.
  • 1a zeigt einen modifizierten Aufbau der spannungsgesteuerten Kapazität CV, bei welchem die Source- und Drainanschlüsse der beiden Transistoren T1, T2 miteinander verbunden sind und einen Verbindungsbereich bilden, an dem die Einstellspannung Vtune eingegeben wird. Die beiden Kapazitätsanschlüsse sind bei dieser Modifikation durch die Gates der Transistoren T1, T2 gebildet. 1a shows a modified structure of the voltage-controlled capacitance CV, in which the source and drain terminals of the two transistors T1, T2 are connected to each other and form a connection region at which the adjustment voltage Vtune is input. The two capacitance terminals are formed in this modification by the gates of the transistors T1, T2. 1a zeigt einen modifizierten Aufbau der spannungsgesteuerten Kapazität CV, bei welchem die Source- und Drainanschlüsse der beiden Transistoren T1, T2 miteinander verbunden sind und einen Verbindungsbereich bilden, an dem die Einstellspannung Vtune eingegeben wird. Die beiden Kapazitätsanschlüsse sind bei dieser Modifikation durch die Gates der Transistoren T1, T2 gebildet. 1a shows a modified structure of the voltage-controlled capacitance CV, in which the source and drain terminals of the two transistors T1, T2 are connected to each other and form a connection region at which the adjustment voltage Vtune is input. The two capacitance terminals are formed in this modification by the gates of the transistors T1, T2. 1a zeigt einen modifizierten Aufbau der spannungsgesteuerten Kapazität CV, bei welchem die Source- und Drainanschlüsse der beiden Transistoren T1, T2 miteinander verbunden sind und einen Verbindungsbereich bilden, an dem die Einstellspannung Vtune eingegeben wird. Die beiden Kapazitätsanschlüsse sind bei dieser Modifikation durch die Gates der Transistoren T1, T2 gebildet. 1a shows a modified structure of the voltage-controlled capacitance CV, in which the source and drain terminals of the two transistors T1, T2 are connected to each other and form a connection region at which the adjustment voltage Vtune is input. The two capacitance terminals are formed in this modification by the gates of the transistors T1, T2. 1a zeigt einen modifizierten Aufbau der spannungsgesteuerten Kapazität CV, bei welchem die Source- und Drainanschlüsse der beiden Transistoren T1, T2 miteinander verbunden sind und einen Verbindungsbereich bilden, an dem die Einstellspannung Vtune eingegeben wird. Die beiden Kapazitätsanschlüsse sind bei dieser Modifikation durch die Gates der Transistoren T1, T2 gebildet. 1a shows a modified structure of the voltage-controlled capacitance CV, in which the source and drain terminals of the two transistors T1, T2 are connected to each other and form a connection region at which the adjustment voltage Vtune is input. The two capacitance terminals are formed in this modification by the gates of the transistors T1, T2.
  • 2 veranschaulicht den an sich bekannten Verlauf der Kapazität (Kleinsignalkapazität) eines FET, beispielsweise eines der in illustrates the known profile of the capacitance (small signal capacitance) of an FET, for example one of the in 1a 1a gezeigten Transistoren T1, T2, in Abhängigkeit von der Gatespannung Vgate (bezogen auf Vss). transistors T1, T2 shown as a function of the gate voltage Vgate (based on Vss). In an sich bekannter Weise durchläuft diese Kapazität C ein Minimum, welches bei einer Gatespannung von ungefähr der Schwellspannung Vth des Transistors liegt. In a manner known per se, this capacitance C passes through a minimum, which is at a gate voltage of approximately the threshold voltage Vth of the transistor. Bei diesem Verlauf unterscheidet man üblicherweise drei Bereiche, nämlich einen Akkumulationsbereich (acc), einen Verarmungsbereich (dep) sowie einen Inversionsbereich (inv). In this course, a distinction is usually made between three areas, namely an accumulation area (acc), a depletion area (dep) and an inversion area (inv). Für relativ niedrige Frequenzen strebt der Kapazitätsverlauf im Akkumulationsbereich sowie im Inversionsbereich jeweils gegen eine bestimmte Kapazität Cox, welche der Kapazität über die zwischen Gate und Kanal des Transistors T befindlichen Isolationsschicht (Oxidschicht) entspricht. For relatively low frequencies, the capacity profile in the accumulation area and in the inversion area tends towards a certain capacitance Cox, which corresponds to the capacitance across the insulation layer (oxide layer) located between the gate and channel of the transistor T. Für relativ hohe Frequenzen, wie dies für die im Rahmen der Erfindung besonders interessanten Anwendungen gegeben ist, ergibt sich der in For relatively high frequencies, as is the case for the applications which are particularly interesting within the scope of the invention, the in 2 2 gestrichelt eingezeichnete Verlauf der Kapazität C im Akkumulationsbereich. The dashed curve of the capacity C in the accumulation area. In diesem Bereich ist die Steigung der Kapazität geringer und linearer als im Inversionsbereich. In this area, the increase in capacity is smaller and more linear than in the inversion area. Der Serienwiderstand (Substratwiderstand) ist im Akkumulationsbereich jedoch wesentlich größer als der entsprechende Widerstand bei Inversion. The series resistance (substrate resistance) in the accumulation area is, however, significantly greater than the corresponding resistance in the case of inversion. Demzufolge verbleibt bei höheren Frequenzen lediglich ein relativ kleiner kapazitiver Anteil des elektrischen Verhaltens im Akkumulationsbereich (kleiner Qualitätsfaktor). As a result, at higher frequencies only a relatively small capacitive component of the electrical behavior remains in the accumulation area (small quality factor). Deshalb ist für hohe Frequenzen lediglich der Bereich zwischen Verarmung und Inversion für den Betrieb eines FET als spannungsgesteuerte Kapazität (z. B. "MOST-Varactor") akzeptabel. Therefore, for high frequencies, only the range between depletion and inversion is acceptable for the operation of an FET as a voltage-controlled capacitance (e.g. "MOST varactor"). 2 2 illustrates the known course of the capacity (small-signal capacity) of a FET, for example one of in illustrates the known course of the capacity (small-signal capacity) of a FET, for example one of in 1a 1a shown transistors T1, T2, in response to the gate voltage Vgate (relative to Vss). shown transistors T1, T2, in response to the gate voltage Vgate (relative to Vss). In a manner known per se, this capacitance C passes through a minimum which is at a gate voltage of approximately the threshold voltage Vth of the transistor. In a manner known per se, this capacitance C passes through a minimum which is at a gate voltage of approximately the threshold voltage Vth of the transistor. In this course, one usually distinguishes three areas, namely an accumulation area (acc), a depletion area (dep) and an inversion area (inv). In this course, one usually distinguishes three areas, namely an accumulation area (acc), a depletion area (dep) and an inversion area (inv). For relatively low frequencies, the capacitance profile in the accumulation region and in the inversion region strives in each case against a specific capacitance Cox which corresponds to the capacitance via the insulation layer (oxide layer) located between the gate and channel of the transistor T. For relatively high frequencies, as is the case for the applications which are particularly interesting in the context of the invention, the result is the in For relatively low frequencies, the capacitance profile in the accumulation region and in the inversion region strives in each case against a specific capacitance Cox which corresponds to the capacitance via the insulation layer (oxide layer) located between the gate and channel of the transistor T. For relatively high frequencies, as is the case for the applications which are particularly interesting in the context of the invention, the result is the in 2 2 Dashed line course of the capacitance C in the accumulation area. Dashed line course of the capacitance C in the accumulation area. In this area, the slope of the capacitance is lower and more linear than in the inversion area. In this area, the slope of the capacitance is lower and more linear than in the inversion area. However, the series resistance (substrate resistance) in the accumulation range is significantly greater than the corresponding resistance in inversion. However, the series resistance (substrate resistance) in the accumulation range is significantly greater than the corresponding resistance in inversion. Consequently, at higher frequencies only a relatively small capacitive portion of the electrical behavior remains in the accumulation range (small quality factor). Consequently, at higher frequencies only a relatively small capacitive portion of the electrical behavior remains in the accumulation range (small quality factor). Therefore, for high frequencies, only the range between depletion and inversion is acceptable for operating a FET as a voltage controlled capacitance (eg, "MOST Varactor"). Therefore, for high frequencies, only the range between depletion and inversion is acceptable for operating a FET as a voltage controlled capacitance (eg, "MOST Varactor").
  • Die Nachteile des oben beschriebenen Oszillators ergeben sich aus der in 2 Die Nachteile des oben beschriebenen Oszillators ergeben sich aus der in 2 dargestellten Kapazitätscharakteristik. capacitance characteristics shown. Die Kapazität-Spannung-Charakteristik ist eine steile nichtlineare Kurve. The capacitance-voltage characteristic is a steep, non-linear curve. Der steile Anstieg des Kapazitätsverlaufs in Abhängigkeit von der Einstellspannung Vtune (wie auch der Signalspannung Vgate) führt zu einer großen Empfindlichkeit hinsichtlich einer Änderung der Einstellspannung Vtune in einem kleinen Spannungsbereich. The steep rise in the capacitance profile as a function of the setting voltage Vtune (as well as the signal voltage Vgate) leads to great sensitivity with regard to a change in the setting voltage Vtune in a small voltage range. Zudem führt die Änderung der Steigung zu einer hochgradig nichtlinearen Gewinncharakteristik des Oszillators. In addition, the change in the slope leads to a highly non-linear gain characteristic of the oscillator. Die nichtlineare Kapazität ist nachteilig im Hinblick auf das Phasenrauschen, da die Ausgangswellenform des Oszillators unsymmetrisch wird. The non-linear capacitance is disadvantageous in terms of phase noise because the output waveform of the oscillator becomes unbalanced. The disadvantages of the above-described oscillator result from the in The disadvantages of the above-described oscillator result from the in 2 2 shown capacity characteristic. shown capacity characteristic. The capacitance-voltage characteristic is a steep nonlinear curve. The capacitance-voltage characteristic is a steep nonlinear curve. The steep increase of the capacitance curve in response to the tuning voltage Vtune (as well as the signal voltage Vgate) results in a high sensitivity to a change in the tuning voltage Vtune in a small voltage range. The steep increase in the capacitance curve in response to the tuning voltage Vtune (as well as the signal voltage Vgate) results in a high sensitivity to a change in the tuning voltage Vtune in a small voltage range. In addition, the change in slope leads to a highly nonlinear gain characteristic of the oscillator. In addition, the change in slope leads to a highly nonlinear gain characteristic of the oscillator. The non-linear capacitance is disadvantageous in terms of phase noise, since the output waveform of the oscillator becomes unbalanced. The non-linear capacitance is disadvantageous in terms of phase noise, since the output waveform of the oscillator becomes unbalanced.
  • Bei der bekannten Schaltungsanordnung besitzt der Schaltungsteil zur Bereitstellung der spannungsgesteuerten Kapazität eine mehr oder weniger große Nichtlinearität. Beispielsweise hängt die aus den beiden Teilkapazitäten zusammengesetzte Gesamtkapazität der FET-Anordnung in nichtlinearer Weise von der "Signalspannung" ab, die zwischen den beiden Gates der FETs anliegt. Zwar ergibt sich durch die "Rücken-an-Rücken"-Anordnung dieser FETs eine gewisse Kompensation einer bezogen auf den Arbeitspunkt symmetrischen Nichtlinearität. Es verbleibt jedoch ein nichtsymmetrischer Anteil der Nichtlinearität, der sich insbesondere bei größeren Signalamplituden negativ auf die Leistungseigenschaften des Oszillators auswirkt oder aufwändige Kompensationsmaßnahmen erfordert. Außerdem verändert sich die Kapazität bei der bekannten Schaltungsanordnung sehr stark bei Veränderung der Einstellspannung. Es ergibt sich daher ein sehr kleiner nutzbarer Einstellspannungsbereich. Dies ist für viele Anwendungen nachteilig, beispielsweise bei einem VCO. Hier führt die steile Kapazität-Einstellspannung-Charakteristik zu einem sehr hohen Gewinn, so dass der VCO z. B. sehr sensitiv auf Störungen ist (Rauschen).in the known circuit arrangement has the circuit part for Providing the voltage-controlled capacitance a more or less large nonlinearity. For example depends on that from the two partial capacities composite total capacity of the FET device in a non-linear manner from the "signal voltage" which is between the both gates of the FETs is applied. Although this results from the "back-to-back" arrangement of these FETs a certain compensation symmetrical with respect to the operating point Nonlinearity. However, there remains a non-symmetric portion of the nonlinearity that is especially with larger signal amplitudes negatively affects the performance characteristics of the oscillator or complex compensation measures requires. In addition, changes the capacity in the known circuit arrangement very much at change the adjustment voltage. It therefore results in a very small useable Einstellspannungsbereich. This is disadvantageous for many applications, for example, at a VCO. Here leads the steep capacitance-set voltage characteristic to a very high profit, so that the VCO z. B. very sensitive on disorders is (noise).
  • Aus der DE 102 09 517 A1 ist ein ähnlicher Schaltungsteil zur Bereitstellung einer spannungsgesteuerten Kapazität zur Anwendung in LC-Oszillatoren bekannt. Auch bei diesem Stand der Technik sind zwei FETs vorgesehen, zwischen deren Gate-Anschlüssen eine Kapazität bereitgestellt wird, welche durch Variation eines Einstellpotentials abgestimmt werden kann, wobei das Einstellpotential an die allesamt miteinander verbundenen Source- und Drain-Anschlüsse der beiden FETs angelegt wird. From the DE 102 09 517 A1 there is known a similar circuit part for providing a voltage controlled capacitance for use in LC oscillators. In this prior art, too, two FETs are provided, between whose gate terminals a capacitance is provided, which can be tuned by varying a setting potential, wherein the setting potential is applied to the all interconnected source and drain terminals of the two FETs. Aus der DE 102 09 517 A1 ist ein ähnlicher Schaltungsteil zur Bereitstellung einer spannungsgesteuerten Kapazität zur Anwendung in LC-Oszillatoren bekannt. Auch bei diesem Stand der Technik sind zwei FETs vorgesehen, zwischen deren Gate-Anschlüssen eine Kapazität bereitgestellt wird, welche durch Variation eines Einstellpotentials abgestimmt werden kann, wobei das Einstellpotential an die allesamt miteinander verbundenen Source- und Drain-Anschlüsse der beiden FETs angelegt wird. From the DE 102 09 517 A1 there is known a similar circuit part for providing a voltage controlled capacitance for use in LC oscillators. In this prior art, too, two FETs are provided, between whose gate terminals a capacitance is provided, which can be tuned by varying a setting potential, wherein the setting potential is applied to the all interconnected source and drain terminals of the two FETs. Aus der DE 102 09 517 A1 ist ein ähnlicher Schaltungsteil zur Bereitstellung einer spannungsgesteuerten Kapazität zur Anwendung in LC-Oszillatoren bekannt. Auch bei diesem Stand der Technik sind zwei FETs vorgesehen, zwischen deren Gate-Anschlüssen eine Kapazität bereitgestellt wird, welche durch Variation eines Einstellpotentials abgestimmt werden kann, wobei das Einstellpotential an die allesamt miteinander verbundenen Source- und Drain-Anschlüsse der beiden FETs angelegt wird. From the DE 102 09 517 A1 there is known a similar circuit part for providing a voltage controlled capacitance for use in LC oscillators. In this prior art, too, two FETs are provided, between whose gate terminals a capacitance is provided, which can be tuned by varying a setting potential, wherein the setting potential is applied to the all interconnected source and drain terminals of the two FETs. Aus der DE 102 09 517 A1 ist ein ähnlicher Schaltungsteil zur Bereitstellung einer spannungsgesteuerten Kapazität zur Anwendung in LC-Oszillatoren bekannt. Auch bei diesem Stand der Technik sind zwei FETs vorgesehen, zwischen deren Gate-Anschlüssen eine Kapazität bereitgestellt wird, welche durch Variation eines Einstellpotentials abgestimmt werden kann, wobei das Einstellpotential an die allesamt miteinander verbundenen Source- und Drain-Anschlüsse der beiden FETs angelegt wird. From the DE 102 09 517 A1 there is known a similar circuit part for providing a voltage controlled capacitance for use in LC oscillators. In this prior art, too, two FETs are provided, between whose gate terminals a capacitance is provided, which can be tuned by varying a setting potential, wherein the setting potential is applied to the all interconnected source and drain terminals of the two FETs. Aus der DE 102 09 517 A1 ist ein ähnlicher Schaltungsteil zur Bereitstellung einer spannungsgesteuerten Kapazität zur Anwendung in LC-Oszillatoren bekannt. Auch bei diesem Stand der Technik sind zwei FETs vorgesehen, zwischen deren Gate-Anschlüssen eine Kapazität bereitgestellt wird, welche durch Variation eines Einstellpotentials abgestimmt werden kann, wobei das Einstellpotential an die allesamt miteinander verbundenen Source- und Drain-Anschlüsse der beiden FETs angelegt wird. From the DE 102 09 517 A1 there is known a similar circuit part for providing a voltage controlled capacitance for use in LC oscillators. In this prior art, too, two FETs are provided, between whose gate terminals a capacitance is provided, which can be tuned by varying a setting potential, wherein the setting potential is applied to the all interconnected source and drain terminals of the two FETs.
  • Ausgehend von den oben beschriebenen bekannten Schaltungsanordnungen besteht ein Bedürfnis für eine integrierte Schaltungsanordnung umfassend einen Schaltungsteil zur Bereitstellung einer Kapazität, wobei der Schaltungsteil bessere Leistungseigenschaften aufweist, insbesondere eine relativ große Linearität besitzt.outgoing consists of the known circuit arrangements described above a need for one integrated circuit arrangement comprising a circuit part for Providing a capacity, wherein the circuit part has better performance characteristics, especially a relatively large one linearity has.
  • Eine derartige Schaltungsanordnung, von welcher die vorliegenden Erfindung auch im Oberbegriff des Anspruchs 1 ausgeht, ist aus der US 2002/0014925 A1 bekannt. Bei dieser bekannten Schaltungsanordnung ist eine Mehrzahl von "Subschaltungsteilen" zur jeweiligen Bereitstellung einer spannungsgesteuerten Subkapazität vorgesehen, wobei jedem Subschaltungsteil mittels Subeinstellspannungserzeugungsmitteln eine Subeinstellspannung zur Steuerung der Subkapazität eingegeben wird und die Subkapazitäten parallel angeordnet sind, um die Kapazität als Summe der Subkapazitäten bereitzustellen.A Such circuitry, of which the present invention also starts in the preamble of claim 1, is known from US 2002/0014925 A1 known. In this known circuit arrangement is a plurality from "subcircuit parts" to the respective provision a voltage-controlled sub-capacitance, each sub-circuit part Subeinstellspannung by means Subeinstellspannungserzeugungsmitteln for controlling the sub-capacity is entered and the subcapacities are arranged in parallel, about the capacity as sum of subcapacities provide.
  • Jeder Subschaltungsteil ist hierbei als eine Reihenschaltung aus zwei nicht näher beschriebenen Varactoren ("P/N junction type varactor" oder "MOS-type varactor") ausgebildet.Everyone Subcircuit part is here as a series circuit of two not closer described varactors ("P / N junction type varactor "or" MOS-type varactor ") is formed.
  • Durch die Parallelanordnung einer Mehrzahl von Subschaltungsteilen zur Bereitstellung einer durch eine Summation sich ergebenden Gesamtkapazität können die einzelnen Subkapazitätsverläufe (Kapazität in Abhängigkeit von der Signalspannung) versetzt zueinander vorgesehen werden, so dass der Verlauf der Gesamtkapazität linearisiert ist.By the parallel arrangement of a plurality of subcircuit parts for providing a total capacity resulting from a summation, the individual subcapacity profiles (capacitance as a function of the signal voltage) can be determined. can be provided offset to one another, so that the course of the total capacity is linearized.
  • Außerdem ergibt sich ein relativ flacher Verlauf der Kapazität in Abhängigkeit von der Einstellspannung (wie auch in Abhängigkeit von der Signalspannung). Es ist daher vorteilhaft ein großer Einstellspannungsbereich tatsächlich nutzbar. Bei Einsatz der Kapazität in einem Oszillator reagiert dieser z. B. weniger sensitiv auf Störungen. It also gives a relatively flat course of the capacitance as a function of the setting voltage (as well as depending from the signal voltage). It is therefore advantageous a large Einstellspannungsbereich indeed available. When using the capacity in an oscillator this z. B. less sensitive to interference.
  • Dies wird anhand der 3 , 4 und 5 Dies wird anhand der 3 , 4 und 5 Dies wird anhand der 3 , 4 und 5 Dies wird anhand der 3 , 4 und 5 Dies wird anhand der 3 , 4 und 5 Dies wird anhand der 3 , 4 und 5 veranschaulicht, die jeweils ein Schaltungsteil CV zur Bereitstellung einer spannungsgesteuerten Kapazität zeigen, bei welchem die Vorteile von MOS-Varactoren (hoher Qualitätsfaktor, keine Vorwärtsströme etc.) beibehalten werden, wobei gleichzeitig eine Kapazität-Spannung-Charakteristik mit verbesserter Linearität bzw. vergrößerten nutzbaren Einstellbereich erhalten wird. illustrates, each showing a circuit part CV for providing a voltage-controlled capacitance, in which the advantages of MOS varactors (high quality factor, no forward currents, etc.) are retained, while at the same time a capacitance-voltage characteristic with improved linearity or increased usable setting range is obtained. This is based on the This is based on the 3 3 . . 4 4th and other 5 5 1, each showing a voltage control capacitance-providing circuit part CV in which the advantages of MOS varactors (high quality factor, no forward currents, etc.) are maintained, while having a capacitance-voltage characteristic with improved linearity is obtained. 1, each showing a voltage control capacitance-providing circuit part CV in which the advantages of MOS varactors (high quality factor, no forward currents, etc.) are maintained, while having a capacitance-voltage characteristic with improved linearity is obtained.
  • Zur Erzielung der verbesserten Charakteristik werden mehrere (kleinere) MOS-Varactoren als "Subschaltungsteile" zur Bereitstellung jeweiliger "Subkapazitäten" in einer Parallelanordnung verwendet. Die einzelnen MOS-FETs werden mit verschiedenen "Subeinstellspannungen" beaufschlagt. Diese Ansteuerung erfolgt in einer Weise, bei der die Kleinsignalkapazitäten jedes Varactors bei Veränderung der Signalspannung (zwischen den Kapazitätsanschlüssen) "nacheinander erscheinen".to Obtaining the improved characteristic will result in several (smaller) MOS varactors as "subcircuits" for provision respective "subcapacities" in a parallel arrangement used. The individual MOS-FETs are subjected to different "Subeinstellspannungen". This control is done in a way in which the small signal capacities of each Varactors at change of Signal voltage (between the capacity connections) "appear one after the other".
  • In 3 links oben ist nochmals ein FET dargestellt, bei welchem die Kapaztiätsanschlüsse durch das Gate und das Substrat gebildet sind und die miteinander verbundenen Source- und Drainanschlüsse zur Eingabe einer Einstellspannung Vt dienen, mit welcher die bereitgestellte Kapazität eingestellt werden kann. Die sich ergebende Kapazität ist durch die in 3 unten fett durchgezogene Linie CV0 gegeben (für Vt = 0V). In 3 On the top left is again shown a FET in which the capacitance terminals are formed by the gate and the substrate and the interconnected source and drain terminals serve to input a tuning voltage Vt with which the provided capacitance can be adjusted. The resulting capacity is determined by the in 3 given in bold bold line CV0 below (for Vt = 0V). In 3 links oben ist nochmals ein FET dargestellt, bei welchem die Kapaztiätsanschlüsse durch das Gate und das Substrat gebildet sind und die miteinander verbundenen Source- und Drainanschlüsse zur Eingabe einer Einstellspannung Vt dienen, mit welcher die bereitgestellte Kapazität eingestellt werden kann. Die sich ergebende Kapazität ist durch die in 3 unten fett durchgezogene Linie CV0 gegeben (für Vt = 0V). In 3 On the top left is again shown a FET in which the capacitance terminals are formed by the gate and the substrate and the interconnected source and drain terminals serve to input a tuning voltage Vt with which the provided capacitance can be adjusted. The resulting capacity is determined by the in 3 given in bold bold line CV0 below (for Vt = 0V). In 3 links oben ist nochmals ein FET dargestellt, bei welchem die Kapaztiätsanschlüsse durch das Gate und das Substrat gebildet sind und die miteinander verbundenen Source- und Drainanschlüsse zur Eingabe einer Einstellspannung Vt dienen, mit welcher die bereitgestellte Kapazität eingestellt werden kann. Die sich ergebende Kapazität ist durch die in 3 unten fett durchgezogene Linie CV0 gegeben (für Vt = 0V). In 3 On the top left is again shown a FET in which the capacitance terminals are formed by the gate and the substrate and the interconnected source and drain terminals serve to input a tuning voltage Vt with which the provided capacitance can be adjusted. The resulting capacity is determined by the in 3 given in bold bold line CV0 below (for Vt = 0V). In 3 links oben ist nochmals ein FET dargestellt, bei welchem die Kapaztiätsanschlüsse durch das Gate und das Substrat gebildet sind und die miteinander verbundenen Source- und Drainanschlüsse zur Eingabe einer Einstellspannung Vt dienen, mit welcher die bereitgestellte Kapazität eingestellt werden kann. Die sich ergebende Kapazität ist durch die in 3 unten fett durchgezogene Linie CV0 gegeben (für Vt = 0V). In 3 On the top left is again shown a FET in which the capacitance terminals are formed by the gate and the substrate and the interconnected source and drain terminals serve to input a tuning voltage Vt with which the provided capacitance can be adjusted. The resulting capacity is determined by the in 3 given in bold bold line CV0 below (for Vt = 0V). In 3 links oben ist nochmals ein FET dargestellt, bei welchem die Kapaztiätsanschlüsse durch das Gate und das Substrat gebildet sind und die miteinander verbundenen Source- und Drainanschlüsse zur Eingabe einer Einstellspannung Vt dienen, mit welcher die bereitgestellte Kapazität eingestellt werden kann. Die sich ergebende Kapazität ist durch die in 3 unten fett durchgezogene Linie CV0 gegeben (für Vt = 0V). In 3 On the top left is again shown a FET in which the capacitance terminals are formed by the gate and the substrate and the interconnected source and drain terminals serve to input a tuning voltage Vt with which the provided capacitance can be adjusted. The resulting capacity is determined by the in 3 given in bold bold line CV0 below (for Vt = 0V). In 3 links oben ist nochmals ein FET dargestellt, bei welchem die Kapaztiätsanschlüsse durch das Gate und das Substrat gebildet sind und die miteinander verbundenen Source- und Drainanschlüsse zur Eingabe einer Einstellspannung Vt dienen, mit welcher die bereitgestellte Kapazität eingestellt werden kann. Die sich ergebende Kapazität ist durch die in 3 unten fett durchgezogene Linie CV0 gegeben (für Vt = 0V). In 3 On the top left is again shown a FET in which the capacitance terminals are formed by the gate and the substrate and the interconnected source and drain terminals serve to input a tuning voltage Vt with which the provided capacitance can be adjusted. The resulting capacity is determined by the in 3 given in bold bold line CV0 below (for Vt = 0V). In 3 links oben ist nochmals ein FET dargestellt, bei welchem die Kapaztiätsanschlüsse durch das Gate und das Substrat gebildet sind und die miteinander verbundenen Source- und Drainanschlüsse zur Eingabe einer Einstellspannung Vt dienen, mit welcher die bereitgestellte Kapazität eingestellt werden kann. Die sich ergebende Kapazität ist durch die in 3 unten fett durchgezogene Linie CV0 gegeben (für Vt = 0V). In 3 On the top left is again shown a FET in which the capacitance terminals are formed by the gate and the substrate and the interconnected source and drain terminals serve to input a tuning voltage Vt with which the provided capacitance can be adjusted. The resulting capacity is determined by the in 3 given in bold bold line CV0 below (for Vt = 0V). In 3 links oben ist nochmals ein FET dargestellt, bei welchem die Kapaztiätsanschlüsse durch das Gate und das Substrat gebildet sind und die miteinander verbundenen Source- und Drainanschlüsse zur Eingabe einer Einstellspannung Vt dienen, mit welcher die bereitgestellte Kapazität eingestellt werden kann. Die sich ergebende Kapazität ist durch die in 3 unten fett durchgezogene Linie CV0 gegeben (für Vt = 0V). In 3 On the top left is again shown a FET in which the capacitance terminals are formed by the gate and the substrate and the interconnected source and drain terminals serve to input a tuning voltage Vt with which the provided capacitance can be adjusted. The resulting capacity is determined by the in 3 given in bold bold line CV0 below (for Vt = 0V). In 3 links oben ist nochmals ein FET dargestellt, bei welchem die Kapaztiätsanschlüsse durch das Gate und das Substrat gebildet sind und die miteinander verbundenen Source- und Drainanschlüsse zur Eingabe einer Einstellspannung Vt dienen, mit welcher die bereitgestellte Kapazität eingestellt werden kann. Die sich ergebende Kapazität ist durch die in 3 unten fett durchgezogene Linie CV0 gegeben (für Vt = 0V). In 3 On the top left is again shown a FET in which the capacitance terminals are formed by the gate and the substrate and the interconnected source and drain terminals serve to input a tuning voltage Vt with which the provided capacitance can be adjusted. The resulting capacity is determined by the in 3 given in bold bold line CV0 below (for Vt = 0V).
  • In 3 In 3 rechts oben ist ein Schaltungsteil dargestellt, bei welchem drei FETs parallel angeordnet sind, die jeweils eine Subkapazität CV1, CV2 und CV3 bereitstellen, die sich an den beiden Kapazitätsanschlüssen zu einer Gesamtkapazität CV1 + CV2 + CV3 aufsummieren. A circuit part is shown at the top right in which three FETs are arranged in parallel, each providing a subcapacitance CV1, CV2 and CV3, which add up to a total capacitance CV1 + CV2 + CV3 at the two capacitance connections. Die beiden Kapazitätsanschlüsse sind bei diesem Schaltungsteil einerseits durch die miteinander verbundenen Gates und andererseits durch das Halbleitersubstrat gebildet. In this circuit part, the two capacitance connections are formed on the one hand by the interconnected gates and on the other hand by the semiconductor substrate. Die Subeinstellspannungen werden zwischen dem Substrat und den einzelnen Source-Drain-Anschlüssen angelegt und sind voneinander verschieden. The sub-setting voltages are applied between the substrate and the individual source-drain terminals and are different from one another. In der dargestellten Situation besitzen die Subeinstellspannungen Werte von Vt, Vt + V1, Vt + V2. In the illustrated situation, the sub-set voltages have values ​​of Vt, Vt + V1, Vt + V2. Dieser Versatz der Subeinstellspannungen führt zu einem Versatz der einzelnen Subkapazitäten in der Darstellung der Abhängigkeit der Kapazität von der Gatespannung, wie dies in This offset of the sub-setting voltages leads to an offset of the individual sub-capacitances in the representation of the dependence of the capacitance on the gate voltage, as shown in FIG 3 3 unten gezeigt ist. shown below. Die dünn durchgezogenen Kurven CV1, CV2 und CV3 geben die Verläufe der einzelnen Subkapazitäten wieder, deren Summe durch die fett gestrichelte Kurve wiedergegeben wird. The thin solid curves CV1, CV2 and CV3 show the courses of the individual sub-capacitances, the sum of which is shown by the bold dashed curve. Da die einzelnen Subkapazitäten jeweils um eine Offsetspannung (V1', V2') gegeneinander versetzt sind, zeigt die bereitgestellte Gesamtkapazität einen etwa gestuften Verlauf in Abhängigkeit von der Gatespannung Vgate. Since the individual sub-capacitances are each offset from one another by an offset voltage (V1 ', V2'), the total capacitance provided shows an approximately stepped profile as a function of the gate voltage Vgate. Da die Anzahl der verwendeten Subschaltungsteile (MOS-Varactoren) theoretisch beliebig groß vorgesehen werden kann, kann ein nahezu geradliniger Verlauf der Gesamtkapazität erzielt werden. Since the number of subcircuit parts (MOS varactors) used can theoretically be provided as large as desired, an almost straight course of the total capacitance can be achieved. In In 3 3 The top right shows a circuit part in which three FETs are arranged in parallel, each of which provides a sub-capacitance CV1, CV2 and CV3 which accumulate at the two capacitance terminals to a total capacitance CV1 + CV2 + CV3. The top right shows a circuit part in which three FETs are arranged in parallel, each of which provides a sub-capacitance CV1, CV2 and CV3 which accumulate at the two capacitance terminals to a total capacitance CV1 + CV2 + CV3. The two capacitance terminals are formed in this circuit part on the one hand by the interconnected gates and on the other hand by the semiconductor substrate. The two capacitance terminals are formed in this circuit part on the one hand by the interconnected gates and on the other hand by the semiconductor substrate. The sub-adjustment voltages are applied between the substrate and the individual source-drain terminals and are different from each other. The sub-adjustment voltages are applied between the substrate and the individual source-drain terminals and are different from each other. In the illustrated situation, the sub-adjustment voltages have values of Vt, Vt + V1, Vt + V2. In the illustrated situation, the sub-adjustment voltages have values ​​of Vt, Vt + V1, Vt + V2. This offset of the sub-adjustment voltages leads to an offset of the individual subcapacities in the representation of the dependence of the capacitance on the gate voltage, as described in US Pat This offset of the sub-adjustment voltages leads to an offset of the individual subcapacities in the representation of the dependence of the capacitance on the gate voltage, as described in US Pat 3 3 shown below. shown below. The thin solid curves CV1, CV2 and CV3 show the curves of the individual subcapacities, the sum of which is represented by the bold dashed curve. The thin solid curves CV1, CV2 and CV3 show the curves of the individual subcapacities, the sum of which is represented by the bold dashed curve. Since the individual subcapacities are offset from each other by an offset voltage (V1 ', V2'), the total capacitance provided exhibits an approximately stepped course as a function of the gate voltage Vgate. Since the individual subcapacities are offset from each other by an offset voltage (V1 ', V2'), the total capacitance provided exhibits an approximately stepped course as a function of the gate voltage Vgate. Since the number of subcircuit parts used (MOS varactors) theoretically can be arbitrarily large, a nearly linear course of the total capacity can be achieved. Since the number of subcircuit parts used (MOS varactors) theoretically can be arbitrarily large, a nearly linear course of the total capacity can be achieved.
  • Die Kurve CV0 kann als Vergleichsbeispiel betrachtet werden. Wenn derselbe Kapazitätsbereich erzielt werden soll, so sind die einzelnen Subkapazitäten CV1, CV2, CV3 jeweils um einen Faktor 3 kleiner als die Vergleichskapazität CV0 zu dimensionieren, so dass die Additon der Subkapazitäten zu der gleichen Gesamtkapazität führt. Der Unterschied besteht dann im Wesentlichen darin, dass die Steigung für die Parallelanordnung der einzelnen Varactoren geringer ist und nahezu linear über einen großen Einstellbereich ist.The Curve CV0 can be considered as a comparative example. If the same Capacity range achieved is to be, so are the individual subcapacities CV1, CV2, CV3 each to size a factor 3 smaller than the comparison capacity CV0, so that the additon of subcapacities to the same total capacity leads. The difference is then essentially that the slope for the parallel arrangement of individual varactors is less and almost linear over a huge Adjustment range is.
  • Eine Möglichkeit zur Erzeugung des Spannungsoffsets ist es, die Schwellspannung Vth durch Ändern des Substratpotenzials des FET zu verändern, so dass die Inversion bei kleineren oder größeren Gatespannungen stattfindet. Die praktisch verwendbaren Spannungsoffsets zwischen den einzelnen Varactoren sind jedoch durch die Vorwärtspolung der Source/Drain-Substrat-Diode begrenzt.A possibility to generate the voltage offset, it is the threshold voltage Vth by changing the substrate potential of the FET to change, so that the inversion at smaller or larger gate voltages takes place. The practically usable voltage offsets between However, the individual varactors are by the forward polarity of the Limited source / drain-substrate diode.
  • Eine im Allgemeinen bessere Möglichkeit zur Erzielung dieser Spannungsoffsets zwischen den einzelnen Varactoren ist es, jeden Varactor mit einer unterschiedlichen Spannung am Source-Drain-Anschluss oder Gateanschluss einzustellen, so dass die Inversionsbereiche nacheinander für die einzelnen Varactoren erreicht werden, wenn die Signalspannung (zwischen den Kapaztiätsanschlüssen) steigt. A generally better option to achieve these voltage offsets between the individual varactors is it, every varactor with a different voltage at the source-drain connection or gate connection, so that the inversion areas one after the other for the individual varactors are reached when the signal voltage (between the capacity connections) increases.
  • 4 . . zeigt ein Schaltungsteil zur Bereitstellung einer spannungsgesteuerten Kapazität, bei welchem mehrere Subschaltungsteile T1, T2; shows a circuit part for providing a voltage-controlled capacitance, in which a plurality of subcircuit parts T1, T2; T3, T4; T3, T4; T5, T6... zur Addition jeweiliger Subkapazitäten parallel angeordnet sind. T5, T6 ... are arranged in parallel to add the respective sub-capacities. Jede Subkapazität wird hierbei in herkömmlicher Art und Weise durch die Reihenschaltung von zwei NMOST-Varactoren (z. B. T1 und T2) gebildet, die hier als "Subschaltungsteilhälften" bezeichnet werden. Each sub-capacitance is formed in a conventional manner by connecting two NMOST varactors in series (e.g. T1 and T2), which are referred to here as "sub-circuit halves". Wie aus der Figur ersichtlich bilden die Gates der Transistoren T1, T3, T5... den einen Kapazitätsanschluss Ka, wohingegen die Gates der Transistoren T2, T4, T6... den anderen Kapazitätsanschluss Kb bilden. As can be seen from the figure, the gates of transistors T1, T3, T5 ... form one capacitance connection Ka, whereas the gates of transistors T2, T4, T6 ... form the other capacitance connection Kb. Als Subeinstellspannungen dienen Spannungen, die zwischen dem Versorgungspotenzial Vss und mehreren Abgriffen an einem Spannungsteiler vorliegen und den Source-Drain-Anschlüssen der Transistorpaare T1, T2; The sub-setting voltages are voltages that are present between the supply potential Vss and several taps on a voltage divider and the source-drain terminals of the transistor pairs T1, T2; T3, T4; T3, T4; T5, T6... zugeführt werden. T5, T6 ... are supplied. Der aus zwei Stromquellen und einer der Anzahl von Transistorpaaren entsprechenden Anzahl von Widerstandsbahnabgriffen (zur Realisierung identischer Widerstände) gebildete Spannungsteiler stellt somit eine Subeinstellspannungserzeugungeinrichtung dar, welche die einzelnen Subeinstellspannungen basierend auf einer eingegebenen Einstellspannung Vtune erzeugt. The voltage divider formed from two current sources and a number of resistor track taps corresponding to the number of transistor pairs (for realizing identical resistors) thus represents a sub-setting voltage generating device which generates the individual sub-setting voltages based on an input setting voltage Vtune. Die Einstellspannung Vtune legt wie dargestellt eines der abgegriffenen Potenziale fest. The setting voltage Vtune defines one of the tapped potentials as shown. Die Widerstände R haben keine nachteilige Wirkung auf den Qualitätsfaktor der bereitgestellten Kapazität, da diese nicht im differenziellen Signalweg zwischen den Kapazitätsanschlüssen Ka, Kb (Signale osc_n, osc_p) liegen. The resistors R have no adverse effect on the quality factor of the capacitance provided, since they are not located in the differential signal path between the capacitance connections Ka, Kb (signals osc_n, osc_p). 4 4th , shows a circuit part for providing a voltage-controlled capacitance, in which a plurality of subcircuit parts T1, T2; , shows a circuit part for providing a voltage-controlled capacitance, in which a plurality of subcircuit parts T1, T2; T3, T4; T3, T4; T5, T6 ... are arranged in parallel for the addition of respective subcapacities. T5, T6 ... are arranged in parallel for the addition of respective subcapacities. Each sub-capacitance is hereby conventionally formed by the series connection of two NMOST varactors (eg T1 and T2), referred to herein as "subcircuit sub-branches". Each sub-capacitance is here by conventionally formed by the series connection of two NMOST varactors (eg T1 and T2), referred to in as "subcircuit sub-branches". As can be seen from the figure, the gates of the transistors T1, T3, T5 ... form one capacitance terminal Ka, whereas the gates of the transistors T2, T4, T6 ... form the other capacitance terminal Kb. As Subeinstellspannungen serve voltages that exist between the supply potential Vss and multiple taps on a voltage divider and the source-drain-on conclusions of transistor pairs T1, T2; As can be seen from the figure, the gates of the transistors T1, T3, T5 ... form one capacitance terminal Ka, whereas the gates of the transistors T2, T4, T6 ... form the other capacitance terminal Kb. As sub-setting voltages serve voltages that exist between the supply potential Vss and multiple taps on a voltage divider and the source-drain-on conclusions of transistor pairs T1, T2; T3, T4; T3, T4; T5, T6 ... are supplied. T5, T6 ... are supplied. The voltage divider formed of two current sources and one of the number of transistor pairs corresponding to the number of resistor track taps (to realize identical resistors) thus constitutes a sub-setting voltage generator which generates the individual sub-voltage settings based on an inputted tuning voltage V tune. The voltage divider formed of two current sources and one of the number of transistor pairs corresponding to the number of resistor track taps (to realize identical resistors) thus constitutes a sub-setting voltage generator which generates the individual sub-voltage settings based on an inputted tuning voltage V tune. The set voltage Vtune defines one of the tapped potentials as shown. The set voltage Vtune defines one of the tapped potentials as shown. The resistors R have no adverse effect on the quality factor of the provided capacitance, since they are not in the differential signal path between the capacitance terminals Ka, Kb (signals osc_n, osc_p). The resistors R have no adverse effect on the quality factor of the provided capacitance, since they are not in the differential signal path between the capacitance terminals Ka, Kb (signals osc_n, osc_p).
  • Ein Vorteil der Verwendung von zwei Stromquellen anstatt einer Stromquelle liegt darin, dass der Stromfluss ausschließlich durch die Stromquellen definiert wird und nicht durch die eingegebene Einstellspannung Vtune beeinflusst wird. Diese Stromquellen können mit temperaturabhängigen Eigenschaften derart ausgebildet werden, dass eine Variation der Schwellspannung Vth und der Widerstände R kompensiert werden kann.One Advantage of using two power sources instead of one power source lies in the fact that the current flow only through the power sources is defined and not by the entered adjustment voltage Vtune is affected. These power sources can with temperature-dependent properties such be formed such that a variation of the threshold voltage Vth and the resistances R can be compensated.
  • Der dargestellte Schaltungsteil eignet sich z. B. zur Realisierung des in 1 verwendeten Varactors CV. The circuit part shown is suitable for. B. for the realization of in 1 used Varactors CV. Der dargestellte Schaltungsteil eignet sich z. B. zur Realisierung des in 1 verwendeten Varactors CV. The circuit part shown is suitable for. B. for the realization of in 1 used Varactors CV. Der dargestellte Schaltungsteil eignet sich z. B. zur Realisierung des in 1 verwendeten Varactors CV. The circuit part shown is suitable for. B. for the realization of in 1 used Varactors CV. Der dargestellte Schaltungsteil eignet sich z. B. zur Realisierung des in 1 verwendeten Varactors CV. The circuit part shown is suitable for. B. for the realization of in 1 used Varactors CV. Der dargestellte Schaltungsteil eignet sich z. B. zur Realisierung des in 1 verwendeten Varactors CV. The circuit part shown is suitable for. B. for the realization of in 1 used Varactors CV.
  • 5 zeigt ein weiteres Schaltungsteil, bei welchem im Unterschied zu der Ausführungsform gemäß 4 vorgesehen ist, dass die an die Source-Drain-Anschlüsse der Transistorpaare angelegten Subeinstellpotenziale durch die Spannungsteileranordnung fest vorgegeben sind. Die Einstellung der Kapazität erfolgt in hier nicht dargestellter Weise dadurch, dass das DC-Potenzial des Signals osc_n, osc_p verschoben wird. Bei Verwendung des Schaltungsteils als Varactor CV von 1 5 zeigt ein weiteres Schaltungsteil, bei welchem im Unterschied zu der Ausführungsform gemäß 4 vorgesehen ist, dass die an die Source-Drain-Anschlüsse der Transistorpaare angelegten Subeinstellpotenziale durch die Spannungsteileranordnung fest vorgegeben sind. Die Einstellung der Kapazität erfolgt in hier nicht dargestellter Weise dadurch, dass das DC-Potenzial des Signals osc_n, osc_p verschoben wird. Bei Verwendung des Schaltungsteils als Varactor CV von 1 5 zeigt ein weiteres Schaltungsteil, bei welchem im Unterschied zu der Ausführungsform gemäß 4 vorgesehen ist, dass die an die Source-Drain-Anschlüsse der Transistorpaare angelegten Subeinstellpotenziale durch die Spannungsteileranordnung fest vorgegeben sind. Die Einstellung der Kapazität erfolgt in hier nicht dargestellter Weise dadurch, dass das DC-Potenzial des Signals osc_n, osc_p verschoben wird. Bei Verwendung des Schaltungsteils als Varactor CV von 1 5 zeigt ein weiteres Schaltungsteil, bei welchem im Unterschied zu der Ausführungsform gemäß 4 vorgesehen ist, dass die an die Source-Drain-Anschlüsse der Transistorpaare angelegten Subeinstellpotenziale durch die Spannungsteileranordnung fest vorgegeben sind. Die Einstellung der Kapazität erfolgt in hier nicht dargestellter Weise dadurch, dass das DC-Potenzial des Signals osc_n, osc_p verschoben wird. Bei Verwendung des Schaltungsteils als Varactor CV von 1 5 zeigt ein weiteres Schaltungsteil, bei welchem im Unterschied zu der Ausführungsform gemäß 4 vorgesehen ist, dass die an die Source-Drain-Anschlüsse der Transistorpaare angelegten Subeinstellpotenziale durch die Spannungsteileranordnung fest vorgegeben sind. Die Einstellung der Kapazität erfolgt in hier nicht dargestellter Weise dadurch, dass das DC-Potenzial des Signals osc_n, osc_p verschoben wird. Bei Verwendung des Schaltungsteils als Varactor CV von 1 wird also das "common mode"-Potenzial des LC-Resonators variiert. the "common mode" potential of the LC resonator is thus varied. Diese Ausführungsform besitzt den Vorteil, dass die Einstellspannung Vtune nicht durch ein Rauschen von Stromquellen beeinträchtigt wird, was wiederum das Phasenrauschen reduziert. This embodiment has the advantage that the setting voltage Vtune is not affected by noise from current sources, which in turn reduces the phase noise. 5 5 shows a further circuit part, in which, in contrast to the embodiment according to shows a further circuit part, in which, in contrast to the embodiment according to 4 4th it is provided that the Subeinstellpotenziale applied to the source-drain terminals of the transistor pairs are fixed by the voltage divider arrangement. it is provided that the sub-setting potentials applied to the source-drain terminals of the transistor pairs are fixed by the voltage divider arrangement. The adjustment of the capacitance takes place in a manner not shown here by shifting the DC potential of the signal osc_n, osc_p. The adjustment of the capacitance takes place in a manner not shown here by shifting the DC potential of the signal osc_n, osc_p. When using the circuit part as Varactor CV of When using the circuit part as Varactor CV of 1 1 Thus, the "common mode" potential of the LC resonator is varied. Thus, the "common mode" potential of the LC resonator is varied. This embodiment has the advantage that the tuning voltage Vtune is not affected by noise from current sources, which in turn reduces the phase noise. This embodiment has the advantage that the tuning voltage Vtune is not affected by noise from current sources, which in turn reduces the phase noise.
  • Es ist eine Aufgabe der vorliegenden Erfindung, eine weitere schaltungstechnische Realisierung einer integrierten Schaltungsanordnung mit einem Schaltungsteil der vorstehend erwähnten Art zur Bereitstellung einer einstellbaren Kapazität mit großer Linearität anzugeben.It It is an object of the present invention to provide a further circuitry Realization of an integrated circuit arrangement with a circuit part the aforementioned To specify type of providing an adjustable capacity with high linearity.
  • Diese Aufgabe wird gelöst durch eine integrierte Schaltungsanordnung mit den Merkmalen des Anspruchs 1. Die abhängigen Ansprüche betreffen vorteilhafte Weiterbildungen der Erfindung.These Task is solved by an integrated circuit arrangement having the features of the claim 1. The dependent ones claims relate to advantageous developments of the invention.
  • Bei der erfindungsgemäßen Schaltungsanordnung ist wesentlich, dass die Subschaltungsteile jeweils als Reihenschaltung von zwei FETs gebildet sind, deren Gates über einen leitenden Verbindungsbereich miteinander verbunden sind und den Subeinstellanschluss bilden, wobei bei jedem der beiden FETs jeweils der Source-Anschluss mit dem Drain-Anschluss verbunden ist und jeder der beiden Subkapazitätanschlüsse durch einen der beiden verbundenen Source-/Drain-Anschlüsse gebildet wird.in the circuit arrangement according to the invention is essential that the subcircuit parts each as a series circuit are formed by two FETs whose gates have a conductive connection region connected to each other and form the Subeinstellanschluss, wherein in each of the two FETs, respectively, the source terminal with connected to the drain terminal and each of the two sub-capacitance terminals one of the two connected source / drain terminals is formed becomes.
  • In einer Ausführungsform, bei welcher der Verlauf der Subkapazität in Abhängigkeit von einer zwischen den Subkapazitätsanschlüssen angelegten Spannung eine etwa rampenförmige Form mit flachen Verlaufsabschnitten vor und hinter einem linearen Anstieg (Rampe) besitzt, können die Subeinstellspannungen derart erzeugt werden, dass mit sich verändernder Signalspannung die einzelnen Subkapazitätsrampen im Wesentlichen nacheinander durchlaufen werden, d. h. dass bei Erreichen eines Rampenendes für einen Subschaltungsteil eine weitere Veränderung der Signalspannung zum Durchlaufen eines Rampenbeginns eines anderen Subschaltungsteils führt. Auf diese Weise werden bei Veränderung der Signalspannung die einzelnen Subkapazitäten sukzessive zur Bildung der Kapazität (Gesamtkapazität) hinzuaddiert. Falls die einzelnen Subkapazitätsverläufe für sich jeweils mehr oder weniger nichtlinear sind, so spielt dies für die Linearität der bereitgestellten Gesamtkapazität mit zunehmender Anzahl von Subschaltungsteilen eine immer kleinere Rolle. Wenngleich der Gesamtkapazitätsverlauf in diesem Fall eine gewisse Welligkeit besitzen kann, so ergibt sich über den gesamten Einstellungsbereich betrachtet dennoch im Mittel ein hohes Maß an Linearität (ohne besonders steile Flanken).In an embodiment, in which the course of the sub-capacity as a function of one between the subcapacitance terminals applied voltage an approximately ramp-shaped Shape with flat segments in front of and behind a linear one Rise (ramp) possesses Subeinstellspannungen be generated so that with changing Signal voltage through the individual Subkapazitätsrampen essentially successively be, d. H. that upon reaching a ramp end for a Subcircuit part a further change in the signal voltage for traversing a ramp start of another subcircuit part leads. That way, when you change the signal voltage, the individual subcapacities successively to the formation the capacity (total capacity) added. If the individual Subkapazitätsverläufe for each are more or less nonlinear, so this is for the linearity of the provided total capacity with increasing number of subcircuit parts an ever smaller Role. Although the total capacity curve in this case is a may have some ripple, it follows over the Nevertheless, the overall recruitment range is on average high Level of linearity (without especially steep flanks).
  • Die Subeinstellspannungserzeugungsmittel lassen sich in der Praxis schaltungstechnisch besonders einfach vorsehen, wenn eine bestimmte Änderung der Einstellspannung in Änderungen der Subeinstellspannungen resultieren soll, die einander gleich sind. Alternativ oder gleichzeitig lässt sich vorsehen, dass im Betrieb der Schaltungsanordnung die Subeinstellspannungen stets voneinander verschieden sind, beispielsweise eine arithmetische Reihe bilden, deren einzelne Werte bei einer Veränderung der Einstellspannung um gleiche Beträge verschoben werden oder deren gegenseitiger Abstand bei einer Änderung der Einstellspannung gleichmäßig (mit gleichem Betrag) verändert wird. Ebenfalls aus Gründen einer einfachen Implementierung der Subeinstellspannungerzeugungsmittel ist in einer Ausführungsform vorgesehen, dass die Subeinstellspannungen jeweils linear von der Einstellspannung abhängen.The Subeinstellspannungserzeugungsmittel can be in circuit technology in practice particularly easy to provide, if a certain change in the adjustment voltage in changes the Subeinstellspannungen should result, the same are. Alternatively or simultaneously, it can be provided that in Operation of the circuit, the Subeinstellspannungen always are different from each other, for example, an arithmetic Form their individual values with a change in the set voltage by equal amounts be moved or their mutual distance in case of a change the adjustment voltage evenly (with the same Amount) changed becomes. Also for reasons a simple implementation of the sub-setting voltage generating means is in one embodiment provided that the Subeinstellspannungen each linearly from the Suspend adjustment tension.
  • In einer bevorzugten Ausführungsform umfasst die Schaltungsanordnung wenigstens drei Subschaltungsteile. Es hat sich herausgestellt, dass mit dieser Anzahl von Sub schaltungsteilen bereits eine signifikante Verbesserung der Kapazitätscharakteristik erreicht wird. In vielen Anwendungsfällen sind vier bis acht Subschaltungsteile vollkommen ausreichend zur Erzielung der gewünschten Eigenschaften, insbesondere zur Erzielung eines großen Ausmaßes an Linearität der Kapazität. Prinzipiell ist es selbstverständlich nicht ausgeschlossen, noch mehr Subschaltungsteile (z. B. etwa 20) vorzusehen.In a preferred embodiment, the circuit arrangement comprises at least three sub circuit components. It has been found that with this number of subcircuit parts already a significant improvement in the capacitance characteristic is achieved. In many applications, four to eight subcircuits are quite sufficient to achieve the desired characteristics, particularly for achieving a high degree of linearity of capacitance. In principle, it is of course not excluded to provide even more subcircuit parts (eg about 20).
  • Im Hinblick auf eine schaltungstechnisch einfache Implementierung, eine über den gesamten Einstellbereich gleichmäßige Linearität sowie eine Vermeidung von negativen Wirkungen von Herstellungstoleranzen ist es bevorzugt, dass die Subschaltungsteile identisch aufgebaut sind.in the With regard to a structurally simple implementation, one over the entire adjustment range uniform linearity as well an avoidance of negative effects of manufacturing tolerances It is preferable that the subcircuit parts are constructed identically are.
  • Abhängig vom konkreten Anwendungsfall ist es selbstverständlich möglich, der gemäß der Erfindung bereitgestellten Kapazität weitere, in anderer Weise implementierte Kapazitäten seriell und/oder parallel hinzuzufügen. Depending on concrete application, it is of course possible, according to the invention provided capacity further, otherwise implemented capacities in series and / or in parallel add.
  • Wenngleich die Schaltungsanordnung prinzipiell in einer beliebigen Herstellungstechnologie realisierbar ist, so kommt hierfür insbesondere die CMOS-Technologie mit deren spezifischen Vorteilen in Betracht. Although the circuit arrangement in principle in any manufacturing technology is feasible, so comes this in particular the CMOS technology with its specific advantages in Consideration.
  • Zur Erzielung eines geringen ohmschen Widerstands im Bereich der Subkapazität ist es vorteilhaft, wenn wenigstens ein Subkapazitätsanschluss von einem metallischen oder einem stark dotierten Halbleiterbereich gebildet ist.to It is the achievement of a low ohmic resistance in the sub-capacity range advantageous if at least one Subkapazitätsanschluss of a metallic or a heavily doped semiconductor region is formed.
  • Wenn der Verbindungsbereich zwischen zwei identischen FETs als Anschluss zur Eingabe der Subeinstellspannung verwendet wird, so beeinflusst diese Eingabe ein über die Subkapazitätsanschlüsse laufendes Signal nicht oder wenigstens nur symmetrisch.If the connection area between two identical FETs as connection is used to input the Subeinstellspannung, so affects this Enter via the sub-capacity connections in progress Signal not or at least only symmetrical.
  • In einer Ausführungsform ist vorgesehen, dass wenigstens einer der Verbindungsbereiche zwischen den beiden Subschaltungsteilhälften mit den entsprechenden Verbindungsbereichen der anderen Subschaltungsteile leitend verbunden ist. Die Gesamtheit der miteinander verbundenen Verbindungsbereiche kann dann beispielsweise als Teil eines Signalpfads zwischen den beiden Kapazitätsanschlüssen dienen. Außerdem dient ein solcher Verbindungsbereich zur Eingabe der Subeinstellspannungen. Daher ist in einer Weiterbildung vorgesehen, dass das Potenzial der miteinander verbundenen Ver bindungsbereiche ein die Subeinstellspannung definierendes Potenzial ist und die miteinander verbundenen Verbindungsbereiche in einem Signalpfad zwischen dem ersten und dem zweiten Kapazitätsanschluss liegen.In an embodiment is provided that at least one of the connection areas between the two subcircuit part halves with the corresponding connection areas of the other subcircuit parts is conductively connected. The entirety of interconnected For example, link ranges may then be part of a signal path serve between the two capacity connections. Furthermore Such a connection area serves to input the sub-setting voltages. Therefore, in a continuing education is provided that the potential the interconnected Ver binding areas defining a Subeinstellspannung Potential is and the interconnected connection areas in a signal path between the first and second capacitance terminals lie.
  • Die Aussage, dass "ein Potenzial eine Spannung definiert", soll bedeuten, dass dieses Potenzial eines der beiden Potenziale ist, deren Differenz die betreffende Spannung ist.The Statement that "a Potential defines a tension ", that means that this potential of a of the two potentials whose difference is the voltage in question is.
  • Die bei der Erfindung verwendeten FETs stellen eine Struktur dar, deren Kapazität über eine Isolationsschicht oder eine Sperrschicht bereitgestellt wird. Eine Isolationsschicht bezeichnet hierbei eine Materialschicht, die unabhängig von den an dieser Schicht herrschenden Potenzialverhältnissen elektronisch isoliert, also beispielsweise eine Oxidschicht. Eine Sperrschicht bezeichnet demgegenüber eine Materialschicht, die wenigstens bei den im Betrieb der Schaltungsanordnung an dieser Schicht herrschenden Potenzialverhältnissen elektronisch isoliert, also beispielsweise ein in Sperrrichtung mit Spannung beaufschlagter pn-Übergang oder ein homogen dotierter Halbleiterbereich, der im Betrieb der Schaltungsanordnung eine geringe Ladungsträgerdichte besitzt.The FETs used in the invention represent a structure whose Capacity via an insulation layer or a barrier layer is provided. An isolation layer refers here to a layer of material that is independent of electronically isolated the potential conditions prevailing at this layer, So for example, an oxide layer. A barrier layer is called In contrast, a material layer, at least in the operation of the circuit arrangement electrically isolated at this layer prevailing potential conditions, So for example, a reverse biased with voltage pn junction or a homogeneously doped semiconductor region, which during operation of the circuit arrangement a low charge carrier density has.
  • Bei der Erfindung ist vorgesehen, dass eine "Subschaltungsteilhälfte" von einem FET gebildet ist, dessen Source-Anschluss mit dessen Drain-Anschluss verbunden ist. Die Verwendung einer FET-Struktur bei der Bereitstellung einer Subkapazität ist vor allem deshalb interessant, weil FETs zu den gegenwärtig besonders detailliert untersuchten und modellierten mikroelektronischen Komponenten zählen, so dass deren Verwendung im Hinblick auf die Auslegung der Schaltungsteileigenschaften vorteilhaft ist. Bei einem FET ist der Kanal üblicherweise vom Halbleitersubstrat selbst (oder einer davon verschieden dotierten Wanne) gebildet. Die Verbindung zwischen Source-Anschluss und Drain-Anschluss jedes FET besitzt den Vorteil, dass mit einem einzigen, für diese beiden Anschlüsse gemeinsamen Potenzial die Potenzialverhältnisse und somit für die Subkapazität maßgebliche Parameter sehr effektiv für die Einstellung der Subkapazität beeinflusst werden können.in According to the invention, a "subcircuit half" is formed by a FET whose Source terminal is connected to its drain terminal. The usage a FET structure in providing a sub-capacity is present It's all interesting because FETs are especially special at the moment detailed studied and modeled microelectronic components counting, so that their use in terms of the design of the circuit part properties is advantageous. In a FET, the channel is usually of the semiconductor substrate itself (or one of them differently doped tub) formed. The connection between source terminal and drain terminal of each FET has the advantage of having a single, for this two connections common potential, the potential conditions and thus the sub-capacity Parameter very effective for the sub-capacity setting can be influenced.
  • Die Subeinstellspannungerzeugungsmittel können eine stromdurchflossene Spannungsteileranordnung umfassen, an welcher mehrere Potenziale abgegriffen werden, die jeweils eine der Subeinstellspannungen definieren. Dies ist eine schaltungstechnisch besonders einfache Implementierung der Subeinstellspannungerzeugungsmittel.The Subeinstellspannungserzeugungsmittel can a current-carrying Voltage divider arrangement comprise, at which several potentials tapped which each define one of the sub-adjustment voltages. This is a particularly simple implementation in terms of circuitry the sub-adjustment voltage generating means.
  • Ebenfalls im Hinblick auf eine schaltungstechnisch einfache Implementierung ist in einer Weiterbildung vorgesehen, dass die Subeinstellspannungen jeweils definiert werden durch eines der abgegriffenen Potenziale und ein für die Subeinstellspannungen gemeinsames Potenzial. Hierbei kann das gemeinsame Potenzial unabhängig von der Einstellspannung vorgegeben sein, also beispielsweise ein konstantes Versorgungspotenzial oder Referenzpotenzial der Schaltungsanordnung darstellen.It is likewise provided with regard to a circuit-wise simple implementation that the sub-setting voltages are respectively defined by one of the tapped potentials and a potential common to the sub-setting voltages. In this case, the common potential can be predetermined independently of the setting voltage, that is, for example, a constant supply potential or Referenzpo represent potential of the circuit arrangement.
  • Da die zwischen den Kapazitätsanschlüssen anliegende Spannung (Signalspannung) die Subkapazitäten und somit die Gesamtkapazität beeinflusst, besteht die Möglichkeit, das gemeinsame Potenzial als DC-Anteil dieser Signalspannung vorzugeben. Bei einer solchen Ausführungsform kann durch Verändern dieses DC-Anteils dann die Einstellung der Kapazität realisiert werden.There the voltage applied between the capacity terminals Voltage (signal voltage) affects the subcapacities and thus the total capacity exists the possibility, to specify the common potential as DC component of this signal voltage. in such an embodiment can change by This DC component then realized the adjustment of the capacity become.
  • Wenn die Subeinstellspannungerzeugungsmittel eine stromdurchflossene Spannungsteileranordnung umfassen, so kann beispielsweise vorgesehen sein, dass durch die Einstellspannung eines der abgegriffenen Potenziale festgelegt wird. Dies bedeutet, dass bei konstantem Stromfluss durch die Spannungsteileranordnung eine Veränderung der Einstellspannung zu Veränderungen sämtlicher abgegriffener Potenziale führt, die einander gleich sind und der Einstellspannungsänderung entsprechen.If the Subeinstellspannungerzeugungsmittel a current-carrying Voltage divider arrangement include, for example, provided be that by the tuning voltage of one of the tapped potentials is determined. This means that at constant current flow through the voltage divider arrangement a change in the adjustment voltage to changes all tapped potentials, which are equal to each other and the Einstellspannungsänderung correspond.
  • Der Schaltungsteil kann mit großem Einstellbereich, großem Qualitätsfaktor und großer Linearität vorgesehen sein, so dass sich eine interessante Anwendung ergibt, wenn die Schaltungsanordnung ferner einen Oszillator umfasst, wobei die spannungsgesteuerte Kapazität eine die Oszillationsfrequenz des Oszillators definierende Komponente bildet, insbesondere den Kondensator eines LC-Schwingkreises bildet. Vorteilhaft können aufgrund der guten Leistungseigenschaften der bereitgestellten Kapazität Schwingkreise mit relativ hoher Oszillationsfrequenz bereitgestellt werden, beispielsweise mit Frequenzen von wenigstens etwa 1 GHz.Of the Circuit part can with large Adjustment range, large quality factor and big Linearity provided be, so that results in an interesting application, if the Circuitry further comprises an oscillator, wherein the voltage controlled capacity a component defining the oscillation frequency of the oscillator forms, in particular forms the capacitor of an LC resonant circuit. Can be advantageous due to the good performance characteristics of the provided capacitance resonant circuits be provided with a relatively high oscillation frequency, for example at frequencies of at least about 1 GHz.
  • Der in besonderer Weise aufgebaute Schaltungsteil zur Bereitstellung einer spannungsgesteuerten Kapazität eignet sich insbesondere zur Anwendung bei Oszillatorschaltungen, um deren Leistungseigenschaften zu verbessern. Die Erfindung ermöglicht die Auslegung von Oszillatoren mit großem Einstellbereich und/oder Oszillatoren mit geringem Jitter (wenig 1/f-Rauschen-Aufwärtswandlung).Of the specially constructed circuit part for the provision a voltage controlled capacitance is particularly suitable for use in oscillator circuits to their performance characteristics to improve. The invention allows the design of oscillators with a large adjustment range and / or Low jitter oscillators (little 1 / f noise up-conversion).
  • Die Erfindung wird nachfolgend anhand eines Ausführungsbeispiels mit Bezug auf die beigefügten Zeichnungen weiter beschrieben. Es stellen dar: The Invention will be described below with reference to an embodiment with reference to the attached Drawings further described. They show:
  • 1 ein Schaltbild einer integrierten Oszillatorschaltung, 1 a circuit diagram of an integrated oscillator circuit, 1 ein Schaltbild einer integrierten Oszillatorschaltung, 1 a circuit diagram of an integrated oscillator circuit, 1 ein Schaltbild einer integrierten Oszillatorschaltung, 1 a circuit diagram of an integrated oscillator circuit, 1 ein Schaltbild einer integrierten Oszillatorschaltung, 1 a circuit diagram of an integrated oscillator circuit,
  • 1a ein Detail aus 1 in einer Modifikation, 1a a detail from 1 in a modification, 1a ein Detail aus 1 in einer Modifikation, 1a a detail from 1 in a modification, 1a ein Detail aus 1 in einer Modifikation, 1a a detail from 1 in a modification, 1a ein Detail aus 1 in einer Modifikation, 1a a detail from 1 in a modification, 1a ein Detail aus 1 in einer Modifikation, 1a a detail from 1 in a modification, 1a ein Detail aus 1 in einer Modifikation, 1a a detail from 1 in a modification, 1a ein Detail aus 1 in einer Modifikation, 1a a detail from 1 in a modification, 1a ein Detail aus 1 in einer Modifikation, 1a a detail from 1 in a modification,
  • 2 eine Darstellung zur Erläuterung der Abhängigkeit der Kapazität zwischen dem Gate und dem Substrat eines FET in Abhängigkeit von der Gatespannung, 2 2 eine Darstellung zur Erläuterung der Abhängigkeit der Kapazität zwischen dem Gate und dem Substrat eines FET in Abhängigkeit von der Gatespannung, 2 2 eine Darstellung zur Erläuterung der Abhängigkeit der Kapazität zwischen dem Gate und dem Substrat eines FET in Abhängigkeit von der Gatespannung, 2 a representation for explaining the dependence of the capacitance between the gate and the substrate of a FET as a function of the gate voltage, a representation for explaining the dependence of the capacitance between the gate and the substrate of a FET as a function of the gate voltage,
  • 3 eine Darstellung zur Veranschaulichung einer nicht im Rahmen der Erfindung liegenden Schaltungsanordnung, 3 a representation for illustrating a non-inventive circuit arrangement, 3 eine Darstellung zur Veranschaulichung einer nicht im Rahmen der Erfindung liegenden Schaltungsanordnung, 3 a representation for illustrating a non-inventive circuit arrangement, 3 eine Darstellung zur Veranschaulichung einer nicht im Rahmen der Erfindung liegenden Schaltungsanordnung, 3 a representation for illustrating a non-inventive circuit arrangement, 3 eine Darstellung zur Veranschaulichung einer nicht im Rahmen der Erfindung liegenden Schaltungsanordnung, 3 a representation for illustrating a non-inventive circuit arrangement,
  • 4 ein Schaltbild eines weiteren nicht im Rahmen der Erfindung liegenden Schaltungsteils, 4 2 is a circuit diagram of a further circuit part not within the scope of the invention; 4 ein Schaltbild eines weiteren nicht im Rahmen der Erfindung liegenden Schaltungsteils, 4 2 is a circuit diagram of a further circuit part not within the scope of the invention; 4 ein Schaltbild eines weiteren nicht im Rahmen der Erfindung liegenden Schaltungsteils, 4 2 is a circuit diagram of a further circuit part not within the scope of the invention; 4 ein Schaltbild eines weiteren nicht im Rahmen der Erfindung liegenden Schaltungsteils, 4 2 is a circuit diagram of a further circuit part not within the scope of the invention;
  • 5 ein Schaltbild eines weiteren nicht im Rahmen der Erfindung liegenden Schaltungsteils, und 5 a circuit diagram of another not in the invention lying circuit part, and 5 ein Schaltbild eines weiteren nicht im Rahmen der Erfindung liegenden Schaltungsteils, und 5 a circuit diagram of another not in the invention lying circuit part, and 5 ein Schaltbild eines weiteren nicht im Rahmen der Erfindung liegenden Schaltungsteils, und 5 a circuit diagram of another not in the invention lying circuit part, and 5 ein Schaltbild eines weiteren nicht im Rahmen der Erfindung liegenden Schaltungsteils, und 5 a circuit diagram of another not in the invention lying circuit part, and
  • 6 ein Schaltbild eines Schaltungsteils gemäß einer Ausführungsform der Erfindung. 6 a circuit diagram of a circuit part according to an embodiment of the invention. 6 ein Schaltbild eines Schaltungsteils gemäß einer Ausführungsform der Erfindung. 6 a circuit diagram of a circuit part according to an embodiment of the invention. 6 ein Schaltbild eines Schaltungsteils gemäß einer Ausführungsform der Erfindung. 6 a circuit diagram of a circuit part according to an embodiment of the invention. 6 ein Schaltbild eines Schaltungsteils gemäß einer Ausführungsform der Erfindung. 6 a circuit diagram of a circuit part according to an embodiment of the invention.
  • 6 zeigt eine erfindungsgemäße Ausführungsform eines Schaltungsteils, bei welchem im Unterschied zu dem Schaltungsteil gemäß 4 die Kapazitätsanschlüsse Ka, Kb durch die Source-Drain-Anschlüsse der Transistoren gebildet werden und die Subeinstellspannungen an den paarweise miteinander verbundenen Gateanschlüssen der Transistoren angelegt werden. 6 shows an embodiment of a circuit part according to the invention, in which unlike the circuit part according to 4 6 zeigt eine erfindungsgemäße Ausführungsform eines Schaltungsteils, bei welchem im Unterschied zu dem Schaltungsteil gemäß 4 die Kapazitätsanschlüsse Ka, Kb durch die Source-Drain-Anschlüsse der Transistoren gebildet werden und die Subeinstellspannungen an den paarweise miteinander verbundenen Gateanschlüssen der Transistoren angelegt werden. 6 shows an embodiment of a circuit part according to the invention, in which unlike the circuit part according to 4 6 zeigt eine erfindungsgemäße Ausführungsform eines Schaltungsteils, bei welchem im Unterschied zu dem Schaltungsteil gemäß 4 die Kapazitätsanschlüsse Ka, Kb durch die Source-Drain-Anschlüsse der Transistoren gebildet werden und die Subeinstellspannungen an den paarweise miteinander verbundenen Gateanschlüssen der Transistoren angelegt werden. 6 shows an embodiment of a circuit part according to the invention, in which unlike the circuit part according to 4 6 zeigt eine erfindungsgemäße Ausführungsform eines Schaltungsteils, bei welchem im Unterschied zu dem Schaltungsteil gemäß 4 die Kapazitätsanschlüsse Ka, Kb durch die Source-Drain-Anschlüsse der Transistoren gebildet werden und die Subeinstellspannungen an den paarweise miteinander verbundenen Gateanschlüssen der Transistoren angelegt werden. 6 shows an embodiment of a circuit part according to the invention, in which unlike the circuit part according to 4 6 zeigt eine erfindungsgemäße Ausführungsform eines Schaltungsteils, bei welchem im Unterschied zu dem Schaltungsteil gemäß 4 die Kapazitätsanschlüsse Ka, Kb durch die Source-Drain-Anschlüsse der Transistoren gebildet werden und die Subeinstellspannungen an den paarweise miteinander verbundenen Gateanschlüssen der Transistoren angelegt werden. 6 shows an embodiment of a circuit part according to the invention, in which unlike the circuit part according to 4 6 zeigt eine erfindungsgemäße Ausführungsform eines Schaltungsteils, bei welchem im Unterschied zu dem Schaltungsteil gemäß 4 die Kapazitätsanschlüsse Ka, Kb durch die Source-Drain-Anschlüsse der Transistoren gebildet werden und die Subeinstellspannungen an den paarweise miteinander verbundenen Gateanschlüssen der Transistoren angelegt werden. 6 shows an embodiment of a circuit part according to the invention, in which unlike the circuit part according to 4 6 zeigt eine erfindungsgemäße Ausführungsform eines Schaltungsteils, bei welchem im Unterschied zu dem Schaltungsteil gemäß 4 die Kapazitätsanschlüsse Ka, Kb durch die Source-Drain-Anschlüsse der Transistoren gebildet werden und die Subeinstellspannungen an den paarweise miteinander verbundenen Gateanschlüssen der Transistoren angelegt werden. 6 shows an embodiment of a circuit part according to the invention, in which unlike the circuit part according to 4 the capacitance terminals Ka, Kb are formed by the source-drain terminals of the transistors and the sub-setting voltages are applied to the pair-connected gate terminals of the transistors. the capacitance terminals Ka, Kb are formed by the source-drain terminals of the transistors and the sub-setting voltages are applied to the pair-connected gate terminals of the transistors.
  • Wenngleich bei den beschriebenen Ausführungsformen NMOS-Transistoren eingesetzt werden, so ist dies lediglich im Hinblick auf gute Hochfrequenzeigenschaften bevorzugt. Although in the described embodiments NMOS transistors are used, this is only with regard to for good high frequency characteristics preferred.
  • Selbstverständlich können auch andere Feldeffekttransistortypen (z. B. MOS in Akumulation, SOI ("silicon-on-insulator") etc.) verwendet werden. Of course you can too other field effect transistor types (eg MOS in accumulation, SOI ("silicon-on-insulator") etc.) used become.

Claims (9)

  1. Integrierte Schaltungsanordnung, umfassend einen Schaltungsteil zur Bereitstellung einer Kapazität, wobei der Schaltungsteil einen ersten (Ka) und einen zweiten (Kb) Kapazitätsanschluss aufweist, zwischen denen die Kapazität bereitgestellt wird, wobei der Schaltungsteil eine Mehrzahl von Subschaltungsteilen (T1, T2; T3, T4; T5, T6...) umfasst, die jeweils eine spannungsgesteuerte Subkapazität bereitstellen, wobei jeder Subschaltungsteil einen ersten und einen zweiten Subkapazitätsanschluss aufweist, zwischen denen die Subkapazität bereitgestellt wird, wobei jeder Subschaltungsteil einen Subeinstellanschluss zum Anlegen einer Subeinstellspannung aufweist, mittels welcher die Subkapazität einstellbar ist, wobei die ersten Subkapazitätanschlüsse zur Bildung des ersten Kapazitätsanschlusses (Ka) und die zweiten Subkapazitätsanschlüsse zur Bildung des zweiten Kapazitätsanschlusses (Kb) miteinander verbunden sind, wobei der Schaltungsteil Subeinstellspannungerzeugungsmittel (R) zur Bereitstellung der Subeinstellspannungen in Abhängigkeit einer den Subeinstellspannungerzeugungsmitteln (R) einzugebenden Einstellspannung (Vtune) umfasst, dadurch gekennzeichnet, dass die Subschaltungsteile (T1, T2; T3, T4; T5, T6...) jeweils als Reihenschaltung von zwei FETs gebildet sind, deren Gates über einen leitenden Verbindungsbereich miteinander verbunden sind und den Subeinstellanschluss bilden, wobei bei jedem der beiden FETs jeweils der Source-Anschluss mit dem Drain-Anschluss verbunden ist, und jeder der beiden Subkapazitätanschlüsse durch einen der beiden verbundenen Source-/Drain- Anschlüsse gebildet wird.An integrated circuit device comprising a circuit part for providing a capacitance, the circuit part having a first (Ka) and a second (Kb) capacitance terminal between which the capacitance is provided, the circuit part comprising a plurality of subcircuit parts (T1, T2; T3, T4 T5, T6 ...) each providing a voltage controlled sub-capacitance, each subcircuit part having first and second sub-capacitance terminals between which the sub-capacitance is provided, each subcircuit part having a sub-adjustment terminal for applying a sub-adjustment voltage by which the sub-capacitance wherein the first subcapacitance terminals for forming the first capacitance terminal (Ka) and the second subcapacitance terminals for forming the second capacitance terminal (Kb) are connected to each other, the circuit portion being subset voltage generating means (R). for providing the sub-setting voltages depending on the sub-setting Voltage generating means (R) to be input setting voltage (Vtune), characterized in that the subcircuit parts (T1, T2, T3, T4, T5, T6 ...) are each formed as a series circuit of two FETs, the gates of which are interconnected via a conductive connection region and forming the sub-setting terminal, wherein each of the two FETs has the source terminal connected to the drain terminal, and each of the two sub-capacitance terminals is formed by one of the two connected source / drain terminals.
  2. Integrierte Schaltungsanordnung nach Anspruch 1, wobei die Subschaltungsteile (T1, T2; T3, T4; T5, T6...) identisch aufgebaut sind. Integrated circuit arrangement according to Claim 1, wherein the subcircuit parts (T1, T2, T3, T4, T5, T6, ...) are identical are constructed.
  3. Integrierte Schaltungsanordnung nach Anspruch 1 oder 2, wobei wenigstens drei Subschaltungsteile (T1, T2; T3, T4; T5, T6...) vorgesehen sind. Integrated circuit arrangement according to claim 1 or 2, wherein at least three subcircuit parts (T1, T2; T3, T4; T5, T6 ...) are provided.
  4. Integrierte Schaltungsanordnung nach einem der vorangegangenen Ansprüche, wobei der leitende Verbindungsbereich zwischen den beiden FETs mit den entsprechenden Verbindungsbereichen der anderen Subschaltungsteile leitend verbunden ist.Integrated circuit arrangement according to one of the preceding Claims, wherein the conductive connection area between the two FETs with the corresponding connection areas of the other subcircuit parts is conductively connected.
  5. Integrierte Schaltungsanordnung nach einem der vorangegangenen Ansprüche, wobei die Subeinstellspannungerzeugungsmittel (R) eine Spannungsteileranordnung mit zwei Stromquellen enthalten, an welcher mehrere Potenziale abgegriffen werden, die jeweils eine der Subeinstellspannungen definieren.Integrated circuit arrangement according to one of the preceding Claims, wherein the subset voltage generating means (R) is a voltage divider arrangement with two power sources, at which several potentials are tapped which each define one of the sub-adjustment voltages.
  6. Integrierte Schaltungsanordnung nach einem der vorangegangenen Ansprüche, wobei die Subeinstellspannungserzeugungsmittel (R) derart ausgebildet sind, dass eine bestimmte Änderung der Einstellspannung (Vtune) in Änderungen der Subeinstellspannungen resultiert, die einander gleich sind.Integrated circuit arrangement according to one of the preceding Claims, wherein the sub-adjustment voltage generating means (R) is formed are that a specific change the adjustment voltage (Vtune) in changes the sub-setting voltages are equal to each other.
  7. Integrierte Schaltungsanordnung nach einem der vorangegangenen Ansprüche, wobei die Subeinstellspannungserzeugungsmittel (R) derart ausgebildet sind, dass die Subeinstellspannungen jeweils linear von der Einstellspannung (Vtune) abhängen.Integrated circuit arrangement according to one of the preceding Claims, wherein the sub-adjustment voltage generating means (R) is formed are that the Subeinstellspannungen each linearly from the tuning voltage (Vtune) depend.
  8. Integrierte Schaltungsanordnung nach einem der vorangegangenen Ansprüche, wobei die Kapazität eine die Oszillationsfrequenz eines Oszillators definierende Komponente bildet, insbesondere den Kondensator eines LC-Schwingkreises. Integrated circuit arrangement according to one of the preceding Claims, being the capacity a component defining the oscillation frequency of an oscillator forms, in particular the capacitor of an LC resonant circuit.
  9. Integrierte Schaltungsanordnung nach Anspruch 8, wobei die Oszillationsfrequenz wenigstens 1 GHz beträgt. Integrated circuit arrangement according to Claim 8, wherein the oscillation frequency is at least 1 GHz.
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