Die vorliegende Erfindung bezieht
sich auf eine Halbleiterspeichervorrichtung und auf eine Halbleitervorrichtung.
Insbesondere bezieht sich die vorliegende Erfindung auf eine Halbleitervorrichtung
mit einer Verriegelungsschaltung.The present invention relates
to a semiconductor memory device and a semiconductor device.
In particular, the present invention relates to a semiconductor device
with an interlock circuit.
Herkömmlicherweise ist ein DRAM
(Dynamic Random Access Memory = Dynamischer Direktzugriffsspeicher)
als eine Art von Halbleiterspeichervorrichtungen bekannt. Ebenso
ist eine SRAM (Static Random Access Memory = Statischer Direktzugriffsspeicher)
als eine andere Art von Halbleiterspeichervorrichtungen bekannt.
(s. Dokument 1.( JP 3-34191 ) und
Dokument 2 ( JP 63-285794 )).Conventionally, DRAM (Dynamic Random Access Memory) is known as a type of semiconductor memory device. Likewise, SRAM (Static Random Access Memory) is known as another type of semiconductor memory device. (see document 1. ( JP 3-34191 ) and document 2 ( JP 63-285794 )).
In solchen herkömmlichen DRAM fließt die in einem
Kondensator gespeicherte Ladung nach Ablauf einer vorbestimmten
Zeitspanne von einem Speicherknoten über eine Wanne in ein Halbleitersubstrat
ab, wodurch die Ladung des Kondensators verloren geht. Ein solcher
Leckverlust (Ladungsverlust) bedeutet, dass die Information verloren
geht. Um einen solchen Verlust zu vermeiden, wird in einem DRAM
in einem vorbestimmten Zyklus ein Auffrisch vorgang zum Wiederherstellen
der Ladung eines Kondensators durchgeführt, bevor die Ladung vollständig verloren
ist. Das Erfordern eines Auffrischvorgangs der Schaltungen sowie
das Erfordern eines ständigen
Betriebs, um die Speicherwerte auch in einem Bereitschaftszustand
zu halten, sind der Hauptfaktor für das Ansteigen des Leistungsverbrauchs
in einem DRAM geworden. Ein Bereitschaftszustand ist ein Zustand,
in dem kein Zugriff von einer externen Quelle ausgeführt wird
und in dem nur die Versorgungsspannung an die Speicherzelle angelegt
ist.In such conventional DRAMs, it flows in one
Capacitor stored charge after a predetermined
Time span from a storage node via a tub to a semiconductor substrate
which will lose the capacitor charge. Such a
Leakage (charge loss) means that the information is lost
goes. To avoid such a loss, in a DRAM
a refresh operation to restore in a predetermined cycle
the charge of a capacitor before the charge is completely lost
is. Requiring a refresh of the circuits as well
requiring a constant
Operating to save the memory values even in a standby state
hold are the main factor for the increase in power consumption
become in a DRAM. A standby state is a state
in which no access is carried out from an external source
and in which only the supply voltage is applied to the memory cell
is.
Das SRAM ist als eine Halbleiterspeichervorrichtung
bekannt, die den oben beschriebenen Auffrischvorgang nicht erfordert.
Ein SRAM ist jedoch in der Hinsicht unvorteilhaft, dass sechs Transistoren für eine Speicherzelle
auf einem Siliziumsubstrat gebildet werden müssen. Dabei tritt das Problem
auf, dass die Speichergröße erheblich
größer ist
als bei einem DRAM.The SRAM is as a semiconductor memory device
known that does not require the refresh process described above.
However, an SRAM is disadvantageous in that six transistors for one memory cell
must be formed on a silicon substrate. The problem occurs
on that memory size significantly
is bigger
than with a DRAM.
Das herkömmliche SRAM ist unvorteilhaft auch
darin, dass die Ladungskapazität
des Speicherknotens klein ist und dass leicht "Softfehler" auftreten. Ein Softfehler ist eine
Erscheinung, bei dem Alpha-Partikel, die in das Siliziumsubstrat
eindringen, Elektron-Lochpaare erzeugen und die gespeicherte Ladung
in dem Speicherknoten ändern,
woraus sich ein Verlust des Speicherdatenwerts ergibt.The conventional SRAM is also disadvantageous
in that the cargo capacity
of the storage node is small and that "soft errors" easily occur. A soft error is one
Appearance in which alpha particles that are in the silicon substrate
penetrate, generate electron-hole pairs and the stored charge
change in the storage node,
resulting in a loss of the stored data value.
Die Aufgabe der vorliegenden Erfindung
besteht darin, eine Halbleitervorrichtung bereitzustellen, die keinen
Auffrischvorgang erfordert. Weiterhin soll eine Halbleitervorrichtung
mit hoher Zuverlässigkeit
bereitgestellt werden, die eine höhere Toleranz gegenüber der
oben beschriebenen Softfehler-Erscheinung
in einer Halbleitervorrichtung aufweist.The object of the present invention
is to provide a semiconductor device that does not
Refreshing process required. Furthermore, a semiconductor device
with high reliability
be provided that have a higher tolerance towards the
Soft error appearance described above
in a semiconductor device.
Die Aufgabe wird gelöst durch
eine Halbleiterspeichervorrichtung gemäß Anspruch 1 oder 15. Weiterbildungen
der Erfindung sind jeweils in den Unteransprüchen gekennzeichnet.The task is solved by
a semiconductor memory device according to claim 1 or 15. Further developments
the invention are characterized in the dependent claims.
Die Halbleiterspeichervorrichtung
enthält:
einen Kondensator, der eine Ladung entsprechend einem Logikpegel
einer binären
Information speichert, oberhalb eines Halbleitersubstrats angeordnet
ist und einen Speicherknoten enthält; einen Zugriffstransistor,
der die Eingabe/Ausgabe der in dem Kondensator gespeicherten Ladung
steuert, an einer Oberfläche
des Halbleitersubstrats angeordnet ist und ein Paar von Dotierungsbereichen
enthält,
wobei ein Dotierungsbereich des Paares von Dotierungsbereichen mit
dem Kondensator verbunden ist; eine Verriegelungsschaltung, die
eine Spannung des Speicherknotens des Kondensators hält und auf
dem Halbleitersubstrat angeordnet ist; und eine Bitleitung, die
mit dem anderen Dotierungsbereich des Paares von Dotierungsbereichen
des Zugriffstransistors verbunden ist. Zumindest ein Abschnitt der
Verriegelungsschaltung ist oberhalb der Bitleitung ausgebildet.The semiconductor memory device
includes:
a capacitor that has a charge corresponding to a logic level
a binary
Information is stored above a semiconductor substrate
and contains a storage node; an access transistor,
which is the input / output of the charge stored in the capacitor
controls, on a surface
of the semiconductor substrate is arranged and a pair of doping regions
contains
wherein a doping region of the pair of doping regions with
is connected to the capacitor; an interlock circuit that
maintains a voltage of the storage node of the capacitor and on
the semiconductor substrate is arranged; and a bit line that
with the other doping region of the pair of doping regions
of the access transistor is connected. At least a section of the
Interlock circuit is formed above the bit line.
In der Halbleiterspeichervorrichtung
mit dem oben beschriebenen Aufbau ist eine Verriegelungsschaltung
zum Halten der Spannung des Speicherknotens des Kondensators bereitgestellt.
Es ist nicht mehr erforderlich, einen Auffrischvorgang durchzuführen, da
die Spannung des Kondensators von der Verriegelungsschaltung gehalten
wird. Da die einem Logikpegel einer binären Information entsprechende Ladung
von einem Kondensator gehalten wird, ist die Widerstandsfähigkeit
gegen durch Alphateilchen bewirkte Softfehler verbessert gegenüber einer
Halbleitervorrichtung, bei der wie in einem herkömmlichen SRAM die Ladung in
dem Speicherknoten gespeichert wird.In the semiconductor memory device
with the structure described above is a latch circuit
provided to hold the voltage of the storage node of the capacitor.
It is no longer necessary to carry out a refresh operation because
the voltage of the capacitor held by the latch circuit
becomes. Since the charge corresponding to a logic level of binary information
is held up by a capacitor is resilience
against soft errors caused by alpha particles improved compared to one
Semiconductor device in which the charge in
the storage node is stored.
Das Bereitstellen zumindest eines
Abschnitts der Verriegelungsschaltung oberhalb der Bitleitung ermöglicht es,
die Größe der Halbleitervorrichtung
zu verringern.Providing at least one
Section of the latch circuit above the bit line allows
the size of the semiconductor device
to reduce.
Weitere Merkmale und Zweckmäßigkeiten der
Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen
anhand der beigefügten Zeichnungen.
Von den Figuren zeigen:Other features and practicalities of
Invention result from the description of exemplary embodiments
based on the attached drawings.
From the figures show:
1 ein
Ersatzschaltbild einer Halbleitervorrichtung nach einer ersten Ausführungsform
der vorliegenden Erfindung; 1 an equivalent circuit diagram of a semiconductor device according to a first embodiment of the present invention;
2 eine
Draufsicht auf die Halbleitervorrichtung nach der ersten Ausführungsform; 2 a plan view of the semiconductor device according to the first embodiment;
3 eine
Schnittansicht der in 2 dargestellten
Halbleitervorrichtung entlang einer Linie III-III; 3 a sectional view of the in 2 shown semiconductor device along a line III-III;
4 eine
Draufsicht auf die in 1 bis 3 dargestellte Halbleitervorrichtung
entsprechend einem ersten Schritt ihrer Herstellung; 4 a top view of the in 1 to 3 illustrated semiconductor device according to a first step of its manufacture;
5 eine
Draufsicht auf einen in 4 gezeigten
Speicherzellenbereich; 5 a top view of an in 4 memory cell area shown;
6 eine
Schnittansicht des in 4 dargestellten
Speicherzellenbereichs entlang einer Linie VI-VI; 6 a sectional view of the in 4 shown memory cell area along a line VI-VI;
7 eine
Draufsicht auf die in 1 bis 3 dargestellte Halbleitervorrichtung
entsprechend einem zweiten Schritt ihrer Herstellung; 7 a top view of the in 1 to 3 illustrated semiconductor device according to a second step of its manufacture;
8 eine
Schnittansicht der in 7 dargestellten
Halbleitervorrichtung entlang einer Linie VIII-VIII; 8th a sectional view of the in 7 semiconductor device shown along a line VIII-VIII;
9 eine
Draufsicht auf die in 1 bis 3 dargestellte Halbleitervorrichtung
entsprechend einem dritten Schritt ihrer Herstellung; 9 a top view of the in 1 to 3 shown semiconductor device according to a third step of its manufacture;
10 eine
Schnittansicht der in 9 dargestellten
Halbleitervorrichtung entlang einer Linie X-X; 10 a sectional view of the in 9 shown semiconductor device along a line XX;
11 eine
Draufsicht auf die in 1 bis 3 dargestellte Halbleitervorrichtung
entsprechend einem vierten Schritt ihrer Herstellung; 11 a top view of the in 1 to 3 shown semiconductor device according to a fourth step of its manufacture;
12 eine
Schnittansicht der in 11 dargestellten
Halbleitervorrichtung entlang einer Linie XII-XII; 12 a sectional view of the in 11 semiconductor device shown along a line XII-XII;
13 eine
Draufsicht auf die in 1 bis 3 dargestellte Halbleitervorrichtung
entsprechend einem fünften
Schritt ihrer Herstellung; 13 a top view of the in 1 to 3 illustrated semiconductor device according to a fifth step of its manufacture;
14 eine
Draufsicht auf die in 13 gezeigten
Lasttransistoren T3 und T4; 14 a top view of the in 13 load transistors T3 and T4 shown;
15 eine
Schnittansicht der in 13 dargestellten
Halbleitervorrichtung entlang einer Linie XV-XV; 15 a sectional view of the in 13 shown semiconductor device along a line XV-XV;
16.
eine Draufsicht auf die in 1 bis 3 dargestellte Halbleitervorrichtung
entsprechend einem sechsten Schritt ihrer Herstellung; 16 , a top view of the in 1 to 3 illustrated semiconductor device according to a sixth step of its manufacture;
17 eine
Schnittansicht der in 16 dargestellten
Halbleitervorrichtung entlang einer Linie XVII-XVII; 17 a sectional view of the in 16 semiconductor device shown along a line XVII-XVII;
18 eine
Draufsicht auf die in 1 bis 3 dargestellte Halbleitervorrichtung
entsprechend einem siebten Schritt ihrer Herstellung; 18 a top view of the in 1 to 3 illustrated semiconductor device according to a seventh step of its manufacture;
19 eine
Schnittansicht der in 18 dargestellten
Halbleitervorrichtung entlang einer Linie XIX-XIX; 19 a sectional view of the in 18 semiconductor device shown along a line XIX-XIX;
20 eine
Schnittansicht der in 1 bis 3 dargestellten Halbleitervorrichtung
entsprechend einem achten Schritt ihrer Herstellung; 20 a sectional view of the in 1 to 3 illustrated semiconductor device according to an eighth step of its manufacture;
21 ein
Ersatzschaltbild einer anderen Halbleitervorrichtung nach der ersten
Ausführungsform; 21 an equivalent circuit diagram of another semiconductor device according to the first embodiment;
22 eine
Schnittansicht einer Halbleitervorrichtung nach einer zweiten Ausführungsform
der vorliegenden Erfindung; 22 a sectional view of a semiconductor device according to a second embodiment of the present invention;
23 eine
Draufsicht auf eine Halbleitervorrichtung nach einer dritten Ausführungsform
der vorliegenden Erfindung; 23 a plan view of a semiconductor device according to a third embodiment of the present invention;
24 eine
Schnittansicht der in 23 dargestellten
Halbleitervorrichtung entlang einer Linie XXIV-XXIV; 24 a sectional view of the in 23 shown semiconductor device along a line XXIV-XXIV;
25 eine
Schnittansicht einer Halbleitervorrichtung nach einer vierten Ausführungsform
der vorliegenden Erfindung; 25 a sectional view of a semiconductor device according to a fourth embodiment of the present invention;
26 eine
Draufsicht auf die in 25 dargestellte
Halbleitervorrichtung entsprechend einem ersten Schritt ihrer Herstellung; 26 a top view of the in 25 illustrated semiconductor device according to a first step of its manufacture;
27 eine
Schnittansicht der in 26 dargestellten
Halbleitervorrichtung entlang einer Linie XXVII-XXVII; 27 a sectional view of the in 26 semiconductor device shown along a line XXVII-XXVII;
28 eine
Draufsicht auf die in 25 dargestellte
Halbleitervorrichtung entsprechend einem zweiten Schritt ihrer Herstellung; 28 a top view of the in 25 illustrated semiconductor device according to a second step of its manufacture;
29 eine
Schnittansicht der in 28 dargestellten
Halbleitervorrichtung entlang einer Linie XXIX-XXIX; 29 a sectional view of the in 28 semiconductor device shown along a line XXIX-XXIX;
30 eine
Draufsicht auf die in 25 dargestellte
Halbleitervorrichtung entsprechend einem dritten Schritt ihrer Herstellung; 30 a top view of the in 25 shown semiconductor device according to a third step of its manufacture;
31 eine
Schnittansicht der in 30 dargestellten
Halbleitervorrichtung entlang einer Linie XXXI-XXXI; 31 a sectional view of the in 30 shown semiconductor device along a line XXXI-XXXI;
32 ein
Ersatzschaltbild einer Halbleitervorrichtung nach einer fünften Ausführungsform
der vorliegenden Erfindung; 32 an equivalent circuit diagram of a semiconductor device according to a fifth embodiment of the present invention;
33 eine
Draufsicht auf die in 32 dargestellte
Halbleitervorrichtung; 33 a top view of the in 32 semiconductor device shown;
34 eine
Schnittansicht der in 33 dargestellten
Halbleitervorrichtung entlang einer Linie XXXIV-XXXIV; 34 a sectional view of the in 33 shown semiconductor device along a line XXXIV-XXXIV;
35-38 Schnittansichten einer
Halbleitervorrichtung nach einer sechsten Ausführungsform der vorliegenden
Erfindung; 35 - 38 Sectional views of a semiconductor device according to a sixth embodiment of the present invention;
39 ein
Ersatzschaltbild einer Halbleitervorrichtung nach einer siebten
Ausführungsform
der vorliegenden Erfindung; 39 an equivalent circuit diagram of a semiconductor device according to a seventh embodiment of the present invention;
40 eine
Schnittansicht einer Halbleitervorrichtung nach einer achten Ausführungsform
der vorliegenden Erfindung; 40 a sectional view of a semiconductor device according to an eighth embodiment of the present invention;
41 eine
Draufsicht auf eine Halbleitervorrichtung nach einer neunten Ausführungsform
der vorliegenden Erfindung; 41 a plan view of a semiconductor device according to a ninth embodiment of the present invention;
42 eine
Schnittansicht der in 41 dargestellten
Halbleitervorrichtung entlang einer Linie XLII-XLII; 42 a sectional view of the in 41 semiconductor device shown along a line XLII-XLII;
43 eine
Draufsicht auf die in 41 dargestellte
Halbleitervorrichtung entsprechend einem ersten Schritt ihrer Herstellung; 43 a top view of the in 41 illustrated semiconductor device according to a first step of its manufacture;
44 eine
Schnittansicht der in 43 dargestellten
Halbleitervorrichtung entlang einer Linie XLIV-XLIV; 44 a sectional view of the in 43 semiconductor device shown along a line XLIV-XLIV;
45 eine
Draufsicht auf die in 41 dargestellte
Halbleitervorrichtung entsprechend einem zweiten Schritt ihrer Herstellung; 45 a top view of the in 41 illustrated semiconductor device according to a second step of its manufacture;
46 eine
Schnittansicht der in 45 dargestellten
Halbleitervorrichtung entlang einer Linie XLVI-XLVI; 46 a sectional view of the in 45 semiconductor device shown along a line XLVI-XLVI;
47 eine
Draufsicht auf die in 41 dargestellte
Halbleitervorrichtung entsprechend einem dritten Schritt ihrer Herstellung; 47 a top view of the in 41 shown semiconductor device according to a third step of their manufacture;
48 eine
Draufsicht auf die in 47 dargestellten
Lasttransistoren T3 und T4. 48 a top view of the in 47 shown load transistors T3 and T4.
49 eine
Schnittansicht der in 47 dargestellten
Halbleitervorrichtung entlang einer Linie XLIX-XLIX; 49 a sectional view of the in 47 semiconductor device shown along a line XLIX-XLIX;
50 eine
Draufsicht auf die in 41 dargestellte
Halbleitervorrichtung entsprechend einem vierten Schritt ihrer Herstellung; 50 a top view of the in 41 shown semiconductor device according to a fourth step of its manufacture;
51 eine
Schnittansicht der in 50 dargestellten
Halbleitervorrichtung entlang einer Linie LI-LI; 51 a sectional view of the in 50 semiconductor device shown along a line LI-LI;
52 ein
Diagramm, das die Beziehung zwischen der Kapazität eines Transistors und der Fehlerrate
darstellt. 52 a diagram illustrating the relationship between the capacitance of a transistor and the error rate.
Im folgenden werden mit Bezug auf
die Zeichnungen Ausführungsformen
der vorliegenden Erfindung beschrieben. Dabei sind den gleichen
bzw. einander entsprechenden Teilen dieselben Bezugszeichen zugeordnet,
und ihre Beschreibung wird nicht wiederholt.The following are with reference to
the drawings embodiments
of the present invention. They are the same
or corresponding parts assigned the same reference numerals,
and their description will not be repeated.
Wie in 1 dargestellt,
enthält
eine als Halbleiterspeichervorrichtung nach einer ersten Ausführungsform
der vorliegenden Erfindung aufgebaute Halbleitervorrichtung 100 ein
Bitleitungspaar BL,/BL, eine Wortleitung WL und eine Verriegelungsschaltung 130.
Jede Bitleitung BL,/BL des Bitleitungspaares ist mit einem Zugriffstransistor
T5, T6 eines Transistorpaares verbunden. Der Drainbereich D des
Zugriffstransistors T5 ist mit der Bitleitung BL verbunden, sein
Sourcebereich S mit einem Kondensator C1 und seine Gateelektrode
G mit der Wortleitung WL.As in 1 , includes a semiconductor device constructed as a semiconductor memory device according to a first embodiment of the present invention 100 a pair of bit lines BL, / BL, a word line WL and a latch circuit 130 , Each bit line BL, / BL of the bit line pair is connected to an access transistor T5, T6 of a transistor pair. The drain region D of the access transistor T5 is connected to the bit line BL, its source region S to a capacitor C1 and its gate electrode G to the word line WL.
Der Drainbereich des Zugriffstransistors
T6 ist mit der Bitleitung/BL verbunden, sein Sourcebereich S mit
einem Kondensator C2 und seine Gateelektrode G mit der Wortleitung
WL.The drain region of the access transistor
T6 is connected to the bit line / BL, its source region S to
a capacitor C2 and its gate electrode G with the word line
WL.
Der Zugriffstransistor T5 und der
Kondensator C1 entsprechen einer Speicherzelle in einem DRAM. Der
Zugriffstransistor T6 und der Kondensator C2 entsprechen einer Speicherzelle
in dem DRRM. Die Leistungsversorgung mit der Spannung Vcc ist mit
p-Kanal-Lasttransistoren
T3 und T4 verbunden. Treibertransistoren T1 und T2 sind mit den Lasttransistoren
T3 und T4 verbunden. Ein Speicherknoten n1 wird von dem Treibertransistor
T1 und dem Lasttransistor T3 gemeinsam genutzt. Ein Speicherknoten
n2 wird von dem Treibertransistor T2 und dem Lasttransistor T4 gemeinsam
genutzt.The access transistor T5 and the
Capacitor C1 corresponds to a memory cell in a DRAM. The
Access transistor T6 and capacitor C2 correspond to a memory cell
in the DRRM. The power supply with the voltage Vcc is with
p-channel load transistors
T3 and T4 connected. Driver transistors T1 and T2 are with the load transistors
T3 and T4 connected. A storage node n1 is provided by the driver transistor
T1 and the load transistor T3 shared. A storage node
n2 is common to the driver transistor T2 and the load transistor T4
used.
Der Lasttransistor T3 und der Treibertransistor
T1 bilden einen CMOS-Inverter (Complementary Metal Oxide Semiconductor),
während
der Treibertransistor T2 und der Lasttransistor T4 einen weiteren CMOS-Inverter
bilden. Diese beiden CMOS-Inverter bilden eine Flipflopschaltung,
die eine Verriegelungsschaltung 130 für die Speicherzellen des DRAM
ist. Die Verriegelungsschaltung 130 ist an der Oberfläche eines
Halbleitersubstrats und über
einer Zwischenlagenisolierschicht ausgebildet.The load transistor T3 and the driver transistor T1 form a CMOS inverter (Complementary Metal Oxide Semiconductor), while the driver transistor T2 and the load transistor T4 form a further CMOS inverter. These two CMOS inverters form a flip-flop circuit, which is a latch circuit 130 for the memory cells of the DRAM. The interlock circuit 130 is formed on the surface of a semiconductor substrate and over an interlayer insulating layer.
Wie in 2 und 3 dargestellt, ist auf einem Siliziumsubstrat 1,
das als ein Halbleitersubstrat bezeichnet wird, ein Elementtrennbereich 2 ausgebildet,
der die jeweiligen Elementbereiche abtrennt. Ein unterer n-Wannenbereich 3a,
ein n-Wannenbereich 3b und ein p-Wannenbereich 4 sind in
dem Siliziumsubstrat 1 unterhalb des Elementbereiches bereitgestellt.
Weiter ist eine Gateoxidschicht 5 als Gateisolierschicht
so bereitgestellt, dass sie mit dem Siliziumsubstrat 1 in
Kontakt ist, wo der Transistor gebildet wird. Eine dotierte Polysiliziumschicht 6 ist
auf der Gateoxidschicht 5 angeordnet. Eine Wolframsilizidschicht 7 ist
auf der dotierten Polysiliziumschicht 6 angeordnet. Weiterhin
sind eine Siliziumoxidschicht 8 und eine Siliziumnitridschicht 51 auf
der Wolframsilizidschicht 7 mit Kontakt zueinander gestapelt.
Eine Gateelektrode 9 enthält die dotierte Polysiliziumschicht 6 und
die Wolframsilizidschicht 7. An der Seitenwand der Gateelektrode 9 ist
zum Isolieren der Gateelektrode 9 eine Seitenwandisolierschicht 10 bereitgestellt.
Die obere Fläche
der Gateelektrode 9 wird durch die Siliziumoxidschicht 8 und
die Siliziumnitridschicht 51 isoliert.As in 2 and 3 is shown on a silicon substrate 1 , which is referred to as a semiconductor substrate, an element separation region 2 formed, which separates the respective element areas. A lower n-tub area 3a , an n-tub area 3b and ap well region 4 are in the silicon substrate 1 provided below the element area. Next is a gate oxide layer 5 provided as a gate insulating layer so that it with the silicon substrate 1 is in contact where the transistor is formed. A doped polysilicon layer 6 is on the gate oxide layer 5 arranged. A layer of tungsten silicide 7 is on the doped polysilicon layer 6 arranged. There is also a silicon oxide layer 8th and a silicon nitride layer 51 on the tungsten silicide layer 7 stacked in contact with each other. A gate electrode 9 contains the doped polysilicon layer 6 and the tungsten silicide layer 7 , On the side wall of the gate electrode 9 is to isolate the gate electrode 9 a side wall insulation layer 10 provided. The top surface of the gate electrode 9 is through the silicon oxide layer 8th and the silicon nitride layer 51 isolated.
In dem p-Wannenbereich 4 sind
angeordnet: ein Dotierungsbereich mit geringer Konzentration 11a als
Source- und Drainbereiche mit einer geringen Konzentration von n-Dotierungen
und ein Dotierungsbereich mit hoher Konzentration 11b als
Source- und Drainbereiche mit einer hohen Konzentration von n-Dotierungen.
In dem n-Wannenbereich 3b ist auch ein Dotierungsbereich 12 als
Source- und Drainbereiche mit p-Dotierungen angeordnet.In the p-tub area 4 are arranged: a doping region with low concentration 11a as source and drain regions with a low concentration of n-dopants and a doping region with a high concentration 11b as source and drain regions with a high concentration of n-dopants. In the n-tub area 3b is also a doping region 12 arranged as source and drain regions with p-doping.
Eine Zwischenlagenisolierschicht 13 aus
einer Siliziumoxidschicht ist so angeordnet, dass sie diese Dotierungsbereiche
und den Wannenbereich abdeckt. Eine Mehrzahl von Kontaktlöchern 13a sind in
der Zwischenlagenisolierschicht 13 ausgebildet. Auf dem
Grund einiger der Kontaktlöcher 13a ist
ein vergrabener Kontakt 20 in Kontakt mit dem Siliziumsubstrat 1 ausgebildet.A liner insulation layer 13 a silicon oxide layer is arranged in such a way that it covers these doping regions and the well region. A plurality of contact holes 13a are in the interlayer insulation layer 13 educated. On the bottom of some of the contact holes 13a is a buried contact 20 in contact with the silicon substrate 1 educated.
Ein Polyanschluss 15 ist
auf einem vergrabenen Kontakt 14 bereitgestellt. Ein Polyanschluss 17 ist
als Leitungspfad auf der Gateelektrode 9 so angeordnet,
dass er mit der Wolframsilizidschicht 7 der Gateelektrode 9 Kontakt
hat. Der Kontaktabschnitt zwischen dem Polyanschluss 17 und
der Gateelektrode 9 wird als verborgener Kontakt 22 bezeichnet. Auf
dem vergrabenen Kontakt 22 ist als eine TFT-Elektrode eine
Elektrode für
einen Dünnfilmtransistor
(TFT), d.h. eine TFT-Gateelektrode 23 bereitgestellt. Diese
TFT-Gateelektrode 23 wirkt als Gateelektrode eines Lasttransistors
in einem Inverter, der eine als Verriegelungsschaltung bezeichnete
Flipflopschaltung bildet.A poly connector 15 is on a buried contact 14 provided. A poly connector 17 is as a conduction path on the gate electrode 9 arranged to match the tungsten silicide layer 7 the gate electrode 9 Has contact. The contact section between the poly terminal 17 and the gate electrode 9 becomes a hidden contact 22 designated. On the buried contact 22 is a TFT electrode as an electrode for a thin film transistor (TFT), ie a TFT gate electrode 23 provided. This TFT gate electrode 23 acts as a gate electrode of a load transistor in an inverter that forms a flip-flop circuit called a latch circuit.
Eine aus einer Siliziumoxidschicht
ausgebildete Zwischenlagenisolierschicht 18 ist so bereitgestellt,
dass sie die oberen Oberflächen
des vergrabenen Kontakts 14 auf dem Siliziumsubstrat 1 und
des Polyanschlusses 15 auf dem Siliziumsubstrat 1 abdeckt.
Eine Wolframverbindung 119, eine Bitleitung 19b und der
verborgene Kontakt 20 aus Wolframsilizid sind vertikal
durch die Zwischenlagenisolierschicht 18 so angeordnet,
dass sie Kontakt mit dem darunterliegenden Dotierungsbereich haben.
Eine Siliziumnitridschicht 53 und eine Zwischenlagenisolierschicht 21 aus
einer Siliziumoxidschicht sind so gestapelt, dass sie diese bedecken.An interlayer insulating layer formed from a silicon oxide layer 18 is provided to cover the top surfaces of the buried contact 14 on the silicon substrate 1 and the poly connector 15 on the silicon substrate 1 covers. A tungsten compound 119 , a bit line 19b and the hidden contact 20 from Wolframsili zid are vertical through the interlayer insulation layer 18 arranged so that they are in contact with the underlying doping region. A silicon nitride layer 53 and an interlayer insulating layer 21 from a silicon oxide layer are stacked so that they cover them.
Die TFT-Gateelektrode 23 durchdringt
die Siliziumnitridschicht 63 und die Zwischenlagenisolierschicht 21 und
erstreckt sich weiter vertikal. Auf der Seitenwand der TFT-Gateelektrode 23 ist
eine Seitenwandisolierschicht 24a bereitgestellt. Oberhalb und
in Kontakt mit der TFT-Gateelektrode 23 ist eine TFT-Gateoxidschicht 24b angeordnet.
Weiterhin ist darüber
polykristallines TFT-Silizium 25 und 125 angeordnet.
Daher sind der an der Oberfläche
des Siliziumsubstrats 1 angeordnete (Bulk-)Transistor und der
oben beschriebene Dünnfilmtransistor
in der vertikalen Richtung einander gegenüberliegend angeordnet.The TFT gate electrode 23 penetrates the silicon nitride layer 63 and the interlayer insulating layer 21 and extends vertically. On the side wall of the TFT gate electrode 23 is a side wall insulation layer 24a provided. Above and in contact with the TFT gate electrode 23 is a TFT gate oxide layer 24b arranged. Furthermore, it is polycrystalline TFT silicon 25 and 125 arranged. Therefore, they are on the surface of the silicon substrate 1 arranged (bulk) transistor and the thin film transistor described above arranged in the vertical direction opposite to each other.
Eine Zwischenlagenisolierschicht 26 aus
einer Siliziumoxidschicht und eine Siliziumnitridschicht 54 sind
bereitgestellt und bedecken diese TFT. Ein vergrabener Kontakt 27 und
ein Polyanschluss 28 sind so bereitgestellt, dass sie Kontakt
zu der TFT-Gateelektrode 23 haben und das Kontaktierungsloch 26a,
das in der Zwischenlagenisolierschicht 26 angeordnet ist,
füllen.
Der vergrabene Kontakt 27 bezeichnet den Bereich, in dem
der Polyanschluss 28 in Kontakt mit der TFT-Gateelektrode 23 gebracht
wird.A liner insulation layer 26 from a silicon oxide layer and a silicon nitride layer 54 are provided and cover this TFT. A buried contact 27 and a poly connector 28 are provided so that they contact the TFT gate electrode 23 have and the contact hole 26a that in the liner insulation layer 26 is arranged to fill. The buried contact 27 denotes the area in which the poly connector 28 in contact with the TFT gate electrode 23 brought.
Auf der Zwischenlagenisolierschicht 26 sind eine
Siliziumnitridschicht 54 und eine Zwischenlagenisolierschicht 29 ausgebildet.
In der aus einer Siliziumoxidschicht ausgebildeten Zwischenlagenisolierschicht 29 ist
ein Loch 29a bereitgestellt. In dem Loch 29a sind
zylindrische Kondensatoren 32a (C1) und 32b (C2)
ausgebildet. Auf dem Polyanschluss 28 ist in einer kontinuierlichen
Weise ein Speicherknoten 30 ausgebildet. Eine Kon densatorschicht 31 aus
einem Dielektrikum ist auf dem Speicherknoten 30 abgeschieden.On the interlayer insulation layer 26 are a silicon nitride layer 54 and an interlayer insulating layer 29 educated. In the interlayer insulating layer formed from a silicon oxide layer 29 is a hole 29a provided. In the hole 29a are cylindrical capacitors 32a (C1) and 32b (C2) trained. On the poly connector 28 is a storage node in a continuous manner 30 educated. A capacitor layer 31 from a dielectric is on the storage node 30 deposited.
Eine als Kondensatorelektrode bezeichnete Zellplatte 40 ist
auf der Kondensatorschicht 31 angeordnet. Das Potential
der Zellplatte 40 wird auf Vcc/2 eingestellt, um die Zuverlässigkeit
der Kondensatorisolierschicht zu verbessern. Wenn die Zuverlässigkeit
einer Isolierschicht kein Problem darstellt, kann die Spannung der
Zellplatte 40 fest auf eine Spannung von 0V, Vcc oder einen
anderen Wert eingestellt werden.A cell plate called a capacitor electrode 40 is on the capacitor layer 31 arranged. The potential of the cell plate 40 is set to Vcc / 2 to improve the reliability of the capacitor insulation layer. If the reliability of an insulating layer is not a problem, the tension of the cell plate can 40 fixed to a voltage of 0V, Vcc or another value.
Es ist vorteilhaft, dass der Speicherknoten
30 zum Erhöhen
der Kapazität
des Kondensators einem Aufrauhvorgang unterworfen wird. Dieser Aufrauhvorgang
kann jedoch auch weggelassen werden. Eine Zwischenlagenisolierschicht 33 aus
einer Siliziumoxidschicht ist so bereitgestellt, dass sie die Zellplatte 40,
die als obere Elektrode des Kondensators dient, und die Zwischenlagenisolierschicht 29 bedeckt.It is advantageous that the storage node 30 is subjected to a roughening process in order to increase the capacitance of the capacitor. However, this roughening process can also be omitted. A liner insulation layer 33 A silicon oxide layer is provided so that it covers the cell plate 40 , which serves as the upper electrode of the capacitor, and the interlayer insulating layer 29 covered.
Ein Kontaktierungsloch 33a ist
so ausgebildet, dass es die Zwischenlagenisolierschicht 21,
die TFT-Gateoxidschicht 24b, die Zwischenlagenisolierschicht 26,
die Siliziumnitridschichten 53 und 54 und die
Zwischenlagenisolierschichten 29 und 33 durchdringt.
Das Kontaktierungsloch 33a ist mit einem Metallkontakt 34 gefüllt. Auf
dem Metallkontakt 34 ist eine Metallverbindung 35 bereitgestellt.
Oberhalb und unterhalb der Metallverbindung 35 sind Barriereschichten 55 und 56 bereitgestellt.
Die Metallverbindung 35 ist mit einer Zwischenlagenisolierschicht 36 aus
einer Siliziumoxidschicht bedeckt. In der Zwischenlagenisolierschicht 36 ist
ein Kontaktierungsloch 36a ausgebildet. Ein Metallkontakt 37 ist
so ausgebildet, dass er das Kontaktierungsloch 36a füllt. Oberhalb
und in Kontakt mit dem Metallkontakt 37 ist eine Barriereschicht 57 bereitgestellt.
Auf der Barriereschicht 57 sind eine Metallverbindung 38 und
eine Barriereschicht 58 bereitgestellt. Ein Passivierfilm 39 ist
so bereit gestellt, dass er die Metallverbindung 38 und
die Barriereschicht 58 bedeckt.A contact hole 33a is formed so that it is the interlayer insulating layer 21 who have favourited TFT Gate Oxide Layer 24b , the interlayer insulating layer 26 who have favourited Silicon Nitride Layers 53 and 54 and the interlayer insulation layers 29 and 33 penetrates. The contact hole 33a is with a metal contact 34 filled. On the metal contact 34 is a metal compound 35 provided. Above and below the metal connection 35 are barrier layers 55 and 56 provided. The metal connection 35 is with an interlayer insulation layer 36 covered from a silicon oxide layer. In the liner insulation layer 36 is a contact hole 36a educated. A metal contact 37 is designed so that it makes the contact hole 36a crowded. Above and in contact with the metal contact 37 is a barrier layer 57 provided. On the barrier layer 57 are a metal connection 38 and a barrier layer 58 provided. A passivation film 39 is provided so that it has the metal connection 38 and the barrier layer 58 covered.
In dem oben beschriebenen Aufbau
ist der Zugriffstransistor T6 an der Oberfläche des Siliziumsubstrats 1 ausgebildet.
Der Kondensator 32b (C2) ist oberhalb des Siliziumsubstrats 1 ausgebildet.
Das Gate des Zugriffstransistors T6 ist in der Zwischenlagenisolierschicht 13 in
Kontakt mit dem Siliziumsubstrat 1 ausgebildet, wobei die
Gateoxidschicht 5 dazwischen liegt. Die Zwischenlagenisolierschicht 13 wird
als eine "untere
Zwischenlagenisolierschicht" bezeichnet.
Die Zwischenlagenisolierschicht 29, die den Kondensator
bildet, wird als eine "obere
Zwischenlagenisolierschicht" bezeichnet.
Die Zwischenlagenisolierschicht 26, die zwischen der unteren
Zwischenlagenisolierschicht und der oberen Zwischenlagenisolierschicht
angeordnet ist, wird als eine "mittlere
Zwischenlagenisolierschicht" bezeichnet.In the structure described above, the access transistor T6 is on the surface of the silicon substrate 1 educated. The condenser 32b (C2) is above the silicon substrate 1 educated. The gate of the access transistor T6 is in the interlayer insulating layer 13 in contact with the silicon substrate 1 formed, the gate oxide layer 5 lies in between. The interlayer insulation layer 13 is referred to as a "lower interlayer insulating layer". The interlayer insulation layer 29 that forms the capacitor is referred to as an "upper interlayer insulating layer". The interlayer insulation layer 26 located between the lower interlayer insulating layer and the upper interlayer insulating layer is referred to as a "middle interlayer insulating layer".
Der als Source- und Drainbereich
des Zugriffstransistors T6 bezeichnete Dotierungsbereich 11a und
der Speicherknoten 30 des Kondensators 32b (C2)
sind elektrisch über
den vergrabenen Kontakt 14, den Polyanschluss 15,
den vergrabenen Kontakt 22, die TFT-Gateelektrode 23,
den vergrabenen Kontakt 27 und den Polyanschluss 28 miteinander
verbunden. Sie bilden einen Leitpfad. Der Anschluss der Flip-Flip-Schaltung
ist mit diesem Leitpfad verbunden. Die Spannung des Speicherknotens wird
auf einem vorbestimmten konstanten Pegel gehalten. Die Gateelektroden
des Treibertransistors T2 und des Lasttransistors T3, der ein Dünnfilmtransistor
ist, sind über
den vergrabenen Kontakt 16 und den Polyanschluss 17 miteinander
verbunden. Der vergrabene Kontakt 16 auf der Gateelektrode
entspricht dem Kontaktabschnitt zwischen der Gateelektrode 9 und
dem Polyanschluss 17.The doping region referred to as the source and drain region of the access transistor T6 11a and the storage node 30 of the capacitor 32b (C2) are electrical via the buried contact 14 , the poly connector 15 , the buried contact 22 who have favourited TFT Gate Electrode 23 , the buried contact 27 and the poly connector 28 connected with each other. They form a route. The connection of the flip-flip circuit is connected to this routing path. The voltage of the storage node is kept at a predetermined constant level. The gate electrodes of driver transistor T2 and load transistor T3, which is a thin film transistor, are over the buried contact 16 and the poly connector 17 connected with each other. The buried contact 16 on the gate electrode corresponds to the contact portion between the gate electrode 9 and the poly connector 17 ,
Die Halbleitervorrichtung 100 enthält Kondensatoren 32a (C1)
und 32b (C2), die oberhalb des Siliziumsubstrats 1 angeordnet sind.
Die Kondensatoren 32a (C1) und 32b (C2) enthalten
einen Speicherknoten 30 zum Halten der Ladung, die dem
Logikpegel der binären
Information entspricht. Die Halbleitervorrichtung 100 enthält weiter
einen Zugriffstransistor T6, der an der Oberfläche des Siliziumsubstrats 1 angeordnet
ist. Der Zugriffstransistor T6 enthält ein Paar von Dotierungsbereichen 11a zum
Steuern der Eingabe/Ausgabe der in dem Kondensator 32b (C2)
gespeicherten Ladung. Einer der Dotierungsbereiche 11a ist
elektrisch mit dem Kondensator 32b (C2) verbunden. Die
Halbleitervorrichtung 100 enthält weiter eine Verriegelungsschaltung (Flip-Flop-Schaltung) 130,
die auf dem Siliziumsubstrat 1 angeordnet ist, um die Spannung
des Speicherknotens 30 des Kondensators 32b (C2)
zu halten, und eine Bitleitung 19b, die mit dem anderen
Dotierungsabschnitt 11a verbunden ist. Der Lasttransistor T3,
der ein Abschnitt der Verriegelungsschaltung 130 ist, ist
oberhalb der Bitleitung 19b bereitgestellt. Anders ausgedrückt ist
der Abstand zwischen der Hauptoberfläche 1f des Siliziumsubstrats 1 und
dem Lasttransistor T3 größer als
der Abstand zwischen der Hauptoberfläche 1f und der Bitleitung 19b.The semiconductor device 100 contains capacitors 32a (C1) and 32b (C2) above the silicon substrate 1 are arranged. The capacitors 32a (C1) and 32b (C2) contain a storage node 30 to hold the charge that corresponds to the logic level of the binary information. The Semiconductor device 100 further includes an access transistor T6, which is on the surface of the silicon substrate 1 is arranged. Access transistor T6 contains a pair of doping regions 11a to control the input / output of those in the capacitor 32b (C2) stored charge. One of the doping areas 11a is electrical with the capacitor 32b (C2) connected. The semiconductor device 100 also contains a latch circuit (flip-flop circuit) 130 that are on the silicon substrate 1 is arranged to the voltage of the storage node 30 of the capacitor 32b (C2) hold, and a bit line 19b that with the other doping section 11a connected is. The load transistor T3, which is a section of the latch circuit 130 is above the bit line 19b provided. In other words, the distance between the main surface 1f of the silicon substrate 1 and the load transistor T3 is larger than the distance between the main surface 1f and the bit line 19b ,
Die Verriegelungsschaltung 130 ist
eine Flip-Flop-Schaltung, die den Lasttransistor T3 enthält. Der
Lasttransistor T3 ist aus einem Dünnfilmtransistor ausgebildet
und oberhalb der Bitleitung 19b angeordnet.The interlock circuit 130 is a flip-flop circuit containing the load transistor T3. The load transistor T3 is formed from a thin film transistor and above the bit line 19b arranged.
Die Halbleitervorrichtung 100 enthält weiter Treibertransistoren
T1 und T2, die auf dem Siliziumsubstrat 1 bereitgestellt
sind, und eine erste Zwischenlagenisolierschicht 13, die
die Treibertransistoren T1 und T2 bedeckt. Die Bitleitung 19b ist
auf der ersten Zwischenlagenisolierschicht 13 bereitgestellt. Auf
den Zwischenlagenisolierschichten 13 und 18, die
als die erste Zwischenlagenisolierschicht bezeichnet werden, ist
eine Zwischenlagenisolierschicht 21, die als eine zweite
Zwischenlagenisolierschicht bezeichnet wird, so aufgebracht, dass
sie die Bitleitung 19b bedeckt.The semiconductor device 100 also contains driver transistors T1 and T2, which are on the silicon substrate 1 are provided, and a first interlayer insulating layer 13 covering driver transistors T1 and T2. The bit line 19b is on the first interlayer insulation layer 13 provided. On the interlayer insulation layers 13 and 18 referred to as the first interlayer insulation layer is an interlayer insulation layer 21 , which is referred to as a second interlayer insulating layer, is applied so that it covers the bit line 19b covered.
Die Halbleitervorrichtung 100 enthält weiter Masseleitungen 19c und 19d,
die mit der Verriegelungsschaltung 130 verbunden sind.
Die Masseleitungen 19c und 19d werden in demselben
Schritt gebildet wie die Bitleitungen 19a und 19b.
Die Masseleitungen 19c und 19c und die Bitleitungen 19a und 19b sind
aus derselben leitfähigen
Schicht gebildet und annähernd
in derselben Höhe
von der Huptoberfläche 1F angeordnet.The semiconductor device 100 also contains ground lines 19c and 19d that with the interlock circuit 130 are connected. The ground lines 19c and 19d are formed in the same step as the bit lines 19a and 19b , The ground lines 19c and 19c and the bit lines 19a and 19b are formed from the same conductive layer and approximately at the same height from the horn surface 1F arranged.
Die Halbleitervorrichtung 100 enthält weiter eine
Zwischenlagenisolierschicht 29 mit einem Loch 29a,
die das Siliziumsubstrat 1 bedeckt. Die Kondensatoren 32a (C1)
und 32b (C2) sind in dem Loch 29a bereitgestellt.
Die Kondensatoren 32a (C1) und 32b (C2) sind oberhalb der
Verriegelungsschaltung (130) bereitgestellt. Somit steigt
der Freiheitsgrad bei dem Entwurf der Kondensatoren 32a (C1)
und 32b (C2) an. Außerdem
kann die Halbleitervorrichtung 100 weiter in ihrer Größe verringert
werden.The semiconductor device 100 also contains an interlayer insulating layer 29 with a hole 29a which is the silicon substrate 1 covered. The capacitors 32a (C1) and 32b (C2) are in the hole 29a provided. The capacitors 32a (C1) and 32b (C2) are above the latch circuit ( 130 ) provided. This increases the degree of freedom in the design of the capacitors 32a (C1) and 32b (C2). In addition, the semiconductor device 100 be further reduced in size.
Die Kondensatoren 32a (C1)
und 32b (C2) überlappen
sich in der Draufsicht mit den zwei Bitleitungen 19a und 19b.The capacitors 32a (C1) and 32b (C2) overlap with the two bit lines in plan view 19a and 19b ,
Die Kondensatoren 32a (C1)
und 32b (C2) haben einen Kapazitätswert von mindestens 6 fF.The capacitors 32a (C1) and 32b (C2) have a capacitance value of at least 6 fF.
Die Halbleitervorrichtung 100 enthält eine Verriegelungsschaltung 130,
die auf dem Siliziumsubstrat 1 angeordnet ist, den Zugriffstransistor
T6, der an der Oberfläche
des Siliziumsubstrats 1 angeordnet ist und ein Paar von
Dotierungsbereichen 11a enthält, von denen einer mit der
Verriegelungsschaltung 130 verbunden ist, und die Bitleitung 19b,
die mit dem anderen Dotierungsbereich 11a des Zugriffstransistors
T6 verbunden ist. Zumindest ein Abschnitt der Verriegelungsschaltung 130 ist
oberhalb der Bitleitung 19b angeordnet.The semiconductor device 100 contains an interlock circuit 130 that are on the silicon substrate 1 is arranged, the access transistor T6, which is on the surface of the silicon substrate 1 is arranged and a pair of doping regions 11a contains one of which with the interlock circuit 130 is connected, and the bit line 19b that with the other doping region 11a of the access transistor T6 is connected. At least a portion of the latch circuit 130 is above the bit line 19b arranged.
Im folgenden wird mit Bezug auf 1 der Lese- und Schreibvorgang
eines Signals in der oben beschriebenen Speicherzellenschaltung
beschrieben.The following is with reference to 1 describes the reading and writing process of a signal in the memory cell circuit described above.
Die oben beschriebene Speicherzelle
ist mit einer Bitleitung BL und einer komplementären Bitleitung/BL verbunden.
Im Schreibbetrieb werden der Bitleitung BL und der komplementären Bitleitung/BL entgegengesetzte
Signale zugeführt,
wobei die Spannung der Wortleitung WL z.B. auf einen Pegel oberhalb
von Vcc eingestellt wird (mindestens Vcc + Schwellenspannung der
Treibertransistoren T1 und T2). Wenn an die Bitleitung BL z.B. eine
hohe Spannung (z.B. Vcc) angelegt wird, erhält die Spannung eines Verbindungsknotens
m1 einen hohen Pegel. Dementsprechend wird der Kondensator C1 geladen.
Einem Verbindungsknoten m2 wird von der komplementären Bitleitung/BL
eine negative Spannung oder eine Nullspannung zugeführt. Daher
erhält der
Verbindungsknoten m2 einen niedrigen Spannungspegel, so dass der
Kondensator C2 nicht aufgeladen wird: In der Flip-Flop-Schaltung
erhält
der Verbindungsknoten m1 den Pegel der internen Spannung Vcc, während der
Verbindungsknoten m2 den Pegel der Nullspannung oder Massespannung
erhält.
Auch wenn an dem Übergang
oder an dem Treibertransistor T1 und dem Zugriffstransistor T5 ein Leckverlust
auftritt, sinkt die Spannung an dem Verbindungsknoten m1 nicht ab,
da Ladung über
den Lasttransistor T3 zugeführt
wird. Daher wird der Verbindungsknoten m1 stabil auf dem hohen Potentialpegel
gehalten.The memory cell described above
is connected to a bit line BL and a complementary bit line / BL.
In the write mode, the bit line BL and the complementary bit line / BL become opposite
Signals fed,
the voltage of the word line WL e.g. to a level above
of Vcc is set (at least Vcc + threshold voltage of the
Driver transistors T1 and T2). If the bit line BL e.g. a
high voltage (e.g. Vcc) is applied, receives the voltage of a connection node
m1 a high level. Accordingly, the capacitor C1 is charged.
A connection node m2 is connected by the complementary bit line / BL
a negative voltage or a zero voltage is supplied. Therefore
receives the
Connection node m2 has a low voltage level, so the
Capacitor C2 is not charged: in the flip-flop circuit
receives
the connection node m1 the level of the internal voltage Vcc, during the
Connection node m2 the level of the zero voltage or ground voltage
receives.
Even if at the transition
or a leakage loss at the driver transistor T1 and the access transistor T5
occurs, the voltage at the connection node m1 does not drop,
because charge over
the load transistor T3 supplied
becomes. Therefore, the connection node m1 becomes stable at the high potential level
held.
Im Lesebetrieb wird zum Auslesen
von Daten der Spannungsunterschied zwischen der Bitleitung BL und
der komplementären
Bitleitung/BL von einem Leseverstärker erfasst. Im Datenlesebetrieb verwendet
die vorliegende Erfindung das unten dargelegte Verfahren, um zu
verhindern, dass Daten zerstört
werden. Zunächst
werden die Bitleitungen BL und /BL mit der Spannung Vcc vorgeladen.
Dann wird die Wortleitung WL aktiviert, wobei die Spannung auf der
Wortleitung WL über
dem Pegel von Vcc liegt.In reading mode, reading becomes
of data the voltage difference between the bit line BL and BL
the complementary
Bit line / BL detected by a sense amplifier. Used in data read mode
the present invention uses the method set out below to
prevent data from being destroyed
become. First
the bit lines BL and / BL are precharged with the voltage Vcc.
Then the word line WL is activated, the voltage on the
Word line WL over
the level of Vcc.
Wenn die Wortleitung WL aktiviert
wird, wird das Vorladen des Bitleitungspaars BL, /BL beendet. Es
sei angemerkt, dass das Ansteigen der Spannung an dem Speicherknoten,
der den niedrigen Spannungspegel hat, bewirken kann, dass der Transistor des
Inverters auf der entgegengesetzten Seite (der Seite mit hohem Spannungspegel)
eingeschaltet wird, wodurch möglicherweise
Daten zerstört
werden können.
In der vorliegenden Erfindung unterdrückt das Bereitstellen der großen Kondensatoren
C1 und C2 einen plötzlichen
Spannungsanstieg. Daher wird die Spannung an dem Speicherknoten
auf der Seite mit dem niedrigen Potential nicht größer als
die Schwellenspannung Vth des Treibertransistors.When the word line WL is activated, the precharging of the bit line pair BL, / BL is ended. Note that the increase in voltage at the storage node that has the low voltage level may cause the transistor of the inverter on the opposite side (the high voltage side), which may destroy data. In the present invention, providing the large capacitors C1 and C2 suppresses a sudden voltage rise. Therefore, the voltage at the storage node on the low potential side does not become larger than the threshold voltage Vth of the driver transistor.
Da die Spannungen an den Verbindungsknoten
m1 und m2 auf einem vorbestimmten Spannungspegel gehalten werden,
kann ein Leckverlust von den Kondensatoren C1 und C2 verhindert
werden. Daher ist kein Auffrischvorgang erforderlich.Because the tensions at the connection nodes
m1 and m2 are kept at a predetermined voltage level,
can prevent leakage from capacitors C1 and C2
become. Therefore, no refreshing process is necessary.
Mit bezug auf 3 sind die Treibertransistoren T1 und
T2 Treibertransistoren eines CMOS-Inverters. Der Lasttransistor
T3 ist ein Lasttransistor eines CMOS-Inverters. Die Gateelektroden
der Transistoren T1 und T3 (Speicherknoten n1) sind elektrisch miteinander
verbunden. Die TFT-Gateelektrode 23 ist über den
Polyanschluss 15 und den vergrabenen Kontakt 14 mit
einem Sourcebereich S (Dotierungsbereich 11a) des Zugriffstransistors
T6 verbunden. Der Polyanschluss 28 ist mit dem Speicherknoten 30 des
Kondensators 32b (C2) verbunden. Die Zellplatte 40,
die die andere Elektrode des Kondensators C2 bildet, wird auf die
Spannung Vcc/2 gelegt.Regarding 3 are the driver transistors T1 and T2 driver transistors of a CMOS inverter. The load transistor T3 is a load transistor of a CMOS inverter. The gate electrodes of transistors T1 and T3 (storage node n1) are electrically connected to one another. The TFT gate electrode 23 is about the poly connector 15 and the buried contact 14 with a source region S (doping region 11a ) of the access transistor T6. The poly connector 28 is with the storage node 30 of the capacitor 32b (C2) connected. The cell plate 40 , which forms the other electrode of the capacitor C2, is applied to the voltage Vcc / 2.
Der Lasttransistor T4, der ein weiterer
Dünnfilmtransistor
ist, ist über
einen Kontaktpfropfen, der in dem in 3 gezeigten
Querschnitt nicht sichtbar ist, mit dem anderen Kondensator C1 (32a)
verbunden.The load transistor T4, which is another thin film transistor, is via a contact plug, which is in the in 3 cross section shown is not visible, with the other capacitor C1 ( 32a ) connected.
Die Lasttransistoren T3 und T4, die
die oben beschriebenen Dünnfilmtransistoren
sind, sind in einer dreidimensionalen Weise oberhalb der Treibertransistoren
T1 und T2 ausgebildet. Somit kann die Halbleitervorrichtung 100 beträchtlich
in ihrer Größe verringert
werden.The load transistors T3 and T4, which are the thin film transistors described above, are formed in a three-dimensional manner above the driver transistors T1 and T2. Thus, the semiconductor device 100 be significantly reduced in size.
Im folgenden wird ein Verfahren zum
Herstellen der in 1 bis 3 dargestellten Halbleitervorrichtung
beschrieben. Wie in 4 bis 6 dargestellt, wird auf dem
Siliziumsubstrat 1 selektiv ein Elementtrennbereich 2 gebildet.
In der vorliegenden Erfindung wird eine Elementtrennung durch STI
(Shallow Trench Isolation = Flachgrabentrennung) verwendet. Anschließend wird
durch Ionenimplantation in dem Siliziumsubstrat 1 in einem
tiefen Bereich ein unterer n-Wannenbereich 3a gebildet.
Anschließend
wird Ionenimplantation verwendet, um den n-Wannenbereich 3b in einem
Bereich zu bilden, in der PMOS-Transistoren gebildet werden sollen,
und um den p-Wannenbereich 4 in einem Bereich zu bilden, in
dem NMOS-Transistoren gebildet werden sollen. Der untere n-Wannenbereich 3a ist
nicht unbedingt erforderlich und kann weggelassen werden. Wie in 4 und 5 dargestellt, ist der Elementtrennbereich 2 in
einer Speicherzelle 60 ausgebildet. Wie in 5 dargestellt sind eine Mehrzahl von
Speicherzellen 60 bereitgestellt, um einen Speicherzellenbereich 100a zu
bilden.The following is a method for manufacturing the in 1 to 3 described semiconductor device described. As in 4 to 6 is shown on the silicon substrate 1 selectively an element separation area 2 educated. In the present invention, element separation by STI (Shallow Trench Isolation) is used. Then by ion implantation in the silicon substrate 1 in a deep area a lower n-tub area 3a educated. Then, ion implantation is used to form the n-well region 3b in an area in which PMOS transistors are to be formed and around the p-well region 4 to form in an area where NMOS transistors are to be formed. The lower n-tub area 3a is not absolutely necessary and can be omitted. As in 4 and 5 shown is the element separation area 2 in a memory cell 60 educated. As in 5 a plurality of memory cells are shown 60 provided to a memory cell area 100a to build.
Wie in 7 und 8 dargestellt, werden die Gateoxidschicht,
die dotierte Polysiliziumschicht 6, die Wolframsilizidschicht 7,
die Siliziumoxidschicht 8 und die Siliziumnitridschicht 51 aufgedampft
und anschließend
geätzt,
um die Gateelektrode 9 zu bilden. Als nächstes werden in das Siliziumsubstrat 1 Arsen- oder Phosphorionen
mit einer Konzentration von annähernd
5 × 1012m cm–2 bis 1 × 1014 cm–2 implantiert, um den
n-Dotierungsbereich 11a zu bilden. Auch wenn der n-Dotierungsbereich 11a in
der Zeichnung nur in dem NMOS-Bereich ausgebildet ist, kann er durch
Ionenimplantation über
den gesamten Bereich auch in dem PMOS-Bereich ausgebildet sein.
Wie in 7 dargestellt,
sind die Gatelänge
L der Zugriffstransistoren T5 und T6, die Gatebreite W der Zugriffstransistoren
T5 und T6, die Gatelänge
L der Treibertransistoren T1 und T2 und die Gatebreite W der Treibertransistoren
T1 und T2 im wesentlichen gleich groß. Durch Einstellen der Gatelänge und
der Gatebreite der jeweiligen Transistoren auf im wesentlichen gleiche
Werte kann die Halbleitervorrichtung 100 mit minimaler
Abmessung hergestellt werden.As in 7 and 8th shown, the gate oxide layer, the doped polysilicon layer 6 who have favourited Tungsten Silicide Layer 7 , the silicon oxide layer 8th and the silicon nitride layer 51 evaporated and then etched around the gate electrode 9 to build. Next, put in the silicon substrate 1 Arsenic or phosphorus ions at a concentration of approximately 5 × 10 12 m cm -2 to 1 × 10 14 cm -2 are implanted around the n-doping region 11a to build. Even if the n-doping region 11a is only formed in the NMOS region in the drawing, it can also be formed in the PMOS region by ion implantation over the entire region. As in 7 As shown, the gate length L of the access transistors T5 and T6, the gate width W of the access transistors T5 and T6, the gate length L of the driver transistors T1 and T2 and the gate width W of the driver transistors T1 and T2 are essentially the same size. By setting the gate length and the gate width of the respective transistors to substantially the same values, the semiconductor device can 100 be made with minimal dimensions.
Durch Implantieren von Arsenionen
in den NMOS-Bereich zum Erzielen einer hohen Konzentration (z.B.
mindestens 1 × 1020 cm–3) wird der Dotierungsbereich 11b für den n-Kanal-Treibertransistor T2
gebildet, der als n-Source/Drainbereich mit hoher Konzentration
bezeichnet wird. Zum Stabilisieren des Massepotentials ist ein Dotierungsbereich
mit hoher Konzentration zum Verringern des Widerstandswerts nur
auf der Sourceseite des Treibertransistors T2 gebildet. Der Dotierungsbereich
mit hoher Konzentration kann jedoch in einer anderen Speicherzelle
auch auf der Drainseite des Treibertransistors T2 oder in einem
Randbereich des NMOS-Bereichs gebildet werden. Andererseits braucht
der Dotierungsbereich mit hoher Konzentration in dem Speicherzellenbereich
nicht gebildet zu werden. Anschließend wird ein Dotierungsbereich 12,
der ein p-Source/Drainbereich mit hoher Konzentration ist, gebildet.By implanting arsenic ions in the NMOS area to achieve a high concentration (eg at least 1 × 10 20 cm -3 ) the doping area becomes 11b formed for the n-channel driver transistor T2, which is referred to as an n-source / drain region with high concentration. In order to stabilize the ground potential, a high concentration doping region for reducing the resistance value is formed only on the source side of the driver transistor T2. However, the doping region with a high concentration can also be formed in another memory cell on the drain side of the driver transistor T2 or in an edge region of the NMOS region. On the other hand, the high concentration doping region need not be formed in the memory cell region. Then a doping region 12 which is a high concentration p-source / drain region.
Wie in 9 und 10 dargestellt, wird auf
der Hauptoberfläche 1f die
Zwischenlagenisolierschicht 13 ausgebildet. Durch teilweises Ätzen der
Zwischenlagenisolierschicht 13 wird das Kontaktierungsloch 13b gebildet.
Dotiertes Polysilizium wird so aufgedampft, dass es das Kontaktierungsloch 13b füllt. Das
Polysilizium dieser dotierten Polysiliziumschicht wird insgesamt
zurückgeätzt oder
einem CMP-Vorgang (Chemical Mechanical Polishing) unterzogen, wodurch
der Polyanschluss 17 gebildet wird. Gleichzeitig wird der
vergrabene Kontakt 14 gebildet, der ein Kontaktbereich
zwischen dem Polyanschluss 17 und dem darunter liegenden
Dotierungsbereich 11a ist. Auch der vergrabene Kontakt 16,
der dem Kontaktbereich zwischen der Wolframsilizidschicht 7 und dem
Polyanschluss 17 entspricht, wird gebildet.As in 9 and 10 is shown on the main surface 1f the interlayer insulating layer 13 educated. By partially etching the interlayer insulating layer 13 becomes the contact hole 13b educated. Doped polysilicon is evaporated so that it is the contact hole 13b crowded. The polysilicon of this doped polysilicon layer is etched back as a whole or subjected to a CMP process (Chemical Mechanical Polishing), which results in the poly connection 17 is formed. At the same time, the buried contact 14 formed of a contact area between the poly terminal 17 and the underlying doping region 11a is. Even the buried contact 16 , the area of contact between the tungsten silicide layer 7 and the poly connector 17 is formed.
Wie in 11 und 12 dargestellt, wird die Zwischenlagenisolierschicht 18 gebildet.
Durch teilweises Ätzen
der Zwischenlagenisolierschicht 18 werden die Kontaktlöcher 18a und 18b gebildet.
Das Kontaktierungsloch 18a ist in dem peripheren Schaltungsbereich 100b angeordnet
und erstreckt sich zu dem Siliziumsubstrat 1 oder zu der
Gateelektrode 9. Das Kontaktierungsloch 18b erstreckt
sich zu dem Polyanschluss 15. Eine hitzebeständige Metallschicht
wie z.B. Titan, Titannitrid (TiN) oder Wolfram und dergleichen wird
aufgedampft, so dass sie die Kontaktlöcher 18a und 18b füllt und
als Masseleitung, Bitleitung und Metallkontaktfläche verwendet werden kann.
Durch selektives Strukturieren des hitzebeständigen Metalls werden die Bitleitung 19b und die
Wolframverbindung 119 gebildet. Die Siliziumnitridschicht 51 wird
so gebildet, dass sie die Wolframverbindung 119 und die
Bitleitung 19b abdeckt.As in 11 and 12 is shown, the interlayer insulating layer 18 educated. By partially etching the interlayer insulating layer 18 become the contact holes 18a and 18b educated. The contact hole 18a is in the peripheral circuit area 100b arranged and extending to the silicon substrate 1 or to the gate electrode 9 , The contact hole 18b extends to the poly terminal 15 , A heat-resistant metal layer such as titanium, titanium nitride (TiN) or tungsten and the like is evaporated so that it covers the contact holes 18a and 18b fills and can be used as a ground line, bit line and metal contact surface. By selectively structuring the refractory metal, the bit line 19b and the tungsten compound 119 educated. The silicon nitride layer 51 is formed so that it is the tungsten compound 119 and the bit line 19b covers.
Wie in 13 bis 15 dargestellt, wird auf
der Siliziumnitridschicht 53 eine aus einer Siliziumoxidschicht
gebildete Zwischenlagenisolierschicht 21 abgeschieden.
Das Bilden dieser Siliziumnitridschicht 53 ist insofern
vorteilhaft, als in einem nachfolgenden Vorgang zum Unterdrücken eines
Ansteigens des Widerstandswertes der Verbindung eine Oxidation der
Bitleitung 19b und der aus Wolfram bestehenden Wolframverbindung 119 verhindert
werden kann. Wenn ein Einfluss auf den Prozess in einem nachfolgenden
Schritt nicht erkennbar ist, braucht die Siliziumnitridschicht 53 nicht
gebildet zu werden.As in 13 to 15 is shown on the silicon nitride layer 53 an interlayer insulating layer formed from a silicon oxide layer 21 deposited. Forming this silicon nitride layer 53 is advantageous in that in a subsequent process to suppress an increase in the resistance value of the connection, oxidation of the bit line 19b and the tungsten compound made of tungsten 119 can be prevented. If there is no discernible influence on the process in a subsequent step, the silicon nitride layer is required 53 not to be educated.
Die Zwischenlagenisolierschichten 18 und 21 und
die Siliziumnitridschicht 53 werden geätzt, um das Kontaktierungsloch 21a zum
Verbinden mit den Polyanschlüssen- 15 und 17 zu
bilden. Zum Verringern des Durchmessers des Kontaktierungslochs 21a kann
eine Siliziumnitridschicht in dem Kontaktierungsloch 21a aufgedampft
und anschließend
geätzt werden.The interlayer insulation layers 18 and 21 and the silicon nitride layer 53 are etched around the via 21a to connect to the poly connectors 15 and 17 to build. To reduce the diameter of the contact hole 21a can have a silicon nitride layer in the contact hole 21a evaporated and then etched.
Anschließend wird die TFT-Gateelektrode 23 so
gebildet, dass sie das Kontaktierungsloch 21a füllt und
die Oberfläche
der Zwischenlagenisolierschicht 21 teilweise bedeckt. Die
TFT-Gateelektrode 23 wird aus
dotiertem Polysilizium gebildet. Dann wird auf der gesamten Oberfläche eine
Siliziumoxidschicht aufgedampft und anschließend geätzt, um die Seitenwandisolierschicht 24a zu
bilden. In der vorliegenden Ausführungsform
ist diese Seitenwandisolierschicht 24a bereitgestellt,
um einen Ätzrest
in einem nachfolgenden Schritt zu verhindern oder um mit der Abschattung
der Ionenimplantation in dem Kanaldotierungsvorgang oder der p-Typbildung
mit hoher Konzentration in einem nachfolgenden Schritt zurechtzukommen.
Der Seitenwandbereich 24a kann aber auch weggelassen werden.Then the TFT gate electrode 23 formed so that the contact hole 21a fills and the surface of the liner insulation layer 21 partially covered. The TFT gate electrode 23 is formed from doped polysilicon. Then a silicon oxide layer is deposited on the entire surface and then etched around the side wall insulation layer 24a to build. In the present embodiment, this side wall insulation layer 24a to prevent etch residue in a subsequent step or to cope with the shading of the ion implantation in the channel doping process or the p-type formation with high concentration in a subsequent step. The sidewall area 24a can also be omitted.
Anschließend wird eine Siliziumoxidschicht aufgedampft,
um die TFT-Gateoxidschicht 24b zu bilden. Auf der TFT-Gateoxidschicht 24b wird
amorphes Polysilizium aufgedampft. Anschließend wird eine Wärmebehandlung
und ein Ätzvorgang
durchgeführt,
um polykristallines TFT-Silizium 25 und 125 bereitzustellen,
das als TFT-Substrat bezeichnet wird und Kanal-, Source- und Drainbereiche
eines TFT bildet. Dabei können
zur Kanaldotierung Bor und Phosphor in das polykristalline TFT-Silizium 25 und 125 implantiert
werden, um den TFT auf eine vorbestimmte Schwellenspannung Vth einzustellen.
Zum Bilden der Source- und Drainbereiche des TFT werden anschließend Borionen
selektiv in das polykristalline TFT-Silizium 25 und 125 implantiert,
um Vcc-Bereiche 25b und 125b,
Speicherknotenbereiche 25n und 125n und Kanalbereiche 25c und 125c zu
bilden, die P+-Bereiche sind (siehe 14). Die Vcc-Bereiche 25c und 125c werden
auf die Versorgungsspannung Vcc gelegt. Die Speicherknotenbereiche 25n und 125n werden
mit den Speicherknoten n1 und n2 verbunden. Die Kanalbereiche 25c und 125c sind
die Kanalbereiche der Lasttransistoren T3 und T4.A silicon oxide layer is then evaporated around the TFT gate oxide layer 24b to build. On the TFT gate oxide layer 24b amorphous polysilicon is deposited. Subsequently, a heat treatment and an etching process are carried out to polycrystalline TFT silicon 25 and 125 To provide, which is referred to as a TFT substrate and forms channel, source and drain regions of a TFT. Boron and phosphorus can be doped into the polycrystalline TFT silicon for channel doping 25 and 125 are implanted to set the TFT to a predetermined threshold voltage Vth. Boron ions are then selectively introduced into the polycrystalline TFT silicon to form the source and drain regions of the TFT 25 and 125 implanted to Vcc areas 25b and 125b , Storage node areas 25n and 125n and channel areas 25c and 125c to form, which are P + areas (see 14 ). The Vcc areas 25c and 125c are connected to the supply voltage Vcc. The storage node areas 25n and 125n are connected to the storage nodes n1 and n2. The channel areas 25c and 125c are the channel areas of the load transistors T3 and T4.
Wie in 16 und 17 dargestellt, wird die Zwischenlagenisolierschicht 26 aufgedampft.
Dann wird die Zwischenlagenisolierschicht 26, das polykristalline
TFT-Silizium 125 und die TFT-Gateoxidschicht 24b geätzt, um
das Kontaktierungsloch 26a zu bilden. Das Kontaktierungsloch 26a wird
mit einem Polyanschluss 28 gefüllt, der aus Polysilizium mit
n-Dotierungen wie z.B. Phosphordotierungen gebildet wird. Dementsprechend
wird zwischen dem Polyanschluss 28 und der TFT-Gateelektrode 23 der vergrabene
Kontakt 27 gebildet.As in 16 and 17 is shown, the interlayer insulating layer 26 evaporated. Then the interlayer insulation layer 26 , the polycrystalline TFT silicon 125 and the TFT gate oxide layer 24b etched to the via 26a to build. The contact hole 26a comes with a poly connector 28 filled, which is formed from polysilicon with n-doping such as phosphorus doping. Accordingly, between the poly connector 28 and the TFT gate electrode 23 the buried contact 27 educated.
Wie in 18 und 19 dargestellt, geht der Herstellungsschritt
weiter mit der Bildung eines zylindrischen Kondensators, der eine
größere Kondensatorfläche aufweist.
Die Siliziumnitridschicht 54 und die Zwischenlagenisolierschicht 29 werden
aufgedampft und dann selektiv geätzt,
um ein Loch 29a zu bilden. Die Siliziumnitridschicht 54 wird
als Stopper in einem Ätzschritt
verwendet.As in 18 and 19 illustrated, the manufacturing step continues with the formation of a cylindrical capacitor that has a larger capacitor area. The silicon nitride layer 54 and the interlayer insulating layer 29 are evaporated and then selectively etched around a hole 29a to build. The silicon nitride layer 54 is used as a stopper in an etching step.
Anschließend werden auf der Oberfläche des
Lochs 29a dotiertes Polysilizium und amorphes Silizium
aufgedampft. Die Oberfläche
wird aufgeraut, um den Speicherknoten 30 zu bilden. Die
Kondensatorschicht 31 aus einem Dielektrikum wird gebildet, indem
z.B. eine Siliziumnitridschicht auf der Oberfläche des Speicherknotens 30 aufgedampft
und anschließend
oxidiert wird. Durch Aufdampfen und Ätzen von dotiertem amorphem
Silizium auf die Oberfläche
der Kondensatorschicht 31 wird die Zellplatte 40 gebildet.
Somit werden die zylindrischen Kondensatoren 32a (C1) und 32b (C2)
gebildet. Wie in 18 dargestellt,
werden die zwei Kondensatoren 32a (C1) und 32b (C2)
im wesentlichen symmetrisch zu der Gateelektrode 9 gebildet,
die als eine Wortleitung dient.Then be on the surface of the hole 29a doped polysilicon and amorphous silicon evaporated. The surface is roughened to the storage node 30 to build. The capacitor layer 31 a dielectric is formed by, for example, a silicon nitride layer on the surface of the storage node 30 evaporated and then oxidized. By vapor deposition and etching of doped amorphous silicon on the surface of the capacitor layer 31 becomes the cell plate 40 educated. Thus, the cylindrical capacitors 32a (C1) and 32b (C2) formed. As in 18 are shown, the two capacitors 32a (C1) and 32b (C2) substantially symmetrical to the gate electrode 9 formed which serves as a word line.
Wie in 20 dargestellt,
wird die Zwischenlagenisolierschicht 33 gebildet. Das Kontaktierungsloch 33a wird
so gebildet, dass es die Zwischenlagenisolierschichten 33, 29, 26 und 21,
die Siliziumnitridschicht 54 und die TFT-Gateoxidschicht 24b durchdringt.
Der Metallkontakt 31 wird so gebildet, dass er das Kontaktierungsloch 33a füllt. Dann
wird eine Barriereschicht 55 aus einer Titannitridschicht
oder einer Wolframschicht, eine Metallverbindung 35 aus
einer Aluminium-Kupfer-Legierung
und eine Barriereschicht 56 aus Titannitrid abgeschieden.
Insbesondere können
die Schichten durch Sputtern abgeschieden werden, gefolgt von Ätzen.As in 20 is shown, the interlayer insulating layer 33 educated. The contact hole 33a is formed so that it is the interlayer insulating layers 33 . 29 . 26 and 21 , the silicon nitride layer 54 and the TFT gate oxide layer 24b penetrates. The metal contact 31 is formed so that it makes the contact hole 33a crowded. Then a barrier layer 55 from a titanium nitride layer or a tungsten layer, a metal compound 35 made of an aluminum-copper alloy and a barrier layer 56 deposited from titanium nitride. In particular, the layers can be sputtered off be followed by etching.
Wie in 3 dargestellt,
wird eine Zwischenlagenisolierschicht 36 aus einer Siliziumnitridschicht so
abgeschieden, dass sie die Metallverbindung 35 bedeckt.
Durch teilweises Ätzen
der Zwischenlagenisolierschicht 36 wird das Kontaktierungsloch 36a gebildet.
Das Kontaktierungsloch 36a ist mit dem Metallkontakt 37 gefüllt. Anschließend werden
Titannitrid und Wolfram aufgedampft, um eine Barriereschicht 57 zu
bilden. Darauf wird die Metallverbindung 38 aus einer Aluminium-Kupfer-Legierung abgeschieden.
Darauf wird die Barriereschicht 58 aus Titannitrid abgeschieden.
Dann werden eine Plasmasiliziumoxidschicht und eine Polyimidschicht
als Passivierschicht 39 abgeschieden. Ätzen wird angewendet, um eine
Ritzlinie und eine Bondfläche
zu bilden. Somit kann die in 1 bis 3 dargestellte Halbleitervorrichtung
gewonnen werden.As in 3 an interlayer insulating layer is shown 36 deposited from a silicon nitride layer so that it connects the metal 35 covered. By partially etching the interlayer insulating layer 36 becomes the contact hole 36a educated. The contact hole 36a is with the metal contact 37 filled. Titanium nitride and tungsten are then evaporated to form a barrier layer 57 to build. Then the metal connection 38 deposited from an aluminum-copper alloy. Then the barrier layer 58 deposited from titanium nitride. Then a plasma silicon oxide layer and a polyimide layer as a passivation layer 39 deposited. Etching is used to form a scribe line and bond area. Thus the in 1 to 3 shown semiconductor device can be obtained.
Das oben beschriebene Herstellungsverfahren
beinhaltet in einem herkömmlichen
Schritt zum Bilden eines Zugriffstransistors und eines Kondensators,
die eine DRAM-Speicherzelle bilden, den Schritt des Bildens einer
Verriegelungsschaltung 130, die aus einer Flip-Flop-Schaltung
aufgebaut ist, die einen Dünnfilmtransistor
als Lasttransistor enthält.
Das oben beschriebene Herstellungsverfahren kann durch leichte Abwandlung
der herkömmlichen DRAM-Herstellungslinie
verwirklicht werden. Somit kann eine der in 1 dargestellten Schaltung entsprechende
Halbleiterspeichervorrichtung auf der Grundlage der in 4 bis 20 gezeigten Schritte hergestellt werden.The manufacturing method described above includes, in a conventional step of forming an access transistor and a capacitor which form a DRAM memory cell, the step of forming an latch circuit 130 , which is constructed from a flip-flop circuit, which contains a thin film transistor as a load transistor. The manufacturing method described above can be realized by slightly modifying the conventional DRAM manufacturing line. Thus one of the in 1 corresponding semiconductor memory device shown on the basis of the in 4 to 20 shown steps are produced.
In der oben beschriebenen Ausführungsform ist
der Kondensator C1 oberhalb des Lasttransistors T3 ausgebildet.
Der Speicherknoten 30 (Zellplatte 40) des Kondensators
C1 ist mit dem Speicherknoten n2 und dem Verbindungsknoten m1 verbunden
und hat eine andere Spannung als die TFT-Gateelektrode 23,
die mit dem Speicherknoten n1 und dem Verbindungsknoten m2 verbunden
ist. Um einen irrtümlichen
Betrieb des Lasttransistors T3 durch den darüber angeordneten Speicherknoten 30 zu
verhindern, wird die Zwischenlagenisolierschicht 26 daher
dicker gemacht als die TFT-Gateoxidschicht 24b. Die TFT-Gateoxidschicht 24b hat
z.B. eine Dicke von annähernd
5 bis 50 nm, während
die Zwischenlagenisolierschicht 26 eine Dicke von annähernd 50
bis 500 nm aufweist.In the embodiment described above, the capacitor C1 is formed above the load transistor T3. The storage node 30 (Cell plate 40 ) of the capacitor C1 is connected to the storage node n2 and the connection node m1 and has a different voltage than the TFT gate electrode 23 , which is connected to the storage node n1 and the connection node m2. For an erroneous operation of the load transistor T3 by the storage node arranged above it 30 to prevent the interlayer insulating layer 26 therefore made thicker than the TFT gate oxide layer 24b , The TFT gate oxide layer 24b has, for example, a thickness of approximately 5 to 50 nm, while the interlayer insulating layer 26 has a thickness of approximately 50 to 500 nm.
Aus 15 ist
ersichtlich, dass der Kanalbereich des Lasttransistors T3 die Bitleitung 19b überlappt.
Die dazwischen bereitgestellte TFT-Gateelektrode 23 wirkt
jedoch als Abschirmung zwischen ihnen. Somit kann ein durch die
Bitleitung 19b (/BL) bewirkter irrtümlicher Betrieb des Lasttransistors
T3 verhindert werden. Ein zeitweiliges Überlappen ist möglich, wenn
die Maske falsch ausgerichtet ist. Deswegen wird die Zwischenlagenisolierschicht 21 zwischen
den TFT-Gateelektroden 23 vorzugsweise dicker gemacht als
die TFT-Gateoxidschicht 24b, um einen von der Bitleitung 19b (/BL)
bewirkten irrtümlichen
Betrieb des Lasttransistors T3 zu verhindern. Die Dicke der TFT-Gateoxidschicht 24b wird
z.B. auf 5 bis 50 nm eingestellt, während die Dicke der Zwischenlagenisolierschicht 21 annäherungsweise
auf 50 bis 500 nm eingestellt wird.Out 15 it can be seen that the channel region of the load transistor T3 is the bit line 19b overlaps. The TFT gate electrode provided in between 23 however, acts as a shield between them. Thus, one can pass through the bit line 19b (/ BL) caused erroneous operation of the load transistor T3 can be prevented. Temporary overlap is possible if the mask is misaligned. That is why the interlayer insulation layer 21 between the TFT gate electrodes 23 preferably made thicker than the TFT gate oxide layer 24b to get one from the bit line 19b (/ BL) to prevent erroneous operation of the load transistor T3. The thickness of the TFT gate oxide layer 24b is set to 5 to 50 nm, for example, while the thickness of the interlayer insulating layer 21 is approximately set to 50 to 500 nm.
In der vorliegenden Ausführungsform
wird für
den Polyanschluss 28 mit Phosphor dotiertes Polysilizium
verwendet. Es sei ange merkt, dass an der Verbindung zwischen dem
polykristallinem TFT-Silizium 25 und dem Polyanschluss 28 ein
pn-Übergang gebildet
wird. Durch den Einfluss der Diffusionsspannung (Vbi) an dem Übergang
steigen die Spannungen der Speicherknoten n1 und n2 in einem Datenspeicherzustand
nur bis zu dem Pegel Vcc – Vbi.
Das wird durch das in 21 dargestellte
Schaltbild verdeutlicht. Im Hinblick auf das Vorgehende kann die Bildung
des pn-Übergangs
verhindert werden, indem für
den Polyanschluss 28 anstelle von phosphordotiertem Polysilizium
ein Metall wie z.B. Wolfram oder Titannitrid verwendet wird.In the present embodiment, for the poly terminal 28 polysilicon doped with phosphorus is used. It should be noted that the connection between the polycrystalline TFT silicon 25 and the poly connector 28 a pn junction is formed. Due to the influence of the diffusion voltage (Vbi) at the transition, the voltages of the storage nodes n1 and n2 only increase up to the level Vcc - Vbi in a data storage state. That is through the in 21 illustrated circuit diagram clarifies. In view of the foregoing, the formation of the pn junction can be prevented by using the poly terminal 28 a metal such as tungsten or titanium nitride is used instead of phosphorus-doped polysilicon.
In der vorliegenden Ausführungsform
ist die Konzentration von Phosphor in dem dotierten Polysilizium,
das den Polyanschluss 28 bildet, geringer eingestellt als
die Konzentration für
den Polyanschluss 15 auf dem Substrat und für den Polyanschluss 17 auf
der Gateelektrode 9. Die Phosphorkonzentration in dem Polyanschluss 28 ist
z.B. auf 5 × 1019 – 2 × 1020 cm–3 eingestellt, während die
Phosphorkonzentration in den Polyanschlüssen 15 und 17 z.B.
auf 2, 5 × 1020 – 7,
0 × 1020 cm–3 eingestellt ist. Demzufolge kann
die Diffusion von Phosphor (n-Dotierung) von dem Verbindungsbereich
zwischen dem polykristallinen TFT-Silizium 25 und dem Polyanschluss 28 zu dem
TFT-Kanal verhindert werden. Die Wirkung auf den Leitungstyp eines
Speicherknotens besteht darin, dass ein p-Dotierungsbereich verringert
wird. Es ergibt sich der Vorteil, dass die Leistungsfähigkeit des
TFT stabilisiert wird.In the present embodiment, the concentration of phosphorus in the doped polysilicon that is the poly terminal 28 forms, set lower than the concentration for the poly terminal 15 on the substrate and for the poly connection 17 on the gate electrode 9 , The phosphorus concentration in the poly connector 28 is set to 5 × 10 19 - 2 × 10 20 cm -3 , for example, while the phosphorus concentration in the poly connections 15 and 17 cm -3 is set 7, 0 × 10 20 - for example, 2, 5 x 10 twentieth As a result, the diffusion of phosphorus (n-doping) from the connection area between the polycrystalline TFT silicon 25 and the poly connector 28 to the TFT channel can be prevented. The effect on the conduction type of a storage node is that a p-type doping region is reduced. The advantage is that the performance of the TFT is stabilized.
In der oben beschriebenen Ausführungsform sind
die Masseleitungen 19c und 19d, wie in 11 dargestellt, dicker ausgebildet
als die Bitleitungen 19a (BL) und 19b (/BL). Das
bietet den Vorteil, dass der Widerstandswert der Masseleitung zum
Ermöglichen
eines stabilen Zellenbetriebs verringert ist.In the embodiment described above, the ground lines are 19c and 19d , as in 11 shown, formed thicker than the bit lines 19a (BL) and 19b (/ BL). This has the advantage that the resistance value of the ground line is reduced to enable stable cell operation.
Die Bitleitungen 19a und l9b können aber auch
dicker gemacht werden als die Masseleitungen 19c und 19d.
In diesem Fall wird die Bitleitungsausbreitungsverzögerung verringert,
um eine höhere
Zugriffsgeschwindigkeit zu ermöglichen.The bit lines 19a and L9B can also be made thicker than the ground lines 19c and 19d , In this case, the bit line propagation delay is reduced to allow a higher access speed.
Wie in 3 und 18 dargestellt, sind die Kondensatoren
C1 und C2 axial symmetrisch zu der Gateelektrode 9 angeordnet,
die als eine Wortleitung dient. Die Spannung eines der Kondensatoren
C1 und C2 ist konstant hoch, während
die des anderen Kondensators konstant niedrig ist. Durch diese axialsymmetrische
Anordnung der Kondensatoren C1 und C2 im Hinblick auf die Gateelektrode 9 ist
die Parasitärkapazität zwischen
der Gateelektrode 9 und dem Kondensator unabhängig von
dem Datenwert in der Speicherzelle konstant. Somit kann ein durch Veränderung
der Parasitärkapazität bewirkter
Betriebsfehler verhindert werden.As in 3 and 18 shown, the capacitors C1 and C2 are axially symmetrical to the gate electrode 9 arranged, which serves as a word line. The voltage of one of the capacitors C1 and C2 is constantly high, while that of the other capacitor is constantly low. This axially symmetrical arrangement of the capacitors C1 and C2 with respect to the gate electrode 9 is the parasitic capacitance between the gate electrode 9 and the capacitor constant regardless of the data value in the memory cell. So a through Changes in the parasitic capacity caused operational errors can be prevented.
Wie in 3 und 18 dargestellt sind die Kondensatoren
C1 und C2 axialsymmetrisch zu den Bitleitungen 19a und 19b angeordnet.
Daher sind die Parasitärkapazitäten zwischen
der Bitleitung 19a (BL) und dem Kondensator sowie die Parasitärkapazität zwischen
der Bitleitung 19b (/BL) und dem Kondensator unabhängig von
dem Datenwert der Speicherzelle konstant. Somit kann ein durch Veränderung
der Parasitärkapazität bewirkter
Betriebsfehler verhindert werden.As in 3 and 18 the capacitors C1 and C2 are shown axially symmetrical to the bit lines 19a and 19b arranged. Hence the parasitic capacitances between the bit line 19a (BL) and the capacitor and the parasitic capacitance between the bit line 19b (/ BL) and the capacitor regardless of the data value of the memory cell constant. Thus, an operational error caused by changing the parasitic capacity can be prevented.
Aus 11 ist
ersichtlich, dass in einer Speicherzelle 60 zwei Bitleitungskontakte
unabhängig voneinander
bereitgestellt sind, die nicht mit einer anderen Zelle gemeinsam
genutzt werden. Insbesondere ist die Bitleitung 19b über das
Kontaktierungsloch 18b mit dem Siliziumsubstrat 1 verbunden,
während
die Bitleitung 19a über
ein anderes Kontaktierungsloch 18b mit dem Siliziumsubstrat 1 verbunden ist.
Daher kann der Verbindungswiderstand zwischen dem Zugriffstransistor
und dem Bitleitungskontakt verringert werden, um einen stabilen
Zellbetrieb zu ermöglichen.Out 11 it can be seen that in a memory cell 60 two bit line contacts are provided independently of one another, which are not shared with another cell. In particular, the bit line 19b via the contact hole 18b with the silicon substrate 1 connected while the bit line 19a via another contact hole 18b with the silicon substrate 1 connected is. Therefore, the connection resistance between the access transistor and the bit line contact can be reduced to enable stable cell operation.
Wie in 22 dargestellt,
unterscheidet sich eine Halbleitervorrichtung 100 nach
einer zweiten Ausführungsform
der vorliegenden Erfindung von der Halbleitervorrichtung 100 nach
der ersten Ausführungsform
darin, dass sich das als Kontaktierungsloch dienende Loch 29a zu
der TFT-Gateelektrode 23 erstreckt und dass in dem Loch 29a ein
Kondensator 32b (C2) ausgebildet ist.As in 22 shown, a semiconductor device differs 100 according to a second embodiment of the present invention from the semiconductor device 100 according to the first embodiment in that the hole serving as a contact hole 29a to the TFT gate electrode 23 extends and that in the hole 29a a capacitor 32b (C2) is formed.
Das Verfahren zur Herstellung des
Kondensators 32b (C2) ist ähnlich wie bei der ersten Ausführungsform.The process of making the capacitor 32b (C2) is similar to the first embodiment.
Eine solche Halbleitervorrichtung
erfordert im Vergleich mit der Halbleitervorrichtung nach der ersten
Ausführungsform
nicht mehr das Bilden des Polyanschlusses 28 und dergleichen.
Die Halbleitervorrichtung nach der zweiten Ausführungsform ist insoweit vorteilhaft,
als das Verfahren weiter vereinfacht und eine Verringerung der Herstellungskosten ermöglicht wird.Such a semiconductor device no longer requires the formation of the poly terminal in comparison with the semiconductor device according to the first embodiment 28 and the same. The semiconductor device according to the second embodiment is advantageous in that the method is further simplified and the manufacturing cost is reduced.
Wie in 23 und 24 dargestellt, unterscheidet
sich eine Halbleitervorrichtung 100 nach einer dritten
Ausführungsform
der vorliegenden Erfindung von der Halbleitervorrichtung nach der
ersten Ausführungsform
in der Lage des Speicherknotens 30. In der dritten Ausführungsform
ist der Speicherknoten 30 des Kondensators 32b (C2),
der die gleiche Spannung hat wie die TFT-Gateelektrode 23 und
die Zellplatte 40, oberhalb des Lasttransistors T3 angeordnet.
Wie in 23 dargestellt,
haben der Speicherknoten 30 und die TFT-Gateelektrode 23 dasselbe Layout.
In diesem Fall hat der aus einem TFT gebildete Lasttransistor T3
einen Doppelgateaufbau mit einer oberen und eine r unteren Gateelektrode.
Das hat den Vorteil, dass die Eigenschaft des TFT verbessert wird.
Weiterhin können
die TFT-Gateelektrode 23 und
der Speicherknoten 30 unter Verwendung derselben Maske
gebildet werden. Daher ist eine Verringerung der Kosten für eine Maske
zu erwarten. Auch wenn die Dicke der Zwischenlagenisolierschicht 26 anders
als bei der ersten Aus führungsform im
wesentlichen gleich groß gemacht
werden sollte wie die der TFT-Gateoxidschicht 24b, kann
die Wirkung des Speicherknotens 30, der als eine obere
Gateelektrode wirkt, auch dann erzielt werden, wenn sie wie in 24 dargestellt dick gemacht
ist.As in 23 and 24 shown, a semiconductor device differs 100 according to a third embodiment of the present invention from the semiconductor device according to the first embodiment in the position of the storage node 30 , In the third embodiment, the storage node 30 of the capacitor 32b (C2), which has the same voltage as the TFT gate electrode 23 and the cell plate 40 , arranged above the load transistor T3. As in 23 have shown the storage node 30 and the TFT gate electrode 23 the same layout. In this case, the load transistor T3 formed from a TFT has a double gate structure with an upper and an lower gate electrode. This has the advantage that the property of the TFT is improved. Furthermore, the TFT gate electrode 23 and the storage node 30 using the same mask. A reduction in the cost of a mask is therefore expected. Even if the thickness of the interlayer insulation layer 26 unlike the first embodiment, it should be made essentially the same size as that of the TFT gate oxide layer 24b , the effect of the storage node 30 , which acts as an upper gate electrode, can be achieved even if they are as in 24 shown is made thick.
Wie in 25 dargestellt,
unterscheidet sich eine Halbleitervorrichtung nach einer vierten
Ausführungsform
der vorliegenden Erfindung von der Halbleitervorrichtung 100 nach
der ersten Ausführungsform
darin, dass die vertikale Anordnungsbeziehung zwischen der TFT-Gateelektrode 23 und
dem polykristallinen TFT-Silizium 25 entgegengesetzt
zu 3 eingestellt ist.
Insbesondere sind der Zugriffstransistor T6 und der Treibertransistor
T2 auf dem Siliziumsubstrat 1 ausgebildet, wobei der Kondensator 32b (C2)
wie in 25 dargestellt
darüber
ausgebildet ist. Die Verbindung zwischen dem Dotierungsbereich 11a als
Source- und Drainbereichen des Zugriffstransistors T6 und dem Speicherknoten 30 des Kondensators 32b (C2)
wird über
den Polyanschluss 28, die TFT-Gateelektrode 23 und
die Polyanschlüsse 15 und 17 erzielt,
die die Zwischenlagenisolierschichten 13, 18 und 21,
die TFT-Gateoxidschicht 24b, die Siliziumnitridschichten 53 und 54 und
die Zwischenlagenisolierschicht 26 durchdringen. Die Gateelektrode 9 des
Treibertransistors T1 ist über den
Polyanschluss 17 mit dem polykristallinen TFT-Silizium 25 verbunden.As in 25 , a semiconductor device according to a fourth embodiment of the present invention differs from the semiconductor device 100 according to the first embodiment in that the vertical arrangement relationship between the TFT gate electrode 23 and the polycrystalline TFT silicon 25 opposite to 3 is set. In particular, the access transistor T6 and the driver transistor T2 are on the silicon substrate 1 formed, the capacitor 32b (C2) as in 25 shown above is formed. The connection between the doping region 11a as the source and drain regions of the access transistor T6 and the storage node 30 of the capacitor 32b (C2) is via the poly connector 28 who have favourited TFT Gate Electrode 23 and the poly connectors 15 and 17 achieved that the interlayer insulating layers 13 . 18 and 21 who have favourited TFT Gate Oxide Layer 24b who have favourited Silicon Nitride Layers 53 and 54 and the interlayer insulating layer 26 penetrate. The gate electrode 9 of the driver transistor T1 is through the poly terminal 17 with the polycrystalline TFT silicon 25 connected.
Die Treibertransistoren T1 und T2,
der Zugriffstransistor T5, die Bitleitung 19b und der Lasttransistor
T3 werden der Reihe nach von der Hauptoberfläche 1f aus gebildet.The driver transistors T1 and T2, the access transistor T5, the bit line 19b and the load transistor T3 are sequentially from the main surface 1f educated.
Im folgenden wird das Verfahren zum
Herstellen der in 25 dargestellten
Halbleitervorrichtung beschrieben. Die in 4 bis 12 beschriebenen Schritte
der ersten Ausführungsform
können
auch in der vorliegenden Ausführungsform
verwendet werden.The following is the process for making the in 25 described semiconductor device described. In the 4 to 12 The steps described in the first embodiment can also be used in the present embodiment.
Wie in 26 und 27 dargestellt, werden die Siliziumnitridschicht 53 und
die Zwischenlagenisolierschicht 21 gebildet. Auf der Zwischenlagenisolierschicht 21 wird
amorphes Polysilizium aufgedampft und dann einer Wärmebehandlung
und einem Ätzvorgang
unterzogen, um das polykristalline TFT-Silizium 25 zu bilden,
das dem Kanal-, Source- und Drainbereich eines TFT entspricht. Dabei
kann zur Kanaldotierung Bor oder Phosphor implantiert werden, um
den TFT auf eine vorbestimmte Schwellenspannung Vth einzustellen.
Das polykristalline TFT-Silizium 25 und 125 ist
leitfähig.As in 26 and 27 are shown, the silicon nitride layer 53 and the interlayer insulating layer 21 educated. On the interlayer insulation layer 21 amorphous polysilicon is evaporated and then subjected to a heat treatment and an etching process to form the polycrystalline TFT silicon 25 to form, which corresponds to the channel, source and drain region of a TFT. Boron or phosphorus can be implanted for channel doping in order to set the TFT to a predetermined threshold voltage Vth. The polycrystalline TFT silicon 25 and 125 is conductive.
Wie in 28 und 29 dargestellt, wird auf dem
polykristallinen TFT-Silizium 25 und 125 die TFT-Gateoxidschicht 24b aufgedampft.
Dann werden die TFT-Gateisolierschicht 24b, die Zwischenlagenisolierschichten 21 und 23 und
die Siliziumnitridschicht 53 geätzt, um das Kontaktierungsloch 21a zu bilden.
Eine dotierte Polysiliziumschicht wird aufgedampft, um das Kontaktierungsloch 21a zu
füllen
und die Oberfläche
der TFT-Gateoxidschicht 24b zu
bedecken, und dann geätzt,
um die TFT-Gateelektrode 23 zu
bilden. Zum Bilden der Source- und Drainbereiche eines TFT werden
Borionen selektiv in das polykristalline TFT-Silizium 25 implantiert,
um die Vcc-Bereiche 25b und 125b sowie die Speicherknotenbereiche 25n und 125n zu
bilden, die P+-Bereichen (p-Dotierungsbereichen
mit hoher Konzentration) entsprechen. Die Lasttransistoren T3 und
T4 der Inverter werden gebildet. Die Lasttransistoren T3 und T4
sind aus Dünnfilmtransistoren
gebildet und in 28 durch
den schraffierten Bereich dargestellt.As in 28 and 29 is shown on the polycrystalline TFT silicon 25 and 125 the TFT gate oxide layer 24b evaporated. Then the TFT gate insulation layer 24b , the liner insulation layers 21 and 23 and the silicon nitride layer 53 etched to the via 21a to form. A doped polysilicon layer is evaporated around the via 21a to fill and the surface of the TFT gate oxide layer 24b to cover, and then etched to the TFT gate 23 to build. Boron ions are selectively incorporated into the polycrystalline TFT silicon to form the source and drain regions of a TFT 25 implanted to the Vcc areas 25b and 125b as well as the storage node areas 25n and 125n to form, which correspond to P + regions (p-doping regions with high concentration). The load transistors T3 and T4 of the inverters are formed. The load transistors T3 and T4 are formed from thin film transistors and in 28 represented by the hatched area.
Wie in 30 und 31 dargestellt, wird die Zwischenlagenisolierschicht 26 aufgedampft
und dann geätzt,
um das Kontaktierungsloch 26a zu bilden. Dotiertes Polysilizium
wird abgeschieden, um das Kontaktierungsloch 26a zu füllen. Dementsprechend
wird zwischen dem dotierten Polysilizium und der TFT-Gateelektrode 23 der
vergrabene Kontakt 27 erzeugt. Auch das freiliegende dotierte
Polysilizium auf der Zwischenlagenisolierschicht 26 wird
geätzt, um
den Polyanschluss 28 zu bilden.As in 30 and 31 is shown, the interlayer insulating layer 26 evaporated and then etched around the via 26a to build. Doped polysilicon is deposited around the via 26a to fill. Accordingly, between the doped polysilicon and the TFT gate electrode 23 the buried contact 27 generated. Also the exposed doped polysilicon on the interlayer insulating layer 26 is etched to the poly connector 28 to build.
Die nachfolgenden Schritte ähneln denen der
ersten Ausführungsform.
Ein Kondensator und dergleichen werden gebildet.The steps below are similar to that of
first embodiment.
A capacitor and the like are formed.
Die Halbleitervorrichtung nach der
vierten Ausführungsform
bietet dieselben Vorteile wie die Halbleitervorrichtung nach der
ersten Ausführungsform.
Die Halbleitervorrichtung nach der vierten Ausführungsform hat weiter den Vorteil,
dass das polykristallines TFT-Silizium 25 und 125 relativ
unempfindlich gegenüber
einer Zellplattenspannung des darüber angeordneten Kondensators
C1 ist, da das polykristalline Silizium 25 und 125,
das einen TFT-Kanal bildet, mit der TFT-Gateelektrode 23 bedeckt
ist.The semiconductor device according to the fourth embodiment offers the same advantages as the semiconductor device according to the first embodiment. The semiconductor device according to the fourth embodiment further has the advantage that the polycrystalline TFT silicon 25 and 125 is relatively insensitive to a cell plate voltage of the capacitor C1 arranged above it, since the polycrystalline silicon 25 and 125 , which forms a TFT channel, with the TFT gate electrode 23 is covered.
Wie in 32 bis 34 dargestellt, unterscheidet
sich eine Halbleitervorrichtung 100 nach einer fünften Ausführungsform
der vorliegenden Erfindung von der in 3 dargestellten
Halbleitervorrichtung darin, dass die TFT-Gateoxidschicht 24b und
das als TFT-Substrat dienende polykristalline TFT-Silizium 25 ersetzt
sind durch eine Zwischenlagenisolierschicht 44, die aus
einer Zwischenlagensiliziumoxidschicht gebildet ist, und einem Lastwiderstandselement 45 als
einem Element aus polykristallinem Silizium mit einem niedrigen
Widerstandswert. Wie in 34 dargestellt,
ist der Zugriffstransistor T6 auf dem Siliziumsubstrat 1 ausgebildet,
und der Kondensator 32b (C2) ist darüber ausgebildet. Zwischen dem
Dotierungsbereich 11a, der die Source- und Drainbereiche
des Zugriffstransistors T6 bildet, und dem Speicherknoten 30 des
Kondensators 32b (C2) wird eine Verbindung hergestellt über den
Polyanschluss 28 und die TFT-Gateelektrode 23,
die die Zwischenlagenisolierschichten 26, 44, 21 und 18 und die
Siliziumnitridschicht 53 durchdringt. Die Gateelektrode 9 des
Treibertransistors T1 ist elektrisch mit dem aus polykristallinem
Silizium mit hohem Widerstandswert gebildeten Lastwiderstandselement 45 (Drainbereich
D) verbunden.As in 32 to 34 shown, a semiconductor device differs 100 according to a fifth embodiment of the present invention from that in 3 illustrated semiconductor device in that the TFT gate oxide layer 24b and the polycrystalline TFT silicon serving as the TFT substrate 25 are replaced by an interlayer insulation layer 44 , which is formed from an interlayer silicon oxide layer, and a load resistance element 45 as an element made of polycrystalline silicon with a low resistance. As in 34 is shown, the access transistor T6 on the silicon substrate 1 trained, and the capacitor 32b (C2) is formed over it. Between the doping area 11a , which forms the source and drain regions of the access transistor T6, and the storage node 30 of the capacitor 32b (C2) a connection is made via the poly connector 28 and the TFT gate electrode 23 that the interlayer insulation layers 26 . 44 . 21 and 18 and the silicon nitride layer 53 penetrates. The gate electrode 9 of the driver transistor T1 is electrical with the load resistance element formed of high resistance polycrystalline silicon 45 (Drain area D) connected.
Wie in 32 dargestellt,
ist der Drainbereich D des Zugriffstransistors T5 mit der Bitleitung B11
verbunden. Der Sourcebereich S des Zugriffstransistors T5 ist elektrisch
mit dem Speicherknoten 30 des Kondensators 1 verbunden
und bildet mit diesem den Abschnitt, der einer herkömmlichen DRAM-Speicherzelle entspricht.
Der Drainbereich D des Zugriffstransistors T6 ist mit der komplementären Bitleitung/BL
verbunden. Der Sourcebereich S des Zugriffstransistors T6 ist elektrisch
mit dem Speicherknoten 30 des Kondensators C2 verbunden.
Dadurch wird der Abschnitt gebildet, der einer herkömmlichen DRAM-Speicherzelle
entspricht.As in 32 shown, the drain region D of the access transistor T5 is connected to the bit line B11. The source region S of the access transistor T5 is electrical with the storage node 30 of the capacitor 1 connected and forms with it the section which corresponds to a conventional DRAM memory cell. The drain region D of the access transistor T6 is connected to the complementary bit line / BL. The source region S of the access transistor T6 is electrical with the storage node 30 of the capacitor C2 connected. This forms the section that corresponds to a conventional DRAM memory cell.
Der Treibertransistor T1 und das
Lastwiderstandselement R1 aus Polysilizium mit hohem Widerstandswert
bilden einen Speicherknoten n1, während der Treibertransistor
T2 und das Lastwiderstandselement R2 aus Polysilizium mit hohem
Widerstandswert den anderen Speicherknoten n2 bilden. Eine aus diesen
zwei Knoten gebildete Flip-Flop-Schaltung bildet die Verriegelungsschaltung
für die
oben beschriebene DRAM-Speicherzelle. Durch Bilden eines Inverters
aus der Flip-Flop-Schaltung durch eine Kombination aus einem elektrischen
Widerstand und einem Transistor wird der Herstellungsschritt im
Vergleich mit dem aus zwei CMOS-Transistoren
gebildeten Invertern vereinfacht. Somit kann eine günstige Halbleiterspeichervorrichtung
bereitgestellt werden.The driver transistor T1 and that
Load resistance element R1 made of high resistance polysilicon
form a storage node n1 while the driver transistor
T2 and the load resistance element R2 made of high polysilicon
Resistance value form the other storage node n2. One of these
The latch circuit is formed by two flip-flop circuits
for the
DRAM memory cell described above. By forming an inverter
from the flip-flop circuit by a combination of an electrical
Resistor and a transistor is the manufacturing step in
Comparison with that of two CMOS transistors
formed inverters simplified. Thus, an inexpensive semiconductor memory device
to be provided.
Im folgenden werden die Signalschreib-
und Lesevorgänge
der oben beschriebenen Speicherzellenschaltung beschrieben. Die
Bitleitung BL und die komplementäre
Bitleitung/BL sind mit der Speicherzelle 60 verbunden.
Im Schreibbetrieb werden der Bitleitung BL und der komplementären Bitleitung/BL entgegengesetzte
Signale zugeführt,
wobei die Spannung der Wortleitung WL z.B. auf einen Pegel oberhalb
von Vcc eingestellt wird (mindes tens Vcc + Schwellenspannung des
Treibertransistors). Wenn an die Bitleitung BL z.B. eine hohe Spannung
(z.B. Vcc) angelegt wird, erhält
die Spannung eines Verbindungsknotens m1 einen hohen Pegel. Dementsprechend
wird der Kondensator C1 geladen. Einem Verbindungsknoten m2 wird
von der komplementären
Bitleitung/BL eine negative Spannung oder eine Nullspannung zugeführt. Daher
erhält
der Verbindungsknoten m2 einen niedrigen Spannungspegel, so dass
der Kondensator C2 nicht aufgeladen wird. In der Flip-Flop-Schaltung
erhält
der Verbindungsknoten m1 den Pegel der internen Spannung Vcc, während der
Verbindungsknoten m2 den Pegel der Nullspannung oder Massespannung
erhält.
Auch wenn an dem Übergang
oder an dem Treibertransistor T1 und dem Zugriffstransistor T5 ein
Leckverlust auftritt, sinkt die Spannung an dem Verbindungsknoten
m1 nicht ab, da Ladung über
das Lastwiderstandselement R1 zugeführt wird. Daher wird der hohe
Potentialpegel stabil gehalten.The signal write and read operations of the memory cell circuit described above will now be described. The bit line BL and the complementary bit line / BL are with the memory cell 60 connected. In the write mode, the bit line BL and the complementary bit line / BL are supplied with opposite signals, the voltage of the word line WL being set, for example, to a level above Vcc (at least Vcc + threshold voltage of the driver transistor). If, for example, a high voltage (for example Vcc) is applied to the bit line BL, the voltage of a connection node m1 becomes high. Accordingly, the capacitor C1 is charged. A negative voltage or a zero voltage is supplied to a connection node m2 from the complementary bit line / BL. Therefore, the connection node m2 receives a low voltage level, so that the capacitor C2 is not charged. In the flip-flop circuit, the connection node m1 receives the level of the internal voltage Vcc, while the connection node m2 receives the level of the zero voltage or ground voltage. Even if a leakage loss occurs at the junction or at the driver transistor T1 and the access transistor T5, the voltage at the connection node m1 does not drop because charge is supplied via the load resistance element R1. Therefore, the high potential level is kept stable.
Im Lesebetrieb wird zum Auslesen
von Daten der Spannungsunterschied zwischen der Bitleitung BL und
der komplementären
Bitleitung/BL von einem Leseverstärker erfasst. Da die Spannungen an
den Verbindungsknoten m1 und m2 auf einem vorbestimmten Spannungspegel
gehalten werden, kann ein Leckverlust von den Kondensatoren C1 und C2
verhindert werden. Daher ist kein Auffrischvorgang erforderlich.In reading mode, reading becomes
of data the voltage difference between the bit line BL and BL
the complementary
Bit line / BL detected by a sense amplifier. Because the tensions are on
the connection nodes m1 and m2 at a predetermined voltage level
leakage from capacitors C1 and C2 can be maintained
be prevented. Therefore, no refreshing process is necessary.
Das oben erwähnte Widerstandselement mit hohem
Widerstandswert (Lastwiderstandswert 45) ist oberhalb der
anderen Treibertransistoren T1 und T2 angeordnet, wodurch ein dreidimensionaler
Aufbau gebildet wird. Daher kann die Größe der Halbleitervorrichtung
verglichen mit dem Fall, in dem eine SRAM-Speicherzelle gebildet wird, erheblich
verringert werden.The above-mentioned resistance element with a high resistance value (load resistance value 45 ) is arranged above the other driver transistors T1 and T2, whereby a three-dimensional structure is formed. Therefore, the size of the semiconductor device can be significantly reduced compared to the case where an SRAM memory cell is formed.
Das in der ersten Ausführungsform
beschriebene Problem der durch einen pn-Übergang bewirkten Diffusionsspannung
ist besei tigt. Der Betrieb kann stabil durchgeführt werden. Das Lastwiderstandselement 45 aus
polykristallinem Silizium mit hohem Widerstandswert und der Polyanschluss 28 enthalten
Dotierungen vom selben Leitungstyp.The problem described in the first embodiment of the diffusion voltage caused by a pn junction is eliminated. Operation can be carried out stably. The load resistance element 45 made of polycrystalline silicon with high resistance and the poly terminal 28 contain doping of the same conductivity type.
In der Halbleitervorrichtung nach
der fünften Ausführungsform
ist die Verriegelungsschaltung 130 eine Flip-Flop-Schaltung,
die ein Lastwiderstandselement 45 enthält. Das Lastwiderstandselement 45 ist oberhalb
der Bitleitung 19b angeordnet. Der Polyanschluss 28 kann
durch einen Pfropfen z.B. aus Metall ersetzt sein. In diesem Fall
ist der Speicherknoten 30 mit dem Lastwiderstandselement 45 über eine
dazwischenliegende Pfropfenschicht verbunden. Der Pfropfenschichtabschnitt,
der mit dem Lastwiderstandselement 45 verbunden ist, enthält Metall.In the semiconductor device according to the fifth embodiment, the latch circuit is 130 a flip-flop circuit that is a load resistance element 45 contains. The load resistance element 45 is above the bit line 19b arranged. The poly connector 28 can be replaced by a plug made of metal, for example. In this case, the storage node 30 with the load resistance element 45 connected by an intermediate plug layer. The plug layer section that is connected to the load resistance element 45 connected contains metal.
Im folgenden wird das Verfahren zum
Herstellen der in 34 dargestellten
Halbleitervorrichtung beschrieben. Die Verarbeitungsschritte bis
zum Bilden der Zwischenlagenisolierschicht 21 sind ähnlich wie
bei der ersten Ausführungsform.
Anschließend
wird in der Zwischenlagenisolierschicht 21, der Siliziumnitridschicht 53 und
der Zwischenlagenisolierschicht 18 das Kontaktierungsloch 21a gebildet.
In dem Schritt des Bildens des Kontaktierungslochs 21a kann
in dem Kontaktierungsloch 21a eine Siliziumnitridschicht
aufgedampft und dann geätzt
werden, um die Abmessungen des Kontaktierungslochs zu verringern.
Anschließend
wird dotiertes Polysilizium abgeschieden, um das Kontaktierungsloch 21a zu
füllen.
An der Trennfläche
zwischen dem dotierten Polysilizium und den Polyanschlüssen 15 und 17 entsteht
ein vergrabener Kontakt. Das dotierte Polysilizium wird geätzt, um
die Polysiliziumverbindung 23b zu bilden. Anschließend wird
eine Siliziumoxidschicht aufgedampft und dann vollständig geätzt, um
die Seitenwandisolierschicht 24a zu bilden. Darauf wird
eine Siliziumoxidschicht abgeschieden, um die Zwischenlagenisolierschicht 44 zu
bilden. In diesem Schritt wird die Zwischenlagenisolierschicht 44 vorzugsweise
auf eine Dicke von annähernd
50 bis 500 nm eingestellt, dicker als die TFT-Gateoxidschicht 34b der ersten
Ausführungsform,
um einen Einfluss der Polysiliziumverbindung 23b zu vermeiden.The following is the process for making the in 34 described semiconductor device described. The processing steps up to the formation of the interlayer insulating layer 21 are similar to the first embodiment. Then in the interlayer insulation layer 21 , the silicon nitride layer 53 and the interlayer insulating layer 18 the contact hole 21a educated. In the step of forming the via hole 21a can in the contact hole 21a a silicon nitride layer is deposited and then etched to reduce the size of the via. Doped polysilicon is then deposited around the contact hole 21a to fill. At the interface between the doped polysilicon and the poly connections 15 and 17 there is a buried contact. The doped polysilicon is etched around the polysilicon compound 23b to build. A silicon oxide layer is then evaporated and then completely etched around the side wall insulation layer 24a to build. A silicon oxide layer is deposited thereon around the interlayer insulating layer 44 to build. In this step the interlayer insulation layer 44 preferably set to a thickness of approximately 50 to 500 nm, thicker than the TFT gate oxide layer 34b the first embodiment to influence the polysilicon compound 23b to avoid.
Undotiertes Polysilizium wird aufgedampft und
dann geätzt,
um das Lastwiderstandselement 45 aus Polysilizium mit hohem
Widerstandswert zu bilden. In diesem Schritt kann Phosphor oder
dergleichen implantiert werden, um einen erwünschten hohen Widerstandswert
zu erzielen. Dann werden Arsenionen selektiv in den Verbindungsbereich
des Lastwiderstandselements 45 implantiert, um einen Bereich
mit einem mittleren Widerstandswert zu bilden. Durch diesen Prozessschritt
werden die Lastwiderstandselemente R1 und R2 gebildet, die jeweils mit
dem Gate des Treibertransistors T1 bzw. T2 verbunden sind (s. 33). Es sei angemerkt, dass Phosphor
und Arsen beides n-Dotierungen sind. Das in der ersten Ausführungsform
beschriebene Problem der durch einen pn-Übergang erzeugten Differenzspannung
(Vbi) ist beseitigt. Bei der oben beschriebenen Bildung des Polysiliziums
mit hohem Widerstandswert ist der Vorgang der Wärmebehandlung oder dergleichen
nicht erforderlich. Der Verarbeitungsschritt wird gegenüber den
Verarbeitungsschritten eines CMOS-Transistors weiter vereinfacht. Daher
können
die Herstellungskosten verringert werden. Es sei angemerkt, dass
die Lastwiderstandselemente R1 und R2 aus polykristallinem Silizium
keine oder nur geringe Dotierungen aufweisen, während das polykristalline TFT-Silizium 25 und 125,
das als andere Verbindungsbereiche dient, stark n-dotiert ist.Undoped polysilicon is evaporated and then etched around the load resistance element 45 of polysilicon with a high resistance value. In this step, phosphorus or the like can be implanted to achieve a desired high resistance. Then arsenic ions become selective in the connection area of the load resistance element 45 implanted to form an area of medium resistance. Through this process step, the load resistance elements R1 and R2 are formed, which are each connected to the gate of the driver transistor T1 and T2 (see. 33 ). It should be noted that phosphorus and arsenic are both n-type dopants. The problem of the differential voltage (Vbi) generated by a pn junction described in the first embodiment is eliminated. In the above-described formation of the high resistance polysilicon, the heat treatment or the like is not required. The processing step is further simplified compared to the processing steps of a CMOS transistor. Therefore, the manufacturing cost can be reduced. It should be noted that the load resistance elements R1 and R2 made of polycrystalline silicon have little or no doping, while the polycrystalline TFT silicon 25 and 125 , which serves as other connection areas, is heavily n-doped.
Anschließend wird eine Siliziumoxidschicht abgeschieden,
um die Zwischenlagenisolierschicht 26 zu erzeugen. Das
Kontaktierungsloch 26a wird so gebildet, dass es die Zwischenlagenisolierschichten 26 und 44 durchdringt
und Kontakt zu der Polysilizium 23b bekommt. Dotiertes
Polysilizium wird so abgeschieden, dass es das Kontaktierungsloch 26a füllt. Dementsprechend
wird an der Grenzfläche
zwischen dem dotierten Polysilizium und der Po lysiliziumverbindung 23b ein
Kontakt 27 gebildet. Das dotierte Polysilizium wird geätzt, um
den Polyanschluss 28 zu bilden. Die nachfolgenden Prozessschritte
sind ähnlich
wie bei der ersten Ausführungsform.A silicon oxide layer is then deposited around the interlayer insulating layer 26 to create. The contact hole 26a is formed so that it is the interlayer insulating layers 26 and 44 penetrates and contacts the polysilicon 23b gets. Doped polysilicon is deposited so that it is the via 26a crowded. Accordingly, at the interface between the doped polysilicon and the polysilicon compound 23b a contact 27 educated. The doped polysilicon is etched around the poly terminal 28 to build. The subsequent process steps are similar to the first embodiment.
Das oben beschriebene Herstellungsverfahren
enthält
in dem herkömmlichen
Schritt zum Bilden eines Zugriffstransistors und eines Kondensators,
die eine DRAM-Speicherzelle bilden, den Schritt des Bildens einer
Verriegelungsschaltung durch Zusammenschalten eines Paares von Invertern,
die aus einem aus polykristallinem Silizium mit einem hohen Widerstandswert
gebildeten elektrischen Widerstandselements und einem Treibertransistor
gebildet sind. Das oben beschriebene Herstellungsverfahren kann
durch leichtes Abwandeln der herkömmlichen DRAM-Herstellungslinie
verwirklicht werden. Somit kann eine dem in 32 gezeigten Schaltbild entsprechende
Halbleiterspeichervorrichtung auf der Grundlage des in 34 gezeigten Schritts hergestellt
werden.The manufacturing method described above, in the conventional step of forming an access transistor and a capacitor forming a DRAM memory cell, includes the step of forming an latch circuit by interconnecting a pair of inverters made of an electrical resistance element made of polycrystalline silicon with a high resistance and a driver transistor are formed. The manufacturing method described above can be realized by slightly modifying the conventional DRAM manufacturing line. Thus, one of the in 32 corresponding semiconductor memory device shown on the basis of the in 34 shown step.
Die in 35 bis 38 gezeigte Halbleitervorrichtung 100 ist
eine Abwandlung der in 3 gezeigten
Halbleitervorrichtung nach der ersten Ausführungsform. Mit Bezug auf 35 weist die Halbleitervorrichtung 100 nach
der sechsten Ausführungsform
einen Metallkontakt 34 auf, der sich bis zu der Wolframverbindung 119 erstreckt.
Nach 36 erstreckt sich
der Metallkontakt 34 bis zu der Polysiliziumelektrode 123.
Nach 37 erstreckt sich
der Metallkontakt 34 bis zu der Gateelektrode 9.
Nach 38 erstreckt sich
der Metallkontakt 34 durch das polykristalline TFT-Silizium 25 bis
zu dem Polyanschluss 17.In the 35 to 38 shown semiconductor device 100 is a modification of the 3 shown semiconductor device according to the first embodiment. Regarding 35 has the semiconductor device 100 a metal contact according to the sixth embodiment 34 on up to the tungsten connection 119 extends. To 36 extends the metal contact 34 down to the polysilicon electrode 123 , To 37 extends the metal contact 34 up to the gate electrode 9 , To 38 extends the metal contact 34 thanks to the polycrystalline TFT silicon 25 up to the poly connector 17 ,
Die Halbleitervorrichtung mit dem
oben beschriebenen Aufbau bietet ähnliche Vorteile wie die Halbleitervorrichtung
nach der ersten Ausführungsform.The semiconductor device with the
The structure described above offers similar advantages to the semiconductor device
according to the first embodiment.
Wie in 39 dargestellt,
unterscheidet sich eine Halbleitervorrichtung 100 nach
einer siebten Ausführungsform
der vorliegenden Erfindung von der Halbleitervorrichtung nach der
ersten Ausführungsform,
die zwei Kondensatoren C1 und C2 enthält, darin, dass nur ein Kondensator
C1 bereitgestellt ist. In diesem Fall enthält das Ersatzschaltbild eine
Bitleitung und einen Kondensator. Die Vorladespannung der Bitleitung
ist vorzugsweise auf Vcc/2 eingestellt.As in 39 shown, a semiconductor device differs 100 according to a seventh embodiment of the present invention of the semiconductor device according to the first embodiment including two capacitors C1 and C2 in that only one capacitor C1 is provided. In this case, the equivalent circuit diagram contains a bit line and a capacitor. The bit line precharge voltage is preferably set to Vcc / 2.
Diese Ausführungsform wird auf der Grundlage
eines Aufbaus beschrieben, bei dem ein TFT mit hohem Widerstandswert
als Last einer Flip-Flop-Schaltung verwendet wird, die eine Verriegelungsschaltung
bildet. Es kann jedoch eine aus einem beliebigen Element gebildete
Verriegelungsschaltung bzw. Flip-Flop-Schaltung verwendet werden, solange
die Spannung an dem Speicherknoten für einen vorbestimmten Zyklus
gehalten werden kann. Eine Verriegelungsschaltung kann z.B. aus
vier in Serie geschalteten Invertern gebildet sein oder in Verbindung
mit anderen Logikgattern. Im Hinblick auf eine Verringerung der
Größe der Halbleiterspeichervorrichtung
ist zumindest eines der Schaltungselemente, die die Verriegelungsschaltung
bilden, oberhalb des Zugriffstransistors angeordnet. Anders ausgedrückt kann
die Größe in der
Ebene durch Bereitstellen eines dreidimensionalen Aufbaus verringert werden.This embodiment is based on
described a structure in which a TFT with high resistance
is used as the load of a flip-flop circuit, which is a latch circuit
forms. However, it can be one formed from any element
Locking circuit or flip-flop circuit can be used as long
the voltage at the storage node for a predetermined cycle
can be held. A locking circuit can e.g. out
four inverters connected in series can be formed or in connection
with other logic gates. With a view to reducing the
Size of the semiconductor memory device
is at least one of the circuit elements that make up the latch circuit
form, arranged above the access transistor. In other words, can
the size in the
Layer can be reduced by providing a three-dimensional structure.
Weiterhin ist der Zugriffstransistor
an der Oberfläche
des Halbleitersubstrats angeordnet, und der Kondensator ist innerhalb
einer Zwischenlagenisolierschicht ausgebildet, die oberhalb des
Halbleitersubstrats angeordnet ist, wobei zumindest eine Zwischenlagenisolierschicht
dazwischen liegt. Die Verriegelungsschaltung ist vorzugsweise in
einer niedrigeren Lage ausgebildet als die obere Zwischenlagenisolierschicht.
Mit dem vorliegenden Aufbau kann jeder Bestandteil der Halbleiterspeichervorrichtung
in einem dreidimensionalen Aufbau bereitgestellt werden wie z.B.
in der Reihenfolge Siliziumsubstrat, Zugriffstransistor, Verriegelungsschaltung und
Kondensator von unten nach oben mit teilweisem Überlappen. Da einige Schaltungselemente oberhalb
der Bitleitung und der Masseleitung in der mittleren Zwischenlagenisolierschicht
angeordnet sind, kann der Freiheitsgrad beim Anordnen der Schaltungen
vergrößert werden.
Insbesondere kann die Gateabmessung einer TFT-Vorrichtung erhöht werden.
Weiterhin kann eine hinreichende Widerstandslänge eines Widerstandselements
mit hohem Widerstandswert sichergestellt werden, und durch Abweichungen
bei der Maskenjustierung bewirkte Schwankungen in den Vorrichtungseigenschaften können verringert
werden. Somit kann die Zuverlässigkeit
der Verriegelungsschaltung verbessert werden.Furthermore, the access transistor
on the surface
of the semiconductor substrate, and the capacitor is inside
an interlayer insulating layer formed above the
Semiconductor substrate is arranged, wherein at least one interlayer insulating layer
lies in between. The locking circuit is preferably in
a lower layer than the upper interlayer insulating layer.
With the present structure, any component of the semiconductor memory device can
be provided in a three-dimensional structure, e.g.
in the order of silicon substrate, access transistor, latch and
Capacitor from bottom to top with partial overlap. Because some circuit elements above
the bit line and the ground line in the middle interlayer insulating layer
are arranged, the degree of freedom when arranging the circuits
be enlarged.
In particular, the gate dimension of a TFT device can be increased.
Furthermore, a sufficient resistance length of a resistance element can
can be ensured with a high resistance value, and by deviations
Variations in device properties caused by mask adjustment can be reduced
become. Thus, the reliability
the locking circuit can be improved.
Somit kann ein Auffrischvorgang weggelassen
werden, und die Größe in der
Draufsicht kann verringert werden. Es kann auch ein herkömmliches Herstellungsverfahren
an das Herstellungsverfahren nach der vorliegenden Erfindung angepasst
werden und eine Verriegelungsschaltung bilden, die einfach elektrisch
mit einem Leitpfad verbunden werden kann, der die Verbindung zwischen
dem Source- bzw. Drainbereich eines Zugriffstransistors und einem
Speicherknoten herstellt. Die elektrisch mit der Verriegelungsschaltung
verbundene Seite kann ein beliebiger Bereich in dem Leitpfad sein,
der den Speicherknoten und den Source- bzw. Drainbereich des Zugriffstransistors
enthält.Thus, a refreshing process can be omitted
be, and the size in
Top view can be reduced. It can also be a conventional manufacturing process
adapted to the manufacturing method according to the present invention
be and form a latch circuit that is simply electrical
can be connected to a route that connects the
the source or drain region of an access transistor and one
Manufactures storage nodes. The electrically with the interlock circuit
connected page can be any area in the route,
the storage node and the source or drain region of the access transistor
contains.
Der elektrische Widerstandswert in
dem Inverter, der die Flip-Flop-Schaltung
bildet, kann leicht durch Herstellen von polykristallinem Silizium
mit Dotierungen erzielt werden. Der elektrische Widerstand kann
aus einem anderen Material als Silizium gebildet werden.The electrical resistance value in
the inverter, which is the flip-flop circuit
can be easily formed by manufacturing polycrystalline silicon
can be achieved with doping. The electrical resistance can
be formed from a material other than silicon.
Wie in 40 dargestellt,
hat eine Halbleitervorrichtung 100 nach einer achten Ausführungsform einen
Speicherknoten n30, der direkt in Kontakt mit der Polysiliziumverbindung 23b steht.
Es wird ein Loch 29a gebildet, das Kontakt zu der Polysiliziumver bindung 23b und
dem Lastwiderstandselement 45 hat. In diesem Loch 29a wird
der Speicherknoten 30 gebildet. Die Seitenwand des Speicherknotens 30 steht
direkt in Kontakt mit dem Lastwiderstandselement 45.As in 40 has a semiconductor device 100 According to an eighth embodiment, a storage node n30 which is in direct contact with the polysilicon connection 23b stands. It will be a hole 29a formed, the contact to the polysilicon connection 23b and the load resistance element 45 Has. In this hole 29a becomes the storage node 30 educated. The side wall of the storage node 30 is in direct contact with the load resistance element 45 ,
Die Halbleitervorrichtung 100 nach
der achten Ausführungsform
bietet ähnliche
Vorteile wie die in 34 dargestellte
Halbleitervorrichtung. Die Halbleitervorrichtung 100 nach
der achten Ausführungsform
hat weiter den Vorteil, dass der Herstellungsschritt vereinfacht
werden kann, da keine Pfropfenschicht gebildet werden muss.The semiconductor device 100 according to the eighth embodiment offers similar advantages as that in 34 semiconductor device shown. The semiconductor device 100 according to the eighth embodiment has the further advantage that the manufacturing step can be simplified since no plug layer has to be formed.
Wie in 41 und 42 dargestellt, unterscheidet
sich eine Halbleitervorrichtung nach einer neunten Ausführungsform
der vorliegenden Erfindung von der Halbleitervorrichtung nach der
ersten Ausführungsform
darin, dass zusätzlich
zu der in der ersten Ausführungsform
bereitgestellten TFT-Gateelektrode 23 eine obere TFT-Gateelektrode 23a bereitgestellt ist.
Die TFT-Gateelektrode 23 entspricht
einer unteren Gateelektrode. Ein Doppelgateaufbau wird erreicht,
wobei das polykristalline TFT-Silizium 25 zwischen
der TFT-Gateelektrode 23 und der oberen TFT-Gateelektrode 23a gepackt
ist. Der vergrabene Kontakt 27a durchdringt das polykristalline
TFT-Silizium 125, um die TFT-Gateelektrode 23 und die obere TFT-Gateelektrode 23a miteinander
zu verbinden. Ein Kondensator ist mit der oberen TFT-Gateelektrode 23a verbunden.
Die mittlere Zwischenlagenisolierschicht 126 ist auf der
Siliziumnitridschicht 53 bereitgestellt. In der mittleren
Zwischenlagenisolierschicht 126 ist das Kontaktierungsloch 126a bereitgestellt. Das
Kontaktierungsloch 126a ist mit der oberen TFT-Gateelektrode 23a gefüllt. Dementsprechend wird
die TFT-Gateelektrode 23 mit der oberen TFT-Gateelektrode 23a in
Kontakt gebracht.As in 41 and 42 , a semiconductor device according to a ninth embodiment of the present invention differs from the semiconductor device according to the first embodiment in that in addition to the TFT gate electrode provided in the first embodiment 23 an upper TFT gate electrode 23a is provided. The TFT gate electrode 23 corresponds to a lower gate electrode. A double gate structure is achieved, with the polycrystalline TFT silicon 25 Zvi the TFT gate electrode 23 and the upper TFT gate electrode 23a is packed. The buried contact 27a penetrates the polycrystalline TFT silicon 125 to the TFT gate electrode 23 and the upper TFT gate electrode 23a connect with each other. A capacitor is with the top TFT gate electrode 23a connected. The middle liner insulation layer 126 is on the silicon nitride layer 53 provided. In the middle liner insulation layer 126 is the contact hole 126a provided. The contact hole 126a is with the top TFT gate electrode 23a filled. Accordingly, the TFT gate electrode 23 with the top TFT gate electrode 23a brought into contact.
Im folgenden wird ein Verfahren zum
Herstellen der in 41 und 42 dargestellten Halbleitervorrichtung
beschrieben. Wie inThe following is a method for manufacturing the in 41 and 42 described semiconductor device described. As in
43 und 44 dargestellt, wird entsprechend
den in 4 bis 11 dargestellten Schritten nach
der ersten Ausführungsform
eine Halbleitervorrichtung mit einem Aufbau bis zu der Siliziumnitridschicht 53 hergestellt. 43 and 44 is shown according to the in 4 to 11 illustrated steps according to the first embodiment, a semiconductor device with a structure up to the silicon nitride layer 53 manufactured.
Wie in 45 und 46 dargestellt, wird auf der
Zwischenlagenisolierschicht 21 ein (nicht dargestelltes)
Resistmuster gebildet. Unter Verwendung dieses Resistmusters als
Maske werden die Zwischenlagenisolierschicht 21, die Siliziumnitridschicht 53 und
die Zwischenlagenisolierschicht 18 geätzt. Demzufolge wird das Kontaktierungsloch 21a gebildet.
Die TFT-Gateelektrode 23 wird so abgeschieden, dass sie
das Kontaktierungsloch 21a füllt und die Oberfläche der
Zwischenlagenisolierschicht 21 teilweise bedeckt.As in 45 and 46 is shown on the interlayer insulating layer 21 a resist pattern (not shown) was formed. Using this resist pattern as a mask, the interlayer insulating layer 21 , the silicon nitride layer 53 and the interlayer insulating layer 18 etched. As a result, the contact hole 21a educated. The TFT gate electrode 23 is deposited so that it makes contact hole 21a fills and the surface of the liner insulation layer 21 partially covered.
Wie in 47 bis 49 dargestellt, wird die Zwischenlagenisolierschicht 126 auf
der Zwischenlagenisolierschicht 21 so abgeschieden, dass
sie die TFT-Gateelektrode 23 bedeckt. Polykristallines TFT-Silizium 25 und 125 wird
als TFT-Substrat auf der Zwischenlagenisolierschicht 126 gebildet.
Die TFT-Gateoxidschicht 24b wird so gebildet, dass sie das
polykristalline TFT-Silizium 25 und 125 bedeckt. Auf
der TFT-Gateoxidschicht 24b wird ein Resistmuster gebildet.
Unter Verwendung des Resistmusters als Maske werden die TFT-Gateoxidschicht 24b,
das polykristalline TFT-Silizium 25 und 125 und
die Zwischenlagenisolierschicht 126 geätzt. Dementsprechend wird das
Kontaktierungsloch 126a gebildet, das sich bis zu der TFT-Gateelektrode 23 erstreckt. Die
obere TFT-Gateelektrode 23a wird so gebildet, dass sie
das Kontaktierungsloch 126a füllt und die TFT-Gateoxidschicht 24b teilweise
bedeckt. Der Grenzbereich zwischen der oberen TFT-Gateelektrode 23a und
dem TFT-Gate 23 entspricht dem vergrabenen Kontakt 27.As in 47 to 49 is shown, the interlayer insulating layer 126 on the interlayer insulation layer 21 deposited so that it is the TFT gate electrode 23 covered. Polycrystalline TFT silicon 25 and 125 is used as a TFT substrate on the interlayer insulating layer 126 educated. The TFT gate oxide layer 24b is formed so that it is the polycrystalline TFT silicon 25 and 125 covered. On the TFT gate oxide layer 24b a resist pattern is formed. Using the resist pattern as a mask, the TFT gate oxide layer 24b , the polycrystalline TFT silicon 25 and 125 and the interlayer insulating layer 126 etched. Accordingly, the contact hole 126a formed that up to the TFT gate electrode 23 extends. The top TFT gate electrode 23a is formed so that the contact hole 126a fills and the TFT gate oxide layer 24b partially covered. The boundary area between the upper TFT gate electrode 23a and the TFT gate 23 corresponds to the buried contact 27 ,
Wie in 50 und 51 dargestellt, wird die Zwischenlagenisolierschicht 26 so
gebildet, dass sie die obere TFT-Gateelek trode 23a bedeckt.
Auf der Zwischenlagenisolierschicht 26 wird ein Resistmuster
gebildet. Unter Verwendung dieses Resistmusters als Maske wird die
Zwischenlagenisolierschicht 26 gebildet, um das Kontaktierungsloch 26a zu
bilden. Der Polyanschluss 28 wird so gebildet, dass er
das Kontaktierungsloch 26a füllt. Anschließend werden Prozessschritte ähnlich wie
bei der ersten Ausführungsform
ausgeführt,
was zu der Halbleitervorrichtung nach der neunten Ausführungsform
führt.As in 50 and 51 is shown, the interlayer insulating layer 26 formed to trode the upper TFT gate electrode 23a covered. On the interlayer insulation layer 26 a resist pattern is formed. Using this resist pattern as a mask, the interlayer insulating layer 26 formed the via hole 26a to build. The poly connector 28 is formed so that it makes the contact hole 26a crowded. Then, process steps are carried out similarly to the first embodiment, resulting in the semiconductor device according to the ninth embodiment.
Die Halbleitervorrichtung 100 nach
der neunten Ausführungsform
bietet den Vorteil des doppelten Gates, das in der dritten Ausführungsform
beschrieben ist, und den Vorteil des oberen Gates, das in der vierten
Ausführungsform
beschrieben ist.The semiconductor device 100 according to
the ninth embodiment
offers the advantage of the double gate in the third embodiment
and the advantage of the upper gate described in the fourth
embodiment
is described.
51 zeigt
das Kontaktierungsloch 126a, das das polykristalline TFT-Silizium 125 durchdringt. Alternativ
dazu kann ein Aufbau verwendet werden, der das polykristalline Silizium 125 nicht
durchdringt, solange eine hinreichende Verbindung zu der TFT-Gateelektrode 23 hergestellt
wird. Nach der vorliegenden Ausführungsform
ist die der unteren Gateisolierschicht entsprechende mittlere Zwischenlagenisolierschicht 126 dicker
ausgebildet als die TFT-Gateoxidschicht 24b. Im Hinblick
auf ein Verbessern der Leistungsfähigkeit des TFT wird die Schichtdicke
vorzugsweise auf im wesentlichen den gleichen Wert eingestellt. 51 shows the contact hole 126a which is the polycrystalline TFT silicon 125 penetrates. Alternatively, a structure can be used which is the polycrystalline silicon 125 does not penetrate as long as there is sufficient connection to the TFT gate electrode 23 will be produced. According to the present embodiment, the middle interlayer insulation layer corresponding to the lower gate insulation layer is 126 formed thicker than the TFT gate oxide layer 24b , In order to improve the performance of the TFT, the layer thickness is preferably set to substantially the same value.
Die Fehlerrate wurde auf der Grundlage
von 100 Halbleitervorrichtungen nach 3 bestimmt, die
für 106 Stunden verwendet wurden. Die Fehlerrate
wurde entsprechend dem Kapazitätswert
in Femtofarad (fF) der Kondensatoren C1 und C2 gemessen. Die Ergebnisse
sind in 52 dargestellt.The error rate was based on 100 semiconductor devices 3 determined that were used for 10 6 hours. The error rate was measured according to the capacitance value in femtofarads (fF) of the capacitors C1 and C2. The results are in 52 shown.
Die vertikale Achse FIT in 52 wird durch die folgende
Gleichung beschrieben:
1 FIT = 109 × [(Anzahl
der fehlerhaften Vorrichtungen)/{(Anzahl der arbeitenden Vorrichtungen) × (Betriebszeit
in Stunden)}] The vertical axis FIT in 52 is described by the following equation: 1 FIT = 10 9 × [(number of faulty devices) / {(number of working devices) × (operating time in hours)}]
Wenn z.B. von den über 106 Stunden betriebenen 100 Vorrichtungen eine
ausfällt,
beträgt
die Fehlerrate 10 FIT.For example, if one of the 100 devices operating over 10 6 hours fails, the error rate is 10 FIT.
Aus 52 kann
entnommen werden, dass der Kapazitätswert des Kondensators im
Hinblick auf Softfehler vorzugsweise auf mindestens 6 fF eingestellt
wird.Out 52 it can be seen that the capacitance value of the capacitor is preferably set to at least 6 fF with regard to soft errors.
Es ist selbstverständlich,
dass die oben beschriebenen Ausführungsformen
lediglich beschreibend und nicht einschränkend zu verstehen sind. Die hier
beschriebenen Ausführungsformen
können
zahlreichen Abwandlungen unterworfen werden.It goes without saying
that the embodiments described above
are only descriptive and not restrictive. This one
described embodiments
can
subject to numerous modifications.
Die Spannung der Zellplatte 40 kann
z.B. auf den Pegel der Versorgungsspannung (Vcc) oder auf Massepegel
gelegt werden anstatt auf Vcc/2.The tension of the cell plate 40 can, for example, be set to the level of the supply voltage (Vcc) or to ground level instead of Vcc / 2.
In einer Ausführungsform der vorliegenden Erfindung
ist zumindest eines der Strukturelemente der Verriegelungsschaltung 130 oberhalb
des Zugriffstransistors T6 ausgebildet, wodurch die Fläche der
Halbleitervorrichtung 100 verringert wird. Andere Strukturelemente
wie z.B. ein Treibertransistor können
oberhalb der Verriegelungsschaltung angeordnet sein.In one embodiment of the present invention, at least one of the structural elements of the locking circuit 130 formed above the access transistor T6, thereby reducing the area of the semiconductor device 100 is reduced. Other structural elements such as a driver transistor can be arranged above the locking circuit.
Im Hinblick auf die Miniaturisierung
werden die Abmaße
jedes Transistors vorzugsweise aber nicht einschränkend eingestellt
auf: eine Gatelänge und
eine Gatebreite von nicht mehr als 0,2 μm für die Zugriffstransistoren
T5 und T6, eine Gatelänge
und eine Gatebreite von nicht mehr als 0,2 μm für die Treibertransistoren T1
und T2 und eine Gatelänge
von nicht mehr als 0,5 μm
und eine Gatebreite von nicht mehr als 0,3 μm für die Lasttransistoren T3 und
T4 (Dünnfilmtransistoren).In terms of miniaturization
be the dimensions
each transistor is preferably set but not restrictively
on: a gate length and
a gate width of no more than 0.2 μm for the access transistors
T5 and T6, one gate length
and a gate width of not more than 0.2 μm for the driver transistors T1
and T2 and a gate length
of no more than 0.5 μm
and a gate width of not more than 0.3 μm for the load transistors T3 and
T4 (thin film transistors).
Entsprechend der vorliegenden Erfindung kann
eine Halbleitervorrichtung bereitgestellt werden, die in der Größe reduziert
sein und auf einen Auffrischbetrieb verzichten kann.According to the present invention
a semiconductor device can be provided which is reduced in size
be and can do without a refresh operation.