DE10324421A1 - Manufacturing metallization surface for semiconducting component with movable structure in substrate, involves metallizing component with cover to form metal coating on cover and metallization surface - Google Patents

Manufacturing metallization surface for semiconducting component with movable structure in substrate, involves metallizing component with cover to form metal coating on cover and metallization surface Download PDF

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DE10324421A1 DE2003124421 DE10324421A DE10324421A1 DE 10324421 A1 DE10324421 A1 DE 10324421A1 DE 2003124421 DE2003124421 DE 2003124421 DE 10324421 A DE10324421 A DE 10324421A DE 10324421 A1 DE10324421 A1 DE 10324421A1
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Abstract

The method involves producing the substrate with the movable structure, providing a cover (10), providing a throughway (12,14) in the cover, whereby at least one lateral wall region (12A,12B) of the throughway has a reverse cut relative to the substrate, applying the cover to the substrate and metallizing the component with the cover so that a metal coating is formed on the cover and on the metallization surface.. An independent claim is also included for the following: (1) a semiconducting component with a metallization surface.

Description

Die vorliegende Erfindung bezieht sich auf Halbleiterbauelemente mit Metallisierungsflächen und insbesondere auf Halbleiterbauelemente mit einer gekapselten, mikroelektromechanischen Struktur (MEM-Struktur) und mit Metallisierungsflächen, und auf ein Verfahren zur Herstellung derselben. Durch das erfindungsgemäße Verfahren kann die mikroelektromechanische Struktur des Halbleiterbauelements auf Waferebene bei einem beliebig einstellbaren Druck verkapselt werden, wobei gleichzeitig Metallisierungsbereiche auf dem Halbleiterbauelement gebildet werden können, die einerseits als Kontaktanschlussflächen zur elektrischen Kontaktierung des Halbleiterbauelements oder auch als Metallisierung der Abdeckung zur Abschirmung gegenüber äußeren elektrischen Störfeldern eingesetzt werden können.The The present invention relates to semiconductor devices Metallization surfaces and in particular to semiconductor devices with an encapsulated, microelectromechanical Structure (MEM structure) and with metallization surfaces, and on a method for producing the same. By the method according to the invention may be the microelectromechanical structure of the semiconductor device encapsulated at the wafer level with an arbitrarily adjustable pressure be formed, wherein simultaneously metallization regions formed on the semiconductor device can be on the one hand as contact pads for electrical contact the semiconductor device or as a metallization of the cover for shielding against external electrical interference fields can be used.

Mikroelektromechanische Halbleiterbauelemente basieren häufig auf dem Prinzip von freistehenden mikromechanischen Strukturen aus einem einkristallinen oder polykristallinen Halbleitermaterial, wie z. B. Silizium. Die Herstellungsprozesse für mikroelektromechanische Strukturen in einem Halbleitermaterial werden im wesentlichen in zwei Herstellungsverfahren unterteilt, nämlich in oberflächenmikromechanische Herstellungsverfahren und Bulk-mikromechanischen Herstellungsverfahren. Diese mikromechanischen Herstellungsverfahren unterscheiden sich darin, dass oberflächenmikromechanische Herstellungsverfahren mit einer einseitigen Bearbeitung eines Halbleitersubstrats auskommen, während bei Bulk-mikromechanischen Herstellungsverfahren das Substrat von beiden Seiten bearbeitet wird.Microelectromechanical Semiconductor devices are often based on the principle of free-standing micromechanical structures a monocrystalline or polycrystalline semiconductor material, such as B. silicon. The manufacturing processes for microelectromechanical structures in a semiconductor material are essentially in two production processes divided, namely in surface micromechanical Manufacturing process and bulk micromechanical manufacturing process. These Micromechanical manufacturing processes differ in that that surface micromechanical Manufacturing method with a one-sided processing of a semiconductor substrate get along while in bulk micromechanical manufacturing processes, the substrate of edited on both sides.

In der wissenschaftlichen Veröffentlichung „A Single Mask, Single-Crystal Silicon, Reactive Ion Etching Process for Microelectromechanical Structure, von Shaw K. A., Zhang Z. L., und MacDonald N. C., in Sensors and Actuators A 40 (1994), S. 63–70, SCREAM 1" wird ein Bulkmikromechanischen Herstellungsverfahren unter Verwendung von RIE-Prozessen (RIE = reactive ion etching = reaktives Ionenätzen) beispielhaft als SCREAM-I-Prozess beschrieben.In the scientific publication "A Single Mask, Single-Crystal Silicon, Reactive Ion Etching Process for Microelectromechanical Structure, by Shaw K.A., Zhang Z.L., and MacDonald N.C., in Sensors and Actuators A 40 (1994), pp. 63-70, SCREAM 1 "becomes a bulk micromechanical Manufacturing process using RIE processes (RIE = reactive ion etching = reactive ion etching, for example, as a SCREAM-I process described.

Die kritischen und damit wesentlichen Herstellungsschritte für eine mikroelektromechanische Struktur in einem Halbleitersubstrat bei diesem SCREAM-Verfahren sind das tiefe, reaktive Silizium-Ionenätzen (Si-DRIE = Silicon Deep Reactive Ion Etching), das Passivieren der Silizium-Seitenwände durch Aufbringen einer Oxidschicht und die Freilegungsätzung (Release-Ätzung), wobei dazu auf 3 dieser wissenschaftlichen Veröffentlichung verwiesen wird.The critical and thus essential fabrication steps for a microelectromechanical structure in a semiconductor substrate in this SCREAM process are the deep, reactive silicon ion etching (Si-DRIE = Silicon Deep Reactive Ion Etching), the passivation of the silicon sidewalls by applying an oxide layer and the Exposure etching (release etch), adding to this 3 this scientific publication is referenced.

Um Umwelteinflüsse auf die Funktionsweise der mikroelektromechanischen Strukturen in den Halbleiterbauteilen zu minimieren, werden diese vorzugsweise mit einer Kapselung in Form einer Abdeckung versehen. Aus thermischen Gründen sollte diese Abdeckung aus dem gleichen Halbleitermaterial wie das Halbleitersubstrat bestehen. In diesem Zusammenhang wird auf die wissenschaftliche Veröffentlichung „A Novel Technology Platform for Versatile Micromachined Accelerometers von Toelg S., Sooriakumar K., Loh Y. H., Sridhar U., Lau C. H., in Ricken D. E., Gessner W. (eds), 1999, in Advanced Microsystems for Automotive Applications 99, S. 225-37, Berlin, Springer", verwiesen.Around environmental influences on the functioning of microelectromechanical structures in to minimize the semiconductor devices, they are preferably provided with an encapsulation in the form of a cover. From thermal establish This cover should be made of the same semiconductor material as that Consist of semiconductor substrate. In this context, on the scientific publication "A Novel Technology Platform for Versatile Micromachined Accelerometers by Toelg S., Sooriakumar K., Loh Y.H., Sridhar U., Lau C.H., in Ricken D.E., Gessner W. (eds), 1999, Advanced Microsystems for Automotive Applications 99, pp. 225-37, Berlin, Springer, ".

Aus der oben genannten wissenschaftlichen Veröffentlichung von Shawn u.a. wird ferner deutlich, dass die Bereitstellung von Metallisierungsflächen für eine elektrische Kontaktierung der Halbleiterbauelemente durch eine ganzflächige Metallisierung nach der Halbleiterbearbeitung (Si-Bearbeitung) erfolgt. Die stark ausgeprägte Oberflächentopographie des Halbleiterbauelements macht eine nachträgliche Strukturierung der Metallisierungsschicht unmöglich, so dass eine Erzeugung definierter Metallisierungsbereiche nur durch sehr aufwendige Grabenätzvorgänge erreicht werden kann. So müssen die elektrische Verbindungen, Kontaktanschlussflächen usw. in dem Halbleitersubstrat von einem Graben umgeben sein, um eine räumliche und elektrische Trennung der einzelnen Elemente zu erhalten, wie dies beispielhaft in 6 und 7 der genannten wissenschaftlichen Veröffentlichung von Shaw u.a. zum SCREAM-I-Prozess dargestellt ist.It is also clear from the abovementioned scientific publication by Shawn et al. That the provision of metallization surfaces for an electrical contacting of the semiconductor components is effected by a whole-area metallization after the semiconductor processing (Si processing). The pronounced surface topography of the semiconductor device renders subsequent structuring of the metallization layer impossible, so that generation of defined metallization regions can only be achieved by very complicated trench etching processes. Thus, the electrical connections, contact pads, etc. in the semiconductor substrate must be surrounded by a trench to obtain a spatial and electrical separation of the individual elements, as exemplified in US Pat 6 and 7 the scientific paper of Shaw et al. on the SCREAM I process.

Aus der oben genannten Veröffentlichung von Shaw u.a. zum SCREAM-Verfahren wird allerdings auch deutlich, dass eine Kapselung des Halbleiterbauelements, d. h. eine Kapselung des Halbleitersubstrats mit der darin angeordneten mikroelektromechanischen Struktur, mit den gängigen Verfahrensschritten auf Waferebene nicht möglich ist, da nach der Vereinzelung der Halbleiterbauelemente und vor der Kapselung der Halbleiterbauelemente noch verschiedene Herstellungsschritte durchgeführt werden müssen.Out the above publication of Shaw et al. However, the SCREAM process also reveals that an encapsulation of the semiconductor device, d. H. an encapsulation of the Semiconductor substrate with the microelectromechanical arranged therein Structure, with the usual Process steps at the wafer level is not possible because after singulation the semiconductor devices and before the encapsulation of the semiconductor devices yet Various manufacturing steps must be performed.

In der wissenschaftlichen Veröffentlichung „DAVEDTM-LL – A Novel Gyroscope in SOI-Technology" von Geiger W., Frech J., Braxmaier M., Link T., Gaißer A., Butt W. U., Sandmaier H., Lang W., in Proceedings of Symposium Gyro Technology 2001, werden zwei Herstellungsverfahren dargestellt, wobei eines der beiden Verfahren ein oberflächenmikromechanisches Herstellungsverfahren mit Opfersichttechnik ist. In 1 dieser Veröffentlichung ist ein schematischer Querschnitt durch ein mit diesem Herstellungsverfahren realisiertes Bauteil dargestellt. Der Hauptaugenmerk dieser Veröffentlichung liegt auf einem Herstellungsverfahren, das auf der Verwendung von SOI-Substraten basiert, wobei sich die 5a–e dieser Veröffentlichung auf dieses Herstellungsverfahren beziehen.In the scientific publication "DAVED ™ -LL - A Novel Gyroscope in SOI Technology" by Geiger W., Frech J., Braxmaier M., Link T., Gaisser A., Butt WU, Sandmaier H., Lang W., in Proceedings of Symposium Gyro Technology 2001, two manufacturing processes are presented, one of which is a surface micromechanical manufacturing process using sacrificial light 1 This publication is a schematic cross section through a realized with this manufacturing process component shown. The main focus of this publication is on a manufacturing process based on the use of SOI substrates, wherein the 5a-e refer to this production method of this publication.

Wie anhand der 5a–5e dieser wissenschaftlichen Veröffentlichung dargestellt ist, wird zuerst die Strukturierung der Aluminiumkontaktanschlussflächen an der Oberseite der Bauelementschicht des SOI-Substrats (SOI = sili con on isolator = Silizium auf Isolator) vorgenommen ( 5a). Daraufhin wird eine tiefe Siliziumätzung mit einer Maske aus einem PECVD-Oxid und einem Photoresist durchgeführt. Das vergrabene Oxid wird an der Unterseite der Gräben durch einen anisotropen RIE-Prozess (RIE = Reactive Ion Etching = reaktives Ionenätzen) geöffnet (5b). Das außerdem aufgebrachte CVD-Oxid wird entsprechend zu dem Ätzvorgang des vergrabenen Oxids geöffnet (5c) und schützt die Seitenwände der Gräben während des nachfolgenden isotropen Siliziumätzvorgangs. Um Elektronentraps (trap = Störstelle) zu vermeiden und um mechanische Spannungen in der Siliziumschicht und der Oxidschicht zu verringern, wird das gesamte Oxidmaterial durch einen isotropen Plasmaätzvorgang entfernt. Um das mechanische Sensorelement während der Vereinzelung und gegen Staub und Feuchtigkeit zu schützen, wird ein Abdeckungswafer mit einer aufgesputterten Pyrex-Schicht durch ein anodisches Bonden befestigt. Für den Sensorwafer und für den Abdeckungswafer sind jeweils zwei Masken mit den entsprechenden Herstellungsschritten erforderlich.As based on the 5a - 5e of this scientific publication, first the structuring of the aluminum contact pads at the top of the device layer of the SOI substrate (SOI = silicon con on insulator = silicon on insulator) is made ( 5a ). Subsequently, a deep silicon etch is performed with a mask of a PECVD oxide and a photoresist. The buried oxide is opened at the bottom of the trenches by an anisotropic RIE (Reactive Ion Etching) process ( 5b ). The additionally applied CVD oxide is opened in accordance with the etching process of the buried oxide ( 5c ) and protects the sidewalls of the trenches during the subsequent isotropic silicon etching process. To avoid electron traps and to reduce stress in the silicon layer and the oxide layer, all of the oxide material is removed by an isotropic plasma etching process. In order to protect the mechanical sensor element during singulation and against dust and moisture, a cover wafer is attached to a sputtered Pyrex layer by anodic bonding. For the sensor wafer and for the cover wafer two masks with the corresponding manufacturing steps are required.

Das Aufbringen der Pyrex-Schicht ermöglicht den Einsatz eines anodisches Bondverfahrens. Über eine äußere elektrische Spannung wird durch das Wandern der in dem Pyrex-Material ab Temperaturen oberhalb ca. 350°C beweglichen Natriumionen ein Influenzstrom erzeugt. Im Gleichgewichtszustand fällt dann die gesamte äußere Spannung quasi an der Grenzfläche der beiden Substrate ab. Daher wirken sehr hohe elektrostatische Kräfte, um die sich gegenüberliegenden Oberflächenatome in den Bereich der attraktiven Atom- und Molekülkräfte zu bringen. Eine Bondverbindung ist daher bei Temperaturen unter 400°C auch dann noch möglich, wenn die Oberflächenrauhigkeit der Grenzflächen und deren großflächige Geometrie (ausgedrückt durch Bow- und Warp-Werte) in Bereichen liegt, bei denen ein Silizium-Fusion-Bond-Verfahren (SFB-Verfahren) nicht mehr zuverlässig funktioniert. Außerdem kann die Temperaturbeaufschlagung im Bereich der genannten 400°C eingegrenzt werden, wohingegen bei gängigen SFB-Verfahren Temperschritte im Hochtemperaturbereich (ca. 1100°C) folgen.The Applying the Pyrex layer allows the use of an anodic bonding process. About an external electrical voltage is by moving the pyrex material above temperatures of approx. 350 ° C mobile Sodium ions generated an Influenzstrom. In the equilibrium state then falls the entire external tension almost at the interface of the two substrates. Therefore, very high electrostatic act forces around the opposite surface atoms to bring in the field of attractive atomic and molecular forces. A bond is therefore still possible at temperatures below 400 ° C, even if the surface roughness the interfaces and their large-area geometry (expressed bow and warp values) in areas where a silicon fusion bonding (SFB) process no longer reliable works. Furthermore the temperature exposure in the range of said 400 ° C can be limited while common SFB procedure Follow tempering steps in the high temperature range (about 1100 ° C).

Es sollte beachtet werden, dass das Argument der Temperaturbeaufschlagung im Rahmen der nachfolgend detailliert erläuterten Erfindung von besonderer Bedeutung ist. Wird eine Metallschicht bei den im Stand der Technik diskutierten Herstellungsverfahren vor dem Bonden aufgebracht, sind Fügeverfahren, die Temperaturen von ca. 400°C überschreiten, unmöglich. Durch solche würde eine Diffusion des Metalls in das Substrat begünstigt und evtl. eutektische Si-Metall-Bereiche ausgebildet. Elektrische Eigenschaften sind dann kaum mehr zu kontrollieren, wobei ein Drahtbonden, das für die elektrische Verbindung der Siliziumchips mit der Außenwelt notwendig ist, in der folgenden Aufbautechnik unmöglich wird.It should be noted that the argument of temperature exposure in the context of the invention explained in detail below special Meaning is. Will a metal layer in the in the prior art discussed manufacturing processes applied before bonding are Joining process, exceed the temperatures of about 400 ° C, impossible. By such would promotes diffusion of the metal into the substrate and possibly eutectic Si-metal areas formed. Electrical properties are then Hard to control, using wire bonding for electrical connection the silicon chips with the outside world is necessary, in the following construction technique becomes impossible.

Wie aus der genannten wissenschaftlichen Veröffentlichung von Geiger u.a. deutlich wird, werden bei oberflächenmikromechanischen Herstellungsverfahren, wie z. B. bei einer herkömmlichen SCRESOI-Prozessfolge (SCRESOI = single crystal reactive etching semiconductor on isolator), die Kontaktanschlussflächen auf die Bauelementschicht des SOI-Substrats aufgebracht und strukturiert, bevor die Halbleitersubstratoberfläche eine mikromechanische Topographie aufweist, d. h. bevor die mikroelektromechanische Struktur in dem Halbleitersubstrat gebildet wird. Daher müssen die Siliziumbearbeitungsschritte bei diesem Herstellungsverfahren eine entsprechende Kompatibilität zu der aufgebrachten Metallisierungsschicht für die Kontaktanschlussflächen aufweisen. Insbesondere sind hier Hochtemperaturherstellungsschritte, wie z. B. Hochtemperaturbearbeitungsschritte zur Seitenwandpassivierung und zum Verkapseln oder auch Ätzschritte bei hohen Temperaturen, ausgeschlossen.As from the cited scientific publication by Geiger et al. becomes clear, are in surface micromechanical Manufacturing process, such. In a conventional SCRESOI process sequence (SCRESOI = single crystal reaction etching semiconductor on insulator), the contact pads applied to the device layer of the SOI substrate and structured, before the semiconductor substrate surface a micromechanical topography has, d. H. before the microelectromechanical structure in the Semiconductor substrate is formed. Therefore, the silicon processing steps in this manufacturing process, a corresponding compatibility with the having applied metallization layer for the contact pads. In particular, here are high temperature production steps, such. B. high temperature processing steps for sidewall passivation and for encapsulation or etching steps at high temperatures, excluded.

In der beigefügten 7 zum Stand der Technik ist nun ein mikroelektromechanisches Halbleiterbauelement 700 beispiel haft gezeigt, wie es mit den im vorhergehenden erläuterten herkömmlichen Herstellungsverfahren erhalten wird.In the accompanying 7 The prior art is now a microelectromechanical semiconductor device 700 shown by way of example as obtained with the conventional manufacturing method explained above.

Das Bauelement 700 umfasst Kontaktanschlussflächen 702, eine Abdeckung 704 aus einem Wafersiliziummaterial, eine elektro-mechanisch aktive Halbleiterschicht 706 ("Device"-Schicht) mit einer mikroelektromechanischen Struktur 708, eine thermische Oxidschicht 710, eine Pyrex-Schicht 712, eine vergrabene Oxidschicht 714 ("Buried Oxide") und ein Basissiliziummaterial 716 ("Handle"-Schicht), in dem sich nach den Ätzbearbeitungsschritten noch Silizium-Spitzen 718 auf dem Substratgrund befinden.The component 700 includes contact pads 702 , a cover 704 from a wafer silicon material, an electro-mechanically active semiconductor layer 706 ("Device" layer) with a microelectromechanical structure 708 , a thermal oxide layer 710 , a pyrex layer 712 , a buried oxide layer 714 ("Buried oxides") and a base silicon material 716 ("Handle" layer), in which after the Ätzbearbeitungsschritten still silicon tips 718 located on the substrate ground.

Das Verfahren zur Herstellung des in 7 dargestellten mikroelektromechanischen Halbleiterbauelements 700 basiert auf der Verwendung sogenannter SOI-Substrate. Die Halbleiterschicht 706, die vergrabene Oxidschicht 714 und das Basissiliziummaterial 716 bilden dabei gemeinsam ein SOI-Substrat und stellen den Ausgangspunkt für das beschriebene Herstellungsverfahren dar.The process for the preparation of in 7 shown microelectromechanical semiconductor device 700 based on the use of so-called SOI substrates. The semiconductor layer 706 , the buried oxide layer 714 and the base silicon material 716 together form an SOI substrate and represent the starting point for the described manufacturing process.

Bei dem in 7 dargestellten Halbleiterbauelement zum Stand der Technik handelt es sich um einen in SOI-Technologie hergestellten Inertialsensor, wie z. B. einen Beschleunigungssensor oder ein Gyroskop.At the in 7 The semiconductor device shown in the prior art is to an inertial sensor manufactured in SOI technology, such. As an acceleration sensor or a gyroscope.

Wie aus der beiliegenden 7 zum Stand der Technik in Zusammenhang mit der wissenschaftlichen Veröffentlichung (DAVEDTM-LL – A Novel Gyroscope in SOI-Technology" von Geiger W., u.a.) deutlich wird, ist es das Ziel der Freilegungsätzung in dem Basissiliziummaterial 716 unterhalb der mikroelektromechanischen Struktur 708, eine möglichst glatte und weit unterhalb der beweglichen Strukturen 708 liegende Oberfläche des Basissiliziummaterials 716 zu erzeugen.As from the enclosed 7 is the prior art in connection with the scientific publication (DAVED TM -LL - A Novel Gyroscope in SOI Technology "by Geiger W., et al.), it is the goal of the exposure etching in the base silicon material 716 below the microelectromechanical structure 708 , as smooth as possible and far below the moving structures 708 lying surface of the base silicon material 716 to create.

Die Gründe für eine möglichst umfangreiche Freilegungsätzung liegen vor allem darin, dass die Gefahr einer Parti kelbildung (Teilchenbildung) in diesem Bereich verringert werden soll. Durch einen möglichst großen Freiraum unterhalb der beweglichen Struktur 708, d. h. der mikroelektromechanischen Struktur, in dem Halbleitersubstrat 706 sollen ferner mögliche Reibungseffekte und Einflüsse durch die umgebende Gasatmosphäre auf die bewegliche Struktur 708 verringert werden. Ferner soll durch einen möglichst großen Freiraum unterhalb des mikroelektromechanischen Elements 708 und durch schwach ausgeprägte Spitzen 718 eine hohe elektrische Durchschlagsfestigkeit des mikroelektromechanischen Elements 708 gegenüber dem Basissiliziummaterial erhalten werden.The reasons for the most extensive exposure etching are, above all, the fact that the risk of particle formation in this area should be reduced. By the largest possible space below the movable structure 708 , ie the microelectromechanical structure, in the semiconductor substrate 706 should also possible friction effects and influences by the surrounding gas atmosphere on the movable structure 708 be reduced. Furthermore, by the largest possible space below the microelectromechanical element 708 and by weak peaks 718 a high electrical breakdown strength of the microelectromechanical element 708 over the base silicon material.

In Kombination mit der Anforderung an hohe Aspektverhältnisse (≥ 10) der geätzten Gräben erfordert dies eine ausgesprochen hohe Standfestigkeit der Seitenwandpassivierung in Form der Seitenwandoxidschicht während der „Tiefenätzvorgänge" im Siliziummaterial. Als Aspektverhältnis wird das Höhe-zu-Breite-Verhältnis einer mechanischen Struktur definiert.In Combination with the requirement for high aspect ratios (≥ 10) the etched trenches This requires a very high stability of Seitenwandpassivierung in the form of the sidewall oxide layer during the "deep etch processes" in the silicon material the height-to-width ratio of a defined mechanical structure.

Bei den bisher im Stand der Technik vorgestellten Herstellungsverfahren für mikroelektromechanische Halbleiterbauelemente ist zu beachten, dass zwar beim SCREAM-Verfahren Hochtemperaturherstellungsschritte während der Bearbeitung des Halbleitersubstrats möglich sind, allerdings eine sinnvolle Kapselung durch die ganzflächige Metallbeschichtung prinzipiell ausgeschlossen ist. Als geeignetes Verfahren wäre das sog. eutektische Bonden denkbar, bei dem die Metallschicht mit dem Silizium-Material der beiden beteiligten Substrate eine eutektische Verbindung eingeht und damit eine feste Verbindung liefert. Es würden damit jedoch sämtliche Strukturen, die einen Bereich aufweisen, der auf derjenigen der ursprünglichen Substratoberfläche liegt, elektrisch kurzgeschlossen.at the previously presented in the prior art production method for microelectromechanical Semiconductor devices should be noted that although the SCREAM method High temperature manufacturing steps during processing of the semiconductor substrate possible are, however, a meaningful encapsulation by the full-surface metal coating is excluded in principle. As a suitable method would be the so-called. eutectic bonding conceivable in which the metal layer with the silicon material the two substrates involved enter into a eutectic connection and thus provides a firm connection. However, this would mean that all structures, which have a range similar to that of the original one substrate surface is located, electrically shorted.

Andererseits sollte beachtet werden, dass durch Niedertemperaturprozesse zur Herstellung der Passivierungsschicht und zur Freilegungsätzung grundsätzlich das Problem einer nicht optimalen Kantenkonformität auftritt. Selbst bei einer optimierten Selektivität der Freilegungsätzung zwischen dem Siliziummaterial und der Passivierungsschicht (Oxidschicht) ist dadurch die erforderliche Zeitdauer für die Freilegungsätzung stark eingeschränkt.on the other hand should be noted that due to low temperature processes to Production of the passivation layer and exposure etching basically the Problem of non-optimal edge conformity occurs. Even with one optimized selectivity the exposure etching between the silicon material and the passivation layer (oxide layer) Thus, the time required for the exposure etch is strong limited.

Daher kann mit den bisher im Stand der Technik bekannten Herstellungsverfahren für mikroelektromechanische Bauelemente häufig keine ausreichend umfangreiche Freilegungsätzung durchgeführt werden, wobei die zurückbleibenden Siliziumspitzen 718 auf dem Substratgrund in dem Basissiliziummaterial 716 nur ungenügend eingeebnet werden können.Therefore, with the manufacturing methods for microelectromechanical components known hitherto in the prior art, it is often not possible to carry out sufficiently extensive exposure etching, with the remaining silicon tips 718 on the substrate ground in the base silicon material 716 only insufficiently leveled.

Die im vorhergehenden geschilderte Problematik des Stands der Technik bezüglich Hochtemperaturprozessschritten wird auch nicht durch das in der Patentschrift US-6,391,673 vorgeschlagene Verfahren zur Herstellung einer MEMS-Struktur (MEMS = mikroelektromechanisches System), das auf Waferebene vakuumverkapselt werden kann, gelöst. Bei der in der US-Patentschrift vorgeschlagenen Prozessführung wird zuerst ein mehrschichtiger Stapel einschließlich einer Signalleitung auf einem ersten Wafer gebildet, wobei ein zweite Wafer mit dem mehrschichtigen Stapel verbunden wird. Daraufhin wird der erste Wafer auf eine vorbestimmte Dicke abgeschliffen und eine MEMS-Struktur in einem Vakuumbereich des ersten Wafers und eine Anschlussfläche außerhalb des Vakuumbereichs gebildet, wobei die MEMS-Struktur und die Anschlussfläche mit der Signalleitung verbunden sind. Daraufhin wird eine Struktur in einem dritten Wafer gebildet, um einen Zwischenraum vorzusehen, der dem Vakuumbereich der MEMS-Struktur entspricht, woraufhin der dritte Wafer mit der abgeschliffenen Oberfläche des ersten Wafers während eines Vakuumzustands verbunden wird.The the problem of the prior art described above in terms of High-temperature process steps is not even by the in the patent US 6,391,673 proposed method for producing a MEMS structure (MEMS = microelectromechanical System), which can be vacuum-encapsulated at the wafer level, solved. at the procedure proposed in the US patent specification first a multilayer stack including a signal line formed a first wafer, wherein a second wafer with the multilayer Stack is connected. Thereafter, the first wafer is set to a predetermined one Thickness ground and a MEMS structure in a vacuum area of the first wafer and a pad outside the vacuum region formed, with the MEMS structure and the pad with the signal line are connected. Then a structure in formed a third wafer to provide a gap, which corresponds to the vacuum region of the MEMS structure, whereupon the third wafer with the abraded surface of the first wafer during a Vacuum state is connected.

In der Firmenbroschüre „Silicon Capacitive Technology", company brochure, 25. Mai 2001, VTI Hamlin, Vantaa, Finnland, ist ein Beschleunigungssensor gezeigt, der mittels eines symmetrischen, kapazitiven, bulk-mikromechanischen Beschleunigungssensorelements aufgebaut ist, das aus drei Siliziumschichten besteht, die voneinander durch dünne Glasschichten getrennt sind. Die mittlere Siliziumschicht umfasst eine einseitig verankerte Massenbalkenstruktur. Wie aus der Darstellung des Beschleunigungssensorelements in der obigen Firmenbroschüre ersichtlich wird, weist jede der drei Siliziumschichten seitliche Metallfilme als Kontaktierungsflächen auf, wobei das Beschleunigungssensorelement nach dem Vereinzeln des Bauelements und damit nicht auf Waferebene an den verschiedenen seitlich angebrachten Metallanschlussflächen der Siliziumschichten kontaktiert wird. Dazu ist jedoch eine speziell entwickelte, aufwendige Aufbautechnik erforderlich.The company brochure "Silicon Capacitive Technology", company brochure, May 25, 2001, VTI Hamlin, Vantaa, Finland, shows an acceleration sensor which is constructed by means of a symmetrical, capacitive, bulk micromechanical acceleration sensor element consisting of three silicon layers, the As can be seen from the representation of the acceleration sensor element in the above company brochure, each of the three silicon layers has lateral metal films as contacting surfaces, the acceleration sensor element after singulation of the device and therewith is not contacted at the wafer level at the various laterally attached metal pads of the silicon layers wrapped, consuming construction technique required.

Bezüglich der bisher im Stand der Technik bekannten Herstellungsverfahren für mikroelektromechanische Halbleiterbauelemente kann also zusammenfassend dargestellt werden, dass es bei sogenannten SCREAM-Herstellungsverfahren nicht möglich ist, eine Bauteilkapselung auf Waferebene vorzunehmen. Ferner erfolgt die Bereitstellung von Metallanschlussflächen für eine elektrische Kontaktierung der Bauteile bei dem SCREAM-Herstellungsverfahren durch eine ganzflächige Metallisierung nach der Siliziumbearbeitung. Die stark ausgeprägte Oberflächentopographie macht daher eine Strukturierung der Metallschicht im allgemeinen unmöglich. Die einzige Möglichkeit die Metallschicht zu strukturieren besteht durch Kantenabrisse an der Unterseite der geätzten Halbleiterstruktur. Es gibt aber keine Bereiche an der ursprünglichen Halbleiteroberfläche, d. h. der Bauteiloberseite, die frei von Metall sind.Regarding the Previously known in the art manufacturing process for microelectromechanical Semiconductor devices can therefore be summarized, that it is not possible in so-called SCREAM production methods to perform a component encapsulation on the wafer level. Furthermore, it takes place the provision of metal pads for electrical contacting of the components in the SCREAM manufacturing process by a full-surface metallization after the silicon processing. The pronounced surface topography therefore makes a structuring of the metal layer in general impossible. The the only option To structure the metal layer consists of edge breaks the bottom of the etched Semiconductor structure. But there are no areas at the original one Semiconductor surface, d. H. the component top, which are free of metal.

Wird das sogenannte SCRESOI-Herstellungsverfahren zur Herstellung eines mikroelektromechanischen Halbleiterbauelements verwendet, bei der die Kontaktanschlussflächen aufgebracht und strukturiert werden, bevor die Substratoberfläche eine mikromechanische Topographie aufweist, muss die Siliziumbearbeitung eine entsprechende Kompatibilität zu der Metallschicht aufweisen. Insbesondere sind dadurch Hochtemperaturprozesse ausgeschlossen, so dass die gewünschte umfangreiche Freilegungsätzung in dem Basis-Silizium-Material nur ungenügend durchgeführt werden kann.Becomes the so-called SCRESOI manufacturing process for producing a microelectromechanical semiconductor device used in the the contact pads applied and patterned before the substrate surface a has micromechanical topography, must be the silicon processing appropriate compatibility too have the metal layer. In particular, this is high-temperature processes excluded, so that the desired extensive exposure etching in the base silicon material only insufficient carried out can be.

Daher ist es mit den in Stand der Technik bekannten Herstellungsverfahren für mikroelektromechanische Halbleiterbauelemente (wenn überhaupt) nur mit einem großen technischen Aufwand möglich, eine glatte und weit unterhalb der beweglichen Strukturen liegende Oberfläche des Basissiliziummaterials zu erzeugen.Therefore it is with the manufacturing processes known in the art for microelectromechanical Semiconductor devices (if any) only with a great technical effort possible, a smooth and far below the moving structures lying surface of the To produce base silicon material.

Wenn nun aber kein ausreichend großer Freiraum unterhalb der beweglichen Struktur in dem Halbleitersubstrat gebildet werden kann, besteht die Gefahr einer Partikelbildung in diesem Bereich. Ferner können mögliche Reibungseffekte und Einflüsse durch die umgebende Gasatmosphäre auf die bewegliche Struktur nur unvollständig unterdrückt werden, wodurch die Messergebnisse verfälscht werden können. Ferner kann es aufgrund eines nicht ausreichend großen Freiraums und aufgrund ausgeprägter Spitzen unterhalb des mikroelektromechanischen Elements schwierig sein, eine ausreichend hohe elektrische Durchschlagsfestigkeit desselben gegenüber dem Basissiliziummaterial zu erhalten.If but not enough free space formed below the movable structure in the semiconductor substrate can be, there is a risk of particle formation in this Area. Furthermore, can possible Friction effects and influences through the surrounding gas atmosphere are only incompletely suppressed on the movable structure, which falsifies the measurement results can be. Furthermore, it may be due to insufficient free space and due to pronounced peaks be difficult below the microelectromechanical element a sufficiently high electrical breakdown strength of the same across from to obtain the base silicon material.

Ausgehend von diesem Stand der Technik besteht die Aufgabe der vorliegenden Erfindung darin, ein verbessertes Konzept zur Herstellung eines Halbleiterbauelements mit einer beweglichen Struktur, wie z. B. eines mikroelektromechanischen Halbleiterbauelements, zu schaffen, mit dem es möglich ist, bei der Halbleiterbearbeitung Hochtemperaturvorgänge einzusetzen und gleichzeitig auf Waferebene die Herstellung von modifizierten Metallisierungsbereichen, wie z. B. Kontaktanschlussflächen oder Leiterbahnen, unter gleichzeitiger Kapselung des Halbleiterbauelements zu ermöglichen.outgoing from this prior art, the object of the present Invention therein, an improved concept for manufacturing a semiconductor device with a movable structure, such. B. a microelectromechanical Semiconductor device, with which it is possible, in semiconductor processing High-temperature processes At the same time, at the wafer level, the production of modified metallization areas, such. B. contact pads or traces, to allow simultaneous encapsulation of the semiconductor device.

Diese Aufgabe wird durch ein Verfahren zur Herstellung einer Metallisierungsfläche für ein Halbleiterbauelement mit einer beweglichen Struktur gemäß Anspruch 1 und durch ein Halbleiterbauelement gemäß Anspruch 25 gelöst.These The object is achieved by a method for producing a metallization surface for a semiconductor component with a movable structure according to claim 1 and by a Semiconductor component according to claim 25 solved.

Das erfindungsgemäße Verfahren zur Herstellung einer Metallisierungsfläche für ein Halbleiterbauelement mit einer beweglichen Struktur in einem Halbleitersubstrat weist folgende Schritte auf: Bereitstellen des Halbleitersubstrats mit der beweglichen Struktur; Breitstellen einer Abdeckung; Vorsehen eines Durchbruchs in der Abdeckung, wobei zumindest ein Seitenwandbereich des Durchbruchs einen Hinterschnitt bezüglich des Halbleitersubstrats aufweist; Anbringen der Abdeckung auf dem Halbleitersubstrat; und Metallisieren des Halbleiterbauelements mit der Abdeckung, so dass eine Metallschicht auf der Abdeckung und auf der Metallisierungsfläche gebildet wird.The inventive method for producing a metallization surface for a semiconductor device having a movable structure in a semiconductor substrate following steps: Providing the semiconductor substrate with the movable structure; Providing a cover; Provide a breakthrough in the cover, wherein at least one sidewall region of the aperture has an undercut with respect to the semiconductor substrate having; Attaching the cover to the semiconductor substrate; and Metallisieren the semiconductor device with the cover, so that a metal layer is formed on the cover and on the metallization surface becomes.

Das erfindungsgemäße Halbleiterbauelement umfasst ein Halbleitersubstrat mit einer beweglichen Struktur, eine Abdeckung, die auf dem Halbleitersubstrat angebracht ist, wobei die Abdeckung einen Durchbruch aufweist, wobei zumindest ein Seitenwandbereich des Durchbruchs einen Hinterschnitt bezüglich des Halbleitersubstrats aufweist, und eine Metallschicht auf der Abdeckung und auf einer Metallisierungsfläche unterhalb des Durchbruchs.The inventive semiconductor device includes a semiconductor substrate having a movable structure, a Cover mounted on the semiconductor substrate, wherein the cover has an opening, wherein at least one side wall area of the aperture has an undercut with respect to the semiconductor substrate and a metal layer on the cover and on one metallization below the breakthrough.

Der vorliegenden Erfindung liegt die Erkenntnis zugrunde, bei der Herstellung eines Halbleiterbauelements mit einer beweglichen Struktur in einem Halbleitersubstrat, wie z. B. bei der Herstellung eines mikroelektromechanischen Halbleiterbauelements, nach der Herstellung der beweglichen Struktur in dem Halbleitersubstrat noch auf Waferebene eine Abdeckung zur Kapselung des Halbleiterbauelements aufzubringen.Of the The present invention is based on the knowledge in the production a semiconductor device having a movable structure in a semiconductor substrate, such as As in the manufacture of a microelectromechanical semiconductor device according to the production of the movable structure in the semiconductor substrate even at the wafer level, a cover for encapsulating the semiconductor device applied.

Bei der vorliegenden Erfindung ist es nun möglich, dass die Abdeckung bereits vor dem Anbringen derselben auf dem Halbleitersubstrat an einem oder mehreren vorbestimmten Bereichen einen oder mehrere Durchbrüche aufweist, wobei zumindest ein Seitenwandbereich des Durchbruchs einen Hinterschnitt bezüglich des Halbleitersubstrats aufweist.at It is now possible for the present invention to have the cover already prior to mounting it on the semiconductor substrate at one or having a plurality of predetermined regions one or more openings, wherein at least one side wall portion of the opening has an undercut in terms of of the semiconductor substrate.

Es ist bei der vorliegenden Erfindung aber genauso möglich, einen oder mehrere Durchbrüche in der Abdeckung erst nach dem Anbringen derselben auf dem Halbleitersubstrat in der Abdeckung vorzusehen. So kann die Abdeckung beispielsweise vor dem Aufbringen derselben noch keinen vollständig ausgeprägten Durchbruch aufweisen, wobei es beispielsweise möglich ist, dass die Abdeckung zumindest auf der Unterseite eine Ätzung aufweist, wobei zumindest ein Seitenwandbereich einen Hinterschnitt bezüglich des Halbleitersubstrats aufweist, und erst daraufhin, d. h. im gebondeten Zustand, der Durchbruch zwischen der vorbereiteten Ätzung auf der Unterseite der Abdeckung und deren oberen Seite hergestellt wird.It However, in the present invention is equally possible, a or multiple breakthroughs in the cover only after the attachment of the same on the semiconductor substrate to provide in the cover. For example, the cover before the application of the same nor a fully pronounced breakthrough have, for example, it is possible that the cover at least on the underside has an etching, wherein at least a sidewall portion has an undercut with respect to the semiconductor substrate and only then, d. H. in the bonded state, the breakthrough between the prepared etching made on the underside of the cover and its upper side becomes.

Nach dem Vorliegen der Struktur bestehend aus mit den Durchbrüchen versehenen Abdeckung und dem Halbleitersubstrat, z. B. dem Bauteilwafer, wird eine Metallisierung des mit der Abdeckung versehenen Halbleiterbauelements vorgenommen, wobei die mit dem Durchbruch (bzw. mit mehreren Durchbrüchen) versehene Abdeckung als eine sogenannte Schattenmaske bei dem Metallisierungsschritt dient. Die Funktion der Abdeckung als Schattenmaske bei dem Metallisierungsvorgang kann dadurch noch deutlicher werden, wenn bei dem Metallisierungsschritt berücksichtigt wird, dass beispielsweise eine senkrechte Projektion des Durchbruchs in der Abdeckung in Richtung des Halbleitersubstrats im wesentlichen den Bereich der bei dem Metallisierungsschritt hergestellten Metallisierungsfläche definieren kann.To the presence of the structure consisting of provided with the openings Cover and the semiconductor substrate, for. B. the component wafer is a metallization of the cover provided with the semiconductor device made, with the breakthrough (or with multiple breakthroughs) provided Cover as a so-called shadow mask in the metallization step serves. The function of the cover as a shadow mask in the metallization process This can be made even clearer if in the metallization step considered is that, for example, a vertical projection of the breakthrough in the cover in the direction of the semiconductor substrate substantially define the area of the metallization area produced in the metallization step can.

Es sollte aber im Zusammenhang der vorliegenden Erfindung beachtet werden, dass die erfindungsgemäße Realisierung der Schattenmaske eine elektrische Verbindung verschiedener Bereiche auf dem Halbleitersubstrat und/oder mit der Abde ckung gezielt herstellen oder auch gezielt verhindern soll. Eine gezielte Unterbindung einer durchgehenden Metallisierung und damit einer elektrischen Verbindung von verschiedenen Bereichen auf dem Halbleitersubstrat untereinander oder auch eine durchgehende Metallisierung von verschiedenen Bereichen auf dem Halbleitersubstrat mit einer Metallisierung auf der Abdeckung wird durch einen sog. Hinterschnitt der Schattenmaske in diesem Bereich erreicht.It but should be considered in the context of the present invention be that the realization of the invention the shadow mask an electrical connection of different areas selectively manufacture on the semiconductor substrate and / or with the cover or specifically intended to prevent. A targeted suppression of a continuous metallization and thus an electrical connection of different areas on the semiconductor substrate with each other or a continuous metallization of different areas the semiconductor substrate with a metallization on the cover is through a so-called. Undercut of the shadow mask in this Area reached.

Bezüglich der vorliegenden Erfindung sollte aber beachtet werden, dass der Bereich der herzustellenden Metallisierungsflächen auf dem Halbleitersubstrat nicht auf den durch eine im wesentlichen senkrechte Projektion des Durchbruchs in der Abdeckung in Richtung des Halbleitersubstrats beschränkt ist. So kann die gewählte Form und der gewählte Neigungswinkel des Hinterschnitts in dem Durchbruch der Abdeckung beispielsweise auch von dem verwendeten Metallisierungsverfahren abhängen.Regarding the However, the present invention should be noted that the area the produced metallization on the semiconductor substrate not on the by a substantially vertical projection of the Breakthrough in the cover in the direction of the semiconductor substrate is limited. So can the chosen Form and the chosen one Inclination angle of the undercut in the breakthrough of the cover for example, on the metallization process used depend.

Die geeignete gewählte Form des Durchbruchs in Draufsicht gibt im wesentlichen die Form des herzustellenden Metallisierungsbereichs unter der Abdeckung auf dem Halbleitersubstrat an. Durch die geeignet gewählte Form jedes Seitenwandbereichs des jeweiligen Durchbruchs in der Abdeckung wird also bestimmt, ob die auf dem Halbleitersubstrat (Bauteilwafer) entstandenen Metallisierungsbereiche elektrisch gegeneinander isoliert oder untereinander verbunden sind.The suitable chosen Shape of the breakthrough in plan view essentially gives the shape of the to be produced metallization under the cover to the semiconductor substrate. Due to the suitably chosen shape each sidewall portion of the respective aperture in the cover becomes so determines if the on the semiconductor substrate (component wafer) resulting metallization electrically isolated from each other or interconnected.

Ferner wird durch die jeweilige Form der Schattenmaske vorgegeben, ob die auf der Abdeckung entstandene Metallisierungsschicht mit einer Kontaktanschlussfläche (d. h. mit einem Metallisierungsbereich) auf dem Halbleitersubstrat verbunden ist oder nicht. Damit kann die Metallisierungsfläche auf der Abdeckung eine nicht-floatende HF-Abschirmung für das Halbleiterbauelement bilden, da die entsprechende Kontaktanschlussfläche mit einem frei wählba ren Bezugspotential, z. B. Massepotential, verbunden werden kann.Further is determined by the respective shape of the shadow mask, whether the on the cover resulting metallization layer with a contact pad (d. H. with a metallization region) on the semiconductor substrate connected or not. This allows the metallization on the cover a non-floating RF shield for the semiconductor device form, since the corresponding contact pad with a freely wählba ren Reference potential, z. B. ground potential can be connected.

Da die als Schattenmaske eingesetzte Abdeckung nicht mehr von dem Halbleitersubstrat entfernt wird, werden somit sogenannte „selbstjustierte Kontaktanschlussflächen" (Bond Pads) für das Halbleiterbauelement hergestellt. Die Möglichkeit zur direkten Kontaktierung der Abschirmung ermöglicht es also, das elektrische Potential der Abschirmung bzw. das elektrische Potential verschiedener Abschirmungsbereiche, die voneinander elektrisch isoliert sind und jeweils mit einer Kontaktanschlussfläche verbunden sind, frei einzustellen.There the cover used as a shadow mask no longer from the semiconductor substrate Thus, so-called "self-aligned contact pads" (bond pads) for the semiconductor device are removed produced. The possibility for direct contacting of the shield so it allows the electrical Potential of the shield or the electrical potential of various Shielding areas that are electrically isolated from each other and each connected to a contact pad, free to set.

Da die Metallisierung erst nach der Kapselung des Halbleiterbauelements vorgenommen wird, wird durch das erfindungsgemäße Herstellungsverfahren vorteilhafterweise ermöglicht, dass bei der Halbleiterbearbeitung, z. B. bei Ätz-, Abscheide- und Fügevorgängen in dem Siliziummaterial, Hochtemperaturverfahrensschritte und Hochtemperaturprozesse eingesetzt werden, um die bewegliche Struktur in dem Halbleitersubstrat zu bilden bzw. um den Freilegungsätzschritt in dem Basishalbleitermaterial durchzuführen, sowie, um während des Füge-/Bondverfahrens zwischen der Abdeckung und dem Halbleitersubstrat Hochtemperaturbearbeitungs-/Hochtemperaturherstellungsschritte einsetzen zu können.There the metallization only after the encapsulation of the semiconductor device is made is advantageously by the manufacturing method of the invention allows that in the semiconductor processing, for. As in etching, deposition and joining operations in silicon material, high temperature process steps and high temperature processes are used to the movable structure in the semiconductor substrate or to perform the exposure etching step in the base semiconductor material, and around during of the joining / bonding process between the cover and the semiconductor substrate, high-temperature processing / high-temperature manufacturing steps to be able to use.

Daher ist es mit dem erfindungsgemäßen Herstellungsverfahren für mikroelektromechanische Halbleiterbauelemente außerdem ohne einen großen zusätzlichen Aufwand möglich, eine glatte und weit unterhalb der beweglichen Struktur liegende Oberfläche des Basissiliziummaterials zu erzeugen. Aufgrund des einfach zu bildenden, großen Freiraums unterhalb der beweglichen Struktur in dem Halbleitersubstrat kann eine Partikelbildung in diesem Bereich weitestgehend vermieden werden. Ferner können mögliche Reibungseffekte und Einflüsse durch die umgebende Gasatmosphäre auf die bewegliche Struktur im wesentlichen vollständig unterdrückt werden, wobei aufgrund des ausreichend großen Freiraums unterhalb des mikroelektromechanischen Elements ferner eine ausreichend hohe elektrische Durchschlagsfestigkeit gegenüber dem Basissiliziummaterial erhalten werden kann.Therefore, with the microelectromechanical semiconductor device manufacturing method of the present invention, it is also possible to produce a smooth surface of the base silicon material far below the movable structure without much extra effort. Due to the easy to be formed, large space below the movable structure in the semiconductor substrate, particle formation in this area can be largely avoided. Furthermore, can possible frictional effects and influences by the surrounding gas atmosphere are substantially completely suppressed on the movable structure, wherein due to the sufficiently large free space below the microelectromechanical element further a sufficiently high electrical breakdown strength over the base silicon material can be obtained.

Darüber hinaus wird durch das erfindungsgemäße Herstellungsverfahren ermöglicht, dass nach der Verkapselung des Halbleiterbauelements, d. h. nach dem Aufbringen der Abdeckung, in einem einzigen Metallisierungsschritt auf Waferebene gleichzeitig (1) selbstjustierte, gegeneinander isolierte Kontaktanschlussflächen, (2) elektrische Verbindungen mechanisch isolierter Sensorstrukturen und (3) eine für das Drahtbonden einfach zugängliche HF-Abschirmung hergestellt werden können.Furthermore is achieved by the production process according to the invention allows that after the encapsulation of the semiconductor device, i. H. to the application of the cover, in a single metallization step at the wafer level simultaneously (1) self-aligned, mutually isolated Contact pads, (2) electrical connections of mechanically isolated sensor structures and (3) one for Wire bonding provides easy accessible RF shielding can be produced.

Ferner wird ermöglicht, dass sich alle Kontaktanschlussflächen im wesentlichen auf dem gleichen Bauteilniveau, d. h. auf bzw. an dem Halbleitersubstrat, das die bewegliche, mikroelektromechanische Struktur enthält, befinden, wodurch die abschließende Aufbau- und Verbindungstechnik des Halbleiterbauelements drastisch erleichtert wird. Damit lassen sich die Systemkosten zur Herstellung des erfindungsgemäßen Halbleiterbauelements äußerst positiv beeinflussen.Further is enabled that all contact pads substantially on the same component level, d. H. on or on the semiconductor substrate, containing the mobile, microelectromechanical structure, making the final Construction and connection technology of the semiconductor device drastically is relieved. This can be the system costs for the production the semiconductor device according to the invention extremely positive influence.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen näher läutert. Es zeigen:preferred embodiments The present invention will be described below with reference to FIG the enclosed drawings closer purifies. Show it:

1a–1d schematische Querschnittsansichten durch eine als Schattenmaske wirksame Abdeckung für das erfindungsgemäße Verfahren zur Herstellung von selbstjustierten Metallisierungsflächen gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung; 1a - 1d schematic cross-sectional views through a shadow mask effective cover for the inventive method for producing self-aligned metallization according to a first embodiment of the present invention;

2 eine schematische Querschnittsansicht durch ein fertiggestelltes Halbleiterbauelement mit einer beweglichen Struktur in einem Halbleitersubstrat und mit der aufgebrachten Abdeckung und den Metallisierungsbereichen gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung; 2 a schematic cross-sectional view through a finished semiconductor device having a movable structure in a semiconductor substrate and with the applied cover and the metallization regions according to the first embodiment of the present invention;

3 eine schematische Querschnittsansicht eines Halbleiterbauelements mit einem dreilagigen Aufbau gemäß einem weiteren bevorzugten Ausführungsbeispiel der vorliegenden Erfindung; 3 a schematic cross-sectional view of a semiconductor device having a three-layer structure according to another preferred embodiment of the present invention;

4 eine schematische Querschnittsansicht eines weiteren Halbleiterbauelements mit einem dreilagigen Aufbau gemäß einem weiteren bevorzugten Ausführungsbeispiel der vorliegenden Erfindung; 4 a schematic cross-sectional view of another semiconductor device with a three-layer structure according to another preferred embodiment of the present invention;

5 eine schematische Querschnittsansicht eines Halbleiterbauelements mit einem zweilagigen Aufbau gemäß einem weiteren bevorzugten Ausführungsbeispiel der vorliegenden Erfindung; 5 a schematic cross-sectional view of a semiconductor device having a two-layer structure according to another preferred embodiment of the present invention;

6 eine schematische Querschnittsansicht eines weiteren Halbleiterbauelements mit einem zweilagigen Aufbau gemäß einem weiteren bevorzugten Ausführungsbeispiel der vorliegenden Erfindung; und 6 a schematic cross-sectional view of another semiconductor device with a two-layer structure according to another preferred embodiment of the present invention; and

7 eine schematische Querschnittsansicht durch ein gekapseltes mikroelektromechanisches Bauelement gemäß dem Stand der Technik. 7 a schematic cross-sectional view through an encapsulated microelectromechanical device according to the prior art.

Im folgenden wird nun Bezug nehmend auf die 1a–1d und 2 ein erstes bevorzugtes Ausführungsbeispiel eines erfindungsgemäßen Halbleiterbauelements 20 mit einer nichtfloatenden HF-Abschirmung (HF = Hochfrequenz) und selbstjustierten Kontaktanschlussflächen mittels einer Bauteilkapselung mit einer gebondeten Schattenmaske und das Verfahren zur Herstellung desselben detailliert erörtert.In the following, reference will now be made to the 1a - 1d and 2 a first preferred embodiment of a semiconductor device according to the invention 20 with nonfloat RF (high frequency) shielding and self-aligned contact pads by means of component encapsulation with a bonded shadow mask and the method of making the same discussed in detail.

Zur Vereinfachung der folgenden Erläuterung der bevorzugten Ausführungsbeispiele der vorliegenden Erfindung wird der in 2 angegebene Schraffierungsschlüssel zur Bezeichnung und Spezifizierung der verschiedenen Materialien und Bereiche der dargestellten Bauelemente in allen Figuren verwendet.To simplify the following explanation of the preferred embodiments of the present invention, the in 2 Hatching key used to designate and specify the various materials and areas of the illustrated components used in all figures.

1a zeigt eine Abdeckung 10 vor dem Aufbringen auf ein Halbleitersubstrat (nicht gezeigt). Wie in 1a dargestellt ist, weist die Abdeckung 10 ein erstes Abdeckungselement 10a, ein zweites Abdeckungselement 10b und ein drittes Abdeckungselement 10c und einen ersten Durchbruch 12 mit einem ersten Seitenwandbereich 12a und einem zweiten Seitenwandbereich 12b und einen zweiten Durchbruch 14 mit einem ersten Seitenwandbereich 14a und einem zweiten Seitenwandbereich 14b auf. 1a shows a cover 10 before application to a semiconductor substrate (not shown). As in 1a is shown, the cover has 10 a first cover element 10a , a second cover element 10b and a third cover element 10c and a first breakthrough 12 with a first sidewall area 12a and a second sidewall area 12b and a second breakthrough 14 with a first sidewall area 14a and a second sidewall area 14b on.

Die Abdeckung 10 ist vorzugsweise ein strukturierter Halbleiterwafer aus einem Halbleitermaterial, wie z. B. Silizium, der im folgenden auch als Abdeckungswafer bezeichnet wird.The cover 10 is preferably a structured semiconductor wafer made of a semiconductor material, such. As silicon, which is referred to below as a cover wafer.

Da 1a eine Querschnittsansicht durch die Abdeckung 10 ist, sollte beachtet werden, dass die aus den Abdeckungselementen 10a, 10b, 10c bestehende Abdeckung 10 einstückig ausgeführt sein kann, wobei der erste bzw. zweite Durchbruch 12, 14 eine bezüglich der Seitenwandbereiche 12a, 12b, 14a, 14b geschlossene oder auch teilweise gebrochene Öffnung darstellt. Es ist aber auch möglich, dass das erste Abdeckungselement 10a, das zweite Abdeckungselement 10b und/oder das dritte Abdeckungselement 10c jeweils Einzelelemente sind, die benachbart zueinander angeordnet werden, wobei durch die relative Positionierung der jeweiligen Abdeckungselemente 10a–10c der Durchbruch bzw. die Durchbrüche 12, 14 durch die Gesamtabdeckung 10 definiert wird.There 1a a cross-sectional view through the cover 10 It should be noted that the cover elements 10a . 10b . 10c existing cover 10 can be made in one piece, wherein the first and second breakthrough 12 . 14 one with respect to the sidewall areas 12a . 12b . 14a . 14b closed or partially broken opening represents. But it is also possible that the first cover element 10a , the second cover element 10b and / or the third cover element 10c are each individual elements which are arranged adjacent to each other, wherein by the relative positioning of the respective cover elements 10a-10c the breakthrough or breakthroughs 12 . 14 through the overall coverage 10 is defined.

In 1a ist dargestellt, dass der Bodenbereich der Abdeckung 10 eben verläuft, wobei es jedoch auch möglich ist, dass das erste Abdeckungselement 10a eine Vertiefung 16 in der Grundfläche aufweist, die durch die gestrichelte Line dargestellt ist, um darunter eine bewegliche Struktur besser aufnehmen zu können, da die Abdeckung 10 im folgenden vorzugsweise als eine Bauelementkapselung verwendet wird.In 1a is shown that the bottom area of the cover 10 just runs, but it is also possible that the first cover element 10a a depression 16 in the base area, which is represented by the dashed line in order to be able to better accommodate a movable structure underneath, since the cover 10 hereinafter preferably used as a component encapsulation.

Es sollte ferner beachtet werden, dass die durch den ersten bzw. zweiten Durchbruch 12, 14 gebildete erste und/oder zweite Öffnung in der Abdeckung 10 eine beliebige Form (in Draufsicht) aufweisen kann, und somit beliebige zusammenhängende oder getrennte Bereiche liefern kann.It should also be noted that the first or second breakthrough 12 . 14 formed first and / or second opening in the cover 10 can have any shape (in plan view), and thus can provide any contiguous or separate areas.

An dieser Stelle sei darauf hingewiesen, dass in den 1b bis 1d dieselben Bezugszeichen wie in 1a dieselben Elemente bezeichnen. So zeigt 1d nur die Querschnittsfläche durch zwei verschiedenartige Durchbrüche zusammen mit der Rückätzung, die später oberhalb der frei beweglichen Struktur angeordnet ist. In 1c ist zusätzlich die Projektion auf einen hinter der Zeichenebene liegenden Abschluss der Durchbrüche und der Rückätzung angedeutet. Bei 1b ist auch die Projektion des Randes der Absenkung hinzugefügt, welche von oben geätzt wird.At this point it should be noted that in the 1b to 1d the same reference numerals as in 1a denote the same elements. So shows 1d only the cross-sectional area through two different apertures together with the etchback, which is later located above the freely movable structure. In 1c In addition, the projection is indicated on a behind the plane lying completion of the breakthroughs and etch back. at 1b Also added is the projection of the edge of the sink, which is etched from above.

Im folgenden wird nun anhand von 2 ein erfindungsgemäßes Halbleiterbauelement 20 und ferner das zur Herstellung des erfindungsgemäßen Halbleiterbauelements 20 erforderliche Verfahren detailliert erläutert.The following will now be based on 2 a semiconductor device according to the invention 20 and further that for producing the semiconductor device according to the invention 20 required procedures explained in detail.

Das Halbleiterbauelement 20 weist ein Halbleitersubstrat 22 mit einer beweglichen Struktur 24, z. B. einer mikroelektromechanischen Struktur, auf. Auf dem Halbleitersubstrat 22 ist die anhand von 1a erläuterte Abdeckung 10 bestehend aus den Abdeckungselementen 10a-c beispielsweise mittels anodischem Bonden aufgebracht. Die Abdeckung 10 umfasst wiederum den ersten Durchbruch 12 und den zweiten Durchbruch 14 mit den jeweiligen Seitenwandbereichen 12a, 12b und 14a, 14b. Wie in 2 dargestellt ist, weist die Abdeckung 10 ferner eine Schicht 26 aus einem Isolationsmaterial, z. B. eine Oxidschicht, auf.The semiconductor device 20 has a semiconductor substrate 22 with a movable structure 24 , z. B. a micro-electro-mechanical structure, on. On the semiconductor substrate 22 is the basis of 1a explained cover 10 consisting of the cover elements 10a-c applied for example by means of anodic bonding. The cover 10 in turn, includes the first breakthrough 12 and the second breakthrough 14 with the respective side wall areas 12a . 12b and 14a . 14b , As in 2 is shown, the cover has 10 also a layer 26 from an insulating material, for. B. an oxide layer on.

In 2 ist ferner dargestellt, dass die Isolationsschicht 26 die Abdeckung 10 vollständig umgibt, wobei beachtet werden sollte, dass die Isolationsschicht 26 auch nur im Berührungsbereich mit dem Halbleitersubstrat 22 angeordnet sein kann, um eine elektrische Trennung zwischen der Abdeckung 10 und dem Halbleitersubstrat 22 vorzusehen. Aus diesem Grund ist es beispielsweise auch möglich, dass die Isolationsschicht 26 zusätzlich auf dem Halbleitersubstrat 22 zumindest im Berührungsbereich der Abdeckung 10 mit dem Halbleitersubstrat 22 angeordnet ist, wobei die Isolationsschicht 26 beispielsweise auch ausschließlich auf dem Halbleitersubstrat 22 zu Isolationszwecken angeordnet sein kann.In 2 is further shown that the insulating layer 26 the cover 10 completely surrounds, taking care that the insulation layer 26 also only in the contact area with the semiconductor substrate 22 can be arranged to provide electrical isolation between the cover 10 and the semiconductor substrate 22 provided. For this reason, it is also possible, for example, that the insulation layer 26 additionally on the semiconductor substrate 22 at least in the contact area of the cover 10 with the semiconductor substrate 22 is arranged, wherein the insulating layer 26 for example, only on the semiconductor substrate 22 can be arranged for isolation purposes.

Das Halbleitersubstrat 22 wiederum ist auf einem Basishalbleitermaterial 28 angeordnet, wobei zwischen dem Halbleitersubstrat 22 und dem Halbleiterbasismaterial 28 zumindest an den Berührungsstellen zwischen denselben eine zweite Isolationsschicht 30 angeordnet ist. Die zweite Isolationsschicht 30 ist optional angeordnet, d. h. wenn es erforderlich ist, das Halbleitersubstrat 22 elektrisch von dem Halbleiterbasismaterial 28 zu trennen. In dem Halbleiterbasismaterial 28 ist ferner eine Vertiefung 32 zum Bilden eines Hohlraums vorgesehen, wobei sich aufgrund der Herstellungsprozessschritte sogenannte Halbleitermaterialspitzen 34 in der Vertiefung 32 befinden können.The semiconductor substrate 22 in turn is on a base semiconductor material 28 arranged between the semiconductor substrate 22 and the semiconductor base material 28 at least at the points of contact between them, a second insulation layer 30 is arranged. The second insulation layer 30 is optionally arranged, ie, if necessary, the semiconductor substrate 22 electrically from the semiconductor base material 28 to separate. In the semiconductor base material 28 is also a recess 32 for forming a cavity, wherein due to the manufacturing process steps so-called semiconductor material tips 34 in the depression 32 can be located.

Auf dem Halbleiterbauelement 20 befindet sich ferner eine Metallisierungsschicht 36, die in mehrere Metallisierungsbereiche 36a–36e unterteilt ist. Der erste Metallisierungsbereich 36a befindet sich auf dem ersten Abdeckungselement 10a, der zweite Metallisierungsbereich 36b befindet sich auf dem zweiten Abdeckungselement 10b, der dritte Metallisierungsbereich 36c befindet sich auf dem dritten Abdeckungselement 10c, der vierte Metallisierungsbereich 36d befindet sich innerhalb des ersten Durchbruchs 12 auf dem Halbleitersubstrat 22, und der fünfte Metallisierungsbereich 36e befindet sich innerhalb des zweiten Durchbruchs 14 auf dem Halbleitersubstrat 22.On the semiconductor device 20 there is also a metallization layer 36 in several metallization areas 36a-36e is divided. The first metallization area 36a is located on the first cover element 10a , the second metallization area 36b located on the second cover element 10b , the third metallization area 36c is located on the third cover element 10c , the fourth metallization area 36d is within the first breakthrough 12 on the semiconductor substrate 22 , and the fifth metallization area 36e is within the second breakthrough 14 on the semiconductor substrate 22 ,

Im folgenden wird nun detailliert auf das Herstellungsverfahren für das in 2 dargestellte Halbleiterbauelement 20 und insbesondere auf die Verfahrenschritte zur Herstellung der Metallisierungsflächen 36a–36e für das Halbleiterbauelement 20 eingegangen.The following will now detail the manufacturing process for the in 2 illustrated semiconductor device 20 and in particular to the process steps for the production of the metallization surfaces 36a-36e for the semiconductor device 20 received.

Als Ausgangspunkt zur Durchführung des erfindungsgemäßen Herstellungsverfahrens wird von dem bereitgestellten Halbleitersubstrat 22 mit der darin angeordneten beweglichen Struktur 24 ausgegangen, die sich auf dem Halbleiterbasismaterial 28 befindet, wobei die bewegliche Struktur 24 über bzw. in dem Hohlraum- bzw. Vertiefungsbereich 32 angeordnet ist.The starting point for carrying out the production method according to the invention is the semiconductor substrate provided 22 with the movable structure disposed therein 24 originated on the semiconductor base material 28 is located, the movable structure 24 over or in the cavity or depression area 32 is arranged.

Nach dem Bereitstellen des Halbleitersubstrats 22 mit der beweglichen Struktur 24 wird nun die Abdeckung 10 auf das Halbleitersubstrat 22 aufgebracht, um das Halbleiterbauelement 20 zu kapseln, d. h. um die bewegliche Struktur 24 hermetisch unterhalb der Abdeckung 10, die beispielsweise die Vertiefung 16 aufweist, unterzubringen.After providing the semiconductor substrate 22 with the movable structure 24 now the cover 10 on the semiconductor substrate 22 applied to the semiconductor device 20 to encapsulate, ie around the movable structure 24 hermetically under the cover 10 for example, the indentation 16 has to accommodate.

Da, wie es im folgenden noch erläutert wird, die Abdeckung 10 vorzugsweise das gleiche Halbleitermaterial wie das Halbleitersubstrat 22 aufweist, ist die Isolationsschicht 26 zwischen dem Halbleitersubstrat 22 und der Abdeckung 10 vorgesehen, wobei die Isolationsschicht 26 in 2 vollständig die Abdeckung 10 umgibt, so dass für die Abdeckung 10 ein sogenanntes SOI-Bauelement einsetzbar ist. Es sollte beachtet werden, dass es natürlich auch möglich ist, die Isolationsschicht 26 auf der Abdeckung 10 nur jeweils in den Berührungsbereichen zwischen der Abdeckung 10 und dem Halbleitersubstrat 22 vorzusehen, wobei in diesem Fall die Isolationsschicht 26 entweder auf der Abdeckung 10 oder auch nur auf dem Halbleitersubstrat 22 oder auch auf beiden angeordnet sein kann.Since, as will be explained below, the cover 10 preferably the same semiconductor material as the semiconductor substrate 22 has, is the insulation layer 26 between the semiconductor substrate 22 and the cover 10 provided, wherein the insulation layer 26 in 2 completely the cover 10 surrounds, so for the cover 10 a so-called SOI device can be used. It should be noted that it is of course also possible, the insulation layer 26 on the cover 10 only in each case in the contact areas between the cover 10 and the semiconductor substrate 22 to provide, in which case the insulating layer 26 either on the cover 10 or even only on the semiconductor substrate 22 or can be arranged on both.

Wie bereits anhand von 1a erläutert wurde, weist die Abdeckung 10 zumindest einen Durchbruch 12 oder 14 auf, wobei zumindest ein Seitenwandbereich des Durchbruchs einen Hinterschnitt bezüglich des Halbleitersubstrats 22 aufweist. Es ist zu beachten, dass beispielsweise der unterhalb des Durchbruchs 12, 14 der Abdeckung 10 entstehende Flächenbereich im wesentlichen den zu erzeugenden Metallisierungsflächen 36d, 36e auf dem Halbleitersubstrat 22 entspricht. Damit wird deutlich, dass die auf dem Halbleitersubstrat 22 zu erzeugenden Metallisierungsflächen 36a–36e durch den Durchbruch bzw. die Durchbrüche 12, 14 in der Abdeckung 10 definiert sind.As already on the basis of 1a has been explained, assigns the cover 10 at least one breakthrough 12 or 14 wherein at least one sidewall portion of the aperture has an undercut with respect to the semiconductor substrate 22 having. It should be noted, for example, that below the breakthrough 12 . 14 the cover 10 Emerging surface area essentially the metallization surfaces to be generated 36d . 36e on the semiconductor substrate 22 equivalent. This makes it clear that the on the semiconductor substrate 22 to be produced metallization 36a-36e through the breakthrough or the breakthroughs 12 . 14 in the cover 10 are defined.

Bei der vorliegenden Erfindung ist es nun möglich, dass die Abdeckung bereits vor dem Anbringen derselben auf dem Halbleitersubstrat an einem oder mehreren vorbestimmten Bereichen einen oder mehrere Durchbrüche aufweist, wobei zumindest ein Seitenwandbereich des Durchbruchs einen Hinterschnitt bezüglich des Halbleitersubstrats aufweist.at It is now possible for the present invention to have the cover already prior to mounting it on the semiconductor substrate at one or having a plurality of predetermined regions one or more openings, wherein at least one side wall portion of the opening has an undercut in terms of of the semiconductor substrate.

Es ist bei der vorliegenden Erfindung aber genauso möglich, einen oder mehrere Durchbrüche in der Abdeckung erst nach dem Anbringen derselben auf dem Halbleitersubstrat in der Abdeckung vorzusehen. So kann die Abdeckung beispielsweise vor dem Aufbringen derselben noch keinen vollständig ausgeprägten Durchbruch aufweisen, wobei es beispielsweise möglich ist, dass die Abdeckung zumindest auf der Unterseite eine Ätzung aufweist, wobei zumindest ein Seitenwandbereich einen Hinterschnitt bezüglich des Halbleitersubstrats aufweist, und erst daraufhin, d. h. im gebondeten Zustand, der Durchbruch zwischen der vorbereiteten Ätzung auf der Unterseite der Abdeckung und deren oberen Seite hergestellt wird.It However, in the present invention is equally possible, a or multiple breakthroughs in the cover only after the attachment of the same on the semiconductor substrate to provide in the cover. For example, the cover before the application of the same nor a fully pronounced breakthrough have, for example, it is possible that the cover at least on the underside has an etching, wherein at least a sidewall portion has an undercut with respect to the semiconductor substrate and only then, d. H. in the bonded state, the breakthrough between the prepared etching made on the underside of the cover and its upper side becomes.

Nach dem Vorliegen der Struktur bestehend aus mit den Durchbrüchen versehenen Abdeckung und dem Halbleitersubstrat, z. B. dem Bauteilwafer, wird eine Metallisierung des mit der Abdeckung versehenen Halbleiterbauelements vorgenommen, wobei die mit dem Durchbruch (bzw. mit mehreren Durchbrüchen) versehene Abdeckung als eine sogenannte Schattenmaske bei dem Metallisierungsschritt dient. Die Funktion der Abdeckung als Schattenmaske bei dem Metallisierungsvorgang kann dadurch noch deutlicher werden, wenn bei dem Metallisierungsschritt berücksichtigt wird, dass beispielsweise eine senkrechte Projektion des Durchbruchs in der Abdeckung in Richtung des Halbleitersubstrats im wesentlichen den Bereich der bei dem Metallisierungsschritt hergestellten Metallisierungsfläche definieren kann.To the presence of the structure consisting of provided with the openings Cover and the semiconductor substrate, for. B. the component wafer is a metallization of the cover provided with the semiconductor device made, with the breakthrough (or with multiple breakthroughs) provided Cover as a so-called shadow mask in the metallization step serves. The function of the cover as a shadow mask in the metallization process This can be made even clearer if in the metallization step considered is that, for example, a vertical projection of the breakthrough in the cover in the direction of the semiconductor substrate substantially define the area of the metallization area produced in the metallization step can.

Es sollte aber im Zusammenhang der vorliegenden Erfindung beachtet werden, dass die erfindungsgemäße Realisierung der Schattenmaske eine elektrische Verbindung verschiedener Bereiche auf dem Halbleitersubstrat und/oder mit der Abdeckung gezielt herstellen oder aber gezielt verhindern soll. Die gezielte Unterbindung einer durchgehenden Metallisierung und damit einer elektrischen Verbindung von verschiedenen Bereichen auf dem Halbleitersubstrat untereinander oder auch eine durchgehende Metallisierung von verschiedenen Bereichen auf dem Halbleitersubstrat mit einer Metallisierung auf der Abdeckung wird durch einen sog. Hinterschnitt der Schattenmaske in diesem Bereich erreicht.It but should be considered in the context of the present invention be that the realization of the invention the shadow mask an electrical connection of different areas selectively manufacture on the semiconductor substrate and / or with the cover or specifically intended to prevent. The targeted suppression of a continuous metallization and thus an electrical connection of different areas on the semiconductor substrate with each other or a continuous metallization of different areas on the semiconductor substrate with a metallization on the cover is through a so-called. Undercut of the shadow mask in this Area reached.

Bezüglich der vorliegenden Erfindung sollte aber beachtet werden, dass der Bereich der herzustellenden Metallisierungsflächen auf dem Halbleitersubstrat nicht auf den durch eine im wesentlichen senkrechte Projektion des Durchbruchs in der Abdeckung in Richtung des Halbleitersubstrats beschränkt ist. Ferner kann der gewählte geometrische Verlauf der Seitenwandbereiche also im wesentlich beliebig ausgeführt sein, z. B. linear, abgerundet, stufenförmig usw., wobei auch beliebige Neigungswinkel für die Seitenwandbereiche in dem Durchbruch gewählt werden können. Es sollte lediglich eine gezielte Herstellung oder eine gezielte Unterbindung von durchgehenden Metallisierungsbereichen ermöglicht werden. Die gewählte Form und der gewählte Neigungswinkel des Hinterschnitts in dem Durchbruch der Abdeckung kann beispielsweise auch von dem verwendeten Metallisierungsverfahren abhängen.Regarding the However, the present invention should be noted that the area the produced metallization on the semiconductor substrate not on the by a substantially vertical projection of the Breakthrough in the cover in the direction of the semiconductor substrate is limited. Furthermore, the selected geometric course of the sidewall areas so be performed essentially arbitrarily z. B. linear, rounded, stepped, etc., with any Tilt angle for the Sidewall areas can be selected in the breakthrough. It should only a targeted production or targeted suppression be made possible by continuous metallization. The chosen form and the chosen one Inclination angle of the undercut in the breakthrough of the cover can also be used, for example, by the metallization method used depend.

Nach dem Anbringen der Abdeckung 10 an dem Halbleitersubstrat 22 wird das Halbleiterbauelement 20 mit der darauf angeordneten Abdeckung 10 beispielsweise von oben (bzgl. der Darstellung in 2) metallisiert, d. h. mit einer Metallisierungsschicht überzogen, so dass eine Metallisierungsschicht 36 auf dem Halbleiterbauelement 20 gebildet wird, wobei der erste Metallisierungsbereich 36a auf dem ersten Abdeckungsbereich 10a gebildet wird, der zweite und dritte Metallisierungsbereich 36b, 36c auf dem zweiten und dritten Abdeckungselement 10b, 10c gebildet wird, und der vierte und fünfte Metallisierungsbereich 36d, 36e in dem durch den ersten und zweiten Durchbruch 12, 14 definierten Bereich auf dem Halbleitersubstrat 22 gebildet wird.After attaching the cover 10 on the semiconductor substrate 22 becomes the semiconductor device 20 with the cover arranged thereon 10 For example, from above (with respect to the representation in 2 ), ie coated with a metallization layer, so that a metallization layer 36 on the semiconductor device 20 is formed, wherein the first metallization region 36a on the first coverage area 10a is formed, the second and third metallization 36b . 36c on the second and third cover element 10b . 10c is formed, and the fourth and fifth metallization 36d . 36e in the first and second breakthrough 12 . 14 defined area on the semiconductor substrate 22 is formed.

Wie es in 2 dargestellt ist, wird durch den Durchbruch 12 dabei eine von der Abdeckung 10 isolierte Metallisierungsfläche 36d auf dem Halbleitersubstrat gebildet, da die beiden Seitenwandbereiche 12a, 12b einen Hinterschnitt aufweisen. Der zweite Durchbruch 14 liefert dagegen eine Metallisierungsfläche 36e, die einerseits von dem Metallisierungsbereich 36c auf dem dritten Abdeckungselement 10c aufgrund des Hinterschnitts des Seitenwandbereichs 14d getrennt ist und mit dem ersten Metallisierungsbereich 36a auf dem ersten Abdeckungselement 10a verbunden ist, da der erste Seitenwandbereich 14a des Durchbruchs 14 in Richtung des Halbleitersubstrats konisch zulaufend ist.As it is in 2 is represented by the breakthrough 12 one from the cover 10 isolated metallization surface 36d formed on the semiconductor substrate, since the two side wall portions 12a . 12b have an undercut. The second breakthrough 14 on the other hand provides a metallization surface 36e on the one hand from the metallization area 36c on the third cover element 10c due to the undercut of the sidewall area 14d is separated and with the first metallization 36a on the first cover element 10a is connected because the first sidewall area 14a the breakthrough 14 is tapered in the direction of the semiconductor substrate.

Es ist zu beachten, dass anstelle einer konisch zulaufenden Form des Seitenwandbereichs 14a alle geometrischen Formen und Neigungswinkel für einen Seitenwandbereich 14a gewählt werden können, die nach dem Metallisierungsschritt eine elektrisch durchgängige Verbindung der Kontaktierungsfläche 36e mit dem entsprechenden metallisierten Abdeckungsbereich 10a ermöglichen.It should be noted that instead of a tapered shape of the sidewall portion 14a all geometric shapes and tilt angles for a sidewall area 14a can be selected, after the metallization an electrically continuous connection of the contact surface 36e with the corresponding metallized coverage area 10a enable.

Die Metallisierungsflächen 36d, 36e auf dem Halbleitersubstrat 22 sind vorgesehen, um beispielsweise Kontaktanschlussflächen für einen möglicherweise noch folgenden Drahtbondverbindungsschritt zu bilden. Die Metallisierungsflächen können aber beispielsweise auch die Form von Leiterbahnen annehmen, wenn der Durchbruch 12 beispielsweise eine längliche Form (in Draufsicht) aufweist und alle Seitenwandbereiche des Durchbruchs einen Hinterschnitt aufweisen.The metallization surfaces 36d . 36e on the semiconductor substrate 22 are provided, for example, to form contact pads for a possible subsequent wire bond connection step. However, the metallization can also take the form of traces, for example, when the breakthrough 12 for example, has an elongated shape (in plan view) and all side wall portions of the opening have an undercut.

Aus 2 wird ferner deutlich, dass eine beliebige Anzahl von Metallisierungsflächen 36d, 36e an dem Halbleiterbauelement 20 vorgesehen werden kann, die vorzugsweise gegeneinander elektrisch isoliert sind, um eine beliebige Anzahl von Kontaktanschlussflächen, Leiterbahnen usw. in Form der Metallisierungsflächen 36a–36e zu bilden. Besonders vorteilhaft für Drahtbondverbindungsschritte mit diesen Metallisierungsflächen ist nun, dass diese Metallisierungsflächen auf dem Halbleitersubstrat 22 im wesentlichen in einer Ebene liegen. Es können sich lediglich Höhenunterschiede in der Größenordnung einer möglicherweise unter der Metallisierungsfläche angebrachten Oxidschicht ergeben.Out 2 It also becomes clear that any number of metallization surfaces 36d . 36e on the semiconductor device 20 can be provided, which are preferably electrically isolated from each other to any number of contact pads, interconnects, etc. in the form of Metallisierungsflächen 36a-36e to build. It is particularly advantageous for wire bond connection steps with these metallization areas that these metallization areas on the semiconductor substrate 22 lie substantially in one plane. Only differences in height of the order of magnitude of an oxide layer possibly under the metallization surface may result.

Da die Metallisierungsfläche 36d mit dem ersten Abdeckungsbereich 10a der Abdeckung 10 verbunden ist und diese Metallisierungsfläche 36d beispielsweise mit einem frei wählbaren Bezugspotential, vorzugsweise Massepotential, z. B. über die oben genannten Drahtbondverbindungen verbindbar ist, kann die auf dem ersten Abdeckungselement 10a gebildete Metallisierungsschicht 36a eine nicht-floatende HF-Abschirmung für die unter dem ersten Abdeckungselement 10a liegende bewegliche Struktur 24 und damit für das Halbleiterbauelement 20 liefern.Because the metallization area 36d with the first coverage area 10a the cover 10 is connected and this metallization 36d for example, with a freely selectable reference potential, preferably ground potential, z. B. connectable via the above Drahtbondverbindungen, the on the first cover element 10a formed metallization layer 36a a non-floating RF shield for the under the first cover element 10a lying moving structure 24 and thus for the semiconductor device 20 deliver.

Bei dem in 2 dargestellten Halbleiterbauelement 20 sind die Metallisierungsflächen 36d, 36e direkt auf dem Halbleitersubstrat 22 aufgebracht. Es ist jedoch möglich, dass auf dem Halbleitersubstrat 22 zumindest in dem Bereich einer der Metallisierungsflächen 36d, 36e eine Isolationsschicht (Oxidschicht) optional vorgesehen ist, um beispielsweise einer oder mehrere der Metallisierungsflächen 36d, 36e elektrisch von dem Halbleitersubstrat 22 zu isolieren, um so beispielsweise eine von dem Halbleitersubstrat elektrisch isolierte Kontaktanschlussfläche, Leiterbahn usw. vorzusehen.At the in 2 illustrated semiconductor device 20 are the metallization surfaces 36d . 36e directly on the semiconductor substrate 22 applied. However, it is possible that on the semiconductor substrate 22 at least in the region of one of the metallization surfaces 36d . 36e an insulating layer (oxide layer) is optionally provided, for example, one or more of the metallization surfaces 36d . 36e electrically from the semiconductor substrate 22 so as to provide, for example, a contact pad, trace, etc. electrically insulated from the semiconductor substrate.

Die mikromechanische Struktur 24 des Halbleiterbauelements 20 von 2 ist beispielsweise durch die Strukturierung der Bauelementeschicht 22 eines SOI-Substrats realisiert. Die Schichten 20, 30 und 28, wie sie in 2 dargestellt sind, bilden zusammen das SOI-Substrat, das als Ausgangssubstrat für das Herstellungsverfahren des unteren Teils des Halbleiterbauelements 20 dient. Die elektrische Verbindung von der beweglichen Struktur 24 in der Bauelementeschicht 22 zu den Kontaktanschlussflächen 36d, 36e erfolgt beispielsweise durch das hochdotierte Bauelementsiliziummaterial selbst. Für das Drahtbonden beim Einbau des Halbleiterbauelements 20 als Sensorchip in ein Gehäuse sind an den entsprechenden Bereichen des Halbleiterbauelements 20 die jeweiligen Metallisierungsflächen 36d, 36e vorgesehen.The micromechanical structure 24 of the semiconductor device 20 from 2 is, for example, by the structuring of the component layer 22 realized an SOI substrate. The layers 20 . 30 and 28 as they are in 2 together form the SOI substrate, which serves as the starting substrate for the manufacturing process of the lower part of the semiconductor device 20 serves. The electrical connection of the mobile structure 24 in the component layer 22 to the contact pads 36d . 36e for example, by the highly doped component silicon material itself. For wire bonding during installation of the semiconductor device 20 as a sensor chip in a housing are at the corresponding areas of the semiconductor device 20 the respective metallization surfaces 36d . 36e intended.

Da bei der vorliegenden Erfindung die erforderliche Metallisierung zur Erzeugung der Kontaktanschlussflächen, Leiterbahnen usw. erst nach der Kapselung des Halbleiterbauelements 20 unter der Abdeckung 10 vorgenommen wird, kann das Halbleitersubstrat 22 oder das Halbleiterbasismaterial 28 mit Hochtemperaturbearbeitungsschritten für eine Halbleiterbearbeitung behandelt werden, um die bewegliche mikroelektromechanische Struktur 24 in dem Halbleitersubstrat 22 oder die Vertiefung 32 mittels der Freilegungsätzung (Release-Ätzung) zu erzeugen oder die Abdeckung auf dem Halbleitersubstrat zu befestigen.Since in the present invention, the required metallization for the production of the contact pads, interconnects, etc. only after the encapsulation of the semiconductor device 20 under the cover 10 is made, the semiconductor substrate 22 or the semiconductor base material 28 be treated with high temperature processing steps for a semiconductor processing to the movable microelectromechanical structure 24 in the semiconductor substrate 22 or the depression 32 by means of the exposure etch (release etch) or to attach the cover to the semiconductor substrate.

Es sollte beachtet werden, dass mit dem erfindungsgemäßen Herstellungsverfahren jedoch im wesentlichen beliebige Bearbeitungsschritte zur Erzeugung der beweglichen Struktur 24 in dem Halbleitersubstrat 22 vorgenommen werden können, da zu diesem Zeitpunkt keine Vorsichtsmaßnahmen bezüglich der (noch nicht vorhandenen) Metallisierungsbereiche an dem Halbleiterbauelement berücksichtigt werden müssen.It should be noted that with the he Inventive manufacturing method, however, essentially any processing steps to produce the movable structure 24 in the semiconductor substrate 22 can be made, since at this time no precautions regarding the (not yet existing) metallization on the semiconductor device must be considered.

Ferner sollte im Zusammenhang der vorliegenden Erfindung beachtet werden, dass im Gegensatz zu den im Stand der Technik bekannte Herstellungsverfahren bei dem erfindungsgemäßen Verfahren keine Pyrex-Schicht zur Herstellung einer Verbindung der Abdeckung mit dem Halbleitersubstrat erforderlich ist. Wie bereits zum Stand der Technik ausgeführt wurde, ist es möglich SFB-Verfahren einzusetzen, wenn keine Einschränkungen bezüglich der Temperaturbeaufschlagung vorliegen. Können Hochtemperaturbearbeitungs-/Hochtemperaturherstellungsschritte eingesetzt werden, stehen mit den SFB-Verfahren zuverlässige Verfahren zur Verfügung.Further should be considered in the context of the present invention, that in contrast to the known in the prior art manufacturing process in the method according to the invention no pyrex layer for making a connection of the cover is required with the semiconductor substrate. As already to the stand executed the technique it was possible Use SFB method if there are no restrictions on the temperature available. Can Hochtemperaturbearbeitungs- / high temperature manufacturing steps are used, reliable methods are available with the SFB methods to disposal.

Erst durch den Umstand, dass beim Stand der Technik Einschränkungen bezüglich der Temperaturbeaufschlagung entstehen, dadurch dass sich bereits vor dem Fügeverfahrensschritt ein Metall auf einem der zu verbindenden Substrate befindet, müssen Herstellungsverfahren eingesetzt werden, die auf andere den Fügeprozess unterstützende Mechanismen zurückgreifen. Durch das Aufbringen einer Pyrex-Schicht werden nun, wie oben dargestellt, solche in Form von elektrostatischen Effekte ausgenutzt.First by the circumstance that in the prior art restrictions in terms of the temperature exposure arise, that already before the joining process step A metal located on one of the substrates to be connected must have manufacturing processes are used, which on other the joining process supporting mechanisms To fall back on. By applying a pyrex layer, as shown above, exploited such in the form of electrostatic effects.

Wie aus 2 ferner ersichtlich wird, kann also ein vollständig funktionsfähiges Halbleiterbauelement 20, z. B. ein mikroelektromechanisches Halbleiterbauelement, auf Waferebene hergestellt werden, wobei das in 2 dargestellte Halbleiterbauelement 20 dann beispielsweise an den äußeren Begrenzungen der Querschnittsdarstellung von 2 mit üblichen Vereinzelungstechniken vereinzelt werden kann. Da bei dem Vereinzelungsschritt bereits die Abdeckung 10 auf der empfindlichen beweglichen Struktur 24 angeordnet ist und somit die bewegliche Struktur 24 bereits hermetisch abgeschlossen ist, ist die äußerst empfindliche bewegliche, mikroelektromechanische Struktur 24 bereits vollständig geschützt und nicht mehr potentiell störenden Umgebungseinflüssen ausgesetzt. Damit brauchen die ansonsten im Stand der Technik erforderlichen, aufwendigen Vorsichtsmaßnahmen bei der Weiterverarbeitung der vereinzelten Bauelemente nicht getroffen werden.How out 2 Furthermore, it can be seen, so a fully functional semiconductor device 20 , z. B. a microelectromechanical semiconductor device, are produced at the wafer level, wherein the in 2 illustrated semiconductor device 20 then, for example, at the outer boundaries of the cross-sectional representation of 2 can be separated with conventional separation techniques. Since in the singulation step already the cover 10 on the delicate moving structure 24 is arranged and thus the movable structure 24 already hermetically sealed, is the extremely sensitive moving, microelectromechanical structure 24 already completely protected and no longer exposed to potentially disturbing environmental influences. Thus, the otherwise required in the prior art, consuming precautionary measures in the further processing of isolated components need not be taken.

Die optionale zweite Isolationsschicht 26 zwischen der Abdeckung 10 und dem Halbleitersubstrat 22 ist vorzugsweise dann zur elektrischen Isolation vorzusehen, wenn die Abdeckung 10 und das Halbleitersubstrat 22 aus Halbleitermaterialien und vorzugsweise den gleichen Halbleitermaterialien bestehen. Die Verwendung gleicher Materialien wird bevorzugt, da dann übereinstimmende mechanische und thermische Eigenschaften beider Halbleiterbereiche vorliegen, so dass mechanische Spannungen aufgrund von Temperaturänderungen in dem Halbleiterbauelement 20 weitestgehend vermieden werden können. Als Ausgangsmaterial für das Halbleiterbauelement wird vorzugsweise ein einkristallines oder auch polykristallines Halbleitermaterial, wie z. B. Silizium, eingesetzt.The optional second insulation layer 26 between the cover 10 and the semiconductor substrate 22 is preferably then provided for electrical insulation when the cover 10 and the semiconductor substrate 22 consist of semiconductor materials and preferably the same semiconductor materials. The use of the same materials is preferred because then matching mechanical and thermal properties of both semiconductor regions are present, so that mechanical stresses due to temperature changes in the semiconductor device 20 can be largely avoided. As a starting material for the semiconductor device is preferably a monocrystalline or polycrystalline semiconductor material, such. As silicon used.

Mit dem erfindungsgemäßen Verfahren zur Herstellung von Metallisierungsflächen für das Halbleiterbauelement 20 ist es also möglich, selbstjustierte Kontaktanschlussflächen 36d, 36e (Leiterbahnen usw.) auf dem Halbleitersubstrat 22 zu erzeugen, die entweder direkt auf dem Halbleitersubstrat angeordnet sind, um dasselbe nach außen kontaktierbar zu machen, oder von demselben durch die Isolationsschicht 26 getrennt sind.With the method according to the invention for the production of metallization surfaces for the semiconductor component 20 So it is possible, self-aligned contact pads 36d . 36e (Circuits, etc.) on the semiconductor substrate 22 which are either disposed directly on the semiconductor substrate to make it externally contactable, or from the same through the insulating layer 26 are separated.

Die mikroelektromechanischen Halbleiterbauelemente können eine nennenswerte Oberflächentopographie aufweisen und trotzdem auf Waferebene verkapselt werden und gleichzeitig mit Metallisierungsflächen für die Kontaktanschlussflächen versehen werden.The Microelectromechanical semiconductor devices can have a significant surface topography and still be encapsulated at the wafer level and simultaneously with metallization surfaces for the Provided contact pads become.

Im folgenden werden nun einige weitere mögliche praktische Ausführungsformen und Weiterbildungen des anhand der 1a und 2 dargestellten Halbleiterbauelements 20 erläutert, die wiederum eine nicht-floatende HF-Abschirmung und selbstjustierte Kontaktanschlussflächen mittels einer Bauteilkapselung mit einer gebondeten Schattenmaske aufweisen.In the following some other possible practical embodiments and developments of the basis of the 1a and 2 illustrated semiconductor device 20 in turn, which in turn comprise a non-floating RF shield and self-aligned contact pads by means of a component encapsulation with a bonded shadow mask.

Es handelt sich dabei im folgenden um verschiedene Inertial-, Druck- und Strömungssensoren, die wiederum mittels unterschiedlicher Halbleiterbearbeitungsverfahren hergestellt werden können. Es sollte deutlich werden, dass sich das erfindungsgemäße Konzept im wesentlichen für alle mikromechanischen Bauelemente eignet, bei denen Schichten, vorzugsweise Metallisierungsschichten, auf einer Oberfläche mit einer nennenswerten Topographie abgeschieden werden sollen.It In the following, these are different inertial, pressure and flow sensors, the again by means of different semiconductor processing methods can be produced. It should be clear that the inventive concept essentially for all micromechanical components is suitable, in which layers, preferably Metallization layers, on a surface with a significant Topography to be deposited.

Ferner sollte beachtet werden, dass die bezüglich der 1a und 2 beschriebenen Isolationsschichten 22 und 30 optional vorgesehen sind und nur dann angeordnet werden, wenn eine elektrische Isolation zwischen der Abdeckung 10 und dem Halbleitersubstrat 22 und/oder eine elektrische Isolation zwischen dem Halbleitersubstrat 22 und Halbleiterbasismaterial 28 bereitgestellt werden soll.It should also be noted that the 1a and 2 described insulation layers 22 and 30 are optionally provided and are only arranged when an electrical insulation between the cover 10 and the semiconductor substrate 22 and / or electrical isolation between the semiconductor substrate 22 and semiconductor base material 28 should be provided.

Es ist zu beachten, dass bei der folgenden Beschreibung der weiteren Ausführungsformen des erfindungsgemäßen Halbleiterbauelements 20 funktionsgleiche Elemente wie in 1a und 2 auch in den folgenden 3–6 die gleichen Bezugszeichen aufweisen, wobei eine erneute Erläuterung der Funktionsweise dieser Elemente weggelassen wird.It should be noted that in the following description of the further embodiments of the semiconductor device according to the invention 20 functionally identical elements as in 1a and 2 also in the following 3 - 6 have the same reference numerals, wherein a re-explanation of the operation of these elements is omitted.

In 3 ist in Querschnittsform schematisch ein erfindungsgemäßes Halbleiterbauelement 40 in Form eines thermodynamisches Neigungssensors in SOI-Technologie beispielhaft dargestellt. Das Halbleiterbauelement 40 weist einen dreilagigen Aufbau bestehend aus der Abdeckung 10 mit den Einzelabdeckungen 10a–c, dem Halbleitersubstrat 22 und dem Halbleiterbasismaterial 28 auf, und wurde gemäß dem erfindungsgemäßen Herstellungsverfahren aufgebaut.In 3 is a cross section of a schematic semiconductor device according to the invention 40 in the form of a thermodynamic tilt sensor in SOI technology exemplified. The semiconductor device 40 has a three-layer structure consisting of the cover 10 with the individual covers 10a-c , the semiconductor substrate 22 and the semiconductor base material 28 on, and was constructed according to the manufacturing method of the invention.

Die Abdeckung 10 des Halbleiterbauelements 40 ist wieder derart mit den Durchbrüchen 12, 14 strukturiert, dass beim Abscheiden der Schicht 36, z. B. einer Metallisierungsschicht, auf die Vorderseite des Bauelements 40 nach dem Verkapseln unter der Abdeckung 10 sowohl untereinander elektrisch isolierte Metallisierungsflächen 36a–36d als auch untereinander und/oder mit den Abdeckungselementen 10a–10c elektrisch verbundene Metallisierungsflächen 36e hergestellt werden können.The cover 10 of the semiconductor device 40 is again so with the breakthroughs 12 . 14 structured that when depositing the layer 36 , z. B. a metallization layer, on the front of the device 40 after encapsulating under the cover 10 both with each other electrically isolated metallization 36a-36d as well as with each other and / or with the cover elements 10a-10c electrically connected metallization surfaces 36e can be produced.

Durch die gewählte Form jedes Seitenwandbereichs des jeweiligen Durchbruchs 12, 14 in der Abdeckung 10 kann wieder bestimmt werden, ob die auf dem Halbleitersubstrat 22 entstandenen Metallisierungsbereiche 36a–e elektrisch gegeneinander isoliert oder untereinander verbunden sind, um Kontaktierungsflächen, Leierbahnen usw. zu bilden..Due to the selected shape of each side wall portion of the respective breakthrough 12 . 14 in the cover 10 can be determined again, whether the on the semiconductor substrate 22 resulting metallization areas 36a-e electrically isolated from each other or interconnected to form contacting surfaces, lyre webs, etc. ..

Durch die jeweilige Form der Schattenmaske wird wieder vorgegeben, ob die auf der Abdeckung 10a–10c entstandene Metallisierungsschicht 36a–36c mit einem Metallisierungsbereich 36e auf dem Halbleitersubstrat 22 verbunden ist. Damit kann die Metallisierungsfläche 36a auf der Abdeckung 10a wieder eine nicht-floatende HF-Abschirmung für das Halbleiterbauelement 40 bilden, da die entsprechende Kontaktanschlussfläche 36e mit einem frei wählbaren Bezugspotential, z. B. Massepotential, verbunden werden kann.By the respective form of the shadow mask is again specified, whether the on the cover 10a-10c resulting metallization layer 36a-36c with a metallization area 36e on the semiconductor substrate 22 connected is. This allows the metallization 36a on the cover 10a again a non-floating RF shield for the semiconductor device 40 form, as the corresponding contact pad 36e with a freely selectable reference potential, z. B. ground potential can be connected.

Durch geeignete Layout-Maßnahmen können bei der Strukturierung des SOI-Substrats 22, d. h. des Halbleitersubstrats, an dessen Ober- und Unterseite jeweils die Oxidschichten 26, 30 vorgesehen sind, Kontaktlöcher 38 zu den verschiedenen gegeneinander durch die vergrabenen Oxidschichten 26, 30 isolierten Siliziumschichten 10, 22, 28 hergestellt werden. Dadurch lassen sich durch das erfindungsgemäße Verfahren auch die verschiedenen Siliziumebenen 10, 22, 28 getrennt untereinander kontaktieren.Suitable layout measures can be used to structure the SOI substrate 22 , ie the semiconductor substrate, at the top and bottom of each of the oxide layers 26 . 30 are provided, contact holes 38 to the different against each other through the buried oxide layers 26 . 30 isolated silicon layers 10 . 22 . 28 getting produced. As a result, the various silicon planes can also be achieved by the method according to the invention 10 . 22 . 28 contact each other separately.

Der in 3 dargestellte thermodynamische Neigungssensor in SOI-Technologie kann daher durch Aufbringen der Abdeckung 10 auf Waferebene gekapselt werden. Durch die hermetische, z. B. gasdichte, Kapselung werden die zur Messung herangezogenen Konvektionseffekte von den Konvektionseffekten aus der Bauteilumgebung abgekoppelt.The in 3 thermodynamic tilt sensor shown in SOI technology can therefore by applying the cover 10 be encapsulated at wafer level. Through the hermetic, z. As gas-tight encapsulation, the convection effects used for the measurement are decoupled from the convection effects from the component environment.

Dadurch wird das Messverfahren des in 3 dargestellten Sensorelements 40 zuverlässiger, Korrosionseffekte können reduziert werden und das Vereinzeln der Chips kann mit herkömmlichen Dicing-Prozessen (Vereinzelungsprozessen) vorgenommen werden.This will change the measuring method of the in 3 shown sensor element 40 more reliable, corrosion effects can be reduced and the dicing of the chips can be done with conventional dicing processes.

In 4 ist in Querschnittsform schematisch ein erfindungsgemäßes Halbleiterbauelement 50 in Form eines dreilagiger Aufbaus eines Beschleunigungssensors in einer Bulkmikromechanischen Struktur beispielhaft dargestellt.In 4 is a cross section of a schematic semiconductor device according to the invention 50 in the form of a three-layered structure of an acceleration sensor in a bulk micromechanical structure exemplified.

Das Halbleiterbauelement 50 weist den in 4 dargestellten dreilagigen Aufbaus bestehend aus der Abdeckung 10, dem Halbleitersubstrat 22 und dem Halbleiterbasismaterial 28 auf, und wurde gemäß dem erfindungsgemäßen Herstellungsverfahren aufgebaut.The semiconductor device 50 has the in 4 illustrated three-layer construction consisting of the cover 10 , the semiconductor substrate 22 and the semiconductor base material 28 on, and was constructed according to the manufacturing method of the invention.

Wie in 4 dargestellt ist, stellt die mittlere Siliziumlage 22 der drei Siliziumlagen 10, 22, 28 die träge Masse dar. Ihre Bewegung in z-Richtung (nach oben bzw. unten in der Zeichenebene) wird differentiell durch die Änderung der Kapazität zwischen der mittleren Siliziumlage 22 und der unteren Siliziumlage 28 bzw. der Deckelschicht 10 ausgewer tet. Die untere Elektrode wird beim Einbau in ein Gehäuse beispielsweise durch einen leitfähigen Kleber mit der Grundplatte 28 elektrisch verbunden. Die Kontaktanschlussflächen 36d, 36e für die mittlere Schicht 22 und die Deckelschicht 10 lassen sich mit dem anhand der 1a und 2 dargestellten Vorgehensweise sehr einfach von der Oberseite des Halbleiterbauelements 50 aus erzeugen.As in 4 is shown, represents the middle silicon layer 22 the three silicon layers 10 . 22 . 28 the inertial mass. Their movement in the z-direction (upwards or downwards in the drawing plane) is differentiated by the change of the capacitance between the middle silicon layer 22 and the lower silicon layer 28 or the cover layer 10 evaluated. The lower electrode is when installed in a housing, for example, by a conductive adhesive to the base plate 28 electrically connected. The contact pads 36d . 36e for the middle layer 22 and the cover layer 10 can be with the basis of the 1a and 2 illustrated approach very simple from the top of the semiconductor device 50 out.

Durch das vorgeschlagene Herstellungsverfahren wird die Kapselung und Kontaktierung von Halbleiterbauelementen, die in einer Bulk-mikromechanischen Struktur hergestellt sind, drastisch erleichtert.By the proposed manufacturing process is the encapsulation and Contacting of semiconductor devices that are in a bulk micromechanical Structure are made, drastically relieved.

Es ist zu beachten, dass bei derzeit kommerziell verfügbaren Bauteilen nach dem Vereinzeln die verschiedenen Schichten seitlich kontaktiert werden müssen, wie dies eingangs bezüglich der Firmenbroschüre („Silicon Capacitive Technology", VTI Hamlin, Vantaa, Finnland) erörtert wurde. Dies erfordert im Stand der Technik eine speziell zu entwickelnde, aufwendige Aufbautechnik für das Halbleiterbauelement.It should be noted that in currently commercially available components, after singulation, the various layers must be contacted laterally, as discussed initially in the company brochure ("Silicon Capacitive Technology", VTI Hamlin, Vantaa, Finland) Technology is a specially developed, complex construction technique for the semiconductor device ment.

Bei der Kapselung dagegen, wie sie erfindungsgemäß in 4 anhand des Halbleiterbauelements 50 schematisch dargestellt ist, können herkömmliche Großserienverfahren für das Vereinzeln des Halbleiterbauelements und für den Einbau desselben in ein Gehäuse eingesetzt werden.In the case of encapsulation, on the other hand, as in accordance with the invention 4 based on the semiconductor device 50 is shown schematically, conventional large-scale processes for the separation of the semiconductor device and for the incorporation thereof into a housing can be used.

Im folgenden wird nun anhand von 5 schematisch ein erfindungsgemäßes Halbleiterbauelement 60 in Form eines zweilagigen Aufbaus bestehend aus der Abdeckung 10 mit den Einzelabdeckungen 10a–c und dem Halbleitersubstrat 22 für einen Absolutdrucksensor in einer Bulk-mikromechanischen Struktur dargestellt.The following will now be based on 5 schematically a semiconductor device according to the invention 60 in the form of a two-layered structure consisting of the cover 10 with the individual covers 10a-c and the semiconductor substrate 22 for an absolute pressure sensor in a bulk micromechanical structure.

Wie aus 5 ersichtlich ist, lassen sich in einem Bulkmikromechanischen Herstellungsprozess unter Verwendung des erfindungsgemäßen Herstellungsverfahrens zur Kapselung und Kontaktanschlussflächenherstellung auch sehr einfach Abso lutdrucksensoren herstellen. In 5 ist beispielhaft ein Zweilagenaufbau mit einer Siliziummembrane 24 als die bewegliche Struktur dargestellt, wobei die Siliziummembrane 24 einen strukturierten Boss 24a aufweist.How out 5 can be seen, can be produced in a bulk micromechanical manufacturing process using the manufacturing process for encapsulation and contact pad according to the invention very easily abso lutdrucksensoren. In 5 is an example of a two-layer structure with a silicon membrane 24 represented as the movable structure, with the silicon membrane 24 a structured boss 24a having.

Die Kapazität zwischen dem auf der Siliziummembrane 24 strukturierten Boss 24a und dem Deckelsilizium 10 ist ein Maß für den Differenzdruck zwischen der gasdicht eingeschlossenen Kavität 16 und der äußeren Bauteilumgebung. Das vorgeschlagene erfindungsgemäße Verfahren zur Herstellung des Halbleiterbauelements 60 ermöglicht eine sehr einfache Kontaktierung der beiden Siliziumschichten 10, 22, die z. B. durch eine SOI-Verbindung (SOI-Bond) mechanisch verbunden sind, elektrisch jedoch durch die Isolationsschicht 26 gegeneinander isoliert sind.The capacity between the on the silicon membrane 24 structured boss 24a and the lidding silicon 10 is a measure of the differential pressure between the gas-tight enclosed cavity 16 and the outer component environment. The proposed inventive method for producing the semiconductor device 60 allows a very simple contacting of the two silicon layers 10 . 22 that z. B. are mechanically connected by an SOI compound (SOI bond), but electrically through the insulating layer 26 isolated from each other.

Auch das in 5 dargestellte erfindungsgemäße Halbleiterbauelements 60 weist vorzugsweise eine nicht-floatende HF-Abschirmung 36a–36c (HF = Hochfrequenz) und selbstjustierte Kontaktanschlussflächen 36d, 36e mittels einer Bauteilkapselung mit einer gebondeten Schattenmaske 10 auf.Also in 5 illustrated semiconductor device according to the invention 60 preferably has a non-floating RF shield 36a-36c (HF = high frequency) and self-aligned contact pads 36d . 36e by means of a component encapsulation with a bonded shadow mask 10 on.

In 6 ist schematisch ein erfindungsgemäßes Halbleiterbauelement 70 in Form eines zweilagigen Aufbaus bestehend aus der Abdeckung 10 mit den Einzelabdeckungen 10a–c und dem Halbleitersubstrat 22 für einen zweilagigen piezoresistiven Drucksensor in Oberflächenmikromechanik mit der Möglichkeit zur CMOS-Integration dargestellt.In 6 schematically is a semiconductor device according to the invention 70 in the form of a two-layered structure consisting of the cover 10 with the individual covers 10a-c and the semiconductor substrate 22 for a two-layer piezoresistive pressure sensor in surface micromechanics with the possibility of CMOS integration shown.

Je nach Design kann das Bauelement 70 so ausgelegt werden, dass es beispielsweise zur Messung des Absolutdrucks verwendet werden kann. Alternativ lassen sich auf diese Weise auch z. B. thermische Strömungssensoren realisieren.Depending on the design, the device may 70 be designed so that it can be used, for example, to measure the absolute pressure. Alternatively, in this way also z. B. realize thermal flow sensors.

Die Membrane 24 als die bewegliche Struktur wird hier nicht durch ein monokristallines Siliziummaterial geformt, sondern durch eine auf dem Siliziumsubstrat abgeschiedene Membranschicht, z. B. aus Siliziumnitrid. Alle weiteren mechanischen und elektrischen Strukturen sind ebenfalls in Dünnschichttechnologie hergestellt. Nach der CMOS-kompatiblen Bearbeitung wird das Siliziummaterial in Bereichen unterhalb der Membrane 24 herausgelöst und mit einer geeignet strukturierten Abdeckung 10 versehen. Auf der Membran 24 können beispielsweise CMOS-Elemente 25 angeordnet werden.The membrane 24 as the movable structure is not formed here by a monocrystalline silicon material, but by a deposited on the silicon substrate membrane layer, for. B. of silicon nitride. All other mechanical and electrical structures are also manufactured in thin-film technology. After CMOS-compatible processing, the silicon material will be in areas below the membrane 24 detached and with a suitably structured cover 10 Mistake. On the membrane 24 can, for example, CMOS elements 25 to be ordered.

Die der vorliegenden Erfindung zugrundeliegenden Strukturierungsmöglichkeiten für die Abdeckung 10 erlauben nun wiederum eine sehr einfache Herstellung von Kontaktanschlussflächen 36d–36e für die elektrische Kontaktierung des Sensorselements und/oder den CMOS-Elementen 25 (CMOS-Schaltungselementen) auf der Membrane 24. Die Kontaktanschlussflächen 36d–36e sind sämtlich von der Bauteilseite zugänglich und liegen alle im wesentlichen in derselben Bauteilebene.The present invention underlying structuring options for the cover 10 allow in turn a very simple production of contact pads 36d-36e for the electrical contacting of the sensor element and / or the CMOS elements 25 (CMOS circuit elements) on the membrane 24 , The contact pads 36d-36e are all accessible from the component side and are all essentially in the same component level.

Neben den Vorteilen für das Gehäuse lassen sich die Chips ferner einfacher vereinzeln, da die empfindlichen Membrane 24 von der Oberseite her durch die stabile Abdeckung 10 geschützt sind.In addition to the advantages for the housing, the chips can also be separated more easily because the sensitive membrane 24 from the top through the stable cover 10 are protected.

Zusammenfassend lässt sich also feststellen, dass es durch das erfindungsgemäße Herstellungsverfahren ermöglicht wird, dass nach der Verkapselung des Halbleiterbauelements, d. h. nach dem Aufbringen der Abdeckung, in einem einzigen Metallisierungsschritt auf Waferebene gleichzeitig (1) selbstjustierte, gegeneinander isolierte Kontaktanschlussflächen, (2) elektrische Verbindungen mechanisch isolierter Sensorstrukturen und (3) eine für das Drahtbonden einfach zugängliche HF-Abschirmung hergestellt werden können.In summary let yourself So determine that it is through the manufacturing process of the invention allows is that after the encapsulation of the semiconductor device, i. H. after applying the cover, in a single metallization step at the wafer level simultaneously (1) self-aligned, mutually isolated Contact pads, (2) electrical connections of mechanically isolated sensor structures and (3) one for the wire bonding easily accessible RF shielding can be made.

Dadurch können bei der vorangehenden Halbleiterbearbeitung, z. B. bei Ätzvorgängen in dem Siliziummaterial, Hochtemperaturverfahrensschritte und Hochtemperaturprozesse eingesetzt werden, um die bewegliche Struktur in dem Halbleitersubstrat zu bilden bzw. um den Freilegungsätzschritt in dem Basishalbleitermaterial durchzuführen. Damit ist es mit dem erfindungsgemäßen Herstellungsverfahren für mikroelektromechanische Halbleiterbauelemente ohne einen großen zusätzlichen Aufwand möglich, eine glatte und weit unterhalb der beweglichen Struktur liegende Oberfläche des Basissiliziummaterials zu erzeugen. Dadurch kann eine Partikelbildung in diesem Bereich weitestgehend vermieden werden. Ferner können mögliche Reibungseffekte und Einflüsse durch die umgebende Gasatmosphäre auf die bewegliche Struktur vollständig unterdrückt werden, wobei aufgrund des ausreichend großen Freiraums unterhalb des mikroelektromechanischen Elements ferner eine ausreichend hohe elektrische Durchschlagsfestigkeit gegenüber dem Basissiliziummaterial erhalten werden kann.As a result, in the preceding semiconductor processing, for. In etching processes in the silicon material, high-temperature process steps, and high-temperature processes are used to form the movable structure in the semiconductor substrate and to perform the exposure etching step in the base semiconductor material, respectively. Thus, it is possible with the manufacturing method according to the invention for microelectromechanical semiconductor devices without a great additional effort to produce a smooth and far below the movable structure surface of the base silicon material. As a result, particle formation in this area can be largely avoided. Furthermore, possible frictional effects and influences by the surrounding gas atmosphere on the movable structure can be completely suppressed, due to the sufficiently large free space Furthermore, a sufficiently high dielectric strength against the base silicon material can be obtained below the microelectromechanical element.

Ferner wird ermöglicht, dass sich alle Kontaktanschlussflächen im wesentlichen auf dem gleichen Bauteilniveau, d. h. auf bzw. an dem Halbleitersubstrat, das die bewegliche, mikroelektromechanische Struktur enthält, befinden, wodurch die abschließende Aufbau- und Verbindungstechnik des Halbleiterbauelements drastisch erleichtert wird. Damit lassen sich die Systemkosten zur Herstellung des erfindungsgemäßen Halbleiterbauelements äußerst positiv beeinflussen.Further is enabled that all contact pads substantially on the same component level, d. H. on or on the semiconductor substrate, containing the mobile, microelectromechanical structure, making the final Construction and connection technology of the semiconductor device drastically is relieved. This can be the system costs for the production the semiconductor device according to the invention extremely positive influence.

Claims (44)

Verfahren zur Herstellung einer Metallisierungsfläche (36) für ein Halbleiterbauelement (20; 40; 50; 60; 70) mit einer beweglichen Struktur (24) in einem Halbleitersubstrat (22), mit folgenden Schritten: Bereitstellen des Halbleitersubstrats (22) mit der beweglichen Struktur (24; 24, 24a); Breitstellen einer Abdeckung (10); Vorsehen eines Durchbruchs (12, 14) in der Abdeckung, wobei zumindest ein Seitenwandbereich (12a, 12b, 14a, 14b) des Durchbruchs (12, 14) einen Hinterschnitt bezüglich des Halbleitersubstrats (22) aufweist; Anbringen der Abdeckung (10) auf dem Halbleitersubstrat (22); und Metallisieren des Halbleiterbauelements (20; 40; 50; 60; 70) mit der Abdeckung (10), so dass eine Metallschicht (36) auf der Abdeckung (10) und auf der Metallisierungsfläche (36d, 36e) gebildet wird.Method for producing a metallization surface ( 36 ) for a semiconductor device ( 20 ; 40 ; 50 ; 60 ; 70 ) with a movable structure ( 24 ) in a semiconductor substrate ( 22 ), comprising the following steps: providing the semiconductor substrate ( 22 ) with the movable structure ( 24 ; 24 . 24a ); Spreading a cover ( 10 ); Provide a breakthrough ( 12 . 14 ) in the cover, wherein at least one sidewall region ( 12a . 12b . 14a . 14b ) of the breakthrough ( 12 . 14 ) an undercut with respect to the semiconductor substrate ( 22 ) having; Attaching the cover ( 10 ) on the semiconductor substrate ( 22 ); and metallizing the semiconductor device ( 20 ; 40 ; 50 ; 60 ; 70 ) with the cover ( 10 ), so that a metal layer ( 36 ) on the cover ( 10 ) and on the metallization surface ( 36d . 36e ) is formed. Verfahren gemäß Anspruch 1, bei dem der Schritt des Vorsehen eines Durchbruchs (12, 14) vor dem Schritt des Anbringens der Abdeckung (10) durchgeführt wird.The method of claim 1, wherein the step of providing a breakthrough ( 12 . 14 ) before the step of attaching the cover ( 10 ) is carried out. Verfahren gemäß Anspruch 1, bei dem der Schritt des Vorsehen eines Durchbruchs (12, 14) nach dem Schritt des Anbringens der Abdeckung (10) durchgeführt wird.The method of claim 1, wherein the step of providing a breakthrough ( 12 . 14 ) after the step of attaching the cover ( 10 ) is carried out. Verfahren gemäß einem der Ansprüche 1–3, bei dem das Halbleitersubstrat (22) und die daran angebrachte Abdeckung (10) einen Verbundkörper bilden, wobei der Verbundkörper eine Abdeckungsseite und eine Substratseite aufweist, wobei bei dem Schritt des Metallisie rens ein Metallisierungsmittel von der Abdeckungsseite aus auf den Verbundkörper aufgebracht wird.Method according to one of claims 1-3, wherein the semiconductor substrate ( 22 ) and the cover attached thereto ( 10 ) form a composite body, wherein the composite body has a cover side and a substrate side, wherein in the step of Metallisie rens a metallizing agent is applied from the cover side of the composite body. Verfahren gemäß einem der vorhergehenden Ansprüche, bei dem die Metallisierungsfläche (36d, 36e) eine Kontaktanschlussfläche und/oder eine Leiterbahn bildet.Method according to one of the preceding claims, in which the metallization surface ( 36d . 36e ) forms a contact pad and / or a conductor track. Verfahren gemäß einem der vorhergehenden Ansprüche, bei dem auf dem Halbleitersubstrat (22) in dem Bereich einer der Metallisierungsfläche (36d, 36e) eine Isolationsschicht (26) vorgesehen wird, um die Metallisierungsfläche (36d, 36e) elektrisch von dem Halbleitersubstrat (22) zu isolieren.Method according to one of the preceding claims, in which on the semiconductor substrate ( 22 ) in the region of one of the metallization surfaces ( 36d . 36e ) an insulation layer ( 26 ) is provided to the metallization ( 36d . 36e ) electrically from the semiconductor substrate ( 22 ) to isolate. Verfahren gemäß einem der Ansprüche 1–5, bei dem die Metallisierungsfläche (36d, 36e) direkt an dem Halbleitersubstrat (22) aufgebracht wird.Method according to one of claims 1-5, wherein the metallization surface ( 36d . 36e ) directly on the semiconductor substrate ( 22 ) is applied. Verfahren gemäß einem der vorhergehenden Ansprüche, bei dem das Halbleitersubstrat (22) elektrisch von der Abdeckung (10) isoliert ist.Method according to one of the preceding claims, in which the semiconductor substrate ( 22 ) electrically from the cover ( 10 ) is isolated. Verfahren gemäß Anspruch 8, bei dem eine Isolationsschicht (26) zwischen der Abdeckung (10) und dem Halbleitersubstrat (22) auf der Abdeckung (10) und/oder auf dem Halbleitersubstrat (22) vorgesehen ist.Method according to Claim 8, in which an insulating layer ( 26 ) between the cover ( 10 ) and the semiconductor substrate ( 22 ) on the cover ( 10 ) and / or on the semiconductor substrate ( 22 ) is provided. Verfahren gemäß einem der vorhergehenden Ansprüche, bei dem der Durchbruch (12, 14) eine seitlich gebrochene oder eine seitlich geschlossene Öffnung in der Abdeckung (10) ist.Method according to one of the preceding claims, in which the breakthrough ( 12 . 14 ) a laterally broken or laterally closed opening in the cover ( 10 ). Verfahren gemäß einem der vorhergehenden Ansprüche, bei dem die Abdeckung (10) eine Mehrzahl von Einzelabdeckungen (10a, 10b, 10c) aufweist, wobei der Durchbruch (12, 14) durch zwei benachbarte Einzelabdeckungen (10a, 10b, 10c) gebildet wird.Method according to one of the preceding claims, in which the cover ( 10 ) a plurality of individual covers ( 10a . 10b . 10c ), wherein the breakthrough ( 12 . 14 ) by two adjacent individual covers ( 10a . 10b . 10c ) is formed. Verfahren gemäß einem der vorhergehenden Ansprüche, bei dem die Abdeckung (10) eine Mehrzahl von Durchbrüchen (12, 14) aufweist, um bei dem Schritt des Metallisierens eine Mehrzahl von Metallisierungsflächen (36d, 36e) zu bilden.Method according to one of the preceding claims, in which the cover ( 10 ) a plurality of breakthroughs ( 12 . 14 ) in the step of metallizing a plurality of metallization surfaces ( 36d . 36e ) to build. Verfahren gemäß einem der vorhergehenden Ansprüche, ferner mit folgendem Schritt: Vereinzeln des Halbleiterbauelements (20; 40; 50; 60; 70) nach den Schritten des Anbringens einer Abdeckung (10) und des Metallisierens.Method according to one of the preceding claims, further comprising the following step: singulating the semiconductor component ( 20 ; 40 ; 50 ; 60 ; 70 ) after the steps of attaching a cover ( 10 ) and metallizing. Verfahren gemäß einem der vorhergehenden Ansprüche, bei dem vor dem Schritt des Bereitstellens des Halbleitersubstrats (22) ein Schritt einer Hochtemperaturhalbleiterbearbeitung des Halbleitersubstrats (22) durchgeführt wird, um die bewegliche Struktur (24) in dem Halbleitersubstrat (22) zu erzeugen.Method according to one of the preceding claims, wherein prior to the step of providing the semiconductor substrate ( 22 ) a step of high-temperature semiconductor processing of the semiconductor substrate ( 22 ) is performed to determine the movable structure ( 24 ) in the semiconductor substrate ( 22 ) to create. Verfahren gemäß einem der vorhergehenden Ansprüche, bei dem die bewegliche Struktur (24) in dem Halbleitersubstrat (22) durch den Schritt des Anbringens der Abdeckung (10) hermetisch verkapselt wird.Method according to one of the preceding claims, in which the movable structure ( 24 ) in the semiconductor substrate ( 22 ) by the step of attaching the cover ( 10 ) is hermetically encapsulated. Verfahren gemäß einem der vorhergehenden Ansprüche, bei dem bei dem Schritt des Metallisierens die Metallschicht (36a) auf der Abdeckung (10a) mit einer der Metallisierungsflächen (36e) elektrisch verbunden wird.Method according to one of the preceding claims, wherein in the step of metallizing the metal layer ( 36a ) on the cover ( 10a ) with one of the metallization surfaces ( 36e ) is electrically connected. Verfahren gemäß Anspruch 16, bei dem die Metallisierungsfläche (36e), mit der die Metallschicht (36a) auf der Abdeckung (10a) verbunden ist, mit einem Bezugspotential verbunden wird.Process according to Claim 16, in which the metallisation surface ( 36e ), with which the metal layer ( 36a ) on the cover ( 10a ) is connected to a reference potential. Verfahren gemäß Anspruch 16 oder 17, bei dem die Metallschicht (36a) auf der Abdeckung (10a) eine nicht-floatende HF-Abschirmung für das Halbleiterbauelement (20) bildet.Process according to Claim 16 or 17, in which the metal layer ( 36a ) on the cover ( 10a ) a non-floating RF shield for the semiconductor device ( 20 ). Verfahren gemäß einem der Ansprüche 12–18, bei dem eine Mehrzahl der Metallisierungsflächen (36d, 36e) auf dem Halbleitersubstrat (22) in einer Ebene liegen.Method according to one of claims 12-18, wherein a plurality of the metallization surfaces ( 36d . 36e ) on the semiconductor substrate ( 22 ) lie in one plane. Verfahren gemäß einem der vorhergehenden Ansprüche, bei dem das Halbleitersubstrat (22) oder die Abdeckung (10) ein einkristallines oder polykristallines Halbleitermaterial aufweisen.Method according to one of the preceding claims, in which the semiconductor substrate ( 22 ) or the cover ( 10 ) comprise a single crystal or polycrystalline semiconductor material. Verfahren gemäß Anspruch 20, bei dem das Halbleitermaterial ein Siliziummaterial aufweist.Method according to claim 20, wherein the semiconductor material comprises a silicon material. Verfahren gemäß Anspruch 20 oder 21, bei dem das Halbleitermaterial der Abdeckung (10) und das Halbleitermaterial des Halbleitersubstrats (22) einander entsprechende thermische Eigenschaften aufweisen.Method according to claim 20 or 21, in which the semiconductor material of the cover ( 10 ) and the semiconductor material of the semiconductor substrate ( 22 ) have mutually corresponding thermal properties. Verfahren gemäß einem der vorhergehenden Ansprüche, bei dem die bewegliche Struktur (24; 24, 24a) eine mikroelektromechanische Struktur ist.Method according to one of the preceding claims, in which the movable structure ( 24 ; 24 . 24a ) is a microelectromechanical structure. Verfahren gemäß einem der vorhergehenden Ansprüche, bei dem das Halbleiterbauelement (20) ein mikroelektromechanisches Halbleiterbauelement ist.Method according to one of the preceding claims, in which the semiconductor component ( 20 ) is a microelectromechanical semiconductor device. Halbleiterbauelement (20; 40; 50; 60; 70) mit folgenden Merkmalen: einem Halbleitersubstrat (22) mit einer beweglichen Struktur (24; 24, 24a); einer Abdeckung (10) auf dem Halbleitersubstrat (22), wobei die Abdeckung (10) einen Durchbruch (12, 14) aufweist, wobei zumindest ein Seitenwandbereich (12a, 12b, 14a, 14b) des Durchbruchs (12, 14) einen Hinter schnitt bezüglich des Halbleitersubstrats (22) aufweist; und einer Metallschicht auf der Abdeckung (10) und auf einer Metallisierungsfläche (36d, 36e) unterhalb des Durchbruchs (12, 14).Semiconductor device ( 20 ; 40 ; 50 ; 60 ; 70 ) comprising: a semiconductor substrate ( 22 ) with a movable structure ( 24 ; 24 . 24a ); a cover ( 10 ) on the semiconductor substrate ( 22 ), the cover ( 10 ) a breakthrough ( 12 . 14 ), wherein at least one sidewall region ( 12a . 12b . 14a . 14b ) of the breakthrough ( 12 . 14 ) an undercut with respect to the semiconductor substrate ( 22 ) having; and a metal layer on the cover ( 10 ) and on a metallization surface ( 36d . 36e ) below the breakthrough ( 12 . 14 ). Halbleiterbauelement gemäß Anspruch 25, bei dem die Metallisierungsfläche (36d, 36e) eine Kontaktanschlussfläche und/oder eine Leiterbahn aufweist.Semiconductor component according to Claim 25, in which the metallization area ( 36d . 36e ) has a contact pad and / or a conductor track. Halbleiterbauelement gemäß Anspruch 25 oder 26, bei dem auf dem Halbleitersubstrat (22) in dem Bereich einer der Metallisierungsflächen (36d, 36e) eine Isolationsschicht vorgesehen ist, um die Metallisierungsfläche (36d, 36e) elektrisch von dem Halbleitersubstrat (22) zu isolieren.Semiconductor component according to Claim 25 or 26, in which on the semiconductor substrate ( 22 ) in the region of one of the metallization surfaces ( 36d . 36e ) an insulating layer is provided to the metallization ( 36d . 36e ) electrically from the semiconductor substrate ( 22 ) to isolate. Halbleiterbauelement gemäß Anspruch 25 oder 26, bei dem die Metallisierungsfläche (36d, 36e) direkt an dem Halbleitersubstrat (22) aufgebracht ist.Semiconductor component according to Claim 25 or 26, in which the metallization surface ( 36d . 36e ) directly on the semiconductor substrate ( 22 ) is applied. Halbleiterbauelement gemäß einem der Ansprüche 25 bis 28, bei dem das Halbleitersubstrat (22) elektrisch von der Abdeckung (10) isoliert ist.Semiconductor component according to one of Claims 25 to 28, in which the semiconductor substrate ( 22 ) electrically from the cover ( 10 ) is isolated. Halbleiterbauelement gemäß Anspruch 29, bei dem eine Isolationsschicht (26) zwischen der Abdeckung (10) und dem Halbleitersubstrat (22) auf der Abdeckung (10) und/oder auf dem Halbleitersubstrat (22) vorgesehen ist.Semiconductor component according to Claim 29, in which an insulating layer ( 26 ) between the cover ( 10 ) and the semiconductor substrate ( 22 ) on the cover ( 10 ) and / or on the semiconductor substrate ( 22 ) is provided. Halbleiterbauelement gemäß einem der Ansprüche 25 bis 30, bei dem der Durchbruch (12, 14) eine seitlich gebrochene oder eine seitlich geschlossene Öffnung in der Abdeckung (10) ist.Semiconductor component according to one of Claims 25 to 30, in which the breakdown ( 12 . 14 ) a laterally broken or laterally closed opening in the cover ( 10 ). Halbleiterbauelement gemäß einem der Ansprüche 25 bis 31, bei dem die Abdeckung (10) eine Mehrzahl von Einzelabdeckungen (10a, 10b, 10c) aufweist, wobei der Durchbruch (12, 14) durch zwei benachbarte Einzelabdeckungen (10a, 10b, 10c) gebildet ist.Semiconductor component according to one of Claims 25 to 31, in which the cover ( 10 ) a plurality of individual covers ( 10a . 10b . 10c ), wherein the breakthrough ( 12 . 14 ) by two adjacent individual covers ( 10a . 10b . 10c ) is formed. Halbleiterbauelement gemäß einem der Ansprüche 25 bis 32, wobei die Abdeckung (10) eine Mehrzahl von Durchbrüchen (12, 14) aufweist und das Halbleiterbauelement eine Mehrzahl von Metallisierungsflächen (36d, 36e) aufweist.Semiconductor component according to one of Claims 25 to 32, the cover ( 10 ) a plurality of breakthroughs ( 12 . 14 ) and the semiconductor device has a plurality of metallization surfaces ( 36d . 36e ) having. Halbleiterbauelement gemäß einem der Ansprüche 25 bis 33, bei dem die bewegliche Struktur (24; 24, 24a) in dem Halbleitersubstrat (22) durch die Abdeckung (10) hermetisch verkapselt ist.Semiconductor component according to one of Claims 25 to 33, in which the movable structure ( 24 ; 24 . 24a ) in the semiconductor substrate ( 22 ) through the cover ( 10 ) is hermetically encapsulated. Halbleiterbauelement gemäß einem der Ansprüche 25 bis 34, bei dem die Metallschicht (36a) auf der Abdeckung (10a) mit der Metallisierungsfläche (36e) verbunden ist.Semiconductor component according to one of Claims 25 to 34, in which the metal layer ( 36a ) on the cover ( 10a ) with the metallization surface ( 36e ) connected is. Halbleiterbauelement gemäß Anspruch 35, bei dem die Metallisierungsfläche (36e), mit der die Metallschicht (36a) auf der Abdeckung (10a) verbunden ist, mit einem Bezugspotential verbunden ist.Semiconductor component according to Claim 35, in which the metallization surface ( 36e ), with which the metal layer ( 36a ) on the cover ( 10a ) is connected to a reference potential. Halbleiterbauelement gemäß Anspruch 35 oder 36, bei dem die Metallschicht (36a) auf der Abdeckung (10a) eine nicht-floatende HF-Abschirmung für das Halbleiterbauelement (20; 40; 50; 60; 70) bildet.Semiconductor component according to Claim 35 or 36, in which the metal layer ( 36a ) on the cover ( 10a ) a non-floating RF shield for the semiconductor device ( 20 ; 40 ; 50 ; 60 ; 70 ). Halbleiterbauelement gemäß einem der Ansprüche 33 bis 37, bei dem eine Mehrzahl der Metallisierungsflächen (36d, 36e) auf dem Halbleitersubstrat (22) in einer Ebene liegen.Semiconductor component according to one of Claims 33 to 37, in which a plurality of the metallization surfaces ( 36d . 36e ) on the semiconductor substrate ( 22 ) lie in one plane. Halbleiterbauelement gemäß einem der Ansprüche 25 bis 38, bei dem das Halbleitersubstrat (22) und/oder die Abdeckung (10) ein einkristallines und/oder polykristallines Halbleitermaterial aufweisen.Semiconductor component according to one of Claims 25 to 38, in which the semiconductor substrate ( 22 ) and / or the cover ( 10 ) comprise a monocrystalline and / or polycrystalline semiconductor material. Halbleiterbauelement gemäß Anspruch 39, bei dem das Halbleitermaterial ein Siliziummaterial aufweist.A semiconductor device according to claim 39, wherein said Semiconductor material comprises a silicon material. Halbleiterbauelement gemäß Anspruch 39 oder 40, bei dem das Halbleitermaterial der Abdeckung (10) und das Halbleitermaterial des Halbleitersubstrats (22) einander entsprechende thermische Eigenschaften aufweisen.Semiconductor component according to Claim 39 or 40, in which the semiconductor material of the cover ( 10 ) and the semiconductor material of the semiconductor substrate ( 22 ) have mutually corresponding thermal properties. Halbleiterbauelement gemäß einem der Ansprüche 25 bis 41, bei dem die bewegliche Struktur (24; 24, 24a) eine mikroelektromechanische Struktur ist.Semiconductor component according to one of Claims 25 to 41, in which the movable structure ( 24 ; 24 . 24a ) is a microelectromechanical structure. Halbleiterbauelement gemäß einem der Ansprüche 25 bis 42, bei dem das Halbleiterbauelement (20; 40; 50; 60; 70) ein mikroelektromechanisches Halbleiterbauelement ist.Semiconductor component according to one of Claims 25 to 42, in which the semiconductor component ( 20 ; 40 ; 50 ; 60 ; 70 ) is a microelectromechanical semiconductor device. Halbleiterbauelement gemäß einem der Ansprüche 25 bis 43, wobei das Halbleiterbauelement (20; 40; 50; 60; 70) einen Inertialsensor, einen Beschleunigungssensor, ein Gyroskop, einen thermodynamischen Neigungssensor, einen Beschleunigungssensor, einen Absolutdrucksensor und/oder einen piezoresistiven Drucksensor aufweist.Semiconductor component according to one of Claims 25 to 43, the semiconductor component ( 20 ; 40 ; 50 ; 60 ; 70 ) comprises an inertial sensor, an acceleration sensor, a gyroscope, a thermodynamic tilt sensor, an acceleration sensor, an absolute pressure sensor and / or a piezoresistive pressure sensor.
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