DE10303232A1 - High voltage metal oxide semiconductor field effect transistor has intermediate drain connecting zone as bridge between bulk trough and drain extension near interruption in polysilicon gate plate - Google Patents

High voltage metal oxide semiconductor field effect transistor has intermediate drain connecting zone as bridge between bulk trough and drain extension near interruption in polysilicon gate plate

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Abstract

The metal oxide semiconductor field effect transistor has a bulk trough with a highly doped diffusion source zone, a drain extension and a polysilicon gate plate on its upper side. The gate plate has an interruption in the region in which the bulk trough and drain extension lie adjacent to each other and an intermediate drain connecting zone as a connecting bridge between the bulk trough and drain extension in this region.. The metal oxide semiconductor field effect transistor has a bulk trough (43) of a bulk conductor type with a highly doped diffusion source zone (47) of a drain/source conductor type, a drain extension (31) and a polysilicon gate plate (30,40) on its upper side. The gate plate has an interruption (44) in the region in which the bulk trough and drain extension lie adjacent to each other and an intermediate drain connecting zone (39) as a connecting bridge between the bulk trough and drain extension in this region.

Description

Die Erfindung betrifft einen Hochvolt-MOS-Feldeffekttransistor mit einer an ihrer Oberseite eine hochdotierte Sourcediffusionszone eines Drain/Sourceleitungstyps aufweisenden Bulkwanne eines Bulkleitungstyps, einer an ihrer Oberseite eine hochdotierte Draindiffusionszone des Drain/Sourceleitungstyps aufweisenden Drainextension des Drain/Sourceleitungstyps, einer Isolationsoxidschicht, die über der Drainextension zwischen der Sourcediffusionszone und der Draindiffusionszone gebildet ist, und einer Polysiliziumgateplatte, die überlappend über Gateoxid zwischen der Sourcediffusionszone und der Isolationsoxidschicht liegt und sourceseitig die Isolationsoxidschicht überlappt. The invention relates to a High-voltage MOS field-effect transistor with a highly doped on top Source diffusion zone of a drain / source line type Bulk tub of a bulk line type, one on its top a highly doped drain diffusion zone of the Drain / source line type having drain extension of the Drain / source line type, an insulation oxide layer over the Drain extension between the source diffusion zone and the Drain diffusion zone is formed, and one Polysilicon gate plate that overlap over gate oxide between the Source diffusion zone and the insulation oxide layer lies and the insulation oxide layer overlaps on the source side.

Ein als PMOS-Feldeffekttransistor ausgelegter Hochvolt- Feldeffekttransistor dieser Art ist z. B. von Gedric Bassin, Hussein Ballan und Michel Declercq unter dem Titel "High- Voltage Devices for 0,5-µm Standard CMOS Technology" in IEEE Electron Device Letters, Vol. 21, Nr. 1, Januar 2000 beschrieben worden. A high-voltage designed as a PMOS field effect transistor Field effect transistor of this type is e.g. B. by Gedric Bassin, Hussein Ballan and Michel Declercq entitled "High- Voltage Devices for 0.5-µm Standard CMOS Technology "in IEEE Electron Device Letters, Vol. 21, No. 1, January 2000 have been described.

Bezogen auf die Querschnittsdarstellungen der beiliegenden Fig. 1 und 2 wird nachstehend ein bekanntes Standardkonzept von Hochvolt-PMOS-Feldeffekttransistoren in zwei unterschiedlichen Ausprägungen beschrieben. Gemäß Fig. 1 sind in die Oberfläche einer N-Epischicht 12 eine N-Bulkwanne 10 und eine P-Wanne 11 als Drainextension so eindiffundiert, dass sie sich an ihren zueinander weisenden Randbereichen überlappen. In dem Abschnitt unter der Bulkwanne 10 und der P- Wanne 11 befindet sich eine vergrabene N+-Schicht 13. Letztere und die N-Epischicht 12 sind auf einem P-Substrat 14 gebildet. In die Oberfläche der P-Wanne 11 ist eine als Drainelektrode fungierende P+-Draindiffusionszone 5 eindiffundiert, die einen Drainkontakt 4 aufweist. In die Oberfläche der Bulkwanne 10 sind nebeneinander liegend eine für den Sourcekontakt 6 dienende P+-Diffusionszone 7 und eine als Bulkelektrode fungierende N+-Diffusionszone 9 eindiffundiert, die einen Bulkkontakt 8 trägt. Über dem Isolationsoxid 3 und dem Gateoxid 3' ist eine Polysilizium-Gateplatte 1 aufgebracht, die einen Gatekontaktanschluss 2 aufweist. Based on the cross-sectional views of the accompanying Fig. 1 and 2, a known concept of standard high voltage PMOS field effect transistors is described in two different variants below. According to FIG. 1, an N bulk well 10 and a P well 11 are diffused into the surface of an N-epi layer 12 as a drain extension such that they overlap at their mutually facing edge regions. A buried N + layer 13 is located in the section under the bulk well 10 and the P well 11 . The latter and the N-epi layer 12 are formed on a P substrate 14 . A P + drain diffusion zone 5 , which acts as a drain electrode and has a drain contact 4 , is diffused into the surface of the P well 11 . A P + diffusion zone 7 serving as the source contact 6 and an N + diffusion zone 9 functioning as a bulk electrode and carrying a bulk contact 8 are diffused into the surface of the bulk trough 10 . A polysilicon gate plate 1 , which has a gate contact connection 2 , is applied over the insulation oxide 3 and the gate oxide 3 '.

Die oben erwähnte Druckschrift zeigt in ihrer Fig. 1 eine Variation des oben beschriebenen und in der beiliegenden Fig. 1 dargestellten Hochvolt-PMOS-Feldeffekttransistors, bei der die N-Bulkwanne so tief und weit eindiffundiert ist, dass sie unter die P-Wanne geht und diese umfasst. Dann ist die N- Epischicht entbehrlich. Die oben erwähnte Druckschrift führt ferner aus, dass die Durchbruchspannung des Hochvolt-PMOS- Feldeffekttransistors allgemein von der Länge des Abschnitts der Polygateplatte zwischen dem Überlappungsbereich der Bulkwanne mit der P-Wanne und dem rechten Ende der Gateplatte und vom Abstand zwischen dem Überlappungsbereich der Bulkwanne und der P-Wanne und der Draindiffusionszone abhängt. The above-mentioned publication shows in its Fig. 1 a variation of the high-voltage PMOS field-effect transistor described above and shown in the accompanying Fig. 1, in which the N-Bulkwanne is so deep and diffused that it goes under the P-well and this includes. Then the N epi layer is unnecessary. The above-mentioned document further states that the breakdown voltage of the high-voltage PMOS field effect transistor generally depends on the length of the section of the polygate plate between the overlap area of the bulk well with the P well and the right end of the gate plate and on the distance between the overlap area of the bulk well and the P-well and the drain diffusion zone.

Gemäß Fig. 2, die ebenfalls einen bekannten Hochvolt-PMOS- Feldeffekttransistor im Querschnitt zeigt, ist die N-Bulkwanne als retrograde Wanne 20 ausgebildet. Dabei erreicht die retrograde N-Wannenimplantation in ihrem rechten durch einen Kreis umrahmten Bereich die Oberfläche der N-Epischicht 12 und führt zu einer deutlich erhöhten Schwellenspannung. Fig. 2 veranschaulicht mit a den Einfluss der Flankensteilheit f einer für die Implantation der Bulkwanne 20 verwendeten Lackmaske 21 und mit b den Einfluss des Implantationswinkels. According to Fig. 2, which also shows a known high-voltage PMOS field effect transistor, in cross section, the N-Bulkwanne is formed as a retrograde well 20. The retrograde N-tub implantation reaches the surface of the N-epi layer 12 in its right-hand area framed by a circle and leads to a significantly increased threshold voltage. FIG. 2 illustrates with a the influence of the slope steepness f of a lacquer mask 21 used for the implantation of the bulk tray 20 and with b the influence of the implantation angle.

Bei dem oben anhand Fig. 1 beschriebenen Standardkonzept eines Hochvolt-PMOS-Feldeffekttransistors ist die Kanallänge durch den Überlapp von der die Drainextension bildenden P- Wanne 11 auf die Bulkwanne 10 und durch den Überlapp von der Polysiliziumgateplatte 1 auf das Gateoxid 3' auf der Bulkwanne 10 bestimmt. Da die P-Wanne 11 vor der Polysiliziumgateplatte 1 implantiert wird, variiert die Kanallänge mit der Dejustage der P-Wanne 11 gegen die Bulkwanne 10 und der Bulkwanne 10 gegen die Polysiliziumgateplatte 1. Um durch diese Dejustage verursachte Kurzkanaleffekte zu vermeiden, muss die minimale Kanallänge des Bauteils groß genug eingestellt werden. Dies schränkt jedoch den Einschaltwiderstand und die maximale Stromergiebigkeit ein. Außerdem führt die genannte Dejustage der P-Wanne 11 gegen die Polysiliziumgateplatte 1 zu schlechteren Matching-Eigenschaften als beim Niedervolt-PMOS, bei dem die Kanallänge selbstjustiert mit der Polysiliziumgateplatte 1 ist und bei dem die Bulkwanne 10 die Kanalstrecke zwischen Source und Drain vollständig überlappt. Matching ist ein statistisches Maß für die Anpassung der elektrischen Parameter von zwei benachbarten Bauelementen, was besonders für die Verwendung des Bauteils in analogen Schaltungen wichtig ist. Diese Anpassung ist abhängig von Schwankungen des Prozesses und von Materialeigenschaften. In the standard concept of a high-voltage PMOS field effect transistor described above with reference to FIG. 1, the channel length is due to the overlap from the P-well 11 forming the drain extension to the bulk well 10 and by the overlap from the polysilicon gate plate 1 to the gate oxide 3 'on the bulk well 10 determined. Since the P-well 11 is implanted in front of the polysilicon gate plate 1 , the channel length varies with the misalignment of the P-well 11 against the bulk well 10 and the bulk well 10 against the polysilicon gate plate 1 . In order to avoid short channel effects caused by this misalignment, the minimum channel length of the component must be set large enough. However, this limits the on-resistance and the maximum current yield. In addition, the said misalignment of the P-well 11 against the polysilicon gate plate 1 leads to poorer matching properties than with the low-voltage PMOS, in which the channel length is self-aligned with the polysilicon gate plate 1 and in which the bulk well 10 completely overlaps the channel path between source and drain. Matching is a statistical measure for the adaptation of the electrical parameters of two neighboring components, which is particularly important for the use of the component in analog circuits. This adjustment depends on process fluctuations and material properties.

Bei dem in Fig. 2 gezeigten Beispiel eines bekannten Hochvolt-PMOS-Feldeffekttransistors mit der retrograd ausgebildeten Bulkwanne 20 gibt es ein weiteres Problem, da das Hochlaufen der maximalen Dotierung der retrograden Bulkwanne 20 bis an die Oberfläche des Siliziums als Folge der Variationen der Flankensteilheit f oder des Implantationswinkels, wie zuvor anhand der Fig. 2 ausgeführt, die Schwellspannung des Hochvolt-PMOS-Feldeffekttransistors im Vergleich mit dem Niedervolt-PMOS-Feldeffekttransistor erhöht. Da bekannte Hochvolt-NMOS-Feldeffekttransistoren abgesehen vom umgekehrten Dotierungstyp der Diffusionen prinzipiell genauso wie PMOS-Feldeffekttransistoren aufgebaut sind und wesentlich dieselben Probleme wie diese haben, ist deren Darlegung hier weggelassen. In the example of a known high-voltage PMOS field-effect transistor shown in FIG. 2 with the retrograde bulk well 20, there is a further problem since the maximum doping of the retrograde bulk well 20 runs up to the surface of the silicon as a result of the variations in the slope steepness f or the implantation angle, as previously explained with reference to FIG. 2, increases the threshold voltage of the high-voltage PMOS field-effect transistor in comparison with the low-voltage PMOS field-effect transistor. Since known high-voltage NMOS field-effect transistors are constructed in principle in the same way as PMOS field-effect transistors, apart from the reverse doping type of the diffusions, and have essentially the same problems as these, their explanation is omitted here.

Dem Problem der Entstehung von Kurzkanaleffekten ist man bislang dadurch begegnet, dass man die minimale Kanallänge des Hochvolt-MOS-Feldeffekttransistors groß genug gewählt hat, damit die genannte Dejustage nicht zum Kurzkanaleffekt führt. Das Matching wurde durch Auswahl größerer Kanallängen erreicht. The problem of the emergence of short channel effects is one encountered so far by having the minimum channel length of the high-voltage MOS field-effect transistor chosen large enough has so that the said misalignment does not lead to the short channel effect leads. The matching was done by selecting longer channel lengths reached.

Es ist deshalb Aufgabe der Erfindung, einen Hochvolt-MOS- Feldeffekttransistor der eingangs genannten Art so anzugeben, dass die durch die erwähnte Dejustage bewirkten Kurzkanaleffekte vermieden werden können, die Matchingeigenschaften ähnlich gut wie bei einem Niedervolt-MOS-Feldeffekttransistor verbessert werden können und im Falle eines Prozesses mit retrograder Bulkwanne eine Erhöhung der Schwellenspannung vermieden werden kann. It is therefore an object of the invention to provide a high-voltage MOS To specify field effect transistor of the type mentioned at the beginning, that caused by the misalignment mentioned Short channel effects can be avoided, the matching properties similar to a low-voltage MOS field-effect transistor can be improved and in the case of a process with retrograde Bulkwanne an increase in threshold voltage can be avoided.

Diese Aufgabe wird anspruchsgemäß gelöst. This task is solved according to the requirements.

Gemäß einem wesentlichen Aspekt der Erfindung zeichnet sich der vorgeschlagene Hochvolt-MOS-Feldeffekttransistor dadurch aus, dass die Gateplatte eine Unterbrechung in dem Bereich, wo die Bulkwanne und die Drainextension einander benachbart liegen aufweist und dass in diesem Bereich eine als Verbindungsbrücke zwischen der Bulkwanne und der Drainextension fungierende Zwischendrainverbindungszone vorgesehen ist. According to an essential aspect of the invention the proposed high-voltage MOS field-effect transistor from that the gate plate an interruption in the area where the bulk tub and the drain extension are adjacent lie and that in this area a as Connection bridge between the Bulkwanne and the drain extension acting intermediate drain connection zone is provided.

Somit werden die oben erwähnten Probleme der dem Stand der Technik entsprechenden Hochvolt-MOS-Feldeffekttransistoren durch eine Unterbrechung oder Öffnung in der Polysiliziumgateplatte in dem Bereich wo die Bulkwanne und die Drainextension einander benachbart liegen, in Kombination mit einer Zwischendrainverbindungszone gelöst, die als Verbindungsbrücke zwischen der Bulkwanne und der von ihr beabstandeten Drainextension fungiert. Thus, the above-mentioned problems of the prior art Technology corresponding high-voltage MOS field-effect transistors by an interruption or opening in the Polysilicon gate plate in the area where the bulk tank and the Drain extension are adjacent to each other, in combination with a Intermediate drain connection zone resolved as Connecting bridge between the bulk tank and the one spaced from it Drain extension works.

Die Länge dieser Zwischendrainverbindungszone ist bevorzugt so ausgewählt, dass sie mit der Ausdiffusion der Drainextension überlappt, letztere nicht auf den MOS-Kanal überlappt und die Kante der Maske im Falle einer retrograden Bulkwanne bei einem Abstand zur Kante der Polysiliziumgateplatte, die die Bulkwanne überlappt, liegt, der größer als die doppelte Länge der Maskenabschattierung ist. The length of this intermediate drain connection zone is preferred selected so that it diffuses with the Drain extension overlaps, the latter does not overlap the MOS channel and the edge of the mask in the case of a retrograde bulk tub at a distance from the edge of the polysilicon gate plate, the the bulk tray overlaps, is larger than double Length of mask shading is.

Ein besonderer Vorteil der vorgeschlagenen Ausführungsform des erfindungsgemäßen Hochvolt-MOS-Feldeffekttransistors ist, dass die hochdotierte Implantation der Sourcediffusionszone und die der Zwischendrainverbindungszone selbstjustiert mit dem Gatepolysilizium erfolgen. Ferner darf die minimale Kanallänge dieses Hochvolt-MOS-Feldeffekttransistors dem Niedervolt-MOS-Feldeffekttransistor entsprechend eingestellt werden. Die Matchingeigenschaften sind wegen der Selbstjustage des Kanals mit dem Gatepolysilizium verbessert. Durch die oben beschriebene Auswahl der Lage der Maske für die Implantation der Bulkwanne und der Länge der Zwischendrainverbindungszone wird im Falle einer retrograden Bulkwanne die maximale Dotierung an der Oberfläche von den hochdotierten Diffusionen des Drain/Sourceleitungstyps gegendotiert. Damit lässt sich die Schwellspannung gleich der eines Niedervolt- MOS-Feldeffekttransistors einstellen. A particular advantage of the proposed embodiment of the high-voltage MOS field-effect transistor according to the invention, that the highly doped implantation of the source diffusion zone and that of the intermediate drain connection zone with self-adjusted the gate polysilicon. Furthermore, the minimum Channel length of this high-voltage MOS field-effect transistor Low-voltage MOS field-effect transistor set accordingly become. The matching properties are because of the Self-alignment of the channel with the gate polysilicon improved. By the selection of the position of the mask for the Implantation of the Bulkwanne and the length of the In the case of a retrograde bulk tank, the intermediate drain connection zone becomes maximum doping on the surface of the highly doped Diffusions of the drain / source line type counter-doped. In order to the threshold voltage can be equal to that of a low-voltage Set MOS field effect transistor.

Bevorzugt und, wie allgemein üblich, ist die durch die Unterbrechung unterbrochene Polysiliziumgateplatte einstückig mit einem den aktiven Sourcebereich umgebenden Polysiliziumschutzring ausgebildet. Preferred and, as is common practice, is that of Interruption interrupted polysilicon gate plate in one piece with a surrounding the active source area Polysilicon protection ring formed.

Bei vorteilhaften Ausführungsformen des erfindungsgemäßen Hochvolt-MOS-Feldeffekttransistors kann die Drainextension an ihrem an die Zwischendrainverbindungszone angrenzenden Randbereich so strukturiert sein, dass dieser Randbereich eine Verarmung der Dotierung der Drainextension bewirkt. Eine derartige Strukturierung kann vorteilhaft durch Aussparungen in dem genannten Randbereich der Drainextension gebildet werden, die bei einer Weiterbildung in Lateralrichtung bis zum Drainanschluss reichen. In advantageous embodiments of the invention High-voltage MOS field-effect transistor can do the drain extension yours adjacent to the intermediate drain connection zone Edge area should be structured so that this edge area is a Impairment of the doping of the drain extension causes. A such structuring can be advantageous through recesses formed in the edge region of the drain extension mentioned be in a further training in the lateral direction sufficient for drain connection.

Ferner kann die Strukturierung des Randbereichs alternativ auch durch laterale Unterteilung der Drainextension in mehrere parallele Abschnitte gebildet sein, deren Ausdiffusion jedoch wiederum eine gemeinsame Wanne bildet. Furthermore, the structuring of the edge area can alternatively also by lateral division of the drain extension into several parallel sections are formed, their diffusion but again forms a common tub.

Weiter alternativ kann die Strukturierung der Drainextension auch durch eine tiefe Wanne des Drain/Sourceleitungstyps gebildet sein, die an der Draindiffusionszone und an der Zwischendrainverbindungszone jeweils mit einer durch Niederenergieimplantation gebildeten Wannenzone des Drain/Sourceleitungstyps anschließt. Another alternative is the structuring of the drain extension also through a deep well of the drain / source line type be formed at the drain diffusion zone and at the Intermediate drain connection zone with a through Low-energy implantation formed in the tub zone Drain / source line type connects.

Die oben erwähnten und weitere vorteilhafte Merkmale der Erfindung werden anhand der beiliegenden Zeichnung näher beschrieben, die zunächst die schon beschriebenen herkömmlichen Standardausführungen von Hochvolt-PMOS-Feldeffekttransistoren, dann ein allgemeines Prinzip und anschließend mehrere Ausführungsbeispiele eines erfindungsgemäßen Hochvolt-MOS-Feldeffekttransistors darstellt. Die Figuren der Zeichnung zeigen im einzelnen: The above mentioned and other advantageous features of Invention will become apparent from the accompanying drawings described, first of all those already described conventional standard designs of High-voltage PMOS field effect transistors, then a general principle and then several embodiments of an inventive High-voltage MOS field effect transistor represents. The figures of the The drawing shows in detail:

Fig. 1 einen schematischen Querschnitt des eingangs schon beschriebenen bekannten Standard-Hochvolt- PMOS-Feldeffekttransistors, Fig. 1 shows a schematic cross section of the known standard high voltage initially already described PMOS field-effect transistor,

Fig. 2 einen schematischen Querschnitt des eingangs bereits beschriebenen Beispiels eines bekannten Hochvolt-PMOS-Feldeffekttransistors mit einer retrograden N-Bulkwanne, wobei Fig. 2 Probleme eines derartigen Beispiels veranschaulicht, Figure 2 is a schematic cross-section of the example already described in the introduction of a known high-voltage PMOS field effect transistor having a retrograde N-Bulkwanne, FIG. 2 illustrates problems of such an example.,

Fig. 3 ein allgemeines Prinzip eines erfindungsgemäßen Hochvolt-MOS-Feldeffekttransistors, Fig. 3 is a general principle of a high-voltage MOS field effect transistor according to the invention,

Fig. 4a und 4b jeweils einen schematischen Querschnitt und ein schematisches Layout eines ersten erfindungsgemäßen Ausführungsbeispiels eines Hochvolt- PMOS-Feldeffekttransistors, FIGS. 4a and 4b are respectively a schematic cross-section and a schematic layout of a first embodiment according to the invention of a high-voltage PMOS field-effect transistor,

Fig. 5 schematisch ein Layout eines weiteren Ausführungsbeispiels eines erfindungsgemäßen Hochvolt- PMOS-Feldeffekttransistors mit Aussparungen im Randbereich der P-Wanne, Fig. 5 illustrates schematically a layout of a another embodiment of a high-voltage PMOS field-effect transistor according to the invention with cut-outs in the edge region of the P-well,

Fig. 6 ein Layout eines weiteren erfindungsgemäßen Ausführungsbeispiels mit Aussparungen im Randbereich der P-Wanne; Fig. 6 is a layout of another embodiment of the invention with recesses in the edge region of the P-well;

Fig. 7a und 7b jeweils in einem schematischen Querschnitt und in einer schematischen Layoutansicht ein weiteres erfindungsgemäßes Ausführungsbeispiel mit einer Strukturierung der P- Wanne durch die die Dotierung der P-Wanne in der Drainextension verarmt wird; Fig. 7a and 7b in a schematic cross-section and in a schematic layout view of a further embodiment of this invention with a structure of the P-well by the doping of the P-well is depleted in the drain extension, respectively;

Fig. 8 einen Querschnitt durch ein weiteres Ausführungsbeispiel eines erfindungsgemäßen Hochvolt-PMOS- Feldeffekttransistors mit tiefer Drainextension mit doppeltem RESURF-Effekt. Fig. 8 shows a cross section through a further embodiment of a high-voltage PMOS field-effect transistor according to the invention with a deep drain extension dual RESURF effect.

Fig. 9 einen schematischen Querschnitt eines ersten Ausführungsbeispiels eines erfindungsgemäßen Hochvolt-NMOS-Feldeffekttransistors; Fig. 9 is a schematic cross section of a first embodiment of an inventive high-voltage NMOS field effect transistor;

Fig. 10 einen schematischen Querschnitt eines zweiten Ausführungsbeispiels eines Hochvolt-NMOS- Feldeffekttransistors; FIG. 10 is a schematic cross section of a second embodiment of a high-voltage NMOS field effect transistor;

Fig. 11 einen schematischen Querschnitt eines dritten Ausführungsbeispiels eines erfindungsgemäßen Hochvolt-NMOS-Feldeffekttransistors mit RESURF- Effekt und Fig. 11 is a schematic cross section of a third embodiment of a high-voltage NMOS field-effect transistor according to the invention with RESURF effect and

Fig. 12 einen schematischen Querschnitt eines vierten Ausführungsbeispiels eines erfindungsgemäßen Hochvolt-NMOS-Feldeffekttransistors mit Semi- RESURF-Effekt. Fig. 12 is a schematic cross section of a fourth embodiment of a high-voltage NMOS field-effect transistor according to the invention with semi RESURF effect.

Zunächst wird anhand der Fig. 3, die einen schematischen Querschnitt zeigt, ein allgemeines Prinzip eines erfindungsgemäßen Hochvolt-MOS-Feldeffekttransistors erläutert. Gemäß diesem allgemeinen Prinzip hat ein derartiger erfindungsgemäßer Hochvolt-MOS-Feldeffekttransistor eine an ihrer Oberseite eine hochdotierte, einen Sourceanschluss 46 aufweisende Sourcediffusionszone 47 eines Drain/Sourceleitungstyps und eine hochdotierte Bulkdiffusionszone 49 eines Bulkleitungstyps mit einem Bulkanschluss 48 aufweisende Bulkwanne 43 des Bulkleitungstyps. Ferner ist eine an ihrer Oberseite eine hochdotierte Draindiffusionszone 35 des Drain/Sourceleitungstyps mit einem Drainanschluss 34 aufweisende Drainextension 31 des Drain/Sourceleitungstyps, eine Isolationsoxidschicht 33, 53, die über der Drainextension 31 zwischen der Sourcediffusionszone 47 und der Draindiffusionszone 35 gebildet ist und eine Polysiliziumgateplatte 30, 40 vorgesehen, die überlappend über Gateoxid 33 zwischen der Sourcediffusionszone 47 und der Isolationsoxidschicht 53 liegt und sourceseitig die Isolationsoxidschicht 53 überlappt. Bei der Erfindung hat die Gateplatte 30, 40 eine Unterbrechung 44 in dem Bereich, wo die Bulkwanne 43 und die Drainextension 31 einander benachbart liegen, und in diesem Bereich befindet sich eine als Verbindungsbrücke zwischen der Bulkwanne 43 und der Drainextension 31 fungierende Zwischendrainverbindungszone 39 des Drain/Sourceleitungstyps. First of all, a general principle of a high-voltage MOS field-effect transistor according to the invention is explained with reference to FIG. 3, which shows a schematic cross section. In accordance with this general principle, such an inventive high-voltage MOS field effect transistor has a highly doped on its upper side, a source terminal 46 having the source diffusion zone 47 of a drain / source conduction type and a highly doped Bulkdiffusionszone 49 of a Bulkleitungstyps with a bulk terminal 48 having Bulkwanne 43 of Bulkleitungstyps. Furthermore, on its upper side is a highly doped drain / source line type drain diffusion zone 35 with a drain 34 , drain / source line type drain extension 31 , an isolation oxide layer 33 , 53 formed over the drain extension 31 between the source diffusion zone 47 and the drain diffusion zone 35 , and a polysilicon plate 30, 40 provided, which is laid overlapping on the gate oxide 33 between the source diffusion region 47 and the isolation oxide 53 and the source side overlaps the isolation oxide 53rd In the invention, the gate plate 30 , 40 has an interruption 44 in the area where the bulk tub 43 and the drain extension 31 are adjacent to one another, and in this area there is an intermediate drain connection zone 39 of the drain which acts as a connecting bridge between the bulk tub 43 and the drain extension 31 / source line type.

Die Bulkwanne 43 und die Drainextension 31 liegen ihrerseits in einer Epitaxieschicht 12. Unter der Epitaxieschicht kann eine vergrabene Schicht des Drain/Sourceleitungstyps (in Fig. 3 nicht gezeigt) vorgesehen sein. Mit ausgezogenen Linien gezeichnete Pfeile l und t zeigen jeweils die mögliche laterale und Tiefenausdehnung der Diffusion der Bulkwanne 43. In gleicher Weise veranschaulichen gestrichelt gezeichnete Pfeile l' und t' jeweils eine mögliche laterale und Tiefenausdehnung der Dotierung der Drainextension. Dabei ist zu beachten, dass die Epischicht 12 eine Dotierung des Drain/-Sourceleitungstyps haben muss, wenn die am Drain 35 anschließende Wanne nicht zum Zwischendrainanschluss 39 reicht, damit sich die Drainextension bis zum Zwischendrainanschluss erstreckt. Unter Drainextension versteht man die Driftstrecke in einem Drain/Sourceleitungstyp-dotierten Material oder auch in mehreren mit dem Drain/Sourceleitungstyp dotierten Materialien zwischen dem Ausgang des Kanals und dem Drainanschluss 35. Diese Drainextension bzw. Driftstrecke kann aus mehreren Wannen bestehen und auch unterschiedlich konstruiert sein (Feldplatten, Trenches, Materialien, . . .). Das in Fig. 3 dargestellte Prinzip des erfindungsgemäßen Hochvolt-MOS-Feldeffekttransistors gilt somit für jede laterale MOS-Feldeffekttransistorstruktur, bei der ein mit dem Gate selbstjustierter Zwischendrainanschluss 39 die Verbindung zwischen MOS-Kanal und "irgendeinem" Pfad des Drain/Sourceleitungstyps zum Drain 35 mittels irgendeiner Drainextensionstruktur bildet. Bulk tub 43 and drain extension 31 in turn lie in an epitaxial layer 12 . A buried drain / source line type layer (not shown in FIG. 3) may be provided under the epitaxial layer. Arrows l and t drawn with solid lines each show the possible lateral and depth expansion of the diffusion of the bulk tub 43 . In the same way, dashed arrows l 'and t' each illustrate a possible lateral and depth expansion of the doping of the drain extension. It should be noted here that the epi layer 12 must have a drain / source line type doping if the trough adjoining the drain 35 does not reach the intermediate drain connection 39 so that the drain extension extends to the intermediate drain connection. Drain extension is understood to mean the drift path in a drain / source line type-doped material or also in several materials doped with the drain / source line type between the outlet of the channel and the drain connection 35 . This drain extension or drift section can consist of several tanks and can also be constructed differently (field plates, trenches, materials,...). The principle of the high-voltage MOS field-effect transistor according to the invention shown in FIG. 3 thus applies to any lateral MOS field-effect transistor structure in which an intermediate drain connection 39, which is self-aligned with the gate, connects the MOS channel and "any" path of the drain / source line type to the drain 35 by means of some drain extension structure.

Auch die Bulkwanne 43 kann aus mehreren Implantationen bestehen. Die Selbstjustierung des Zwischendrainanschlusses ist entscheidend auf der Seite vom Gate (Kanal) und nicht auf der Seite der Drainextension 31. Bulk tub 43 can also consist of several implantations. The self-adjustment of the intermediate drain connection is decisive on the side of the gate (channel) and not on the side of the drain extension 31 .

Ist der erfindungsgemäße Hochvolt-MOS-Feldeffekttransistor als PMOS-Feldeffekttransistor aufgebaut, ist der Drain/Sourceleitungstyp durch eine P-Dotierung und der Bulkleitungstyp durch eine N-Dotierung hergestellt. Ist dagegen der erfindungsgemäße Hochvolt-MOS-Feldeffekttransistor als NMOS-Feldeffekttransistor aufgebaut, sind die Zonen bzw. Bereiche des Drain/Sourceleitungstyps N-dotiert und die Zonen bzw. Bereiche des Bulkleitungstyps P-dotiert. Is the high-voltage MOS field effect transistor according to the invention built as a PMOS field effect transistor, is the Drain / source line type by P-doping and the Bulk line type produced by N-doping. is in contrast, the high-voltage MOS field-effect transistor according to the invention constructed as an NMOS field effect transistor, the zones or Areas of the drain / source line type N-doped and the zones or areas of the bulk line type P-doped.

Die Fig. 4a und 4b zeigen jeweils in einem schematischen Querschnitt und einem schematischen Layout ein erstes Ausführungsbeispiel eines erfindungsgemäßen Hochvolt-PMOS- Feldeffekttransistors. Fig. 4a zeigt deutlich, dass an der Oberfläche einer N-Epitaxieschicht 12 eine eine Drainextension bildende P-Wanne 13 und eine N-Bulkwanne 43 implantiert sind. Im Oberflächenbereich der P-Wanne 31 befindet sich eine P+-Draindiffusionszone 35 mit Drainelektrodenkontakt 34, und an der Oberfläche der Bulkwanne 43 befinden sich eine P+-Sourcediffusionszone 47 mit Sourceelektrodenkontakt 46 und eine N+-Bulkdiffusionszone 49 mit Bulkelektrodenkontakt 48. FIGS. 4a and 4b respectively show in schematic cross section and a schematic layout of a first embodiment of a high-voltage PMOS field-effect transistor according to the invention. FIG. 4a clearly shows that a P-tub 13 forming a drain extension and an N-bulging tub 43 are implanted on the surface of an N-epitaxial layer 12 . There is a P + drain diffusion zone 35 with drain electrode contact 34 in the surface region of the P well 31 , and there is a P + source diffusion zone 47 with source electrode contact 46 and an N + bulk diffusion zone 49 with bulk electrode contact 48 on the surface of the bulk well 43 .

Wie in dem in Fig. 1 gezeigten Beispiel des Standes der Technik liegt die N-Epitaxieschicht 12 über einem P-Substrat, und in dem Abschnitt unterhalb der Bulkwanne 43 und der P-Wanne 31 befindet sich eine vergrabene N+-Schicht 13. Die P-Wanne 31 und die Bulkwanne 43 sind voneinander etwas beabstandet, und dort ist gemäß der Erfindung eine P+ -Zwischendrainverbindungszone 39 implantiert. Die Polysiliziumgateplatte überlappt sourceseitig über dem Isolationsoxid 53, liegt drainseitig und sourceseitig über Gateoxid 33 und ist erfindungsgemäß in zwei durch eine Unterbrechung 44 unterbrochene Abschnitte 30 und 40 unterteilt. Somit fungiert die P+- Zwischendrainverbindungszone 39 zwischen den beiden durch die Unterbrechung 44 unterbrochenen Abschnitten 30 und 40 der Polysiliziumgateplatte als Verbindungsbrücke zwischen der Bulkwanne 43 bzw. dem sich im Betrieb des Bauteils bildenden P-MOS-Kanal und der Drainextension in Form der P-Wanne 31. Die beiden unterbrochenen Abschnitte 30 und 40 der Polysiliziumgateplatte sind, wie Fig. 4b deutlich zeigt, äußerlich durch einen den aktiven Sourcebereich A des Hochvolt-PMOS- Feldeffekttransistors umgebenden Polysiliziumschutzring verbunden. In der in Fig. 4b gezeigten Layoutansicht sind die P+-Draindiffusionszone 35, die P+-Sourcediffusionszone 47 und die N+-Bulkdiffusionszone 49 jeweils durch eine strichpunktierte Linie markiert. Die aktiven Bereiche A der Drainseite einerseits und der Sourceseite andererseits sind mit einer stark ausgezogenen Linie markiert. Es ist zu bemerken, dass der sourceseitige aktive Bereich A über die P+ -Zwischendrainverbindungszone 39 hinaus bis in den Randbereich der P- Wanne 31 reicht. As in the prior art example shown in FIG. 1, the N epitaxial layer 12 lies over a P substrate, and in the section below the bulk well 43 and the P well 31 there is a buried N + layer 13 . The P well 31 and the bulk well 43 are spaced somewhat apart from one another, and according to the invention, a P + intermediate drain connection zone 39 is implanted there. The polysilicon gate plate overlaps on the source side over the insulation oxide 53 , lies on the drain side and on the source side over gate oxide 33 and is divided according to the invention into two sections 30 and 40 interrupted by an interruption 44 . Thus, the P + - intermediate drain connection zone 39 between the two sections 30 and 40 of the polysilicon gate plate interrupted by the interruption 44 acts as a connecting bridge between the bulk trough 43 or the P-MOS channel formed during operation of the component and the drain extension in the form of the P- Tub 31 . As clearly shown in FIG. 4b, the two interrupted sections 30 and 40 of the polysilicon gate plate are externally connected by a polysilicon protective ring surrounding the active source region A of the high-voltage PMOS field effect transistor. In the layout view shown in FIG. 4b, the P + drain diffusion zone 35 , the P + source diffusion zone 47 and the N + bulk diffusion zone 49 are each marked by a dash-dotted line. The active areas A of the drain side on the one hand and the source side on the other hand are marked with a solid line. It should be noted that the active region A on the source side extends beyond the P + intermediate drain connection zone 39 to the edge region of the P well 31 .

Durch die mit der Bezugszahl 44 bezeichnete Unterbrechung der Polysiliziumgateplatte, so dass diese die zwei unterbrochenen Abschnitte 30 und 40 bildet und durch die P+ -Zwischendrainverbindungszone 39 ist die Kanallänge (wie beim Niedervolt- PMOS-Feldeffekttransistor) selbstjustiert mit der Polysiliziumgateplatte 30, 40. Die minimale Kanallänge des Hochvolt-PMOS-Feldeffekttransistors darf entsprechend einem Niedervolt-PMOS-Feldeffekttransistor mit identischem Gateoxid und identischer N-Wanne eingestellt werden. Die Matchingeigenschaften sind wegen der Selbstjustage der Kanallänge mit dem Gatepolysilizium verbessert. Es ist zu bemerken, dass die Länge der P+-Zwischendrainverbindungszone 39 so gewählt ist, dass diese mit der Ausdiffusion der P-Wanne 31 überlappt und die P-Wanne 31 nicht auf den MOS-Kanal überlappt. Due to the interruption of the polysilicon gate plate, designated by the reference number 44 , so that it forms the two interrupted sections 30 and 40 and the P + intermediate drain connection zone 39 , the channel length (as in the case of the low-voltage PMOS field effect transistor) is self-aligned with the polysilicon gate plate 30 , 40 . The minimum channel length of the high-voltage PMOS field-effect transistor may be set in accordance with a low-voltage PMOS field-effect transistor with an identical gate oxide and an identical N-well. The matching properties are improved due to the self-adjustment of the channel length with the gate polysilicon. It should be noted that the length of the P + intermediate drain connection zone 39 is selected such that it overlaps with the out-diffusion of the P-well 31 and does not overlap the P-well 31 on the MOS channel.

Für eine Ausbildung der Bulkwanne als retrograde Wanne (in Fig. 4 nicht dargestellt) liegt die Kante der Maske bei einem Abstand zur Kante der Polysiliziumgateplatte auf dem Gateoxid, die über die Bulkwanne 43 überlappt, der größer als die doppelte Länge der Maskenabschattierung ist. To design the bulk trough as a retrograde trough (not shown in FIG. 4), the edge of the mask lies at a distance from the edge of the polysilicon gate plate on the gate oxide which overlaps over the bulk trough 43 which is greater than twice the length of the mask shading.

Durch diese Wahl der Lage der Maske für die retrograde Bulkwanne und der Länge der P+-Zwischendrainverbindungszone wird die maximale N-Dotierung der retrograden Bulkwanne an der Oberfläche von den hochdotierten pldd+psd-Diffusionen gegendotiert und damit kann die Schwellenspannung gleich der eines Niedervolt-PMOS-Feldeffekttransistors werden. Through this choice of the position of the mask for the retrograde bulk well and the length of the P + intermediate drain connection zone, the maximum N-doping of the retrograde bulk well on the surface is counter-doped by the highly doped pldd + psd diffusions and thus the threshold voltage can be equal to that of a low-voltage PMOS field effect transistor.

Die Fig. 5 und 6 zeigen schematisch Layoutansichten weiterer Ausführungsbeispiele eines erfindungsgemäßen Hochvolt-PMOS- Feldeffekttransistors. Bei diesen Ausführungsbeispielen ist durch Strukturierung des zur Zwischendrainverbindungszone 39 weisenden Randbereichs der P-Wanne 31 eine Verarmung ihrer Dotierung an der Verbindung zwischen der P-Wanne 31 und psd- Zwischendrainverbindungszone 39 vorgenommen. Diese Strukturierung erfolgt bei diesen Ausführungsbeispielen durch Ausschnitte 37 (Fig. 5) und 38 (Fig. 6) in dem Randbereich der P-Wanne 31. Gemäß Fig. 6 reichen diese Ausschnitte 38 des Randbereichs der P-Wanne 31 bis zum Drainanschluss. Durch Wahl der Breite und Tiefe der Aussparungen 37 und 38 bzw. der Breite und Länge der stehen gebliebenen Vorsprünge des Randbereichs der P-Wanne 31 lässt sich der Verarmungsgrad der Dotierung einstellen. Teile und Bereiche, die mit solchen der vorausgehenden Ausführungsbeispiele gleichartig oder identisch sind, weisen dieselben Bezugszeichen auf und werden nicht mehr gesondert beschrieben. FIGS. 5 and 6 schematically show layout views of other embodiments of a high-voltage PMOS field-effect transistor according to the invention. In these embodiments, the side facing the intermediate connection zone 39 drain edge portion of the P-well 31 is made a depletion of their doping at the junction between the P-well 31 and PSD between the drain connection zone 39 by patterning. In these exemplary embodiments, this structuring is carried out by cutouts 37 ( FIG. 5) and 38 ( FIG. 6) in the edge region of the P-tub 31 . Referring to FIG. 6, these cutouts 38 reach the edge region of the P-well 31 to the drain port. The degree of depletion of the doping can be set by selecting the width and depth of the cutouts 37 and 38 or the width and length of the projections of the edge region of the P-well 31 that have remained. Parts and areas which are identical or identical to those of the preceding exemplary embodiments have the same reference symbols and are no longer described separately.

Ein weiteres Ausführungsbeispiel eines erfindungsgemäßen Hochvolt-PMOS-Feldeffekttransistors ist in der Querschnittsdarstellung der Fig. 7a und in der entsprechenden Layoutansicht der Fig. 7b gezeigt. Auch hier ist die Dotierung der P-Wanne durch Strukturierung derselben moduliert, das heißt zur P+-Zwischendrainverbindungszone 39 hin verarmt. Bei diesem Ausführungsbeispiel wird die Strukturierung der P-Wanne 31 durch laterale Unterteilung ihrer Diffusionsbereiche so gebildet, dass mehrere parallele Streifenabschnitte der P- Wanne entstehen, die in den Fig. 7a und 7b mit 31a, 31b und 31c bezeichnet sind. Ausgehend von der Drainextension der P- Wanne 31a lässt sich das Dotierungsprofil in Lateralrichtung durch Wahl der Streifenabstände d1, . . ., dn und der Weite W1, . . ., Wn der Streifen 31b und 31c der P-Wanne 31 einstellen. A further embodiment of an inventive high-voltage PMOS field-effect transistor is shown in cross-sectional representation of FIG. 7a and in the corresponding layout view of Fig. 7b. Here, too, the doping of the P well is modulated by structuring it, that is to say it is impoverished toward the P + intermediate drain connection zone 39 . In this embodiment, the patterning of the P-well 31 is formed by lateral subdivision of their diffusion regions such that a plurality of parallel strip portions of the P-well are formed, denoted c in FIGS. 7a and 7b with 31 a, 31 b and 31. Starting from the drain extension of the P-well 31 a, the doping profile in the lateral direction can be selected by selecting the strip spacings d1,. , ., dn and the width W1,. , ., Wn the strips 31 b and 31 c of the P-tub 31 .

Ferner ist anhand Fig. 7a erkennbar, dass die Tiefe der Diffusion der P-Wannenstreifen 31a, 31b, 31c von der unter der Draindiffusion 35 liegenden P-Wannendiffusionszone allmählich in Richtung zur P+-Zwischendrainverbindungszone 39 hin abnimmt. Durch die Ausdiffusion der einzelnen P-Wannenstreifen 31a, 31b, 31c bildet sich dann eine gemeinsame P-Wanne mit zur P+-Zwischendrainverbindungszone 39 hin abnehmendem Dotierungsgrad. Teile und Bereiche, die mit solchen der vorausgehenden Ausführungsbeispiele gleichartig oder identisch sind, weisen dieselben Bezugszeichen auf und werden nicht mehr gesondert beschrieben. Further 7a is based Fig. Recognized that the depth of the diffusion of the P-well strips 31 a, 31 b, 31 c from the under the drain diffusion 35 P-well diffusion zone gradually toward the P + -Zwischendrainverbindungszone decreases toward. 39 The outward diffusion of the individual P-well strips 31 a, 31 b, 31 c then forms a common P-well with a decreasing degree of doping towards the P + intermediate drain connection zone 39 . Parts and areas which are identical or identical to those of the preceding exemplary embodiments have the same reference symbols and are no longer described separately.

Fig. 8 zeigt noch ein weiteres Ausführungsbeispiel eines erfindungsgemäßen Hochvolt-PMOS-Feldeffekttransistors mit einer tiefen Drainextension 31d mit doppeltem RESURF-Effekt beispielsweise durch eine Hochenergie-Implantation, die jeweils zur Draindiffusionszone 35 und zur P+ -Zwischendrainverbindungszone 39 durch Niederenergieimplantationswannenzonen 31a und 31c angeschlossen ist. Teile und Bereiche, die mit solchen der vorausgehenden Ausführungsbeispiele gleichartig oder identisch sind, weisen dieselben Bezugszeichen auf und werden nicht mehr gesondert beschrieben. Fig. 8 shows yet another embodiment of a high-voltage PMOS field effect transistor according to the invention with a deep drain extension 31 d dual RESURF effect, for example, by a high energy implantation, each of the drain diffusion region 35 and P + -Zwischendrainverbindungszone 39 by low-energy implantation well regions 31a and 31 c is connected. Parts and areas which are identical or identical to those of the preceding exemplary embodiments have the same reference symbols and are no longer described separately.

In einem Fachartikel von Adriaan W. Ludikhuize "A Review of Resurf Technology", ISPSD 2000 by the IEEE, Catalogue No. 00CH37094C wird ein Überblick über die RESURF-Technologie bei Hochvolt-Bipolar- und MOS-Transistoren gegeben. In an article by Adriaan W. Ludikhuize "A Review of Resurf Technology ", ISPSD 2000 by the IEEE, Catalog No. 00CH37094C is an overview of the RESURF technology at Given high-voltage bipolar and MOS transistors.

Die Fig. 9 bis 12 veranschaulichen in schematischen Querschnitten jeweils ein Ausführungsbeispiel eines erfindungsgemäßen Hochvolt-NMOS-Feldeffekttransistors. Die einander entsprechenden Strukturen bzw. Zonen sind mit denselben Bezugszahlen bezeichnet wie sie die vorige Beschreibung der Hochvolt-MOS-Feldeffekttransistoren bezogen auf die Fig. 3 bis 8 verwendet. FIGS. 9 to 12 illustrate in schematic cross sections, respectively, an embodiment of an inventive high-voltage NMOS field-effect transistor. The corresponding structures or zones are denoted by the same reference numerals as used in the previous description of the high-voltage MOS field-effect transistors with reference to FIGS. 3 to 8.

Das in Fig. 9 gezeigte erste Ausführungsbeispiel eines erfindungsgemäßen Hochvolt-NMOS-Feldeffekttransistors zeigt zusätzlich zu dem anhand der Fig. 3 beschriebenen allgemeinen Prinzip eine vergrabene N+-Schicht 13, die sich von unterhalb einer eine N+-Draindiffusionszone 35 enthaltenden N-Wanne 31 bis unterhalb einer eine N+-Sourcediffusionszone 47 und eine P+-Bulkdiffusionszone 49 enthaltenden P-Wanne 43 erstreckt. Es ist deutlich, dass die die N+-Draindiffusionszone 35 enthaltende N-Wanne 31 nicht bis zur Zwischendrainverbindungszone 39 reicht. Aus diesem Grund muss die Epischicht 12 zur Herstellung der Drainextension, wie schon erwähnt, eine N-Dotierung haben. The first exemplary embodiment of a high-voltage NMOS field effect transistor according to the invention shown in FIG. 9 shows, in addition to the general principle described with reference to FIG. 3, a buried N + layer 13 which extends from below an N well containing an N + drain diffusion zone 35 31 extends below a P well 43 containing an N + source diffusion zone 47 and a P + bulk diffusion zone 49 . It is clear that the N-well 31 containing the N + -drain diffusion zone 35 does not extend to the intermediate drain connection zone 39 . For this reason, as already mentioned, the epi layer 12 for producing the drain extension must have an N-doping.

Ein zweites Ausführungsbeispiel eines erfindungsgemäßen Hochvolt-NMOS-Feldeffekttransistors ist in Fig. 10 veranschaulicht. Strukturell ist der in Fig. 10 dargestellte Hochvolt- NMOS-Feldeffekttransistor ähnlich wie der in Fig. 4a dargestellte und früher erläuterte Hochvolt-PMOS-Feldeffekttransistor. Die die N+-Draindiffusionszone 35 enthaltende N-Wanne 31 reicht nämlich bis zur Zwischendrainverbindungszone 39. Somit könnte hier theoretisch die Epischicht 12 auch P- dotiert sein. Die sonstigen strukturellen und Dotierungsmerkmale sind dieselben wie bei dem zuvor erläuterten und in Fig. 9 dargestellten ersten Ausführungsbeispiel eines erfindungsgemäßen Hochvolt-NMOS-Feldeffekttransistors. A second exemplary embodiment of a high-voltage NMOS field-effect transistor according to the invention is illustrated in FIG. 10. Structurally, the high-voltage NMOS field-effect transistor shown in FIG. 10 is similar to the high-voltage PMOS field-effect transistor shown in FIG. 4a and explained earlier. This is because the N trough 31 containing the N + drain diffusion zone 35 extends as far as the intermediate drain connection zone 39 . Theoretically, the epi layer 12 could also be P-doped here. The other structural and doping features are the same as in the previously explained first exemplary embodiment of a high-voltage NMOS field-effect transistor according to the invention shown in FIG. 9.

Bei einem in Fig. 11 dargestellten dritten Ausführungsbeispiel eines Hochvolt-NMOS-Feldeffekttransistors mit RESURF-Effekt erstreckt sich die die N+-Draindiffusionszone 35 enthaltende N-Wanne 31 bis zur N+ -Zwischendrainverbindungszone 39, und die Diffusion der die N+ -Sourcediffusionszone 47 und die P+-Bulkdiffusionszone 49 enthaltenden P-Wanne 43 erstreckt sich so weit nach rechts, dass sie über die rechte Seite der N-Wanne 31 hinausreicht. Die sonstigen strukturellen und Dotierungsmerkmale sind dieselben, wie sie bereits zuvor bei den anhand der Fig. 9 und 10 veranschaulichten Ausführungsbeispielen von erfindungsgemäßen Hochvolt-NMOS-Feldeffekttransistoren beschrieben worden sind. Da hier die N-Epischicht 2 nicht mehr zur Herstellung der Drainextension beitragen kann, reicht die N-Wanne 31 bis zur N+-Zwischendrainverbindungszone 39. In one illustrated in Fig. 11 the third embodiment of a high-voltage NMOS field effect transistor with RESURF effect extends the N + -Draindiffusionszone 35 containing N-well 31 to the N + -Zwischendrainverbindungszone 39, and the diffusion of the N + -Sourcediffusionszone 47 and the P-well 43 containing the P + bulk diffusion zone 49 extends so far to the right that it extends beyond the right side of the N-well 31 . The other structural and doping features are the same as have already been described above in the exemplary embodiments of high-voltage NMOS field-effect transistors according to the invention illustrated with reference to FIGS. 9 and 10. Since here the N-epi layer 2 can no longer contribute to the production of the drain extension, the N-well 31 extends to the N + -intermediate drain connection zone 39 .

Gemäß Fig. 12, die ein viertes Ausführungsbeispiel eines mit Semi-RESURF-Effekt gebildeten Hochvolt-NMOS-Feldeffekttransistors zeigt, ist die die N+-Sourcediffusionszone 47 und die P+-Bulkdiffusionszone 49 enthaltende P-Bulkwanne 43 aus mehreren Implantationen gebildet, von denen die tiefste P- Implantation 43 nach rechts bis unter die N-Wanne 31 geht. Nach links kann die tiefste P-Implantation über die obere P- Wannendotierung 43 seitlich hinausgehen oder bis zu einem Randabschluss reichen. Bei Multi-Finger-Transistoren wird die Struktur dagegen um die Bulk/Source-Konktakte gespiegelt. According to FIG. 12, which shows a fourth exemplary embodiment of a high-voltage NMOS field-effect transistor formed with a semi-RESURF effect, the P bulge tub 43 containing the N + source diffusion zone 47 and the P + bulk diffusion zone 49 is formed from a plurality of implantations which the deepest P implantation 43 goes right to below the N well 31 . To the left, the deepest P implant can extend laterally beyond the upper P tub doping 43 or extend to an edge termination. With multi-finger transistors, however, the structure is mirrored around the bulk / source contacts.

Derartige Varianten eines Hochvolt-MOS-Transistors, wie sie die mit dem RESURF- bzw. Semi-RESURF-Effekt ausgestatteten Hochvolt-NMOS-Transistoren gemäß den Fig. 11 und 12 zeigen, wurden bereits zuvor anhand des einen prinzipiellen erfindungsgemäßen Hochvolt-MOS-Feldeffekttransistor veranschaulichenden Fig. 3 erwähnt(vgl. die obige Beschreibung und die ausgezogenen Pfeile t und 1 sowie die gestrichelten Pfeile t' und l'). Such variants of a high-voltage MOS transistor, as shown by the high-voltage NMOS transistors equipped with the RESURF or semi-RESURF effect according to FIGS. 11 and 12, have already been described previously with reference to the high-voltage MOS transistor according to the invention. field effect transistor illustrative Fig. 3 mentioned (see. the above description and the solid arrows t and 1, and the dashed arrows t 'and l').

Wie ebenfalls bereits erwähnt, ist die vergrabene N+-Schicht 13 eine Option und für einen erfindungsgemäßen Hochvolt-MOS- Feldeffekttransistor nicht unbedingt notwendig. As already mentioned, the buried N + layer 13 is an option and is not absolutely necessary for a high-voltage MOS field-effect transistor according to the invention.

Oben wurden verschiedene Ausführungsbeispiele eines erfindungsgemäßen Hochvolt-MOS-Feldeffekttransistors anhand der Zeichnung beschrieben. Dem auf dem Gebiet der Hochvolt-MOS- Feldeffekttransistoren bewanderten Fachmann wird ohne weiteres einleuchten, dass die Merkmale einzelner Ausführungsbeispiele, solange sie nicht alternativ beschrieben sind, miteinander kombinierbar sind und dass im Rahmen der beiliegenden Patentansprüche verschiedene Modifikationen und Veränderungen der strukturellen Elemente und deren Abmessungen möglich sind. Various exemplary embodiments of a High-voltage MOS field effect transistor according to the invention based on the Drawing described. In the field of high-voltage MOS Field effect transistors skilled in the art without further illuminate that the characteristics of individual Exemplary embodiments, as long as they are not described alternatively, can be combined with each other and that within the various modifications and attached claims Changes in structural elements and their dimensions possible are.

Allen Ausführungsbeispielen ist eigen, dass die Polysiliziumgateplatte 30, 40 und das Gateoxid 33 eine Unterbrechung 44 an einem Bereich haben, wo die Bulkwanne 43 und die Drainextension 31 einander benachbart sind und dass in diesem Bereich eine als Verbindungsbrücke zwischen der Bulkwanne 43, gegebenenfalls dem Kanal und der Drainextension 31 fungierende Zwischendrainverbindungszone des Drain/Sourceleitungstyps 39 vorgesehen ist. Bezugszeichenliste 1, 30, 40 Polysiliziumgateplatte
2, 42 Gateelektrodenkontakt
3, 33 Isolationsoxid
3, 53 Gateoxid
5, 35 P+-Draindiffusionszone
4, 34 Drainelektrodenkontakt
7, 47 P+-Sourcediffusionszone
6, 46 Sourceelektrodenkontakt
9, 49 Bulkdiffusionszone
8, 48 Bulkelektrodenkontakt
11, 31 P-Wanne
10, 20, 43 N-Wanne
12 N-Epischicht
13 vergrabene N+-Schicht
14 P-Substrat
44 Unterbrechung der Polysiliziumgateplatte
39 P+-Zwischendrainverbindungszone
21 Lackmaske
a Zone der Beeinflussung durch unterschiedliche Flankenwinkel der Lackmaske 21
f Flankensteilheit der Lackmaske
b Zone unterschiedlicher Implantationswinkel
A aktive Bereiche
37, 38 Ausschnitte im Randbereich der P-Wanne
31, 31a, 31b, 31c, 31d unterschiedliche Abschnitte der P- Wanne 31
d1, . . ., dn Abstände zwischen den Abschnitten der P- Wanne
w1, . . ., wn Weite der Abschnitte der P-Wannen
It is common to all of the exemplary embodiments that the polysilicon gate plate 30 , 40 and the gate oxide 33 have an interruption 44 at an area where the bulk trough 43 and the drain extension 31 are adjacent to one another and that in this area there is a connecting bridge between the bulk trough 43 and possibly the channel and the drain / source line type intermediate drain connection region 39 functioning as the drain extension 31 . Reference numeral 1 , 30 , 40 polysilicon gate plate
2 , 42 gate electrode contact
3 , 33 isolation oxide
3 , 53 gate oxide
5 , 35 P + drain diffusion zone
4 , 34 drain electrode contact
7 , 47 P + source diffusion zone
6 , 46 source electrode contact
9 , 49 bulk diffusion zone
8 , 48 bulk electrode contact
11 , 31 P-tub
10 , 20 , 43 N tub
12 N epi layer
13 buried N + layer
14 P substrate
44 Interruption of the polysilicon gate plate
39 P + intermediate drain connection zone
21 paint mask
a Zone influenced by different flank angles of the resist mask 21
f slope of the resist mask
b Zone of different implantation angles
A active areas
37 , 38 cutouts in the edge area of the P-tub
31 , 31 a, 31 b, 31 c, 31 d different sections of the P-tub 31
d1,. , ., the distances between the sections of the P-tub
w1,. , ., wn width of the sections of the P-tubs

Claims (12)

1. Hochvolt-MOS-Feldeffekttransistor mit
einer an ihrer Oberseite eine hochdotierte Sourcediffusionszone (47) eines Drain/Sourceleitungstyps aufweisenden Bulkwanne (43) eines Bulkleitungstyps,
einer an ihrer Oberseite eine hochdotierte Draindiffusionszone (35) des Drain/Sourceleitungstyps aufweisenden Drainextension (31) des Drain/Sourceleitungstyps,
einer Isolationsoxidschicht (33, 53), die über der Drainextension (31) zwischen der Sourcediffusionszone (47) und der Draindiffusionszone (35) gebildet ist, und
einer Polysiliziumgateplatte (30, 40), die überlappend über Gateoxid (33) zwischen der Sourcediffusionszone (47) und der Isolationsoxidschicht (53) liegt und sourceseitig die Isolationsoxidschicht (53) überlappt,
dadurch gekennzeichnet,
dass die Gateplatte (30, 40) eine Unterbrechung (44) in dem Bereich, wo die Bulkwanne (43) und die Drainextension (31) einander benachbart liegen aufweist, und in diesem Bereich eine als Verbindungsbrücke zwischen der Bulkwanne (43) und der Drainextension (31) fungierende Zwischendrainverbindungszone (39) des Drain/Sourceleitungstyps vorgesehen ist. 1. High-voltage MOS field effect transistor with
a bulk trough ( 43 ) of a bulk line type having a highly doped source diffusion zone ( 47 ) of a drain / source line type,
a drain extension ( 31 ) of the drain / source line type having a highly doped drain diffusion zone ( 35 ) of the drain / source line type on its upper side,
an isolation oxide layer ( 33 , 53 ) formed over the drain extension ( 31 ) between the source diffusion zone ( 47 ) and the drain diffusion zone ( 35 ), and
a polysilicon gate plate ( 30 , 40 ) which lies overlapping over gate oxide ( 33 ) between the source diffusion zone ( 47 ) and the insulation oxide layer ( 53 ) and overlaps the insulation oxide layer ( 53 ) on the source side,
characterized by
that the gate plate ( 30 , 40 ) has an interruption ( 44 ) in the area where the bulk trough ( 43 ) and the drain extension ( 31 ) are adjacent to one another, and in this area as a connecting bridge between the bulk trough ( 43 ) and the drain extension ( 31 ) functioning intermediate drain connection zone ( 39 ) of the drain / source line type is provided. 2. Hochvolt-MOS-Feldeffekttransistor nach Anspruch 1, dadurch gekennzeichnet, dass die Kanallänge mit dem sourceseitigen Abschnitt (40) der Gateplatte (30, 40) selbst justiert ist. 2. High-voltage MOS field effect transistor according to claim 1, characterized in that the channel length with the source-side section ( 40 ) of the gate plate ( 30 , 40 ) itself is adjusted. 3. Hochvolt-MOS-Feldeffekttransistor nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die minimale Kanallänge entsprechend einem Niedervolt- MOS mit identischem Gateoxid und identischer Bulkwanne (43) eingestellt ist. 3. High-voltage MOS field effect transistor according to claim 1 or 2, characterized in that the minimum channel length is set in accordance with a low-voltage MOS with identical gate oxide and identical bulk trough ( 43 ). 4. Hochvolt-MOS-Feldeffekttransistor nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Länge der Zwischendrainverbindungszone (39) so gewählt ist, dass sie mit der Ausdiffusion der Drainextension (31) überlappt und dass die Drainextension (31) nicht auf den MOS-Kanal überlappt. 4. High-voltage MOS field effect transistor according to one of the preceding claims, characterized in that the length of the intermediate drain connection zone ( 39 ) is selected such that it overlaps with the out-diffusion of the drain extension ( 31 ) and that the drain extension ( 31 ) does not affect the MOS Channel overlapped. 5. Hochvolt-MOS-Feldeffekttransistor nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass für die Ausbildung der Bulkwanne (43) als retrograde N- Wanne deren maximale Dotierung an der Oberfläche von den hochdotierten Diffusionen des Drain/Sourceleitungstyps gegendotiert ist, um die Schwellspannung des Feldeffekttransistors gleich der eines Niedervolt-MOS-Feldeffekttransistors einzustellen. 5. High-voltage MOS field-effect transistor according to one of the preceding claims, characterized in that for the formation of the bulk well ( 43 ) as a retrograde N well whose maximum doping on the surface of the highly doped diffusions of the drain / source line type is counter-doped to the threshold voltage of the field effect transistor equal to that of a low-voltage MOS field effect transistor. 6. Hochvolt-MOS-Feldeffekttransistor nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Drainextension (31, 31a-31d) an ihrem an die Zwischendrainverbindungszone (39) angrenzenden Randbereich so strukturiert ist, dass letzterer eine Verarmung der Dotierung der Drainextension bewirkt. 6. High-voltage MOS field effect transistor according to one of the preceding claims, characterized in that the drain extension ( 31 , 31 a- 31 d) is structured at its edge region adjacent to the intermediate drain connection zone ( 39 ) in such a way that the latter impoverishes the doping of the drain extension causes. 7. Hochvolt-MOS-Feldeffekttransistor nach Anspruch 6, dadurch gekennzeichnet, dass die Strukturierung durch Aussparungen (37, 38) des genannten Randbereichs der Drainextension gebildet ist. 7. High-voltage MOS field-effect transistor according to claim 6, characterized in that the structuring is formed by cutouts ( 37 , 38 ) of said edge region of the drain extension. 8. Hochvolt-MOS-Feldeffekttransistor nach Anspruch 6 oder 7, dadurch gekennzeichnet, dass die Aussparungen (38) im Randbereich der Drainextension (31) in Lateralrichtung bis zum Drainanschluss reichen. 8. High-voltage MOS field effect transistor according to claim 6 or 7, characterized in that the recesses ( 38 ) in the edge region of the drain extension ( 31 ) extend in the lateral direction to the drain connection. 9. Hochvolt-MOS-Feldeffekttransistor nach Anspruch 6, dadurch gekennzeichnet, dass die Drainextension (31) durch laterale Unterteilungen in mehrere Abschnitte (31a, 31b, 31c) strukturiert ist. 9. High-voltage MOS field effect transistor according to claim 6, characterized in that the drain extension ( 31 ) is structured by lateral subdivisions into a plurality of sections ( 31 a, 31 b, 31 c). 10. Hochvolt-MOS-Feldeffekttransistor nach Anspruch 6, dadurch gekennzeichnet, dass die Drainextension (31) durch eine implantierte tiefe Wanne (31d) des Drain/Sourceleitungstyps gebildet ist, die an der Draindiffusionszone (35) und an der Zwischendrainverbindungszone (39) jeweils mit einer durch Niederenergieimplantation gebildeten Wannenzone (31a, 31c) des Drain/Sourceleitungstyps anschließt. 10. High-voltage MOS field effect transistor according to claim 6, characterized in that the drain extension ( 31 ) is formed by an implanted deep well ( 31 d) of the drain / source line type, which on the drain diffusion zone ( 35 ) and on the intermediate drain connection zone ( 39 ) each with a tub zone ( 31 a, 31 c) of the drain / source line type formed by low-energy implantation. 11. Hochvolt-MOS-Feldeffekttransistor nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass er ein PMOS-Feldeffekttransistor ist, bei dem der Drain/Sourceleitungstyp der P-Leitungstyp und der Bulkleitungstyp der N-Leitungstyp ist. 11. High-voltage MOS field-effect transistor according to one of the Claims 1 to 10, characterized, that it is a PMOS field effect transistor in which the Drain / source line type the P line type and the Bulk line type is the N line type. 12. Hochvolt-MOS-Feldeffekttransistor nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass er ein NMOS-Feldeffekttransistor ist, bei dem der Drain/Sourceleitungstyp der N-Leitungstyp und der Bulkleitungstyp der P-Leitungstyp ist. 12. High-voltage MOS field effect transistor according to one of the Claims 1 to 10, characterized, that it is an NMOS field effect transistor in which the Drain / source line type the N line type and the Bulk line type is the P line type.
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