DE10258761B4 - Method for producing a contact hole - Google Patents

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Abstract

Verfahren zur Herstellung von Kontaktlöchern mit den Schritten:
Bereitstellen eines Halbleitersubstrats (50) mit einer ersten Gateleitungsstruktur (561), einer zweiten Gateleitungsstruktur (562), einer dritten Gateleitungsstruktur (563) und einer vierten Gateleitungsstruktur (564), die der Reihe nach angeordnet sind, wobei die zweite Gateleitungsstruktur (562) und die dritte Gateleitungsstruktur (563) in einem aktiven Gebiet gebildet sind;
Bilden einer dielektrischen Beschichtung (68) in konformer Weise auf dem Substrat (50);
Entfernen von Teilen der dielektrischen Beschichtung (68) zwischen der zweiten Gateleitungsstruktur (562) und der dritten Gateleitungsstruktur (563);
Bilden einer leitenden Beschichtung (70) in konformer Weise auf dem Substrat (50);
Entfernen von Teilen der leitenden Beschichtung (70), um Bereiche der leitenden Beschichtung (70) zwischen der zweiten Gateleitungsstruktur (562) und der dritten Gateleitungsstruktur (563) zurückzulassen;
Bilden einer Zwischendielektrikums-(ILD)Schicht (72) auf der gesamten Oberfläche des Substrats (50), um die leitende Beschichtung (70) zu bedecken und um die Lücke zwischen der ersten Gateleitungsstruktur...Method for producing contact holes with the steps:
Providing a semiconductor substrate (50) having a first gate line structure (561), a second gate line structure (562), a third gate line structure (563) and a fourth gate line structure (564) arranged in series, the second gate line structure (562) and the third gate line structure (563) is formed in an active area;
Forming a dielectric coating (68) in a conformable manner on the substrate (50);
Removing portions of the dielectric coating (68) between the second gate line structure (562) and the third gate line structure (563);
Forming a conductive coating (70) in a conformable manner on the substrate (50);
Removing portions of the conductive coating (70) to leave portions of the conductive coating (70) between the second gate line structure (562) and the third gate line structure (563);
Forming an inter-dielectric (ILD) layer (72) over the entire surface of the substrate (50) to cover the conductive coating (70) and to fill the gap between the first gate line structure (70).

Figure 00000001
Figure 00000001

Description

HINTERGRUND DER ERFINDUNGBACKGROUND OF THE INVENTION

Gebiet der ErfindungField of the invention

Die vorliegende Erfindung betrifft einen Halbleiterprozess und betrifft insbesondere ein Verfahren zur Herstellung eines Bitleitungskontaktloches und von Verbindungskontaktlöchern.The The present invention relates to a semiconductor process and relates in particular a method for producing a bit line contact hole and connecting contact holes.

Beschreibung des Stands der TechnikDescription of the state of the technology

Bei der Herstellung von Speicherprodukten, etwa von DRAM-Speichern mit Gräben, DRAM-Speichern mit Stapelkondensatoren und FLASH-Speichern, wird in dem konventionellen Halbleiterprozess zur Reduzierung der Chipgröße eine selbst justierende Kontakt-(SAC)Technik eingesetzt, um einen verringerten Abstand zwischen zwei benachbarten Gateleitungsstrukturen zu definieren.at the production of memory products, such as DRAM memories with ditches, DRAM memory with stacked capacitors and FLASH memory, is in the conventional semiconductor chip size reduction process self-adjusting contact (SAC) technique used to a reduced To define the distance between two adjacent gate line structures.

1A bis 1F sind Querschnittsansichten, die ein herkömmliches Verfahren zur Herstellung von Kontaktlöchern unter Anwendung des SAC-Prozesses zeigen. Wie in 1A gezeigt ist, wird ein P-Siliziumsubstrat 10 mit mehreren Flachgrabenisolations-(STI) Gebieten 12 in dem Substrat 10 bereit gestellt, um benachbarte aktive Gebiete (AA) zu isolieren, mit einer Gateisolationsschicht 14, die auf dem Substrat 10 gebildet ist, mit mehreren Gateleitungsstrukturen 161, 162, 163 und 164, die auf der Gateisolationsschicht 14 strukturiert sind, und mit mehreren N--Ionenimplantationsgebieten 20, die in dem Substrat 10 an seitlichen Bereichen der Gateleitungsstrukturen 161-164 gebildet sind. Jede der Gateleitungsstrukturen 161-164 weist einen Stapel aus einer Polysiliziumschicht 17, einer Wolframsilizidschicht 18 und einer Siliziumnitriddeckschicht 19 auf. 1A to 1F FIG. 15 are cross-sectional views showing a conventional method of making contact holes using the SAC process. FIG. As in 1A is shown, a P-type silicon substrate 10 with multiple shallow trench isolation (STI) areas 12 in the substrate 10 provided to isolate adjacent active areas (AA) with a gate insulation layer 14 that on the substrate 10 is formed with multiple gate line structures 161 . 162 . 163 and 164 on the gate insulation layer 14 are structured and with multiple N - ion implantation regions 20 that are in the substrate 10 at lateral regions of the gateline structures 161 - 164 are formed. Each of the gateline structures 161 - 164 has a stack of a polysilicon layer 17 , a tungsten silicide layer 18 and a silicon nitride cap layer 19 on.

Wie 1B gezeigt ist, wird ein Siliziumoxidabstandselement 22 an den Seitenwänden der Polysiliziumschicht 17 und der Wolframsilizidschicht 18 aufgewachsen, und anschließend wird ein Siliziumnitridabstandselement 24 an den Seitenwänden der Gateleitungsstrukturen 161-164 gebildet. Anschließend wird unter Anwendung einer Ionenimplantation, wobei die Gateleitungsstrukturen 161-164 und das Siliziumnitridabstands element 24 als Maske eingesetzt werden, ein N+-Ionenimplantationsgebiet 26 in dem freigelegten N--Ionenimplantationsgebiet 20 gebildet. Das N+-Ionenimplantationsgebiet 26 dient als ein Source/Drain-Gebiet und das verbleibende N--lonenimplantationsgebiet 20 dient als eine leicht dotierte Drain-(LDD)Struktur.As 1B is shown, a Siliziumoxidabstandselement 22 on the sidewalls of the polysilicon layer 17 and the tungsten silicide layer 18 grown, and then a Siliziumnitridabstandselement 24 on the sidewalls of the gateline structures 161 - 164 educated. Subsequently, using ion implantation, the gate line structures 161 - 164 and the silicon nitride spacer element 24 used as a mask, an N + ion implantation area 26 in the exposed N - ion implantation area 20 educated. The N + ion implantation area 26 serves as a source / drain region and the remaining N - ion implantation region 20 serves as a lightly doped drain (LDD) structure.

Wie in 1C gezeigt ist, wird eine SiON-Beschichtung 28 auf der gesamten Oberfläche des Substrats 10 abgeschieden und anschließend wird eine Zwischendielektrikumsschicht (ILD) 30 mit einer eingeebneten Oberfläche durch Abscheidung und chemisch mechanisches Polieren (CMP) auf der SiON-Beschichtung 28 gebildet, um die Lücken zwischen benachbarten Gateleitungsstrukturen 161-164 zu füllen. Vorzugsweise ist die Zwischendielektrikumsschicht 30 Borphosphorsilikatglas (BPSG), ein Oxid, das mit einem hochdichten Plasma (HDP) abgeschieden wurde, Tetraethylorthosilikat (TEOS) oder eine Kombination davon.As in 1C Shown is a SiON coating 28 on the entire surface of the substrate 10 deposited and then an intermediate dielectric layer (ILD) is deposited 30 with a leveled surface by deposition and chemical mechanical polishing (CMP) on the SiON coating 28 formed to the gaps between adjacent gate line structures 161 - 164 to fill. Preferably, the intermediate dielectric layer is 30 Borophosphosilicate glass (BPSG), an oxide deposited with a high density plasma (HDP), tetraethylorthosilicate (TEOS), or a combination thereof.

Anschließend, wie in 1D gezeigt ist, werden unter Verwendung einer ersten Fotolackschicht 31 mit einem Muster des Bitleitungskontaktloches als Maske Teile der Zwischendielektrikumsschicht 30 und der SiON-Beschichtung 28 zwischen den beiden Gateleitungsstrukturen 162 und 163 entfernt, um das N+-Ionenimplantationsgebiet 26 freizulegen, und um damit ein Bitleitungskontaktloch 32 zu bilden.Subsequently, as in 1D are shown using a first photoresist layer 31 with a pattern of the bit line contact hole as a mask, parts of the interlevel dielectric layer 30 and the SiON coating 28 between the two gate line structures 162 and 163 removed to the N + ion implantation area 26 expose, and thus a bit line contact hole 32 to build.

Danach wird, wie in 1E gezeigt ist, nach dem Entfernen der ersten Fotolackschicht 31 eine erste leitende Schicht abgeschieden, um das Bitleitungskontaktloch 32 zu füllen und anschließend wird die Schicht zurückgeätzt, um eine vorbestimmte Höhe innerhalb des Bitleitungskontaktlochs 32 zu erreichen, so dass die erste leitende Schicht, die in dem Bitleitungskontaktloch 32 verbleibt, als ein Bitleitungskontaktanschluss 34 dient.After that, as in 1E is shown after removing the first photoresist layer 31 a first conductive layer deposited around the bit line contact hole 32 and then the layer is etched back to a predetermined height within the bitline contact hole 32 to reach, so that the first conductive layer in the bit line contact hole 32 remains as a bit line contact terminal 34 serves.

Wie in 1F gezeigt ist, werden unter Anwendung einer zweiten Fotolackschicht 35 mit einem Muster von Zwischenverbindungskontaktlöchern bzw. Verbindungskontaktlöchern als Maske Teile der Zwischendielektrikumsschicht 30, der SiON-Beschichtung 28 und der Siliziumnitriddeckschicht 19 geätzt, um ein erstes Verbindungskontaktloch 36 und ein zweites Verbindungskontaktloch 38 zu bilden. Das erste Verbindungskontaktloch 36 ist über der ersten Gateleitungsstruktur 161 gebildet, um die Oberfläche der Wolframsilizidschicht 18 freizulegen. Das zweite Verbindungskontaktloch 38 ist außer halb der Gateleitungsstruktur 164 gebildet, um das N+-Ionenimplantationsgebiet 26 freizulegen. Schließlich wird die zweite Fotolackschicht 35 entfernt.As in 1F are shown using a second photoresist layer 35 with a pattern of interconnect contact holes as a mask, portions of the interlevel dielectric layer 30 , the SiON coating 28 and the silicon nitride cap layer 19 etched to a first connection contact hole 36 and a second connection via 38 to build. The first connection contact hole 36 is above the first gate line structure 161 formed around the surface of the tungsten silicide layer 18 expose. The second connection contact hole 38 is outside the gateline structure 164 formed to the N + ion implantation area 26 expose. Finally, the second photoresist layer 35 away.

Der zuvor beschriebene SAC-Prozess besitzt jedoch die folgenden Nachteile. Erstens, wenn eine große Stufenhöhe zwischen dem AA und dem STI vorliegt, kann eine Fehljustierung während der Fotolithografie oder während des CMP zu einer nicht ausreichenden Dicke und einer gewünschten Ebenheit der ILD-Schicht 30 führen, so dass das geätzte Profil des Kontaktlochs beeinflusst wird, wodurch Probleme hinsichtlich der Verbindungsstruktur entstehen, etwa ein Kurzschluss zwischen der Bitleitung und der Wortleitung oder ein blindes Fenster in dem Bitleitungskontaktloch 32, insbesondere wenn die Entwurfsregeln kleiner werdende Abmessungen erfordern. Zweitens, da die Ätzselektivität von der ILD-Schicht 30 zu der SiON-Beschichtung 28 nicht ausreichend groß ist, um das Ätzen während der Herstellung des Bitleitungskontaktlochs 32 ausreichend zu stoppen, können sich Ränder in dem STI-Gebiet 12 bilden, die Übergangsleckströme zwischen dem Bitleitungskontaktanschluss, der nachfolgend gebildet wird, und dem Substrat 10 ergeben. Drittens, die Siliziumnitriddeckschicht 19 erfordert eine größere Dicke in dem SAC-Prozess, wodurch das thermische Budget erhöht wird und elektrische Eigenschaften wie Vt, Idsat, Zoff verschlechtert werden. Viertens, wenn der SAC-Prozess zur Herstellung eines Bauteils mit noch weiter reduzierter Größe eingesetzt wird, werden die bei der Fotolithografie und dem Ätzen auftretenden Probleme noch zunehmend erschwert. Fünftens, die für die Deckschicht 19 und das Abstandselement 24 verwendeten Materialien sind auf SiN oder SiON beschränkt, wodurch die Leckstromproblematik in der Polysiliziumschicht 17 weiter verschärft wird.However, the above-described SAC process has the following disadvantages. First, if there is a large step height between the AA and the STI, misalignment during photolithography or during CMP may result in insufficient thickness and desired flatness of the ILD layer 30 so that the etched profile of the contact hole is affected, thereby causing problems with the interconnect structure, such as a short circuit between the bitline and the wordline, or a blind window in the bitline contact hole 32 especially when the design rules require smaller dimensions. Second, because the etch selectivity of the ILD layer 30 to the SiON coating 28 is not large enough to etch during the fabrication of the bitline contact hole 32 Reason enough to stop margins in the STI area 12 form the transient leakage currents between the bit line contact terminal formed subsequently and the substrate 10 result. Third, the silicon nitride capping layer 19 requires a larger thickness in the SAC process, which increases the thermal budget and degrades electrical properties such as V t , I dsat , Z off . Fourth, when the SAC process is used to fabricate a device of even reduced size, the problems encountered in photolithography and etching become even more difficult. Fifth, the top layer 19 and the spacer 24 used materials are limited to SiN or SiON, whereby the leakage current problem in the polysilicon layer 17 is further tightened.

Die US 5359226 A offenbart ein Speicherbauteil mit selbst-justierten Kontakten und getrennten Wortleitungen. Das Bauteil umfasst Gateleitungsstrukturen und eine leitende Beschichtung, die konform auf dem Substrat des Bauteils ausgebildet ist, sowie eine dielektrische Schicht.The US 5359226 A discloses a memory device with self-aligned contacts and separate word lines. The device includes gate line structures and a conductive coating conformally formed on the substrate of the device, as well as a dielectric layer.

Die US 6159839 A offenbart eine Herstellungsverfahren für selbst-justierte Kontakt- „Landing Pads". Es werden Mehrfachniveau-Verbindungen mit Gateleitungsstrukturen und einer konfrom ausgebildeten leitende Beschichtung sowie einer dielektrischen Schicht beschrieben. Oberhalb der und zwischen den Gateleitungsstrukturen sind Kontaktöffnungen ausgebildet.The US 6159839 A discloses a self-aligned contact landing pad fabrication process, describing multiple level interconnects having gate line structures and a conforcated conductive coating, and a dielectric layer. Contact openings are formed above and between the gate line structures.

Die US Patentanmeldung US 2002/00140 648 A1 offenbart ein Verfahren zur Herstellung eines Halbleiterbauteils mit zweifacher Isolationsschicht und jeweils darin ausgebildeten Verdrahtungsgräben. Es wird die Herstellung direkter Gate-Kontakte und direkter Source-/Drain-Kontakte in Kombination mit der Herstellung selbst justierter Bitleitungskontakte auf „Landing Pads" gelehrt.The US patent application US 2002/00140 648 A1 discloses a method for producing a semiconductor device with a double insulation layer and each formed therein wiring trenches. It will be the production direct gate contacts and direct source / drain contacts in combination with the production of self-adjusted bit line contacts on "Landing Pads "taught.

ÜBERBLICK ÜBER DIE ERFINDUNGOVERVIEW OF THE INVENTION

Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung von Kontaktlöchern, um somit die zuvor genannten Probleme zu lösen oder zumindest zu verringern.The The present invention relates to a process for the preparation of Vias so as to solve or at least reduce the aforementioned problems.

Es ist eine Aufgabe der vorliegenden Erfindung, ein Verfahren zur Herstellung von Kontaktlöchern bereit zu stellen, um die Selektivität während des SAC-Prozesses zu verbessern.It It is an object of the present invention to provide a process for the preparation from contact holes to provide the selectivity during the SAC process improve.

Eine weitere Aufgabe der vorliegenden Erfindung ist es, ein Verfahren zur Herstellung eines Bitleitungskontaktlochs, eines Verbindungskontaktlochs zu einem Gate und eines Verbindungskontaktlochs zu einem dotierten Gebiet gleichzeitig bereit zu stellen, um den Prozess zu vereinfachen.A Another object of the present invention is a method for producing a bit line contact hole, a connection via hole a gate and a connection hole to a doped one Area at the same time to simplify the process.

Das Verfahren zur Herstellung von Kontaktlöchern wird mit einem Halbleitersubstrat mit mindestens vier benachbarten Gateleitungsstrukturen ausgeführt, wobei eine zweite Gateleitungsstruktur und eine dritte Gateleitungsstruktur in einem aktiven Gebiet gebildet sind. Zunächst wird eine dielektrische Beschichtung in konformer Weise auf dem Substrat gebildet. Anschließend werden Teile der dielektrischen Beschichtung zwischen der zweiten leitenden Struktur und der dritten leitenden Struktur entfernt. Anschließend wird eine leitende Beschichtung in konformer Weise auf dem Substrat gebildet. Teile der leitenden Beschichtung werden entfernt, um Bereiche der leitenden Beschichtung zwischen der zweiten leitenden Struktur und der dritten leitenden Struktur bestehen zu lassen. Eine Zwischendielektrikumsschicht (ILD) wird dann auf der gesamten Oberfläche des Substrats gebildet, um die leitende Beschichtung zu bedecken und die Lücke zwischen der ersten Gateleitungsstruktur und der zweiten Gateleitungsstruktur, die Lücke zwischen der zweiten Gateleitungsstruktur und der dritten Gateleitungsstruktur und die Lücke zwischen der dritten Gateleitungsstruktur und der vierten Gateleitungsstruktur zu füllen. Es wird eine strukturierte Fotolackschicht auf der ILD-Schicht gebildet. Schließlich wird die ILD-Schicht unter Verwendung der strukturierten Fotolackschicht als Maske geätzt, um ein erstes Kontaktloch, ein zweites Kontaktloch und ein drittes Kontaktloch in der ILD-Schicht gleichzeitig zu bilden, wobei das erste Kontaktloch die Oberseite der ersten Gateleitungsstruktur, das zweite Kontaktloch die leitende Beschichtung und das dritte Kontaktloch das Substrat außerhalb der vierten Gateleitungsstruktur freilegt.The Method of making contact holes is with a semiconductor substrate implemented with at least four adjacent gate line structures, wherein a second gate line structure and a third gate line structure are formed in an active area. First, a dielectric coating formed in a conforming manner on the substrate. Then be Portions of the dielectric coating between the second conductive structure and the third conductive structure. Subsequently, will a conductive coating is conformally formed on the substrate. Parts of the conductive coating are removed to areas of the conductive coating between the second conductive structure and the third conductive structure. An intermediate dielectric layer (ILD) is then formed on the entire surface of the substrate, to cover the conductive coating and the gap between the first gate line structure and the second gate line structure, the gap between the second gate line structure and the third gate line structure and the gap between the third gate line structure and the fourth gate line structure to fill. A patterned photoresist layer is formed on the ILD layer. After all For example, the ILD layer is formed using the patterned photoresist layer as Etched mask, around a first contact hole, a second contact hole and a third one Make contact hole in the ILD layer simultaneously, the first contact hole the top of the first gate line structure, the second contact hole the conductive coating and the third Contact hole the substrate outside the fourth gate line structure exposes.

Bei diesem Verfahren besteht die dielektrische Beschichtung (68) aus Siliziumnitrid und die ILD-Schicht (72) aus BPSG oder die dielektrische Beschichtung (68) besteht aus Siliziumoxid und die ILD-Schicht (72) enthält kein Bor und kein Phosphor.In this method, the dielectric coating ( 68 ) of silicon nitride and the ILD layer ( 72 ) made of BPSG or the dielectric coating ( 68 ) consists of silicon oxide and the ILD layer ( 72 ) contains no boron and no phosphorus.

Erfindungsgemäß umfasst die leitende Beschichtung Polysilizium oder TiN.According to the invention the conductive coating polysilicon or TiN.

Erfindungsgemäß umfasst das Entfernen von Teilen der dielektrischen Beschichtung die folgenden Schritte. Zunächst wird eine erste strukturierte Fotolackschicht auf der dielektrischen Beschichtung gebildet, um die Oberfläche der aufgebrachten Schicht zwischen der zweiten Gateleitungsstruktur und der dritten Gateleitungsstruktur freizulegen. Anschließend wird die dielektrische Beschichtung unter Anwendung der ersten strukturierten Fotolackschicht als Maske geätzt. Schließlich wird die erste strukturierte Fotolackschicht entfernt.According to the invention removing parts of the dielectric coating the following Steps. First is a first patterned photoresist layer on the dielectric Coating formed around the surface of the applied layer between the second gate line structure and the third gate line structure expose. Subsequently The dielectric coating is patterned using the first Photoresist layer etched as a mask. After all the first patterned photoresist layer is removed.

Erfindungsgemäß umfasst das Entfernen von Teilen der leitenden Beschichtung die folgenden Schritte. Zunächst wird eine zweite strukturierte Fotolackschicht auf Teilen der leitenden Beschichtung zwischen der zweiten Gateleitungsstruktur und der dritten Gateleitungsstruktur gebildet. Anschließend wird die leitende Beschichtung unter Verwendung der zweiten strukturierten Fotolackschicht als Maske geätzt. Schließlich wird die zweite strukturierte Fotolackschicht entfernt.According to the invention removing portions of the conductive coating, the following steps. First a second patterned photoresist layer is applied to portions of the conductive Coating between the second gate line structure and the third Gate line structure formed. Subsequently, the conductive coating using the second patterned photoresist layer as Etched mask. After all the second patterned photoresist layer is removed.

Erfindungsgemäß umfasst die Herstellung der leitenden Beschichtung die folgenden Schritte. Zunächst wird die leitende Beschichtung in konformer Weise über der gesamten Oberfläche des Substrats gebildet. Anschließend werden Teile der leitenden Beschichtung entfernt, um Bereiche der leitenden Beschichtung zwischen der zweiten leitenden Struktur und der dritten leitenden Struktur zurückzulassen.According to the invention the preparation of the conductive coating the following steps. First, will the conductive coating conformally over the entire surface of the Substrate formed. Subsequently Parts of the conductive coating are removed to areas of the conductive coating between the second conductive structure and leave the third conductive structure behind.

In einer bevorzugten Ausführungsform der vorliegenden Erfindung umfasst die dielektrische Beschichtung: SiOxNy, SiN oder SiO2. Jede der Gateleitungsstrukturen umfasst eine Gateelektrodenschicht und eine Deckschicht. Das Substrat umfasst ein erstes Flachgrabenisolations-(STI)Gebiet zwischen der ersten Gateleitungsstruktur und der zweiten Gateleitungsstruktur und ein zweites STI-Gebiet zwischen der dritten Gateleitungsstruktur und der vierten Gateleitungsstruktur, wobei das erste STI-Gebiet und das zweite STI-Gebiet das aktive Gebiet definieren.In a preferred embodiment of the present invention, the dielectric coating comprises: SiO x N y , SiN or SiO 2 . Each of the gate line structures includes a gate electrode layer and a cap layer. The substrate includes a first shallow trench isolation (STI) region between the first gate line structure and the second gate line structure and a second STI region between the third gate line structure and the fourth gate line structure, wherein the first STI region and the second STI region define the active region ,

KURZE BESCHREIBUNG DER ZEICHNUNGENBRIEF DESCRIPTION OF THE DRAWINGS

Die zuvor genannten und weiteren Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung gehen aus der folgenden detaillierten Beschreibung der bevorzugten Ausführungsform der Erfindung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert werden; es zeigen:The previously mentioned and other objects, features and advantages of The present invention will become apparent from the following detailed description the preferred embodiment the invention, with reference to the accompanying drawings to be studied; show it:

1A bis 1F Querschnittsansichten, die ein konventionelles Verfahren zur Herstellung von Kontaktlöchern unter Anwendung des SAC-Prozesses zeigen; 1A to 1F Cross-sectional views showing a conventional method for making contact holes using the SAC process;

2A bis 2H Querschnittsansichten, die ein Verfahren zur Herstellung von Kontaktlöchern gemäß der vorliegenden Erfindung darstellen. 2A to 2H Cross-sectional views illustrating a method of manufacturing contact holes according to the present invention.

DETAILLIERTE BESCHREIBUNG DER ERFINDUNGDETAILED DESCRIPTION THE INVENTION

2A bis 2H sind Querschnittsansichten, die ein Verfahren zur Herstellung von Kontaktlöchern gemäß der vorliegenden Erfindung zeigen. 2A to 2H FIG. 15 are cross-sectional views showing a method of manufacturing contact holes according to the present invention. FIG.

Wie in 2A gezeigt ist, wird ein P-Siliziumsubstrat 50 mit mehreren STI-Gebieten 52 zur Abtrennung von aktiven Gebieten, mit einer Gateisolationsschicht 54, die auf dem Substrat 50 gebildet ist, mehreren Gateleitungsstrukturen 561, 562, 563 und 564, die auf der Gateisolationsschicht 54 strukturiert sind, und mehreren N--Ionenimplantationsgebieten 60, die in dem Substrat 50 und an seitlichen Bereichen der Gateleitungsstrukturen 561-564 gebildet sind, bereit gestellt. Jede der Gateleitungsstrukturen 561-564 ist ein Stapel aus einer Polysiliziumschicht 57, einer Wofframsilizidschicht 58 und einer Deck schicht 59. Vorzugsweise wird das Material zur Herstellung der Deckschicht 59 aus SiN, SiON oder Siliziumoxid gewählt.As in 2A is shown, a P-type silicon substrate 50 with several STI areas 52 for the separation of active areas, with a gate insulation layer 54 that on the substrate 50 is formed, multiple gate line structures 561 . 562 . 563 and 564 on the gate insulation layer 54 are structured, and a plurality of N - -Ionenimplantationsgebieten 60 that are in the substrate 50 and at lateral regions of the gateline structures 561 - 564 are formed, provided. Each of the gateline structures 561 - 564 is a stack of a polysilicon layer 57 , a tungsten silicide layer 58 and a cover layer 59 , Preferably, the material for producing the cover layer 59 selected from SiN, SiON or silicon oxide.

Wie in 2B gezeigt ist, wird ein erstes Abstandselement 62 an den freigelegten Seitenwänden der Polysiliziumschicht 57 und der Wolframsilizidschicht 58 gebildet, und anschließend wird ein zweites Abstandselement 64 an den freigelegten Seitenwänden der Gateleitungsstrukturen 561-564 gebildet. Vorzugsweise weist das erste Abstandselement 62 Siliziumoxid auf und das zweite Abstandselement 64 SiN, SiON oder Siliziumoxid. Anschließend werden unter Verwendung der Gateleitungsstrukturen 561-564 und dem zweiten Abstandselement 64 als Maske jeweils N+-Ionenimplantationsgebiete 66 in den freigelegten N--Ionenimplantationsgebieten 60 gebildet. Daher dient das N+-Ionenimplantationsgebiet 66 als ein Source/Drain-Gebiet und das N--Ionenimplantationsgebiet 60 dient als eine leicht dotierte Drain-(LDD)Struktur.As in 2 B is shown, a first spacer element 62 on the exposed sidewalls of the polysilicon layer 57 and the tungsten silicide layer 58 formed, and then a second spacer element 64 on the exposed sidewalls of the gateline structures 561 - 564 educated. Preferably, the first spacer element 62 Silica on and the second spacer element 64 SiN, SiON or silica. Subsequently, using the gateline structures 561 - 564 and the second spacer 64 as a mask in each case N + ion implantation areas 66 in the exposed N - ion implantation areas 60 educated. Therefore, the N + ion implantation area serves 66 as a source / drain region and the N - ion implantation region 60 serves as a lightly doped drain (LDD) structure.

Wie in 2C gezeigt ist, wird eine dielektrische Beschichtung 68 vorzugsweise auf der gesamten Oberfläche des Substrats 50 abgeschieden und das Material der dielektrischen Beschichtung 68 weist SiON, SiN oder Siliziumoxid auf.As in 2C is shown, a dielectric coating 68 preferably on the entire surface of the substrate 50 deposited and the material of the dielectric coating 68 has SiON, SiN or silicon oxide.

Anschließend werden, wie in 2D gezeigt ist, unter Einsatz von Fotolithografie und Ätzverfahren mit einer ersten Fotolackschicht 69 als Maske Teile der dielektrischen Beschichtung 68, die zwischen der zweiten Gateleitungsstruktur 562 und der dritten Gateleitungsstruktur 563 abgeschieden sind, entfernt, um die Oberfläche des N+-Ionenimplantationsgebiets 66 freizulegen.Subsequently, as in 2D shown using photolithography and etching method with a first photoresist layer 69 as a mask, parts of the dielectric coating 68 between the second gate line structure 562 and the third gate line structure 563 deposited to the surface of the N + ion implantation area 66 expose.

Anschließend wird, wie in 2E gezeigt ist, nach Entfernen der ersten Fotolackschicht 69 eine leitende Beschichtung 70 in konformer Weise auf der gesamten Oberfläche des Substrats 50 gebildet. Das Material zur Herstellung der leitenden Beschichtung 70 umfasst Polysilizium oder TiN.Subsequently, as in 2E is shown after removing the first photoresist layer 69 a conductive coating 70 in a conforming manner on the entire surface of the substrate 50 educated. The material for the production of the conductive coating 70 includes polysilicon or TiN.

Anschließend wird, wie in 2F gezeigt ist, unter Verwendung einer zweiten Fotolackschicht 71 als Maske und unter Verwendung der dielektrischen Beschichtung 68 als Ätzstappschicht der Hauptteil der leitenden Beschichtung 70 entfernt, so dass die leitende Beschichtung 70 lediglich in der Lücke zwischen der zweiten Gateleitungsstruktur 562 und der dritten Gateleitungsstruktur 563 bestehen bleibt. Die zweite Fotolackschicht 71 kann das Negativbild der ersten Fotolackschicht 69 sein.Subsequently, as in 2F is shown using a second photoresist layer 71 as a mask and using the dielectric coating 68 as Ätzstappschicht the majority of the conductive coating 70 removed, leaving the conductive coating 70 only in the gap between rule the second gate line structure 562 and the third gate line structure 563 persists. The second photoresist layer 71 may be the negative image of the first photoresist layer 69 be.

Wie in 2G gezeigt ist, wird nach Entfernen der zweiten Fotolackschicht 71 eine ILD-Schicht 72 mit einer eingeebneten Oberfläche auf der gesamten Oberfläche des Substrats 50 durch Abscheidung und CMP gebildet, um die Lücken zwischen benachbarten Gateleitungsstrukturen 561-564 zu füllen. Das Material der ILD-Schicht 72 umfasst BPSG, HDP-Oxid, TEOS-Oxid oder eine Kombination davon.As in 2G is shown after removing the second photoresist layer 71 an ILD layer 72 with a flattened surface on the entire surface of the substrate 50 formed by deposition and CMP to the gaps between adjacent gate line structures 561 - 564 to fill. The material of the ILD layer 72 includes BPSG, HDP oxide, TEOS oxide or a combination thereof.

Schließlich werden, wie in 2H gezeigt ist, unter Anwendung einer dritten Fotolackschicht 73 mit einem Muster aus Kontaktlöchern als Maske Teile der ILD-Schicht 72, der dielektrischen Beschichtung 68 und der Deckschicht 59 entfernt, um ein erstes Verbindungskontaktloch 741, ein Bitleitungskontaktloch 742 und ein zweites Verbindungskontaktloch 743 zu bilden. Das Bitleitungskontaktloch 742, das unter Verwendung der leitenden Beschichtung 70a als eine Ätzstoppschicht gebildet wird, legt die leitende Beschichtung 70a zwischen der zweiten Gateleitungsstruktur 562 und der dritten Gateleitungsstruktur 563 frei. Das erste Verbindungskontaktloch 741 ist über der ersten Gateleitungsstruktur 561 gebildet, um die Oberfläche der Wolframsilizidschicht 58 freizulegen. Das zweite Verbindungskontaktloch 743 ist außerhalb der vierten Gateleitungsstruktur 564 vorgesehen, um das N+-Ionenimplantationsgebiet 66 freizulegen.Finally, as in 2H shown using a third photoresist layer 73 with a pattern of contact holes as a mask parts of the ILD layer 72 , the dielectric coating 68 and the topcoat 59 removed to a first connection contact hole 741 , a bit line contact hole 742 and a second connection via 743 to build. The bit line contact hole 742 using the conductive coating 70a is formed as an etch stop layer, the conductive coating sets 70a between the second gate line structure 562 and the third gate line structure 563 free. The first connection contact hole 741 is above the first gate line structure 561 formed around the surface of the tungsten silicide layer 58 expose. The second connection contact hole 743 is outside the fourth gate line structure 564 provided to the N + ion implantation area 66 expose.

Im Vergleich zu dem konventionellen Verfahren zur Herstellung des Bitleitungskontaktlochs besitzt die vorliegende Erfindung die vorliegenden Vorteile. Erstens, da die Ätzselektivität von Polysilizium zu Siliziumoxid sehr groß ist, werden bei der Herstellung des Bitleitungskontaktlochs 742 über der leitenden Beschichtung 70a die Probleme eines schlechten Ätzprofils, von Kurzschlüssen in der Verbindungsstruktur und eines blinden Fensters, die durch den konventionellen SAC-Prozess verursacht werden, vermieden. Zweitens, die erste Fotolackschicht 69 wird als Maske verwendet, um die dielektrische Beschichtung 68 zwischen der zweiten Gateleitungsstruktur 562 und der dritten Gateleitungsstruktur 563 zu entfernen, so dass die Abtragstiefe des freigelegten Siliziums nicht übermäßig groß ist, wodurch das Ausbilden von Rändern in dem aktiven Gebiet und dem STI-Gebiet 52 vermieden wird. Dies verhindert Übergangslecksträme zwischen dem Substrat 50 und einem gebildeten Kontaktanschluss. Drittens, es wird ein guter Ohmscher Kontakt zwischen der leitenden Beschichtung 70a und dem Substrat 50 ge bildet, um einen stabilen Kontaktwiderstand bereit zu stellen. Viertens, es wird eine dünnere Deckschicht 59 verwendet, um das thermische Budget zu verringern und um die elektrischen Qualitäten des Produkts zu verbessern. Fünftens, die vorliegende Erfindung kann auf die Herstellung eines Bauteils mit noch reduzierterer Größe angewendet werden, ohne dass Probleme in der Fotolithografie entstehen. Sechstens, die für die Deckschicht 59 und das zweite Abstandselement 64 verwendeten Materialien sind nicht auf SiN und SiON beschränkt, sondern es kann auch Siliziumoxid verwendet werden. Dies erhöht die Flexibilität bei der Materialauswahl, um die Deckschicht 59 und das zweite Abstandselement 64 zu bilden. Siebtens, die Justierung des Gates und der Kontakte kann genau gesteuert werden, wenn die dielektrische Beschichtung 68 Siliziumnitrid und die ILD-Schicht 72 BPSG aufweist. Alternativ wird, wenn die dielektrische Beschichtung 68 Siliziumoxid aufweist, das Material, das zur Herstellung der ILD-Schicht 72 verwendet wird, aus dielektrischen Materialien ausgewählt, die kein Bor und Phosphor enthalten. Dies verhindert, das Borionen oder Phosphorionen in das Substrat 50 diffundieren, so dass damit die Bauteilstabilität gewährleistet ist.As compared with the conventional method of manufacturing the bit line contact hole, the present invention has the present advantages. First, since the etch selectivity from polysilicon to silicon oxide is very large, in the fabrication of the bitline contact hole 742 over the conductive coating 70a avoiding the problems of a poor etch profile, shorts in the interconnect structure, and a blind window caused by the conventional SAC process. Second, the first photoresist layer 69 is used as a mask to cover the dielectric coating 68 between the second gate line structure 562 and the third gate line structure 563 so that the excavation depth of the exposed silicon is not excessively large, thereby forming edges in the active area and the STI area 52 is avoided. This prevents transient leakage between the substrate 50 and a formed contact terminal. Third, there will be good ohmic contact between the conductive coating 70a and the substrate 50 ge forms to provide a stable contact resistance. Fourth, it will be a thinner topcoat 59 used to reduce the thermal budget and to improve the electrical qualities of the product. Fifth, the present invention can be applied to the production of an even smaller size component without causing problems in photolithography. Sixth, for the topcoat 59 and the second spacer 64 used materials are not limited to SiN and SiON, but also silicon oxide can be used. This increases flexibility in material selection to the cover layer 59 and the second spacer 64 to build. Seventh, the adjustment of the gate and the contacts can be precisely controlled when the dielectric coating 68 Silicon nitride and the ILD layer 72 BPSG has. Alternatively, if the dielectric coating 68 Silica, the material used to make the ILD layer 72 is selected from dielectric materials containing no boron and phosphorus. This prevents boron ions or phosphorus ions in the substrate 50 diffuse, so that the component stability is ensured.

Die vorhergehende Beschreibung der bevorzugten Ausführungsformen dieser Erfindung wurde lediglich zu anschaulichen Zwecken bereit gestellt. Offensichtliche Modifikationen oder Variationen sind angesichts dieser technischen Lehre möglich. Die Ausführungsformen wurden ausgewählt und beschrieben, um eine bestmögliche Veranschaulichung der Prinzipien dieser Erfindung und ihrer praktischen Anwendbarkeit darzulegen, um damit dem Fachmann auf dem Gebiet in die Lage zu versetzen, die Erfindung in diversen Ausführungsformen und mit diversen Modifikationen, wie sie für die spezielle betrachtete Anwendung geeignet sind, auszuführen. The previous description of the preferred embodiments of this invention was provided only for illustrative purposes. obvious Modifications or variations are given this technical Teaching possible. The embodiments were selected and described to the best possible Illustrate the principles of this invention and its practicality to enable the person skilled in the art to do so put the invention in various embodiments and with various Modifications, as for the particular application considered are capable of performing.

Claims (8)

Verfahren zur Herstellung von Kontaktlöchern mit den Schritten: Bereitstellen eines Halbleitersubstrats (50) mit einer ersten Gateleitungsstruktur (561), einer zweiten Gateleitungsstruktur (562), einer dritten Gateleitungsstruktur (563) und einer vierten Gateleitungsstruktur (564), die der Reihe nach angeordnet sind, wobei die zweite Gateleitungsstruktur (562) und die dritte Gateleitungsstruktur (563) in einem aktiven Gebiet gebildet sind; Bilden einer dielektrischen Beschichtung (68) in konformer Weise auf dem Substrat (50); Entfernen von Teilen der dielektrischen Beschichtung (68) zwischen der zweiten Gateleitungsstruktur (562) und der dritten Gateleitungsstruktur (563); Bilden einer leitenden Beschichtung (70) in konformer Weise auf dem Substrat (50); Entfernen von Teilen der leitenden Beschichtung (70), um Bereiche der leitenden Beschichtung (70) zwischen der zweiten Gateleitungsstruktur (562) und der dritten Gateleitungsstruktur (563) zurückzulassen; Bilden einer Zwischendielektrikums-(ILD)Schicht (72) auf der gesamten Oberfläche des Substrats (50), um die leitende Beschichtung (70) zu bedecken und um die Lücke zwischen der ersten Gateleitungsstruktur (561) und der zweiten Gateleitungsstruktur (562), die Lücke zwischen der zweiten Gateleitungsstruktur (562) und der dritten Gateleitungsstruktur (563) und die Lücke zwischen der dritten Gateleitungsstruktur (563) und der vierten Gateleitungsstruktur (564) zu füllen; Bilden einer strukturierten Fotolackschicht (73) auf der ILD-Schicht (72); und Ätzen der ILD-Schicht (72) unter Anwendung der strukturierten Fotolackschicht (73) als Maske, um ein erstes Kontaktloch (741), ein zweites Kontaktloch (742) und ein drittes Kontaktloch (743) in der ILD-Schicht (72) gleichzeitig zu bilden, wobei das erste Kontaktloch (741) die Oberseite der ersten Gateleitungsstruktur (561), das zweite Kontaktloch (742) die leitende Beschichtung (70) und das dritte Kontaktloch (743) das Substrat außerhalb der vierten Gateleitungsstruktur (564) freilegen, dadurch gekennzeichnet, dass die dielektrische Beschichtung (68) aus Siliziumnitrid und die ILD-Schicht (72) aus BPSG besteht oder die dielektrische Beschichtung (68) aus Siliziumoxid besteht und die ILD-Schicht (72) kein Bor und kein Phosphor enthält.Method for the production of contact holes, comprising the steps of: providing a semiconductor substrate ( 50 ) having a first gate line structure ( 561 ), a second gate line structure ( 562 ), a third gate line structure ( 563 ) and a fourth gate line structure ( 564 ) arranged in series, the second gate line structure ( 562 ) and the third gate line structure ( 563 ) are formed in an active area; Forming a dielectric coating ( 68 ) in a conforming manner on the substrate ( 50 ); Removing parts of the dielectric coating ( 68 ) between the second gate line structure ( 562 ) and the third gate line structure ( 563 ); Forming a conductive coating ( 70 ) in a conforming manner on the substrate ( 50 ); Removing parts of the conductive coating ( 70 ) to areas of the conductive coating ( 70 ) between the second gate line structure ( 562 ) and the third gate line structure ( 563 ) back sen; Forming an intermediate dielectric (ILD) layer ( 72 ) on the entire surface of the substrate ( 50 ) to the conductive coating ( 70 ) and around the gap between the first gate line structure ( 561 ) and the second gate line structure ( 562 ), the gap between the second gate line structure ( 562 ) and the third gate line structure ( 563 ) and the gap between the third gate line structure ( 563 ) and the fourth gate line structure ( 564 ) to fill; Forming a patterned photoresist layer ( 73 ) on the ILD layer ( 72 ); and etching the ILD layer ( 72 ) using the structured photoresist layer ( 73 ) as a mask, around a first contact hole ( 741 ), a second contact hole ( 742 ) and a third contact hole ( 743 ) in the ILD layer ( 72 ), wherein the first contact hole ( 741 ) the top of the first gate line structure ( 561 ), the second contact hole ( 742 ) the conductive coating ( 70 ) and the third contact hole ( 743 ) the substrate outside the fourth gate line structure ( 564 ), characterized in that the dielectric coating ( 68 ) of silicon nitride and the ILD layer ( 72 ) consists of BPSG or the dielectric coating ( 68 ) consists of silicon oxide and the ILD layer ( 72 ) contains no boron and no phosphorus. Das Verfahren nach Anspruch 1, wobei die leitende Beschichtung (70) Polysilizium oder TiN aufweist.The method of claim 1, wherein the conductive coating ( 70 ) Has polysilicon or TiN. Das Verfahren nach Anspruch 1, wobei der Schritt des Entfernens von Teilen der dielektrischen Beschichtung (68) umfasst: Bilden einer ersten strukturieren Fotolackmaske (69) auf der dielektrischen Beschichtung (68), um die Oberfläche der dielektrischen Beschichtung (68) zwischen der zweiten Gateleitungsstruktur (562) und der dritten Gateleitungsstruktur (563) freizulegen; Ätzen der dielektrischen Beschichtung (68) unter Verwendung der ersten strukturierten Fotolackschicht (69) als Maske; und Entfernen der ersten strukturierten Fotolackschicht (69).The method of claim 1, wherein the step of removing portions of the dielectric coating ( 68 ) comprises: forming a first patterned photoresist mask ( 69 ) on the dielectric coating ( 68 ) to the surface of the dielectric coating ( 68 ) between the second gate line structure ( 562 ) and the third gate line structure ( 563 ) uncover; Etching the dielectric coating ( 68 ) using the first patterned photoresist layer ( 69 ) as a mask; and removing the first patterned photoresist layer ( 69 ). Das Verfahren nach Anspruch 1, wobei die dielektrische Beschichtung (68) SiOxNy, SiN oder SiO2 aufweist.The method of claim 1, wherein the dielectric coating ( 68 ) SiO x N y , SiN or SiO 2 . Das Verfahren nach Anspruch 1, wobei der Schritt des Entfernens von Teilen der leitenden Beschichtung (70) umfasst: Bilden einer zweiten strukturierten Fotolackschicht (71) auf Teilen der leitenden Beschichtung (70) zwischen der zweiten Gateleitungsstruktur (562) und der dritten Gateleitungsstruktur (563); Ätzen der leitenden Beschichtung (70) unter Verwendung der zweiten strukturierten Fotolackschicht (71) als Maske; und Entfernen der zweiten strukturierten Fotolackschicht (71).The method of claim 1, wherein the step of removing portions of the conductive coating ( 70 ) comprises: forming a second patterned photoresist layer ( 71 ) on parts of the conductive coating ( 70 ) between the second gate line structure ( 562 ) and the third gate line structure ( 563 ); Etching the conductive coating ( 70 ) using the second patterned photoresist layer ( 71 ) as a mask; and removing the second patterned photoresist layer ( 71 ). Das Verfahren nach Anspruch 1, wobei das Bildender leitenden Beschichtung (70) die Schritte umfasst: Bilden der leitenden Beschichtung (70) in konformer Weise auf der gesamten Oberfläche des Substrats (50); und Entfernen von Teilen der leitenden Beschichtung (70), um Bereiche der leitenden Beschichtung (70) zwischen der zweiten Gateleitungsstruktur (562) und der dritten Gateleitungsstruktur (563) zurückzulassen.The method of claim 1, wherein the forming the conductive coating ( 70 ) comprises the steps of: forming the conductive coating ( 70 ) in a conforming manner on the entire surface of the substrate ( 50 ); and removing parts of the conductive coating ( 70 ) to areas of the conductive coating ( 70 ) between the second gate line structure ( 562 ) and the third gate line structure ( 563 ) leave behind. Das Verfahren nach Anspruch 1, wobei jede der Gateleitungsstrukturen (561, 562, 563, 564) eine Gateelektrodenschicht und eine Deckschicht (59) aufweist.The method of claim 1, wherein each of the gate line structures ( 561 . 562 . 563 . 564 ) a gate electrode layer and a cover layer ( 59 ) having. Das Verfahren nach Anspruch 1, wobei das Halbleitersubstrat (50) ein erstes Flachgrabenisolations-(STI)Gebiet (52) zwischen der ersten Gateleitungsstruktur (561) und der zweiten Gateleitungsstruktur (562) und ein zweites STI-Gebiet (52) zwischen der dritten Gateleitungsstruktur (563) und der vierten Gateleitungsstruktur (564) aufweist, wobei das erste STI-Gebiet (52) und das zweite STI-Gebiet (52) das aktive Gebiet definieren.The method of claim 1, wherein the semiconductor substrate ( 50 ) a first shallow trench isolation (STI) area ( 52 ) between the first gate line structure ( 561 ) and the second gate line structure ( 562 ) and a second STI area ( 52 ) between the third gate line structure ( 563 ) and the fourth gate line structure ( 564 ), the first STI area ( 52 ) and the second STI area ( 52 ) define the active area.
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