DE10251950A1 - Circuit for extracting data from serial data signal for high bit-rate transmission between or within integrated circuits, determines best fit of data sequence matching data signal received by evaluating correlation characteristics - Google Patents

Circuit for extracting data from serial data signal for high bit-rate transmission between or within integrated circuits, determines best fit of data sequence matching data signal received by evaluating correlation characteristics Download PDF

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DE10251950A1 DE2002151950 DE10251950A DE10251950A1 DE 10251950 A1 DE10251950 A1 DE 10251950A1 DE 2002151950 DE2002151950 DE 2002151950 DE 10251950 A DE10251950 A DE 10251950A DE 10251950 A1 DE10251950 A1 DE 10251950A1
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Andreas Wortmann
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    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00Arrangements for synchronising receiver with transmitter
    • H04L7/02Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0337Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
    • H04L7/0338Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals the correction of the phase error being performed by a feed forward loop

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Abstract

The circuit has a sampling unit for sampling the data signal within a clock period of a received clock signal to generate multiple phase-bit-streams synchronous with the receiver clock. An evaluation unit determines a best fit of a data sequence matching the data of the data signal by evaluating correlation characteristics of the generated synchronous phase-bit-streams, and outputs the data sequence. An Independent claim is included for a method of extracting data from a serial data signal.

Description

Die Erfindung betrifft eine Schaltungsanordnung zur Extraktion von Daten aus einem seriellen Datensignal für eine hochbitratige Übertragung der Daten zwischen oder innerhalb von integrierten Schaltungen sowie ein entsprechendes Verfahren.The invention relates to a circuit arrangement for extracting data from a serial data signal for high bit rate transmission the data between or within integrated circuits as well a corresponding procedure.

Mit jeder neuen Prozesstechnologie für integrierte Schaltungen nimmt die Integrationsdichte und die damit verbundene maximal mögliche Schaltungskomplexität (derzeit ca. 10 Mio. Transistoren pro IC) stark zu. Da der Entwurfsaufwand mit der Schaltungskomplexität stark steigt, sind rechnergestützte Entwurfsverfahren unerlässlich. Stand der Technik für den Entwurf komplexer ICs ist die automatische Generierung einer Gatternetzliste aus einer Hardware-Beschreibung in einer geeigneten Hardware-Modellierungssprache (z.B. VHDL, Verflog oder SystemC) mit einem sogenannten Synthese-Tool. Die erzeugte Schaltung auf Gatterebene wird durch weitere weitestge hend automatische Platzierungs- und Verdrahtungs-Schritte in ein Maskenlayout für die IC-Fertigung überführt. Dieser Entwurfsablauf wird als Semicustom Design Flow bezeichnet.With every new process technology for integrated Circuits takes away the integration density and the associated maximum possible circuit complexity (currently around 10 million transistors per IC). Because the design effort with the circuit complexity increases rapidly, are computer-aided design processes essential. The art of The design of complex ICs is the automatic generation of one Gate network list from a hardware description in a suitable Hardware modeling language (e.g. VHDL, Verflog or SystemC) with a so-called synthesis tool. The Generated circuit at the gate level is continued by further automatic placement and wiring steps in a mask layout for the IC manufacturing transferred. This Design flow is called semicustom design flow.

Neben der steigenden Komplexität arbeiten die integrierten Schaltungen bei immer höheren Taktraten bzw. Datenraten. Weiterhin steigt die Menge der auszutauschenden Daten zwischen ICs oder zwischen den Funktionsblöcken auf einem IC stark an. Da die maximale Pinzahl von IC-Gehäusen in vielen Fällen eine Beschränkung für die Anzahl der Datenleitungen darstellt, müssen mehrere Datenströme über Leitungen im Zeitmultiplex-Verfahren übertragen werden. Deshalb, oder weil der Ausgangsdatenstrom schon hochbitratig ist, ist es erforderlich, dass serielle Datenströme mit sehr hohen Datenraten (z.B. ≥ 500 MBit/s) gesendet und empfangen werden können. Die etablierten Schaltungen für diese Hochgeschwindigkeitsverbindungen basieren aber auf Entwurfsverfahren, die ein hohes Maß an manueller Arbeit erfordern, also nicht dem Semicustom Design Flow zuzuordnen sind. Der manuelle Entwurf erstreckt sich hierbei bis auf die Ebene des Maskenlayouts und wird als Full Custom Design Flow bezeichnet. Die Implementierung einer Schaltung in einem Full Custom Design Flow wird wegen der Festlegung der Geometrie auf Maskenlayout-Ebene auch Hard-Macro genannt.In addition to increasing complexity, they work integrated circuits at ever higher clock rates or data rates. Furthermore, the amount of data to be exchanged between ICs is increasing or between the function blocks strongly on an IC. Because the maximum pin count of IC packages in many cases a limitation for the Number of data lines represents multiple data streams over lines transmitted in time-division multiplex become. Therefore, or because the output data stream is already high bit rate is, it is required that serial data streams with very high data rates (e.g. ≥ 500 Mbit / s) can be sent and received. The established circuits for this But high-speed connections are based on design processes, which is a high level of manual work, not the semicustom design flow are to be assigned. The manual draft extends to to the level of the mask layout and is called a full custom design Flow called. The implementation of a circuit in a full Custom design flow is because of the geometry setting at the mask layout level also called hard macro.

Der Erfindung liegt deshalb die Aufgabe zugrunde, eine Schaltung und ein entsprechendes Verfahren zur Extraktion von Daten aus einem empfangenen seriellen Datensignal für eine schnelle, also hochbitratige Übertragung der Daten zwischen oder innerhalb von integrierten Schaltungen anzugeben, die den Einsatz eines Semicustom Design Flows beim Entwurf und eine einfachere Implementierung auf einem IC ermöglichen.The object of the invention is therefore based on a circuit and a corresponding method for extraction data from a received serial data signal for fast, so high bit rate transmission to indicate the data between or within integrated circuits that the use of a semicustom design flow in the design and one enable easier implementation on an IC.

Diese Aufgabe wird erfindungsgemäß gelöst durch eine Schaltungsanordnung nach Anspruch 1 mitAccording to the invention, this object is achieved by a circuit arrangement according to claim 1 with

  • – einer Abtasteinheit zur mehrfachen Abtastung des Datensignals innerhalb einer Taktperiode eines Empfängertaktsignals zur Erzeugung mehrerer zum Empfängertakt synchroner Phasenbitströme, und- one Sampling unit for multiple sampling of the data signal within a clock period of a receiver clock signal to generate several to the receiver clock synchronous phase bit streams, and
  • – einer Auswerteeinheit zur Bestimmung einer bestmöglich mit den Daten des Datensignals übereinstimmenden Datenfolge durch Auswertung von Korrelationseigenschaften der erzeugten synchronen Phasenbitströme und zur Ausgabe der Datenfolge.- one Evaluation unit for determining one that best matches the data of the data signal Data sequence by evaluating correlation properties of the generated synchronous phase bit streams and to output the data sequence.

Ein entsprechendes erfindungsgemäßes Verfahren ist in Anspruch 19 angegeben. Vorteilhafte Ausgestaltungen sind in den Unteransprüchen angegeben.A corresponding method according to the invention is specified in claim 19. Advantageous configurations are in the subclaims specified.

Im Gegensatz zu den bekannten Lösungen basiert die erfindungsgemäße Schaltungsanordnung, die auch als Synthesizable High Speed Receiver bezeichnet wird, auf einem Semicustom Design Flow. Mit Ausnahme der Platzierung weniger Zellen ist es möglich, nur automatische Entwurfsschritte eines Semicustom Design Flows zu verwenden. Der wirtschaftliche Nutzen dieser Schaltungsarchitektur liegt in einem kürzeren Entwicklungszyklus, der leichteren Portierbarkeit zu neuen Prozesstechnologien aufgrund der Synthetisierbarkeit und in einer einfacheren Integrierbarkeit in eine Schaltungsumgebung, die auf einem Semicustom Design Flow beruht. Insbesondere kann bei der Erfindung eine signifikante Reduzierung der Anzahl globaler Timing-kritischer Pfade erreicht werden, so dass die Verwendung eines Semicustom Design Flows ermöglicht wird.In contrast to the known solutions based the circuit arrangement according to the invention, also known as a Synthesizable High Speed Receiver, on a semicustom design flow. Except for the placement less Cells it is possible only automatic design steps of a semicustom design flow to use. The economic benefit of this circuit architecture lies in a shorter one Development cycle, due to easier portability to new process technologies the ability to be synthesized and easier to integrate in a circuit environment based on a semicustom design flow based. In particular, there can be a significant reduction in the invention the number of global timing critical paths can be achieved that the use of a semicustom design flow is made possible.

Die Erfindung kann sowohl zur Datenübertragung zwischen integrierten Schaltungen, worunter auch eine Datenübertragung zwischen mehreren Chips oder verschiedenen Dies umfasst sein soll, also auch innerhalb einer einzigen integrierten Schaltung, worunter auch eine Datenübertragung auf einem einzigen Chip oder einem einzigen Die umfasst sein soll, zum Einsatz kommen.The invention can be used both for data transmission between integrated circuits, including data transmission between multiple chips or different This is supposed to be included, so also within a single integrated circuit, including what a data transfer on a single chip or a single die that is to be included are used.

Erfindungsgemäß werden aus dem seriellen Datensignal sogenannte Phasenbitströme erzeugt. Deren Korrelationseigenschaften werden dann ausgewertet, d.h. es wird geprüft, ob und in wie weit Übereinstimmung bzw. Gemeinsamkeiten zwischen den Phasenbitströmen bestehen, wobei ggf. kleinere Abweichungen zugelassen sind. Anhand des Ergebnisses wird dann die auszugebende Datenfolge bestimmt, wozu grundsätzlich verschiedene Möglichkeiten bestehen.According to the serial data signal so-called phase bit streams generated. Their correlation properties are then evaluated, i.e. it is checked whether and to what extent agreement or similarities exist between the phase bit streams, with minor deviations if necessary allowed are. Based on the result, the one to be output is then Data sequence determines what for various possibilities consist.

Die Korrelationseigenschaften können dabei beispielsweise über ein sogenanntes Korrelationsmaß definiert werden. Das Korrelationsmaß ordnet dabei jedem Phasenbitstrom in einem Beobachtungszeitraum einen sogenannte Korrelationsvektor zu. Dieser Korrelationsvektor kann nach beliebigen Rechenvorschriften ermittelt werden. Eine geeignete Rechenvorschrift ist eine, die im Fall der Übereinstimmung eines Phasenbitstroms mit den anderen Phasenbitströmen und im Fall der Nichtübereinstimmung eines Phasenbitstroms mit den anderen Phasenbitströmen jeweils Unterschiede für die Korrelationsvektoren des Phasenbitstroms ergibt. Das Korrelationsmaß dient dann in der Auswerteeinheit dazu, aus den Phasenbitströmen die Daten des Datensignals aufgrund der Unterschiede der obigen Korrelationszahlen zu extrahieren.The correlation properties can be defined, for example, using a so-called correlation measure. The correlation measure assigns a so-called correlation vector to each phase bit stream in an observation period. This correlation vector can be determined according to any calculation rules. A suitable calculation rule is one that, if a phase bit stream matches the other Pha senbit streams and in the event of a phase bit stream not matching the other phase bit streams, there are differences for the correlation vectors of the phase bit stream. The correlation measure then serves in the evaluation unit to extract the data of the data signal from the phase bit streams on the basis of the differences in the above correlation numbers.

In den Ansprüchen 2 bis 7 sind bevorzugte Ausgestaltungen der Abtasteinheit angegeben. Bevorzugt erfolgt die Abtastung innerhalb einer Taktperiode des Empfängertaktes immer zu einem festen Zeitpunkt, nämlich unter Verwendung der steigenden Flanke des Empfängertaktsignals.In claims 2 to 7 are preferred configurations of the scanning unit. The scanning is preferably carried out within a clock period of the receiver clock always at a fixed time, namely using the rising edge of the receiver clock signal.

Bevorzugt enthält die Abtasteinheit gemäß Anspruch 2 keine Regelung. Außerdem wird sie nur mit einem einzigen Empfängertaktsignal über eine einzige Leitung am Eingang der Abtasteinheit betrieben, also es werden der Abtasteinheit insbesondere keine mehreren Taktphasen, z.B. über ein Bussystem, zugeführt. Insbesondere durch den Verzicht auf eine Regelung wird eine signifikante Reduzierung der Anzahl globaler Timing-kritischer Pfade erreicht, so dass die Verwendung eines Semicustom Design Flows möglich ist.The scanning unit preferably contains according to claim 2 no regulation. Moreover it will only have a single receiver clock signal over a single one Line operated at the input of the scanning unit, so it will be the Scanning unit, in particular, no multiple clock phases, e.g. about a Bus system. In particular, the waiver of a regulation becomes a significant one Reduction in the number of global timing-critical paths achieved, see above that the use of a semicustom design flow is possible.

Bei der bevorzugten Ausgestaltung gemäß Anspruch 3 wird das Datensignal zunächst zeitlich verzögert, um somit verschiedene Phasen des Datensignals zu erzeugen. Diese werden dann mit demselben Empfängertaktsignal zur Erzeugung der Phasenbitströme parallel abgetastet. Eine vorteilhafte Ausgestaltung für die Realisierung einer solchen Abtasteinheit ist in Anspruch 4 definiert. Die bevorzugten Ausgestaltungen gemäß den Ansprüchen 3 und 4 verwenden nur einen Taktbereich, nämlich den Empfängertakt.In the preferred embodiment according to claim 3 is the data signal first delayed, to generate different phases of the data signal. This are then with the same receiver clock signal to generate the phase bit streams scanned in parallel. An advantageous embodiment for the implementation such a scanning unit is defined in claim 4. The preferred Developments according to claims 3 and 4 use only one clock range, namely the receiver clock.

Bei der anderen bevorzugten Ausgestaltung der Abtasteinheit gemäß Anspruch 5 wird das Empfängertaktsignal mehrfach verzögert, um verschiedene Phasen des Empfängertaktsignals zu erzeugen. Mit diesen phasenverschobenen Empfängertaktsignalen wird dann dasselbe Datensignal mehrfach abgetastet, um die Phasenströme zu erzeugen. Eine konkrete Ausgestaltung einer solchen Abtasteinheit ist in Anspruch 6 definiert. Der Vorteil der bevorzugten Ausgestaltungen gemäß den Ansprüchen 5 und 6 liegt in der relativ geringen Störung der Abtastzeitpunkte für die Phasenbitströme durch die Datenabhängigkeit der Verzögerungszeiten in der Verzögerungskette, da das Taktsignal datenunabhängig und streng periodisch ist.In the other preferred embodiment of the Scanning unit according to claim 5 becomes the receiver clock signal delayed several times, around different phases of the receiver clock signal to create. Then with these phase-shifted receiver clock signals the same data signal sampled several times to generate the phase currents. A specific configuration of such a scanning unit is required 6 defined. The advantage of the preferred embodiments according to claims 5 and 6 lies in the relatively minor disruption the sampling times for the phase bit streams through data dependency the delay times in the delay chain, since the clock signal is data independent and is strictly periodic.

Die bevorzugte Ausgestaltung der Verzögerunselemente der Verzögerunskette nach Anspruch 7 weist keine Mittel, wie z.B. Steuersignale, zur Einstellung der Verzögerungszeit auf.The preferred embodiment of the Verzögerunselemente the delay chain according to claim 7 has no means such as e.g. Control signals for Setting the delay time on.

Bevorzugte Ausgestaltungen der Auswerteeinheit sind in den Ansprüchen 8 bis 10 und 15 angegeben. Bevorzugt werden erfindungsgemäß mindestens zwei benachbarte Phasenbitströme ausgewertet, um daraus eine Datenfolge zu bestimmen, die möglichst gut mit den Daten des empfangenen seriellen Datensignals übereinstimmt. Dazu werden Korrelationseigenschaften der Phasenbitströme ausgewertet, um einen Phasenbitstrom mit großem Korrelationsmaß zu finden.Preferred configurations of the evaluation unit are in the claims 8 to 10 and 15 indicated. According to the invention, at least one is preferred two adjacent phase bit streams evaluated in order to determine a sequence of data that is as possible agrees well with the data of the received serial data signal. Correlation properties of the phase bit streams are evaluated, around a phase bit stream with large Correlation measure too Find.

Bevorzugt ist nach Anspruch 9 weiter mindestens eine entsprechende Auswahleinheit in der Auswerteeinheit vorgesehen, die aufgrund von Korrelationseigenschaften der Phasenbitströme jeweils einen bestmöglich mit den Daten des empfangenen Datensignals übereinstimmenden Phasenbitstrom auswählt. Bei dieser Auswahl können durch mehrere Auswahleinheiten auch mehrere Phasenbitströme ausgewählt werden. Sind mehrere Auswahleinheiten vorgesehen, so werden diese durch eine Auswertungssteuereinheit untereinander koordiniert. Entweder wird ein ausgewählter Phasenbitstrom zur Bestimmung der Datenfolge herangezogen oder aus mehreren Phasenbitströmen wird gemeinsam, beispielsweise durch Mehrheitsentscheid, die Datenfolge bestimmt.Is preferred according to claim 9 further at least one corresponding selection unit in the evaluation unit provided, each one due to correlation properties of the phase bit streams at best selects phase bit stream corresponding to the data of the received data signal. at this selection can several phase bit streams can also be selected by means of several selection units. If several selection units are provided, these are marked by an evaluation control unit coordinates with each other. Either will be a selected one Phase bit stream used to determine the data sequence or from several Phasenbitströmen is the data sequence together, for example by majority vote certainly.

Vorteilhafte Weiterbildungen der genannten Auswahleinheit sind in den Ansprüche 11 bis 14 angegeben. Bevorzugt erfolgt zur Auswahl des Phasenbitstroms die Bildung mindestens eines Differenzsignals zwischen mindestens zwei Phasenbitströmen, um zu prüfen, ob und inwieweit die Phasenbitströme voneinander abweichen bzw. um die Korrelation zweier Phasenbitströme zu bestimmen. Bevorzugt werden dabei die Korrelationen zwischen benachbarten Phasenbitströmen bestimmt und ausgewertet. Sofern sich dabei ergibt, dass die Phasenbitströme nicht voneinander abweichen bzw. ein hohes Korrelationsmaß aufweisen, wird davon ausgegangen, dass der Phasenbitstrom die in dem Eingangsdatensignal enthaltene Datenfolge korrekt wiedergibt.Advantageous further developments of said selection unit are specified in claims 11 to 14. Prefers at least one is formed for the selection of the phase bit stream Difference signal between at least two phase bit streams, um to consider, whether and to what extent the phase bit currents differ from one another or to determine the correlation of two phase bit streams. To be favoured the correlations between adjacent phase bit streams are determined and evaluated. If it turns out that the phase bit streams are not deviate from one another or have a high degree of correlation, it is assumed that the phase bit stream is in the input data signal reproduces contained data sequence correctly.

In einer weiteren Ausgestaltung ist vorgesehen, dass die mindestens eine Auswahleinheit zusätzlich eine Detektionseinheit aufweist, um mittels der Differenzbildungseinheit festgestellte Korrelationsunterschiede der Phasenbitströme über einen vorgegebenen Zeitraum zu beobachten und ggf. zu akkumulieren. Bevorzugt wird dabei für jedes Differenzsignal ein entsprechendes Detektionssignal generiert. Statt somit direkt aus den Differenzsignalen einen bestmöglichen Phasenbitstrom auszuwählen, erfolgt dann in einer weiteren Ausgestaltung anhand der Detektionssignale die Auswahl eines best möglichen Phasenbitstroms, wodurch sich ggf. die Implementierung aufgrund einfacher Timingbedingungen vereinfachen lässt.In a further embodiment provided that the at least one selection unit additionally one Detection unit has to by means of the difference formation unit determined correlation differences of the phase bit streams over a predetermined Observe the period and accumulate if necessary. Is preferred doing for each difference signal generates a corresponding detection signal. Instead of the best possible directly from the difference signals Select phase bit stream then in a further embodiment using the detection signals choosing the best possible Phase bit stream, which may result in implementation simpler timing conditions.

Die Auswahl des bestmöglichen Phasenbitstroms durch die mindestens eine Auswahleinheit ist grundsätzlich zeitlich variabel und wird ständig angepasst. Dies bedeutet, dass nicht zu Beginn der Datenübertragung ein einziger Phasenbitstrom ausgewählt wird, sondern in regelmäßigen Zeitabständen überprüft wird, ob der ausgewählte Phasenbitstrom auch noch die beste Wahl darstellt.Choosing the best possible Phase bit stream through the at least one selection unit is basically temporal variable and is constantly customized. This means that not at the beginning of the data transfer a single phase bit stream is selected, but is checked at regular intervals, whether the selected one Phase bitstream is also the best choice.

Die Auswertungssteuereinheit wählt gemäß Anspruch 15 bevorzugt mindestens einen der durch die Auswahleinheiten ausgewählten Phasenbitströme aus, um diese Daten als empfangene Datenfolge auszugeben. Durch Auswertung mehrerer ausgewählter Phasenbitströme können dabei mehrere Datenbits des Eingangssignales innerhalb einer Empfängertaktperiode extrahiert werden. Ferner wird bei Änderung der Auswahl durch die Auswertungssteuereinheit sichergestellt, dass eine lückenlose Extraktion der Daten stattfindet und kein Datenbit mehrfach ausgewertet wird.The evaluation control unit selects according to Claim 15 preferably selects at least one of the phase bit streams selected by the selection units in order to output this data as a received data sequence. By evaluating several selected phase bit streams, several data bits of the input signal can be extracted within a receiver clock period. Furthermore, when the selection is changed by the evaluation control unit, it is ensured that the data is extracted without gaps and that no data bit is evaluated multiple times.

Die erfindungsgemäße Schaltung kann gemäß den Ausgestaltungen nach den Ansprüchen 16 und 17 dadurch erzeugt werden, dass ein Synthesetool ausgehend von einer Hardware-Beschreibungssprache (z.B. VHL, Verflog, SystemC) unter Verwendung einer Standardzellbibliothek eine Gatternetzliste erzeut. Diese Gatternetzliste besteht aus Zellen einer Standardzellbibliothek, welche in einem Semicustom Design Flow mit Hilfe von Tools platziert und verdrahtet werden. Gemäß der Ausgestaltung nach Anspruch 18 kann, durch manuelle Unterstützung der Platzierungsalgorithmen des entsprechenden Tools, die Laufzeit der Signale auf den Timing-kritischen Pfaden wie z.B. zwischen den Verzögerungselementen reduziert oder angeglichen werden.The circuit according to the invention can according to the configurations according to the claims 16 and 17 are generated by starting with a synthesis tool from a hardware description language (e.g. VHL, Verflog, SystemC) a gate network list using a standard cell library erzeut. This grid list consists of cells from a standard cell library, which are placed in a semicustom design flow using tools and be wired. According to the design according to claim 18, by manual support of the placement algorithms of the appropriate tool, the running time of the signals on the timing-critical Paths such as reduced between the delay elements or be adjusted.

Die Erfindung wird nachfolgend anhand der Zeichnungen näher erläutert. Es zeigen:The invention is described below the drawings closer explained. Show it:

1 mögliche Einsatzgebiete der Erfindung, 1 possible areas of application of the invention,

2 ein Blockschaltbild zur Verdeutlichung von Timingproblemen bei der synchronen Datenübertragung, 2 a block diagram to illustrate timing problems with synchronous data transmission,

3 ein Zeitdiagramm zur Erläuterung von Jitter, 3 1 shows a time diagram to explain jitter,

4 Zeitdiagramme zur Erläuterung von Skew, 4 Time diagrams for explaining skew,

5 ein Augendiagramm zur Erläuterung der Abtastung bei einer bekannten Lösung, 5 an eye diagram to explain the sampling in a known solution,

6 eine Blockschaltbild einer bekannten Schaltungsanordnung, 6 2 shows a block diagram of a known circuit arrangement,

7 ein Augendiagramm zur Erläuterung der Abtastung bei einer weiteren bekannten Lösung, 7 an eye diagram to explain the scanning in a further known solution,

8 ein Blockschaltbild einer weiteren bekannten Schaltungsanordnung, 8th 2 shows a block diagram of a further known circuit arrangement,

9 ein Augendiagramm zur Erläuterung der Abtastung bei der erfindungsgemäßen Schaltungsanordnung, 9 1 shows an eye diagram to explain the scanning in the circuit arrangement according to the invention,

10 ein Blockschaltbild einer Ausgestaltung der erfindungsgemäßen Schaltungsanordnung, 10 2 shows a block diagram of an embodiment of the circuit arrangement according to the invention,

11 ein Blockschaltbild einer weiteren Ausgestaltung der erfindungsgemäßen Schaltungsanordnung, 11 2 shows a block diagram of a further embodiment of the circuit arrangement according to the invention,

12 ein vereinfachtes Blockschaltbild der grundsätzlichen Ausgestaltung der erfindungsgemäßen Schaltungsanordnung, 12 a simplified block diagram of the basic design of the circuit arrangement according to the invention,

13 eine erste Ausgestaltung einer Abtasteinheit, 13 a first embodiment of a scanning unit,

14 Signalverläufe der bei der Abtasteinheit gemäß 13 auftretenden Signale, 14 Waveforms according to the scanning unit 13 occurring signals,

15 eine weitere Ausgestaltung einer Abtasteinheit, 15 a further configuration of a scanning unit,

16 ein Blockschaltbild zur Verdeutlichung der Signalverläufe bei der erfindungsgemäßen Schaltungsanordnung, 16 2 shows a block diagram to illustrate the signal curves in the circuit arrangement according to the invention,

17 eine Verzögerungskette bei einer konkreten Implementierung der Abtasteinheit, 17 a delay chain for a concrete implementation of the scanning unit,

18 Signalverläufe der bei der Verzögerungskette gemäß 17 auftretenden Signale, 18 Waveforms according to the delay chain 17 occurring signals,

19 eine Kette von Flip-Flops in einer konkreten Implementierung, 19 a chain of flip-flops in a concrete implementation,

20 Signalverläufe der bei der Schaltung gemäß 19 auftretenden Signale, 20 Waveforms according to the circuit 19 occurring signals,

21 ein Blockschaltbild einer Ausgestaltung der erfindungsgemäßen Auswerteeinheit, 21 2 shows a block diagram of an embodiment of the evaluation unit according to the invention,

22 eine Ausgestaltung einer Differenzbildungseinheit, 22 an embodiment of a difference formation unit,

23 Signalverläufe der bei der Differenzbildungseinheit gemäß 22 auftretenden Signale, 23 Waveforms according to the difference formation unit 22 occurring signals,

24 eine Ausgestaltung einer Nullfalle, 24 an embodiment of a zero trap,

25 das Zustandsdiagramm einer Nullfalle gemäß 24, 25 the state diagram of a zero trap 24 .

26 Signalverläufe der von der Nullfalle gemäß 24 erzeugten Detektionssignale über einen längeren Zeitraum, 26 Waveforms according to the from the zero trap 24 generated detection signals over a longer period of time,

27 Signalverläufe der von der Nullfalle erzeugten Detektionssignale über einen kürzeren Zeitraum, 27 Waveforms of the detection signals generated by the zero trap over a shorter period of time,

28 ein Zustandsdiagramm zur Erläuterung der Umschaltung zwischen unterschiedlichen Phasenbitströmen, 28 1 shows a state diagram to explain the switchover between different phase bit streams,

29 ein Ausschnitt aus den Signalverläufen gemäß 26 zur Erläuterung der zeitlichen Anpassung der Auswahl des Phasenbitstroms, 29 a section of the signal curves according to 26 to explain the temporal adaptation of the selection of the phase bit stream,

30 eine alternative Ausgestaltung zur Implementierung der Abtasteinheit durch parallel angeordnete Verzögerungselemente, 30 an alternative embodiment for implementing the scanning unit by means of delay elements arranged in parallel,

31 eine weitere Ausgestaltung zur Implementierung der Abtasteinheit durch Kombination von parallel und seriell angeordneten Verzögerungselementen und 31 a further embodiment for implementing the scanning unit by combining delay elements and arranged in parallel and in series

32 ein Blockschaltbild einer weiteren Ausgestaltung der erfindungsgemäßen Auswerteeinheit. 32 a block diagram of a further embodiment of the evaluation unit according to the invention.

In den 1a und 1b sind grob die Einsatzgebiete der vorliegenden Erfindung dargestellt, nämlich Interchip-Kommunikation zwischen, beispielsweise über PCB, Stecker oder Kabel verbundene Chips 1C1, 1C2 (1a) oder Intrachip-Kommunikation inner halb von ICs (1b), beispielsweise zwischen verschiedenen Taktbereichen CD1, CD2 (CD = Clock Domain).In the 1a and 1b the fields of application of the present invention are roughly illustrated, namely interchip communication between chips connected, for example, via PCB, plug or cable 1C1 . 1C2 ( 1a ) or intrachip communication within ICs ( 1b ), for example between different clock areas CD1, CD2 (CD = Clock Domain).

Werden Daten zwischen verschiedenen ICs bei hohen Datenraten (mehr als 500 Mbit/s) übertragen, so treten Timing-Probleme durch Laufzeitunterschiede zwischen Takt und Daten auf. Laufzeitunterschiede entstehen durch die Abhängigkeit der Laufzeiten auf dem IC von Spannungs-, Temperatur- und Fertigungstoleranzen und außerhalb des ICs durch die Abhängigkeit der Laufzeiten von Package- und Board-Fertigungstoleranzen. Diese Laufzeitunterschiede können sich deshalb während des Betriebs der Schaltungen ändern und sind somit zeitabhängig. Der Grund für die Timing-Probleme bei hohen Datenraten ist, dass Laufzeitunterschiede in der Größenordnung der Taktperiode liegen können und nicht sichergestellt ist, dass die Daten innerhalb der richtigen Taktperiode die Empfangsschaltung erreichen, wie es bei synchronen Schaltungskonzepten normalerweise der Fall sein sollte. Dieses Problem wird in 2 deutlich.If data is transferred between different ICs at high data rates (more than 500 Mbit / s), timing problems arise due to differences in runtime between clock and data. Differences in transit times arise due to the dependency of the transit times on the IC on voltage, temperature and manufacturing tolerances and outside the IC due to the dependency of the transit times on package and Board manufacturing tolerances. These runtime differences can therefore change during the operation of the circuits and are therefore time-dependent. The reason for the timing problems at high data rates is that runtime differences can be of the order of the clock period and there is no guarantee that the data will reach the receiving circuit within the correct clock period, as should normally be the case with synchronous circuit concepts. This problem is solved in 2 clear.

In dem dargestellten Beispiel treten zwischen Sender 1 und Empfänger 2 zeitlich variable Laufzeitunterschiede von ±0,5ns sowohl auf der Datenleitung 3 als auch auf der Taktleitung 4 auf. Beispielsweise beträgt die spezifizierte Laufzeit der Taktleitung TDclk und der Datenleitung TDdat. Die mittlere Laufzeitdifferenz |TDdat – TDclk| kann statisch ausgeglichen werden, aber bei einer geringen zeitabhängigen relativen Verschiebung der beiden Signale ist keine synchrone Übertragung möglich, da 1 ns bereits einem ganzen Taktzyklus entspricht.In the example shown, step between transmitters 1 and receiver 2 temporally variable runtime differences of ± 0.5ns both on the data line 3 as well as on the clock line 4 on. For example, the specified runtime of the clock line TD clk and the data line TD dat . The mean transit time difference | TD dat - TD clk | can be statically balanced, but with a small time-dependent relative shift of the two signals, synchronous transmission is not possible, since 1 ns already corresponds to an entire clock cycle.

Die bei einer Datenübertragung auftretenden Störungen rufen am empfangenen Datensignal beobachtbare Störeffekte hervor, die als Jitter und Wander bezeichnet werden. Diese sind in den 3 und 4 verdeutlicht. Der Jitter ist eine von Taktperiode zu Taktperiode zufällige und vom Betrag begrenzte Änderung der Bitdauer des Datensignals. Physikalische Ursache für einen solchen Jitter sind beispielsweise sehr kurzzeitige Spannungseinbrüche auf den Versorgungsleitungen eines ICs. Diese entstehen unter anderem durch den kurzfristig sehr hohen Strombedarf beim Umladen von Gatekapazitäten bei Schaltvorgängen aufgrund der Datenänderungen, beispielsweise von Flip-Flops, zum Zeitpunkt einer Taktflanke. Auch Crosstalk und Reflektion kann zu Jitter führen.The disturbances that occur during data transmission cause disturbing effects that can be observed on the received data signal, which are referred to as jitter and wander. These are in the 3 and 4 clarified. The jitter is a change in the bit duration of the data signal which is random from clock period to clock period and limited in amount. The physical cause of such jitter is, for example, very brief voltage drops on the supply lines of an IC. These arise, among other things, from the short-term very high current requirements when reloading gate capacities during switching operations due to data changes, for example flip-flops, at the time of a clock edge. Crosstalk and reflection can also lead to jitter.

Mit Skew soll hier der zeitlich unveränderliche Laufzeitunterschied zwischen zwei Signalen A und B bezeichnet werden. Als Wander wird die Veränderung des Laufzeitunterschiedes zwischen zwei Signalen A und B bezeichnet. Der Wander ist zeitabhängig und einer langsamen dynamischen Änderung unterworfen. Er entsteht zum Beispiel durch Temperatur- und Spannungsschwankungen und unterschiedliche Eigenschaften der Leitungen für die Signale A und B.With Skew, this is supposed to be the unchangeable one Time difference between two signals A and B can be called. As a wanderer, the change the transit time difference between two signals A and B. The hike is time-dependent and subjected to a slow dynamic change. It arises, for example, from temperature and voltage fluctuations and different properties of the lines for the signals A and B.

Für die Lösung dieses Datenübertragungsproblems sind Vorschläge bekannt, die sich in zwei verschiedene Konzepte einteilen lassen. Bei einer Clock/Data-Recovery-Architektur (CDR), wie in 6 skizziert, wird aufgrund der Signalwechsel des Datensignals die Frequenz und die Phasenlage des abtastenden Taktsignals so auf den Datenstrom eingestellt, dass die Daten zu einem Zeitpunkt übernommen werden, zu dem sie stabil anliegen. Dies ist in dem in 5 gezeigten Augendiagramm erkennbar. Durch Synchronisation mit den Flanken des Datensignals wird der abtastende Takt abgestimmt.There are known proposals for solving this data transmission problem, which can be divided into two different concepts. With a clock / data recovery architecture (CDR), as in 6 outlined, the frequency and the phase position of the sampling clock signal are set to the data stream on the basis of the signal change of the data signal in such a way that the data are taken over at a point in time at which they are stable. This is in the in 5 shown eye diagram recognizable. The sampling clock is tuned by synchronization with the edges of the data signal.

Aus dem Eingangssignal werden sowohl die Daten, als auch der Datentakt gewonnen. Taktrückgewinnungsschaltungen 5 sind als Phase-Locked-Loops (PLL) oder Delay-Locked-Loops (DLL) weit verbreitet. Wegen der Rückkopplungsschleife innerhalb einer solchen PLL/DLL wird diese Architektur in 6 auch als Feedback-Architektur bezeichnet. Die Timing-kritischen Pfade sind in der Schaltungsskizze markiert.Both the data and the data clock are obtained from the input signal. Clock recovery circuits 5 are widely used as phase-locked loops (PLL) or delay-locked loops (DLL). Because of the feedback loop within such a PLL / DLL, this architecture is used in 6 also known as feedback architecture. The timing-critical paths are marked in the circuit diagram.

Pfade werden im Folgenden Timing-kritisch genannt, wenn (z.B. durch Layout beeinflusste) Signallaufzeiten oder der Skew zwischen den Signalen eines Busses innerhalb eines Toleranzfensters liegen müssen, das im allgemeinen sehr viel kleiner als die höchste Taktperiode der Schaltung ist. Liegt die Signallaufzeit oder der Skew zwischen den Signalen außerhalb des Toleranzfensters, ist die Funktionalität der Schaltung gefährdet. In der dargestellten Schaltungsarchitektur werden die Timing-kritischen Pfade und die Module mit Timing-kritischen Pfaden in einem Full Custom Design Flow entworfen. Unabhängig voneinander ist für jeden Dateneingang eine solche recht aufwendige Schaltung erforderlich. Insbesondere aufgrund der erforderlichen Stromversorgung und Spannungsstabilität ist die Integration einer solchen Schaltung aufwendig.Paths are called timing-critical in the following, if (e.g. influenced by layout) signal propagation times or the Skew between the signals of a bus within a tolerance window have to lie which is generally much smaller than the highest clock period of the circuit is. Is the signal delay or skew between the signals? outside of the tolerance window, the functionality of the circuit is at risk. In of the circuit architecture shown are the timing critical Paths and the modules with timing-critical paths in one full Custom design flow designed. Independent of each other is for everyone Such a rather complex circuit is required for data input. In particular due to the required power supply and voltage stability Integration of such a circuit is complex.

Das andere in der Literatur etablierten Schaltungs-Konzept benötigt nur einen Taktgenerator für mehrere identische serielle Dateneingänge. Es handelt sich um eine Feedforward-Architektur, bei der nur die Daten und nicht das Taktsignal aus dem Datenein gangssignal data_i extrahiert werden. Diese Data-Recovery-Architektur ist in 8 gezeigt. Das Datensignal data_i wird asynchron mit vielen exakt aufeinander abgestimmten Phasen des selben Taktsignals clk_ref überabgetastet, vorzugsweise zu exakt äquidistanten Zeitpunkten, wie in dem in 7 gezeigten Augendiagramm zu erkennen ist. Mittels Mehrheitsentscheid oder eines anderen geeigneten Verfahrens werden die Daten aus dem gesendeten Datensignal data_o extrahiert. Für die Realisierung einer solchen Architektur mit mehreren seriellen Empfängern 2 wird zwar nur eine PLL/DLL 5 zur Erzeugung der Taktphasen benötigt, es müssen jedoch viele Taktphasen clk_k erzeugt werden, und die Verteilung dieser vielen globalen Signale zu den einzelnen Empfängermodulen 2 ist Timing-kritisch.The other circuit concept established in the literature only requires one clock generator for several identical serial data inputs. It is a feed-forward architecture in which only the data and not the clock signal are extracted from the data input signal data_i. This data recovery architecture is in 8th shown. The data signal data_i is over-sampled asynchronously with many precisely coordinated phases of the same clock signal clk_ref, preferably at exactly equidistant times, as in the in FIG 7 shown eye diagram can be seen. The data are extracted from the transmitted data signal data_o by means of a majority decision or another suitable method. For the implementation of such an architecture with several serial receivers 2 Although only one PLL / DLL 5 is required to generate the clock phases, many clock phases clk_k must be generated, and the distribution of these many global signals to the individual receiver modules 2 is timing critical.

Um die aus dem Taktsignal erzeugten Phasen exakt aufeinander abzustimmen, wird in beiden Architekturen eine PLL/DLL 5 verwendet. Der Entwurf einer PLl/DLL ist aber, da es sich um eine Schaltung mit analogen Komponenten handelt, entsprechend aufwendig. Da die Verteilung und der Transport der verschiedenen Taktphasen clk_k auch Timing-kritisch ist, ist eine exakte manuelle Platzierung der Leitungen und Gatter erforderlich. Generell ist ein entscheidender Nachteil der in 8 gezeigten Schaltungsarchitektur, dass die Timing-kritischen Pfade von einer Quelle zu allen Empfänger-Schaltungen 2 geführt werden müssen. Die Realisierung solcher High Speed Receiver Schaltungen erfolgt daher unter Verwendung eines Full Custom Design Flows. Dies gilt ebenso für die in 6 gezeigte Schaltung, deren Teilschaltungen oder Module überwiegend Timing-kritisch sind.A PLL / DLL 5 is used in both architectures in order to precisely match the phases generated from the clock signal. However, the design of a PLI / DLL is correspondingly complex since it is a circuit with analog components. Since the distribution and transport of the different clock phases clk_k is also timing-critical, exact manual placement of the lines and gates is required. Generally, a major disadvantage is the in 8th Circuit architecture shown that the timing-critical paths from one source to all receiver circuits 2 must be performed. The realization sol The high speed receiver circuits are therefore made using a full custom design flow. This also applies to the in 6 Circuit shown, the sub-circuits or modules are mainly timing-critical.

Nur mit dieser Entwurfsmethodik, bei der die einzelnen Transistoren dimensioniert und Leitungen bzw. Zellen platziert werden, ist es möglich, die analogen Schaltungsteile so zu entwerfen, dass die PLL/DLL 5 entsprechend exakte Taktsignale erzeugt und diese Timing-kritischen Signale präzise verteilt werden. Der Aufwand, der durch diese Herangehensweise entsteht, ist allerdings sehr hoch. Die Implementierung ist technologieabhängig und erfordert einen manuellen Schaltungsentwurf. Zur Verifikation des Entwurfs ist eine zeitintensive Analogsimulation notwendig. Diese Entwurfs-Methode ist daher sehr teuer.Only with this design methodology, in which the individual transistors are dimensioned and lines or Cells are placed, it is possible to use the analog circuit parts to be designed in such a way that the PLL / DLL 5 corresponds to exact clock signals generated and these timing-critical signals are precisely distributed. The effort, however, the result of this approach is very high. The implementation depends on the technology and requires a manual one Circuit design. To verify the design is a time-consuming one Analog simulation necessary. This design method is therefore very expensive.

Einfacher und daher in der Industrie zur Realisierung weniger problematischer Schaltungen größtenteils verwendet, ist ein Semicustom Design Flow. Dieser Entwurfsprozess ist stark rechnergestützt und weitgehend automatisiert. Hier wird die Funktion der Schaltung in einer Hardware-Modellierungssprache beschrieben. Am stärksten verbrei tet sind die Hardware-Modellierungssprachen VHDL, Verflog und SystemC. Synthese-Tools übersetzten den Quellcode in eine Gatternetzliste unter Verwendung von elementaren Standardzellen, die von Halbleiter-Herstellern in Bibliotheken zur Verfügung gestellt werden. Man spricht davon, dass die Schaltung synthetisierbar ist. Diese automatisierte Methode zum Schaltungsentwurf ermöglicht erst die Erstellung großer Schaltkreise und den einfachen Wechsel der Zieltechnologie durch den Austausch der Zellenbibliotheken.Simpler and therefore in industry for the realization of less problematic circuits for the most part used is a semicustom design flow. This design process is strongly computer-based and largely automated. Here is the function of the circuit described in a hardware modeling language. Are most widespread the hardware modeling languages VHDL, Verflog and SystemC. Synthesis tools translated the Source code in a grid list using elementary Standard cells used by semiconductor manufacturers in libraries disposal be put. It is said that the circuit can be synthesized is. This automated method for circuit design makes it possible creating great Circuits and the easy change of target technology the exchange of cell libraries.

Eine Kostenminimierung bei der Entwicklung von ICs ist erreichbar, indem Teilschaltungen, die bisher auf einem Full Custom Design Flow basierten, in einem Semicustom Design Flow realisiert werden. Die erfindungsgemäße Schaltungsanordnung kann in einem Semicustom Design Flow implementiert werden. Der wesentliche Vorteil der vorgestellten Schaltung liegt in einer Vereinfachung und Reduzierung der Schaltungsfläche und des Entwurfsaufwands.A cost minimization in the development of ICs can be achieved by subcircuits that were previously based on a Full custom design flow based, in a semicustom design flow will be realized. The circuit arrangement according to the invention can in be implemented in a semicustom design flow. The essential The advantage of the circuit presented is a simplification and reducing the circuit area and the design effort.

Das Konzept der erfindungsgemäßen Schaltung ist in 10 gezeigt. Diese weist für jedes Datensignal des Datensignalbusses data_i(0..M) eine Abtasteinheit 6, in denen jeweils mehrere zum Datentakt clk_f_i (oft auch als Empfängertakt bezeichnet) synchrone Phasenbitströme SAMPLE generiert werden, auf. Diese werden jeweils einer gesonderten Auswerteeinheit 7 zugeführt, in der jeweils die bestmöglich mit den Daten der empfangenen Datensignale data_i(0..M) übereinstimmenden Datenfolge durch Korrelationseigenschaften der erzeugten synchronen Phasenbitströme SAMPLE bestimmt werden. Diese werden dann als Ausgangssignalbus data_o(0..M) ausgegeben.The concept of the circuit according to the invention is in 10 shown. This has a sampling unit for each data signal of the data signal bus data_i (0..M) 6 , in each of which several phase bit streams SAMPLE which are synchronous with the data clock clk_f_i (often also referred to as the receiver clock) are generated. These are each a separate evaluation unit 7 supplied, in which the data sequence which best matches the data of the received data signals data_i (0..M) is determined by correlation properties of the generated synchronous phase bit streams SAMPLE. These are then output as the output signal bus data_o (0..M).

Die Anzahl der Timing-kritischen Pfade werden darin minimiert und auf lokale Gebiete reduziert. Die Verteilung des Empfängertaktes clk_f_i ist nicht Timing-kritisch, da die Phasenlage des Taktsignals clk_f_i für die korrekte Funktionalität der Schaltung keine Rolle spielt. Für den Betrieb der Schaltung ist grundsätzlich auch keine PLL oder DLL erforderlich. Dies stellt eine erhebliche Vereinfachung dar. Wie in dem Augendiagramm in 9 gezeigt ist, kann die Abtastung zu Zeitpunkten erfolgen, deren Abstand nicht bekannt ist und innerhalb eines großen Toleranzbereichs liegt.The number of timing-critical paths are minimized and reduced to local areas. The distribution of the receiver clock clk_f_i is not critical to the timing, since the phase position of the clock signal clk_f_i is irrelevant for the correct functionality of the circuit. In principle, no PLL or DLL is required to operate the circuit. This represents a significant simplification. As in the eye diagram in 9 is shown, the sampling can take place at times whose distance is not known and is within a large tolerance range.

In manchen Anwendungen, wird jedoch trotzdem eine PLL auf dem IC vorhanden sein, da ein heruntergeteilter Takt clk_ref als Referenztakt extern mit einer niedrigeren Takfrequenz auf dem IC übernommen wird, wie in 11 gezeigt ist. Das hochfrequente Taktsignal clk_f_i wird dann mit einer PLL/DLL 5 aus dem heruntergeteilten Taktsignal clk_ref zurückgewonnen. In diesen Fällen wird jedoch mit der hier vorgestellten Schaltungsarchitektur häufig die Anzahl der PLL/DLLs bei Verwendung mehrerer solcher Receiver reduzierbar sein, da die Taktverteilung selbst Timing-unkritisch ist. Aufwendigere PLLs mit vielen Taktphasen, wie bei den in den 6 und 8 gezeigten Feedforward-Architekturen mit aufwendiger Verteilung der einzelnen Taktphasen sind aber in keinem Fall erforderlich.In some applications, however, a PLL will still be present on the IC, since a divided clock clk_ref is taken over externally as a reference clock with a lower clock frequency on the IC, as in 11 is shown. The high-frequency clock signal clk_f_i is then recovered from the divided clock signal clk_ref with a PLL / DLL 5. In these cases, however, the number of PLL / DLLs can often be reduced when using several such receivers with the circuit architecture presented here, since the clock distribution itself is not critical in terms of timing. More complex PLLs with many clock phases, such as those in the 6 and 8th shown feedforward architectures with complex distribution of the individual clock phases are not necessary in any case.

Es werden zwei alternative Architekturvarianten des neuen Konzeptes vorgeschlagen, die im Folgenden weiter erläutert werden. Beide Architekturen des Empfängers sind Feedforward-Architekturen. Das heißt, dass keine Anpassung des Taktsignals an das Datensignal stattfindet. In diesem Ansatz wird auch auf die Abstimmung verschiedener Taktphasen verzichtet, so dass keine Regelung der abtastenden Signale vorgenommen wird. Dadurch kann auf die Verwendung des weitgehend manuellen Full Custom Design Flow verzichtet werden. Deshalb ist diese Anordnung besonders für die Verwendung eines Semicustom Design Flows geeignet.There are two alternative architectural variants of the new concept, which are explained further below. Both architectures of the receiver are feed forward architectures. That means that no adjustment of the Clock signal to the data signal takes place. In this approach too not coordinating different clock phases, so that no regulation of the scanning signals is carried out. Thereby can rely on the largely manual full custom design Flow can be dispensed with. Therefore, this arrangement is especially for use of a semicustom design flow.

In dem in 12 gezeigten Empfänger entstehen nach einer Abtastung des Datensignals data_i durch eine Abtasteinheit 6, die, wie nachfolgend noch näher erläutert wird, bevorzugt eine Kaskade von N Flip-Flops aufweist, entweder mit N phasenverschobenen Taktsignalen oder mit einem Taktsignal clk_f_i und N-fach verzögerten Datensignalen, N sogenannte Phasenbitströme SAMPLE. Bei hinreichender Auflösung der Taktphasen oder Datenverzögerungen existiert bei stabiler und etwa gleicher Empfängerdatenrate und Taktfrequenz mindestens ein Phasenbitstrom, der fehlerfrei ohne Verletzung der Setup-Hold-Zeiten der Flip-Flops die Daten abtastet. Ein Algorithmus nimmt die Auswertung in einer Auswertungseinheit 7 vor, die bevorzugt eine Auswahl dieses Phasenbitstroms ist. Die Auswertungseinheit 7 steuert entsprechend einen Multiplexer 8, über den der ausgewählte Phasenbitstrom an den Datenausgang als Datenausgangssignal data_o ausgegeben wird.In the in 12 The receivers shown arise after a sampling of the data signal data_i by a sampling unit 6 which, as will be explained in more detail below, preferably has a cascade of N flip-flops, either with N phase-shifted clock signals or with a clock signal clk_f_i and N-times delayed data signals, N so-called phase bit streams SAMPLE. If the clock phases or data delays are adequately resolved, there is at least one phase bit stream with a stable and approximately the same receiver data rate and clock frequency, which samples the data without errors and without violating the setup hold times of the flip-flops. An algorithm takes the evaluation in an evaluation unit 7 before, which is preferably a selection of this phase bit stream. The evaluation unit 7 controls a multiplexer accordingly 8th , via which the selected phase bit stream to the data output as a data output signal data_o is given.

Der Unterschied der beiden Architekturen besteht nur in der Erzeugung der Phasenbitströme SAMPLE. In beiden Varianten wird eine ungeregelte Verzögerungskette verwendet. In der ersten Architektur werden mit dieser aus dem Datensignal data_i eine Vielzahl verschiedener Phasen des Datensignals und in der zweiten Architektur aus dem Taktsignal clk_f_i eine Vielzahl verschiedener Phasen des Taktsignals abgeleitet, mit denen dann jeweils die Phasenbitströme gewonnen werden. Die Phasenlage und Frequenz, mit der die Empfangsschaltung arbeitet, sind auf das Datensignal bezogen ungeregelt, so dass sich Datenfehler, die durch Jitter und Wander entstehen, auf die Phasenbitströme auswirken. Die Auswertungseinheit 7 in 6 analysiert nun lediglich die Phasenbitströme, um daraus einen Phasenbitstrom SAMPLE auszuwählen, der mit den Daten des ursprünglichen, nicht abgetasteten Datensignals data_i am Eingang der Schaltung übereinstimmt.The only difference between the two architectures is the generation of the phase bit streams SAMPLE. An unregulated delay chain is used in both variants. In the first architecture, a multiplicity of different phases of the data signal are derived from the data signal data_i and in the second architecture a multiplicity of different phases of the clock signal are derived from the clock signal clk_f_i, with which the phase bit streams are then obtained in each case. The phase position and frequency with which the receiving circuit operates are unregulated in relation to the data signal, so that data errors caused by jitter and wander have an effect on the phase bit streams. The evaluation unit 7 in 6 now only analyzes the phase bit streams in order to select a phase bit stream SAMPLE which corresponds to the data of the original, unsampled data signal data_i at the input of the circuit.

Grundsätzlich sind für den Auswertungsmechanismus verschiedene Algorithmen denkbar. Eine Beispielimplementierung, die auf zwei endlichen Automaten, sogenannten Finite State Machines, und der Autokorrelation des Datensignals bzw. der Korrelation der erzeugten Phasenbitströme basiert, wird weiter unten näher erläutert. Alternativ kann ein Algorithmus mit zusätzlicher Redundanz und Kodierung des Eingangsdatenstroms den korrekten Phasenbitstrom bei einem Dekodierungsvorgang erkennen. Weiterhin ist eine Vielzahl von möglichen alternativen Algorithmen denkbar.Basically are for the evaluation mechanism different algorithms conceivable. An example implementation, on two finite machines, so-called finite state machines, and the autocorrelation of the data signal or the correlation of the generated phase bit streams based, will be discussed in more detail below explained. Alternatively, an algorithm with additional redundancy and coding of the Input data stream the correct phase bit stream during a decoding process detect. Furthermore, there are a variety of possible alternative algorithms conceivable.

13 zeigt ein Blockschaltbild einer ersten Architektur der Abtasteinheit 6, bei der eine Abtastung mehrerer Datensignalphasen mit einem gemeinsamen Takt erfolgt. Das Datensignal data_i des High-Speed-Daten-Eingangs wird durch eine Kette aus N Verzögerungselementen 10 mit einer Verzögerungszeit von ΔTi ≪ Tclk_f_i, i ∊ {0, ..., N – 1} geleitet und zwischen den einzelnen Verzögerungselementen 10 mit einem gemeinsamen Takt abgetastet. Die hierdurch aus dem ursprünglichen Datensignal data_i abgeleiteten Signale werden als Phasenbitströme SAMPLE bezeichnet. Eine nachfolgende Schaltung analysiert diese Phasenbitströme und wählt einen zur Datenfolge des Eingangsdatenstromes data_i bestmöglich identischen Phasenbitstrom aus. Diese Auswahl wird dynamisch mit zeitlichen Variationen von Laufzeiten aufgrund von Spannungsänderungen oder Temperaturänderungen angepasst. 13 shows a block diagram of a first architecture of the scanning unit 6 , in which several data signal phases are sampled with a common clock. The data signal data_i of the high-speed data input is a chain of N delay elements 10 with a delay time of Δ Ti ≪ T clk_f_i , i ∊ {0, ..., N - 1} and between the individual delay elements 10 sampled with a common clock. The signals derived from the original data signal data_i are referred to as phase bit streams SAMPLE. A subsequent circuit analyzes these phase bit streams and selects a phase bit stream that is as identical as possible to the data sequence of the input data stream data_i. This selection is dynamically adjusted with time variations of run times due to voltage changes or temperature changes.

13 zeigt ein Beispiel einer Verzögerungskette, die aus einer Folge von Buffern 10 mit einer Verzögerungszeit von ΔTi, i ∊ {0 ... N – 1} aufgebaut ist. Natürlich sind hier auch andere Elemente, die über eine Verzögerungszeit verfügen, einsetzbar (andere Gatter, Teilschaltungen, Leitungsstücke). Die Verzögerungszeiten der einzelnen Elemente müssen nicht exakt bekannt sein, es ist ausreichend, dass alle in etwa gleich groß sind. Die exakte Verzögerungszeit ist aufgrund des Semicustom Design Flows, der Platzierungsmöglichkeiten, der Prozess- und Produktionsschwankungen, der anliegenden Versorgungsspannung und der Umgebungstemperatur in gewissen Grenzen variabel. 13 shows an example of a delay chain consisting of a sequence of buffers 10 with a delay time of Δ Ti , i ∊ {0 ... N - 1}. Of course, other elements that have a delay time can also be used here (other gates, subcircuits, line sections). The delay times of the individual elements do not have to be known exactly, it is sufficient that all are approximately the same size. The exact delay time is variable within certain limits due to the semicustom design flow, the placement options, the process and production fluctuations, the supply voltage and the ambient temperature.

Durch die manuelle Platzierung der Verzögerungselemente können die Verzögerungszeiten der Leitungsstücke zwischen den Verzögerungselementen reduziert werden. Dadurch kann die Qualität der Implementierung verbessert werden und die Verzögerungszeiten ebenfalls einander angeglichen werden. Eine solche manuelle Unterstützung der Platzierungs- und Verdrahtungstools ist in einem modernen Semicustom Design Flow generell möglich. Im vorliegenden Fall kann diese Vorgehensweise je nach Ergebnis der automatisch ablaufenden Platzierungs- und Verdrahtungsalgorithmen einen entscheidenden Beitrag zur Qualität der Implementierung in einem Semicustom Design Flow leisten. Für die klassiche Anwendung eines Semicustom Design Flows, bei dem die Entwurfsschritte so weit wie möglich automatisch ablaufen sollen, wird eine solche mauelle Platzierung nicht durchgeführt.By placing the delay elements can the delay times of the pipe sections between the delay elements be reduced. This can improve the quality of the implementation and the delay times also be adjusted to each other. Such manual support of the Placement and wiring tools are in a modern semicustom Design flow generally possible. In the present case, this procedure can vary depending on the result the automatically running placement and wiring algorithms a crucial contribution to the quality of implementation in a semicustom Achieve design flow. For the classic application of a semicustom design flow, in which the Design steps as much as possible Such a placement is supposed to run automatically not done.

Die Verzögerungselmente sollen alle eine möglichst vergleichbare Verzögerungszeit haben, so dass gilt ΔTi ≈ ΔTj für alle i, j ∊ {0, ..., N – 1}. Die zwischen den Verzögerungselementen 1O anliegenden Signale werden hier mit RAW(0) bis RAW(N – 1) bezeichnet. Diese RAW-Signale werden, wie auch in 13 angedeutet. gleichzeitig mittels speichernden Elementen 11 wie Flip-Flops oder Latches mit dem Taktsignal clk f i abgetastet. Die abgetasteten Signale werden dann mit SAMPLE(0) bis SAMPLE(N – 1) bezeichnet und Phasenbitströme genannt. Aufgrund der Verzögerungskette, der Setup-Hold-Time Verletzungen und der Signalstörungen, wie Jitter und Wander, sind die Phasenbitströme nicht identisch, jedoch miteinander und mit dem Datensignal korreliert. Einige sind um ein bzw. mehrere Bits gegeneinander verschoben, andere tragen teilweise falsche Daten.The delay elements should all have a delay time that is as comparable as possible, so that Δ Ti ≈ Δ Tj applies to all i, j ∊ {0, ..., N - 1}. The between the delay elements 1O applied signals are referred to here as RAW (0) to RAW (N - 1). These RAW signals are, as in 13 indicated. at the same time by means of storage elements 11 such as flip-flops or latches sampled with the clock signal clk fi. The sampled signals are then processed with SAMPLE ( 0 ) to SAMPLE (N-1) and called phase bit streams. Due to the delay chain, the setup hold time violations and the signal disturbances such as jitter and wander, the phase bit streams are not identical, but are correlated with each other and with the data signal. Some are shifted by one or more bits against each other, others carry incorrect data.

Für ein Beispiel mit N = 20 sind in 14 die RAW- und die SAMPLE-Signale für einen kurzen Zeitabschnitt abgebildet. SAMPLE(3) und SAMPLE(13) stellen fehlerhafte Phasenbitströme dar, während in SAMPLE(0) bis SAMPLE(2), SAMPLE(4) bis SAM-PLE(12) und SAMPLE(14) bis SAMPLE(19) korrekte Daten anliegen. Die Phasenbitströme, auf denen korrekte Daten anliegen, lassen sich in drei Gruppen einteilen, in denen die Daten jeweils identisch sind. Jede dieser Gruppen repräsentiert einen sogenannten Datenbitstrom. Durch Jitter und Phasenverschiebung des Datensignals verändert sich die Zuordnung der Phasenbitströme zu den Datenbitströmen. Diese Beobachtung ist für die Auswertungs- bzw. Auswahlalgorithmen relevant.For an example with N = 20 are in 14 the RAW and SAMPLE signals are mapped for a short period of time. SAMPLE( 3 ) and SAMPLE ( 13 ) represent faulty phase bit streams, while in SAMPLE ( 0 ) to SAMPLE ( 2 ), SAMPLE ( 4 ) to SAM-PLE ( 12 ) and SAMPLE ( 14 ) to SAMPLE ( 19 ) correct data is available. The phase bit streams on which correct data are present can be divided into three groups, in which the data are identical in each case. Each of these groups represents a so-called data bit stream. The assignment of the phase bit streams to the data bit streams changes due to jitter and phase shift of the data signal. This observation is relevant for the evaluation or selection algorithms.

15 zeigt ein Blockschaltbild einer zweiten Architektur der Abtasteinheit 6, bei der eine Überabtastung des Datensignals durch mehrere Phasen des Taktsignals erfolgt. 15 shows a block diagram of a second architecture of the scanning unit 6 , in which the data signal is oversampled by several phases of the clock signal.

Zentrales Merkmal einer Implementierung nach diesem Konzept ist die Verzögerungskette aus beliebigen Verzögerungselementen 10, durch die ungeregelt verschiedene Phasen des Taktsignals clk_f_i erzeugt werden. Das Taktsignal wird durch die Verzögerungskette geleitet. Die zwischen den Verzögerungselementen 10 abgenommenen Taktsignale werden Taktphasen CKP(0) bis CKP(N – 1) genannt. Mit den verschiedenen Taktphasen wird das Datensignal data_i abgetastet, um die Phasenbitströme SAMPLE zu erzeugen. Diese Phasenbitströme entsprechen im Prinzip denen der ersten, in 13 gezeigten Architektur. Um optimale Extraktionsergebnisse zu erreichen, werden, da die Phasenbitströme unterschiedlich gewonnen werden und daher unterschiedliche Eigenschaften haben, auch gegebenenfalls leicht modifizierte Algorithmen zur Anwendung kommen.The central feature of an implementation based on this concept is the delay chain any delay elements 10 , through which different phases of the clock signal clk_f_i are generated. The clock signal is passed through the delay chain. The between the delay elements 10 removed clock signals are clock phases CKP ( 0 ) to CKP (N - 1). The data signal data_i is sampled with the various clock phases in order to generate the phase bit streams SAMPLE. In principle, these phase bit streams correspond to those of the first, in 13 architecture shown. In order to achieve optimal extraction results, since the phase bit streams are obtained differently and therefore have different properties, slightly modified algorithms may also be used.

Nachfolgend wird exemplarisch die Implementierung der in 12 gezeigten Schaltungsarchitektur näher erläutert. 16 zeigt die Architektur der Empfängerschaltung mit den einzelnen funktionalen Blöcken. Der serielle Bitstrom der Empfangsdaten liegt als Signal data_i an. Dieses Datensignal wird durch die Abtasteinheit 6 mit einer Kette aus Verzögerungselementen geleitet. Indem zwischen den einzelnen Verzögerungselementen die Signale gleichzeitig abgetastet werden, entsteht zu festen periodischen Zeitpunkten eine (diskrete) Abbildung vom zeitlichen Verlauf des Datensignals. Anhand dieser Abbildung wird die gesendete Datenfolge aus dem Datensignal extrahiert.The implementation of the in 12 circuit architecture shown explained in more detail. 16 shows the architecture of the receiver circuit with the individual functional blocks. The serial bit stream of the received data is present as signal data_i. This data signal is generated by the scanning unit 6 guided with a chain of delay elements. By simultaneously scanning the signals between the individual delay elements, a (discrete) image of the temporal course of the data signal is created at fixed periodic times. The transmitted data sequence is extracted from the data signal on the basis of this illustration.

Diese Extraktion für eine realisierte Implementierung soll nun im einzelnen erläutert werden. Die Implementierung besteht aus den in 16 gezeigten Modulen. Es wird auf die Funktion jedes einzelnen Moduls speziell eingegangen.This extraction for a implemented implementation will now be explained in detail. The implementation consists of the in 16 modules shown. The function of each individual module is specifically dealt with.

Das Eingangssignal wird durch die Verzögerungselemente 10 geleitet und jeweils vor einem Verzögerungselement 10 abgegriffen. Ein Verzögerungselement 10 ist hier als ein einfacher Buffer mit einer Verzögerungszeit von Δτ ≈ 100ps der Standardzellen-Bibliothek realisiert. Es handelt sich in diesem Beispiel also um aktive Verzögerungselemente, die zur Signalaufbereitung beitragen. Die Schaltung ist in 17 gezeigt. Es sind N = 20 Buffer 10 als Verzögerungselemente gewählt. Das Signal RAW(1) hat beispielsweise genau ein Verzögerungselement 10 mehr als das Signal RAW(0) durchlaufen, und das Signal RAW(10) hat beispielsweise zehn Verzögerungselemente 10 mehr durchlaufen als das Signal RAW(0). Der Verlauf dieser einzelnen Signale ist in 18 dargestellt.The input signal is through the delay elements 10 headed and in front of a delay element 10 tapped. A delay element 10 is implemented here as a simple buffer with a delay time of Δτ ≈ 100ps from the standard cell library. In this example, these are active delay elements that contribute to signal processing. The circuit is in 17 shown. There are N = 20 buffers 10 chosen as delay elements. The RAW signal ( 1 ) has exactly one delay element, for example 10 more than the signal RAW ( 0 ) and the signal RAW ( 10 ) has ten delay elements, for example 10 go through more than the RAW signal ( 0 ). The course of these individual signals is in 18 shown.

In diesem Beispiel liegt die Bitfolge '101' in der Zeitspanne ca. 818ns – ca. 820ns am Dateneingang an. Zum Zeitpunkt 820ns liegt am Eingang data_i also ein hoher Spannungspegel an, die Signale RAW(4) bis RAW(13) haben einen niedrigen Spannungspegel und spiegeln die zeitlich verzögerte '0' wider. Die Signale RAW(14) bis RAW(19) haben wieder einen hohen Signalpegel, der die erste '1' repräsentiert. Die übertragene Bitfolge '101' wird durch die Verzögerungskette also in den Daten der RAW-Signale gleichzeitig sichtbar. Die Gesamtverzögerung der Verzögerungskette entspricht in diesem Beispiel etwa der doppelten Periode des Datentaktsignals.In this example, the bit sequence '101' is present at the data input for a period of approx. 818ns - approx. 820ns. At time 820ns there is a high voltage level at the data_i input, the signals RAW ( 4 ) to RAW ( 13 ) have a low voltage level and reflect the time-delayed '0'. The signals RAW ( 14 ) to RAW ( 19 ) have a high signal level, which represents the first '1'. The transmitted bit sequence '101' is thus visible through the delay chain in the data of the RAW signals at the same time. In this example, the total delay of the delay chain corresponds approximately to twice the period of the data clock signal.

Die gegeneinander phasenverschobenen Datensignale RAW werden alle gleichzeitig abgetastet. Dies geschieht beispielsweise bei der Frequenz 1 GHz mit dem Taktsignal clk_f_i. Die entsprechende Schaltung ist in 19 gezeigt. Es findet eine asynchrone Abtastung durch Flip-Flops 11 statt. Die Signalverläufe vor und nach der Abtastung sind in 20 gezeigt. Die zum Taktsignal clk_f_i synchronen Datensignale SAMPLE werden jeweils als Phasenbitstrom bezeichnet. Die korrekte, oben erwähnte Bitfolge '101' findet sich nun in den Signalen SAMPLE(0) bis SAMPLE(2), SAMPLE(4) bis SAMPLE(12) und SAMPLE(14) bis SAMPLE(19) wieder. Durch Setup-Hold-Time Verletzungen sind die Phasenbitströme SAMPLE(3) und SAMPLE(13) fehlerhaft.The RAW data signals are all sampled at the same time. This happens for example at the frequency 1 GHz with the clock signal clk_f_i. The corresponding circuit is in 19 shown. Asynchronous sampling takes place using flip-flops 11 instead of. The waveforms before and after the scan are in 20 shown. The data signals SAMPLE which are synchronous with the clock signal clk_f_i are each referred to as a phase bit stream. The correct bit sequence '101' mentioned above can now be found in the signals SAMPLE ( 0 ) to SAMPLE ( 2 ), SAMPLE ( 4 ) to SAMPLE ( 12 ) and SAMPLE ( 14 ) to SAMPLE ( 19 ) again. Due to setup hold time violations, the phase bit streams SAMPLE ( 3 ) and SAMPLE ( 13 ) incorrect.

In diesem Fall können den Phasenbitströmen also drei aufeinanderfolgenden Bits des Datensignals zugeordnet werden. Daraus ergeben sich drei Gruppen, die jeweils einen sogenannten Datenbitstrom repräsentieren. Durch Schwankungen der Phase bzw. Frequenz von Datensignal bzw. Referenztakt und durch Jitter verschieben sich die Grenzen zwischen diesen drei Gruppen. Die Zugehörigkeit der Phasenbitströme zu den Gruppen ändert sich daher dynamisch, und es können auch fehlerhafte Phasenbitströme auftreten. Fehlerhafte Phasenbitströme sind Phasenbitströme, deren Daten fehlerhaft gegenüber den Eingangsdaten sind. Zwei benachbarte Datenbitströme sind also um 1 Bit bzw. eine Taktperiode gegeneinander verschoben, aber sonst identisch, und enthalten genau die zu extrahierenden Daten. Die korrekten Daten werden nun bestimmt, indem, falls sich der Wanden oder das Jitter-Verhalten ändert, zwischen verschiedenen Phasenbitströmen gewechselt, und so dem Datenbitstrom gefolgt wird.In this case, the phase bit streams can three consecutive bits of the data signal are assigned. This results in three groups, each a so-called Represent data bit stream. Due to fluctuations in the phase or frequency of the data signal or The reference clock and jitter shift the boundaries between these three groups. Belonging the phase bit streams to the groups changes therefore dynamic, and it can also faulty phase bit streams occur. Faulty phase bitstreams are phase bitstreams whose Data incorrect compared to the input data. There are two adjacent data bit streams thus shifted against each other by 1 bit or one clock period, but otherwise identical, and contain exactly the data to be extracted. The correct dates are now determined by if the walls or change the jitter behavior, switched between different phase bit streams, and so that Data bit stream is followed.

Eine Auswertungsschaltung 7 zur Auswertung der Phasenbitströme und zur Bestimmung eines bestmöglich mit der Eingangsdatenfolge übereinstimmenden bzw. ein maximales Korrelationsmaß aufweisenden Phasenbitstroms ist in 21 gezeigt. Diese weist eine Differenzbildungeinheit 12 zur Differenzbildung zwischen mindestens zwei Phasenbitströmen, eine Detektionseinheit 13 zur Bestimmung des Korrelationsmaßes sowie zwei von einer Steuereinheit 14 gesteuerte Selectoren 15, 16 zur Einsynchronisation auf jeweils einen Datenbitstrom auf. Die einzelnen Einheiten sollen nachfolgend näher erläutert werden.An evaluation circuit 7 for evaluating the phase bit streams and for determining a phase bit stream that best matches the input data sequence or has a maximum correlation measure 21 shown. This has a difference formation unit 12 a detection unit for forming the difference between at least two phase bit streams 13 to determine the correlation measure and two from a control unit 14 controlled selectors 15 . 16 for synchronization to one data bit stream each. The individual units will be explained in more detail below.

Indem jeweils zwei benachbarte Phasenbitströme auf Gleichheit geprüft werden, wird bestimmt, zwischen welchen Phasenbitströmen ein Datenwechsel auf dem Eingangssignal stattfindet. Die Differenzbildungeinheit 12 in 22 und die Signale in 23 zeigen diesen Vergleich. Zur Erkennung von Datenwechseln bzw. Flanken des Datensignals werden mittels Differenzbildungsmodulen 120, z.B. einfachen Logikgattern, Differenzsignale DIFF der abgetakteten Phasenbitströme SAMPLE gebildet. Jeweils zwei benachbarte Phasenbitströme werden auf Gleichheit geprüft. DIFF(3) zeigt beispielsweise an, ob SAMPLE(3) und SAMPLE(4) identisch sind. Gilt für zwei beliebige, benachbarte Phasenbitströme SAMPLE(i), SAMPLE(i + 1), dass SAMPLE(i) ≠ SAMPLE(i + 1) , so folgt DIFF(i) = 0.By checking two adjacent phase bit streams for equality, it is determined between which phase bit streams a data change takes place on the input signal. The difference formation unit 12 in 22 and the signals in 23 show this comparison. Differentiation modules are used to detect data changes or edges of the data signal 120 , e.g. a fold logic gates, difference signals DIFF of the clocked phase bit streams SAMPLE are formed. Two adjacent phase bit streams are checked for equality. DIFF ( 3 ) indicates, for example, whether SAMPLE ( 3 ) and SAMPLE ( 4 ) are identical. If SAMPLE (i) ≠ SAMPLE (i + 1) applies to any two neighboring phase bit streams SAMPLE (i), SAMPLE (i + 1), then DIFF (i) = 0 follows.

Die Schaltung zur Implementierung des Algorithmus zur Phasen- und Datenbitstrom-Auswahl, die in diesem Beispiel als Zustandsautomat realisiert wird, soll auf einer niedrigeren Taktrate clk_s_s als die Empfängertaktrate clk_f_i (z.B. 1 GHz) betrieben werden (f = fast, s = slow). Damit sind alle Pfade innerhalb dieses Zustandsautomaten Timing-unkritisch. Das Taktsignal clk_s_s kann durch einen einfachen Taktteiler aus dem Signal clk_f_i erzeugt werden. Dieser Taktteiler ist in 16 als Modul DivClock 9 bezeichnet.The circuit for implementing the algorithm for phase and data bit stream selection, which in this example is implemented as a state machine, should be operated at a lower clock rate clk_s_s than the receiver clock rate clk_f_i (e.g. 1 GHz) (f = fast, s = slow). This means that all paths within this state machine are timing-uncritical. The clock signal clk_s_s can be generated from the signal clk_f_i by a simple clock divider. This clock divider is in 16 as a DivClock module 9 designated.

Um die Differenzsignale mit diesem niedrigeren Takt clk_s_s auszuwerten, müssen daraus Signale abgeleitet werden, die sich ebenfalls mit einer niedrigeren Rate ändern. Dazu wird exemplarisch eine Schaltung vorgeschlagen, die im folgenden als Nullfalle bezeichnet wird. Eine Nullfalle ist eine gedächtnisbehaftete Schaltung, die sich in einem längeren Beobachtungszeitraum (hier Taktperiode von clk_s_s) merkt, ob eine Differenz zwischen zwei benachbarten Phasenbitströmen aufgetreten ist. Dazu werden die durch die Differenzsignale DIFF detektierten Datensignalwechsel, die während einer Periode des Taktes clk_s_s auftreten, akkumuliert. In diesem Implementierungsbeispiel stehen bei jeder positiven Flanke des Taktes clk_s_s die so gesammelten Informationen für jedes einzelne Differenzsignal zur Verfügung.To the difference signals with this To evaluate the lower clock clk_s_s, signals must be derived from it that also change at a lower rate. To a circuit is proposed as an example, the following is called a zero trap. A null trap is a memory one Circuit that is in a longer Observation period (here clock period of clk_s_s) notices whether a Difference between two adjacent phase bit streams occurred is. For this purpose, those detected by the difference signals DIFF Data signal changes that occur during a period of the clock clk_s_s occur accumulated. In this implementation example with each positive edge of the clock clk_s_s are the collected information for every single difference signal is available.

24 zeigt eine Ausgestaltung einer solchen Nullfalle 13. Die Funktion ist in Form eines endlichen Automaten in 25 dargestellt. Gemäß 24 wird das Flip-Flop 130, das zunächst mittels des Reset-Signal res_trap synchron auf den Wert '1' gesetzt wird, innerhalb des Beobachtungszeitraums zurückgesetzt, falls das Signal DIFF durch den Wert '0' eine Differenz zweier Phasenbitströme anzeigt. Die Schaltung merkt sich also das Auftreten von einer oder mehreren '0' des Differenzsignals als Zeichen dafür, dass zwei benachbarte Phasenbitströme unterschiedlich sind. Da dieses Verhalten dem Einfangen einer '0' entspricht, wurde der Name Nullfalle zur Bezeichnung der Schaltung gewählt. Für jedes Signal DIFF(i) wird eine solche Nullfalle verwendet. Die Ausgangssignale der Nullfallen mit der niedrigeren Datenrate werden im folgenden als TRAP(i) bezeichnet. 24 shows an embodiment of such a zero trap 13 , The function is in the form of a finite automaton 25 shown. According to 24 becomes the flip-flop 130 , which is initially set to the value '1' synchronously by means of the reset signal res_trap, is reset within the observation period if the signal DIFF indicates a difference between two phase bit streams by the value '0'. The circuit thus notes the occurrence of one or more '0' of the difference signal as a sign that two adjacent phase bit streams are different. Since this behavior corresponds to the capture of a '0', the name Nullfalle was chosen to designate the circuit. Such a zero trap is used for each signal DIFF (i). The output signals of the zero traps with the lower data rate are referred to below as TRAP (i).

Alternativ könnte genauso gut eine ,Einsfalle' statt einer ,Nullfalle' definiert und eingesetzt werden, die sich das Auftreten von einer oder mehreren '1' des Differenzsignals als Zeichen dafür merkt, dass zwei benachbarte Phasenbitströme unterschiedlich sind, falls das Signal DIFF durch den Wert '1' eine Differenz zweier Phasenbitströme anzeigt.Alternatively, a 'one trap' could be defined and used instead of a 'zero trap' which notes the occurrence of one or more '1' of the difference signal as a sign that two adjacent phase bit streams are different if the signal DIFF by the value '1' is a difference of two Phasenbitströme displays.

Nun wird eine Schaltung für die Auswahl des Phasenbitstroms aufgrund der TRAP-Signale erläutert. Für die Simulation werden für das Eingangsdatensignal zwei Arten von Störungen berücksichtigt, die hier mit Jitter und Wander bezeichnet werden. Diese Störungen werden durch die bereits beschriebenen Variationen während des Betriebs der Schaltung beispielsweise von Temperatur und Spannung erzeugt. Zunehmender Jitter wirkt sich auf die Phasenbitströme und TRAP-Signale so aus, dass zwischen den Datenbitströmen Gebiete mit zeitweise fehlerhaften Phasenbitströmen entstehen und die TRAP-Signale zeitweise den Signalpegel '0' haben. Solche Gebiete mit wechselnden Signalpegeln der TRAP-Signale aufgrund des Jitters sind in 26 zu sehen.A circuit for selecting the phase bit stream based on the TRAP signals will now be explained. For the simulation, two types of interference are taken into account for the input data signal, which are referred to here as jitter and wander. These disturbances are generated by the variations already described during the operation of the circuit, for example of temperature and voltage. Increasing jitter affects the phase bit streams and TRAP signals in such a way that areas with temporarily faulty phase bit streams arise between the data bit streams and the TRAP signals temporarily have the signal level '0'. Such areas with changing signal levels of the TRAP signals due to the jitter are in 26 to see.

Weiterhin ist mit länger andauernden Störungen zu rechnen, die durch langsame Temperaturschwankungen oder langsamen Spannungsänderungen verursacht werden können. Dies wurde in den beschriebenen Simulationen so modelliert, dass die Bitdauer über mehrere Taktperioden zugenommen hat. Danach hat diese wieder abgenommen. Dadurch werden die Grenzen zwischen Datenbitströmen verschoben. In 26 ist diese Grenze durch das Jitter-Gebiet erkennbar. Durch die Zu- und Abnahme der Bitdauer über mehrere Taktperioden entsteht der sinusförmige Verlauf des Jitter- Gebietes in 26, da die Veränderung der Bitdauer exemplarisch als sinusförmig angenommen wird.Furthermore, longer-lasting disturbances can be expected, which can be caused by slow temperature fluctuations or slow voltage changes. In the simulations described, this was modeled so that the bit duration increased over several clock periods. Then it has decreased again. This shifts the boundaries between data bit streams. In 26 this border is recognizable by the jitter area. By increasing and decreasing the bit duration over several clock periods, the sinusoidal shape of the jitter area in 26 , because the change in bit duration is assumed to be sinusoidal.

Die Aufgabe der Schaltungseinheit für die Auswahl des Phasenbitstroms ist nun, einen Weg (eine sogenannte Trajektorie) zwischen diesen Jitter-Gebieten zu suchen und immer einen Phasenbitstrom zu finden, der gegenüber den Eingangsdaten korrekte Daten liefert (Datenbitstrom). Dieser Weg ist in 26 als durchgezogene Linie dargestellt.The task of the circuit unit for the selection of the phase bit stream is now to search for a path (a so-called trajectory) between these jitter areas and always to find a phase bit stream which supplies correct data with respect to the input data (data bit stream). This path is in 26 shown as a solid line.

Ist beispielsweise die maximale Phasendifferenz zwischen Empfängertakt und Datensignal größer als die gesamte Verzögerungszeit der Verzögerungselemente, so ist eine Architektur bestehend aus zwei Selectoren 15, 16 sinnvoll, wie in 21 gezeigt. Jeder Selector ist als endlicher Automat realisiert und startet mit der Position eines beliebigen Phasenbitstromes. Nachdem ein korrekter Phasenbitstrom gefunden wurde, wird diese Wahl, falls notwendig, angepasst und so dem entsprechenden Datenbitstrom gefolgt. Der Automat hat sich dann auf diesen Datenbitstrom einsynchronisiert. Falls der erste Selector 15 dem Datenbitstrom nicht weiter folgen kann, so übernimmt der zweite Selector 16.If, for example, the maximum phase difference between the receiver clock and the data signal is greater than the total delay time of the delay elements, then an architecture consists of two selectors 15 . 16 sensible as in 21 shown. Each selector is implemented as a finite state machine and starts with the position of any phase bit stream. After a correct phase bit stream has been found, this choice is adjusted, if necessary, and the corresponding data bit stream is thus followed. The automaton then synchronized itself to this data bit stream. If the first selector 15 can no longer follow the data bit stream, the second selector takes over 16 ,

Die beiden Selectoren werden mit SelectorA bzw. SelectorB bezeichnet. 27 zeigt ein Szenario, in dem die beiden Selectoren A und B den Datenbitströmen folgend ihre Auswahl eines Phasenbitstromes anpassen. Zu sehen sind hier die TRAP-Signale, also die über jeweils eine Taktperiode mittels Nullfallen akkumulierten Differenzsignale zweier benachbarter Phasenbitströme. Der Jitter-Bereich des Datensignals macht sich also durch niedrige Signalpegel auf diesen TRAP-Signalen bemerkbar. Während in 26 der Jitter-Bereich recht groß ist, beansprucht er in 27 einen kleineren Bereich. Es werden also zwei unterschiedliche Datensignale betrachtet. Der Jitter-Bereich ist in beiden Fällen nicht auf bestimmte Phasenbitströme beschränkt. Durch eine Verschiebung der Phasenlage des Datensignals relativ zum Referenztakt (Wanden) verschiebt sich die Position des Jitter-Bereiches innerhalb der Phasenbitströme. Damit verschieben sich auch die Positionen der Datenbitströme. Diese Verschiebung wird von den Selectoren erkannt, die ihre Auswahl eines Phasenbitstromes entsprechend anpassen. Ein Selector synchronisiert sich auf einen Datenbitstrom ein und wählt einen Phasenbitstrom aus.The two selectors are named SelectorA and SelectorB. 27 shows a scenario in which the two selectors A and B adapt their selection of a phase bit stream following the data bit streams. The TRAP signals can be seen here, that is to say the difference signals of two adjacent phase bit streams accumulated over a clock period by means of zero traps. The jitter area of the Data signal is therefore noticeable by low signal levels on these TRAP signals. While in 26 the jitter range is quite large, he claims in 27 a smaller area. Two different data signals are therefore considered. In both cases, the jitter range is not restricted to specific phase bit streams. A shift in the phase position of the data signal relative to the reference clock (Wanding) shifts the position of the jitter area within the phase bit streams. This also shifts the positions of the data bit streams. This shift is recognized by the selectors, which adapt their selection of a phase bit stream accordingly. A selector synchronizes itself to a data bit stream and selects a phase bit stream.

In dem Beispiel in 26 ist die Amplitude des Wander gering, so dass der Selector, dessen Auswahl markiert ist, dem Phasenbitstrom folgen kann. Sind die Frequenzen der beiden Signale leicht unterschiedlich (großer Wander), wie dies im Beispiel in 27 der Fall ist, so kann ein Selector dem Datenbitstrom, auf den er einsynchronisiert ist, nicht beliebig lange folgen. Die Phasendifferenz der beiden Signale wird größer als die gesamte Verzögerungszeit der Verzögerungskette, und der Datenbitstrom wird nicht mehr durch Phasenbitströme repräsentiert, d.h. der Datenbitstrom verlässt den durch die Phasenbitströme dargestellten Bereich. Um auch in diesem Fall die Daten sicher extrahieren zu können, sind zwei identische Selectoren implementiert, die auf direkt benachbarte Datenbitströme einsynchronisiert sind. Fällt der Datenbitstrom eines der Selectoren aus dem Bereich hinaus, so übernimmt der andere die Datenauswahl. Welcher Selector die Entscheidung trifft ist in 27 im Signal cur_read_s dargestellt.In the example in 26 the wander's amplitude is low, so that the selector whose selection is marked can follow the phase bit stream. Are the frequencies of the two signals slightly different (large wander), as in the example in 27 the case is, a selector cannot follow the data bit stream to which it is synchronized for any length of time. The phase difference of the two signals becomes greater than the total delay time of the delay chain, and the data bit stream is no longer represented by phase bit streams, ie the data bit stream leaves the area represented by the phase bit streams. In order to be able to extract the data safely in this case, too, two identical selectors are implemented, which are synchronized to directly adjacent data bit streams. If the data bit stream of one of the selectors falls outside the range, the other takes over the data selection. Which selector makes the decision is in 27 represented in the signal cur_read_s.

Ist ein Selector nicht mehr auf einen Datenbitstrom einsynchronisiert, so sucht er einen neuen Datenbitstrom, der direkt zum Datenbitstrom, auf den sich der andere Selector einsynchronisiert hat, benachbart ist. Implementiert sind beide Selectoren als identische synchrone endliche Automaten. Das Zustandsdiagramm eines Selectors ist in 28 dargestellt. Ein Zustand ist als Paar z = (s; p) von Kontrollzustand (s) und Kontrollposition (p) definiert. Es gilt
s ∊ {SEEKNEXTUP; SEEKNEXTDOWN; SEEKUP; SEEKDOWN; SYNC; LOST}
und, da N = 20
p ∊ {2... 17}.
If a selector is no longer synchronized to a data bit stream, it searches for a new data bit stream that is directly adjacent to the data bit stream to which the other selector has synchronized. Both selectors are implemented as identical synchronous finite automata. The state diagram of a selector is in 28 shown. A state is defined as a pair z = (s; p) of control state (s) and control position (p). It applies
s ∊ {SEEKNEXTUP; SEEKNEXTDOWN; SEEKUP; SEEKDOWN; SYNC; LOST}
and, since N = 20
p ∊ {2 ... 17}.

Als Eingangsdaten stehen die TRAP-Signale der Phasenbitströme zur Verfügung.The TRAP signals of the Phasenbitströme to disposal.

Der Automat startet mit beliebiger Kontrollposition im Kontrollzustand s = SEEKUP. In jedem Taktzyklus wird nun sowohl Kontrollposition (im folgenden auch einfach als Position bezeichnet), als auch Kontrollzustand angepasst. Zu Beginn wird die Position solange erhöht, bis die Bedingung für das sichere Auffinden eines Datenbitstromes erfüllt ist. Für diese gilt, dass während der letzten Periode die Daten der vier zum aktuell ausgewählten Phasenbitstrom p nächst gelegenen Phasenbitströme identisch waren. Diese Eigenschaft zeigt sich, wenn die entsprechenden Differenzsignale keinen Unterschied anzeigen, also alle vier Nullfallen keinen '0'-Signalpegel der Differenzsignale detektieren. Der Automat geht unter dieser Bedingung in den Zustand SYNC über, und die Daten des ausgewählten Phasenbitstromes p werden als korrekt angenommen. Die Bedingung, dass die vier zur aktuellen Position p nächsten Phasenbitströme identisch sind, wird im Folgenden mit (1; 1; 1; 1)P bezeichnet. Für eine gegebene Kontrollposition p werden die Eigenschaften der vier nächsten Phasenbitströme durch folgendes 4-Tupel erfasst, indem die Differenzsignale ausgewertet werden:
(TRAP(p – 1); TRAP(p); TRAP(p + 1); TRAP(p + 2))P Das Tupel (1; 1; 1; 1)P beispielsweise bedeutet, dass die Phasenbitströme SAMPLE(p – 2), SAMPLE(p – 1), SAMPLE(p), SAMPLE(p + 1) und SAMPLE(p + 2) alle während der letzten Periode von clk s i identische Daten hatten. Das Tupel (0; 1; 1; 1)P zeigt an, dass in den Phasenbitströmen SAMPLE(p – 2) und SAMPLE(p – 1) unterschiedliche Werte aufgetreten sind, diese also im Jitter-Bereich liegen.
The machine starts with any control position in the control state s = SEEKUP. In each clock cycle, both the control position (hereinafter also simply referred to as position) and the control state are adapted. At the beginning, the position is increased until the condition for reliably finding a data bit stream is fulfilled. For these, the data of the four phase bit streams closest to the currently selected phase bit stream p were identical during the last period. This property is shown when the corresponding difference signals show no difference, that is, all four zero traps do not detect a '0' signal level of the difference signals. Under this condition, the automaton changes to the SYNC state and the data of the selected phase bit stream p are assumed to be correct. The condition that the four phase bit streams next to the current position p are identical is denoted in the following by (1; 1; 1; 1) P. For a given control position p, the properties of the next four phase bit streams are recorded by the following 4 tuple by evaluating the difference signals:
(TRAP (p - 1); TRAP (p); TRAP (p + 1); TRAP (p + 2)) P The tuple (1; 1; 1; 1) P for example means that the phase bit streams SAMPLE (p - 2), SAMPLE (p - 1), SAMPLE (p), SAMPLE (p + 1) and SAMPLE (p + 2) all had identical data during the last period of clk si. The tuple (0; 1; 1; 1) P indicates that different values have occurred in the phase bit streams SAMPLE (p - 2) and SAMPLE (p - 1), ie they are in the jitter range.

Der Automat ist unter der Bedingung (1; 1; 1; 1)P im Kontrollzustand s = SYNC, und die Position bleibt konstant. Durch Wander oder die Veränderung des Jitterverhaltens, ist diese Bedingung nicht mehr unbedingt erfüllt. Gilt beispielsweise (0; 1; 1; 1)P , so wird die Position angepasst, da der ausgewählte Phasenbitstrom p recht nahe an einen potentiell fehlerhaften Phasenbitstrom liegt und in den Jitter-Bereich geraten könnte. In dieser Situation bleibt der Automat im Zustand s = SYNC, passt aber seine Position an (p → p + 1). Der Selector weicht sozusagen den fehlerhaften Phasenbitströmen aus. Dies ist in 29 in einem Ausschnitt gezeigt.Under the condition (1; 1; 1; 1) P the machine is in the control state s = SYNC and the position remains constant. This condition is no longer necessarily met due to wandering or changes in jitter behavior. If, for example, (0; 1; 1; 1) P applies, the position is adjusted since the selected phase bit stream p is quite close to a potentially faulty phase bit stream and could get into the jitter range. In this situation, the automat remains in the state s = SYNC, but adjusts its position (p → p + 1). The selector evades the faulty phase bit streams, so to speak. This is in 29 shown in a section.

Aus den aktuellen Werten dieses 4-Tupels wird mit einem Korrelationsmaß der Korrelationsvektor (mlp, mrp) des ausgewählten Phasenbitstromes p folgendermaßen berechnet: mlp = ((TRAP(p) + (TRAP(p)·TRAP(p – 1))/2 mrp = ((TRAP(p + 1) + (TRAP(p + 1)·TRAP(p + 2))/2 Using a correlation measure, the correlation vector (ml p , mr p ) of the selected phase bit stream p is calculated from the current values of this 4-tuple as follows: ml p = ((TRAP (p) + (TRAP (p) * TRAP (p - 1)) / 2 mr p = ((TRAP (p + 1) + (TRAP (p + 1) · TRAP (p + 2)) / 2

Damit ergeben sich folgende Fälle:
(1;1;1;1) ⇒ mlp = 1 und mrp = 1 (
1;1;1;0) ⇒ mlp = 1 und mrp = 0.5
(1;1;0;x) ⇒ mlp = 1 und mrp = 0
(0;1;1;1) ⇒ mlP = 0.5 und mrP = 1
(x;0;1;1) ⇒ mlP = 0 und mrp = 1
(0;1;1;0) ⇒ mlP = 0.5 und mrP = 0.5
(x;0;0;y) ⇒ mlP = 0 und mrP = 0
wobei x und y für beliebige Werte 0 oder 1 stehen.
This results in the following cases:
(1; 1; 1; 1) ⇒ ml p = 1 and mr p = 1 (
1; 1; 1; 0) ⇒ ml p = 1 and mr p = 0.5
(1; 1; 0; x) ⇒ mlp = 1 and mr p = 0
(0; 1; 1; 1) ⇒ ml P = 0.5 and mr P = 1
(x; 0; 1; 1) ⇒ ml P = 0 and mr p = 1
(0; 1; 1; 0) ⇒ ml P = 0.5 and mr P = 0.5
(x; 0; 0; y) ⇒ ml P = 0 and mr P = 0
where x and y stand for any values 0 or 1.

Die Anpassung der Auswahl eines Phasenbitstromes wird entsprechend dieses Korrelationsvektors vorgenommen. Gilt mlP < mrP, so findet eine Anpassung der Position nach rechts (p → p + 1) statt, gilt mlp > mrP , so findet eine Anpassung der Position nach links (p → p – 1) statt.The adaptation of the selection of a phase bit stream is made according to this correlation vector made. If ml P <mr P , the position is adjusted to the right (p → p + 1), if ml p > mr P , the position is adjusted to the left (p → p - 1).

Auf diese Weise wird der ausgewählte Phasenbitstrom immer in einem sicheren Bereich gehalten. Der Selector hat sich auf einen Datenbitstrom einsynchronisiert und folgt diesem. Das funktioniert aber nur, wenn der Jitter-Bereich und der Wander nicht zu groß ist.In this way, the selected phase bit stream always kept in a safe area. The selector has synchronized to a data bit stream and follows this. The but only works when the jitter area and the wander are not is too big.

In drei Situationen kann diese Synchronisation verloren gehen. Dies ist der Fall, wenn der Wanden zu stark ist, der Jitter einen zu großen Anteil an der Bitzeit hat, oder wenn der Datenbitstrom, auf den der Selector einsynchronisiert ist, aus dem durch die Phasenbitströme repräsentierten Bereich herausläuft. In jedem dieser Fälle geht der Automat in den Kontrollzustand s = LOST über und wird durch die Logik, die beide Selectoren koordiniert (Modul coordSelectors 14 in 21) zurückgesetzt. Läuft der Datenbitstrom aus dem durch die Phasenbitströme repräsentierten Bereich heraus, so ist garantiert, dass der benachbarte Datenbitstrom von dem anderen Selector ausgewählt wird. In den beiden anderen Fällen ist das Datensignal signifikant schlechter geworden, so dass unter Umständen beide Selectoren in den Zustand s = LOST übergegangen sind. In diesem Fall treten Bitfehler auf und die ganze Schnittstelle wird zurückgesetzt, da sich beide Selectoren auf jeweils einen neuen Datenbitstrom einsynchronisieren.This synchronization can be lost in three situations. This is the case if the wall is too strong, the jitter accounts for too much of the bit time, or if the data bit stream to which the selector is synchronized runs out of the area represented by the phase bit streams. In each of these cases, the machine goes into the control state s = LOST and is controlled by the logic that coordinates both selectors (module coordSelectors 14 in 21 ) reset. If the data bit stream runs out of the area represented by the phase bit streams, then it is guaranteed that the neighboring data bit stream is selected by the other selector. In the other two cases, the data signal has become significantly worse, so that both selectors may have changed to the state s = LOST. In this case, bit errors occur and the entire interface is reset because both selectors synchronize to a new data bit stream.

Die beiden Selectoren sind aufeinander abgestimmt, da sie immer auf direkt benachbarte Datenbitströme synchronisiert sind. Um diesen Zustand zu erreichen sind viele Varianten denkbar. In diesem Beispiel haben die zugehörigen Automaten die beiden Zustände SEEKNEXTUP und SEEKNEXTDOWN. Ist ein Automat auf einen Datenbitstrom einsynchronisiert und wird der andere Automat zurückgesetzt, so findet dieser den direkt benachbarten Datenbitstrom, der beispielsweise durch Phasenbitströme mit höherem Index repräsentiert ist, indem er im Kontrollzustand s = SEEKNEXTUP startet und die Kontrollposition des einsynchronisierten Automaten übernimmt. Der Kontrollzustand wird nun bei jedem Takt erhöht, bis er sich im Jitter-Bereich zum nächsten Datenbitstrom befindet. Dies wird durch die Bedingung (x,; 0; 0; x2)p festgestellt, wobei x1 und x2 einen beliebigen Wert ('0' oder '1') repräsentiert, da hier der Korrelationsvektor den Wert (0,0) hat. Ist diese Bedingung erfüllt, so ist der Jitter-Bereich zum nächsten Datenbitstrom erkannt und der Automat geht in den Kontrollzustand SEEKUP über. Der nächste Phasenbitstrom, der die Bedingung (1; 1; 1; 1)p erfüllt, wird gesucht, damit sich der Selector auf den direkt benachbarten Datenbitstrom einsynchronisieren kann und der Automat in den Zustand s = SYNC übergeht. Der Zustand SEEKNEXTDOWN wird entsprechend benötigt, wenn der benachbarte Datenbitstrom, der durch Phasenbitströme mit niedrigerem Index repräsentiert ist, gesucht wird.The two selectors are matched to one another, since they are always synchronized to directly adjacent data bit streams. Many variants are conceivable to achieve this state. In this example, the associated machines have the two states SEEKNEXTUP and SEEKNEXTDOWN. If one machine is synchronized to a data bit stream and the other machine is reset, it finds the directly adjacent data bit stream, which is represented, for example, by phase bit streams with a higher index by starting in the control state s = SEEKNEXTUP and taking over the control position of the synchronized machine. The control state is now increased with each clock until it is in the jitter area for the next data bit stream. This is determined by the condition (x ,; 0; 0; x 2 ) p , where x 1 and x 2 represent any value ('0' or '1'), since here the correlation vector has the value (0.0) Has. If this condition is met, the jitter area for the next data bit stream is recognized and the machine goes into the control state SEEKUP. The next phase bit stream that fulfills the condition (1; 1; 1; 1) p is sought so that the selector can synchronize with the directly adjacent data bit stream and the automaton changes to the state s = SYNC. The state SEEKNEXTDOWN is required accordingly if the neighboring data bit stream, which is represented by phase bit streams with a lower index, is sought.

Aufgabe der oben beschriebenen Auswertungseinheit ist es, den korrekten Datenstrom aus den Phasenbitströmen zu gewinnen. Als korrekt werden die Daten, die vom Sender übertragen wurden, angesehen. Da diese offenbar nicht bekannt sind, da sie ja sonst nicht übertragen werden müssten, sind sie anhand anderer Merkmale zu bestimmen. Die Interpretation des empfangenen Datensignals und damit auch der Phasenbitströme bestimmt im Bezug zu den übertragenen Daten die Übertragungsfehlerrate (bit error rate, BER). Nachfolgend wird die beschriebene Implementierung der Auswertungseinheit nochmals allgemeiner dargestellt.Task of the evaluation unit described above is to get the correct data stream from the phase bit streams. The data transmitted by the sender are considered correct. Since these are apparently not known, otherwise they are not transmitted should be they must be determined on the basis of other characteristics. The interpretation of the received data signal and thus also the phase bit streams in relation to the transferred Data the transmission error rate (bit error rate, BER). Below is the implementation described the evaluation unit is shown again more generally.

Die Auswertungseinheit ist in zwei Taktbereiche aufgeteilt. Es wird ein erster Takt mit Periode T1 und synchron dazu ein zweiter Takt mit T2 = n T1 verwendet. Der Faktor n ist wählbar. Zunächst müssen Phasenbitströme erkannt werden, die im Jitterbereich liegen.The evaluation unit is in two Divided cycle areas. It will be a first bar with period T1 and a second clock with T2 = n T1 is used synchronously. The factor n is selectable. First phase bit streams must be recognized that are in the jitter range.

Durch gegenseitigen Vergleich der Phasenbitströme wird festgestellt, welche Phasenbitströme zu welchen Datenbitströmen gehören. Die Phasenbitströme in der Nähe eines Überganges zwischen zwei benachbarten Datenbitströmen liegen im Jitterbereich. Durch den Vergleich von mindestens zwei ausgewählten Phasenbitströmen werden die Grenzen zwischen den Datenbitströmen erkannt, wenn ein Datensignalwechsel auftritt, also '10' oder '01' übertragen wird. Beispielsweise kann der Vergleich mit allen Paaren direkt benachbarter Phasenbitströme durchgeführt werden. Benachbarte Phasenbitströme, deren Werte unterschiedlich sind, liegen im Jitterbereich. Jeweils zwei be nachbarte Phasenbitströme a und b werden mittels der logischen Verknüpfung, z.B. NXOR, miteinander verknüpft und damit festgestellt, ob deren Werte identisch sind. Es wird jeweils ein Differenzsignal c berechnet. Genau dann, wenn NXOR(a, b) = c = 0 gilt, a und b also unterschiedliche Werte haben, liegen beide Phasenbitströme a und b im Jitterbereich.By comparing the Phasenbitströme it is determined which phase bit streams belong to which data bit streams. The Phasenbitströme nearby of a transition between two neighboring data bit streams are in the jitter range. By comparing at least two selected phase bit streams the boundaries between the data bit streams recognized when a data signal change occurs, i.e. '10' or '01' is transmitted. For example the comparison can be carried out with all pairs of directly adjacent phase bit streams. Adjacent phase bit streams, whose values are different are in the jitter range. Each two adjacent phase bit streams a and b are created using the logical link, e.g. NXOR, with each other connected and thus determined whether their values are identical. It will a difference signal c is calculated. Exactly when NXOR (a, b) = c = 0 applies, so a and b have different values, both lie Phasenbitströme a and b in the jitter range.

Nun werden die Information aus dem vorangegangenen Schritt mit dem Ziel, sicherere Aussagen über die einzelnen Phasenbitströme machen zu können und die Information in den Taktbereich des zweiten Taktes zu überfragen, akkumuliert. Dieser Schritt ist optional, aber in vielen Fällen wünschenswert. Die Ergebnisse des Vergleichs aus dem ersten Schritt werden über die Zeit beobachtet und ggf. gewichtet. Synchron zu dem zweiten Takt werden Aussagen über die Zugehörigkeit von Phasenbitströmen zu Datenbitströmen und Phasenbitströmen im Jitterbereich gewonnen. Alle Phasenbitströme, die in einer bestimmten vergangenen Zeitspanne des vorangegangenen Schritts dem Jitterbereich zugeordnet wurden, werden dem Jitterbereich zugeordnet, alle anderen Phasenbitströme jeweils den entsprechenden Datenbitströmen. Die Datenbitströme werden von Jitterbereichen begrenzt. Diese Zuordnungen werden synchron zu dem zweiten Takt getroffen. Jedes Differenzsignal c aus dem vorangegangenen Schritt wird mit Hilfe einer sogenannten Nullfalle über eine Taktperiode des zweiten Takts beobachtet. Tritt in dieser Zeit c = 0 auf, dann geht die Nullfalle vom initialen Zustand '1' in den Zustand '0' über. Synchron zu dem zweiten Takt werden alle Nullfallen ausgewertet und zurückgesetzt. Phasenbitströme, die Einfluss auf eine Nullfalle, die sich bei Auswertung im Zustand '0' befindet, haben, werden dem Jitterbereich zugeordnet.The information from the previous step is now accumulated with the aim of being able to make more reliable statements about the individual phase bit streams and to interrogate the information in the clock area of the second clock. This step is optional, but is desirable in many cases. The results of the comparison from the first step are observed over time and weighted if necessary. In synchronism with the second clock, statements are made about the association of phase bit streams with data bit streams and phase bit streams in the jitter range. All phase bit streams that were assigned to the jitter area in a certain past time period of the previous step are assigned to the jitter area, all other phase bit streams each to the corresponding data bit streams. The data bit streams are limited by jitter areas. These assignments are made synchronously with the second bar. Each difference signal c from the previous step is observed with the help of a so-called zero trap over a clock period of the second clock. If c = 0 occurs during this time, the zero trap changes from the initial state '1' to the state '0'. All zero traps are evaluated and reset in synchronism with the second cycle. Phase bit streams that have an influence on a zero trap, which is in state '0' when evaluated, are assigned to the jitter range.

Anschließend erfolgt nun die Auswahl und Anpassung der Auswahl eines/mehrerer Phasenbitströme aufgrund der Information aus dem zweiten Schritt innerhalb des Taktbereiches des zweiten Takts. Entsprechend der Aussagen aus dem zweiten Schritt wird der Phasenbitstrom mit der geringsten Fehlerwahrscheinlichkeit ausgewählt und dessen Daten als empfangene korrekte Daten angenommen. Ein Mechanismus synchronisiert sich auf einen Datenbitstrom ein, indem er die Informationen aus dem zweiten Schritt nutzt. Die Daten dieses Datenbitstroms werden als korrekt angenommen. Kann dem Datenbitstrom nicht mehr gefolgt werden, so synchronisiert sich der Mechanismus auf einen anderen Datenbitstrom ein, dessen Daten nun als korrekt angenommen werden. Ein endlicher Automat synchronisiert sich auf einen Datenbitstrom ein, indem er die Jitterbereiche erkennt und seine Auswahl eines Phasenbitstroms inner halb dieses Datenbitstroms in ausreichender Entfernung von diesen Jitterbereichen hält. Es werden dazu beispielsweise die 2n zum aktuell ausgewählten Phasenbitstrom nächsten Differenzsignale aus dem zweiten Schritt betrachtet, n auf jeder Seite. Wird an einer Seite ein Jitterbereich erkannt, so weicht der Automat mit seiner Auswahl zur anderen Seite aus. Kann die Auswahl nicht mehr angepasst werden, weil z.B. in der entsprechenden Richtung kein Phasenbitstrom mehr zu Verfügung steht, so sucht der Automat einen anderen Datenbitstrom, auf den er sich einsynchronisiert. Damit in der Zeitspanne, die der Automat benötigt, einen anderen Datenbitstrom zu finden, keine Daten verloren gehen, existiert ein zweiter identischer Automat, der auf einen anderen Datenbitstrom einsynchronisiert ist und die Phasenbitstrom-Auswahl übernehmen kann.Then the selection is made and adapting the selection of one or more phase bit streams based on the information from the second step within the cycle range the second bar. According to the statements from the second step becomes the phase bit stream with the lowest probability of error selected and whose data is accepted as correct data received. A mechanism synchronizes itself to a data bit stream by sending the information from the second step. The data of this data bit stream will be accepted as correct. Can no longer follow the data bit stream the mechanism is synchronized to another data bit stream whose data are now assumed to be correct. A finite one Automat synchronizes itself to a data bit stream by recognizes the jitter areas and its selection of a phase bit stream within this data bit stream at a sufficient distance from holds those areas of jitter. For example, the 2n become the currently selected phase bit stream next Differential signals from the second step considered, n on each Page. If a jitter area is detected on one side, it gives way the machine with its selection to the other side. Can the selection can no longer be adjusted because e.g. in the appropriate direction no more phase bit stream is available, so the automaton looks for another data bit stream on which it is looking send synchronized. So that in the period of time that the machine needs to find another data bit stream, no data is lost, exists a second identical automaton, based on another data bit stream is synchronized and take over the phase bit stream selection can.

30 zeigt eine alternative Ausgestaltung zur Implementierung der Abtasteinheit. Während bei der in den 13, 15 und 17 gezeigten Ausgestaltung die Verzögerungselemente 10 seriell angeordnet sind und im wesentlichen eine gleich große Verzögerungszeit aufweisen, sind bei dieser Ausgestaltung die Verzögerungselemente 10' parallel angeordnet und weisen unterschiedlichen Verzögerungszeiten auf. Diese Verzögerungszeiten sind jedoch alle kleiner als die Taktperiode des Empfängertaktsignals data_i und entsprechen jeweils einem Vielfachen der kleinsten Verzögerungszeit eines der Verzögerungselemente 10. Diese Ausgestaltung kann sowohl in der in 13 gezeigten Konstellation, also zur Erzeugung mehrerer phasenverschobener Empfängertaktphasen CKP(0..N – 1) aus dem Empfängertaktsignal clk_f_i, oder in der in 15 gezeigten Konstellation, also zur Erzeugung mehrerer phasenverschobener Datensignalphasen RAW(0..N – 1) aus dem Eingangsdatensignal data_i, verwendet werden. 30 shows an alternative embodiment for implementing the scanning unit. While at the in the 13 . 15 and 17 Design shown the delay elements 10 are arranged in series and have essentially the same delay time, are the delay elements in this embodiment 10 ' arranged in parallel and have different delay times. However, these delay times are all less than the clock period of the receiver clock signal data_i and each correspond to a multiple of the smallest delay time of one of the delay elements 10 , This configuration can be used both in the 13 shown constellation, that is to generate a plurality of phase-shifted receiver clock phases CKP (0..N - 1) from the receiver clock signal clk_f_i, or in the in 15 shown constellation, that is to say to generate a plurality of phase-shifted data signal phases RAW (0..N-1) from the input data signal data_i.

31 zeigt eine weitere Ausgestaltung zur Implementierung der Abtasteinheit durch Kombination von parallel angeordneten Verzögerungselementen 10' mit unterschiedlichen Verzögerungszeiten und seriell angeordneten Verzögerungselementen 10 mit identischen Verzögerungszeiten. Dadurch kann die Verzögerungskette kurz gehalten und trotzdem ein weiter Phasenbereich abgedeckt werden. Die Kombination der Parallelschaltung der Verzögerungselemente 10' mit den seriell angeordneten Verzögerungselementen 10 kann dabei bei Bedarf dynamisch angepasst werden. Eine solche Anpassung kann, wie in der 31 angedeutet, beispielsweise in der Auswerteeinheit 7 durch Eigenschaften der Phasenbitströme bestimmt werden. Auch diese Ausgestaltung kann zur Erzeugung mehrerer Empfängertaktphasen oder Datensignalpha sen verwendet werden, vermeidet aber nach wie vor das Problem Timing-kritischer Pfade. Über dieses Beispiel hinaus können seriell und parallel angeordnete Verzögerungselemente in verschiedenster Art und Weise kombiniert werden, um die Signale zu erzeugen, mittels derer die Phasenbitströme gewonnen werden. 31 shows a further embodiment for implementing the scanning unit by combining delay elements arranged in parallel 10 ' with different delay times and serially arranged delay elements 10 with identical delay times. This allows the delay chain to be kept short while still covering a wide phase range. The combination of the parallel connection of the delay elements 10 ' with the delay elements arranged in series 10 can be dynamically adjusted if necessary. Such an adjustment can, as in the 31 indicated, for example in the evaluation unit 7 be determined by properties of the phase bit streams. This embodiment can also be used to generate multiple receiver clock phases or data signal phases, but still avoids the problem of timing-critical paths. In addition to this example, delay elements arranged in series and in parallel can be combined in a wide variety of ways in order to generate the signals by means of which the phase bit streams are obtained.

32 zeigt ein Blockschaltbild einer weiteren Ausgestaltung der erfindungsgemäßen, bereits in 21 gezeigten Auswerteeinheit, wobei Details hinsichtlich der gleichzeitigen Extraktion von mehreren Bits aus dem Datensignal erkennbar sind. Dabei sind in der Auswerteeinheit mehrere Auswahleinheiten (Selectoren) 15' vorgesehen, wobei die Selectoren 15' von der Auswertesteuereinheit 14' gesteuert werden. Jeder Selector 15' weist dann wieder eine in den 26 und 27 gezeigte Trajektorie auf. Je nach Datenrate und Empfängertakt können mehrere Datenbits gleichzeitig pro Periode des Empfängertaktsignals extrahiert und damit die Übertragungsrate gesteigert oder die Empfängertaktrate gesenkt werden. 32 shows a block diagram of a further embodiment of the invention, already in 21 shown evaluation unit, details of the simultaneous extraction of several bits from the data signal can be seen. There are several selection units (selectors) in the evaluation unit 15 ' provided, the selectors 15 ' from the evaluation control unit 14 ' to be controlled. Every selector 15 ' then points one into the 26 and 27 shown trajectory. Depending on the data rate and receiver clock, several data bits can be extracted simultaneously per period of the receiver clock signal, thus increasing the transmission rate or reducing the receiver clock rate.

Die erfindungsgemäße Schaltungsanordnung kann als Teilschaltung in einer integrierten Schaltung zur Übtragung digitaler Daten (mit z.B. einer Taktrate von über 500MHz) verwendet werden. Die wesentliche Idee beruht auf einer vielphasigen Überabtastung der Daten in verschiedene Phasenbitströme und anschließenden Auswertung, insbesondere durch Auswahl des richtigen Phasenbitstroms. Dieser Schaltungsvorschlag stellt eine andere Lösung des bekannten Datenübertragungsproblems bei hohen Datenraten dar. Der Vorteil dieses Schaltungsvorschlags ist eine einfachere Implementierung auf dem IC, da ein Semicustom Design Flow verwendet werden kann, falls dies gewünscht wird.The circuit arrangement according to the invention can as a subcircuit in an integrated circuit for transmission digital data (e.g. with a clock rate of over 500MHz) can be used. The essential idea is based on a multi-phase oversampling of the data in different Phasenbitströme and subsequent Evaluation, in particular by selecting the correct phase bit stream. This Circuit proposal provides another solution to the known data transmission problem high data rates. The advantage of this circuit proposal is an easier implementation on the IC because of a semi-custom design Flow can be used if desired.

Claims (19)

Schaltungsanordnung zur Extraktion von Daten aus einem seriellen Datensignal für eine hochbitratige Übertragung der Daten zwischen oder innerhalb von integrierten Schaltungen mit – einer Abtasteinheit zur mehrfachen Abtastung des Datensignals innerhalb einer Taktperiode eines Empfängertaktsignals zur Erzeugung mehrerer zum Empfängertakt synchroner Phasenbitströme, und – einer Auswerteeinheit zur Bestimmung einer bestmöglich mit den Daten des Datensignals übereinstimmenden Datenfolge durch Auswertung von Korrelationseigenschaften der erzeugten synchronen Phasenbitströme und zur Ausgabe der Datenfolge.Circuit arrangement for extracting data from a serial data signal for a high bit Ratige transmission of data between or within integrated circuits with - a sampling unit for multiple sampling of the data signal within a clock period of a receiver clock signal to generate several phase bit streams synchronized with the receiver clock, and - an evaluation unit for determining a data sequence that best matches the data of the data signal by evaluating Correlation properties of the generated synchronous phase bit streams and for the output of the data sequence. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass die Abtasteinheit ungeregelt ist und zur mehrfachen Abtastung des Datensignals mittels eines einzigen der Abtasteinheit zugeführten Empfängertaktsignals ausgestaltet ist.Circuit arrangement according to claim 1, characterized in that the scanning unit is unregulated and for multiple scanning of the data signal by means of a single receiver clock signal supplied to the scanning unit is designed. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass die Abtasteinheit zur mehrfachen parallelen Abtastung verschiedener Phasen des Datensignals innerhalb einer Taktperiode des Empfängertaktsignals zur Erzeugung der Phasenbitströme ausgestaltet ist.Circuit arrangement according to claim 1, characterized in that the scanning unit for multiple parallel scanning of different phases of the data signal within one clock period of the receiver clock signal to generate the phase bit streams is designed. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, dass die Abtasteinheit mehrere in Serie angeordnete Verzögerungselemente mit einer im wesentlichen identischen Verzögerungszeit, die kleiner als die Taktperiode des Empfängertaktsignals ist, und/oder mehrere parallel angeordnete Verzögerungselement mit unterschiedlichen Verzögerungszeiten, die kleiner als die Taktperiode des Empfängertaktsignals sind, zur Erzeugung mehrerer phasenver schobener Datensignalphasen zwischen den Verzögerungselementen aus dem empfangenen Datensignal und Mittel zur parallelen Abtastung der phasenverschobenen Datensignale mit dem Empfängertakt aufweist.Circuit arrangement according to claim 3, characterized in that the scanning unit has several delay elements arranged in series with a substantially identical delay time less than the clock period of the receiver clock signal and / or several delay elements arranged in parallel with different ones Delay times, which are smaller than the clock period of the receiver clock signal for generation several phase shifted data signal phases between the delay elements from the received data signal and means for parallel sampling which has phase-shifted data signals with the receiver clock. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass die Abtasteinheit zur mehrfachen phasenverschobenen Abtastung des Datensignals innerhalb einer Taktperiode des Empfängertaktsignals zur Erzeugung der Phasenbitströme ausgestaltet ist.Circuit arrangement according to claim 1, characterized in that the scanning unit for multiple phase shift scanning of the data signal within one clock period of the receiver clock signal to generate the phase bit streams is designed. Schaltungsanordnung nach Anspruch 5, dadurch gekennzeichnet, dass die Abtasteinheit mehrere in Serie angeordnete Verzögerungselemente mit einer im wesentlichen identischen Verzögerungszeit, die kleiner als die Taktperiode des Empfängertaktsignals ist, und/oder mehrere parallel angeordnete Verzögerungselement mit unterschiedlichen Verzögerungszeiten, die kleiner als die Taktperiode des Empfängertaktsignals sind, zur Erzeugung mehrerer phasenverschobener Taktphasen zwischen den Verzögerungselementen aus dem Empfängertaktsignal und Mittel zur phasenverschobenen Abtastung des empfangenen Datensignals mit den Taktphasen aufweist.Circuit arrangement according to claim 5, characterized in that the scanning unit has several delay elements arranged in series with a substantially identical delay time less than the clock period of the receiver clock signal and / or several delay elements arranged in parallel with different ones Delay times, which are smaller than the clock period of the receiver clock signal for generation several phase-shifted clock phases between the delay elements from the receiver clock signal and Means for phase shift sampling of the received data signal with the clock phases. Schaltungsanordnung nach Anspruch 4 oder 6, dadurch gekennzeichnet, dass die Verzögerungselemente ungeregelt, insbesondere ohne Mittel zur Einstellung der Verzögerungszeit, ausgestaltet sind.Circuit arrangement according to claim 4 or 6, characterized characterized that the delay elements unregulated, especially without means for setting the delay time, are designed. Schaltungsanordnung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die Auswerteeinheit zur Bestimmung der Datenfolge aus mindestens zwei Phasenbitströmen, insbesondere zwei benachbarten Phasenbitströmen, ausgestaltet ist.Circuit arrangement according to one of the preceding claims, characterized characterized that the evaluation unit for determining the data sequence at least two phase bit streams, in particular two adjacent phase bit streams. Schaltungsanordnung nach Anspruch 8, dadurch gekennzeichnet, dass die Auswerteeinheit mindestens eine Auswahleinheit zur Auswahl eines bestmöglich mit den Daten des empfangenen Datensignals übereinstimmenden Phasenbitstroms durch Auswertung der Korrelationseigenschaften, insbesondere durch gegenseitigen Vergleich der erzeugten Phasenbitströme, aufweist.Circuit arrangement according to claim 8, characterized in that the evaluation unit can select at least one selection unit one of the best possible phase bit stream corresponding to the data of the received data signal by evaluating the correlation properties, in particular by mutual comparison of the generated phase bit streams. Schaltungsanordnung nach Anspruch 9, dadurch gekennzeichnet, dass die Auswerteeinheit mehrere Auswahleinheiten und eine Auswertungssteuereinheit zur Koordinierung der Auswahleinheiten und zur Bestimmung der extrahierten Datenfolge aus den Phasenbitströmen aufweist.Circuit arrangement according to claim 9, characterized in that the evaluation unit has several selection units and one evaluation control unit to coordinate the selection units and to determine the extracted ones Data sequence from the phase bit streams having. Schaltungsanordnung nach einem der Ansprüche 7 bis 10, dadurch gekennzeichnet, dass die mindestens eine Auswahleinheit eine Differenzbildungseinheit zur Bildung mindestens eines Differenzsignals zwischen mindestens zwei Phasenbitströmen zur Prüfung der Korrelation der Phasenbitströme aufweist.Circuit arrangement according to one of claims 7 to 10, characterized in that the at least one selection unit a difference formation unit for forming at least one difference signal between at least two phase bit streams for checking the correlation of the phase bit streams. Schaltungsanordnung nach Anspruch 11, dadurch gekennzeichnet, dass die Differenzbildungseinheit zur Bildung von Differenzsignalen zwischen jeweils zwei benachbarte Phasenbitströmen ausgestaltet ist.Circuit arrangement according to claim 11, characterized in that the difference formation unit for forming difference signals is configured between two adjacent phase bit streams. Schaltungsanordnung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die mindestens eine Auswahleinheit eine Detektionseinheit zur Bestimmung der Korrelationseigenschaften über einen vorgegebenen Zeitraum und zur Erzeugung eines Korrelationssignals aufweist.Circuit arrangement according to one of the preceding Expectations, characterized in that the at least one selection unit a detection unit for determining the correlation properties via a predetermined period and for generating a correlation signal having. Schaltungsanordnung nach einem der Ansprüche 11 bis 13, dadurch gekennzeichnet, dass die mindestens eine Auswahleinheit zur Anpassung der Auswahl eines Phasenbitstromes durch Auswertung der Korrelationssignale oder der Korrelationseigenschaften in regelmäßigen Zeitabständen ausgestaltet ist.Circuit arrangement according to one of claims 11 to 13, characterized in that the at least one selection unit to adapt the selection of a phase bit stream by evaluating the Correlation signals or the correlation properties is configured at regular time intervals. Schaltungsanordnung nach Anspruch 10, dadurch gekennzeichnet, dass die Auswertungssteuereinheit zur Koordinierung der Auswahleinheiten und zur lückenlosen Extraktion der Datenfolge durch Auswertung mindestens eines von einer Auswahleinheit ausgewählten Phasenbitstromes ausgestaltet ist.Circuit arrangement according to claim 10, there characterized in that the evaluation control unit is designed to coordinate the selection units and to seamlessly extract the data sequence by evaluating at least one phase bit stream selected by a selection unit. Schaltungsanordnung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die Schaltungsanordnung mittels Zellen einer Standardzellbibliothek eines Semicustom Design Flows ausgestaltet ist.Circuit arrangement according to one of the preceding Expectations, characterized in that the circuit arrangement by means of cells a standard cell library of a semicustom design flow is. Schaltungsanordnung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die Schaltungsanordnung mittel eines Semicustom Design Flows implementiert ist.Circuit arrangement according to one of the preceding Expectations, characterized in that the circuit arrangement by means of a Semicustom design flows is implemented. Schaltungsanordnung nach Anspruch 16, dadurch gekennzeichnet, dass die Platzierung von Zellen der Standardzellbibliothek, vorzugsweise von Elementen der Abtasteinheit, insbesondere von Verzögerungselementen, durch manuelle Beeinflussung ausgestaltet ist.Circuit arrangement according to claim 16, characterized in that the placement of cells from the standard cell library, preferably elements of the scanning unit, in particular delay elements, is designed by manual influence. Verfahren zur Extraktion von Daten aus einem seriellen Datensignal für eine hochbitratige Übertragung der Daten zwischen oder innerhalb von integrierten Schaltungen mit den Schritten: – mehrfache Abtastung des Datensignals innerhalb einer Taktperiode eines Empfängertaktsignals zur Erzeugung mehrerer zum Empfängertakt synchroner Phasenbitströme, – Bestimmung einer bestmöglich mit den Daten des Datensignal übereinstimmenden Datenfolge durch Auswertung von Korrelationseigenschaften der erzeugten synchronen Phasenbitströme und – Ausgabe der Datenfolge.Method of extracting data from a serial Data signal for a high bit rate transmission of data between or within integrated circuits the steps: - multiple Sampling the data signal within a clock period of a receiver clock signal to generate several to the receiver clock synchronous phase bit streams, - Determination one the best possible matching the data of the data signal Data sequence by evaluating correlation properties of the generated synchronous phase bit streams and - Output the data sequence.
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