DE10246830A1 - Production of a wiring surface on a semiconductor wafer for producing a circuit board comprises applying an insulating layer on a wafer, structuring to form strip conductor trenches, depositing a barrier layer, and further processing - Google Patents
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Abstract
Description
Die Erfindung betrifft ein Verfahren zum Herstellen einer Kupferverdrahtungsebene auf einer Halbleiterscheibe und ein Halbleiterbauelement mit solchen Kupferleiterbahnen. Bei hochintegrierten Schaltungen auf Halbleiterscheiben entfällt ein wesentlicher Anteil der Signallaufzeit auf die Verdrahtungsebenen. Das R·C-Produkt der Leiterbahnen aus Metall und der die Leiterbahnen umgebenden Dielektrikumschicht begrenzt die maximal erreichbare Schaltgeschwindigkeit der integrierten Schaltungen. Zielsetzung ist es deshalb, sowohl den Widerstand der Verdrahtungsebenen als auch die parasitäre Kapazität der Leiterbahnen so weit wie möglich zu verringern.The invention relates to a method for producing a copper wiring level on a semiconductor wafer and a semiconductor device with such copper conductor tracks. at highly integrated circuits on semiconductor wafers are not required Significant part of the signal runtime on the wiring levels. The R · C product the metal conductor tracks and the one surrounding the conductor tracks Dielectric layer limits the maximum achievable switching speed of the integrated circuits. The goal is therefore both the resistance of the wiring levels as well as the parasitic capacitance of the conductor tracks as far as possible to reduce.
Als Metall für Leiterbahnen bei Halbleiterbauelementen eignet sich vorzugsweise Kupfer, das sich durch einen sehr geringen spezifischen Widerstand und eine geringe Elektromigrationsfestigkeit auszeichnet. Ein wesentlicher Nachteil beim Einsatz von Kupfer ist jedoch, dass eine Strukturierung im Rahmen der herkömmlichen Trockenätztechnik nicht möglich ist. Die Herstellung einer Kupferverdrahtung erfolgt deshalb üblicherweise mithilfe der so genannten Damascene-Technik, bei der als Dielektrikum zum Substrat und zu benachbarten Leiterbahnen ein Oxid, vorzugsweise Siliciumdioxid eingesetzt wird, das auf der Halbleiterscheibe vorzugsweise thermisch erzeugt wird. Um die Verdrahtung auszubilden, wird am Ort der gewünschten Leiterbahnen anisotrop Vertiefungen in dieses Oxid geätzt. Anschließend erfolgt üblicherweise die Abscheidung einer Diffusionsbarriere- und Keimschicht,um eine sichere Trennung des Kupfers vom Oxid bzw. dem darunter liegenden Halbleitersubstrat zu gewährleisten und gleichzeitig ein Aufwachsen des Kupfers zu ermöglichen.As metal for conductor tracks in semiconductor components copper is preferred, which is characterized by a very low specific resistance and low electromigration resistance. A major disadvantage when using copper is, however, that structuring in the context of conventional dry etching technology not possible is. Therefore, copper wiring is usually produced with the help of the so-called Damascene technology, in which the dielectric for An oxide, preferably to the substrate and to adjacent conductor tracks Silicon dioxide is used, which is preferably on the semiconductor wafer is generated thermally. To form the wiring, on Place of desired Conductor tracks anisotropically etched into this oxide. This is usually followed the deposition of a diffusion barrier and germ layer to a Safe separation of the copper from the oxide or the one below Ensure semiconductor substrate and at the same time to allow copper to grow.
Das Kupfer wird dann üblicherweise ganzflächig abgeschieden und durch Abpolieren der Kupferschicht bis zur Oberfläche der Gräben wieder entfernt, so dass dann eine strukturierte Metallisierung entsteht. Um das Kupfer dann vollständig zu verkapseln, erfolgt üblicherweise abschließend eine Oberflächenbedeckung mit einer Diffusionsbarriereschicht.The copper then becomes common the whole area deposited and by polishing the copper layer down to the surface of the trenches again removed, so that a structured metallization is created. To complete the copper then to encapsulate is usually done finally a surface covering with a diffusion barrier layer.
Nachteilhaft am Einsatz, um Siliciumdioxid als Dielektrikum zwischen den Kupferleiterbahnen untereinander und zum Halbleitersubstrat hin ist die hohe Dielektrizitätszahl von 3,9. Zur Verbesserung des R·C-Produkts der Leiterbahnen über dem Substrat wurden deshalb Dielektrika mit geringer Dielektrizitätszahl, genannt "Low-K-Dielektrika" entwickelt. So lässt sich z.B. mit fluorierten Oxiden eine Senkung der Dielektrizitätszahl gegenüber Siliciumdioxid erreichen. Eine Verringerung gelingt weiterhin mit porösen bzw. organischen Materialien, die auf hochresistenten Polymeren basieren.Disadvantageous to use as silica Dielectric between the copper interconnects and each other Semiconductor substrate is the high dielectric constant of 3.9. To improve the R · C product the conductor tracks over That is why the substrate was made of dielectrics with a low dielectric constant, called "low-K dielectrics" developed. For example, with fluorinated Oxides lower the dielectric constant compared to silicon dioxide to reach. A reduction is still possible with porous or organic materials based on highly resistant polymers.
Diese Low-K-Dielektrika lassen sieh jedoch im Rahmen der Standardplanartechnik nur sehr schwer prozessieren und eignen sich insbesondere nicht für eine Kupfermetallisierung, da sie ungeeignet zum Einsatz im Rahmen der Damascene-Technik sind. Low-K-Dielektrika lassen sie sich nur sehr schwer ätzen und zeichnen sich durch eine geringe Beständigkeit beim Kupferpolierprozess aufgrund ihrer hohen Scherspannungssensitivität aus.These low-K dielectrics can be seen however, processing is very difficult using standard planar technology and are particularly not suitable for copper metallization, because they are unsuitable for use in the Damascene technique. Low-K dielectrics are very difficult to etch and are characterized by low resistance in the copper polishing process due to their high shear stress sensitivity.
Bekannt ist weiterhin, dass sich bei Dielektrika der Wert der Dielektrizitätszahl durch Einbau von Luft enthaltenden Leerräumen, so genannten Voids, verringern lässt. Luft hat eine Dielektrizitätskonstante von nahezu 1 und sorgt so für eine wesentliche Verringerung des R·C-Produkts bei Leiterbahnen über einem Halbleitersubstrat.It is also known that in the case of dielectrics, the value of the dielectric constant through the incorporation of air containing empty spaces, so-called voids. Air has a dielectric constant of almost 1 and thus ensures a significant reduction in the R · C product for traces above one Semiconductor substrate.
Ein Verfahren zum Ausbilden von Voids
in Dielektrikumsschichten zwischen Leiterbahnen Verdrahtungsebenen
ist in der
Ein weiteres Verfahren zum Reduzieren der Kapazität zwischen Metallleiterbahnen durch Voids im Zwischendielektrikum ist aus der WO 00/44044 bekannt. Bei diesem bekannten Verfahren wird mittels CVD ein HDP (High Density Plasma) -Oxid zwischen Metallleiterbahnen eingefüllt, wobei sich Luftleerräume bilden, die für eine Verkleinerung der Dielektrizitätskonstante sorgen. Als mögliches Leiterbahnmaterial wird zwar neben Aluminium, Wolfram und Polysilicium auch Kupfer genannt. Es wird jedoch nicht auf die spezifischen Erfordernisse der Kupferstrukturierung, insbesondere die Schwierigkeiten, Kupfer im Rahmen der Trockenätztechnik zu strukturieren, eingegangen.Another method of reducing of capacity between metal tracks by voids in the intermediate dielectric is known from WO 00/44044. In this known method CVD turns an HDP (High Density Plasma) oxide between metal interconnects filled, where there are voids form that for ensure a reduction in the dielectric constant. As possible Conductor material is used in addition to aluminum, tungsten and polysilicon also called copper. However, it does not address the specific needs copper structuring, especially the difficulties of copper as part of the dry etching technique to structure.
Aufgabe der vorliegenden Erfindung ist es, ein Verfahren zum Herstellen einer Kupferverdrahtungsebene auf einer Halbleiterscheibe und ein entsprechend hergestelltes Halbleiterbauelement bereitzustellen, das sich auf einfache Weise mit Hilfe der bekannten Planartechnik zur Herstellung integrierter Schaltungen ausbilden lässt.Object of the present invention is a method of making a copper wiring level on a semiconductor wafer and a correspondingly manufactured semiconductor component to provide, which can be done in a simple manner using the known Train planar technology for the production of integrated circuits leaves.
Diese Aufgabe wird durch ein Verfahren gemäß Anspruch 1 und ein Halbleiterbauelement gemäß Anspruch 7 gelöst. Bevorzugte Weiterbildungen sind in den abhängigen Ansprüchen angegeben.This task is accomplished through a process according to claim 1 and a semiconductor device according to claim 7 solved. preferred Further training is in the dependent claims specified.
Gemäß der Erfindung wird zum Herstellen einer Kupferverdrahtungsebene im Halbleiterbauelement eine erste Isolatorschicht auf der Halbleiterscheibe aufgebracht, diese erste Isolatorschicht strukturiert, um Leiterbahngräben auszubilden, anschließend die Leiterbahngräben mit einer Schichtenfolge aus einer ersten Barriereschicht, einer Startschicht zur Keimbildung für eine Kupferschicht und abschließend einer zweiten Barrierenschicht ausgebildet, wobei zwischen diesen Kupferleiterbahnen nach Entfernen der ersten Isolatorschicht eine zweite Isolatorschicht ausgeführt wird, bei der sich ein Leerraum in dieser zweiten Isolatorschicht bildet. Zum Entfernen der ersten Isolatorschicht zwischen den Kupferleiterbahnen wird vorzugsweise die zweite Barrierenschicht als Ätzmaske verwendet.According to the invention, egg ner copper wiring level in the semiconductor component, a first insulator layer is applied to the semiconductor wafer, this first insulator layer is structured in order to form conductor trenches, then the conductor trenches are formed with a layer sequence of a first barrier layer, a starting layer for nucleation for a copper layer and finally a second barrier layer, copper conductors being formed between these after removal of the first insulator layer, a second insulator layer is carried out, in which an empty space is formed in this second insulator layer. To remove the first insulator layer between the copper conductor tracks, the second barrier layer is preferably used as an etching mask.
Durch dieses erfindungsgemäße Verfahren wird auf einfache Weise gewährleistet, dass das Standard-Kupferstrukturierungsverfahren mittels Damascene-Technik eingesetzt werden kann, um alternativ zum herkömmlicherweise als Dielektrikum eingesetzten Siliziumdioxid eine Isolatorschicht mit Leerräumen, so genannten Voids, ausbilden zu können, die sich durch eine geringere Dielektrizitätszahl und damit ein verbessertes R·C-Produkt der Leiterbahnen auszeichnen. Das verbesserte R·C-Produkt sorgt für eine erhöhte Schaltgeschwindigkeit der hochintegrierten Schaltungen auf der Halbleiterscheibe. Gemäß der Erfindung wird somit auf einfache Weise eine Kupfermetallisierung mit verringerter Kapazität durch Einschluss von Luft ins Dielektrikum zwischen den Kupferbahnen erreicht. Es ist nicht mehr notwendig, aufwendige und teure als Low-K-Materialien bekannte Dielektrika mit geringem Dielektrizitätswert einzusetzen. Durch die Verwendung der zweiten auf der Kupferschicht als Barriere aufgebrachten Schicht als Ätzmaske zum Rückätzen der ersten Isolatorschicht wird gewährleistet, dass insbesondere auch die Kupferbahn bei diesem Rückätzprozess nicht beschädigt wird und somit eine zuverlässige und qualitativ hochwertige Kupfermetallisierung hergestellt wird.Through this method according to the invention easily guaranteed that the standard copper structuring process using Damascene technology can be used alternatively to conventionally silicon dioxide used as a dielectric an insulator layer with empty spaces, so-called Voids, to be able to train, which is characterized by a lower Dielectric constant and an improved R · C product mark the conductor tracks. The improved R · C product ensures an increased switching speed of the highly integrated circuits on the semiconductor wafer. According to the invention is thus a copper metallization with reduced capacity in a simple manner Inclusion of air in the dielectric between the copper tracks achieved. It is no longer necessary to be more elaborate and expensive than low-K materials to use known dielectrics with a low dielectric value. Through the Use the second one as a barrier on the copper layer Layer as an etching mask for etching back the first insulator layer is guaranteed that especially the copper path in this etching back process not damaged becomes and therefore a reliable and high quality copper metallization is produced.
Gemäß einer bevorzugten Ausführungsform wird das Ausfüllen der freigelegten Bereiche zwischen den Kupferleiterbahnen mit der zweiten Isolatorschicht so gesteuert, dass die zweite Isolatorschicht vorzugsweise im Kantenbereich der Kupferleiterbahnen abgeschieden wird und sich vorgegebene definierte Leerräume bilden, so dass sich die Dielektrizitätskonstante im Dielektrikum genau einstellen lässt. Bevorzugt ist dabei der Einsatz eines HDP (High Density Plasma) -Oxids, das für eine zuverlässige Leerraumbildung sorgt und darüber hinaus ein seit langem erprobtes Verfahren darstellt, das sich auf einfache Weise in die erfindungsgemäße Prozessfolge integrieren lässt.According to a preferred embodiment filling out the exposed areas between the copper conductor tracks with the second insulator layer controlled so that the second insulator layer preferably deposited in the edge region of the copper conductor tracks and predefined, defined empty spaces are formed, so that the permittivity in the dielectric. The is preferred Use of an HDP (High Density Plasma) oxide, which ensures reliable void formation worries and about is also a tried and tested method that is based on easily integrate into the process sequence according to the invention leaves.
Die Erfindung wird anhand der beigefügten Zeichnungen näher erläutert. Es zeigenThe invention will become apparent from the accompanying drawings explained in more detail. It demonstrate
Die erfindungsgemäße Prozessfolge zur Herstellung einer Kupferverdrahtungsebene wird beispielhaft für ein Siliciumbauelement dargestellt. Es besteht jedoch die Möglichkeit, das dargestellte Verfahren auch zur Ausbildung einer Metallisierung bei beliebigen anderen Halbleiterbauelementen einzusetzen. Das dargestellte Verfahren eignet sich dabei insbesondere auch zur Ausbildung einer Mehrlagenverdrahtung, bei der die Verdrahtung in mehreren Ebenen übereinander, die über Kontaktöffnungen so genannte „Vias" verbunden sind, ausgeführt ist.The process sequence for production according to the invention A copper wiring level becomes an example of a silicon component shown. However, there is a possibility of the illustrated Process also for forming a metallization in any use other semiconductor devices. The procedure shown is particularly suitable for the formation of multi-layer wiring, in which the wiring in several levels one above the other, via contact openings so-called "vias" are connected is.
Nach dem Ausbilden der Leiterbahngräben wird
eine konforme Abschaltung einer ersten Barriereschicht
Auf der Startschicht
Im nächsten Prozessschritt wird
dann eine vollständige
Verkapselung der Kupferschicht durch eine zweite Barrierenschicht
Die Barrierenschicht
In einem abschließenden Schritt werden dann
die Lücken
zwischen den Kupferleiterbahnen
Alternativ zur Verwendung von HDP-Oxid besteht jedoch auch die Möglichkeit, andere dielektrische Isolatormaterialien, die sich durch gute Lückenfülleigenschaften auszeichnen und vorzugsweise im Kantenbereich aufwachsen, einzusetzen. Durch die Erfindung wird erreicht, dass sich im Rahmen der bekannten Damascene-Technik eine Kupferstrukturierung zur Ausbildung einer Kupferverdrahtungsebene vornehmen läßt, wobei zugleich ein Dielektrikum mit verringerter Dielektrizitätszahl durch Verwendung einer Dielektrikumsschicht mit Leerräumen zwischen den Leiterbahnen eingesetzt wird.As an alternative to using HDP oxide but also the possibility other dielectric insulator materials, which are characterized by good gap filling properties distinguish and preferably grow in the edge area, use. By the invention is achieved within the known damascene technique a copper structuring to form a copper wiring level can make, whereby at the same time a dielectric with a reduced dielectric constant due to use a dielectric layer with empty spaces between the conductor tracks is used.
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