DE10246830A1 - Production of a wiring surface on a semiconductor wafer for producing a circuit board comprises applying an insulating layer on a wafer, structuring to form strip conductor trenches, depositing a barrier layer, and further processing - Google Patents

Production of a wiring surface on a semiconductor wafer for producing a circuit board comprises applying an insulating layer on a wafer, structuring to form strip conductor trenches, depositing a barrier layer, and further processing

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DE10246830A1 DE2002146830 DE10246830A DE10246830A1 DE 10246830 A1 DE10246830 A1 DE 10246830A1 DE 2002146830 DE2002146830 DE 2002146830 DE 10246830 A DE10246830 A DE 10246830A DE 10246830 A1 DE10246830 A1 DE 10246830A1
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Abstract

Production of a wiring surface on a semiconductor wafer (1) comprises: (a) applying a first insulating layer on a wafer; (b) structuring the layer to form strip conductor trenches in the layer; (c) depositing a first barrier layer (4); (d) depositing a start layer (5) to form a core for a copper layer; (e) sputtering or depositing a copper layer (6); (f) polishing the copper layer up to the surface of the trenches; (g) depositing a second barrier layer (7); (h) removing the first insulating layer between the trenches; and (i) filling the exposed regions between the strip conductors with a second insulating layer (8). An empty chamber is formed in the second insulating layer in the filled regions between the copper strip conductors. An Independent claim is also included for a semiconductor component formed by the above process.

Description

  • Die Erfindung betrifft ein Verfahren zum Herstellen einer Kupferverdrahtungsebene auf einer Halbleiterscheibe und ein Halbleiterbauelement mit solchen Kupferleiterbahnen. The invention relates to a method for producing a copper wiring layer on a semiconductor wafer and a semiconductor device with such copper interconnects. Bei hochintegrierten Schaltungen auf Halbleiterscheiben entfällt ein wesentlicher Anteil der Signallaufzeit auf die Verdrahtungsebenen. In highly integrated circuits on semiconductor wafers, a substantial portion of the signal propagation time attributable to the wiring levels. Das R·C-Produkt der Leiterbahnen aus Metall und der die Leiterbahnen umgebenden Dielektrikumschicht begrenzt die maximal erreichbare Schaltgeschwindigkeit der integrierten Schaltungen. The R · C-product of the metal conductors and the surrounding dielectric layer, the conductor tracks limits the maximum achievable switching speed of integrated circuits. Zielsetzung ist es deshalb, sowohl den Widerstand der Verdrahtungsebenen als auch die parasitäre Kapazität der Leiterbahnen so weit wie möglich zu verringern. Objective, therefore, is both to reduce the resistance of the wiring layers and the parasitic capacitance of the interconnects as much as possible.
  • Als Metall für Leiterbahnen bei Halbleiterbauelementen eignet sich vorzugsweise Kupfer, das sich durch einen sehr geringen spezifischen Widerstand und eine geringe Elektromigrationsfestigkeit auszeichnet. As the metal for interconnects in semiconductor devices are preferably copper, which is characterized by a very low resistivity and low electromigration resistance is suitable. Ein wesentlicher Nachteil beim Einsatz von Kupfer ist jedoch, dass eine Strukturierung im Rahmen der herkömmlichen Trockenätztechnik nicht möglich ist. However, a significant disadvantage in the use of copper is that a structure in the framework of the conventional dry-etching technique is not possible. Die Herstellung einer Kupferverdrahtung erfolgt deshalb üblicherweise mithilfe der so genannten Damascene-Technik, bei der als Dielektrikum zum Substrat und zu benachbarten Leiterbahnen ein Oxid, vorzugsweise Siliciumdioxid eingesetzt wird, das auf der Halbleiterscheibe vorzugsweise thermisch erzeugt wird. Therefore, the preparation of a copper wiring is usually carried out by using the so-called damascene technique, is used in the as dielectric to the substrate and adjacent interconnects an oxide, preferably silica, which is produced preferably thermally on the semiconductor wafer. Um die Verdrahtung auszubilden, wird am Ort der gewünschten Leiterbahnen anisotrop Vertiefungen in dieses Oxid geätzt. In order to form the wiring is etched at the location of the desired conductor tracks anisotropically recesses in this oxide. Anschließend erfolgt üblicherweise die Abscheidung einer Diffusionsbarriere- und Keimschicht,um eine sichere Trennung des Kupfers vom Oxid bzw. dem darunter liegenden Halbleitersubstrat zu gewährleisten und gleichzeitig ein Aufwachsen des Kupfers zu ermöglichen. Subsequently, usually the deposition of a diffusion barrier and seed layer, in order to ensure a safe separation of copper from oxide and the underlying semiconductor substrate and at the same time to allow growth of the copper.
  • Das Kupfer wird dann üblicherweise ganzflächig abgeschieden und durch Abpolieren der Kupferschicht bis zur Oberfläche der Gräben wieder entfernt, so dass dann eine strukturierte Metallisierung entsteht. The copper is then typically deposited over the entire surface and then removed by polishing away the copper layer to the surface of the trenches, so that then a structured metallization is formed. Um das Kupfer dann vollständig zu verkapseln, erfolgt üblicherweise abschließend eine Oberflächenbedeckung mit einer Diffusionsbarriereschicht. Then, in order fully to encapsulate the copper, is usually carried out finally a surface coverage with a diffusion barrier layer.
  • Nachteilhaft am Einsatz, um Siliciumdioxid als Dielektrikum zwischen den Kupferleiterbahnen untereinander und zum Halbleitersubstrat hin ist die hohe Dielektrizitätszahl von 3,9. A disadvantage in the use, to silicon dioxide as a dielectric between the copper conductor tracks to each other and to the semiconductor substrate towards the high dielectric constant of 3.9. Zur Verbesserung des R·C-Produkts der Leiterbahnen über dem Substrat wurden deshalb Dielektrika mit geringer Dielektrizitätszahl, genannt "Low-K-Dielektrika" entwickelt. therefore dielectrics were to improve the R · C product of the conductive traces on the substrate called low dielectric constant, "low-k dielectrics" developed. So lässt sich zB mit fluorierten Oxiden eine Senkung der Dielektrizitätszahl gegenüber Siliciumdioxid erreichen. Thus, for example leaves with fluorinated oxides achieve a decrease in the dielectric constant compared to silicon dioxide. Eine Verringerung gelingt weiterhin mit porösen bzw. organischen Materialien, die auf hochresistenten Polymeren basieren. A decrease further achieved with porous or organic materials, which are based on highly resistant polymers.
  • Diese Low-K-Dielektrika lassen sieh jedoch im Rahmen der Standardplanartechnik nur sehr schwer prozessieren und eignen sich insbesondere nicht für eine Kupfermetallisierung, da sie ungeeignet zum Einsatz im Rahmen der Damascene-Technik sind. However, these low-k dielectrics can look very difficult to litigate under the Standardplanartechnik and especially not suitable for a copper metallization, as they are unsuitable for use as part of the damascene technique. Low-K-Dielektrika lassen sie sich nur sehr schwer ätzen und zeichnen sich durch eine geringe Beständigkeit beim Kupferpolierprozess aufgrund ihrer hohen Scherspannungssensitivität aus. Low-k dielectrics, they can be very difficult to etch and are characterized by low resistance when copper polishing process due to their high shear stress sensitivity of.
  • Bekannt ist weiterhin, dass sich bei Dielektrika der Wert der Dielektrizitätszahl durch Einbau von Luft enthaltenden Leerräumen, so genannten Voids, verringern lässt. It is also known that the value of the dielectric constant through incorporation of air voids, so-called voids can be reduced in dielectrics. Luft hat eine Dielektrizitätskonstante von nahezu 1 und sorgt so für eine wesentliche Verringerung des R·C-Produkts bei Leiterbahnen über einem Halbleitersubstrat. Air has a dielectric constant of nearly 1, thus ensuring a substantial reduction of the R · C-product in strip conductors over a semiconductor substrate.
  • Ein Verfahren zum Ausbilden von Voids in Dielektrikumsschichten zwischen Leiterbahnen Verdrahtungsebenen ist in der A method of forming of voids in dielectric layers between the conductor tracks in the wiring layers is US 5 960 311 US 5,960,311 beschrieben. described. Bei diesem bekannten Verfahren werden Leiterbahnen auf einem Halbleitersubstrat zur Ausbildung einer Verdrahtungsebene hergestellt, wobei zwischen den Leiterbahnen ein Dielektrikum so ausgeführt wird, dass sich Leerräume bilden, die anschließend vorzugsweise mit einem Material mit niedriger Dielektrizitätskonstante ausgefüllt werden. In this known method conductor tracks wherein a dielectric is adapted between the conductor tracks that form voids which are then filled preferably with a low dielectric constant material are produced on a semiconductor substrate to form a wiring layer. Als Leiterbahnmetall wird dabei Aluminium eingesetzt. while aluminum is used as an interconnect metal. Auf die Möglichkeit der Verwendung von Kupfer und die speziellen Anforderungen, die sich bei der Kupferstrukturierung ergeben, wird jedoch nicht eingegangen. On the possibility of using copper and the specific needs that arise in the copper structure, but is not received.
  • Ein weiteres Verfahren zum Reduzieren der Kapazität zwischen Metallleiterbahnen durch Voids im Zwischendielektrikum ist aus der WO 00/44044 bekannt. Another method of reducing the capacitance between metal lines by voids in the intermediate dielectric is known from WO 00/44044. Bei diesem bekannten Verfahren wird mittels CVD ein HDP (High Density Plasma) -Oxid zwischen Metallleiterbahnen eingefüllt, wobei sich Luftleerräume bilden, die für eine Verkleinerung der Dielektrizitätskonstante sorgen. In this known method, a HDP is (High Density Plasma) oxide filled between metal wirings by means of CVD, whereby air voids form that provide a reduction in the dielectric constant. Als mögliches Leiterbahnmaterial wird zwar neben Aluminium, Wolfram und Polysilicium auch Kupfer genannt. Copper is also mentioned as a possible wiring material, although in addition to aluminum, tungsten and polysilicon. Es wird jedoch nicht auf die spezifischen Erfordernisse der Kupferstrukturierung, insbesondere die Schwierigkeiten, Kupfer im Rahmen der Trockenätztechnik zu strukturieren, eingegangen. However, it will not be structured to the specific needs of the copper structure, in particular the difficulties of copper during the dry etching, received.
  • Aufgabe der vorliegenden Erfindung ist es, ein Verfahren zum Herstellen einer Kupferverdrahtungsebene auf einer Halbleiterscheibe und ein entsprechend hergestelltes Halbleiterbauelement bereitzustellen, das sich auf einfache Weise mit Hilfe der bekannten Planartechnik zur Herstellung integrierter Schaltungen ausbilden lässt. The object of the present invention is to provide a method for producing a copper wiring layer on a semiconductor wafer and a correspondingly produced semiconductor device, which can be formed for manufacturing integrated circuits in a simple manner with the aid of the known planar technology.
  • Diese Aufgabe wird durch ein Verfahren gemäß Anspruch 1 und ein Halbleiterbauelement gemäß Anspruch 7 gelöst. This object is achieved by a method according to claim 1 and a semiconductor device according to claim. 7 Bevorzugte Weiterbildungen sind in den abhängigen Ansprüchen angegeben. Preferred developments are specified in the dependent claims.
  • Gemäß der Erfindung wird zum Herstellen einer Kupferverdrahtungsebene im Halbleiterbauelement eine erste Isolatorschicht auf der Halbleiterscheibe aufgebracht, diese erste Isolatorschicht strukturiert, um Leiterbahngräben auszubilden, anschließend die Leiterbahngräben mit einer Schichtenfolge aus einer ersten Barriereschicht, einer Startschicht zur Keimbildung für eine Kupferschicht und abschließend einer zweiten Barrierenschicht ausgebildet, wobei zwischen diesen Kupferleiterbahnen nach Entfernen der ersten Isolatorschicht eine zweite Isolatorschicht ausgeführt wird, bei der sich ein Leerraum in dieser zweiten Isolatorschicht bildet. According to the invention, a first insulator layer on the semiconductor wafer is applied for producing a copper wiring layer in the semiconductor component, said first insulator layer patterned to form conductor track trenches, and then the conductor track trenches with a layer sequence comprising a first barrier layer, a seed layer for nucleation for a copper layer and finally a second barrier layer formed, wherein a second insulator layer is carried out between these copper traces after removal of the first insulator layer, which forms a space in said second insulator layer. Zum Entfernen der ersten Isolatorschicht zwischen den Kupferleiterbahnen wird vorzugsweise die zweite Barrierenschicht als Ätzmaske verwendet. To remove the first insulator layer between the copper conductor tracks, the second barrier layer is preferably used as an etching mask.
  • Durch dieses erfindungsgemäße Verfahren wird auf einfache Weise gewährleistet, dass das Standard-Kupferstrukturierungsverfahren mittels Damascene-Technik eingesetzt werden kann, um alternativ zum herkömmlicherweise als Dielektrikum eingesetzten Siliziumdioxid eine Isolatorschicht mit Leerräumen, so genannten Voids, ausbilden zu können, die sich durch eine geringere Dielektrizitätszahl und damit ein verbessertes R·C-Produkt der Leiterbahnen auszeichnen. By this novel process it is ensured in a simple manner that the standard copper patterning method can be employed by damascene technique, to an alternative to the conventionally used as a dielectric silicon dioxide, an insulator layer having voids, voids so-called form, which extends through a lower dielectric constant and thus distinguish an improved R · C product of the traces. Das verbesserte R·C-Produkt sorgt für eine erhöhte Schaltgeschwindigkeit der hochintegrierten Schaltungen auf der Halbleiterscheibe. The improved x-C product provides for increased switching speed of large scale integrated circuits on the semiconductor wafer. Gemäß der Erfindung wird somit auf einfache Weise eine Kupfermetallisierung mit verringerter Kapazität durch Einschluss von Luft ins Dielektrikum zwischen den Kupferbahnen erreicht. According to the invention, a copper metallization with reduced capacity due to inclusion of air is thus achieved in the dielectric between the copper traces in a simple manner. Es ist nicht mehr notwendig, aufwendige und teure als Low-K-Materialien bekannte Dielektrika mit geringem Dielektrizitätswert einzusetzen. It is no longer necessary to use complex and expensive known as Low-K materials dielectrics with low dielectric value. Durch die Verwendung der zweiten auf der Kupferschicht als Barriere aufgebrachten Schicht als Ätzmaske zum Rückätzen der ersten Isolatorschicht wird gewährleistet, dass insbesondere auch die Kupferbahn bei diesem Rückätzprozess nicht beschädigt wird und somit eine zuverlässige und qualitativ hochwertige Kupfermetallisierung hergestellt wird. By using the second on the copper layer applied as a barrier layer as an etching mask for etching back the first insulator layer that, in particular, the copper track will not be damaged during this etch-back process and therefore a reliable and high quality copper plating is manufactured is ensured.
  • Gemäß einer bevorzugten Ausführungsform wird das Ausfüllen der freigelegten Bereiche zwischen den Kupferleiterbahnen mit der zweiten Isolatorschicht so gesteuert, dass die zweite Isolatorschicht vorzugsweise im Kantenbereich der Kupferleiterbahnen abgeschieden wird und sich vorgegebene definierte Leerräume bilden, so dass sich die Dielektrizitätskonstante im Dielektrikum genau einstellen lässt. According to a preferred embodiment, the filling of the exposed areas between the copper conductor tracks of the second insulator layer is controlled such that the second insulator layer is preferably deposited in the edge region of the copper traces and predetermined defined voids form so that the dielectric constant in the dielectric can be adjusted accurately. Bevorzugt ist dabei der Einsatz eines HDP (High Density Plasma) -Oxids, das für eine zuverlässige Leerraumbildung sorgt und darüber hinaus ein seit langem erprobtes Verfahren darstellt, das sich auf einfache Weise in die erfindungsgemäße Prozessfolge integrieren lässt. Preferred is the use of an HDP (High Density Plasma) -oxide, which ensures reliable space education and beyond a long-proven method is that can be easily integrated into the inventive process sequence.
  • Die Erfindung wird anhand der beigefügten Zeichnungen näher erläutert. The invention will be explained in more detail with reference to the accompanying drawings. Es zeigen Show it
  • 1 1 bis to 9 9 jeweils schematisch einen Querschnitt durch eine Halbleiterscheibe in verschiedenen aufeinander folgenden Prozessschritten eines erfindungsgemäßen Herstellungsverfahrens. schematically a cross section through a semiconductor wafer in successive process steps of a manufacturing method of the invention.
  • Die erfindungsgemäße Prozessfolge zur Herstellung einer Kupferverdrahtungsebene wird beispielhaft für ein Siliciumbauelement dargestellt. The process sequence according to the invention for producing a copper wiring layer is exemplified for a silicon device. Es besteht jedoch die Möglichkeit, das dargestellte Verfahren auch zur Ausbildung einer Metallisierung bei beliebigen anderen Halbleiterbauelementen einzusetzen. However, there is the possibility of using the method shown also to form a metallization at any other semiconductor devices. Das dargestellte Verfahren eignet sich dabei insbesondere auch zur Ausbildung einer Mehrlagenverdrahtung, bei der die Verdrahtung in mehreren Ebenen übereinander, die über Kontaktöffnungen so genannte „Vias" verbunden sind, ausgeführt ist. The method shown is suitable in particular also for forming a multilayer wiring, wherein the wiring in several planes one above the other, the so-called via contact holes "Vias" are connected executed.
  • 1 1 zeigt den Ausgangspunkt des erfindungsgemäßen Verfahrens, eine plane Silicium-Halbleiterscheibe shows the starting point of the method according to the invention, a planar silicon wafer 1 1 . , In dieser Silicium-Halbleiterscheibe In this silicon wafer 1 1 sind durch vorausgegangene Prozessschritte Bauelementstrukturen (nicht gezeigt) erzeugt worden, vorzugsweise mit Hilfe der bekannten Silizium-Planartechnik. have been (not shown) is generated, preferably with the aid of the known silicon planar technology by previous process steps component structures. Zur Ausbildung einer elektrisch leitfähigen Verbindung zwischen diesen Bauelementstrukturen untereinander und mit äußeren Anschlüssen wird erfindungsgemäß eine Kupferverdrahtungsebene hergestellt. In order to form an electrically conductive connection between the component structures with each other and external terminals, a copper wiring layer is manufactured according to the invention. Hierzu wird in einem ersten Schritt, wie in For this purpose, in a first step, as shown in 2 2 gezeigt, auf der Silicium-Halbleiterscheibe shown on the silicon wafer 1 1 eine erste Isolatorschicht a first insulator layer 2 2 , vorzugsweise Siliciumdioxid, aufgebracht. , Preferably silicon dioxide, is applied. Die Siliciumdioxid-Erzeugung erfolgt vorzugsweise durch thermische Oxidation oder durch Abscheidung aus der Gasphase, zB als TEOS-Oxidabscheidung. The silica-forming is preferably carried out by thermal oxidation or by deposition from the gas phase, eg as a TEOS oxide deposition. Zur Herstellung der Verdrahtungsebene wird am Ort der gewünschten Leiterbahnen möglichst anisotrop eine Vertiefung in die Siliciumdioxidschicht To produce the wiring level of the desired conductor tracks is at the location of possible anisotropic a recess in the silicon dioxide layer 2 2 geätzt. etched. Dieser Vorgang wird vorzugsweise mit der bekannten Lithographietechnik ausgeführt. This process is preferably carried out with the known lithography technique. Hierzu wird auf der Oxidoberfläche Reference is made to the oxide surface 2 2 ein lichtempfindlicher Fotolack a light-sensitive photoresist 3 3 aufgebracht, der mit Hilfe einer Maske, die die Struktur der Entwurfsebene der Leiterbahnen enthält, belichtet wird. applied, which is exposed using a mask which contains the structure of the draft plane of the conductor tracks. Anschließend wird der Fotolack Then, the photoresist 3 3 entwickelt, wobei in der Regel der belichtete Fotolack entfernt wird. developed, is usually removed, the exposed photoresist. Dann wird das Oxid Then the oxide is 2 2 mit dem Fotolack with the photoresist 3 3 als Maskierungsschicht anisotrop geätzt, wie in anisotropic etching as a masking layer, as in 3 3 gezeigt ist. is shown. In einem abschließenden Schritt wird dann der restliche Fotolack mit einem weiteren Ätzschritt wieder entfernt. In a final step, the remaining photoresist is then removed with a further etching step. Die anisotrope Ätzung der Siliciumdioxidschicht The anisotropic etching of silicon dioxide 2 2 erfolgt dabei so, dass die darunterliegende Schicht die Silicium-Halbleiterscheibe is made so that the underlying layer, the silicon wafer 1 1 als Ätzstopp verwendet wird. is used as an etch stop.
  • Nach dem Ausbilden der Leiterbahngräben wird eine konforme Abschaltung einer ersten Barriereschicht After forming the conductor track trenches, a conformal shutdown of a first barrier layer 4 4 vorzugsweise mit Hilfe eines CVD-Verfahrens vorgenommen. preferably carried out by means of a CVD method. Diese Barriereschicht sorgt zuverlässig dafür, dass das anschließend aufgebrachte. This barrier layer reliably ensures that the applied subsequently. Kupfer nicht in die umliegenden Schichten diffundieren kann, bzw. von diesen beeinflusst wird. copper can not diffuse into the surrounding layers and is also influenced by these. Als Diffusionsbarriereschicht As a diffusion barrier layer 4 4 wird dabei vorzugsweise Titannitrid-, Tantal- oder Tantalnitridschichten mit einer Dicke im Nanometerbereich eingesetzt. is preferably titanium nitride, tantalum or tantalum nitride layers employed here with a thickness in the nanometer range. Alternativ kann als dielektrische Diffusionsbarriere auch Siliciumnitrid verwendet werden. Alternatively, silicon nitride can be used as dielectric diffusion barrier. Anschließend erfolgt das Aufsputtern bzw. die CVD-Abscheidung einer weiteren dünnen Starterschicht Subsequently, the sputtering or the CVD deposition is another starting thin layer 5 5 , die zur Keimbildung der Kupferdepositition dient. Which is used for nucleation of Kupferdepositition. 4 4 zeigt einen Querschnitt durch die Halbleiterscheibe nach diesem Prozessschritt. shows a cross section through the semiconductor wafer after this process step.
  • Auf der Startschicht On the seed layer 5 5 erfolgt dann ganzflächig elektrolytisch oder chemisch stromlos eine Kupferabscheidung then takes place over the entire surface electrolytically or chemically electroless copper deposition 6 6 mit einer Dicke von ca. 1 μm. having a thickness of about 1 micron. Dieser Kupferabscheideprozess ist in This is in Kupferabscheideprozess 5 5 gezeigt. shown. Im weiteren wird dann die überstehende Kupferschicht In other then the supernatant layer of copper 6 6 vorzugsweise mit Hilfe eines chemisch-mechanischen Polierprozesses wieder bis zur Oberfläche der Gräben entfernt, so dass eine strukturierte Kupfermetallisierung, wie sie in preferably removed up to the surface of the trenches using a chemical mechanical polishing process, so that a structured copper metallization, as shown in 6 6 gezeigt ist, entsteht. shown, is formed.
  • Im nächsten Prozessschritt wird dann eine vollständige Verkapselung der Kupferschicht durch eine zweite Barrierenschicht In the next process step is then a complete encapsulation of the copper layer by a second barrier layer 7 7 , vorzugsweise Titannitrid, vorgenommen. , Preferably titanium nitride, made. Die Barrierenschicht The barrier layer 7 7 wird selektiv auf der Kupferschicht abgeschieden, so dass nur eine Kappe der zweiten Barrierenschicht is selectively deposited on the copper layer so that only a cap of the second barrier layer 7 7 auf den Kupferleiterbahnen the copper traces 6 6 verbleibt. remains. Ein Querschnitt durch die Halbleiterscheibe nach diesem Prozessschritt ist in A cross section of the wafer after this process step is in 7 7 dargestellt. shown.
  • Die Barrierenschicht The barrier layer 7 7 wird dann als Ätzmaske zum Wegätzen der verbleibenden Siliciumoxidschicht is then used as an etching mask for etching away the remaining silicon oxide 2 2 eingesetzt. used. Dabei werden die bekannten anisotropen Ätztechniken zum Entfernen von Siliciumdioxid, insbesondere Trockenätz-Technik, wie Plasmaätzen und Ionenstrahlätzen eingesetzt. The known anisotropic etching techniques to remove silica, especially dry etching technique such as plasma etching and ion beam etching can be used. Als Ätzstopp wird wiederum die unter der Silizium-Oxidschicht As an etch stop in turn is under the silicon oxide layer 2 2 liegende Schicht der Silicium-halbleiterscheibe lying layer of the silicon wafer 1 1 verwendet. used. Ein Querschnitt durch die Siliciumhalbleiterscheibe nach diesem Ätzschritt ist in A cross section of the silicon semiconductor wafer after this etching step is in 8 8th gezeigt. shown.
  • In einem abschließenden Schritt werden dann die Lücken zwischen den Kupferleiterbahnen then the gaps between the copper interconnects in a final step 6 6 mit einer Dielektrikumsschicht with a dielectric layer 8 8th , vorzugsweise einer HDP (High Density Plasma) -Oxid aufgefüllt. , Preferably an HDP (High Density Plasma) oxide filled. Die Siliciumdioxid-erzeugung erfolgt bei diesem Verfahren plasmaunterstützt, so dass sich ein hochdichtes Siliciumdioxid ausbildet, das vorzugsweise im Kantenbereich aufwächst. The silica-generation process takes place in this method, plasma-assisted, so that a high-density silica forms, grows preferably in the edge region. Dies hat zur Folge, wie in As a result, as in 9 9 gezeigt, dass sich die HDP-Oxidschicht shown that the HDP oxide layer 8 8th über den Leiterbahnen on the interconnects 6 6 im Kantenbereich schließt, so dass sich Leerräume closes in the edge region, so that voids 9 9 , die Luft enthalten, zwischen den Leiterbahnen Containing air, between the conductor tracks 6 6 bilden. form. Die Verwendung von HDP-Oxid ermöglicht eine genau definierte Leerraumbildung und somit eine definierte Einstellung des Dielektrizitätswertes in der HDP-Oxid-Schicht The use of HDP oxide allows a precisely defined void formation and thus a defined adjustment of the Dielektrizitätswertes in the HDP oxide layer 8 8th . ,
  • Alternativ zur Verwendung von HDP-Oxid besteht jedoch auch die Möglichkeit, andere dielektrische Isolatormaterialien, die sich durch gute Lückenfülleigenschaften auszeichnen und vorzugsweise im Kantenbereich aufwachsen, einzusetzen. However, an alternative to using HDP oxide is also a possibility, other dielectric insulator materials that are characterized by good gap fill, and preferably grow in the edge region to use. Durch die Erfindung wird erreicht, dass sich im Rahmen der bekannten Damascene-Technik eine Kupferstrukturierung zur Ausbildung einer Kupferverdrahtungsebene vornehmen läßt, wobei zugleich ein Dielektrikum mit verringerter Dielektrizitätszahl durch Verwendung einer Dielektrikumsschicht mit Leerräumen zwischen den Leiterbahnen eingesetzt wird. By the invention it is achieved that can make for forming a copper wiring layer in the context of the known art, a copper damascene structure, wherein at the same time a dielectric having a reduced dielectric constant by use of a dielectric layer is used with empty spaces between the conductor tracks.

Claims (9)

  1. Verfahren zum Herstellen einer Verdrahtungsebene auf einer Halbleiterscheibe mit den Schritten: a) Bereitstellen einer Halbleiterscheibe; A method of manufacturing a wiring layer on a semiconductor wafer comprising the steps of: a) providing a semiconductor wafer; b) Aufbringen einer ersten Isolatorschicht auf der Halbleiterscheibe; b) depositing a first insulator layer on the semiconductor wafer; c) Strukturieren der ersten Isolatorschicht, um Leiterbahnengräben in der ersten Isolatorschicht auszubilden; c) patterning the first insulator layer to form conductor track trenches in the first insulator layer; d) Abscheiden einer ersten Barrierenschicht; d) depositing a first barrier layer; d) Abscheiden einer Startschicht zur Keimbildung für eine Kupferschicht; d) depositing a seed layer for nucleation for a copper layer; d) Aufsputtern oder Abscheidung einer Kupferschicht; d) sputtering or depositing a copper layer; e) Abpolieren der Kupferschicht bis zur Oberfläche der Leiterbahngräben; e) polishing away of the copper layer to the surface of the conductor track trenches; f) Abscheiden einer zweiten Barrierenschicht; f) depositing a second barrier layer; g) Entfernen der ersten Isolatorschicht zwischen den Kupfer-Leiterbahnen; g) removing the first insulator layer between the copper interconnects; und h) Auffüllen der freigelegten Bereiche zwischen den Kupfer-Leiterbahnen mit einer zweiten Isolatorschicht, wobei ein Leerraum sich in der zweiten Isolatorschicht in den aufgefüllten Bereichen zwischen den Kupfer-Leiterbahnen ausbildet. and h) filling of the exposed areas between the copper interconnects with a second insulator layer, wherein an empty space is formed in the second insulator layer in the filled-in areas between the copper interconnects.
  2. Verfahren nach Anspruch 1, wobei der Schritt h) Auffüllen der freigelegten Bereiche zwischen den Kupfer-Leiterbahnen mit einer zweiten Isolatorschicht so erfolgt, dass die zweite Isolatorschicht bevorzugt im Kantenbereich der Kupfer-Leiterbahnen abgeschieden wird. The method of claim 1, wherein the step h) is carried out so filling of the exposed areas between the copper interconnects with a second insulator layer such that the second insulator layer is preferably deposited in the edge region of the copper interconnects.
  3. Verfahren nach Anspruch 1 oder 2, wobei die zweite Isolatorschicht aus HDP-Oxid besteht. The method of claim 1 or 2, wherein the second insulating layer of HDP oxide.
  4. Verfahren nach einem der Ansprüche 1 bis 3, wobei die erste Isolatorschicht aus Siliciumdioxid besteht. Method according to one of claims 1 to 3, wherein the first insulator layer is composed of silicon dioxide.
  5. Verfahren nach einem der Ansprüche 1 bis 4, wobei der Schritt c) Strukturieren der ersten Isolatorschicht mit Hilfe einer Fotolithografietechnik erfolgt. A method according to any one of claims 1 to 4, wherein the step c is carried out) patterning the first insulator layer using a photolithography technique.
  6. Verfahren nach einem der Ansprüche 1 bis 5, wobei der Schritt g) Entfernen der ersten Isolatorschicht zwischen den Kupfer-Leiterbahnen mit Hilfe einer Trockenätztechnik erfolgt. A method according to any one of claims 1 to 5, wherein the step g is performed) removing the first insulator layer between the copper circuitry by means of a dry etching technique.
  7. Halbleiterbauelement mit einer Verdrahtungsebene mit Kupfer-Leiterbahnen auf der ersten Isolatorschicht bestehend aus einer ersten Barrierenschicht, einer Startschicht zur Keimbildung für eine Kupferschicht, einer Kupferschicht und einer zweiten Barrierenschicht, und einer zweiten Isolatorschicht zwischen den Kupfer-Leiterbahnen, wobei ein Leerraum in der zweiten Isolatorschicht in den Bereiche zwischen den Kupfer-Leiterbahnen ausgebildet ist. A semiconductor device comprising a wiring layer with copper interconnects on the first insulator layer comprised of a first barrier layer, a seed layer for nucleation for a copper layer, a copper layer and a second barrier layer, and a second insulator layer between the copper conductor tracks, wherein an empty space in the second insulator layer is formed in the areas between the copper interconnects.
  8. Halbleiterbauelement nach Anspruch 7, wobei die zweite Isolatorschicht aus HDP-Oxid besteht. A semiconductor device according to claim 7, wherein the second insulating layer of HDP oxide.
  9. Halbleiterbauelement nach Anspruch 7 oder 8, wobei die erste Isolatorschicht aus Siliziumdioxid besteht. A semiconductor device according to claim 7 or 8, wherein the first insulator layer is silicon dioxide.
DE2002146830 2002-09-30 2002-10-08 Production of a wiring surface on a semiconductor wafer for producing a circuit board comprises applying an insulating layer on a wafer, structuring to form strip conductor trenches, depositing a barrier layer, and further processing Withdrawn DE10246830A1 (en)

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