DE10221936A1

DE10221936A1 - Unit detecting and correcting bit errors in stored data, includes controller connecting detection and correction devices in alternation to processor

Info

Publication number: DE10221936A1
Application number: DE2002121936
Authority: DE
Inventors: Helmut Michel; Andreas Goers; Ralf Mueller
Original assignee: ABB Patent GmbH
Current assignee: ABB AG Germany
Priority date: 2002-05-17
Filing date: 2002-05-17
Publication date: 2003-12-04

Abstract

The working memory (3) is divided into equally-sized blocks (31, 32). Each has a device (11, 12) detecting and correcting bit errors. A controller (13) is connected to these, and to independent memory lines (15) with control connections of the memory blocks of the working- (3) and test- (4) memories. The devices (11, 12) are connected in alternating succession to the processor (2).

Description

Die Erfindung betrifft eine Anordnung zur Erkennung und Korrektur von Bitfehlern in gespeicherten Datenelementen. The invention relates to an arrangement for the detection and correction of bit errors in stored data elements.

In der Mess-, Steuer- und Regelungstechnik wird bevorzugt statischer Speicher, im folgenden als SRAM bezeichnet, eingesetzt, um mittels einer Batteriepufferung einen Datenerhalt sicherstellen zu können. Auf diese Weise ist ein insbesondere in der chemischen Industrie geforderter stoßfreier Wiederanlauf einer Anlage realisierbar. Durch den technischen Fortschritt der letzten Jahre sind zum einen die Strukturbreiten der SRAM-Bausteine drastisch reduziert worden, zum anderen ist der Speicherbedarf stark gestiegen. In measurement, control and regulation technology, static memory is preferred hereinafter referred to as SRAM, used to use a battery backup To be able to ensure data retention. In this way, one is particularly in the required a bumpless restart of a plant. On the one hand, the structural widths are due to the technical progress of recent years the SRAM chips have been drastically reduced, on the other hand the memory requirement increased strongly.

Die geringe Strukturbreite einer SRAM-Zelle führt zu dem Effekt, daß die Energie eines Alpha-Teilchens ausreichen kann, um den Speicherinhalt der SRAM-Zelle zu verändern. Dabei zeigt sich, daß die 6-Transistor-SRAM-Zelle prinzipiell unempfindlicher ist als eine 4-Transistor-SRAM-Zelle, aber lediglich ein gradueller Unterschied in der Fehlerwahrscheinlichkeit existiert. Die störenden Alpha-Teilchen werden bei diesem Phänomen aus dem Gehäusematerial, mit dem der Speicherchip vergossen ist, emittiert, so daß eine nachträgliche, externe Schirmung keine Abhilfe schafft. The small structural width of an SRAM cell leads to the effect that the energy of a Alpha particle may be enough to store the SRAM cell change. It shows that the 6-transistor SRAM cell in principle less sensitive than a 4-transistor SRAM cell, but only a gradual one There is a difference in the probability of errors. The disruptive alpha particles are in this phenomenon from the housing material with which the memory chip is shed, emitted, so that a subsequent, external shielding is not a remedy creates.

Darüber hinaus hat der gestiegene Speicherbedarf in automatisierungstechnischen Anlagen der Mess-, Steuer- und Regelungstechnik dazu geführt, daß dieser statistisch verteilte Fehlermechanismus in der Praxis nachweisbar ist. Umfangreiche Messungen haben gezeigt, daß auch bei Verwendung hochwertiger SRAM-Bausteine, die mit einer 6-Transistor-Zelle und strahlungsarmen Gehäusematerialien gefertigt werden, im statistischen Mittel ein Bitfehler pro Jahr in einer 8 MByte großen Speicherbaugruppe auftritt. Seitens der Anlagenbetreiber wird weder ein unvorhersagbares Systemverhalten, wenn dieses Phänomen unbeachtet bleibt, noch, die Anlage bei Erkennung eines Bitfehlers anzuhalten, akzeptiert. In addition, the increased memory requirement in automation technology Systems of measurement, control and regulation technology led to this being statistical distributed error mechanism is demonstrable in practice. Extensive measurements have shown that even with the use of high-quality SRAM chips that with a 6-transistor cell and low-radiation housing materials are manufactured in statistical mean one bit error per year in an 8 Mbyte memory module occurs. On the part of the plant operator, neither becomes unpredictable System behavior, if this phenomenon is ignored, still, the system Stop detection of a bit error accepted.

Daraus ergibt sich die Forderung nach einer Einrichtung zur Erkennung und Korrektur von Bitfehlern, die mindestens in der Lage ist, 1-Bit-Fehler zu erkennen und zu korrigieren und 2-Bit-Fehler zu erkennen und zu signalisieren, so dass nur korrekte Daten zur weiteren Verarbeitung bereitgestellt werden. Eine derartige Einrichtung ist als 32-BIT FLOW-THRU ERROR DETECTION AND CORRECTION UNIT unter der Typbezeichnung 49C465 der Firma Integrated Device Technology bekannt und im Datenblatt IDT49C465/IDT49C465A, Dokumentnummer DSC-2552/8, sowie in der Application Note AN-64 beschrieben. Die Einrichtung ist in den Datenübertragungsweg zwischen dem Arbeitsspeicher und einer Verarbeitungseinheit eingefügt und wird von der Verarbeitungseinheit gesteuert. This results in the requirement for a device for detection and correction of bit errors, which is at least able to recognize 1-bit errors and to correct and detect and signal 2-bit errors so that only correct Data are provided for further processing. Such a facility is as a 32-BIT FLOW-THRU ERROR DETECTION AND CORRECTION UNIT under the Type designation 49C465 known from Integrated Device Technology and in Datasheet IDT49C465 / IDT49C465A, document number DSC-2552/8, as well as in the Application Note AN-64 described. The facility is in the data transmission path inserted between the working memory and a processing unit and is by controlled by the processing unit.

Zur Erkennung und Korrektur von Bitfehlern mit Hilfe einer derartigen Einrichtung ist ein Prüfspeicher vorgesehen und jedem Speicherplatz des Arbeitsspeichers ein Speicherplatz des Prüfspeichers zugeordnet. Bei Speichern eines Datenworts werden unter der Adresse des Speicherplatzes des Datenworts im Arbeitsspeicher zusätzlich redundante Bits, im weiteren als Prüfbits bezeichnet, im Prüfspeicher abgespeichert, die durch Bildung der Paritätssumme über verschiedene Teile des Datenworts gewonnen werden. To detect and correct bit errors with the help of such a device a test memory is provided and each memory location of the working memory Memory location of the test memory allocated. When saving a data word under the address of the memory location of the data word in the RAM redundant bits, hereinafter referred to as test bits, stored in the test memory, by forming the parity sum over different parts of the data word be won.

Beim Auslesen des Speicherworts werden die Teilparitäten nach der gleichen Bildungsvorschrift erneut gebildet und mit den ebenfalls ausgelesenen Prüfbits verglichen. Stimmen die gerade berechneten Prüfbits mit den abgespeicherten überein, gilt das ausgelesene Datenwort als fehlerfrei. Bei auftretenden Differenzen wird aus dem Muster der Nichtübereinstimmung, dem sogenannten Syndrom, auf den Fehler geschlossen. Bestimmte Syndrommuster werden decodiert und damit eine verfälschte Bitposition im Datenwort ermittelt, die durch Invertieren korrigiert wird, so dass ausschliesslich korrekte Datenworte an die Verarbeitungseinheit weitergeleitet werden. When reading out the memory word, the partial parities are the same Education instruction again formed and with the check bits also read out compared. Do the test bits just calculated match the stored ones match, the data word read out is considered to be error-free. When there are differences is based on the pattern of mismatch, the so-called syndrome Error closed. Certain syndrome patterns are decoded and thus one falsified bit position determined in the data word, which is corrected by inverting, see above that only correct data words are forwarded to the processing unit become.

Der Einsatz einer derartigen, bekannten Einrichtung hat eine Reduzierung der Performance zur Folge, da beim Schreibzugriff der Verarbeitungseinheit auf den Arbeitsspeicher die entsprechenden Prüfbits nach der Bildungsvorschrift bestimmt werden. Beim Lesezugriff der Verarbeitungseinheit auf den Arbeitsspeicher werden die entsprechenden Prüfbits nach derselben Bildungsvorschrift bestimmt und mit den abgespeicherten Prüfbits verglichen. Dazu werden in einem separaten Lesezyklus die abgespeicherten Prüfbits aus dem Prüfspeicher gelesen. Zur Synchronisierung der Verarbeitungseinheit auf den durch die bekannte Einrichtung verminderten Datendurchsatz beim Lesen und Schreiben des Arbeitsspeichers werden entsprechende Wartezyklen in die Programmschrittfolge der Verarbeitungseinheit eingefügt. Nachteiligerweise wird damit der Vorteil schneller Verarbeitungseinheiten teilweise aufgezehrt. Besonders nachteilig sind die notwendigen Wartezyklen beim sogenannten Burstzugriff, bei dem in einem einzigen Speicherzugriff unmittelbar aufeinanderfolgend bis zu vier Datenworte aus dem Arbeitsspeicher gelesen oder in den Arbeitsspeicher geschrieben werden. The use of such a known device has a reduction in Performance as a result of the processing unit having write access to the Main memory determines the corresponding check bits according to the educational regulation become. When the processing unit reads the working memory, the corresponding test bits determined according to the same educational regulation and with the stored test bits compared. For this purpose, the stored test bits read from the test memory. To synchronize the Processing unit on the reduced by the known device Data throughput when reading and writing the working memory corresponding waiting cycles in the program step sequence of the processing unit inserted. The disadvantage of this is the advantage of fast processing units partially consumed. The necessary waiting cycles at the are particularly disadvantageous so-called burst access, in which in a single memory access immediately successively read up to four data words from the working memory or in the RAM are written.

Darüber hinaus wird durch die notwendige Steuerung der bekannten Einrichtung durch die Verarbeitungseinheit deren Verarbeitungskapazität teilweise zur Erkennung und Korrektur von Bitfehlern gebunden. In addition, through the necessary control of the known device the processing unit whose processing capacity is partly for detection and Corrected bit errors.

Der Erfindung liegt daher die Aufgabe zugrunde, eine Anordnung zur Erkennung und Korrektur von Bitfehlern in gespeicherten Datenelementen anzugeben, deren Datendurchsatz beim Lesen und Schreiben des Arbeitsspeichers so hoch ist, dass Wartezyklen in der Programmschrittfolge der Verarbeitungseinheit verzichtbar sind, und die die Bindung von Verarbeitungskapazität der Verarbeitungseinheit vermeidet. The invention is therefore based on the object of an arrangement for detection and Correction of bit errors in stored data elements to specify their Data throughput when reading and writing the working memory is so high that Waiting cycles in the program step sequence of the processing unit are dispensable, and which avoids binding processing capacity of the processing unit.

Mit anderen Worten soll sich die Kombination aus Arbeitsspeicher und Einrichtung zur Erkennung und Korrektur von Bitfehlern gegenüber der Verarbeitungseinheit wie Arbeitsspeicher allein verhalten. In other words, the combination of memory and device should Detection and correction of bit errors in relation to the processing unit such as RAM behave alone.

Erfindungsgemäß wird diese Aufgabe mit den Mitteln des Patentanspruchs 1 gelöst. According to the invention, this object is achieved with the means of claim 1.

Die Erfindung geht von einer Verarbeitungseinheit aus, der ein physischer Arbeitsspeicher zugeordnet ist und die mit diesem Arbeitsspeicher über eine Anordnung zur Erkennung und Korrektur von Bitfehlern verbunden ist. Dabei ist vorgesehen, dass der Arbeitsspeicher in Speicherblöcke gleicher Größe aufgeteilt ist. Jedem Speicherblock ist jeweils eine Einrichtung zur Erkennung und Korrektur von Bitfehlern zugeordnet. Die Anordnung zur Erkennung und Korrektur von Bitfehlern weist eine Steuereinheit auf, die mit allen Einrichtungen zur Erkennung und Korrektur von Bitfehlern verbunden ist. Darüber hinaus ist die Steuereinheit mit Steueranschlüssen der Speicherblöcke des Arbeitsspeicher und des Prüfspeichers verbunden. Die Einrichtungen zur Erkennung und Korrektur von Bitfehlern sind einzeln wechselweise aufeinanderfolgend mit der Verarbeitungseinheit verbindbar. The invention is based on a processing unit, which is a physical Memory is assigned and that with this memory via a Arrangement for the detection and correction of bit errors is connected. It is provided that the working memory is divided into memory blocks of the same size. Each memory block is a device for the detection and correction of Assigned to bit errors. The arrangement for the detection and correction of bit errors has a control unit with all devices for detection and correction bit errors. In addition, the control unit is with Control connections of the memory blocks of the main memory and the test memory connected. The facilities for detecting and correcting bit errors are individual alternately connectable to the processing unit in succession.

Vorteilhafterweise wird dadurch erreicht, dass die Verarbeitungszeit zur Fehlererkennung und Korrektur eines Datenelements eines Speicherblocks in einer Einrichtung zur Erkennung und Korrektur von Bitfehlern durch einen zeitgleichen Speicherzugriff einer parallelen Einrichtung zur Erkennung und Korrektur von Bitfehlern auf einen anderen Speicherblock des Arbeitsspeichers kompensiert wird. Das bewirkt beim sogenannten Burstzugriff, bei dem die Verarbeitungseinheit eine Mehrzahl Datenworte unmittelbar aufeinanderfolgend aus dem Speicher ausliest oder in den Speicher hineinschreibt, weitgehend ohne Wartezyklen auszukommen. It is advantageously achieved that the processing time for Error detection and correction of a data element of a memory block in a Device for the detection and correction of bit errors by a simultaneous one Memory access of a parallel device for the detection and correction of bit errors to another memory block of the working memory is compensated. That causes in so-called burst access, in which the processing unit has a plurality Reads data words in succession from the memory or into the Memory writes in, largely without waiting cycles.

Durch die unmittelbare Erzeugung der Speichersteuersignale zum Zugriff auf die einzelnen Speicherblöcke des Arbeitsspeichers in der Steuereinheit wird die Verarbeitungseinheit entlastet. Through the immediate generation of the memory control signals to access the individual memory blocks of the working memory in the control unit Processing unit relieved.

Die Erfindung wird nachstehend anhand eines Ausführungsbeispiels näher erläutert. In der einzigen Figur ist eine Anordnung 1 zur Erkennung und Korrektur von Bitfehlern in gespeicherten Datenelementen dargestellt, die in den Datenübertragungsweg zwischen einem Arbeitsspeicher 3 und einer Verarbeitungseinheit 2 eingefügt ist. Zur vereinfachten Darstellung des Prinzips der Erfindung ist der Arbeitsspeicher 3 lediglich in zwei Speicherblöcke 31 und 32 aufgeteilt. In Abhängigkeit von der Anwendung und dem erforderlichen Zeitverhalten kann es zweckmäßig sein, den Arbeitsspeicher 3 in eine größere Anzahl kleinerer Speicherblöcke zu granulieren. The invention is explained in more detail below using an exemplary embodiment. In the single figure, an arrangement 1 for detecting and correcting bit errors in stored data elements is shown, which is inserted into the data transmission path between a working memory 3 and a processing unit 2 . To simplify the representation of the principle of the invention, the main memory 3 is only divided into two memory blocks 31 and 32 . Depending on the application and the required timing, it may be appropriate to granulate the working memory 3 into a larger number of smaller memory blocks.

Die Anordnung 1 zur Erkennung und Korrektur von Bitfehlern in gespeicherten Datenelementen weist entsprechend der Anzahl der Speicherblöcke 31 und 32 zwei Bitfehlererkennungs- und Korrektureinrichtungen 11 und 12, eine Steuereinheit 13 und einen Multiplexer 14 auf. Die Bitfehlererkennungs- und Korrektureinrichtungen 11 und 12 sowie die Verarbeitungseinheit 2 sind an den Multiplexer 14 angeschlossen. Die Bitfehlererkennungs- und Korrektureinrichtungen 11 und 12 sind einzeln wechselweise aufeinanderfolgend über Datenleitungen 22 mit der Verarbeitungseinheit 2 verbindbar. The arrangement 1 for detecting and correcting bit errors in stored data elements has two bit error detection and correction devices 11 and 12 , a control unit 13 and a multiplexer 14 , corresponding to the number of memory blocks 31 and 32 . The bit error detection and correction devices 11 and 12 and the processing unit 2 are connected to the multiplexer 14 . The bit error detection and correction devices 11 and 12 can be connected individually and in succession to the processing unit 2 via data lines 22 .

Dabei ist vorgesehen, dass die Bitfehlererkennungs- und Korrektureinrichtungen 11 und 12, die Steuereinheit 13 und der Multiplexer 14 eine physische Einheit bilden, die in einem elektronischen Schaltkreis untergebracht ist. It is provided that the bit error detection and correction devices 11 and 12 , the control unit 13 and the multiplexer 14 form a physical unit which is accommodated in an electronic circuit.

Jedem Speicherplatz des Arbeitsspeichers 3 ist ein Speicherplatz in einem Prüfspeicher 4 zugeordnet. Der Arbeitsspeicher 3 ist in zwei Speicherblöcke 31 und 32 eingeteilt, wobei aufeinanderfolgende Speicheradressen jeweils auf verschiedene Speicherblöcke 31 und 32 verweisen. In dem einfachen Fall der Aufteilung des Arbeitsspeichers 3 in genau zwei Speicherblöcke 31 und 32 zeigen alle ungeraden Adressen auf den Speicherblock 31 und alle geraden Adressen auf den Speicherblock 32. Jedem der Speicherblöcke 31 und 32 ist genau eine Bitfehlererkennungs- und Korrektureinrichtung 11 und 12 zugeordnet. Die Bitfehlererkennungs- und Korrektureinrichtung 11 ist dem Speicherblock 31 und die Bitfehlererkennungs- und Korrektureinrichtung 12 ist dem Speicherblock 32 zugeordnet. A memory location in a test memory 4 is assigned to each memory location of the main memory 3 . The working memory 3 is divided into two memory blocks 31 and 32 , successive memory addresses each referring to different memory blocks 31 and 32 . In the simple case of dividing the main memory 3 into exactly two memory blocks 31 and 32 , all the odd addresses point to the memory block 31 and all even addresses to the memory block 32 . Exactly one bit error detection and correction device 11 and 12 is assigned to each of the memory blocks 31 and 32 . The bit error detection and correction device 11 is assigned to the memory block 31 and the bit error detection and correction device 12 is assigned to the memory block 32 .

Der Prüfspeicher 4 ist wie der Datenspeicher 3 in zwei Speicherblöcke 41 und 42 aufgeteilt. Die Prüfsummen des Daten-Speicherblocks 31 sind im Prüfspeicherblock 41 abgelegt. Entsprechend sind die Prüfsummen des Daten-Speicherblocks 32 sind im Prüfspeicherblock 42 abgelegt. The test memory 4 , like the data memory 3, is divided into two memory blocks 41 and 42 . The checksums of the data memory block 31 are stored in the test memory block 41 . The checksums of the data memory block 32 are correspondingly stored in the test memory block 42 .

Die Verarbeitungseinheit 2 ist über Adressleitungen 21 mit den Speicherblöcken 31 und 32 des Arbeitsspeichers 3 und dem Prüfspeicher 4 verbunden. Die zum Speicherzugriff erforderlichen Steuersignale der Verarbeitungseinheit 2 sind über Steuerleitungen 23 an die Steuereinheit 13 geschaltet. Die Steuereinheit 13 ist über separate Speichersteuerleitungen 15 mit den Speicherblöcken 31 und 32 des Arbeitsspeichers 3 und dem Prüfspeicher 4 verbunden. The processing unit 2 is connected to the memory blocks 31 and 32 of the main memory 3 and the test memory 4 via address lines 21 . The control signals of the processing unit 2 required for memory access are connected to the control unit 13 via control lines 23 . The control unit 13 is connected to the memory blocks 31 and 32 of the main memory 3 and the test memory 4 via separate memory control lines 15 .

Mit der Steuereinheit 13 werden die beiden Bitfehlererkennungs- und Korrektureinrichtungen 11 und 12 in der Weise synchronisiert, dass wechselweise eine Bitfehlererkennungs- und Korrektureinrichtung 11 oder 12 ein verifiziertes Datenelement über den Multiplexer 14 auf den Datenleitungen 22 bereitstellt, während die zweite Bitfehlererkennungs- und Korrektureinrichtung 12 oder 11 das nächste Datenelement aus dem zweiten Speicherblock 32 liest und verifiziert. Dieses Interleaving kompensiert die Durchlaufzeit der Daten durch die Anordnung 1 zur Erkennung und Korrektur von Bitfehlern in gespeicherten Datenelementen, da das nächste verifizierte und korrigierte Datenelement bereits zur Ausgabe an die Verarbeitungseinheit 2 zur Verfügung steht und nur noch mittels des Multiplexers 14 auf die Datenleitungen 22 durchgeschaltet werden braucht. The two bit error detection and correction devices 11 and 12 are synchronized with the control unit 13 in such a way that a bit error detection and correction device 11 or 12 alternately provides a verified data element via the multiplexer 14 on the data lines 22 , while the second bit error detection and correction device 12 or 11 reads and verifies the next data item from the second memory block 32 . This interleaving compensates for the throughput time of the data through the arrangement 1 for detecting and correcting bit errors in stored data elements, since the next verified and corrected data element is already available for output to the processing unit 2 and is only switched through to the data lines 22 by means of the multiplexer 14 are needed.

Insbesondere Halbleiterspeicher, der zum Datenerhalt mittels einer Batterie auch für lange Zeiträume vorgesehen ist, gilt bei heutigem Stand der Technik in der Zugriffszeit als "langsam". Vorteilhafterweise bewirkt der wechselweise Speicherzugriff auf verschiedene Speicherblöcke in Verbindung mit zwei oder mehreren Bitfehlererkennungs- und Korrektureinrichtungen sowohl eine sichere Prozesssteuerung als auch schnellere Speicherzugriffe, als es bei linearen Speicherlayout selbst ohne Bitfehlererkennungs- und Korrektureinrichtung möglich wäre. Der eingangs beschriebene Nachteil der Verlangsamung des Speicherzugriffs bei Verwendung einer bekannten Anordnung zur Erkennung und Korrektur von Bitfehlern in gespeicherten Datenelementen für ein lineares Speicherlayout wird sogar überkompensiert. Bezugszeichenliste 1 Bitfehlererkennungs- und Korrekturanordnung
11, 12 Bitfehlererkennungs- und Korrektureinrichtung
13 Steuereinheit
14 Multiplexer
15 Speichersteuerleitungen
2 Verarbeitungseinheit
21 Adressleitungen
22 Datenleitungen
23 Steuerleitungen
3 Arbeitsspeicher
31, 32 Speicherblock
4 Prüfspeicher
In particular, semiconductor memory, which is provided for data retention by means of a battery even for long periods of time, is considered "slow" in the access time in the current state of the art. Advantageously, the alternate memory access to different memory blocks in connection with two or more bit error detection and correction devices brings about both a safe process control and faster memory access than would be possible with a linear memory layout even without bit error detection and correction device. The disadvantage of slowing down memory access when using a known arrangement for detecting and correcting bit errors in stored data elements for a linear memory layout is even more than compensated for. REFERENCE SIGNS LIST 1 bit error detection and correction arrangement
11 , 12 bit error detection and correction device
13 control unit
14 multiplexers
15 memory control lines
2 processing unit
21 address lines
22 data lines
23 control lines
3 working memories
31 , 32 block of memory
4 test memories

Claims

Arrangement for the detection and correction of bit errors in stored data elements, which is inserted into the data transmission path between a working memory and a processing unit, each storage location of the working memory being assigned a storage location of a test memory, characterized in that
that the main memory ( 3 ) is divided into memory blocks ( 31 , 32 ) of the same size,
that each memory block ( 31 , 32 ) is assigned a device ( 11 , 12 ) for the detection and correction of bit errors,
that a control unit ( 13 ) is provided which is equipped with all devices ( 11 , 12 ) for the detection and correction of bit errors and via independent memory control lines ( 15 ) with control connections of the memory blocks ( 31 , 32 ) of the main memory ( 3 ) and the test memory ( 4 ) is connected
that the devices ( 11 , 12 ) for the detection and correction of bit errors can be connected individually and in succession to the processing unit ( 2 ).