DE10213546C1 - Semiconductor device used in silicon microelectronics comprises a first substrate with an integrated component, a second substrate with an integrated repeater, a coupling layer arranged between the substrates, and a contacting element - Google Patents
Semiconductor device used in silicon microelectronics comprises a first substrate with an integrated component, a second substrate with an integrated repeater, a coupling layer arranged between the substrates, and a contacting elementInfo
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Abstract
Description
Die Erfindung betrifft eine Halbleitereinrichtung mit Repeater sowie ein Verfahren zum Herstellen einer derartigen Halbleitereinrichtung.The invention relates to a semiconductor device with a repeater and a Method of making one Semiconductor device.
Die moderne Silizium-Mikroelektronik ist aus der modernen Welt nicht wegzudenken. Allerdings treten bei einer weiter voranschreitenden Miniaturisierung der Bauelemente Probleme auf.The modern silicon microelectronics is out of the modern World without it. However, continue at one advancing miniaturization of device problems on.
Insbesondere haben zunehmend dünne Leiterbahnen (bzw. Leitungen oder sonstige elektrisch leitfähige Strukturen) einen immer höheren ohmschen Widerstand. Ferner führt ein abnehmender Abstand zwischen benachbarten Leiterbahnen zu einem steigenden Wert der parasitären Kapazität, welche die Leiterbahnen miteinander ausbilden. Dadurch nimmt insbesondere die Verzögerungs-Zeit τ = R.C beim Übertragen eines Signals durch eine derartige Leitung zu. Dabei ist R der Ohmsche Widerstand und C die Kapazität. Die stetige Zunahme der Verzögerungs-Zeit beim Durchleiten eines Signals durch eine Leiterbahn mit immer kleiner werdenden Strukturen führt in die sogenannte "Verdrahtungskrise".In particular, thin conductor tracks (or Cables or other electrically conductive structures) an ever increasing ohmic resistance. Also introduces decreasing distance between adjacent conductor tracks an increasing value of the parasitic capacitance which the Form interconnects with each other. This takes in particular the delay time τ = R.C during transmission of a signal through such a line. R is the ohmic resistance and C the capacitance. The steady Increase in the delay time when passing a signal through a conductor track with ever smaller structures leads to the so-called "wiring crisis".
Insbesondere führen zunehmende ohmsche Widerstände einer miniaturisierten Leiterbahn auch zu einer Zunahme der ohmschen Verluste, d. h. einer Dämpfung eines elektrischen Signals, wenn dieses durch eine Leitung geleitet wird. Daher ist es für viele Anwendungen erforderlich, ein durch eine lange Metallisierungsleitung mit einem geringen Querschnitt geleitetes Signal unter Verwendung eines Repeaters wieder aufzufrischen.In particular, increasing ohmic resistances lead one miniaturized trace also increases ohmic losses, d. H. a damping of an electrical Signals when this is passed through a line. Therefore many applications require one by one long metallization line with a small cross-section guided signal again using a repeater refresh.
Ein Repeater ist ein Signalauffrischer, das heißt ein Verstärkungselement, das in ein Kabel geschaltet werden kann, um eine bei einer bestimmten Länge des Kabels zu große Dämpfung bzw. Verzögerung des Signals durch Signalverstärkung zu kompensieren. Ein Repeater kann als integriertes Bauelement ausgestaltet sein und weist eine Regenerierungs- Funktion für ein Signal auf.A repeater is a signal refresher, that is a Reinforcing element that can be switched into a cable, to be too large for a certain length of cable Attenuation or delay of the signal through signal amplification to compensate. A repeater can be integrated Be configured and has a regeneration Function for a signal.
Ein Repeater ist üblicherweise mit einem Bauelement gekoppelt, von dem aus ein elektrisches Signal ausgesendet wird. Der Repeater frischt dieses Signal auf. Daher ist es in integrierten Schaltkreisen oft erforderlich, hinsichtlich des Fertigungsprozesses weit unten in einem integrierten Schaltkreis angeordnete Bauelemente, beispielsweise Transistoren, mit einem im "Back End of the Line" (BEOL) angeordneten Repeater elektrisch zu koppeln. Hierzu sind häufig viele miteinander seriell gekoppelte, einzelne elektrische Kopplungselemente (z. B. Vias) erforderlich. Die Breite der einzelnen Kopplungselemente, das heißt Leiterbahnen und Vias, nimmt insbesondere bei einer hierarchischen Architektur mit zunehmender Zahl von Metallisierungsebenen von Ebene zu Ebene im Chip nach oben hin zu. Dadurch ist die freie Wählbarkeit der Platzierung der Vertikalkontakte für einen Repeater in einem oberen Bereich eines integrierten Schaltkreises sowie deren Anzahl durch eine hierarchische Architektur von Kopplungselementen eingeschränkt. Mit anderen Worten ist es prozesstechnisch aufwendig sowie platzintensiv, eine Vielzahl vertikaler elektrischer Kopplungselemente zur elektrischen Kopplung zwischen höher gelegenen Metallisierungsebenen (z. B. mit Repeatern) und einem Halbleiter-Substrat (z. B. mit Transistoren oder anderen integrierten Bauelementen) auszubilden. Eine derartige hierarchische Schaltungsarchitektur findet beispielsweise bei MPUs ("microprocessor processing unit", integrierter oder separater Bestandteil eines Prozessors, der mathematische Berechnungen durchführen kann) Anwendung.A repeater is usually with one component coupled, from which an electrical signal is emitted becomes. The repeater refreshes this signal. Therefore it is in integrated circuits often required in terms of Manufacturing process far below in an integrated Circuit arranged components, for example Transistors, with one in the "Back End of the Line" (BEOL) arranged repeater to couple electrically. For this are often a large number of individual ones coupled together electrical coupling elements (e.g. vias) required. The Width of the individual coupling elements, that is Conductor tracks and vias, especially at one hierarchical architecture with increasing number of Metallization levels from level to level in the chip upwards towards. This allows the placement of the Vertical contacts for a repeater in an upper area an integrated circuit and their number a hierarchical architecture of coupling elements limited. In other words, it is process engineering complex and space-intensive, a variety of vertical electrical coupling elements for electrical coupling between higher metallization levels (e.g. with Repeaters) and a semiconductor substrate (e.g. with Transistors or other integrated components) train. Such a hierarchical Circuit architecture is found, for example, in MPUs ("microprocessor processing unit", integrated or separate part of a processor, the mathematical Can perform calculations) application.
Daher sind die aus dem Stand der Technik bekannten Realisierungen von Repeatern, insbesondere deren Verdrahtung und Ankopplung an andere integrierte Bauelemente, verbesserungsbedürftig. Einerseits sind Repeater in modernen integrierten Schaltkreisen erforderlich, da das Übersprechen ("Crosstalk") zwischen unterschiedlichen Leiterbahnen bei der Verwirklichung einer zunehmenden Anzahl zunehmend miniaturisierter Ebenen immer stärker wird und zu beträchtlichen Verzögerungszeiten beziehungsweise Dämpfungen führt. Andererseits sind die aus dem Stand der Technik bekannten Realisierungen von Repeatern im back end of the line derart ausgestaltet, dass aufgrund der zunehmenden Anzahl der Metallisierungsebenen der laterale Platzbedarf der Kontaktierungselemente die Nutzfläche eines integrierten Schaltkreises verringert.Therefore, they are known from the prior art Realizations of repeaters, especially their wiring and coupling to other integrated components, in need of improvement. On the one hand, repeaters are in modern integrated circuits required because of the crosstalk ("Crosstalk") between different conductor tracks at the Realizing an increasing number increasingly miniaturized levels is getting stronger and stronger considerable delay times or damping leads. On the other hand, they are from the prior art known realizations of repeaters in the back end of the line designed such that due to the increasing Number of metallization levels the lateral space requirement of the Contacting elements the usable area of an integrated Circuit reduced.
[5] offenbart eine Halbleitervorrichtung mit einem Repeater.[5] discloses a semiconductor device with a repeater.
Der Erfindung liegt das Problem zugrunde, das elektrische Koppeln von Repeatern mit integrierten Bauelementen mit verringertem Platzbedarf zu realisieren.The invention is based on the problem of electrical Coupling repeaters with integrated components to realize reduced space requirements.
Das Problem wird gelöst durch eine Halbleitereinrichtung und durch ein Verfahren zum Herstellen einer Halbleitereinrichtung mit den Merkmalen gemäß den Patentansprüchen 1 und 16. The problem is solved by a semiconductor device and by a method of manufacturing a semiconductor device with the features according to claims 1 and 16.
Die erfindungsgemäße Schicht-Anordnung hat ein erstes Substrat, auf und/oder in dem mindestens ein integriertes Bauelement ausgebildet ist. Ferner hat die erfindungsgemäße Schicht-Anordnung ein zweites Substrat, auf und/oder in dem mindestens ein integrierter Repeater ausgebildet ist. Mittels einer Kupplungsschicht zwischen dem ersten und zweiten Substrat ist das erste Substrat an dem zweiten Substrat befestigt. Mittels eines Kontaktierungselements ist das Bauelement mit dem Repeater elektrisch gekoppelt.The layer arrangement according to the invention has a first one Substrate on and / or in which at least one integrated Component is formed. Furthermore, the invention Layer arrangement a second substrate, on and / or in the at least one integrated repeater is formed. through a coupling layer between the first and second Substrate is the first substrate on the second substrate attached. That is by means of a contacting element Component electrically coupled to the repeater.
Gemäß dem erfindungsgemäßen Verfahren zum Herstellen einer Schicht-Anordnung wird mindestens ein integriertes Bauelement auf und/oder in einem ersten Substrat ausgebildet, wird mindestens ein integrierter Repeater auf und/oder in einem zweiten Substrat ausgebildet, wird das erste Substrat an dem zweiten Substrat mittels einer Kupplungsschicht zwischen dem ersten und zweiten Substrat befestigt, und wird das Bauelement mit dem Repeater mittels eines Kontaktierungselements elektrisch gekoppelt.According to the inventive method for producing a Layer arrangement becomes at least one integrated component is formed on and / or in a first substrate at least one integrated repeater on and / or in one second substrate is formed, the first substrate on the second substrate by means of a coupling layer between the attached first and second substrate, and will Component with the repeater using a Contacting element electrically coupled.
Anschaulich ist erfindungsgemäß eine neuartige Implementierung von Repeatern in "back end of the line", d. h. in der oberen Verdrahtungsebene auf einem Chip, geschaffen. Häufig werden in der Produktion eines integrierten halbleitertechnologischen Schaltkreises zunächst die Halbleiter-Bauelemente in ein Halbleiter-Substrat integriert, bevor bei der Endfertigung mindestens eine Metallisierungsebene oberhalb der Ebene der integrierten Halbleiter-Bauelemente ausgebildet wird. Bei der Endfertigung, d. h. im Back-End-Bereich, wird eine Metallisierungs-Prozessierung durchgeführt. Für diesen Bereich werden die Repeater vorzugsweise benötigt. According to the invention, a novel one is descriptive Implementation of repeaters in "back end of the line", d. H. in the upper wiring level on a chip. They are often integrated into the production process semiconductor circuit first the Semiconductor components integrated in a semiconductor substrate, before at least one in the final production Metallization level above the level of the integrated Semiconductor components is formed. In the Finishing, d. H. in the back-end area, one Metallization processing carried out. For this In the area, the repeaters are preferably needed.
Anschaulich wird der oder werden die Repeater mittels einer vorzugsweise vertikalen Integrationstechnik (z. B. Wafer-to- Wafer-Stacking, Chip-to-Chip-Stacking oder Chip-to-Wafer- Stacking) implementiert. Bei einer solchen vertikalen Integrationstechnik befinden sich in dem zweiten Substrat die Repeater, beispielsweise auf einem oberen Wafer oder Chip. Die elektrische Kopplung zwischen den Repeatern einerseits und den integrierten Bauelementen auf einem darunter angeordneten ersten Substrat, d. h. Wafer oder Chip, erfolgt mittels eines vorzugsweise elektrisch lateral isolierten elektrisch leitfähigen Kontaktierungselements ("Interchip- Vias") durch einen vorzugsweise stark gedünnten oberen Wafer oder Chip. Das Kontaktierungselement ist durch die Kupplungsschicht (eine Bond-Schicht bzw. Klebe-Schicht, "Stack Glue Layer") hindurchlaufend ausgebildet und verläuft bis in den unteren Chip. Grundlagen einer zugehörigen Technologie sind beispielsweise in [1] bis [4] beschrieben.The repeater (s) will be illustrated using a preferably vertical integration technology (e.g. wafer-to- Wafer stacking, chip-to-chip stacking or chip-to-wafer Stacking) implemented. With such a vertical Integration technology is in the second substrate Repeaters, for example on an upper wafer or chip. The electrical coupling between the repeaters on the one hand and the integrated components on one below arranged first substrate, d. H. Wafer or chip by means of a preferably electrically laterally insulated electrically conductive contacting element ("interchip Vias ") through a preferably heavily thinned upper wafer or chip. The contacting element is through the Coupling layer (a bond layer or adhesive layer, "Stack glue layer") formed and runs continuously down to the bottom chip. Basics of an associated Technology are described for example in [1] to [4].
Bevorzugte Weiterbildungen der Erfindung ergeben sich abhängigen Ansprüchen.Preferred developments of the invention result dependent claims.
Das erste und/oder das zweite Substrat kann eine Halbleiter- Schicht aufweisen.The first and / or the second substrate can be a semiconductor Have layer.
Ferner kann das erste und/oder das zweite Substrat eine Metallisierungsebene auf der Halbleiter-Schicht aufweisen.Furthermore, the first and / or the second substrate can be a Have metallization level on the semiconductor layer.
Die Metallisierungsebene ist vorzugsweise im Back-End-Bereich eines integrierten Schaltkreises angeordnet.The metallization level is preferably in the back-end area an integrated circuit.
Das integrierte Bauelement, vorzugsweise ein Transistor (z. B. Feldeffekttransistor der n-Leitungstyps oder des p- Leitungstyps, npn- oder pnp-Bipolartransistor), kann in einem Grenzbereich zwischen der Metallisierungsebene und der Halbleiter-Schicht des ersten Substrats ausgebildet sein.The integrated component, preferably a transistor (e.g. Field effect transistor of the n-line type or the p- Line type, npn or pnp bipolar transistor), can be combined in one Border area between the metallization level and the Semiconductor layer of the first substrate may be formed.
Der Repeater kann einen Grenzbereich zwischen der Metallisierungsebene und der Halbleiter-Schicht des zweiten Substrats ausgebildet sein.The repeater can cross a boundary between the Metallization level and the semiconductor layer of the second Be formed substrate.
Als Repeater wird insbesondere ein aktives Device bezeichnet, das nicht für die eigentliche Funktionalität eines integrierten Schaltkreis-Produkts erforderlich ist, sondern zur Signalauffrischung.An active device is referred to as a repeater, not for the actual functionality of one integrated circuit product is required, but for signal refreshment.
Die Halbleiter-Schicht des ersten und/oder der zweiten Substrats kann Silizium aufweisen, kann insbesondere ein Silizium-Wafer oder Silizium-Chip sein.The semiconductor layer of the first and / or the second Substrate can have silicon, in particular a Silicon wafer or silicon chip.
Die Halbleiter-Schicht, insbesondere die Halbleiter-Schicht des zweiten Substrats. kann ein gedünnter Wafer oder ein gedünnter Chip sein. Die Dicke eines solchen gedünnten Wafers ist vorzugsweise einige Mikrometer bis einige zehn Mikrometer.The semiconductor layer, in particular the semiconductor layer of the second substrate. can be a thinned wafer or a thinned chip. The thickness of such a thinned wafer is preferably a few microns to a few tens Micrometers.
Die Kupplungsschicht kann eine Klebe-Schicht sein, insbesondere aus Polyimid und/oder Benzo-Cyclo-Buten.The coupling layer can be an adhesive layer in particular from polyimide and / or benzo-cyclo-butene.
Das Kontaktierungselement kann eine Mehrzahl elektrisch leitfähiger, miteinander gekoppelter Kopplungselemente, zum Beispiel gestapelte Vias, aufweisen.The contacting element can be a plurality of electrical conductive, coupled coupling elements to Example of stacked vias.
Mindestens eines der Kopplungselemente kann im Wesentlichen vertikal durch die Kupplungsschicht hindurchgeführt sein. At least one of the coupling elements can essentially be passed vertically through the coupling layer.
Das Kontaktierungselement kann zumindest teilweise von einer lateralen elektrisch isolierenden Umhüllung umgeben sein, um das Kontaktierungselement von der halbleitenden oder elektrischen leitfähigen Umgebung zu entkoppeln.The contacting element can be at least partially of a lateral electrically insulating sheath to be surrounded the contacting element from the semiconducting or decouple electrical conductive environment.
Das Kontaktierungselement kann zumindest teilweise orthogonal zu der Schicht-Anordnung verlaufend angeordnet sein. Eine Verlaufrichtung des Kontaktierungselements schließt mit einer Hauptebene der Substrate vorzugsweise einen von Null verschiedenen Winkel ein, weiter vorzugsweise einen rechten Winkel ein.The contacting element can be at least partially orthogonal be arranged to extend to the layer arrangement. A Direction of the contacting element closes with a Main plane of the substrates preferably one of zero different angles, more preferably a right angle Angle on.
Bei der erfindungsgemäßen Schicht-Anordnung kann die Metallisierungsebene des zweiten Substrats eine Mehrzahl von übereinander ausgebildeten Teilebenen aufweisen, wobei mindestens einer des mindestens einen Repeaters in der untersten oder zweituntersten Teilebene der Metallisierungsebene des zweiten Substrats ausgebildet ist. Gemäß dieser vorteilhaften Ausgestaltung ist mindestens ein Repeater räumlich ausreichend nah bei dem mindestens einen integrierten Bauelement angeordnet. Der Weg, den ein Signal bis zum Auffrischen durch den Repeater zurückzulegen hat und entlang dem das Signal einer störenden Dämpfung unterliegt, ist daher gering gehalten. Somit ist ein gutes Signal-/ Rausch-Verhältnis erreichbar.In the layer arrangement according to the invention, the Plating level of the second substrate a plurality of have superposed partial planes, wherein at least one of the at least one repeater in the lowest or second lowest partial level of the Metallization level of the second substrate is formed. According to this advantageous embodiment, there is at least one Repeater spatially close enough to the at least one integrated component arranged. The way a signal until the repeater has refreshed it and along which the signal is subject to disturbing attenuation, is therefore kept low. So a good signal / Noise ratio achievable.
Im Weiteren wird das erfindungsgemäße Verfahren zum Herstellen einer Schicht-Anordnung beschrieben. Ausgestaltungen der Schicht-Anordnung gelten auch für das Verfahren zum Herstellen der Schicht-Anordnung.Furthermore, the method according to the invention is used Manufacture of a layer arrangement described. Refinements of the layer arrangement also apply to that Process for producing the layer arrangement.
Vorzugsweise wird mindestens eines der Substrate gedünnt. Insbesondere kann es vorteilhaft sein, das zweite Substrat zu dünnen, bevor dieses unter Verwendung der Kupplungsschicht mit dem ersten Substrat gekoppelt wird.At least one of the substrates is preferably thinned. In particular, it can be advantageous to close the second substrate thin before using this coupling layer is coupled to the first substrate.
Das erste Substrat, das vorzugsweise eine Halbleiter-Schicht und eine Metallisierungsebene aufweist, hat weiter vorzugsweise eine Halbleiter-Schicht eine Dicke von 700 µm, wohingegen die Dicke der Metallisierungsebene vorzugsweise einige µm beträgt. Das zweite Substrat, das die Repeater aufweist, ist vorzugsweise aus einer Halbleiter-Schicht und einer Metallisierungsebene zusammengesetzt. Die Halbleiter- Schicht des zweiten Substrates ist vorzugsweise ungefähr 5 µm bis 20 µm dick, weiter vorzugsweise 15 µm. Die Metallisierungsebene des zweiten Substrates ist vorzugsweise einige Mikrometer dick.The first substrate, which is preferably a semiconductor layer and has a metallization level preferably a semiconductor layer with a thickness of 700 μm, whereas the thickness of the metallization level is preferred is a few µm. The second substrate is the repeater has, is preferably made of a semiconductor layer and composed of a metallization level. The semiconductor Layer of the second substrate is preferably about 5 µm up to 20 µm thick, more preferably 15 µm. The Metallization level of the second substrate is preferred a few microns thick.
Ausführungsbeispiele der Erfindung sind in Figuren dargestellt und werden im Weiteren näher erläutert.Embodiments of the invention are in figures are shown and explained in more detail below.
Es zeigen:Show it:
Fig. 1 eine Schicht-Anordnung gemäß einem ersten Ausführungsbeispiel der Erfindung, Fig. 1 shows a layer arrangement according to a first embodiment of the invention,
Fig. 2 eine Schicht-Anordnung gemäß einem zweiten Ausführungsbeispiel der Erfindung. Fig. 2 shows a layer arrangement according to a second embodiment of the invention.
Im Weiteren wird bezugnehmend auf Fig. 1 eine Schicht- Anordnung 100 gemäß einem ersten Ausführungsbeispiel der Erfindung beschrieben.A layer arrangement 100 according to a first exemplary embodiment of the invention is described below with reference to FIG. 1.
Die Schicht-Anordnung 100 weist ein erstes Substrat 101 auf, in dem ein Transistor 102 als integriertes Bauelement ausgebildet ist. Die Schicht-Anordnung 100 weist ferner ein zweites Substrat 103 auf, in dem ein integrierter Repeater 104 ausgebildet ist. Ferner weist die Schicht-Anordnung 100 eine Polyimid-Kupplungsschicht 105 auf, mittels der das erste Substrat 101 an dem zweiten Substrat 103 befestigt ist. Mittels eines elektrisch leitfähigen Kontaktierungselements, das aus einer ersten Komponente 106a in dem ersten Substrat 101 einer zweiten Komponente 106b in der Kupplungsschicht 105 und einer dritten Komponente 106c in dem zweiten Substrat 103 zusammengesetzt ist, ist der Transistor 102 mit dem Repeater 104 elektrisch gekoppelt. Die erste Komponente des Polysilizium-Kontaktierungselements 106a ist mit einer ersten Komponente 107a einer Siliziumdioxid-Ummantelung ummantelt, die zweite Komponente des Polysilizium-Kontaktierungselements 106b ist mit einer zweiten Komponente 107b der Siliziumdioxid-Ummantelung umgeben und die dritte Komponente des Polysilizium-Kontaktierungselements 106c ist von einer dritten Komponente 107c der Siliziumdioxid-Ummantelung umgeben. Mittels der Siliziumdioxid-Ummantelung 107a bis 107c ist das Kontaktierungselement 106a bis 106c von einem Umgebungsbereich lateral elektrisch isoliert.The layer arrangement 100 has a first substrate 101 , in which a transistor 102 is formed as an integrated component. The layer arrangement 100 also has a second substrate 103 , in which an integrated repeater 104 is formed. Furthermore, the layer arrangement 100 has a polyimide coupling layer 105 , by means of which the first substrate 101 is attached to the second substrate 103 . The transistor 102 with the repeater 104 is electrical by means of an electrically conductive contacting element, which is composed of a first component 106 a in the first substrate 101, a second component 106 b in the coupling layer 105 and a third component 106 c in the second substrate 103 coupled. The first component of the polysilicon contacting element 106a is coated with a first component 107a of a silicon dioxide sheathing, the second component of the polysilicon contacting element 106b is surrounded with a second component 107b of the silicon dioxide sheathing and the third component of the polysilicon Contacting element 106 c is surrounded by a third component 107 c of the silicon dioxide jacket. The contacting element 106 a to 106 c is laterally electrically insulated from a surrounding area by means of the silicon dioxide sheath 107 a to 107 c.
Im Weiteren wird bezugnehmend auf Fig. 1 beschrieben, wie die Schicht-Anordnung 100 hergestellt wird.How the layer arrangement 100 is produced is described below with reference to FIG. 1.
Zunächst wird in dem ersten Substrat 101 der Transistor 102 ausgebildet. Ferner wird in das erste Substrat 101 unter Verwendung eines Lithographie- und Ätz-Verfahrens ein Kontaktierungsloch geätzt, um den Transistor 102 freizulegen. Mittels thermischen Oxidierens wird ein innerer Oberflächenbereich des im Wesentlichen zylinderförmigen Kontaktierungslochs thermisch oxidiert, um die erste Komponente der Siliziumdioxid-Ummantelung 107a auszubilden. Ferner wird das resultierende Kontaktloch mit Polysilizium- Material gefüllt, um die erste Komponente des Kontaktierungselements 106a auszubilden.First, transistor 102 is formed in first substrate 101 . A via is also etched into the first substrate 101 using a lithography and etching process to expose the transistor 102 . By means of thermal oxidation, an inner surface area of the essentially cylindrical contact hole is thermally oxidized in order to form the first component of the silicon dioxide sheath 107 a. Furthermore, the resulting contact hole is filled with polysilicon material to form the first component of the contacting element 106 a.
In einem weiteren Verfahrensschritt wird die Polyimid- Kupplungsschicht 105 auf das wie oben beschrieben prozessierte erste Substrat 101 aufgebracht. In die Polyimid- Kupplungsschicht 105 wird ein weiteres Kontaktierungsloch geätzt, und in dem Loch wird die zweite Komponente der Siliziumdioxid-Ummantelung 107b ausgebildet. Das resultierende Loch wird mit Polysilizium-Material gefüllt, um die zweite Komponente des Kontaktierungselementes 106b auszubilden.In a further method step, the polyimide coupling layer 105 is applied to the first substrate 101 processed as described above. Another contact hole is etched into the polyimide coupling layer 105 , and the second component of the silicon dioxide sheath 107 b is formed in the hole. The resulting hole is filled with polysilicon material to form the second component of the contacting element 106 b.
Ferner wird in dem zweiten Substrat 103 der Repeater 104 als integriertes Bauelement ausgebildet. Ein weiteres Kontaktloch wird in das zweite Substrat 103 geätzt, und mittels thermischen Oxidierens werden die Silizium-Seitenwände zu Siliziumdioxid oxidiert, wodurch die dritte Komponente der Siliziumdioxid-Ummantelung 107c ausgebildet wird. Das resultierende Kontaktloch wird mit Polysilizium-Material gefüllt, wodurch die dritte Komponente des Kontaktierungselements 106c ausgebildet wird.Furthermore, the repeater 104 is formed as an integrated component in the second substrate 103 . Another contact hole is etched into the second substrate 103 , and the silicon sidewalls are oxidized to silicon dioxide by means of thermal oxidation, as a result of which the third component of the silicon dioxide sheath 107c is formed. The resulting contact hole is filled with polysilicon material, whereby the third component of the contacting element 106 c is formed.
Ferner wird das wie beschrieben prozessierte zweite Substrat 103 mit der Polyimid-Kupplungsschicht 105 gekoppelt, um die Schicht-Anordnung 100 auszubilden.Furthermore, the second substrate 103 processed as described is coupled to the polyimide coupling layer 105 in order to form the layer arrangement 100 .
Im Weiteren wird bezugnehmend auf Fig. 2 ein zweites Ausführungsbeispiel der erfindungsgemäßen Schicht-Anordnung beschrieben.A second exemplary embodiment of the layer arrangement according to the invention is described below with reference to FIG. 2.
Die Schicht-Anordnung 200 weist ein erstes Substrat 201 auf, in dem ein erster MOS-FET ("Metal-Oxide-Semiconductor Field-Effect-Transistor") 202, ein zweiter MOS-FET 203 und ein dritter MOS-FET 204 ausgebildet sind. Das erste Substrat 201 weist ein erstes Silizium-Teilsubstrat 205 mit einer Dicke von 700 µm auf. Ferner weist das erste Substrat 201 eine erste Metallisierungsschicht 206 mit einer Dicke von 15 µm auf.The layer arrangement 200 has a first substrate 201 , in which a first MOS-FET (“metal oxide semiconductor field-effect transistor”) 202 , a second MOS-FET 203 and a third MOS-FET 204 are formed , The first substrate 201 has a first silicon sub-substrate 205 with a thickness of 700 μm. Furthermore, the first substrate 201 has a first metallization layer 206 with a thickness of 15 μm.
Ferner weist die Schicht-Anordnung 200 ein zweites Substrat 207 auf, in dem ein erster Repeater 208, ein zweiter Repeater 209 und ein dritter Repeater 210 ausgebildet sind. Das zweite Substrat 207 weist ein zweites Silizium-Teilsubstrat 211 mit einer Dicke von 5 µm und eine zweite Metallisierungsschicht 212 eine Dicke von 10 µm auf.Furthermore, the layer arrangement 200 has a second substrate 207 , in which a first repeater 208 , a second repeater 209 and a third repeater 210 are formed. The second substrate 207 has a second silicon sub-substrate 211 with a thickness of 5 μm and a second metallization layer 212 with a thickness of 10 μm.
Als erste bzw. zweite Metallisierungsschichten 206, 212 werden hier Schichten aus dielektrischem Material bezeichnet, in denen metallische bzw. metallisch leitfähige Strukturen (z. B. zum Zwecke einer elektrischen Kopplung von integrierten Bauelementen miteinander und mit der Umgebung) ausgebildet sind.Layers made of dielectric material in which metallic or metallically conductive structures (for example for the purpose of electrically coupling integrated components with one another and with the environment) are formed as first and second metallization layers 206 , 212 .
Die erste und die zweite Metallisierungsschicht 206, 212 weist jeweils eine Mehrzahl von nacheinander prozessierten Metallisierungs-Teilebenen auf, die in gemäß Fig. 2 vertikaler Richtung aufeinander ausgebildet sind. Die Repeater 208 bis 210 sind in der untersten Metallisierungs-Teilebene der zweiten Metallisierungsschicht 212 ausgebildet (oder alternativ in einer anderen, relativ weit unten ausgebildeten Metallisierungs-Teilebene, z. B. in der zweituntersten Metallisierungs-Teilebene). Diese räumliche Anordnung der Repeater hat den Vorteil, dass die Wegstrecke, die ein Signal von den MOS-FETs 202 bis 204 bis zu den das Signal auffrischenden Repeatern 208 bis 210 zurückzulegen hat, gering gehalten ist. Dadurch ist störendes Rauschen vermieden und die Güte des Signals verbessert. Das gedämpfte Signal wird von den Repeatern 208 bis 210 verstärkt und kann aus der Schicht-Anordnung herausgeleitet werden. Dadurch ist ein integrierter Schaltkreis mit verbesserter Auflösung bzw. mit günstigerem Signal-/Rausch-Verhältnis realisiert.The first and the second metallization layers 206 , 212 each have a plurality of metallization sub-levels processed one after the other, which are formed on one another in the vertical direction according to FIG . Repeaters 208 to 210 are formed in the lowest metallization sub-level of the second metallization layer 212 (or alternatively in another, relatively low-level metallization sub-level, for example in the second lowest metallization sub-level). This spatial arrangement of the repeaters has the advantage that the distance that a signal has to travel from the MOS-FETs 202 to 204 to the repeaters 208 to 210 refreshing the signal is kept short. This prevents disturbing noise and improves the quality of the signal. The attenuated signal is amplified by repeaters 208 to 210 and can be routed out of the layer arrangement. An integrated circuit with improved resolution or with a more favorable signal-to-noise ratio is thereby realized.
Ferner weist die Schicht-Anordnung 200 eine Klebe-Schicht 213 als Kupplungsschicht zwischen dem ersten Substrat 201 und dem zweiten Substrat 207 auf, mittels welcher Klebe-Schicht 213 das erste Substrat 201 an dem zweiten Substrat 207 befestigt ist.Furthermore, the layer arrangement 200 has an adhesive layer 213 as a coupling layer between the first substrate 201 and the second substrate 207 , by means of which adhesive layer 213 the first substrate 201 is attached to the second substrate 207 .
Ferner weist die Schicht-Anordnung 200 ein Kontaktierungselement 214 auf, das aus einer Mehrzahl von Polysilizium-Teilelementen aufgebaut ist. Mittels des Kontaktierungselements 214 sind die Transistoren 202 bis 204 mit den Repeatern 208 bis 210 gekoppelt.The layer arrangement 200 also has a contacting element 214 which is constructed from a plurality of polysilicon sub-elements. The transistors 202 to 204 are coupled to the repeaters 208 to 210 by means of the contacting element 214 .
Die erste Metallisierungsschicht 206 ist aus einem Intermetall-Dielektrikum aus einem Low-k-Dielektrikum hergestellt, in welches metallisch leitfähige Elemente (nicht gezeigt) eingebracht sind. Auch die zweite Metallisierungsschicht 212 ist aus dielektrischem Material mit einem geringen k-Wert (geringe relative Dielektrizitätskonstante) aufgebaut. Auch in diesem Dielektrikum sind metallisch leitfähige Elemente enthalten (nicht gezeigt). Eine erste Teilkomponente 214a des Kontaktierungselements 214 aus Polysilizium weist eine elektrisch isolierende Ummantelung 215 auf. Eine zweite Teilkomponente 214b des Kontaktierungselementes 214, die in der ersten Metallisierungsschicht 206 im Wesentlichen vertikal verlaufend angeordnet ist, ist eine hierarchische Architektur von Sub-Elementen des Kontaktierungselementen 214. Mittels einer dritten Teilkomponente 214c wird eine laterale Verdrahtung innerhalb des oberen zweiten Substrates 207 realisiert. Mittels einer vierten Teilkomponente 214d des Kontaktierungselementes 214 aus Polysilizium ist eine Kopplung mit einer ersten Leiterbahn 216 hergestellt. Die erste Leiterbahn 216 ist mit den Repeatern 208 bis 210 gekoppelt. Mittels einer zweiten, horizontal verlaufenden Leiterbahn 217 sind die Feldeffekttransistoren 202 bis 204 des ersten Substrats 201 miteinander gekoppelt.The first metallization layer 206 is produced from an intermetallic dielectric from a low-k dielectric, into which metallic conductive elements (not shown) are introduced. The second metallization layer 212 is also made of dielectric material with a low k value (low relative dielectric constant). Metallic conductive elements are also contained in this dielectric (not shown). A first subcomponent 214a of the contacting element 214 made of polysilicon has an electrically insulating sheath 215 . A second sub-component 214 b of the contacting element 214 , which is arranged in the first metallization layer 206 to run essentially vertically, is a hierarchical architecture of sub-elements of the contacting element 214 . A lateral wiring is c by means of a third sub-component 214 implemented within the upper second substrate 207th A coupling to a first conductor track 216 is produced by means of a fourth subcomponent 214 d of the contacting element 214 made of polysilicon. The first conductor track 216 is coupled to the repeaters 208 to 210 . The field effect transistors 202 to 204 of the first substrate 201 are coupled to one another by means of a second, horizontally running conductor track 217 .
Ferner ist anzumerken, dass das zweite Substrat 207 einen gedünnten Silizium-Wafer aufweist, mittels dem das zweite Silizium-Teilsubstrat 211 der Dicke 5 µm ausgebildet ist. Um ein herkömmliches Silizium-Substrat zu dünnen, wird in einem ersten Verfahrensschritt der Wafer abgehobelt ("grinding"), wodurch eine riefige Oberflächenstruktur erzeugt wird. In einem weiteren Verfahrensschritt wird diese Oberfläche einer Entspannungs-Ätze unterzogen, bevor unter Verwendung eines Spin-Ätz-Verfahrens der Wafer rotiert wird und eine Silizium- Material ätzende Flüssigkeit beigegeben wird. Unter Verwendung des CMP-Verfahrens ("chemical mechanical polishing") wird der Wafer planarisiert, wodurch das Silizium-Substrat auf eine Dicke von typischerweise 5 µm bis 10 µm gebracht wird. It should also be noted that the second substrate 207 has a thinned silicon wafer, by means of which the second silicon sub-substrate 211 with a thickness of 5 μm is formed. In order to thin a conventional silicon substrate, the wafer is planed ("grinding") in a first process step, as a result of which a rippled surface structure is produced. In a further method step, this surface is subjected to a stress relief etching before the wafer is rotated using a spin-etching method and a liquid which etches silicon material is added. The wafer is planarized using the CMP (chemical mechanical polishing) process, as a result of which the silicon substrate is brought to a thickness of typically 5 μm to 10 μm.
In diesem Dokument sind folgende Veröffentlichungen zitiert:
[1] CIP '97 Proceedings, Proc. 11th International Colloquium
on Plasma Processes (1997) "Supplement a la Revue Le
Vide: science, technique et appelations" No. 284,
April-Mai-Juni 1997, Editor: Societe Francaise du
Vide, 19 rue du Renard, 75004 Paris, Frankreich,
Seiten 187-192;
[2] Proc. 23rd Annual Tegal Plasma Seminar 53 (1997), Seiten 53-59;
[3] Proc. Thin Film Processing Symp., The Electrochem. Soc.
Proc. Vol. 97-30 (1997), Seiten 121-132;
[4] Proc. 4th Symp. on Semiconductor Wafer Bonding: Science,
Technology and Applications, The Electrochem. Soc.
Proc. Vol. 97-36 (1997), Seiten 509-520;
[5] JP 2000 236018 A.The following publications are cited in this document:
[1] CIP '97 Proceedings, Proc. 11th International Colloquium on Plasma Processes ( 1997 ) "Supplement a la Revue Le Vide: science, technique et appelations" No. 284, April-May-June 1997, editor: Societe Francaise du Vide, 19 rue du Renard, 75004 Paris, France, pages 187-192;
[2] Proc. 23rd Annual Tegal Plasma Seminar 53 ( 1997 ), pp. 53-59;
[3] Proc. Thin Film Processing Symp., The Electrochem. Soc. Proc. Vol. 97-30 ( 1997 ), pages 121-132;
[4] Proc. 4th Symp. On Semiconductor Wafer Bonding: Science, Technology and Applications, The Electrochem. Soc. Proc. Vol. 97-36 ( 1997 ), pages 509-520;
[5] JP 2000 236018 A.
Claims (17)
mit einem ersten Substrat, auf und/oder in dem mindestens ein integriertes Bauelement ausgebildet ist;
mit einem zweiten Substrat, auf und/oder in dem mindestens ein integrierter Repeater ausgebildet ist;
mit einer Kupplungsschicht zwischen dem ersten und dem zweiten Substrat, mittels welcher das erste Substrat an dem zweiten Substrat befestigt ist;
mit einem Kontaktierungselement, mittels dem das Bauelement mit dem Repeater elektrisch gekoppelt ist.1. Semiconductor device
with a first substrate, on and / or in which at least one integrated component is formed;
with a second substrate, on and / or in which at least one integrated repeater is formed;
with a coupling layer between the first and the second substrate, by means of which the first substrate is attached to the second substrate;
with a contacting element, by means of which the component is electrically coupled to the repeater.
Polyimid und/oder
Benzo-Cyclo-Buten
aufweist.10. The semiconductor device according to one of claims 1 to 9, wherein the coupling layer
Polyimide and / or
Benzo-cyclo-butene
having.
mindestens ein integriertes Bauelement auf und/oder in einem ersten Substrat ausgebildet wird;
mindestens ein integrierter Repeater auf und/oder in einem zweiten Substrat ausgebildet wird;
das erste Substrat an dem zweiten Substrat mittels einer Kupplungsschicht zwischen dem ersten und dem zweiten Substrat befestigt wird;
das Bauelement mit dem Repeater mittels eines Kontaktierungselements elektrisch gekoppelt wird.16. A method of manufacturing a semiconductor device in the
at least one integrated component is formed on and / or in a first substrate;
at least one integrated repeater is formed on and / or in a second substrate;
the first substrate is attached to the second substrate by means of a coupling layer between the first and the second substrate;
the component is electrically coupled to the repeater by means of a contacting element.
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| JP2000236018A (en) * | 1999-02-15 | 2000-08-29 | Nec Corp | Semiconductor device and manufacture thereof |
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