DE10208129B4

DE10208129B4 - Circuit and method for data rate adjustment with variable rate ratio with adjustable buffer partitioning

Info

Publication number: DE10208129B4
Application number: DE2002108129
Authority: DE
Inventors: Burkhard Becker; Maria Reich; Werner Hein; Michael Speth
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2002-02-26
Filing date: 2002-02-26
Publication date: 2005-02-24
Anticipated expiration: 2022-02-27
Also published as: DE10208129A1; WO2003073679A1

Abstract

Schaltung zur Datenratenanpassung, mit
– einem Eingangsspeicher zum Zwischenspeichern von Daten eines Datenstroms,
– einer Ratenanpassungsstufe (12) zum Punktieren und/oder Wiederholen von aus dem Eingangsspeicher gelesenen Daten mit einem variablen Ratenanpassungsfaktor (K), und
– einem Ausgangsspeicher zum Zwischenspeichern der von der Ratenanpassungsstufe (12) erhaltenen Daten und zum Ausgeben eines ratenveränderten Datenstroms,
dadurch gekennzeichnet, dass
– der Eingangs- und der Ausgangsspeicher als Speicherbereiche (I; A) eines einzigen, variabel paritionierbaren Speichers (11) ausgeführt sind, und
– die Schaltung Mittel (CL1) zum Einstellen des Partitionsverhältnisses des Speichers (11) in Abhängigkeit von dem Ratenanpassungsfaktor (K) umfasst.Data rate adaptation circuit, with
An input memory for temporarily storing data of a data stream,
A rate matching stage (12) for puncturing and / or repeating data read from the input memory with a variable rate matching factor (K), and
An output memory for temporarily storing the data received from the rate matching stage (12) and for outputting a rate-changed data stream,
characterized in that
- The input and the output memory as memory areas (I; A) of a single, variably partitionable memory (11) are executed, and
- The circuit comprises means (CL1) for setting the partition ratio of the memory (11) in dependence on the rate matching factor (K).

Description

Die Erfindung betrifft eine Schaltung sowie ein Verfahren zur Optimierung der Pufferspeichernutzung bei der Ratenanpassung eines Datenstroms in Systemen mit variablem Ratenverhältnis.The The invention relates to a circuit and a method for optimization the buffer memory usage during the rate adaptation of a data stream in systems with variable rate ratio.

In Funk-Kommunikationssystemen werden verschiedenartige Nachrichten (beispielsweise Sprache, Bildinformationen oder andere Daten) mit Hilfe von elektromagnetischen Wellen über die Luftschnittstelle übertragen. Hierfür sind sowohl senderseitig als auch empfängerseitig eine Reihe von Maßnahmen zu treffen, um die Daten für die Übertragung in geeigneter Weise aufzubereiten. Einerseits muss der für den betrachteten Dienst benötigte Fehlerschutzgrad erreicht werden, andererseits ist eine effiziente und ressourcenschonende Übertragung erwünscht. Ferner müssen die Daten in die durch die Standards vorgegebenen Datenformate gebracht und gegebenenfalls auf unterschiedliche verfügbare Kanäle verteilt werden. Hinzu kommt, dass Mobilfunksysteme der dritten Generation die gleichzeitige, gemultiplexte Übertragung von mehreren Diensten pro Verbindung unterstützen. All dies macht es erforderlich, sowohl im Sender als auch im Empfänger eine variable Datenratenanpassung vorzusehen.In Radio communication systems become diverse news (for example, voice, picture information or other data) with Help transmit electromagnetic waves over the air interface. Therefor Both the transmitter side and the receiver side are a series of measures to take to the dates for the transfer to prepare in a suitable manner. On the one hand, the one for the considered Needed service Level of error can be achieved, on the other hand, is an efficient and resource-saving transmission he wishes. Further have to put the data in the data formats specified by the standards and, if appropriate, distributed over different available channels. Come in addition, that third-generation mobile systems are the simultaneous, multiplexed transmission support multiple services per connection. All this makes it necessary Both in the transmitter and in the receiver a variable data rate adjustment provided.

Eine Datenratenanpassung wird durch Punktierung (Puncturing) oder Wiederholung (Repetition) von Bits in einem Datenstrom erreicht. Es ist bekannt, zur Punktierung (Auslassen eines Bits) oder Wiederholungskodierung (Repetitive Coding) von Datenströmen Schaltungen zur Datenratenanpassung vorzusehen, wie sie in 2 zum Stand der Technik in schematischer Weise dargestellt sind. Der in seiner Datenrate zu verändernde Datenstrom wird über einen Eingang 1 der Schaltung einem Eingangspufferspeicher I1 zugeführt, und eine Datenmenge, die der Größe des Eingangspufferspeichers I1 entspricht, wird in diesem gespeichert. Eine Ratenanpassungsstufe R1 greift zyklisch auf den Eingangspufferspeicher I1 zu und führt eine Punktierung oder eine Wiederholungskodierung an den in dem Zyklus gelesenen Daten durch. Die punktierten bzw. wiederholungskodierten Daten werden an einen Ausgangspufferspeicher A1 abgegeben und der Zyklus anschließend erneut durchlaufen. Wenn der Eingangspufferspeicher I1 geleert oder der Ausgangspufferspeicher A1 gefüllt ist, wird der Zyklus abgebrochen und es erfolgt ein Auslesen des Ausgangspufferspeichers A1 über einen Ausgang 2. Anschließend erfolgt ein Neubeschreiben des Eingangspufferspeichers I1 durch den Datenstrom über den Eingang 1, und der Prozess beginnt von Neuem.Data rate adaptation is achieved by puncturing or repetition of bits in a data stream. It is known to provide data rate adaptation circuits for puncturing (omitting a bit) or repetitive coding of data streams as described in US Pat 2 are shown to the prior art in a schematic manner. The data stream to be changed in its data rate is via an input 1 the circuit is supplied to an input buffer memory I1, and a data amount corresponding to the size of the input buffer memory I1 is stored therein. A rate matching stage R1 cyclically accesses the input buffer memory I1 and performs puncturing or repetitive coding on the data read in the cycle. The punctured or repetitive coded data is output to an output buffer A1 and then iterated through the cycle. When the input buffer I1 is emptied or the output buffer A1 is filled, the cycle is aborted and the output buffer A1 is read out via an output 2 , Subsequently, the input buffer memory I1 is rewritten by the data stream via the input 1 and the process starts again.

Sofern ein hohes Maß an Ratenvariabilität zu gewährleisten ist, besteht ein Nachteil des in 2 gezeigten Speicherkonzepts darin, dass keine effiziente Speicherplatznutzung möglich ist. Wird beispielsweise eine starke Punktierung eingestellt, ist (bei identischen Speichergrößen der Eingang- und Ausgangspufferspeicher I1 und A1) der Ausgangspufferspeicher A1 erst zu einem geringen Teil gefüllt, wenn der gesamte Speicherinhalt des Eingangspufferspeichers I1 bereits verarbeitet ist. Andererseits braucht bei einer starken Wiederholungskodierung der Eingangspufferspeicher I1 nur zu einem geringen Teil gefüllt zu werden, weil nach vollständiger Füllung des Ausgangspufferspeichers A1 der Ratenanpassungszyklus frühzeitig abgebrochen wird. Da beim anschließenden Auslesen des Ausgangspufferspeichers A1 auch ein Neubeschreiben des Eingangspufferspeichers I1 möglich ist, bleibt in diesem Fall ein Großteil der Speicherfläche des Eingangspufferspeichers I1 ungenutzt.If a high degree of rate variability is to be ensured, there is a disadvantage of the 2 The storage concept shown in the fact that no efficient storage space utilization is possible. If, for example, a strong puncturing is set (with identical memory sizes of the input and output buffer memories I1 and A1), the output buffer memory A1 is filled to a small extent only when the entire memory content of the input buffer memory I1 has already been processed. On the other hand, the input buffer memory I1 only needs to be filled to a small extent in the case of a high repetition coding because, after the complete filling of the output buffer A1, the rate matching cycle is terminated prematurely. Since it is also possible to rewrite the input buffer memory I1 during the subsequent readout of the output buffer memory A1, a large part of the memory area of the input buffer memory I1 remains unused in this case.

In der den nächstliegenden Stand der Technik darstellenden Schrift US 6,288,794 B1 ist eine Schaltung zur Datenratenanpassung mit einem partitionierten Eingangsdatenspeicher beschrieben. Die Eingangsdaten werden in eine Partition des Eingangsdatenspeichers eingelesen und zeigergesteuert aus dem Eingangsdatenspeicher ausgelesen und in einen als Ausgangsdatenspeicher dienenden Ringspeicher geschrieben. Beim zeigergesteuerten Auslesen des Eingangsdatenspeichers wird eine Datenratenanpassung vorgenommen.In the closest prior art performing writing US 6,288,794 B1 a circuit for data rate adaptation with a partitioned input data memory is described. The input data is read into a partition of the input data memory and read out from the input data memory in a pointer-controlled manner and written to a ring memory serving as an output data memory. When pointer-controlled readout of the input data memory, a data rate adjustment is made.

In der Schrift WO 99/00819 A2 wird die Verwendung eines gemeinsamen Speichers zum Abspeichern von schnellen und langsamen Datenströmen, die über unterschiedliche Eingangs-Schnittstellen geleitet werden, beschrieben. Der gemeinsame Speicher wird dabei den verschiedenen Datenströmen dynamisch zugewiesen bzw. freigegeben.In The document WO 99/00819 A2 is the use of a common Memory for storing fast and slow data streams that have different Input interface are described described. The shared memory is included the different data streams assigned or released dynamically.

Die bei hoher Ratenvariabilität mangelhafte Speicherplatzausnutzung im Stand der Technik ist nachteilig, da die Speichergröße die Kosten eines integrierten Schaltkreises (IC) maßgeblich beeinflusst.The with high rate variability poor memory utilization in the prior art is disadvantageous because the memory size is the cost an integrated circuit (IC) significantly influenced.

Der Erfindung liegt die Aufgabe zugrunde, eine kostengünstig in einem IC zu implementierende Schaltung zur Datenratenanpassung zu schaffen. Ferner zielt die Erfindung darauf ab, ein Verfahren zur Datenratenanpassung anzugeben, welches sich kostengünstig in einem IC implementieren lässt.Of the Invention is based on the object, a cost in to an IC to implement data rate adaptation circuit create. Furthermore, the invention aims to provide a method for Specify data rate adjustment, which is inexpensive in an IC can implement.

Die der Erfindung zugrundeliegende Aufgabenstellung wird durch die Merkmale der unabhängigen Ansprüche gelöst. Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.The The problem underlying the invention is characterized by the features the independent one claims solved. Advantageous developments of the invention are specified in the subclaims.

Nach Anspruch 1 umfasst die erfindungsgemäße Schaltung zur Datenratenanpassung einen Eingangsspeicher zum Zwischenspeichern eines Datenstroms, eine Ratenanpassungsstufe zum Punktieren und/oder Wiederholen von aus dem Eingangsspeicher gelesenen Daten mit einem variablen Ratenanpassungsfaktor, und einen Ausgangsspeicher zum Zwischenspeichern und Ausgeben der von der Ratenanpassungsstufe erhaltenen ratenveränderten Daten. Dabei besteht ein wesentlicher Aspekt der Erfindung darin, dass der Eingangs- und der Ausgangsspeicher als Speicherbereiche eines einzigen, variabel partitionierbaren Speichers ausgeführt sind, und dass die Schaltung Mittel zum Einstellen des Partitionsverhältnisses dieses Speichers in Abhängigkeit von dem Ratenanpassungsfaktor umfasst.According to claim 1, the erfindungsge A data rate adjustment circuit includes an input memory for latching a data stream, a rate matching stage for puncturing and / or repeating data read from the input memory with a variable rate matching factor, and an output memory for latching and outputting the rate changed data obtained from the rate matching stage. An essential aspect of the invention is that the input and the output memory are implemented as memory areas of a single, variably partitionable memory, and that the circuit comprises means for adjusting the partition ratio of this memory as a function of the rate matching factor.

Durch die Partitionierbarkeit des Speichers wird erreicht, dass der Speicherinhalt desselben nach Wunsch auf die Eingangs- bzw. Ausgangsspeicherbereiche verteilt werden kann. Durch diese variable Speicherplatzzuteilung kann stets eine optimale Ausnutzung des gesamten zur Verfügung stehenden Speicherplatzes erreicht werden.By the partitionability of the memory is achieved that the memory contents same as desired to the input and output memory areas can be distributed. Through this variable storage space allocation can always make optimal use of the total available Storage space can be achieved.

Eine besonders vorteilhafte Ausgestaltung der Erfindung kennzeichnet sich dadurch, dass das Mittel zum Einstellen des Partitionsverhältnisses des Speichers dieses Partitionsverhältnis von Ausgangsspeicherbereichsgröße zu Eingangsspeicherbereichsgröße im Wesentlichen entsprechend dem Ratenan passungsfaktor K, welcher das Verhältnis von Ausgangsdatenrate zu Eingangsdatenrate ist, einstellt. Dabei gibt der Ratenanpassungsfaktor K das Verhältnis von Ausgangsdatenrate zu Eingangsdatenrate an. Dies gewährleistet eine Speicherplatzausnutzung mit optimalem Nutzungsgrad.A particularly advantageous embodiment of the invention features itself in that the means for adjusting the partition ratio the memory of this partition ratio of output memory area size to input memory area size substantially according to the rate matching factor K, which determines the ratio of output data rate to input data rate is set. There is the rate adjustment factor K the ratio from output data rate to input data rate. This ensures a space utilization with optimal utilization.

Durch ein Mittel zum Überwachen des Füllstands des Eingangsspeicherbereichs und/oder des Ausgangsspeicherbereichs kann ein Überlaufen des Ausgangsspeicherbereichs und/oder ein Unterlauf des Eingangsspeicherbereichs sicher verhindert werden: Dabei überwacht das Mittel zum Überwachen des Füllstands bei einem Ratenanpassungsfaktor K < 1 vorzugsweise den Füllstand des Ausgangsspeicherbereichs, während es bei einem Ratenanpassungsfaktor K > 1 zweckmäßigerweise den Füllstand des Eingangsspeicherbereichs überwacht. Durch beide Maßnahmen kann eine weitere Erhöhung der Speicherplatznutzungseffizienz erreicht werden.By a means of monitoring the level the input memory area and / or the output memory area can be an overflow the output memory area and / or an underflow of the input memory area safely prevented: while monitoring the means of monitoring the level at a rate matching factor K <1 preferably the level the output memory area while at a rate matching factor K> 1, it is expedient to fill the level the input memory area is monitored. By both measures can be another increase the storage space efficiency can be achieved.

Eine vorteilhafte Ausgestaltung der Erfindung kennzeichnet sich dadurch, dass der Speicher als Dual-Port-Speicher ausgeführt ist. Dadurch können zwei der vier Zugriffe des Speichers gleichzeitig zu Lese- bzw. Schreibvorgängen genutzt werden.A advantageous embodiment of the invention is characterized that the memory is designed as a dual-port memory. This can be two the four accesses of the memory used simultaneously to read or write operations become.

Eine weitere vorteilhafte Ausgestaltung der Erfindung kennzeichnet sich dadurch, dass die Schaltung einen weiteren Speicher enthält, welcher dem ersten Speicher in Parallelschaltung zugeordnet ist und entsprechend dem ersten Speicher partitionierte Eingangs- und Ausgangsspeicherbereiche aufweist. Sofern beide Speicher als Dual-Port-Speicher ausgeführt sind, wird z.B. durch einen Multiplexbetrieb der beiden Speicher ein effektiver Vier-Port-Speicher dargestellt.A further advantageous embodiment of the invention is characterized in that the circuit contains a further memory, which the first memory is assigned in parallel and accordingly having input and output memory areas partitioned with the first memory. If both memories are designed as dual-port memory, is e.g. Multiplexing the two memories provides an effective four-port memory shown.

Mit besonderem Vorteil kommt die erfindungsgemäße Schaltung beziehungsweise das erfindungsgemäße Verfahren zur Datenratenanpassung im UMTS-(Universal Mobile Telecommunications Sy stem-)Standard zum Einsatz. In diesem Standard wird ein großer Wertebereich des Datenratenanpassungsfaktors benötigt.With particular advantage is the circuit of the invention or the inventive method for data rate adaptation in the UMTS (Universal Mobile Telecommunications System) standard for use. In this standard, a large value range of the data rate adjustment factor becomes needed.

Die Erfindung wird nachfolgend anhand eines Beispiels unter Bezugnahme auf die Zeichnung beschrieben; in dieser zeigen:The The invention will now be described by way of example with reference to FIG described on the drawing; in this show:

1 eine Prinzipdarstellung einer Schaltung zur Datenratenanpassung im Empfangs- und Sendepfad eines Funkempfängers; 1 a schematic diagram of a circuit for data rate adjustment in the receive and transmit path of a radio receiver;

2 eine Schaltung zur Datenratenanpassung nach dem Stand der Technik; 2 a data rate adjustment circuit according to the prior art;

3 ein Beispiel einer Schaltung zur Datenratenanpassung gemäß der Erfindung; 3 an example of a data rate adaptation circuit according to the invention;

4 eine Darstellung zur Erläuterung der Speicherplatznutzung bei variierendem Ratenanpassungsfaktor; und 4 a representation for explaining the storage space usage with varying rate adjustment factor; and

5 ein Ablaufdiagramm zur Erläuterung der Arbeitsweise einer erfindungsgemäßen Schaltung. 5 a flowchart for explaining the operation of a circuit according to the invention.

1 zeigt in vereinfachter Darstellung den Empfangssignalpfad RX und den Sendesignalpfad TX einer Funkstation. Bei der Funkstation kann es sich sowohl um eine Mobilstation als auch um eine Basisstation eines Funksystems handeln. 1 shows a simplified representation of the received signal path RX and the transmission signal path TX of a radio station. The radio station can be either a mobile station or a base station of a radio system.

Im Empfangssignalpfad RX werden über die Luftschnittstelle übertragene Datensignale von einer Antenne 3 empfangen und in geeigneter Weise in ein digitales Datensignal umgesetzt. Neben dem Heruntermischen des empfangenen hochfrequenten Signals in eine Zwischen- oder Basisbandfrequenz, der Analog-Digital-Wandlung sowie einer adaptiven Datendetektion umfasst dieser Schritt die Zuordnung der erhaltenen Daten in die verwendeten Formate, z.B. in Datenblöcke. Die weitere Datenverarbeitung umfasst eine oder mehrere Entschachtelungen des Datenstroms sowie eine Kanaldekodierung zur Entfernung der dem Datensignal senderseitig zugefügten Redundanz. Anschließend wird das Signal einer Quellendekodierung unterzogen und einer Nachrichtensenke 4 zugeführt.In the received signal path RX transmitted via the air interface data signals from an antenna 3 received and converted in a suitable manner into a digital data signal. In addition to downsampling of the received high-frequency signal into an intermediate or baseband frequency, the analog-to-digital conversion and an adaptive data detection, this step comprises the assignment of the data obtained in the formats used, eg in data blocks. The further data processing comprises one or more deinterleaving of the data stream as well as a channel decoding for the removal of the data signal added to the transmitter side redundancy. Subsequently, the signal is subjected to source decoding and a message sink 4 fed.

Im Sendebetrieb wird durch das Bezugszeichen 4 eine Nachrichtenquelle repräsentiert. Die in der Nachrichtenquelle 4 erzeugten Daten werden digitalisiert, quellenkodiert, kanalkodiert, verschachtelt und in geeignete Datenformate gebracht. Anschließend erfolgt eine Modulation der Daten sowie die Erzeugung eines analogen Hochfrequenzsignals, welches über eine Sendeantenne 5 abgestrahlt wird.In the transmission mode is denoted by the reference numeral 4 represents a news source. The in the news source 4 The data generated are digitized, source-coded, channel-coded, nested and brought into suitable data formats. Subsequently, a modulation of the data and the generation of an analog high-frequency signal, which via a transmitting antenna 5 is emitted.

Je nach Systemauslegung und den durch den Standard vorgegebenen Anforderungen wird in beiden Signalwegen an einer oder mehreren Stellen eine Ratenanpassung der Signale im RX-Signalpfad beziehungsweise im TX-Signalpfad mittels einer Datenratenanpassungsschaltung 10 vorgenommen.Depending on the system design and the requirements imposed by the standard, a rate matching of the signals in the RX signal path or in the TX signal path by means of a data rate adjustment circuit is performed in both signal paths at one or more locations 10 performed.

Die Datenratenanpassungsschaltung 10 hat dabei die Aufgabe, aus einer bestimmten Anzahl N_RX Bits am Eingang eine bestimmte Anzahl N_RX + ΔN_RX Bits am Ausgang zu erzeugen (RX-Signalpfad), beziehungsweise im TX-Signalpfad aus einer bestimmten Anzahl N_TX Bits am Eingang der Datenratenanpassungsschaltung eine bestimmte Anzahl N_TX + ΔN_TX Bits zu erzeugen. Da bei der Erfindung eine Unterscheidung zwischen RX-Signalpfad und TX-Signalpfad nicht erforderlich ist, werden die Indizes RX und TX im folgenden weggelassen.The data rate adjustment circuit 10 It has the task of generating a certain number of N _RX + ΔN _RX bits at the output from a specific number N _RX bits (RX signal path), or in the TX signal path from a specific number N _TX bits at the input of the data rate adaptation circuit generate a certain number N _TX + ΔN _TX bits. Since a distinction between RX signal path and TX signal path is not required in the invention, the indices RX and TX are omitted below.

Für den UMTS-Standard ist die Ratenanpassung in den technischen Spezifikationen 3GPP TS 25.212 V3.5.0 (2000-12) in dem Kapitel 4.2.7 beschrieben. Ein Ratenanpassungsalgorithmus zur Erzeugung von Punktierungs- und Wiederholungsmustern ist im Abschnitt 4.2.7.5. der genannten Spezifikation angegeben. Die zitierten Textstellen werden durch Bezugnahme dem Inhalt der vorliegenden Schrift hinzugefügt.For the UMTS standard is the rate adjustment in the technical specifications 3GPP TS 25.212 V3.5.0 (2000-12) in chapter 4.2.7. A rate matching algorithm for the generation of puncturing and repetition patterns is in Section 4.2.7.5. specified in the specification. The quoted Text passages are by reference to the content of the present specification added.

Der Ratenanpassungsfaktor K ist durch die folgende Beziehung definiert: K = (N + ΔN)/N Gl.1 The rate matching factor K is defined by the following relationship: K = (N + ΔN) / N Eq.1

Die ausgangsseitige Größe N + ΔN kann z.B. durch ein Datenformat vorgegeben sein, z.B. als die Anzahl der Bits innerhalb eines in einer bestimmten Zeitspanne auszusendenden Datenpakets. In diesem Fall muss aus der Anzahl N der eingangsseitigen Bits der entsprechende Ratenanpassungsfaktor K ermittelt und anschließend die Kompression oder Expansion dieser N Bit in N + ΔN Bits vorgenommen werden.The Output side magnitude N + ΔN may be e.g. by a data format may be specified, e.g. as the number of bits inside a data packet to be sent in a certain period of time. In this case, out of the number N of the input-side bits, the corresponding rate adaptation factor K is determined and then the Compression or expansion of these N bits in N + ΔN bits.

Das heißt, der Ratenanpassungsfaktor K kann von einem Datenpaket zum nächsten Datenpaket variieren, wobei eine untere Grenze Kmin und eine obere Grenze Kmax in der Regel bekannt sind. Es gilt Kmin ≤ Kmax, wobei Kmin << 1 und Kmax >> 1 betragen können. Die Variationsbandbreite kann groß sein, z.B. Kmin = 1/511 und Kmax = 511.The is called, the rate adaptation factor K can be from one data packet to the next data packet vary, with a lower limit Kmin and an upper limit Kmax usually known. We have Kmin ≤ Kmax, where Kmin << 1 and Kmax >> 1 can be. The variation bandwidth can be large, e.g. Kmin = 1/511 and Kmax = 511.

Bekannt ist in der Regel der mittlere Ratenanpassungsfaktor r = ΔN/N pro Datenpaket. Der absolute Ratenanpassungsfaktor pro Bit innerhalb eines Datenpakets ist lediglich innerhalb eines Intervalls [rmax, rmin] bekannt.Known is usually the mean rate adaptation factor r = ΔN / N per data packet. The absolute rate adjustment factor per bit within a data packet is only known within an interval [rmax, rmin].

3 zeigt ein Ausführungsbeispiel einer erfindungsgemäßen Datenratenanpassungsschaltung 10. Die Schaltung 10 umfasst eine erste Steuereinheit CL1, einen wiederbeschreibbaren Datenspeicher 11, eine Ratenanpassungsstufe 12 sowie eine zweite Steuereinheit CL2. Der Eingang 1 der Datenratenanpassungsschaltung 10 ist mit der ersten Steuereinheit CL1 verbunden. Diese leitet den entgegengenommenen Datenstrom über eine Datenverbindung 13 dem Speicher 11 zu. Der Speicher 11 ist in einen Eingangsspeicherbereich I und einen Ausgangsspeicherbereich A partitioniert. Die Partitionsgrenze ist durch den mit dem Bezugszeichen 14 gekennzeichneten Teilungsstrich dargestellt. Ihre Lage ist über die Steuerleitung 17 von der er sten Steuereinheit CLl einstellbar. Der Ausgangsspeicherbereich A steht über eine Datenverbindung 15 mit dem Ausgang 2 der Datenratenanpassungsschaltung 10 in Verbindung und kann über diese Datenverbindung 15 ausgelesen werden. 3 shows an embodiment of a data rate adjustment circuit according to the invention 10 , The circuit 10 comprises a first control unit CL1, a rewritable data memory 11 , a rate adjustment stage 12 and a second control unit CL2. The entrance 1 the data rate adjustment circuit 10 is connected to the first control unit CL1. This forwards the received data stream via a data connection 13 the memory 11 to. The memory 11 is partitioned into an input memory area I and an output memory area A. The partition boundary is denoted by the reference numeral 14 marked graduation stroke. Their location is via the control line 17 from the first control unit CLL adjustable. The output memory area A is connected via a data connection 15 with the exit 2 the data rate adjustment circuit 10 in connection and can through this data connection 15 be read out.

Die Ratenanpassung erfolgt mittels der Ratenanpassungsstufe 12. Zu diesem Zweck werden zyklisch X Bits über eine Datenverbindung 16 aus dem Eingangsspeicherbereich I ausgelesen, einer bestimmten Punktierung und/oder Wiederholungskodierung unterzogen und anschließend in den Ausgangsspeicherbereich A geschrieben. Die Anzahl X der pro Zyklus aus dem Eingangsspeicherbereich I entgegengenommenen Bits ist wesentlich geringer als die Größe des Speichers 11, so dass der Zyklus in der Regel viele Male durchlaufen wird, bevor der Eingangsspeicherbereich I geleert beziehungsweise der Ausgangsspeicherbereich A gefüllt ist.The rate adaptation takes place by means of the rate matching stage 12 , For this purpose, X bits are cyclically transmitted via a data connection 16 read from the input memory area I, subjected to a specific puncturing and / or repetitive coding and then written in the output memory area A. The number X of bits received per cycle from the input memory area I is substantially less than the size of the memory 11 in that the cycle is usually run through many times before the input memory area I emptied or the output memory area A is filled.

Um ein Überlaufen des Ausgangsspeicherbereichs A zu verhindern, überwacht die zweite Steuereinheit CL2 fortlaufend den Füllstand entweder des Eingangsspeicherbereichs I oder des Ausgangsspeicherbereichs A.Around an overflow of the output memory area A monitors the second control unit CL2 continuously lowers the level either the input memory area I or the output memory area A.

Die Funktionsweise der in 3 gezeigten Datenratenanpassungsschaltung 10 wird nachfolgend in Verbindung mit den 4 und 5 näher erläutert.The functioning of in 3 shown data rate adjustment circuit 10 will be described below in connection with the 4 and 5 explained in more detail.

Eine bestimmte Datenmenge 20 bestehend aus N1 Bits soll durch Ratenanpassung in eine Datenmenge 30 bestehend aus N1 + ΔN1 Bits transformiert werden. Die Datenmengen 20 beziehungsweise 30 sind in 4 durch Säulen dargestellt, deren Höhen N1 beziehungsweise N1 + ΔN1 wiederspiegeln. Da ΔN1 < 0 folgt K1 < 1. Zunächst wird in der ersten Steuereinheit CLl der Ratenanpassungsfaktor K1 berechnet. Anschließend stellt die erste Steuereinheit CL1 über die Steuerleitung 17 die speicherinterne Partitionsgrenze 14 ein, das heißt es wird festgelegt, wie groß der Eingangsspeicherbereich I und der Ausgangsspeicherbereich A sind (die Summe dieser beiden Spei cherbereiche ist durch die Größe des Speichers 11 fest vorgegeben). Die Festlegung erfolgt nach der Beziehung. WA/WI ≈ K. Gl.2 A certain amount of data 20 consisting of N1 bits intended by rate matching in a dataset 30 consisting of N1 + ΔN1 bits transfor be miert. The datasets 20 respectively 30 are in 4 represented by columns whose heights reflect N1 or N1 + ΔN1. Since ΔN1 <0, K1 <1 follows. First, in the first control unit CLl, the rate matching factor K1 is calculated. Subsequently, the first control unit CL1 via the control line 17 the memory-internal partition boundary 14 that is, it is determined how large the input memory area I and the output memory area A are (the sum of these two memory areas is determined by the size of the memory 11 fixed). The determination is made according to the relationship. WA / WI ≈ K. Eq

Dabei bezeichnet WA die Größe des Ausgangsspeicherbereichs A und WI bezeichnet die Größe des Eingangsspeicherbereichs I. In dem in 4 dargestellten Beispiel gilt K1 = 1/2. Der Eingangsspeicherbereich I wird daher doppelt so groß wie der Ausgangsspeicherbereich A eingestellt.Here, WA denotes the size of the output memory area A and WI denotes the size of the input memory area I. In the in 4 example shown K1 = 1/2. The input memory area I is therefore set twice as large as the output memory area A.

Nachfolgend wird ein erster Teildatenstrom 20.1 in den Eingangsspeicherbereich I geschrieben. Die Anzahl der Bits des Teildatenstroms 20.1 entspricht der zuvor bestimmten Speichergröße des Eingangsspeicherbereichs I, so dass dieser vollständig (oder zumindest nahezu vollständig) gefüllt wird.Subsequently, a first partial data stream 20.1 written in the input memory area I. The number of bits of the partial data stream 20.1 corresponds to the previously determined memory size of the input memory area I, so that it is completely (or at least almost completely) filled.

Anschließend wird der Teildatenstrom 20.1 zyklenweise durch die Ratenanpassungsstufe 12 ausgelesen und punktiert. Obgleich z.B. X = 4, kann ein Zyklus auch lediglich ein einziges Bit (X = 1) umfassen. Der aus dem Teildatenstrom 20.1 erzeugte komprimierte, punktierte Teildatenstrom 30.1 wird in dem Ausgangsspeicherbereich A abgelegt. Aufgrund der zuvor erfolgten Partitionierung des Speichers 11 entsprechend dem Ratenanpassungsfaktor K1 werden die beiden Speicherbereiche I und A optimal genutzt.Subsequently, the partial data stream 20.1 cycles through the rate matching stage 12 read out and punctured. For example, although X = 4, a cycle may include only a single bit (X = 1). The from the partial data stream 20.1 generated compressed, punctured partial data stream 30.1 is stored in the output memory area A. Due to the previous partitioning of the memory 11 in accordance with the rate matching factor K1, the two memory areas I and A are used optimally.

Sobald die zweite Steuereinheit CL2 feststellt, dass der erste Teildatenstrom 20.1 vollständig ratenadaptiert ist (z.B. infolge der Feststellung, dass der Ausgangsspeicherbereich A gefüllt oder der Eingangsspeicherbereich I komplett geleert ist), wird die zyklische Abarbeitung abgebrochen. Es erfolgt nun über die Datenverbindung 15 ein Lesezugriff auf den Ausgangsspeicherbereich A, mittels welchem der komprimierte Teildatenstrom 30.1 ausgelesen wird. Ferner wird mittels eines Schreibzugriffes über die Datenverbindung 13 der nächste anstehende Teildatenstrom 20.2 in den Eingangsspeicherbereich I geschrieben. Die beiden Zugriffe können zeitgleich erfolgen, sofern es sich bei dem Speicher 11 um einen Dual-Port-Speicher handelt.Once the second control unit CL2 determines that the first partial data stream 20.1 is fully rate-adapted (eg due to the determination that the output memory area A is filled or the input memory area I is completely emptied), the cyclic execution is aborted. It now takes place via the data connection 15 a read access to the output memory area A, by means of which the compressed partial data stream 30.1 is read out. Furthermore, by means of a write access via the data connection 13 the next pending partial data stream 20.2 written in the input memory area I. The two accesses can be made at the same time, as long as it is at the memory 11 is a dual-port memory.

Nachfolgend werden die Teildatenströme 20.2, 20.3 und 20.4 in der bereits beschriebenen Weise in die Teildatenströme 30.2, 30.3 und 30.4 transformiert. Stets wird eine optimale Speichernutzung garantiert. Nach der Verarbeitung der vier Teildatenströme 20.1 bis 20.4 sind die N1 Bits der Datenmenge 20 mit dem Ratenanpassungsfaktor K1 verarbeitet.Below are the partial data streams 20.2 . 20.3 and 20.4 in the manner already described in the partial data streams 30.2 . 30.3 and 30.4 transformed. Always an optimal memory usage is guaranteed. After processing the four partial data streams 20.1 to 20.4 are the N1 bits of the dataset 20 processed with the rate adaptation factor K1.

Unmittelbar anschließend steht die Verarbeitung der Datenmenge 40 bestehend aus N2 Bits an, die in die Datenmenge 50 bestehend aus N2 + ΔN2 Bits expandiert werden soll. Es gelte in diesem Beispiel K2 = 6. Nach der Berechnung des Wertes K2 in der ersten Steuereinheit CL1 wird die interne Partitionsgrenze 14 so verschoben, dass der Speicher 11 für die Ausführung der neuen Ratenanpassungsaufgabe optimiert ist. Folglich wird gemäß Gleichung 2 WA/WI ≈ 6 eingestellt. Die Expansion der Teildatenströme 40.1 bis 40.6 in die Teildatenströme 50.1 bis 50.6 erfolgt dann in der bereits beschriebenen Weise durch zyklisches Ausführen einer Wiederholungskodierung an jeweils X Bits.Immediately afterwards is the processing of the dataset 40 consisting of N2 bits that are in the dataset 50 consisting of N2 + ΔN2 bits to be expanded. In this example, K2 = 6. After the calculation of the value K2 in the first control unit CL1, the internal partition limit becomes 14 so shifted that the memory 11 is optimized for the execution of the new rate adjustment task. Consequently, WA / WI ≈ 6 is set according to Equation 2. The expansion of the partial data streams 40.1 to 40.6 into the partial data streams 50.1 to 50.6 is then carried out in the manner already described by cyclically executing a repetitive coding on each X bits.

5 veranschaulicht die beschriebenen Verfahrensschritte anhand eines Ablaufdiagramms. Die gestrichelte äußere Schleife S1 repräsentiert die Verarbeitung der Teildatenströme 20.1 bis 20.4 beziehungsweise 40.1 bis 40.6, die innere Schleife S2 zeigt den zyklenweisen Betrieb der Ratenanpassungsstufe 12. 5 illustrates the method steps described with reference to a flow chart. The dashed outer loop S1 represents the processing of the partial data streams 20.1 to 20.4 respectively 40.1 to 40.6 , the inner loop S2 shows the cycle-wise operation of the rate matching stage 12 ,

Die Größe des Speichers 11 sollte so gewählt sein, dass auch bei Kmin und bei Kmax eine optimale Speicheranpassung möglich bleibt. Hierfür muss die Speichergröße größer als Kex: = max{Kmax + 1, Kmin^–1 + 1} sein. In der Praxis wird für die Speichergröße ein Wert W = 2^X·Q-Bits gewählt, wobei 2^X die nächsthöhere Zweierpotenz zu der Zahl Kex ist und Q die Wortbreite des Speichers bezeichnet.The size of the memory 11 should be chosen so that even at Kmin and Kmax optimal storage adjustment remains possible. For this, the memory size must be greater than Kex: = max {Kmax + 1, Kmin ^-1 + 1}. In practice, for the memory size, a value W = 2 ^X * Q bits is selected, where 2 ^{X is} the next higher power of 2 to the number Kex and Q denotes the word width of the memory.

Es wird darauf hingewiesen, dass K·X weder für K < 1 noch K > 1 eine ganze Zahl sein muss. Sofern K·X keine ganze Zahl ist, treten in den einzelnen Zyklen unterschiedliche Zyklen-Ratenanpassungsfaktoren auf, die die Bedingung erfüllen müssen, dass im Mittel eine Ratenanpassung mit dem benötigen Faktor K erreicht wird.It It should be noted that K · X need not be an integer for either K <1 or K> 1. If K · X no is integer, different occur in the individual cycles Cycle rate adjustment factors that must meet the condition that on average, a rate adaptation with the required factor K is achieved.

Es wird ferner darauf hingewiesen, dass z.B. für K < 1 eine Überwachung des Ausgangsspeicherbereichs A und für K > 1 die Überwachung des Eingangsspeicherbereichs I günstiger als die entsprechenden alternativen Möglichkeiten sind. Für K < 1 ist die Anzahl der Zyklen, die die Ratenanpassungsschaltung 10 benötigt, um sämtliche Bits des Eingangsspeicherbereichs I (z.B. die Bits des Teildatenstroms 20.1) auszulesen, bekannt, und die zweite Steuereinheit CL2 informiert in diesem Fall über den genauen Füllstand des Ausgangsspeicherbereichs A, der nach dieser Anzahl von Zyklen erreicht ist. Umgekehrt ist für K > 1 die Anzahl der Zyklen, die die Ratenanpassungsschaltung 10 benötigt, um den Ausgangsspeicherbereich A komplett zu füllen, bekannt, und die zweite Steuereinheit CL2 informiert in diesem Fall über den genauen Füllstand des Eingangsspeicherbereichs I.It is further noted that, for example, for K <1 monitoring of the output memory area A and for K> 1 the monitoring of the input memory area I are cheaper than the corresponding alternative options. For K <1, the number of cycles is the rate matching circuit 10 required to all bits of the input memory area I (eg the bits of the partial data stream 20.1 ), and the second control unit CL2 in this case informs about the exact level of the output storage area A reached after this number of cycles. Conversely, for K> 1, the number of cycles is the rate matching circuit 10 is required to completely fill the output storage area A, and the second control unit CL2 in this case informs about the exact level of the input storage area I.

Claims

Data rate adaptation circuit, comprising - an input memory for temporarily storing data of a data stream, - a rate matching stage ( 12 ) for puncturing and / or repeating data read from the input memory with a variable rate matching factor (K), and - an output memory for latching the data from the rate matching stage ( 12 ) and for outputting a rate-changed data stream, characterized in that - the input and the output memory are memory areas (I; A) of a single, variably partitionable memory ( 11 ), and - the means (CL1) for setting the partition ratio of the memory (CL1) 11 ) depending on the rate matching factor (K).

Circuit according to Claim 1, characterized in that - the means (CL1) for setting the partition ratio of the memory (CL1) 11 ) sets the partition ratio of output memory area size to input memory area size substantially according to the rate matching factor (K), which is the ratio of output data rate to input data rate.

Circuit according to claim 1 or 2, characterized by - Medium (CL2) for monitoring the level the input memory area (I) and / or the output memory area (A).

Circuit according to Claim 3, characterized that - the Means (CL2) for monitoring the level at a rate matching factor K <1 the level monitor the output memory area (A).

Circuit according to Claim 3, characterized that - the Means (CL2) for monitoring the level at a rate matching factor K> 1 the level monitor the input memory area (I).

Circuit according to one of the preceding claims, characterized in that - the memory ( 11 ) is designed as a dual-port memory.

Circuit according to one of the preceding claims, characterized in that - the circuit ( 10 ) contains a further memory which the first memory ( 11 ) is assigned in parallel and according to the first memory ( 11 ) has partitioned input and output memory areas.

Circuit according to one of the preceding claims, characterized in that the memory size has the value W = 2 ^X · Q bits, where 2 ^{X is} the next higher power of 2 to the number Kex and Q is an integer, and where Kex = max {Kmax + 1, Kmin ^-1 +1}, where Kmax is a maximum rate ratio and Kmin is a minimum rate ratio between which the rate matching factor can vary.

A method of rate matching a data stream according to a variable rate matching factor (K), comprising the steps of: (a) specifying a storage area partition ( 14 ) of a data memory ( 11 ) in response to the rate matching factor (K) in an input memory area (I) and an output memory area (A); (b) writing data of the data stream to the input memory area (I); (c) reading data from the input memory area (I), puncturing and / or repeating the data in accordance with the rate matching factor (K) and writing the rate-changed data to the Aungangsspeicherbereich (A); and (d) outputting the rate-changed data from the output memory area (A).

Method according to claim 9, characterized in that the partition ratio ( 14 ) from output memory area size to input memory area size substantially according to the rate matching factor (K), which is the ratio of output data rate to input data rate.

A method according to claim 9 or 10, characterized by the step proceeding in parallel to step (c): (c1) Monitor the level the input memory area (I) and / or the output memory area (A).

A method according to claim 11, characterized by the step of: - aborting the rate adaptation (step (c)) and outputting the rate-changed data (step (d)) as soon as during monitoring (step (c1)) a threatening overflow of the output memory area (A) is detected.

Method according to one of claims 9 to 12, characterized that step (c) is performed cyclically, with each cycle X data from the input memory area (I) read, dotted and / or repeatedly and the rates changed thereby obtained Data is written to the output memory area (A).

Method according to one of claims 9 to 13, characterized that the procedure to carry out the rate adjustment in the uplink and / or prescribed in the UMTS standard Downlink is used.