DE102022211692A1 - Method for producing a vertical field effect transistor structure and corresponding vertical field effect transistor structure - Google Patents

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Abstract

Die Erfindung betrifft eine vertikale Feldeffekttransistorstruktur mit einem Halbleiterkörper (100) mit einer ersten Anschlusszone (12, 14) und einer zweiten Anschlusszone (30) eines ersten Leitungstyps (n), wobei die erste Anschlusszone ein niedriger dotiertes Driftgebiet (14) und die erste Anschlusszone (12) ein höher dotiertes Draingebiet (14) aufweist; einer zwischen der ersten und zweiten Anschlusszone angeordnete Kanalzone (20) eines zu dem ersten Leitungstyp komplementären zweiten Leitungstyps (p); zumindest einen sich in den Halbleiterkörper (100) hinein erstreckenden Graben (G1), welcher von der zweiten Anschlusszone (30) durch die Kanalzone (20), bis in die Driftzone (14) reicht; wobei in dem Graben (G1) angeordnete Steuerelektroden (40) benachbart zu der jeweils benachbarten Kanalzone (20) angeordnet sind und mit einer Isolierung (40a) bedeckt sind und dadurch isoliert gegenüber dem Halbleiterkörper (100) angeordnet sind; wobei im Graben (G1) eine Elektrode (80) angeordnet ist, die mit der zweiten Anschlusszone (30) elektrisch leitend verbunden ist und die gegenüber der Steuerelektrode (40) elektrisch isoliert ist und die am Boden des Grabens den Halbleiterkörper (100) kontaktiert; wobei der Halbleiterkörper (100) eine dotierte Zone (90) des zweiten Leitungstyps (p) in dem Driftgebiet (12) unterhalt des Grabens (G1) aufweist, welche die Elektrode (80) kontaktiert; und, wobei die Isolierung (40a) eine Grundschicht (TB) umfasst, welche im Graben (G1) und unterhalb eines für die Steuerelektrode (40) vorgesehenen Bereichs am Boden des Grabens (G1) angeordnet ist und die Isolierung (40a) eine Multilage (ML) umfasst, die oberhalb der Grundschicht (TB) an die Grundschicht (TB) anschließt und die Steuerelektrode (40) gegenüber dem anliegenden Halbleiterkörper (100) isoliert, und wobei die Isolierung (40a) einen Innenbereich (IB) umfasst, mit welcher die Steuerelektrode (40) auf einer der Multilage (ML) abgeneigten Seite bedeckt und zum Graben (G1) hin isoliert istThe invention relates to a vertical field effect transistor structure with a semiconductor body (100) with a first connection zone (12, 14) and a second connection zone (30) of a first conductivity type (n), the first connection zone having a less doped drift region (14) and the first connection zone (12) having a more highly doped drain region (14); a channel zone (20) of a second conductivity type (p) complementary to the first conductivity type, arranged between the first and second connection zones; at least one trench (G1) extending into the semiconductor body (100) which extends from the second connection zone (30) through the channel zone (20) into the drift zone (14); control electrodes (40) arranged in the trench (G1) are arranged adjacent to the respectively adjacent channel zone (20) and are covered with insulation (40a) and are thus arranged insulated from the semiconductor body (100); wherein an electrode (80) is arranged in the trench (G1), which is electrically conductively connected to the second connection zone (30) and which is electrically insulated from the control electrode (40) and which contacts the semiconductor body (100) at the bottom of the trench; wherein the semiconductor body (100) has a doped zone (90) of the second conductivity type (p) in the drift region (12) below the trench (G1), which contact the electrode (80); and, wherein the insulation (40a) comprises a base layer (TB) which is arranged in the trench (G1) and below a region provided for the control electrode (40) at the bottom of the trench (G1), and the insulation (40a) comprises a multilayer (ML) which adjoins the base layer (TB) above the base layer (TB) and insulates the control electrode (40) from the adjacent semiconductor body (100), and wherein the insulation (40a) comprises an inner region (IB) with which the control electrode (40) is covered on a side facing away from the multilayer (ML) and is insulated from the trench (G1).

Description

Die Erfindung betrifft ein Verfahren zum Herstellen einer vertikalen Feldeffekttransistorstruktur und eine entsprechende vertikale Feldeffekttransistorstruktur.The invention relates to a method for producing a vertical field effect transistor structure and a corresponding vertical field effect transistor structure.

Stand der TechnikState of the art

Für die Anwendung von Halbleitern mit breitem Bandabstand (z.B. Siliziumcarbid (SiC) oder Galliumnitrid (GaN)) in der Leistungselektronik kommen typischerweise Leistungs-MOSFETs mit vertikalem Kanalgebiet (TMOSFETs) zum Einsatz.For the application of semiconductors with a wide band gap (e.g. silicon carbide (SiC) or gallium nitride (GaN)) in power electronics, power MOSFETs with a vertical channel region (TMOSFETs) are typically used.

Im Konzept des TMOSFET werden das in einem Halbleitermaterial befindliche n+ Sourcegebiet und das p Kanalgebiet durch Gräben (auch Trenches genannt) unterbrochen, die sich bis zum n- Driftgebiet erstrecken. Innerhalb der Trenches befindet sich eine Gate-Elektrode, welche durch ein Gateoxid vom Halbleitermaterial getrennt ist und zur Steuerung des Kanalgebietes dient.In the TMOSFET concept, the n+ source region and the p channel region located in a semiconductor material are interrupted by trenches that extend to the n- drift region. Inside the trenches there is a gate electrode, which is separated from the semiconductor material by a gate oxide and serves to control the channel region.

Durch eine geeignete Wahl von Geometrie, Epitaxie-, Kanal- und Screening-Dotierung können Einschaltwiderstand, Schwellspannung, Kurzschlusswiderstand, Oxidbelastung und Durchbruchspannung derartiger TMOSFETs optimiert werden.By a suitable choice of geometry, epitaxial, channel and screening doping, the on-resistance, threshold voltage, short-circuit resistance, oxide stress and breakdown voltage of such TMOSFETs can be optimized.

2 zeigt eine ausschnittsweise perspektivische Darstellung einer vertikalen Feldeffekttransistorstruktur gemäß dem Stand der Technik der DE 102 24 201 B4 . 2 shows a partial perspective view of a vertical field effect transistor structure according to the prior art of DE 102 24 201 B4 .

Das in 2 dargestellte Halbleiterbauelement realisiert einen n-leitenden vertikalen Graben-MOSFET mit einer an den Gräben angeordneten Abschirmstruktur. Die bekannte Struktur ist selbstverständlich auch auf p-leitende MOSFET anwendbar, wobei die im folgenden erläuterten Dotierungen dann zu vertauschen wären.This in 2 The semiconductor component shown realizes an n-conducting vertical trench MOSFET with a shielding structure arranged on the trenches. The known structure can of course also be used for p-conducting MOSFETs, in which case the dopings explained below would have to be swapped.

Das Halbleiterbauelement umfasst einen Halbleiterkörper 100 mit einer n-dotierten ersten Anschlusszone 12, 14. Diese erste Anschlusszone 12, 14 ist im Bereich der Rückseite des Halbleiterkörpers 100 stärker n-dotiert und bildet dort die n+ Drain-Zone 14 des MOSFET, während sich an die n+ Drain-Zone 14 eine schwächer n-dotierte n- Driftzone 12 anschließt. Der Halbleiterkörper 100 umfasst weiterhin eine p Kanalzone oder Body-Zone 20, die sich an die n- Driftzone 12 anschließt und die zwischen der n- Driftzone 12 und einer im Bereich der Vorderseite ausgebildeten stark n-dotierten zweiten n+ Anschlusszone 30 ausgebildet ist. Die zweite n+ Anschlusszone 30 bildet die Source-Zone des MOSFET.The semiconductor component comprises a semiconductor body 100 with an n-doped first connection zone 12, 14. This first connection zone 12, 14 is more heavily n-doped in the region of the rear side of the semiconductor body 100 and forms the n+ drain zone 14 of the MOSFET there, while a less heavily n-doped n- drift zone 12 adjoins the n+ drain zone 14. The semiconductor body 100 further comprises a p channel zone or body zone 20, which adjoins the n- drift zone 12 and which is formed between the n- drift zone 12 and a heavily n-doped second n+ connection zone 30 formed in the region of the front side. The second n+ connection zone 30 forms the source zone of the MOSFET.

Ausgehend von der Vorderseite 101 des Halbleiterkörpers 100 erstrecken sich mehrere Gräben 60, von denen in 4 zwei dargestellt sind, durch die n+ Source-Zone 30, die p Body-Zone 20 bis in die n- Driftzone 12 des Halbleiterkörpers 100.Starting from the front side 101 of the semiconductor body 100, several trenches 60 extend, of which 4 two are shown, through the n+ source zone 30, the p body zone 20 up to the n- drift zone 12 of the semiconductor body 100.

Im Bereich der Seitenwände der Gräben 60 sind jeweils Steuerelektroden 40, die zusammengeschaltet die Gate-Elektrode des MOSFET bilden, angeordnet. Diese Gate-Elektroden 40 sind durch eine Gate-Isolationsschicht 50 gegenüber dem Halbleiterkörper 100 isoliert und verlaufen in vertikaler Richtung des Halbleiterkörpers von der n+ Source-Zone 30 entlang der p Body-Zone 20 bis zu der n- Driftzone 12, um bei Anlegen eines geeigneten Ansteuerpotentials einen elektrisch leitenden Kanal in der Body-Zone 20 entlang der Seitenwand des Grabens zwischen der n+ Source-Zone 30 und der n- Driftzone 12 zu bilden.Control electrodes 40, which when connected together form the gate electrode of the MOSFET, are arranged in the region of the side walls of the trenches 60. These gate electrodes 40 are insulated from the semiconductor body 100 by a gate insulation layer 50 and run in the vertical direction of the semiconductor body from the n+ source zone 30 along the p body zone 20 to the n- drift zone 12 in order to form an electrically conductive channel in the body zone 20 along the side wall of the trench between the n+ source zone 30 and the n- drift zone 12 when a suitable control potential is applied.

Das Halbleiterbauelement umfasst eine Vielzahl gleichartiger Transistorstrukturen, sogenannter Zellen mit jeweiligen n+ Source-Zonen 30, p Body-Zonen 20 und Gate-Elektroden 40, wobei allen Zellen in dem Beispiel eine n- Driftzone 12 und eine n+ Drain-Zone 14 gemeinsam ist. Die n+ Source-Zonen 30 aller Zellen sind dabei elektrisch leitend miteinander verbunden, um eine gemeinsame Source-Zone zu bilden, und die Gate-Elektroden 40 aller Zellen sind elektrisch leitend miteinander verbunden, um eine gemeinsame Gate-Elektrode zu bilden.The semiconductor component comprises a plurality of similar transistor structures, so-called cells with respective n+ source zones 30, p body zones 20 and gate electrodes 40, wherein all cells in the example have in common an n- drift zone 12 and an n+ drain zone 14. The n+ source zones 30 of all cells are electrically connected to one another to form a common source zone, and the gate electrodes 40 of all cells are electrically connected to one another to form a common gate electrode.

Das in 2 dargestellte Halbleiterbauelement umfasst eine Abschirmstruktur mit einer Elektrode 80, die in dem jeweiligen Graben 60 ausgebildet ist und die mittels einer weiteren Isolationsschicht 70 gegenüber der jeweiligen Gate-Elektrode 40 isoliert ist. Diese Elektrode 80 erstreckt sich in vertikaler Richtung über die gesamte Länge des Grabens und berührt am Boden des Grabens 60 den Halbleiterkörper 100 im Bereich der Driftzone 12. In diesem Kontaktbereich zwischen der Elektrode 80 und der Driftzone 12 ist eine p-dotierte Zone 90 vorgesehen, die durch die Elektrode 80 kontaktiert ist und die die Elektrode in diesem Bereich vollständig überdeckt. Die p-dotierte Zone 90 und die Driftzone 12 bzw. die Drain-Zone 14 bilden eine Diode, deren Schaltsymbol in 2 eingezeichnet ist, und die bei dem dargestellten n-leitenden MOSFET in Source-Drain-Richtung in Durchlassrichtung bzw. in Drain-Source-Richtung in Sperrrichtung gepolt ist. Die Schwellspannung dieser Diode in Drain-Source-Richtung kann über die Dotierung der p-dotierten Zone 90 eingestellt werden. An den p- dotierten Zonen bildet sich so ein JFET aus, der dazu dient, den Strom durch das Kanalgebiet im Kurzschlussfall zu limitieren.This in 2 The semiconductor component shown comprises a shielding structure with an electrode 80, which is formed in the respective trench 60 and which is insulated from the respective gate electrode 40 by means of a further insulation layer 70. This electrode 80 extends in the vertical direction over the entire length of the trench and touches the semiconductor body 100 at the bottom of the trench 60 in the region of the drift zone 12. In this contact region between the electrode 80 and the drift zone 12, a p-doped zone 90 is provided, which is contacted by the electrode 80 and which completely covers the electrode in this region. The p-doped zone 90 and the drift zone 12 or the drain zone 14 form a diode, the circuit symbol of which in 2 is shown, and which in the n-conducting MOSFET shown is forward-biased in the source-drain direction and reverse-biased in the drain-source direction. The threshold voltage of this diode in the drain-source direction can be adjusted by doping the p-doped zone 90. A JFET is thus formed at the p-doped zones, which serves to limit the current through the channel region in the event of a short circuit.

Die in dem Graben 60 angeordnete Elektrode 80 ist mit der n+ Source-Zone 30 kurzgeschlossen. Dazu schließt sich die Elektrode 80 im oberen Bereich des Grabens unmittelbar an den Seitenwänden des Grabens 60 an die n+ Source-Zone 30 an. Die Elektrode 80, die vorzugsweise aus einem Metall oder Polysilizium, insbesondere n-dotiertem oder p-dotiertem Polysilizium besteht, dient damit gleichzeitig als Anschlusskontakt für die n+ Source-Zone 30, so dass zur Kontaktierung der n+ Source-Zonen 30 unmittelbar diese Elektrode 80 oberhalb des Grabens 60 kontaktiert werden kann, wodurch auf Kontaktanschlüsse oberhalb der zwischen den Gräben angeordneten Halbleiterbereichen, den sogenannten Mesa-Bereichen, verzichtet werden kann.The electrode 80 arranged in the trench 60 is short-circuited with the n+ source zone 30. For this purpose, the electrode 80 in the upper region of the trench is directly connected to the n+ source zone 30 on the side walls of the trench 60. The electrode 80, which preferably consists of a metal or polysilicon, in particular n-doped or p-doped polysilicon, thus simultaneously serves as a connection contact for the n+ source zone 30, so that this electrode 80 above the trench 60 can be contacted directly to contact the n+ source zones 30, whereby contact connections above the semiconductor regions arranged between the trenches, the so-called mesa regions, can be dispensed with.

Das Halbleiterbauelement umfasst weiterhin stark p-dotierte p+ Body-Anschlussbereiche 22, die sich, wie dies aus der perspektivischen Darstellung in 4 deutlich wird, ausgehend von der p Body-Zone 20 zwischen Abschnitten der n+ Source-Zone 30 bis an die Vorderseite des Halbleiterkörpers 100 erstrecken und im oberen Bereich des Grabens 60 die Elektrode 80 kontaktieren, so dass die Elektrode 80 über die p+ Body-Anschlussbereiche 22 die p Body-Zone 20 und die n+ Source-Zone 30 kurzschließt, um in bekannter Weise parasitäre Bipolareffekte zu vermeiden. Auf separate Kontakte in dem zwischen den Gräben ausgebildeten Halbleiterbereich, dem sogenannten Mesa-Bereich, zum Kurzschließen der n+ Source-Zone 30 und der p Body-Zone 20 kann bei dem Halbleiterbauelement verzichtet werden.The semiconductor device further comprises heavily p-doped p+ body connection regions 22 which, as can be seen from the perspective illustration in 4 As is clear, starting from the p body zone 20 between sections of the n+ source zone 30 to the front of the semiconductor body 100 and contact the electrode 80 in the upper region of the trench 60, so that the electrode 80 short-circuits the p body zone 20 and the n+ source zone 30 via the p+ body connection regions 22 in order to avoid parasitic bipolar effects in a known manner. Separate contacts in the semiconductor region formed between the trenches, the so-called mesa region, for short-circuiting the n+ source zone 30 and the p body zone 20 can be dispensed with in the semiconductor component.

Zum Anschließen der p Body-Zone 20 an die Elektrode 80 zur Erzielung des Kurzschlusses genügen die schmalen p+ Body-Anschlussbereiche 22, so dass der hierfür erforderliche Platzbedarf im Mesa-Gebiet gering ist. Die durch Kurzschließen der n+ Source-Zone 30 und der p Body-Zone 20 entstehende Body-Diode zwischen Source 30 und Drain 14 ist entsprechend der Diode der Abschirmstruktur gepolt.The narrow p+ body connection areas 22 are sufficient to connect the p body zone 20 to the electrode 80 to achieve the short circuit, so that the space required for this in the mesa region is small. The body diode between source 30 and drain 14, which is created by short-circuiting the n+ source zone 30 and the p body zone 20, is polarized in the same way as the diode of the shielding structure.

Die Schwellspannung der Abschirmstruktur ist so eingestellt, dass sie kleiner als die der Body-Diode ist. Bei Anlegen einer positiven Spannung in Source-Drain-Richtung fließt der Großteil des Stromes dann über die in Durchlassrichtung gepolte Diode der Abschirmstruktur, so dass der Querschnitt der p+ Body-Anschlussbereiche 22, über welche die p Body-Zone 20 und die n+ Source-Zone 30 kurzgeschlossen sind, gering und deshalb platzsparend realisierbar sein kann. Die Abmessungen dieses Siliziumbereiches zwischen den Gräben 60 können gegenüber herkömmlichen Halbleiterbauelementen dadurch verringert werden, was zur Verringerung des spezifischen Einschaltwiderstandes des Halbleiterbauelements beiträgt.The threshold voltage of the shielding structure is set so that it is smaller than that of the body diode. When a positive voltage is applied in the source-drain direction, the majority of the current then flows through the forward-biased diode of the shielding structure, so that the cross section of the p+ body connection regions 22, via which the p body zone 20 and the n+ source zone 30 are short-circuited, can be small and therefore can be implemented in a space-saving manner. The dimensions of this silicon region between the trenches 60 can therefore be reduced compared to conventional semiconductor components, which contributes to reducing the specific on-resistance of the semiconductor component.

Das bekannte Halbleiterbauelement funktioniert bei Anliegen einer positiven Drain-Source-Spannung und bei Anliegen eines gegenüber Source-Potential positiven Gate-Potentials wie ein herkömmlicher MOSFET, dessen Schaltsymbol in 1 eingezeichnet ist. Überschreitet die Drain-Source-Spannung bei sperrendem MOSFET die Schwellspannung der durch die p-dotierte Zone 90 und Driftzone 12 gebildeten Diode, so fließt ein Rückwärtsstrom von einem an die Drain-Zone 14 angeschlossenen Drain-Anschluss über die Driftzone 12, die p-dotierte Zone 90 und die Elektrode 80 zu einem an die Elektrode 80 angeschlossenen Source-Anschluss. Diese Abschirmstruktur funktioniert bei Anlegen einer Spannung in Rückwärtsrichtung, d. h. einer in Source-Drain-Richtung positiven Spannung, wie die Body-Diode und übernimmt den Großteil des dann fließenden Stromes, sodass der Anschlusskontakt für die p Body-Zone 20 klein und platzsparend ausgebildet sein kann.The well-known semiconductor device functions when a positive drain-source voltage is applied and when a gate potential that is positive compared to the source potential is applied, like a conventional MOSFET, whose circuit symbol is 1 is shown. If the drain-source voltage exceeds the threshold voltage of the diode formed by the p-doped zone 90 and the drift zone 12 when the MOSFET is in the blocking state, a reverse current flows from a drain connection connected to the drain zone 14 via the drift zone 12, the p-doped zone 90 and the electrode 80 to a source connection connected to the electrode 80. When a voltage is applied in the reverse direction, ie a positive voltage in the source-drain direction, this shielding structure functions like the body diode and takes over the majority of the current then flowing, so that the connection contact for the p body zone 20 can be small and space-saving.

Ein Kurzschluss kann bei dem TMOSFET nach 2 z.B. beim Einschalten ohne anliegende Gatespannung auftreten. In diesem Fall liegt an dem Halbleiterbauelement eine hohe Drainspannung an, und ohne geeignete Gegenmaßnahme kann ein sehr hoher Kurzschlussstrom fließen, welcher zur Zerstörung des Bauelements führen kann.A short circuit can occur in the TMOSFET after 2 eg when switching on without gate voltage applied. In this case, a high drain voltage is applied to the semiconductor component and, without suitable countermeasures, a very high short-circuit current can flow, which can lead to the destruction of the component.

Eine Limitierung des Kurzschlussstroms kann mittels des durch die p-dotierte Zonen 90 geformten JFETs erreicht werden, wobei die von den p-dotierten Zone 90 ausgehenden Raumladungszonen sich derart annähern, dass es zu einem Pinch-off des Kurzschlussstroms kommt. Somit fungieren die p-dotierte Zonen 90 im Kurzschlussfall als p-Abschirmzonen.A limitation of the short-circuit current can be achieved by means of the JFETs formed by the p-doped zones 90, whereby the space charge zones emanating from the p-doped zones 90 approach each other in such a way that a pinch-off of the short-circuit current occurs. The p-doped zones 90 thus function as p-shielding zones in the event of a short circuit.

Eine Besonderheit der oben beschriebenen Umsetzung des TMOSFET ist, dass lateral viel Platz im Trench benötigt wird, um die zweigeteilte Gate-Elektrode und den Anschluss des p Abschirm-Gebiets darin unterzubringen. Dadurch muss der Trench sehr breit angelegt werden. Dies hat den Nachteil zur Folge, dass sich das Pitch-Maß und damit der Einschaltwiderstand vergrößert.A special feature of the TMOSFET implementation described above is that a lot of space is required laterally in the trench to accommodate the split gate electrode and the connection of the p-type shielding region. This means that the trench has to be very wide. This has the disadvantage that the pitch dimension and thus the on-resistance increases.

Offenbarung der ErfindungDisclosure of the invention

Die Erfindung schafft eine vertikale Feldeffekttransistorstruktur nach Anspruch 1 und ein Verfahren zum Herstellen einer vertikalen Feldeffekttransistorstruktur nach Anspruch 9.The invention provides a vertical field effect transistor structure according to claim 1 and a method for producing a vertical field effect transistor structure according to claim 9.

Bevorzugte Weiterbildungen sind Gegenstand der jeweiligen Unteransprüche.Preferred further training courses are the subject of the respective subclaims.

Vorteile der ErfindungAdvantages of the invention

Die der vorliegenden Erfindung zugrunde liegende Idee besteht darin, eine Isolierung einer Gate-Elektrode zu verbessern und ein Schaltverhalten der Feldeffekttransistorstruktur robuster zu gestalten sowie die Herstellung der Feldeffekttransistorstruktur zu verbessern.The idea underlying the present invention is to improve the insulation of a gate electrode and to improve the switching behavior of the To make the field effect transistor structure more robust and to improve the manufacturing of the field effect transistor structure.

Erfindungsgemäß umfasst eine vertikale Feldeffekttransistorstruktur einen Halbleiterkörper mit einer ersten Anschlusszone und einer zweiten Anschlusszone eines ersten Leitungstyps, wobei die erste Anschlusszone ein niedriger dotiertes Driftgebiet und die erste Anschlusszone ein höher dotiertes Draingebiet aufweist; eine zwischen der ersten und zweiten Anschlusszone angeordnete Kanalzone des ersten Leitungstyps oder eines zu dem ersten Leitungstyp komplementären zweiten Leitungstyps; zumindest einen sich in den Halbleiterkörper hinein erstreckenden Graben, welcher von der zweiten Anschlusszone durch die Kanalzone, bis in das Driftgebiet reicht; wobei in dem Graben angeordnete Steuerelektroden benachbart zu der jeweils benachbarten Kanalzone angeordnet sind und mit einer Isolierung bedeckt sind und dadurch isoliert gegenüber dem Halbleiterkörper angeordnet sind; wobei die Isolierung eine Grundschicht umfasst, welche im Graben und unterhalb eines für die Steuerelektrode vorgesehenen Bereichs am Boden des Grabens angeordnet ist und/oder die Isolierung eine Multilage umfasst, die oberhalb der Grundschicht an die Grundschicht anschließt und die Steuerelektrode gegenüber dem anliegenden Halbleiterkörper isoliert, und wobei die Isolierung einen Innenbereich umfasst, mit welcher die Steuerelektrode auf einer der Multilage abgeneigten Seite bedeckt und zum Graben hin isoliert ist.According to the invention, a vertical field effect transistor structure comprises a semiconductor body with a first connection zone and a second connection zone of a first conductivity type, the first connection zone having a lower doped drift region and the first connection zone having a higher doped drain region; a channel zone of the first conductivity type or of a second conductivity type complementary to the first conductivity type arranged between the first and second connection zones; at least one trench extending into the semiconductor body, which extends from the second connection zone through the channel zone into the drift region; control electrodes arranged in the trench are arranged adjacent to the respectively adjacent channel zone and are covered with insulation and are thereby arranged insulated from the semiconductor body; wherein the insulation comprises a base layer which is arranged in the trench and below a region provided for the control electrode at the bottom of the trench and/or the insulation comprises a multilayer which adjoins the base layer above the base layer and insulates the control electrode from the adjacent semiconductor body, and wherein the insulation comprises an inner region with which the control electrode is covered on a side facing away from the multilayer and is insulated towards the trench.

Gemäß einer bevorzugten Weiterbildung der Feldeffekttransistorstruktur ist im Graben eine Elektrode angeordnet, die mit der zweiten Anschlusszone elektrisch leitend verbunden ist und die gegenüber der Steuerelektrode elektrisch isoliert ist und die am Boden des Grabens den Halbleiterkörper kontaktiert; wobei der Halbleiterkörper eine dotierte Zone des zweiten Leitungstyps in dem Driftgebiet unterhalt des Grabens aufweist, welche die Elektrode kontaktiert.According to a preferred development of the field effect transistor structure, an electrode is arranged in the trench, which is electrically conductively connected to the second connection zone and which is electrically insulated from the control electrode and which contacts the semiconductor body at the bottom of the trench; wherein the semiconductor body has a doped zone of the second conductivity type in the drift region below the trench, which contacts the electrode.

Es können vorteilhaft einer oder mehrere Gräben in einem Halbleitermaterial ausgeformt werden und in diese hinein implantiert werden, wobei beispielsweise ein p Abschirmgebiet unterhalb dieses Grabens (oder der Gräben) erzeugt werden kann. Im weiteren Verlauf der Herstellung kann dieser Graben oder die mehreren Gräben mittels zyklischer Oxidation und Oxidätzung verbreitert werden, wobei bei mehreren Gräben die zwischen den Gräben befindlichen Mesas zu Finnen verschmälert werden können. In diesen verbreiterten Graben können nun jeweils sowohl eine zweigeteilte Gate-Elektrode als auch ein Anschluss des p Abschirm-Gebiets sowie eine Isolation dieser Elemente untergebracht werden, ohne dass das Pitch-Maß verbreitert werden muss und somit der Einschaltwiderstand erhöht werden müsste.Advantageously, one or more trenches can be formed in a semiconductor material and implanted into them, whereby, for example, a p shielding region can be created below this trench (or trenches). In the further course of production, this trench or the several trenches can be widened by means of cyclic oxidation and oxide etching, whereby in the case of several trenches, the mesas located between the trenches can be narrowed to form fins. In these widened trenches, both a split gate electrode and a connection of the p shielding region as well as an insulation of these elements can be accommodated without the pitch dimension having to be widened and thus the on-resistance having to be increased.

Es kann eine Güte der Isolierung der Steuerelektrode durch die Multilage, die Grundschicht, etwa umfassend ein Oxid, und den Innenbereich, etwa auch umfassend ein Oxid, gegenüber anderen Potentialen wie der Source-Elektrode und der dotierten Zone, etwa dem p dotierten Gebiet als p-Abschirmgebiet oder dem Kanalgebiet und insbesondere der Driftlage, etwa der n- Driftlage (schwach dotiert), im Wesentlichen die Lebensdauer und das Schaltverhalten des Transistors beeinflussen.The quality of the insulation of the control electrode by the multilayer, the base layer, for example comprising an oxide, and the inner region, for example also comprising an oxide, with respect to other potentials such as the source electrode and the doped zone, for example the p-doped region as a p-shielding region or the channel region and in particular the drift layer, for example the n-drift layer (weakly doped), can essentially influence the lifetime and the switching behavior of the transistor.

Die Multilage, oder alternativ dazu eine Einzellage der Isolierung, kann dicker ausgeführt werden als ein herkömmliches Gate-Oxid, vorteilhaft in Bereichen ohne Einfluss auf die Threshold-Spannung (Schwellspannung gegenüber einer vorbestimmten Größe), um die maximale elektrische Feldstärke im Oxid zu verringern, wodurch elektrische Durchbrüche an Spitzen des elektrischen Feldes verringert oder vermieden werden können.The multilayer, or alternatively a single layer of insulation, can be made thicker than a conventional gate oxide, advantageously in areas without affecting the threshold voltage (threshold voltage compared to a predetermined value) to reduce the maximum electric field strength in the oxide, thereby reducing or avoiding electrical breakdowns at peaks of the electric field.

In einem unteren Bereich des Grabens und unterhalb des Kanalgebiets kann die Multilage oder Grundschicht die Steuerelektrode von der (beispielsweise n- dotierten) Driftlage als auch von dem (beispielsweise p dotierten) Abschirmgebiet isolieren. In diesem Gebiet hat die Dicke der Multilage wenig oder keinen Einfluss auf die Threshold-Spannung. Daher kann die Dicke der Multilage oder Grundschicht hin zur (beispielsweise n- dotierten) Driftlage, als auch hin zu dem (beispielsweise p dotierten) Abschirmgebiet dicker ausgeführt werden (als sogenanntes Trench-Bottom Oxide, TBOX), um unerwünschte elektrische Durchbrüche zwischen der Steuerelektrode (Gate-Elektrode) und der (beispielsweise n- dotierten) Driftlage und dem (beispielsweise p dotierten) Abschirmgebiet zu verhindern oder zu verringern.In a lower region of the trench and below the channel region, the multilayer or base layer can isolate the control electrode from the (e.g. n-doped) drift layer as well as from the (e.g. p-doped) shielding region. In this region, the thickness of the multilayer has little or no influence on the threshold voltage. Therefore, the thickness of the multilayer or base layer can be made thicker towards the (e.g. n-doped) drift layer as well as towards the (e.g. p-doped) shielding region (as a so-called trench bottom oxide, TBOX) in order to prevent or reduce unwanted electrical breakdowns between the control electrode (gate electrode) and the (e.g. n-doped) drift layer and the (e.g. p-doped) shielding region.

Es kann zusätzlich eine Dicke des Isolations-Oxids hin zu der Source-Elektrode, also die Dicke des Innenbereichs, verdickt werden, um auch hier die Wahrscheinlichkeit eines elektrischen Durchbruchs zu verringern. Auf diese Weise können sich diese Änderungen auch auf das Schaltverhalten auswirken. Es kann beim Schaltvorgang des Transistors das Potential der Gate-Elektrode verändert werden. Dann kann die Zeitdauer und die Ladung, die hierfür benötigt wird, unter anderem beeinflusst sein durch die Gate-Source Kapazität, und die Gate-Drain Kapazität. Beide Kapazitäten können durch eine selektiv dickere Multilage oder Innenbereich verringert werden und somit sowohl die Ladungsmenge eines Schaltvorgangs als auch die Zeitdauer eines Schaltvorgangs verringert werden.In addition, the thickness of the insulation oxide towards the source electrode, i.e. the thickness of the inner region, can be increased to reduce the probability of electrical breakdown here too. In this way, these changes can also affect the switching behavior. The potential of the gate electrode can be changed during the switching process of the transistor. The time and the charge required for this can then be influenced by, among other things, the gate-source capacitance and the gate-drain capacitance. Both capacitances can be reduced by a selectively thicker multilayer or inner region, thus reducing both the amount of charge of a switching process and the time duration of a switching process.

Es kann dabei betreffend die Isolierung im Innenbereich aufgedickt werden und es muss nicht auf die Dicke des Gatedielektrikums im Bereich des (beispielsweise p dotierten) Kanalgebiets geachtet werden, welches die Threshold-Spannung beeinflusst, da die Multilagenschicht eine Aufdickung des Gatedielektrikums in diesem Bereich verhindern kann.The insulation can be thickened in the inner region and there is no need to pay attention to the thickness of the gate dielectric in the region of the (for example p-doped) channel region, which influences the threshold voltage, since the multilayer film can prevent a thickening of the gate dielectric in this region.

Gemäß einer bevorzugten Weiterbildung der Feldeffekttransistorstruktur sind alternierenden Arten von Abschirm-Gebieten des ersten und/oder zweiten Leitungstyps unterhalb der Gräben vorhanden, wobei die Dicke des Gate-Oxids an einer unteren Kante und Ecke des Grabens nach einer Vorgabe aufgedickt ist.According to a preferred development of the field effect transistor structure, alternating types of shielding regions of the first and/or second conductivity type are present below the trenches, wherein the thickness of the gate oxide at a lower edge and corner of the trench is thickened according to a specification.

Hierbei kann der Gateeffekt ausgenutzt werden, um einen Akkumulationskanal auszubilden.The gate effect can be exploited to form an accumulation channel.

Gemäß einer bevorzugten Weiterbildung der Feldeffekttransistorstruktur umfasst die Multilage zumindest eine Oxidlage und/oder zumindest eine Nitridlage.According to a preferred development of the field effect transistor structure, the multilayer comprises at least one oxide layer and/or at least one nitride layer.

Gemäß einer bevorzugten Weiterbildung der Feldeffekttransistorstruktur weist die Multilage oder Isolation am Trenchboden zumindest bereichsweise eine Aufdickung mit einer vorbestimmten Mindestdicke auf.According to a preferred development of the field effect transistor structure, the multilayer or insulation at the trench bottom has a thickening with a predetermined minimum thickness at least in some regions.

Es kann vorteilhaft für die Steuerelektrode, beispielsweise in ihrer Funktion als Gate-Elektrode eine Isolierung zum Halbleiterkörper hin als Multilagensystem aus Oxid- und Nitridschichten geformt sein, beispielsweise 50 nm Siliziumoxid gefolgt von 10 nm Siliziumnitrid, vorteilhaft das Oxid zum Halbleiterkörper hinweisend. Es kann dadurch das Siliziumnitrid vorteilhaft eine weitere Oxidation an den Grenzflächen zwischen der Multilage und einem Siliziumkarbid als auch an Multilage und Gate-Polysilizium hemmen, wodurch eine ungewollte und ggf. inhomogene Aufdickung des Gate-Oxids verhindert und dessen initial präzise eingestellte Dicke erhalten werden kann.It can be advantageous for the control electrode, for example in its function as a gate electrode, to have insulation towards the semiconductor body formed as a multilayer system of oxide and nitride layers, for example 50 nm silicon oxide followed by 10 nm silicon nitride, advantageously with the oxide pointing towards the semiconductor body. The silicon nitride can therefore advantageously inhibit further oxidation at the interfaces between the multilayer and a silicon carbide as well as at the multilayer and gate polysilicon, thereby preventing unwanted and possibly inhomogeneous thickening of the gate oxide and allowing its initially precisely set thickness to be maintained.

Die Multilage kann eine Abfolge von Siliziumoxid, Siliziumnitrid und Silizium umfassen.The multilayer may comprise a sequence of silicon oxide, silicon nitride and silicon.

Gemäß einer bevorzugten Weiterbildung der Feldeffekttransistorstruktur weist der Innenbereich zumindest bereichsweise eine Aufdickung mit einer vorbestimmten Mindestdicke auf.According to a preferred development of the field effect transistor structure, the inner region has at least in some regions a thickening with a predetermined minimum thickness.

Gemäß einer bevorzugten Weiterbildung der Feldeffekttransistorstruktur umfasst der Innenbereich die Aufdickung an einem Übergang zur Grundschicht und deckt die Steuerelektrode und die Grundschicht am Übergang ab.According to a preferred development of the field effect transistor structure, the inner region comprises the thickening at a transition to the base layer and covers the control electrode and the base layer at the transition.

Aufdickungen an der Steuerelektrode durch die in Dicke erzeugte Multilage oder andere aufgedickte Bereiche können die Dicke der Isolierung definieren.Thickenings on the control electrode due to the multilayer produced in thickness or other thickened areas can define the thickness of the insulation.

Gemäß einer bevorzugten Weiterbildung der Feldeffekttransistorstruktur stellt die Aufdickung der Multilage oder einer anderen Isolierung einen Sockel auf dem Boden des Grabens dar, auf welchem ein Restbereich der Multilage und/oder der Grundschicht aufgebracht ist.According to a preferred development of the field effect transistor structure, the thickening of the multilayer or another insulation represents a base on the bottom of the trench, on which a remaining region of the multilayer and/or the base layer is applied.

Es kann des Weiteren eine gezielte Variation der Dicke der Multilage und/oder des Innenbereichs der Isolierung erfolgen, insbesondere eine Aufdickung in einem unteren Bereich der Multilage oder unter dieser in der Grundschicht. Es kann die Grundschicht in diesem Bereich als Sockel ein zur Multilage separates Element sein oder ein Teil der Multilage selbst sein. Der Sockel kann dabei eine Aufdickung der Multilage und/oder der Grundschicht im Graben zwischen der Steuerelektrode, etwa der Gate-Elektrode, und der dotierten Zone, etwa dem p-Abschirm-Anschluss, darstellen.Furthermore, a targeted variation of the thickness of the multilayer and/or the inner region of the insulation can take place, in particular a thickening in a lower region of the multilayer or beneath it in the base layer. The base layer in this region can be a separate element from the multilayer as a base or be part of the multilayer itself. The base can represent a thickening of the multilayer and/or the base layer in the trench between the control electrode, such as the gate electrode, and the doped zone, such as the p-shield connection.

So können Zellen beschrieben sein, welche im Zellenfeld periodisch angeordnet sein können. Außerhalb des Zellenfelds können sich noch Kontakt- und Randstrukturen befinden.This can be used to describe cells that can be arranged periodically in the cell field. Contact and edge structures can also be found outside the cell field.

Auf diese Weise ist es möglich, eine maximale Feldstärke in der Isolation zu reduzieren und eine erhöhte Lebensdauer und verringerte Wahrscheinlichkeit für einen elektrischen Durchbruch in der Multilage und/oder anderer Isolierungsbereiche zu bewirken. Zusätzlich können die Kapazitäten zwischen Gate und Drain als auch Gate und Source reduziert werden durch eine Aufdickung der Multilage im unteren Bereich in Richtung des Drain-Kontaktes oder Kapazitäten im Inneren des Grabens in Richtung des dotierten Gebietes, etwa des p-Abschirm Anschlusses.In this way, it is possible to reduce a maximum field strength in the insulation and to achieve an increased lifetime and reduced probability of electrical breakdown in the multilayer and/or other insulation areas. In addition, the capacitances between gate and drain as well as gate and source can be reduced by thickening the multilayer in the lower area towards the drain contact or capacitances inside the trench towards the doped region, such as the p-shield connection.

Erfindungsgemäß erfolgt bei einem Verfahren zum Herstellen einer vertikalen Feldeffekttransistorstruktur ein Bereitstellen von einem Halbleiterkörper mit einer ersten Anschlusszone und einer zweiten Anschlusszone eines ersten Leitungstyps, wobei die erste Anschlusszone ein niedriger dotiertes Driftgebiet und die erste Anschlusszone ein höher dotiertes Draingebiet aufweist, und mit einer zwischen der ersten und zweiten Anschlusszone angeordnete Kanalzone des ersten Leitungstyps oder eines zu dem ersten Leitungstyp komplementären zweiten Leitungstyps; Bilden zumindest einen sich in den Halbleiterkörper hinein erstreckenden Graben, welcher von der zweiten Anschlusszone durch die Kanalzone, bis in das Driftgebiet reicht; wobei in dem Graben Steuerelektroden benachbart zu der jeweils benachbarten Kanalzone angeordnet werden und mit einer Isolierung bedeckt werden und dadurch isoliert gegenüber dem Halbleiterkörper angeordnet werden; wobei die Isolierung eine Grundschicht umfasst, welche im Graben und unterhalb eines für die Steuerelektrode vorgesehenen Bereichs am Boden des Grabens angeordnet wird und die Isolierung eine Multilage umfasst, die oberhalb der Grundschicht an die Grundschicht anschließend angeordnet wird und die Steuerelektrode gegenüber dem anliegenden Halbleiterkörper isoliert, und wobei die Isolierung einen Innenbereich umfasst, mit welchem die Steuerelektrode auf einer der Multilage abgeneigten Seite bedeckt und zum Graben hin isoliert wird.According to the invention, in a method for producing a vertical field effect transistor structure, a semiconductor body is provided with a first connection zone and a second connection zone of a first conductivity type, the first connection zone having a lower doped drift region and the first connection zone having a higher doped drain region, and with a channel zone of the first conductivity type or a second conductivity type complementary to the first conductivity type arranged between the first and second connection zones; forming at least one trench extending into the semiconductor body, which reaches from the second connection zone through the channel zone into the drift region; control electrodes being arranged in the trench adjacent to the respective adjacent channel zone. and covered with insulation and thereby arranged insulated from the semiconductor body; wherein the insulation comprises a base layer which is arranged in the trench and below a region provided for the control electrode at the bottom of the trench, and the insulation comprises a multilayer which is arranged above the base layer adjacent to the base layer and insulates the control electrode from the adjacent semiconductor body, and wherein the insulation comprises an inner region with which the control electrode is covered on a side facing away from the multilayer and insulated from the trench.

Die Isolierung als Grundschicht kann dabei ein aufgedicktes Bodenoxid umfassen und zusätzlich oder anstatt kann die Multilage eine Multilagenisolation aufweisen.The insulation as a base layer can comprise a thickened soil oxide and in addition or instead the multilayer can comprise a multilayer insulation.

Gemäß einer bevorzugten Weiterbildung des Verfahrens wird im Graben eine Elektrode angeordnet, die mit der zweiten Anschlusszone elektrisch leitend verbunden wird und die gegenüber der Steuerelektrode elektrisch isoliert wird und die am Boden des Grabens den Halbleiterkörper kontaktiert; wobei in dem Halbleiterkörper eine dotierte Zone des zweiten Leitungstyps in dem Driftgebiet unterhalt des Grabens ausgeprägt wird, welche die Elektrode kontaktiert.According to a preferred development of the method, an electrode is arranged in the trench, which is electrically conductively connected to the second connection zone and which is electrically insulated from the control electrode and which contacts the semiconductor body at the bottom of the trench; wherein a doped zone of the second conductivity type is formed in the semiconductor body in the drift region below the trench, which contact the electrode.

Gemäß einer bevorzugten Weiterbildung des Verfahrens erfolgt das Bilden der dotierten Zone des zweiten Leitungstyps in einem ersten Implantationsschritt.According to a preferred development of the method, the doped zone of the second conduction type is formed in a first implantation step.

Gemäß einer bevorzugten Weiterbildung des Verfahrens wird eine Aufdickung des Innenbereichs an einem Übergang zur Grundschicht ausgeprägt und die Steuerelektrode und die Grundschicht am Übergang von der Aufdickung des Innenbereichs abgedeckt.According to a preferred development of the method, a thickening of the inner region is formed at a transition to the base layer and the control electrode and the base layer are covered at the transition from the thickening of the inner region.

Gemäß einer bevorzugten Weiterbildung des Verfahrens wird eine Aufdickung als ein Sockel auf dem Boden des Grabens erzeugt, auf welchem ein Restbereich der Multilage und/oder der Grundschicht aufgebracht wird.According to a preferred development of the method, a thickening is produced as a base on the bottom of the trench, on which a remaining area of the multilayer and/or the base layer is applied.

Gemäß einer bevorzugten Weiterbildung des Verfahrens wird die Isolierung mit einem aufgedickten Bodenoxid und/oder einer Multilagenisolation erzeugt.According to a preferred development of the method, the insulation is produced with a thickened soil oxide and/or a multilayer insulation.

Kurze Beschreibung der ZeichnungenShort description of the drawings

Weitere Merkmale und Vorteile der vorliegenden Erfindung werden nachfolgend anhand von Ausführungsformen mit Bezug auf die Figuren erläutert.Further features and advantages of the present invention are explained below using embodiments with reference to the figures.

Es zeigen:

  • 1 schematische Querschnittsdarstellungen zum Erläutern eines Verfahrens zum Herstellen einer vertikalen Feldeffekttransistorstruktur und einer entsprechenden vertikalen Feldeffekttransistorstruktur gemäß einer Ausführungsform der vorliegenden Erfindung und im Vergleich zum Stand der Technik;
  • 2 eine ausschnittsweise perspektivische Darstellung einer vertikalen Feldeffekttransistorstruktur gemäß dem Stand der Technik der DE 102 24 201 B4 ;
  • 3 schematische Querschnittsdarstellungen zum Erläutern eines Verfahrens zum Herstellen einer vertikalen Feldeffekttransistorstruktur und einer entsprechenden vertikalen Feldeffekttransistorstruktur gemäß einer weiteren Ausführungsform der vorliegenden Erfindung; und
  • 4 schematische Querschnittsdarstellungen zum Erläutern eines Verfahrens zum Herstellen einer vertikalen Feldeffekttransistorstruktur und einer entsprechenden vertikalen Feldeffekttransistorstruktur gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
Show it:
  • 1 schematic cross-sectional representations for explaining a method for producing a vertical field effect transistor structure and a corresponding vertical field effect transistor structure according to an embodiment of the present invention and in comparison with the prior art;
  • 2 a partial perspective view of a vertical field effect transistor structure according to the prior art of DE 102 24 201 B4 ;
  • 3 schematic cross-sectional representations for explaining a method for producing a vertical field effect transistor structure and a corresponding vertical field effect transistor structure according to a further embodiment of the present invention; and
  • 4 schematic cross-sectional representations for explaining a method for producing a vertical field effect transistor structure and a corresponding vertical field effect transistor structure according to a further embodiment of the present invention.

Ausführungsformen der ErfindungEmbodiments of the invention

In den Figuren bezeichnen gleiche Bezugszeichen gleiche bzw. funktionsgleiche Elemente.In the figures, identical reference symbols designate identical or functionally identical elements.

In der 1a und der 1b sind schematische Querschnittsdarstellungen zum Erläutern eines Verfahrens zum Herstellen einer vertikalen Feldeffekttransistorstruktur und einer entsprechenden vertikalen Feldeffekttransistorstruktur gemäß einer Ausführungsform der vorliegenden Erfindung und im Vergleich zum Stand der Technik dargestellt.In the 1a and the 1b are schematic cross-sectional views for explaining a method for producing a vertical field effect transistor structure and a corresponding vertical field effect transistor structure according to an embodiment of the present invention and in comparison to the prior art.

Nach der 1a kann nach dem Stand der Technik bei Ausformung der Gate-Elektrode 40 mit einem Gate-Oxid GO als Isolierung zum Halbleiterkörper 100 hin eine unerwünschte Aufdickung des Gate-Oxids an einer Oberseite und/oder einer Unterseite des Gate-Oxids (oder an anderen Bereichen) erfolgen. Nach der 1a ist eine Aufdickung gezeigt, wenn nach herkömmlichen Herstellungsprozess ein Gate-Oxid hergestellt wird, darauf ein Polysilizum als Gate-Elektrode 40 abgeschieden und im Graben G1 strukturiert wird und nachträglich eine Isolation des Polysiliziums erfolgen kann. Meist wird eine Isolation durch eine Reoxidation des Polysiliziums umgesetzt, was selbstjustierend erfolgen kann. Es kann dabei jedoch das Gate-Oxid GO bei der Poly Reoxidation aufgedickt werden, wodurch sich eine Verschiebung der zuvor präzise eingestellten Schwellspannung ergeben kann.After 1a According to the prior art, when the gate electrode 40 is formed with a gate oxide GO as insulation towards the semiconductor body 100, an undesirable thickening of the gate oxide can occur on a top side and/or a bottom side of the gate oxide (or in other areas). 1a Thickening is shown when a gate oxide is produced using a conventional manufacturing process, a polysilicon is deposited on it as a gate electrode 40 and structured in the trench G1, and the polysilicon can be subsequently insulated. Insulation is usually implemented by reoxidizing the polysilicon, which can be self-adjusting. However, the gate oxide GO can be thickened during poly reoxidation, which can result in a shift in the previously precisely set threshold voltage.

Nach der 1b ist eine Multilage ML gezeigt, welche die Isolierung 40a zum Halbleiterkörper 100 hin umfasst. Des Weiteren umfasst die Isolierung 40a eine Grundschicht, welche im Graben G1 und unterhalb eines für die Steuerelektrode 40 vorgesehenen Bereichs am Boden des Grabens G1 angeordnet ist und die Multilage ML kann dabei oberhalb der Grundschicht (ML im unteren Bereich) an die Grundschicht anschließen und die Steuerelektrode 40 gegenüber dem anliegenden Halbleiterkörper 100 isolieren, und wobei die Isolierung 40a einen Innenbereich IB umfasst, mit welcher die Steuerelektrode 40 auf einer der Multilage ML abgeneigten Seite bedeckt und zum Graben G1 hin isoliert ist. Es kann dabei die Multilage ML zumindest eine Oxidlage OL und/oder zumindest eine Nitridlage NL umfassen. Der Halbleiterkörper 100 kann eine dotierte Zone 90 des zweiten Leitungstyps (p) in dem Driftgebiet 12 unterhalt des Grabens G1 aufweisen, welche die Elektrode 80 kontaktiert.After 1b a multilayer ML is shown which comprises the insulation 40a towards the semiconductor body 100. The insulation 40a further comprises a base layer which is arranged in the trench G1 and below an area provided for the control electrode 40 at the bottom of the trench G1, and the multilayer ML can connect to the base layer above the base layer (ML in the lower area) and insulate the control electrode 40 from the adjacent semiconductor body 100, and wherein the insulation 40a comprises an inner area IB with which the control electrode 40 is covered on a side facing away from the multilayer ML and is insulated from the trench G1. The multilayer ML can comprise at least one oxide layer OL and/or at least one nitride layer NL. The semiconductor body 100 can have a doped zone 90 of the second conductivity type (p) in the drift region 12 below the trench G1, which zone contacts the electrode 80.

Es kann vorteilhaft eine unerwünschte Aufdickung verhindert werden oder zumindest die Gefahr dazu verringert werden, indem das Gate-Oxid durch ein Mehrlagenschichtsystem als Multilage ML von zum Beispiel Oxiden und Nitriden ersetzt wird. Eine an das Siliziumkarbid angrenzende Schicht, etwa ein Siliziumoxid, ist darauf optimiert eine möglichst defektarme Grenzfläche auszubilden, um den Einschaltwiderstand des Transistors gering zu halten. Die Aufgabe der weiteren Schichten, etwa von Siliziumnitrid, ist es die Reoxidation der ersten Schicht zu verhindern oder zu verringern.An undesirable thickening can be advantageously prevented or at least the risk of it reduced by replacing the gate oxide with a multilayer system as a multilayer ML of, for example, oxides and nitrides. A layer adjacent to the silicon carbide, such as silicon oxide, is optimized to form an interface with as few defects as possible in order to keep the on-resistance of the transistor low. The task of the further layers, such as silicon nitride, is to prevent or reduce the reoxidation of the first layer.

Nach der 3a kann eine Dünnstelle DS im, etwa durch Poly-Reoxidation hergestellten, Isolationsoxid des Innenbereichs IB am Rand zur Grundschicht TB entstehen und die Multilage ML, etwa die Nitridlage NL, dort seitlich freistehen. Dies kann ebenso an einer Oberseite der Steuerelektrode 40 am Übergang von Multilage ML zum Innenbereich IB der Fall sein. Durch die Aufdickung mit der Mindestdicke des Multilage ML und/oder des Innenbereichs IB kann eine solche Dünnstelle aufgedickt werden, indem beispielsweise die Poly-Reoxidation mit einer deponierten Isolationsschicht kombiniert wird. Nach der 3b kann nach der Poly-Reoxidation zunächst eine 100 nm dicke Isolationsschicht (auch als IB) abgeschieden werden und dabei den Innenbereich IB und die Multilage ML und/oder den Boden des Grabens angrenzend an die Isolation überdecken. Anschließend kann, wie in der 3c gezeigt, diese Isolationsschicht anisotrop geätzt werden. Dabei verbleibt eine Aufdickung des Innenbereichs IB und eines Teilbereichs der Multilage ML am Übergang zum Innenbereich IB, welche die Dünnstelle beseitigen kann. Die Reihenfolge von Poly-Reoxidation und Aufdickung durch Deposition und Ätzung kann auch umgedreht werden.After 3a a thin spot DS can be created in the insulation oxide of the inner region IB, produced for example by poly-reoxidation, at the edge of the base layer TB and the multilayer ML, such as the nitride layer NL, can stand freely there. This can also be the case on an upper side of the control electrode 40 at the transition from the multilayer ML to the inner region IB. By thickening with the minimum thickness of the multilayer ML and/or the inner region IB, such a thin spot can be thickened, for example by combining the poly-reoxidation with a deposited insulation layer. After the 3b After poly-reoxidation, a 100 nm thick insulation layer (also known as IB) can be deposited, covering the inner region IB and the multilayer ML and/or the bottom of the trench adjacent to the insulation. Then, as shown in the 3c As shown, this insulation layer can be etched anisotropically. This leaves a thickening of the inner area IB and a partial area of the multilayer ML at the transition to the inner area IB, which can eliminate the thin spot. The sequence of poly-reoxidation and thickening by deposition and etching can also be reversed.

In der 4a - 4d wird das Ausformen einer Aufdickung der Multilage ML am Boden des Grabens gezeigt. Dabei kann es sich auch um eine Aufdickung der Grundschicht (TB) handeln, wobei die Multilage dann auf dieser Grundschicht aufgetragen ist, oder die Multilage kann auf diese als Sockel ausgeformte Aufdickung anschließen, entweder den Sockel S als Teil der Multilage selbst aufweisen oder auf den Sockel als Teil der Grundschicht aufsetzen.In the 4a - 4d the formation of a thickening of the multilayer ML at the bottom of the trench is shown. This can also be a thickening of the base layer (TB), with the multilayer then being applied to this base layer, or the multilayer can connect to this thickening formed as a base, either have the base S as part of the multilayer itself or be placed on the base as part of the base layer.

Es kann vorteilhaft für die Langlebigkeit und das Schaltverhalten des Transistors das maximale Feld in der Multilage (dem Gate-Oxid) und die Gate-Drain Kapazität so gering wie möglich gehalten werden. Beides kann erzielt werden, indem die Multilage und/oder die Grundschicht am Boden des Transistors aufgedickt wird.It is beneficial for the longevity and switching behavior of the transistor if the maximum field in the multilayer (the gate oxide) and the gate-drain capacitance are kept as low as possible. Both can be achieved by thickening the multilayer and/or the base layer at the bottom of the transistor.

Nach Ausformung der Finne (dieser Zustand ist in der 4a gezeigt), wird ein Isolator IS (zum Beispiel Oxid) abgeschieden (4b) und anschließend anisotrop zurückgeätzt und dadurch der Sockel S ausgeformt (4c), welcher am Übergang zwischen Grabenboden und Finnenseitenwand zurückbleibt, dessen Form durch die Dicke der abgeschiedenen Schicht beeinflusst werden kann. Anschließend wird der Prozessfluss mit der Gate- Isolation Deposition fortgesetzt (4d). Im Rahmen dieser Erfindung kann an jeder Stelle der Wortlaut des Gate-Oxids als Gate-Isolation verstanden werden.After forming the fin (this state is in the 4a shown), an insulator IS (for example oxide) is deposited ( 4b) and then anisotropically etched back, thereby forming the base S ( 4c ), which remains at the transition between the trench bottom and the fin side wall, the shape of which can be influenced by the thickness of the deposited layer. The process flow is then continued with the gate insulation deposition ( 4d ). In the context of this invention, the wording of the gate oxide can be understood as gate insulation at any point.

Obwohl die vorliegende Erfindung anhand bevorzugter Ausführungsbeispiele beschrieben wurde, ist sie darauf nicht beschränkt. Insbesondere sind die genannten Materialien und Topologien nur beispielhaft und nicht auf die erläuterten Beispiele beschränkt. Auch sind die dargestellten Geometrien nur beispielhaft und können bedarfsweise beliebig variiert werden.Although the present invention has been described using preferred embodiments, it is not limited thereto. In particular, the materials and topologies mentioned are only examples and are not limited to the examples explained. The geometries shown are also only examples and can be varied as required.

ZITATE ENTHALTEN IN DER BESCHREIBUNGQUOTES INCLUDED IN THE DESCRIPTION

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Zitierte PatentliteraturCited patent literature

  • DE 10224201 B4 [0005, 0052]DE 10224201 B4 [0005, 0052]

Claims (14)

Vertikale Feldeffekttransistorstruktur mit: einem Halbleiterkörper (100) mit einer ersten Anschlusszone (12, 14) und einer zweiten Anschlusszone (30) eines ersten Leitungstyps (n), wobei die erste Anschlusszone ein niedriger dotiertes Driftgebiet (12) und die erste Anschlusszone (12) ein höher dotiertes Draingebiet (14) aufweist; einer zwischen der ersten und zweiten Anschlusszone angeordnete Kanalzone (20) des ersten Leitungstyps oder eines zu dem ersten Leitungstyp komplementären zweiten Leitungstyps (p); zumindest einen sich in den Halbleiterkörper (100) hinein erstreckenden Graben (G1), welcher von der zweiten Anschlusszone (30) durch die Kanalzone (20), bis in das Driftgebiet (12) reicht; wobei in dem Graben (G1) angeordnete Steuerelektroden (40) benachbart zu der jeweils benachbarten Kanalzone (20) angeordnet sind und mit einer Isolierung (40a) bedeckt sind und dadurch isoliert gegenüber dem Halbleiterkörper (100) angeordnet sind; und, wobei die Isolierung (40a) eine Grundschicht (TB) umfasst, welche im Graben (G1) und unterhalb eines für die Steuerelektrode (40) vorgesehenen Bereichs am Boden des Grabens (G1) angeordnet ist und/oder die Isolierung (40a) eine Multilage (ML) umfasst, die oberhalb der Grundschicht (TB) an die Grundschicht (TB) anschließt und die Steuerelektrode (40) gegenüber dem anliegenden Halbleiterkörper (100) isoliert, und wobei die Isolierung (40a) einen Innenbereich (IB) umfasst, mit welcher die Steuerelektrode (40) auf einer der Multilage (ML) abgeneigten Seite bedeckt und zum Graben (G1) hin isoliert ist.Vertical field effect transistor structure with: a semiconductor body (100) with a first connection zone (12, 14) and a second connection zone (30) of a first conductivity type (n), the first connection zone having a lower doped drift region (12) and the first connection zone (12) having a higher doped drain region (14); a channel zone (20) of the first conductivity type or of a second conductivity type (p) complementary to the first conductivity type arranged between the first and second connection zones; at least one trench (G1) extending into the semiconductor body (100) which extends from the second connection zone (30) through the channel zone (20) into the drift region (12); wherein control electrodes (40) arranged in the trench (G1) are arranged adjacent to the respective adjacent channel zone (20) and are covered with insulation (40a) and are thus arranged insulated from the semiconductor body (100); and, wherein the insulation (40a) comprises a base layer (TB) which is arranged in the trench (G1) and below a region provided for the control electrode (40) at the bottom of the trench (G1) and/or the insulation (40a) comprises a multilayer (ML) which adjoins the base layer (TB) above the base layer (TB) and insulates the control electrode (40) from the adjacent semiconductor body (100), and wherein the insulation (40a) comprises an inner region (IB) with which the control electrode (40) is covered on a side facing away from the multilayer (ML) and is insulated from the trench (G1). Vertikale Feldeffekttransistorstruktur nach Anspruch 1, wobei im Graben (G1) eine Elektrode (80) angeordnet ist, die mit der zweiten Anschlusszone (30) elektrisch leitend verbunden ist und die gegenüber der Steuerelektrode (40) elektrisch isoliert ist und die am Boden des Grabens den Halbleiterkörper (100) kontaktiert; wobei der Halbleiterkörper (100) eine dotierte Zone (90) des zweiten Leitungstyps (p) in dem Driftgebiet (12) unterhalt des Grabens (G1) aufweist, welche die Elektrode (80) kontaktiert.Vertical field effect transistor structure according to Claim 1 , wherein an electrode (80) is arranged in the trench (G1), which is electrically conductively connected to the second connection zone (30) and which is electrically insulated from the control electrode (40) and which contacts the semiconductor body (100) at the bottom of the trench; wherein the semiconductor body (100) has a doped zone (90) of the second conductivity type (p) in the drift region (12) below the trench (G1), which contact the electrode (80). Vertikale Feldeffekttransistorstruktur nach Anspruch 1 oder 2, wobei die Multilage (ML) zumindest eine Oxidlage (OL) und/oder zumindest eine Nitridlage (NL) umfasst.Vertical field effect transistor structure according to Claim 1 or 2 , wherein the multilayer (ML) comprises at least one oxide layer (OL) and/or at least one nitride layer (NL). Vertikale Feldeffekttransistorstruktur nach einem der Ansprüche 1 bis 3, wobei die Multilage (ML) zumindest bereichsweise eine Aufdickung mit einer vorbestimmten Mindestdicke aufweist.Vertical field effect transistor structure according to one of the Claims 1 until 3 , wherein the multilayer (ML) has at least in some regions a thickening with a predetermined minimum thickness. Vertikale Feldeffekttransistorstruktur nach einem der Ansprüche 1 bis 4, wobei der Innenbereich (IB) zumindest bereichsweise eine Aufdickung mit einer vorbestimmten Mindestdicke aufweist.Vertical field effect transistor structure according to one of the Claims 1 until 4 , wherein the inner region (IB) has at least in some regions a thickening with a predetermined minimum thickness. Vertikale Feldeffekttransistorstruktur nach Anspruch 5, wobei der Innenbereich (IB) die Aufdickung an einem Übergang zur Grundschicht (TB) umfasst und die Steuerelektrode (40) und die Grundschicht (TB) am Übergang abdeckt.Vertical field effect transistor structure according to Claim 5 , wherein the inner region (IB) comprises the thickening at a transition to the base layer (TB) and covers the control electrode (40) and the base layer (TB) at the transition. Vertikale Feldeffekttransistorstruktur nach einem der Ansprüche 4 bis 6, soweit rückbezogen auf Anspruch 4, wobei die Aufdickung einen Sockel (S) auf dem Boden des Grabens (G1) darstellt, auf welchem ein Restbereich der Multilage (ML) und/oder der Grundschicht (TB) aufgebracht ist.Vertical field effect transistor structure according to one of the Claims 4 until 6 , as far as related to Claim 4 , wherein the thickening represents a base (S) on the bottom of the trench (G1), on which a remaining region of the multilayer (ML) and/or the base layer (TB) is applied. Vertikale Feldeffekttransistorstruktur nach einem der Ansprüche 1 bis 7, wobei alternierende Arten von Abschirm-Gebieten des ersten und/oder zweiten Leitungstyps unterhalb der Gräben vorhanden sind, wobei die Dicke des Gate-Oxids an einer unteren Kante und Ecke des Grabens nach einer Vorgabe aufgedickt ist.Vertical field effect transistor structure according to one of the Claims 1 until 7 , wherein alternating types of shielding regions of the first and/or second conductivity type are present beneath the trenches, wherein the thickness of the gate oxide at a lower edge and corner of the trench is thickened according to a specification. Verfahren zum Herstellen einer vertikalen Feldeffekttransistorstruktur mit den Schritten: Bereitstellen von einem Halbleiterkörper (100) mit einer ersten Anschlusszone (12, 14) und einer zweiten Anschlusszone (30) eines ersten Leitungstyps (n), wobei die erste Anschlusszone ein niedriger dotiertes Driftgebiet (12) und die erste Anschlusszone ein höher dotiertes Draingebiet (14) aufweist, und mit einer zwischen der ersten und zweiten Anschlusszone angeordnete Kanalzone (20) des ersten Leitungstyps oder eines zu dem ersten Leitungstyp komplementären zweiten Leitungstyps (p); Bilden zumindest einen sich in den Halbleiterkörper (100) hinein erstreckenden Graben (G1), welcher von der zweiten Anschlusszone (30) durch die Kanalzone (20), bis in das Driftgebiet (12) reicht; wobei in dem Graben (G1) Steuerelektroden (40) benachbart zu der jeweils benachbarten Kanalzone (20) angeordnet werden und mit einer Isolierung (40a) bedeckt werden und dadurch isoliert gegenüber dem Halbleiterkörper (100) angeordnet werden; wobei die Isolierung (40a) eine Grundschicht (TB) umfasst, welche im Graben (G1) und unterhalb eines für die Steuerelektrode (40) vorgesehenen Bereichs am Boden des Grabens (G1) angeordnet wird und/oder die Isolierung (40a) eine Multilage (ML) umfasst, die oberhalb der Grundschicht (TB) an die Grundschicht (TB) anschließend angeordnet wird und die Steuerelektrode (40) gegenüber dem anliegenden Halbleiterkörper (100) isoliert, und wobei die Isolierung (40a) einen Innenbereich (IB) umfasst, mit welchem die Steuerelektrode (40) auf einer der Multilage (ML) abgeneigten Seite bedeckt und zum Graben (G1) hin isoliert wird.Method for producing a vertical field effect transistor structure with the steps: providing a semiconductor body (100) with a first connection zone (12, 14) and a second connection zone (30) of a first conductivity type (n), the first connection zone having a less doped drift region (12) and the first connection zone having a more highly doped drain region (14), and with a channel zone (20) of the first conductivity type or of a second conductivity type (p) complementary to the first conductivity type arranged between the first and second connection zones; forming at least one trench (G1) extending into the semiconductor body (100), which trench extends from the second connection zone (30) through the channel zone (20) into the drift region (12); wherein control electrodes (40) are arranged in the trench (G1) adjacent to the respectively adjacent channel zone (20) and are covered with insulation (40a) and are thereby arranged insulated from the semiconductor body (100); wherein the insulation (40a) comprises a base layer (TB) which is arranged in the trench (G1) and below a region provided for the control electrode (40) at the bottom of the trench (G1) and/or the insulation (40a) comprises a multilayer (ML) which is arranged above the base layer (TB) adjacent to the base layer (TB) and insulates the control electrode (40) from the adjacent semiconductor body (100), and wherein the insulation (40a) comprises an inner region (IB) with which the control electrode (40) is connected to a side opposite to the multilayer (ML) and insulated towards the trench (G1). Verfahren nach Anspruch 9, wobei im Graben (G1) eine Elektrode (80) angeordnet wird, die mit der zweiten Anschlusszone (30) elektrisch leitend verbunden wird und die gegenüber der Steuerelektrode (40) elektrisch isoliert wird und die am Boden des Grabens den Halbleiterkörper (100) kontaktiert; wobei in dem Halbleiterkörper (100) eine dotierte Zone (90) des zweiten Leitungstyps (p) in dem Driftgebiet (12) unterhalt des Grabens (G1) ausgeprägt wird, welche die Elektrode (80) kontaktiertProcedure according to Claim 9 , wherein an electrode (80) is arranged in the trench (G1), which is electrically conductively connected to the second connection zone (30) and which is electrically insulated from the control electrode (40) and which contacts the semiconductor body (100) at the bottom of the trench; wherein in the semiconductor body (100) a doped zone (90) of the second conductivity type (p) is formed in the drift region (12) below the trench (G1), which contact the electrode (80) Verfahren nach Anspruch 10, wobei das Bilden der dotierten Zone (90) des zweiten Leitungstyps (p) in einem ersten Implantationsschritt erfolgt.Procedure according to Claim 10 , wherein the formation of the doped zone (90) of the second conduction type (p) takes place in a first implantation step. Verfahren nach einem der Ansprüche 9 bis 11, bei welchem eine Aufdickung des Innenbereichs (IB) an einem Übergang zur Grundschicht (TB) ausgeprägt wird und die Steuerelektrode (40) und die Grundschicht (TB) am Übergang von der Aufdickung des Innenbereichs (IB) abgedeckt wird.Method according to one of the Claims 9 until 11 in which a thickening of the inner region (IB) is formed at a transition to the base layer (TB) and the control electrode (40) and the base layer (TB) are covered at the transition by the thickening of the inner region (IB). Vertikale Feldeffekttransistorstruktur nach einem der Ansprüche 9 bis 12, wobei eine Aufdickung als ein Sockel (S) auf dem Boden des Grabens (G1) erzeugt wird, auf welchem ein Restbereich der Multilage (ML) und/oder der Grundschicht (TB) aufgebracht wird.Vertical field effect transistor structure according to one of the Claims 9 until 12 , wherein a thickening is produced as a base (S) on the bottom of the trench (G1), on which a remaining region of the multilayer (ML) and/or the base layer (TB) is applied. Vertikale Feldeffekttransistorstruktur nach einem der Ansprüche 9 bis 13, wobei die Isolierung (40a) ein aufgedicktes Bodenoxid und/oder eine Multilagenisolation umfasst.Vertical field effect transistor structure according to one of the Claims 9 until 13 , wherein the insulation (40a) comprises a thickened soil oxide and/or a multilayer insulation.
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