DE102021215012A1 - frequency converter - Google Patents

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Carlo Heitefuß
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Abstract

Frequenzumrichter (100), aufweisend:- einen ersten Feldbusanschluss (1) und einen zweiten Feldbusanschluss (2), und- ein Field Programmable Gate Array (FPGA) (3) mit n IP-Kernen (4a, 4b), mit n > 1,- wobei ein jeweiliger der n IP-Kerne (4a, 4b) einen Feldbus-Knoten implementiert, und- wobei die n IP-Kerne (4a, 4b) in Reihe zwischen den ersten Feldbusanschluss (1) und den zweiten Feldbusanschluss (2) eingeschleift sind.Frequency converter (100), having: - a first fieldbus connection (1) and a second fieldbus connection (2), and- a Field Programmable Gate Array (FPGA) (3) with n IP cores (4a, 4b), with n > 1 ,- wherein a respective one of the n IP cores (4a, 4b) implements a fieldbus node, and- wherein the n IP cores (4a, 4b) are connected in series between the first fieldbus connection (1) and the second fieldbus connection (2) are looped in.

Description

Die Erfindung betrifft einen Frequenzumrichter, der möglichst flexibel konfigurierbar ist.The invention relates to a frequency converter that can be configured as flexibly as possible.

Der Frequenzumrichter weist einen herkömmlichen ersten Feldbusanschluss und einen herkömmlichen zweiten Feldbusanschluss auf. Der erste Feldbusanschluss bildet beispielsweise einen bidirektionalen eingehenden Feldbusanschluss und der zweite Feldbusanschluss bildet beispielsweise einen bidirektionalen ausgehenden Feldbusanschluss, so dass mehrere Frequenzumrichter über ihre ersten bzw. zweiten Feldbusanschlüsse miteinander verkettet eine so genannte Daisy Chain bilden. Insoweit sei auch auf die einschlägige Fachliteratur verwiesen, beispielsweise zu EtherCAT Feldbussen, insbesondere betreffend deren Anschlüsse und deren Topologie.The frequency converter has a conventional first fieldbus connection and a conventional second fieldbus connection. The first fieldbus connection forms, for example, a bidirectional incoming fieldbus connection and the second fieldbus connection forms, for example, a bidirectional outgoing fieldbus connection, so that a plurality of frequency converters linked together via their first and second fieldbus connections form a so-called daisy chain. In this respect, reference is also made to the relevant specialist literature, for example on EtherCAT fieldbuses, in particular with regard to their connections and their topology.

Der Frequenzumrichter weist ein herkömmliches Field Programmable Gate Array (FPGA) auf, Das FPGA weist n IP-Kerne auf, mit n > 1. Als IP-Kern oder IP-Core (Englisch Intellectual Property Core, oder IP-Block) wird ein vielfach einsetzbarer, vorgefertigter Funktionsblock eines Chipdesigns bezeichnet. Im Übrigen sei insoweit auf die einschlägige Fachliteratur verwiesen.The frequency converter has a conventional Field Programmable Gate Array (FPGA). The FPGA has n IP cores, with n>1 usable, prefabricated function block of a chip design. In addition, reference is made to the relevant specialist literature.

Jeder IP-Kern verwirklicht bzw. realisiert einen Feldbus-Knoten. Hinsichtlich der grundlegenden Eigenschaften von Feldbusknoten sei auf die einschlägige Fachliteratur verwiesen.Each IP core implements or implements a fieldbus node. With regard to the basic properties of fieldbus nodes, reference is made to the relevant technical literature.

Die n IP-Kerne sind in Reihe zwischen den ersten Feldbusanschluss und den zweiten Feldbusanschluss geschaltet, und zwar ausschließlich innerhalb des FPGA, d.h. ohne FPGA-äußere Umwege bzw. Pfade.The n IP cores are connected in series between the first fieldbus connection and the second fieldbus connection, exclusively within the FPGA, i.e. without any detours or paths external to the FPGA.

In einer Ausführungsform ist der zugehörige Feldbus ein EtherCAT Feldbus ist und die Feldbus-Knoten sind entsprechend jeweils EtherCAT Feldbus-Knoten.In one embodiment, the associated fieldbus is an EtherCAT fieldbus and the fieldbus nodes are correspondingly EtherCAT fieldbus nodes.

In einer Ausführungsform ist der Frequenzumrichter in einer ersten Betriebsart dazu ausgebildet, lediglich m IP-Kerne in einen Datenfluss zwischen dem ersten Feldbusanschluss und dem zweiten Feldbusanschluss zum Datenaustausch miteinander in Reihe zu verketten, wobei m < n. Mit anderen Worten werden Feldbus-Daten zwischen dem ersten Feldbusanschluss und dem zweiten Feldbusanschluss bidirektional nur zwischen den m IP-Kernen sequenziell durchgereicht, die verbleibenden n-m IP-Kerne werden hinsichtlich des Datenflusses überbrückt. In der ersten Betriebsart gibt es beispielsweise zwei IP-Kerne, wobei lediglich einer der beiden IP-Kerne im bidirektionalen Datenfluss zwischen dem ersten Feldbusanschluss und dem zweiten Feldbusanschluss liegt, d.h. n = 2 und m = 1.In one embodiment, the frequency converter is designed in a first operating mode to chain only m IP cores in series in a data flow between the first fieldbus connection and the second fieldbus connection for data exchange, where m < n. In other words, fieldbus data between the first fieldbus connection and the second fieldbus connection is only passed through sequentially between the m IP cores bidirectionally, the remaining n-m IP cores are bridged with regard to the data flow. In the first operating mode, for example, there are two IP cores, with only one of the two IP cores being in the bidirectional data flow between the first fieldbus connection and the second fieldbus connection, i.e. n = 2 and m = 1.

In einer Ausführungsform ist der Frequenzumrichter in einer zweiten Betriebsart dazu ausgebildet, alle n IP-Kerne in den bidirektionalen Datenfluss zwischen dem ersten Feldbusanschluss und dem zweiten Feldbusanschluss miteinander in Reihe zu verketten. Die Daten werden dann beispielsweise von dem IP-Kern, der mit dem ersten bzw. zweiten Feldbusanschluss verbunden ist, empfangen und dann an den jeweils nächsten IP-Kern der Reihe sequenziell durchgereicht bzw. gestreamt.In one embodiment, the frequency converter is designed in a second operating mode to chain together all n IP cores in series in the bidirectional data flow between the first fieldbus connection and the second fieldbus connection. The data is then received, for example, by the IP core, which is connected to the first or second fieldbus connection, and then passed through or streamed sequentially to the respective next IP core in the series.

In einer Ausführungsform ist jedem der n IP-Kerne eine Leistungselektronik zuordenbar bzw. zugeordnet. Die Leistungselektronik ist mittels des zuordenbaren bzw. zugeordneten IP-Kerns über einen Feldbus ansteuerbar. Die Leistungselektronik kann beispielswiese einen dreiphasigen Wechselrichter aufweisen.In one embodiment, power electronics can be assigned or assigned to each of the n IP cores. The power electronics can be controlled via a fieldbus by means of the assignable or assigned IP core. The power electronics can have a three-phase inverter, for example.

In einer Ausführungsform weist jeder der n IP-Kerne eine erste Anschlussseite und eine zweite Anschlussseite auf, wobei bei der Reihenschaltung der IP-Kerne beispielsweise die zweite Anschlussseite eines IP-Kerns immer mit der ersten Anschlussseite eines nachfolgenden IP-Kerns verbunden ist. Die erste Anschlussseite und die zweite Anschlussseite weisen jeweils auf: einen Anschluss zum Empfangen von Daten, einen Anschluss zum Senden von Daten, und einen Empfangstaktanschluss.In one embodiment, each of the n IP cores has a first connection side and a second connection side, with the series connection of the IP cores, for example, the second connection side of an IP core always being connected to the first connection side of a subsequent IP core. The first port side and the second port side each have: a port for receiving data, a port for sending data, and a receive clock port.

In einer Ausführungsform weist der Frequenzumrichter weiter auf: einen ersten Physical-Layer-Transceiver, der mit dem ersten Feldbusanschluss verbunden ist, und einen zweiten Physical-Layer-Transceiver, der mit dem zweiten Feldbusanschluss verbunden ist. Die n IP-Kerne sind dann in Reihe zwischen den ersten Physical-Layer-Transceiver und den zweiten Physical-Layer-Transceiver eingeschleift.In one embodiment, the frequency converter further has: a first physical layer transceiver connected to the first fieldbus connection, and a second physical layer transceiver connected to the second fieldbus connection. The n IP cores are then looped in series between the first physical layer transceiver and the second physical layer transceiver.

In einer Ausführungsform ist der Anschluss zum Empfangen von Daten der ersten Anschlussseite eines ersten IP-Kerns mit einem korrespondierenden Anschluss des ersten Physical-Layer-Transceivers verbunden, der Anschluss zum Senden von Daten der ersten Anschlussseite des ersten IP-Kerns ist mit einem korrespondierenden Anschluss des ersten Physical-Layer-Transceivers verbunden, und der Empfangstaktanschluss der ersten Anschlussseite des ersten IP-Kerns ist mit einem korrespondierenden Anschluss des ersten Physical-Layer-Transceivers verbunden.In one embodiment, the port for receiving data of the first port side of a first IP core is connected to a corresponding port of the first physical layer transceiver, the port for sending data of the first port side of the first IP core is connected to a corresponding port of the first physical layer transceiver, and the receive clock port of the first port side of the first IP core is connected to a corresponding port of the first physical layer transceiver.

Frequenzumrichter werden typisch danach unterschieden, ob sie eine Einzelachse, d.h. einen einzelnen Elektromotor, oder eine Multiachse, d.h. mehrere Elektromotoren, ansteuern können. Eine einzelne Achse eines Multiachsenumrichters wird hierbei anders angesteuert/parametriert als die einzelne Achse eines Einzelachsenumrichters.Frequency converters are typically distinguished according to whether they can control a single axis, ie a single electric motor, or a multi-axis, ie several electric motors. One individual axis of a multi-axis converter is controlled/parameterized differently than the individual axis of a single-axis converter.

Die Erfindung stellt nun einen Frequenzumrichter zur Verfügung, bei dem jede Achse unabhängig von deren verfügbarer Anzahl auf die gleiche Art und Weise über den Feldbus parametriert und angesteuert werden kann. Mit anderen Worten wird die einzelne Achse eines Einzelachsenumrichters auf die gleiche Art und Weise über den Feldbus angesteuert und parametriert wie eine jeweilige einzelne Achse eines Multiachsenumrichters.The invention now provides a frequency converter in which each axis can be parameterized and controlled in the same way via the fieldbus, regardless of the number available. In other words, the individual axis of a single-axis converter is controlled and parameterized via the fieldbus in the same way as a respective individual axis of a multi-axis converter.

Die Erfindung wird nachfolgend unter Bezugnahme auf die Zeichnung detailliert beschrieben. Hierbei zeigt:

  • 1 hoch schematisch ein Blockschaltbild eines inneren Aufbaus eines erfindungsgemäßen Frequenzumrichters.
The invention is described in detail below with reference to the drawing. This shows:
  • 1 highly schematic block diagram of an internal structure of a frequency converter according to the invention.

1 zeigt ein Blockschaltbild eines Frequenzumrichters 100, aufweisend: einen ersten EtherCAT Feldbusanschluss 1, einen zweiten EtherCAT Feldbusanschluss 2, einen ersten Physical-Layer-Transceiver 7, auch als PHY bezeichnet, der mit dem ersten Feldbusanschluss 1 verbunden ist, einen zweiten Physical-Layer-Transceiver 8, der mit dem zweiten Feldbusanschluss 2 verbunden ist, und ein Field Programmable Gate Array (FPGA) 3 mit zwei IP-Kernen 4a und 4b. Jeder IP-Kern 4a und 4b implementiert einen EtherCAT Feldbus-Knoten. Die IP-Kerne 4a und 4b sind in Reihe zwischen den ersten Feldbusanschluss 1 und den zweiten Feldbusanschluss 2 bzw. den ersten Physical-Layer-Transceiver 7 und den zweiten Physical-Layer-Transceiver 8 eingeschleift. 1 shows a block diagram of a frequency converter 100, having: a first EtherCAT fieldbus connection 1, a second EtherCAT fieldbus connection 2, a first physical layer transceiver 7, also referred to as PHY, which is connected to the first fieldbus connection 1, a second physical layer Transceiver 8, which is connected to the second fieldbus connection 2, and a Field Programmable Gate Array (FPGA) 3 with two IP cores 4a and 4b. Each IP core 4a and 4b implements an EtherCAT fieldbus node. The IP cores 4a and 4b are looped in series between the first fieldbus connection 1 and the second fieldbus connection 2 or the first physical layer transceiver 7 and the second physical layer transceiver 8 .

Der Frequenzumrichter 100 ist in einer ersten Betriebsart dazu ausgebildet, lediglich den IP-Kern 4a in einen Datenfluss zwischen dem ersten Feldbusanschluss 1 und dem zweiten Feldbusanschluss 2 einzubinden, d.h. der IP-Kern 4b wird überbrückt. In der ersten Betriebsart ist daher auf einem Feldbus 6, an den der Frequenzumrichter 100 angeschlossen ist, nur der Feldbus-Knoten 4a sichtbar und ansprechbar.In a first operating mode, the frequency converter 100 is designed to only include the IP core 4a in a data flow between the first fieldbus connection 1 and the second fieldbus connection 2, i.e. the IP core 4b is bypassed. In the first operating mode, therefore, only the fieldbus node 4a can be seen and addressed on a fieldbus 6 to which the frequency converter 100 is connected.

Der Frequenzumrichter 100 ist in einer zweiten Betriebsart dazu ausgebildet, beide IP-Kerne 4a und 4b in den Datenfluss zwischen dem ersten Feldbusanschluss 1 und dem zweiten Feldbusanschluss 2 einzubinden. In der zweiten Betriebsart sind daher auf dem Feldbus 6 beide Feldbus-Knoten 4a und 4b sichtbar und ansprechbar.In a second operating mode, the frequency converter 100 is designed to include both IP cores 4a and 4b in the data flow between the first fieldbus connection 1 and the second fieldbus connection 2 . In the second mode of operation, both fieldbus nodes 4a and 4b can therefore be seen and addressed on the fieldbus 6.

Dem IP-Kern 4a ist eine Leistungselektronik 5a des Frequenzumrichters 100 zugeordnet und dem IP-Kern 4b ist eine Leistungselektronik 5b des Frequenzumrichters 100 zugeordnet. Die Leistungselektroniken 5a und 5b sind mittels ihres zugeordneten IP-Kerns 4a bzw. 4b über den Feldbus 6 beispielsweise von einer übergeordneten Steuerung ansteuerbar.Power electronics 5a of frequency converter 100 are assigned to IP core 4a and power electronics 5b of frequency converter 100 are assigned to IP core 4b. The power electronics 5a and 5b can be controlled by means of their associated IP core 4a or 4b via the fieldbus 6, for example by a higher-level controller.

Jeder IP-Kern 4a und 4b weist eine erste bzw. linke Anschlussseite und eine zweite bzw. rechte Anschlussseite auf, wobei die erste Anschlussseite und die zweite Anschlussseite jeweils aufweisen: einen Anschluss RX_DATA zum Empfangen von Daten, einen Anschluss TX_DATA zum Senden von Daten und einen Empfangstaktanschluss RX_CLK. Weiter ist jeder IP-Kern 4a und 4b mit einem Basistakt von 25 MHz versorgt.Each IP core 4a and 4b has a first and left port side and a second and right port side, respectively, the first port side and the second port side respectively having: an RX_DATA port for receiving data, a TX_DATA port for transmitting data and a receive clock pin RX_CLK. Furthermore, each IP core 4a and 4b is supplied with a base clock of 25 MHz.

Der Anschluss RX_DATA der ersten Anschlussseite des IP-Kerns 4a ist mit einem korrespondierenden Anschluss des ersten Physical-Layer-Transceivers 7 verbunden, der Anschluss TX_DATA der ersten Anschlussseite des IP-Kerns 4a ist mit einem korrespondierenden Anschluss des ersten Physical-Layer-Transceivers 7 verbunden und der Empfangstaktanschluss RX_CLK der ersten Anschlussseite des IP-Kerns 4a ist mit einem korrespondierenden Anschluss des ersten Physical-Layer-Transceivers 7 verbunden.The connection RX_DATA of the first connection side of the IP core 4a is connected to a corresponding connection of the first physical layer transceiver 7, the connection TX_DATA of the first connection side of the IP core 4a is connected to a corresponding connection of the first physical layer transceiver 7 connected and the receiving clock connection RX_CLK of the first connection side of the IP core 4a is connected to a corresponding connection of the first physical layer transceiver 7 .

Der Anschluss TX_DATA der zweiten Anschlussseite des IP-Kerns 4a ist mit dem Anschluss RX_DATA der ersten Anschlussseite des IP-Kerns 4b verbunden und mit einem Eingang eines Multiplexers 11 verbunden. Der Anschluss RX_DATA der zweiten Anschlussseite des IP-Kerns 4a ist mit einem Ausgang eines Multiplexers 10 verbunden. Der Anschluss RX_CLK der zweiten Anschlussseite des IP-Kerns 4a ist mit einem Ausgang eines Multiplexers 9 verbunden.The TX_DATA connection on the second connection side of the IP core 4a is connected to the RX_DATA connection on the first connection side of the IP core 4b and connected to an input of a multiplexer 11 . The RX_DATA connection on the second connection side of the IP core 4a is connected to an output of a multiplexer 10 . The connection RX_CLK of the second connection side of the IP core 4a is connected to an output of a multiplexer 9.

Ein Eingang des Multiplexers 9 ist mit einem 25 MHz Taktsignal verbunden. Ein weiterer Eingang des Multiplexers 9 ist mit einem korrespondierenden Anschluss des zweiten Physical-Layer-Transceivers 8 verbunden.An input of the multiplexer 9 is connected to a 25 MHz clock signal. Another input of the multiplexer 9 is connected to a corresponding connection of the second physical layer transceiver 8 .

Ein Eingang des Multiplexers 10 ist mit dem Anschluss TX_DATA der ersten Anschlussseite des IP-Kerns 4b verbunden und ein weiterer Eingang des Multiplexers 10 ist mit einem korrespondierenden Anschluss des zweiten Physical-Layer-Transceivers 8 verbunden.An input of the multiplexer 10 is connected to the TX_DATA connection on the first connection side of the IP core 4b and another input of the multiplexer 10 is connected to a corresponding connection of the second physical layer transceiver 8 .

Der Anschluss RX_CLK der ersten Anschlussseite des IP-Kerns 4b ist mit einem 25 MHz Taktsignal verbunden. Der Anschluss RX_CLK der zweiten Anschlussseite des IP-Kerns 4b ist mit einem korrespondierenden Anschluss des zweiten Physical-Layer-Transceivers 8 verbunden. Der Anschluss RX_DATA der zweiten Anschlussseite des IP-Kerns 4b ist mit einem korrespondierenden Anschluss des zweiten Physical-Layer-Transceivers 8 verbunden. Der Anschluss TX_DATA der zweiten Anschlussseite des IP-Kerns 4b ist mit einem weiteren Eingang des Multiplexers 11 verbunden.The connection RX_CLK of the first connection side of the IP core 4b is connected to a 25 MHz clock signal. The connection RX_CLK of the second connection side of the IP core 4b is connected to a corresponding connection of the second physical layer transceiver 8 . The connection RX_DATA of the second connection side of the IP core 4b is connected to a corresponding connection of the second physical layer transceiver 8 connected. The connection TX_DATA of the second connection side of the IP core 4b is connected to a further input of the multiplexer 11.

Ein Ausgang des Multiplexers 11 ist mit einem korrespondierenden Anschluss des zweiten Physical-Layer-Transceivers 8 verbunden.An output of the multiplexer 11 is connected to a corresponding connection of the second physical layer transceiver 8 .

Wie bereits weiter oben ausgeführt, ist der Frequenzumrichter 100 in der ersten Betriebsart dazu ausgebildet, lediglich den IP-Kern 4a in einen Datenfluss zwischen dem ersten Feldbusanschluss 1 und dem zweiten Feldbusanschluss 2 einzubinden. Hierzu überbrücken die Multiplexer 9, 10 und 11 den IP-Kern 4b. Die Schaltstellung der Multiplexer 9, 10 und 11 ist dann derart, dass der Anschluss TX_DATA der zweiten Anschlussseite des IP-Kerns 4a mit dem korrespondierenden Anschluss des zweiten Physical-Layer-Transceivers 8 in Datenverbindung steht, dass der Anschluss RX_DATA der zweiten Anschlussseite des IP-Kerns 4a mit dem korrespondierenden Anschluss des zweiten Physical-Layer-Transceivers 8 in Datenverbindung steht und der Anschluss RX-CLK mit dem korrespondierenden Anschluss des zweiten Physical-Layer-Transceivers 8 in Datenverbindung steht.As already explained above, the frequency converter 100 is designed in the first operating mode to only include the IP core 4a in a data flow between the first fieldbus connection 1 and the second fieldbus connection 2 . For this purpose, the multiplexers 9, 10 and 11 bridge the IP core 4b. The switching position of the multiplexers 9, 10 and 11 is then such that the connection TX_DATA on the second connection side of the IP core 4a is in data connection with the corresponding connection of the second physical layer transceiver 8, that the connection RX_DATA on the second connection side of the IP -Kerns 4a is in data connection with the corresponding connection of the second physical layer transceiver 8 and the connection RX-CLK is in data connection with the corresponding connection of the second physical layer transceiver 8 .

Wie bereits weiter oben ausgeführt, ist der Frequenzumrichter 100 in der zweiten Betriebsart dazu ausgebildet, beide IP-Kerne 4a und 4b in den Datenfluss einzubinden. Die Schaltstellung der Multiplexer 9, 10 und 11 ist dann derart, dass der Anschluss TX_DATA der zweiten Anschlussseite des IP-Kerns 4b mit dem korrespondierenden Anschluss des zweiten Physical-Layer-Transceivers 8 in Datenverbindung steht, dass der Anschluss RX_DATA der zweiten Anschlussseite des IP-Kerns 4a mit dem Anschluss TX_DATA der ersten Anschlussseite des IP-Kerns 4b in Datenverbindung steht, und der Anschluss RX_CLK der zweiten Anschlussseite des IP-Kerns 4a mit dem 25 MHz Taktsignal beaufschlagt ist.As already explained above, the frequency converter 100 is designed in the second operating mode to include both IP cores 4a and 4b in the data flow. The switching position of the multiplexers 9, 10 and 11 is then such that the connection TX_DATA on the second connection side of the IP core 4b is in data connection with the corresponding connection of the second physical layer transceiver 8, that the connection RX_DATA on the second connection side of the IP -Kerns 4a is in data communication with the connection TX_DATA of the first connection side of the IP core 4b, and the connection RX_CLK of the second connection side of the IP core 4a is supplied with the 25 MHz clock signal.

Die in 1 gezeigte Ausführungsform stellt zwei IP-Kerne 4a und 4b dar. Es versteht sich, dass erfindungsgemäß auch mehr als zwei IP-Kerne vorhanden sein können, die basierend auf dem oben gezeigten Prinzip in einer ersten Betriebsart oder einer zweiten Betriebsart betrieben werden können.In the 1 The embodiment shown represents two IP cores 4a and 4b. It goes without saying that more than two IP cores can also be present according to the invention, which can be operated in a first operating mode or a second operating mode based on the principle shown above.

Claims (9)

Frequenzumrichter (100), aufweisend: - einen ersten Feldbusanschluss (1) und einen zweiten Feldbusanschluss (2), und - ein Field Programmable Gate Array (FPGA) (3) mit n IP-Kernen (4a, 4b), mit n > 1, - wobei ein jeweiliger der n IP-Kerne (4a, 4b) einen Feldbus-Knoten implementiert, und - wobei die n IP-Kerne (4a, 4b) in Reihe zwischen den ersten Feldbusanschluss (1) und den zweiten Feldbusanschluss (2) eingeschleift sind.Frequency converter (100) comprising: - a first fieldbus connection (1) and a second fieldbus connection (2), and - a Field Programmable Gate Array (FPGA) (3) with n IP cores (4a, 4b), with n > 1, - wherein a respective one of the n IP cores (4a, 4b) implements a fieldbus node, and - Wherein the n IP cores (4a, 4b) are looped in series between the first fieldbus connection (1) and the second fieldbus connection (2). Frequenzumrichter (100) nach Anspruch 1, dadurch gekennzeichnet, dass - die Feldbus-Knoten (4a, 4b) EtherCAT Feldbus-Knoten sind.Frequency converter (100) after claim 1 , characterized in that - the fieldbus nodes (4a, 4b) are EtherCAT fieldbus nodes. Frequenzumrichter (100) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass - der Frequenzumrichter (100) in einer ersten Betriebsart dazu ausgebildet ist, lediglich m IP-Kerne (4a) der n IP-Kerne (4a, 4b) in einen Datenfluss zwischen dem ersten Feldbusanschluss (1) und dem zweiten Feldbusanschluss (2) miteinander in Reihe zu verketten, wobei m < n.Frequency converter (100) according to any one of the preceding claims, characterized in that - the frequency converter (100) is designed in a first mode to only m IP cores (4a) of the n IP cores (4a, 4b) in a data flow between to chain the first fieldbus connection (1) and the second fieldbus connection (2) together in series, where m<n. Frequenzumrichter (100) nach Anspruch 3, dadurch gekennzeichnet, dass - n = 2 und m = 1 ist.Frequency converter (100) after claim 3 , characterized in that -n=2 and m=1. Frequenzumrichter (100) nach Anspruch 3 oder 4, dadurch gekennzeichnet, dass - der Frequenzumrichter (100) in einer zweiten Betriebsart dazu ausgebildet ist, alle n IP-Kerne (4a, 4b) in einen Datenfluss zwischen dem ersten Feldbusanschluss (1) und dem zweiten Feldbusanschluss (2) miteinander in Reihe zu verketten.Frequency converter (100) after claim 3 or 4 , characterized in that - the frequency converter (100) is designed in a second operating mode to connect all n IP cores (4a, 4b) in a data flow between the first fieldbus connection (1) and the second fieldbus connection (2) in series concatenate. Frequenzumrichter (100) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass - jedem der n IP-Kerne (4a, 4b) eine Leistungselektronik (5a, 5b) zuordenbar ist, die mittels des zuordenbaren IP-Kerns (4a, 4b) über einen Feldbus (6) ansteuerbar ist.Frequency converter (100) according to any one of the preceding claims, characterized in that - each of the n IP cores (4a, 4b) a power electronics (5a, 5b) can be assigned, which means of the assignable IP core (4a, 4b) via a Fieldbus (6) can be controlled. Frequenzumrichter (100) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass - jeder der n IP-Kerne (4a, 4b) eine erste Anschlussseite und eine zweite Anschlussseite aufweist, wobei die erste Anschlussseite und die zweite Anschlussseite jeweils aufweisen: - einen Anschluss (RX_DATA) zum Empfangen von Daten, - einen Anschluss (TX_DATA) zum Senden von Daten, und - einen Empfangstaktanschluss (RX_CLK).Frequency converter (100) according to one of the preceding claims, characterized in that - each of the n IP cores (4a, 4b) has a first connection side and a second connection side, the first connection side and the second connection side each having: - a connection ( RX_DATA) for receiving data, - a port (TX_DATA) for transmitting data, and - a receive clock port (RX_CLK). Frequenzumrichter (100) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Frequenzumrichter (100) weiter aufweist: - einen ersten Physical-Layer-Transceiver (7), der mit dem ersten Feldbusanschluss (1) verbunden ist, und - einen zweiten Physical-Layer-Transceiver (8), der mit dem zweiten Feldbusanschluss (2) verbunden ist.Frequency converter (100) according to one of the preceding claims, characterized in that the frequency converter (100) further comprises: - a first physical layer transceiver (7) which is connected to the first fieldbus connection (1), and - a second physical -layer transceiver (8), the is connected to the second fieldbus connection (2). Frequenzumrichter (100) nach Anspruch 8, dadurch gekennzeichnet, dass - der Anschluss (RX_DATA) zum Empfangen von Daten der ersten Anschlussseite eines ersten IP-Kerns (4a) mit einem korrespondierenden Anschluss des ersten Physical-Layer-Transceivers (7) verbunden ist, - der Anschluss (TX_DATA) zum Senden von Daten der ersten Anschlussseite des ersten IP-Kerns (4a) mit einem korrespondierenden Anschluss des ersten Physical-Layer-Transceivers (7) verbunden ist, und - der Empfangstaktanschluss (RX_CLK) der ersten Anschlussseite des ersten IP-Kerns (4a) mit einem korrespondierenden Anschluss des ersten Physical-Layer-Transceivers (7) verbunden ist.Frequency converter (100) after claim 8 , characterized in that - the connection (RX_DATA) for receiving data of the first connection side of a first IP core (4a) is connected to a corresponding connection of the first physical layer transceiver (7), - the connection (TX_DATA) for Sending data of the first connection side of the first IP core (4a) is connected to a corresponding connection of the first physical layer transceiver (7), and - the receiving clock connection (RX_CLK) of the first connection side of the first IP core (4a) with a corresponding connection of the first physical layer transceiver (7) is connected.
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