DE102021130544A1 - PERFORMANCE MANAGEMENT ACROSS MULTIPLE PACKAGES OF MEMORY CHIPS - Google Patents

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Jeremy Wayne Butterfield
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Abstract

Eine Vielzahl von Anwendungen kann mehrere Speicherchip-Pakete beinhalten, die so konfiguriert sind, dass sie eine Spitzenleistungsverwaltung (PPM) über die mehreren Speicherchip-Pakete hinweg ermöglichen. Eine Kommunikationsleitung, die mit jedem Speicherchip in den mehreren Speicherchip-Paketen verbunden ist, kann zur Erleichterung der PPM verwendet werden. Ein globaler Verwaltungs-Chip kann eine Kommunikationssequenz zwischen den mehreren Speicherchip-Paketen starten, um ein Strombudget über die mehreren Speicherchip-Pakete zu teilen, indem er ein Signal auf der Kommunikationsleitung ansteuert. Lokale Verwaltungs-Chips können das empfangene Signal mit den vom globalen Verwaltungs-Chip auf der Kommunikationsleitung angesteuerten Taktimpulsen verwenden, um die PPM durchzuführen. Für eine globale PPM kann jeder Speicherchip so strukturiert sein, dass er als globaler Verwaltungs-Chip oder als lokaler Verwaltungs-Chip ausgewählt werden kann, mit einem oder mehreren Controllern, die eine Schnittstelle zu den mehreren Speicherchip-Paketen bilden und die Leistungsbudgetgrenzen verwalten.A variety of applications may include multiple memory chip packages configured to enable peak power management (PPM) across the multiple memory chip packages. A communication line connected to each memory chip in the multiple memory chip packages can be used to facilitate PPM. A global management chip can initiate a communication sequence between the multiple memory chip packages to share a power budget across the multiple memory chip packages by driving a signal on the communication line. Local management chips can use the received signal with the clock pulses driven on the communication line by the global management chip to perform the PPM. For a global PPM, each memory chip can be structured to be selectable as a global management chip or a local management chip, with one or more controllers that interface to the multiple memory chip packages and manage the power budget limits.

Description

Gebiet der Offenbarungfield of revelation

Ausführungsformen der Offenlegung beziehen sich allgemein auf Speichervorrichtungen und den Betrieb von Speichervorrichtungen und insbesondere auf die Verwaltung von Leistungsbudgets von Speichervorrichtungen.Embodiments of the disclosure relate generally to memory devices and operation of memory devices, and more particularly to managing memory device power budgets.

Hintergrundbackground

Speichervorrichtungen werden in der Regel als interne, halbleiterbasierte, integrierte Schaltungen in Computern oder anderen elektronischen Vorrichtungen bereitgestellt. Es gibt viele verschiedene Arten von Speicher, einschließlich flüchtiger und nichtflüchtiger Speicher. Ein flüchtiger Speicher benötigt Strom, um seine Daten aufrechtzuerhalten, und beinhaltet unter anderem einen Direktzugriffsspeicher (random-access memory - RAM), einen dynamischen Direktzugriffsspeicher (dynamic random-access memory - DRAM) oder einen synchronen dynamischen Direktzugriffsspeicher (synchronous dynamic random-access memory - SDRAM). Nichtflüchtige Speicher können gespeicherte Daten beibehalten, wenn sie nicht mit Strom versorgt werden, und beinhalten unter anderem Flash-Speicher, Nur-Lese-Speicher (read-only memory - ROM), elektrisch löschbares programmierbares ROM (electrically erasable programmable ROM - EEPROM), löschbares programmierbares ROM (erasable programmable ROM - EPROM), widerstandsvariablen Speicher wie Phasenwechsel-Random-Access-Speicher (phase-change random-access memoryPCRAM), resistiven Random-Access-Speicher (resistive random-access memory - RRAM), magnetoresistiven Random-Access-Speicher (magnetoresistive random-access memory - MRAM) oder dreidimensionalen (3D) XPoint™ Speicher.Memory devices are typically provided as internal, semiconductor-based, integrated circuits in computers or other electronic devices. There are many different types of memory, including volatile and non-volatile memory. Volatile memory requires power to maintain its data and includes, but is not limited to, random-access memory (RAM), dynamic random-access memory (DRAM), or synchronous dynamic random-access memory - SDRAM). Non-volatile memory can retain stored data when no power is applied and includes, but is not limited to, flash memory, read-only memory (ROM), electrically erasable programmable ROM (EEPROM), erasable programmable ROM (EPROM), resistive variable memory such as phase-change random-access memory (PCRAM), resistive random-access memory (RRAM), magnetoresistive random-access memory Access memory (magnetoresistive random-access memory - MRAM) or three-dimensional (3D) XPoint™ memory.

Flash-Speicher werden als nichtflüchtige Speicher für eine Vielzahl von elektronischen Anwendungen eingesetzt. Flash-Speichervorrichtungen beinhalten typischerweise eine oder mehrere Gruppen von Ein-Transistor-, Floating-Gate- oder Charge-Trap-Speicherzellen, die eine hohe Speicherdichte, hohe Zuverlässigkeit und einen geringen Stromverbrauch ermöglichen. Zwei gängige Arten von Speicherarray-Architekturen beinhalten NAND- und NOR-Architekturen, die nach der logischen Form benannt sind, in der die Grundkonfiguration der Speicherzellen jeweils angeordnet ist. Die Speicherzellen des Speicherarrays sind normalerweise in einer Matrix angeordnet. In einem Beispiel sind die Gates jeder Floating-Gate-Speicherzelle in einer Zeile des Arrays mit einer Zugriffsleitung (z. B. einer Wortleitung) verbunden. In einer NOR-Architektur sind die Drains jeder Speicherzelle in einer Spalte des Arrays mit einer Datenleitung (z. B. einer Bitleitung) verbunden. In einer NAND-Architektur sind die Drains jeder Speicherzelle in einem String des Arrays in Reihe, Source zu Drain, zwischen einer Source-Leitung und einer Datenleitung miteinander verbunden.Flash memory is used as non-volatile memory for a variety of electronic applications. Flash memory devices typically include one or more groups of single-transistor, floating gate, or charge-trap memory cells that enable high storage density, high reliability, and low power consumption. Two common types of memory array architectures include NAND and NOR architectures, named for the logical form in which the basic configuration of each memory cell is arranged. The memory cells of the memory array are usually arranged in a matrix. In one example, each floating gate memory cell in a row of the array has its gates connected to an access line (e.g., a word line). In a NOR architecture, the drains of each memory cell in a column of the array are connected to a data line (e.g., a bit line). In a NAND architecture, the drains of each memory cell in a string of the array are connected in series, source to drain, between a source line and a data line.

In einigen NAND-Speicherchips ist eine Spitzenleistungsverwaltungs (peak power management - PPM)-Logik implementiert, um den Spitzenstromverbrauch im Speicherchip zu kontrollieren. Bestehende PPM-Designs konzentrieren sich auf Speicherarray-Vorgänge, wie z. B. Löschen, Programm-Array, Lese-Array oder unabhängiges Lesen von Wortzeilen (independent wordline - iWL). Die PPM-Logik kann mit mehreren Speicherchips in einem Speicherchip-Paket implementiert werden. Bei einem Solid State Drive (SSD) können jedoch mehrere Speicherchips in einem Speichersystem des SSD vorhanden sein, um ein SSD-Design mit hoher Dichte zu erreichen. Bei den mehreren Speicherbausteinen kann es sich um mehrere NAND-Speicherbausteine handeln. Konventionelle PPM-Entwürfe für NAND-Speicherchips zielen auf die Kommunikation zwischen den NAND-Speicherchips im selben Paket für PPM-Vorgänge ab. Speichersysteme, die mehrere NAND-Speicherchips aufweisen, sind möglicherweise nicht in der Lage, die Überschreitung eines Spitzenleistungsbudgets oder eines Spannungsabfalls in einem Stromversorgungsnetz (power delivery network - PDN) zu vermeiden, wenn mehrere Speicherchips gleichzeitig ihre größten Spitzenwerte erreichen.Peak power management (PPM) logic is implemented in some NAND memory chips to control the peak power consumption in the memory chip. Existing PPM designs focus on storage array operations such as B. Delete, program array, read array or independent word line (iWL) reading. The PPM logic can be implemented with multiple memory chips in a memory chip package. However, with a solid state drive (SSD), multiple memory chips can be present in a storage system of the SSD to achieve a high-density SSD design. The multiple memory devices can be multiple NAND memory devices. Conventional PPM designs for NAND memory chips target communication between the NAND memory chips in the same package for PPM operations. Memory systems that include multiple NAND memory chips may not be able to avoid exceeding a peak power budget or voltage sag in a power delivery network (PDN) when multiple memory chips are simultaneously peaking.

In einigen konventionellen SSD-Designs wird eine Anzahl von NAND-Speicherchips in einer PPM-Gruppe konfiguriert. Zum Beispiel kann ein Paket mit sechzehn Speicherchips (sixteen die package - 16 DP) als Vier-Kanal-Paket mit vier Speicherchips pro Kanal angeordnet werden. Bei dieser Anordnung können die vier NAND-Speicherchips jedes Kanals eine PPM-Gruppe für Vorgänge im Speicherchip-Paket ausformen. Bei einem herkömmlichen PPM, das für vier Dies in einem Kanal in einem Paket arbeitet, kann es in Bezug auf das Leistungsbudget zu Kollisionen mit vier Speicherchips in einem Kanal aus einem anderen Speicherchip-Paket im Speichersystem kommen. Die Spitzenleistung ist nicht über mehrere Pakete gestaffelt, so dass die Wahrscheinlichkeit besteht, dass sich die Spitzenleistung von zwei oder mehr Speicherchip-Paketen überschneidet und das gesamte Leistungsbudget für das Speichersystem überschreitet. Dies verringert die PPM-Effizienz des Speichersystems. Darüber hinaus wird bei der Abstimmung der PPM-Leistung mit der NAND-PPM-Firmware der ungünstigste Fall berücksichtigt, der im Speichersystem auftritt, auch wenn die Wahrscheinlichkeit eines solchen Auftretens sehr gering ist. Verbesserungen der PPM-Fähigkeit über mehrere Speicherchip-Pakete hinweg können helfen, Effizienz bereitzustellen, um die Spitzenleistung oder den PDN-Spannungsabfall zu kontrollieren.In some conventional SSD designs, a number of NAND memory chips are configured in a PPM group. For example, a sixteen die package (16 DP) can be arranged as a four channel package with four memory chips per channel. With this arrangement, the four NAND memory chips of each channel can form a PPM group for operations in the memory chip package. With a conventional PPM working for four dies in one channel in one package, in terms of power budget, there may be collisions with four memory chips in one channel from another memory chip package in the memory system. The peak power is not staggered across multiple packages, so there is a chance that the peak power of two or more memory chip packages will overlap and exceed the total power budget for the memory system. This reduces the PPM efficiency of the storage system. In addition, matching PPM performance with NAND PPM firmware takes into account the worst case that occurs in the memory system, although the probability of such a occurrence is very small. PPM capability improvements across multiple memory chip packages help provide efficiency to control peak power or PDN voltage drop.

Figurenlistecharacter list

Die Zeichnungen, die nicht notwendigerweise maßstabsgetreu sind, veranschaulichen allgemein, beispielhaft, aber nicht einschränkend, verschiedene Ausführungsformen, die im vorliegenden Dokument behandelt werden.

  • 1 zeigt ein Beispielsystem mit mehreren Speicherchip-Paketen, die in Bezug auf eine integrierte Schaltung zur Verwaltung der Systemleistung angeordnet sind, die den Speicherchip-Paketen über eine Systemleiterplatte eine Spannungsversorgung bereitstellt, gemäß verschiedener Ausführungsformen.
  • 2 zeigt ein Beispiel für eine Speichervorrichtung, die gemäß verschiedener Ausführungsformen über eine Schnittstelle mit einer Vorrichtung zur Verarbeitung verbunden ist.
  • 3 zeigt eine beispielhafte Anordnung von mehreren Speicherchip-Paketen, die gemäß verschiedener Ausführungsformen über Paketkontakte der mehreren Speicherchip-Pakete mit Kommunikationsleitungen verbunden sind.
  • 4 zeigt eine beispielhafte Anordnung von mehreren Speicherchip-Paketen, die gemäß verschiedener Ausführungsformen über Paketkontakte der mehreren Speicherchip-Pakete mit einer Kommunikationsleitung verbunden sind.
  • 5 zeigt ein Beispiel für einen Block zur Verwaltung der Spitzenleistung, der zwei Controller aufweist, um die Leistungsverwaltung über mehrere Speicherchip-Pakete hinweg gemäß verschiedener Ausführungsformen durchzuführen.
  • 6 zeigt ein Beispiel für Rückkopplungsknoten, die gemäß verschiedener Ausführungsformen zur Rückkopplung eines Signals von Speichervorrichtungen entlang einer Rückkopplungsverbindung an eine Verarbeitungsvorrichtung verwendet werden.
  • 7 zeigt ein Beispielsignal auf einer Kommunikationsleitung zwischen mehreren Speicherchip-Paketen für die Spitzenleistungsverwaltung über die mehreren Speicherchip-Pakete hinweg gemäß verschiedener Ausführungsformen.
  • 8 ist ein Flussdiagramm von Merkmalen eines beispielhaften Verfahrens zur Durchführung von Spitzenleistungsverwaltung über mehrere Speicherchip-Pakete hinweg, gemäß verschiedener Ausführungsformen.
  • 9 zeigt ein Blockdiagramm ein Beispielgerät, das gemäß verschiedener Ausführungsformen mehrere Speicherchip-Pakete mit einer Leistungsverwaltung über die mehreren Speicherchip-Pakete hinweg aufweist.
The drawings, which are not necessarily to scale, generally illustrate, by way of example but not limitation, various embodiments covered in the present document.
  • 1 12 shows an example system having multiple memory die packages arranged with respect to a system power management integrated circuit that provides power to the memory die packages via a system circuit board, according to various embodiments.
  • 2 FIG. 12 shows an example of a storage device interfaced with a device for processing, according to various embodiments.
  • 3 12 shows an example arrangement of multiple memory chip packages connected to communication lines via package contacts of the multiple memory chip packages, according to various embodiments.
  • 4 12 shows an exemplary arrangement of multiple memory chip packages connected to a communication line via package contacts of the multiple memory chip packages, according to various embodiments.
  • 5 12 shows an example of a peak power management block having two controllers to perform power management across multiple memory chip packages according to various embodiments.
  • 6 12 shows an example of feedback nodes used to feed back a signal from storage devices along a feedback link to a processing device, according to various embodiments.
  • 7 12 shows an example signal on a communication line between multiple memory chip packages for peak power management across the multiple memory chip packages according to various embodiments.
  • 8th FIG. 12 is a flowchart of features of an example method for performing peak power management across multiple memory chip packages, according to various embodiments.
  • 9 12 is a block diagram of an example device having multiple memory chip packages with power management across the multiple memory chip packages, according to various embodiments.

Ausführliche BeschreibungDetailed description

Die folgende detaillierte Beschreibung bezieht sich auf die beigefügten Zeichnungen, die zur Veranschaulichung verschiedene Ausführungsformen zeigen, die realisiert werden können. Diese Ausführungsformen sind ausreichend detailliert beschrieben, um es dem Fachmann zu ermöglichen, diese und andere Ausführungsformen zu realisieren. Es können auch andere Ausführungsformen verwendet werden, und es können strukturelle, logische, mechanische und elektrische Änderungen an diesen Ausführungsformen vorgenommen werden. Die verschiedenen Ausführungsformen schließen sich nicht notwendigerweise gegenseitig aus, da einige Ausführungsformen mit einer oder mehreren anderen Ausführungsformen kombiniert werden können, um neue Ausführungsformen zu bilden. Die folgende detaillierte Beschreibung ist daher nicht als einschränkend zu verstehen.The following detailed description refers to the accompanying drawings that show by way of illustration various embodiments that can be implemented. These embodiments are described in sufficient detail to enable those skilled in the art to practice these and other embodiments. Other embodiments may also be used and structural, logical, mechanical, and electrical changes may be made to these embodiments. The various embodiments are not necessarily mutually exclusive, as some embodiments can be combined with one or more other embodiments to form new embodiments. The following detailed description is, therefore, not to be taken in a limiting sense.

Sowohl auf Halbleiter-Speicherarrays der NOR- als auch der NAND-Flash-Architektur von Speichervorrichtungen wird über Decoder zugegriffen, die bestimmte Speicherzellen aktivieren, indem sie eine Zugriffsleitung (WL) auswählen, die mit Gates bestimmter Speicherzellen verbunden ist. In einem Halbleiterarray der NOR-Architektur legen die ausgewählten Speicherzellen, sobald sie aktiviert sind, ihre Datenwerte auf die Datenleitungen, wodurch je nach dem Zustand, in dem eine bestimmte Zelle programmiert ist, unterschiedliche Ströme fließen. In einem Halbleiter-Speicherarray der NAND-Architektur wird eine relativ hohe Vorspannung an eine drain-seitige Select-Gate-Leitung (SGD) angelegt. Zugriffsleitungen, die mit den Gates der nicht ausgewählten Speicherzellen jeder Gruppe verbunden sind, werden mit einer bestimmten Durchlassspannung (z. B. Vpass) angesteuert, um die nicht ausgewählten Speicherzellen jeder Gruppe als Durchlasstransistoren zu betreiben (z. B. um Strom in einer Weise durchzulassen, die nicht durch ihre gespeicherten Datenwerte eingeschränkt ist). Der Strom fließt dann in der Leitung zwischen der Source-Leitung und der Datenleitung durch jede seriengekoppelte Gruppe, wobei er nur durch die ausgewählten Speicherzellen jeder Gruppe eingeschränkt wird, wobei e kodierte Strom-Datenwerte ausgewählter Speicherzellen auf die Datenleitungen gelegt werden.Both NOR and NAND flash architecture semiconductor memory arrays of memory devices are accessed via decoders that activate particular memory cells by selecting an access line (WL) connected to gates of particular memory cells. In a NOR architecture semiconductor array, the selected memory cells, once activated, place their data values on the data lines, causing different currents to flow depending on the state in which a particular cell is programmed. In a NAND architecture semiconductor memory array, a relatively high bias voltage is applied to a drain-side select gate (SGD) line. Access lines connected to the gates of the unselected memory cells of each group are driven with a specific pass voltage (e.g. Vpass) in order to operate the unselected memory cells of each group as pass transistors (e.g. to pass current in a way pass that is not restricted by its stored data values). The current then flows in the line between the source line and the data line through each series-coupled group, restricted only by the selected memory cells of each group, placing e encoded current data values of selected memory cells on the data lines.

Jede Flash-Speicherzelle in einem Halbleiter-Speicherarray der NOR- oder NAND-Architektur kann einzeln oder gemeinsam auf einen oder mehrere programmierte Zustände programmiert werden. Zum Beispiel kann eine Zelle mit einer Stufe (single-level cell - SLC) einen von zwei programmierten Zuständen (z. B. 1 oder 0) repräsentieren, die ein Bit an Daten darstellen. Flash-Speicherzellen können auch mehr als zwei programmierte Zustände repräsentieren, was die Herstellung von Speichern mit höherer Dichte ermöglicht, ohne die Anzahl der Speicherzellen zu erhöhen, da jede Zelle mehr als eine Binärziffer (z. B. mehr als ein Bit) repräsentieren kann. Solche Zellen können als Multi-State-Speicherzellen, Multi-Digit-Zellen oder Multi-Level-Zellen (multi-level cells - MLCs) bezeichnet werden. In bestimmten Beispielen wird MLC als eine Speicherzelle bezeichnet, die zwei Datenbits pro Zelle speichern kann (z. B. einen von vier programmierten Zuständen). Der Begriff MLC wird hier im weiteren Sinne für alle Speicherzellen verwendet, die mehr als ein Datenbit pro Zelle speichern können (d. h. die mehr als zwei programmierte Zustände darstellen können). Eine Speicherzelle, die zwei Datenbits pro Zelle (z. B. einen von vier programmierten Zuständen) speichern kann, wird in diesem Zusammenhang als Zelle der Stufe zwei (duo-level cell - DLC) bezeichnet. Eine Zelle mit dreifacher Stufe (triple-level cell - TLC) kann sich auf eine Speicherzelle beziehen, die drei Datenbits pro Zelle speichern kann (z. B. einen von acht programmierten Zuständen). Eine Quad-Level-Zelle (quad-level cell - QLC) kann vier Datenbits pro Zelle speichern, und eine Penta-Level-Zelle (penta-level cell - PLC) kann 5 Datenbits pro Zelle speichern.Each flash memory cell in a semiconductor memory array of NOR or NAND architecture can individually or collectively on one or more programmed states can be programmed. For example, a single-level cell (SLC) may represent one of two programmed states (e.g., 1 or 0) representing one bit of data. Flash memory cells can also represent more than two programmed states, allowing higher density memories to be fabricated without increasing the number of memory cells since each cell can represent more than one binary digit (e.g., more than one bit). Such cells may be referred to as multi-state memory cells, multi-digit cells, or multi-level cells (MLCs). In certain examples, MLC is referred to as a memory cell that can store two bits of data per cell (e.g., one of four programmed states). The term MLC is used herein in a broader sense for all memory cells that can store more than one bit of data per cell (ie, that can represent more than two programmed states). A memory cell that can store two bits of data per cell (e.g., one of four programmed states) is referred to in this context as a duo-level cell (DLC). A triple-level cell (TLC) cell may refer to a memory cell that can store three bits of data per cell (e.g., one of eight programmed states). A quad-level cell (QLC) can store four bits of data per cell and a penta-level cell (PLC) can store 5 bits of data per cell.

In einer herkömmlichen NAND-Speichervorrichtung wird eine PPM-Funktion der Speichervorrichtung implementiert, um Leistungsspitzenbeschränkungen oder PDN-Spannungsabfallprobleme mehrerer Speicherchips in einem einzigen Speicherchip-Paket zu mildern, wenn die mehreren Speicherchips bei Vorgänge wie z. B. Lesen, Programmieren und Löschen gleichzeitig Stromspitzen ziehen. Ein Speicherchip-Paket ist ein Paket mit einem oder mehreren Speicherchips, wobei der eine oder die mehreren Speicherchips über Kontakte des Speicherchip-Pakets, die eine Positionierung auf einer Außenfläche des Speicherchip-Pakets beinhalten, mit Host-Vorrichtungen, wie z.B. Verarbeitungsvorrichtungen oder anderen elektronischen Komponenten außerhalb des Speicherchip-Pakets, kommunizieren. Jeder Speicherchip kann Pads für die Stromversorgung, die Masse, den Eingabe/Ausgabe (E/A)-Bus, Befehle, Adressen und andere Signale zum Betrieb des Speicherchips beinhalten. Diese Pads des Speicherchips können mit einem Substrat verdrahtet werden, das praktisch eine kleine Leiterplatte innerhalb des Speicherchip-Pakets ist, die dann die Signale zu einem bestimmten Paketkontakt auf dem Speicherchip-Paket leitet, um den Speicherchip auf einer Leiterplatte (printed circutit board - PCB) zu befestigen. Die Paketkontakte, bei denen es sich um nach außen gerichtete Kontakte handelt, können als Ball Grid Array (BGA) oder eine andere Art von elektrisch leitenden Stiften implementiert werden, die dazu dienen, Signalpfade zu und von integrierten Schaltungen, wie z. B. Speicherchips, innerhalb des Gehäuses bereitzustellen, in dem diese nach außen gerichteten Kontakte eingebettet sind.In a conventional NAND memory device, a PPM function of the memory device is implemented to mitigate power spike limitations or PDN voltage drop problems of multiple memory chips in a single memory chip package when the multiple memory chips are used in operations such as e.g. B. reading, programming and erasing draw current peaks at the same time. A memory chip package is a package having one or more memory chips, the one or more memory chips being connected to host devices, such as processing devices or other electronic Components outside of the memory chip package communicate. Each memory chip may include pads for power, ground, the input/output (I/O) bus, commands, addresses, and other signals to operate the memory chip. These pads of the memory chip can be wired to a substrate, which is effectively a small circuit board inside the memory chip package, which then routes the signals to a specific package contact on the memory chip package to mount the memory chip on a printed circuit board (PCB). ) to fix. The package contacts, which are outward-facing contacts, can be implemented as a Ball Grid Array (BGA) or other type of electrically conductive pins used to provide signal paths to and from integrated circuits such as ICs. B. memory chips, within the housing in which these outwardly facing contacts are embedded.

In einem NAND-Speicherchip-Paket kann das PPM eines Speicherchips über interne Takt-(internal clock - ICLK) und Kommunikationsleitungen (HC) innerhalb des Speicherchip-Pakets zwischen Speicherchips desselben Speicherchip-Pakets kommunizieren. Die PPM-Logikverwaltung eines Speicherchips kann automatisch den Spitzenstromverbrauch des Speicherchips reduzieren oder einen Teil des Algorithmus einer Operation verzögern, um den Spitzenstromverbrauch durch gleichzeitige Vorgänge von mehreren Chips des Speicherchip-Pakets zu staffeln. Die PPM-Logikverwaltung kann als Manager für prädiktive Spitzenleistungsverwaltung (predictive peak power management - P-PPM) implementiert werden.In a NAND memory chip package, the PPM of a memory chip can communicate between memory chips of the same memory chip package via internal clock (ICLK) and communication lines (HC) within the memory chip package. A memory chip's PPM logic management may automatically reduce the memory chip's peak power consumption or delay part of an operation's algorithm to stagger the peak power consumption by simultaneous operations of multiple chips of the memory chip package. PPM logic management can be implemented as a predictive peak power management (P-PPM) manager.

Digitales P-PPM ist ein Mechanismus, der dazu dient, den Spitzenstromverbrauch durch den Controller/die Firmware/Logik zu verfolgen und die Effizienz des Controllers/der Firmware/Logik in den Vordergrund zu stellen. Predictive PPM (P-PPM) kann in einem physikalischen Speicherchip-Paket implementiert werden, das mehrere Speicherchips aufweist. Das physische Speicherchip-Paket kann zwei Kommunikationsleitungen innerhalb des Pakets beinhalten. In einem NAND-Speicherchip-Paket können die beiden Kommunikationsleitungen als ICLK- und HC-Pfade strukturiert werden, die eine Token-Ring-Kommunikation auf allen Speicherchips des Speicherchip-Pakets nutzen. Diese Token-Ring-Kommunikation kann verwendet werden, um eine Stromgrenze für das Speicherchip-Paket festzulegen, so dass die Spitzenströme in den Speicherchips im Speicherchip-Paket zu keinem Zeitpunkt die Stromgrenze überschreiten können. Der P-PPM eines Speicherchips im Speicherchip-Paket teilt jedem der anderen Speicherchips, wenn er das Token zur Kommunikation aufweist, mit, wie viel Strom er gerade in seinem Algorithmus verbraucht. Diese Kommunikation zwischen den Speicherchips des Speicherchip-Pakets ermöglicht es einem Speicherchip, auf andere Speicherchips des Speicherchip-Pakets, die an ihrem maximalen Limit arbeiten, zu reagieren, indem er Vorgänge, die zusätzlichen Strom verbrauchen, unterbricht und wartet, bis dieses Strombudget verfügbar ist. Wenn die Kommunikation aller anderen Speicherchips anzeigt, dass das Strombudget verfügbar ist, kann der angehaltene Speicherchip mit seinem Algorithmus fortfahren und Vorgänge durchführen, die zusätzlichen Strom verbrauchen. Der P-PPM arbeitet mit einer Token-Ring-Kommunikation, um das Speicherchip-Paket unter seinem Spitzenstrombudget zu halten. Dadurch können alle Speicherchips des Speicherchip-Pakets mit einem Mechanismus betrieben werden, der bestimmt, ob es zu einer Überschneidung des Spitzenstroms kommt, und als Reaktion auf diese Bestimmung diesen Teil der Vorgänge verzögert, damit das Spitzenstrombudget für das Speicherchip-Paket nicht überschritten wird. Die Effizienz der vollständigen Ausnutzung der maximalen Anzahl von Speicherchips im Betrieb des Speicherchip-Pakets überwiegt die Verzögerung einer zeitlichen Programmierung eines Speicherchips des Speicherchip-Pakets.Digital P-PPM is a mechanism designed to track peak power consumption by the controller/firmware/logic and prioritize controller/firmware/logic efficiency. Predictive PPM (P-PPM) can be implemented in a physical memory chip package that has multiple memory chips. The physical memory chip package may include two communication lines within the package. In a NAND memory chip package, the two communication lines can be structured as ICLK and HC paths using token-ring communication on all memory chips in the memory chip package. This token-ring communication can be used to set a current limit for the memory chip package so that the peak currents in the memory chips in the memory chip package can never exceed the current limit. The P-PPM of a memory chip in the memory chip package, if it has the token to communicate, tells each of the other memory chips how much power it is currently using in its algorithm. This communication between the memory chips in the memory chip package allows a memory chip to react to other memory chips in the memory chip package operating at their maximum limit by pausing operations that consume additional power and waiting until that power budget is available . If communication from all other memory chips indicates that the power budget is available, the paused memory chip can continue with its algorithm and perform operations that consume additional power. The P-PPM works with a token Ring communication to keep the memory chip package under its peak power budget. This allows all of the memory chips in the memory chip package to operate with a mechanism that determines whether a peak current crossover is occurring and, in response to that determination, delays that portion of operations so as not to exceed the peak power budget for the memory chip package. The efficiency of fully utilizing the maximum number of memory chips in the operation of the memory chip package outweighs the delay in a time programming of a memory chip of the memory chip package.

In verschiedenen Ausführungsformen ist ein Speicherchip-Paket mit einem oder mehreren äußeren elektrisch leitenden Paketkontakten strukturiert, die mit einer Kommunikationsleitung verbunden sind, um mit anderen ähnlich strukturierten Speicherchip-Paketen zu kommunizieren und die PPM zwischen diesen verschiedenen Speicherchip-Paketen zu beeinflussen. Ein ausgewähltes Kontaktpad eines jeden Speicherchips eines jeden Speicherchip-Pakets kann mit einem ausgewählten äußeren Paketkontakt eines jeden Speicherchip-Pakets verbunden werden, wobei jeder ausgewählte Paketkontakt mit der Kommunikationsleitung verbunden ist. Mit Speicherchip-Paketen, die auf diese Weise strukturiert sind, kann die PPM-Steuerung eines Speichersystems mit mehreren Speicherchip-Paketen die Effizienz der Spitzenleistungsnutzung des Speichersystems oder der Stromschienen-PDN-Steuerung des Speichersystems erhöhen.In various embodiments, a memory chip package is structured with one or more outer electrically conductive package contacts that are connected to a communication line to communicate with other similarly structured memory chip packages and to influence the PPM between these different memory chip packages. A selected contact pad of each memory chip of each memory chip package can be connected to a selected outer package contact of each memory chip package, each selected package contact being connected to the communication line. With memory chip packages structured in this manner, PPM control of a memory system having multiple memory chip packages can increase the efficiency of the memory system's peak power usage or power rail PDN control of the memory system.

Zum Beispiel können die HC- und ICLK-Leitungen innerhalb eines NAND-Speicherchip-Pakets an Paketkugeln des NAND-Speicherchip-Pakets gebondet werden, die Teile auf einer äußeren Oberfläche des NAND-Speicherchip-Pakets beinhalten, um eine elektrische Verbindung mit Vorrichtungen außerhalb des NAND-Speicherchip-Pakets herzustellen. Die interne Verbindung zu den HC- und ICLK-Pads kann über ein Substrat innerhalb des NAND-Speicherchip-Pakets erfolgen, wobei das Substrat dazu dient, einen oder mehrere Speicherchips zu montieren und elektrische Pfade für den Betrieb dieser Speicherchips bereitzustellen. Mit NAND-Speicherchip-Paketen, die auf diese Weise strukturiert sind, kann die NAND-PPM-Steuerung eines Speichersystems mit mehreren Speicherchip-Paketen die Effizienz des Spitzenstromverbrauchs des Speichersystems oder der Stromschienen-PDN-Steuerung des Speichersystems erhöhen. Eine solche Ausweitung einer PPM-Funktion eines Speicherchips auf mehrere Speicherchip-Pakete von einem oder mehreren Speicherchips zur Verbesserung der Effizienz kann in Bezug auf Pakete für andere Arten von Speicherchips umgesetzt werden.For example, the HC and ICLK lines within a NAND memory chip package can be bonded to packet balls of the NAND memory chip package that include portions on an outer surface of the NAND memory chip package to provide electrical connection to devices outside of the to manufacture NAND memory chip packages. The internal connection to the HC and ICLK pads can be made via a substrate within the NAND memory chip package, where the substrate serves to mount one or more memory chips and to provide electrical paths for the operation of those memory chips. With NAND memory chip packages structured in this manner, NAND PPM control of a memory system having multiple memory chip packages can increase the efficiency of the memory system's peak power consumption or power rail PDN control of the memory system. Such an extension of a PPM function of a memory chip to multiple memory chip packages of one or more memory chips to improve efficiency can be implemented with respect to packages for other types of memory chips.

In verschiedenen Ausführungsformen kann ein globales PPM oder globales P-PPM implementiert werden, um PPM-Funktionen für mehrere Speicherchip-Pakete bereitzustellen, die für den Betrieb in Speicherchip-Paketen strukturiert sind, und um eine globale PPM-Kommunikation bereitzustellen. Die Speicherchip-Pakete können NAND-Speicherchip-Pakete sein, wobei jedes Speicherchip-Paket einen oder mehrere NAND-Speicherchips aufweist. In jedem solchen NAND-Speicherchip-Paket können die ICLK- und HC-Pads aller NAND-Speicherchips miteinander verbunden und mit zwei Paketkontakten, wie z. B. Gehäusebällen, verbunden werden, um Signale zu und von anderen NAND-Speicherchip-Paketen bereitzustellen. In einer Leiterplatte (PCB) eines Systems, wie z. B. eines Speichersystems, können ein ICLK-Signalpfad und ein HC-Signalpfad über einen Zielsatz von Speicherchip-Paketen verbunden werden. Innerhalb jedes NAND-Speicherchip-Pakets können die ICLK- und HC-Ausgangspuffer der NAND-Speicherchips so abgestimmt werden, dass die Ausgangspuffer in der Lage sind, Signale durch die Speicherchip-Pakete zu leiten. Bei der Abstimmung können die Belastung der Systemplatine und andere Paketbelastungen berücksichtigt werden.In various embodiments, a global PPM or global P-PPM may be implemented to provide PPM functions for multiple memory chip packages structured to operate in memory chip packages and to provide global PPM communication. The memory chip packages may be NAND memory chip packages, each memory chip package having one or more NAND memory chips. In each such NAND memory chip package, the ICLK and HC pads of all NAND memory chips can be connected together and connected to two package contacts, such as e.g. B. package balls, to provide signals to and from other NAND memory chip packages. In a printed circuit board (PCB) of a system such as B. a memory system, an ICLK signal path and an HC signal path can be connected via a target set of memory chip packages. Within each NAND memory chip package, the ICLK and HC output buffers of the NAND memory chips can be tuned such that the output buffers are able to pass signals through the memory chip packages. The tuning can take into account system board loading and other package loading.

Die Speicherchip-Pakete können so implementiert werden, dass ein Speicherchip eines der Speicherchip-Pakete als globaler Verwaltungs-Chip (global management die - GMD) für die Speicherchips des Satzes von mehreren Speicherchip-Paketen bezeichnet wird. Der GMD ist der Verwaltungs-Chip für die mehreren Speicherchip-Pakete. Jedes Speicherchip-Paket kann einen Speicherchip beinhalten, der als lokaler Verwaltungs-Chip (local management die - LMD) für die Speicherchips des jeweiligen Speicherchip-Pakets bezeichnet wird. Bei dem Speicherchip-Paket, das den GMD enthält, kann der GMD auch der LMD für das Speicherchip-Paket sein. Alternativ kann das Speicherchip-Paket, das den GMD enthält, einen anderen Speicherchip des Speicherchip-Pakets aufweisen, der als LMD für das Speicherchip-Paket festgelegt ist. Eine Verarbeitungsvorrichtung eines Systems, das die Mehrfach-Chip-Pakete verwendet, kann einen Speicherchip in einem Speicherchip-Paket der Mehrfach-Chip-Pakete als GMD mit GMD-Konfigurationen einstellen und die anderen Speicherchips in dem ausgewählten Speicherchip-Paket als Nicht-Verwaltungs-Chips mit Nicht-Verwaltungs-Chip-Konfigurationen einstellen. Die Vorrichtung kann einen Speicherchip in jedem der anderen Speicherchip-Pakete der mehreren Chip-Pakete als LMD mit LMD-Konfigurationen einstellen und kann die anderen Speicherchips in den Speicherchip-Paketen als Nicht-Verwaltungs-Chips mit Nicht-Verwaltungs-Chip-Konfigurationen einstellen. Die Einstellung von Speicherchips als Nicht-Verwaltung-Speicherchips in jedem Speicherchip-Paket kann automatisch mit der Auswahl eines Speicherchips als GMD oder LMD in dem jeweiligen Speicherchip-Paket erfolgen. Eine solche automatische Einstellung kann innerhalb des Nicht-Verwaltungs-Speicherchips vorgenommen werden. Ein Nicht-Verwaltungs-Speicherchip ist ein Folgechip in einem Speicherchip-Paket in Bezug auf den GMD oder LMD in dem Speicherchip-Paket. Die GMD-, LMD- und Nicht-Verwaltungs-Speicherchips können mit einer Reihe von Merkmalen für die PPM-Fähigkeit in dem Speichersystem implementiert werden, in dem mehrere Speicherchip-Pakete mit diesen Speicherchips eingesetzt werden. Die Systemkomponenten können angepasst werden, um die Kompatibilität zwischen verschiedenen Speicherchip-Paketen und Speicherchip-Produkten bereitzustellen. Zum Beispiel kann in einem NAND-Speichersystem ein externer schwacher Pull-up in einer Leiterplatte eines Speichersystems zu einem HC-Signalbus in der Leiterplatte hinzugefügt werden, um die Pull-up-Fähigkeit der NAND-Speicherchips des NAND-Speichersystems zu gewährleisten.The memory chip packages may be implemented such that a memory chip of one of the memory chip packages is designated as a global management die (GMD) for the memory chips of the set of multiple memory chip packages. The GMD is the management chip for the multiple memory chip packages. Each memory chip package may include a memory chip referred to as a local management die (LMD) for the memory chips of the respective memory chip package. For the memory chip package that includes the GMD, the GMD can also be the LMD for the memory chip package. Alternatively, the memory chip package that includes the GMD may have another memory chip of the memory chip package that is set as the LMD for the memory chip package. A processing device of a system using the multi-chip packages can set a memory chip in a memory chip package of the multi-chip packages as GMD with GMD configurations and the other memory chips in the selected memory chip package as non-management Set chips with non-management chip configurations. The device can set a memory chip in each of the other memory chip packages of the multiple chip packages as LMD with LMD configurations and can set the other memory chips in the memory chip packages as non-management chips with non-management chip configurations. The setting of memory chips as non-management memory chips in each memory chip package can be done automatically with the selection of one Memory chips take place as GMD or LMD in the respective memory chip package. Such automatic adjustment can be made within the non-management memory chip. A non-management memory chip is a subsequent chip in a memory chip package with respect to the GMD or LMD in the memory chip package. The GMD, LMD, and non-management memory chips can be implemented with a variety of features for PPM capability in the memory system using multiple memory chip packages with these memory chips. The system components can be customized to provide compatibility between different memory chip packages and memory chip products. For example, in a NAND memory system, an external weak pull-up in a memory system circuit board can be added to an HC signal bus in the circuit board to ensure the pull-up capability of the NAND memory chips of the NAND memory system.

Speicherchips und Speicherchip-Pakete, die für die PPM-Kommunikation strukturiert sind, können die Spitzenleistungsverwaltung auf mehrere Speicherchip-Pakete ausweiten, um den gleichzeitigen Betrieb von Speicherchips aus verschiedenen Speicherchip-Paketen zu unterstützen. Solche Architekturen für Speicherchips und Speicherchip-Pakete können die Effizienz der Steuerung der Spitzenleistung oder des PDN-Spannungsabfalls eines Systems verbessern, indem sie Kollisionen von hohen Spitzenstromereignissen von Chips verschiedener Speicherchip-Pakete verhindern. Bei Anpassungen von Betriebsanweisungen, wie z. B. Firmware, in Bezug auf Speicherchip-Programmier- oder -Löschoperationen, können Anpassungen für den Worst-Case-Betrieb aufgrund solcher Kollisionen vermieden werden.Memory chips and memory chip packages structured for PPM communication can extend peak power management to multiple memory chip packages to support concurrent operation of memory chips from different memory chip packages. Such architectures for memory chips and memory chip packages can improve the efficiency of controlling the peak power or PDN voltage drop of a system by preventing collisions of high peak current events from chips of different memory chip packages. In the case of adjustments to operating instructions, such as e.g. firmware, related to memory chip programming or erasing operations, adjustments for worst case operation due to such collisions can be avoided.

1 zeigt eine Ausführungsform eines Beispielsystems 100 mit mehreren Speicherchip-Paketen 103-1, 103-2 und 103-3, die in Bezug auf einen integrierten Schaltkreis für die Spannungsversorgung (power management integrated circuit - PMIC) 101 angeordnet sind, der die Spannungsversorgung Vcc für die Speicherchip-Pakete 103-1, 103-2 und 103-3 über eine Systemplatine 102 bereitstellt. Obwohl drei Speicherchip-Pakete gezeigt werden, kann es zwei oder mehr Speicherchip-Pakete geben. Der System-PMIC 101 kann einen Low-Drop-Out-Spannungsregler (low drop-out - LDO) und einen Bulk-Konverter enthalten, um Vcc bereitzustellen. Ein LDO-Regler kann bei kleinen Unterschieden zwischen der Versorgungsspannung und der Lastspannung helfen, die Regelung aufrechtzuerhalten. Die Systemplatine 102 kann Bulk- und Entkupplungskondensatoren enthalten. 1 1 shows an embodiment of an example system 100 having a plurality of memory chip packages 103-1, 103-2, and 103-3 arranged with respect to a power management integrated circuit (PMIC) 101 that provides the power supply Vcc for the memory chip packages 103-1, 103-2 and 103-3 via a system board 102 provides. Although three memory chip packages are shown, there may be two or more memory chip packages. The system PMIC 101 may include a low drop-out (LDO) voltage regulator and a bulk converter to provide Vcc. An LDO regulator can help maintain regulation over small differences between the supply voltage and the load voltage. The system board 102 may include bulk and decoupling capacitors.

Das Speicherchip-Paket 103-1 beinhaltet die Speicherchips 105-1-1,105-1-2,105-1-3,105-1-4, 105-1-5, 105-1-6, 105-1-7 und 105-1-8, die sich auf einem Substrat 104-1 befinden, das als interne Leiterplatte im Speicherchip-Paket 103-1 dienen kann. Obwohl acht Speicherchips abgebildet sind, kann ein Speicherchip-Paket mehr oder weniger als acht Speicherchips beinhalten. Die Speicherchips 105-1-1, 105-1-2, 105-1-3, 105-1-4, 105-1-5, 105-1-6, 105-1-7 und 105-1-8 können als zwei Stufen oder Sätze von Speicherchips angeordnet sein. Ein erster Satz kann die Speicherchips 105-1-1, 105-1-2, 105-1-3 und 105-1-4 beinhalten, die über Drahtbondverbindungen, wie z.B. eine Drahtbondverbindung 114-1-1, mit dem Substrat 104-1 verbunden sind, wobei das Substrat 104-1 die elektrische Leitfähigkeit für die System-PCB 102 bereitstellt. Drahtbondverbindungen wie die Drahtbondverbindung 114-1-1 können einen Kanal für den Betrieb der Speicherchips 105-1-1, 105-1-2, 105-1-3 und 105-1-4 bereitstellen. Ein zweiter Satz kann Speicherchips 105-1-5, 105-1-6, 105-1-7 und 105-1-8 beinhalten, die mit dem Substrat 104-1 durch Drahtbondverbindungen wie die Drahtbondverbindung 114-1-2 verbunden sind, wobei das Substrat 104-1 die elektrische Leitfähigkeit zur System-PCB 102 bereitstellt. Drahtbondverbindungen wie die Drahtbondverbindung 114-1-2 können einen weiteren Kanal für den Betrieb der Speicherchips 105-1-5, 105-1-6, 105-1-7 und 105-1-8 bereitstellen.The memory chip package 103-1 includes the memory chips 105-1-1, 105-1-2, 105-1-3, 105-1-4, 105-1-5, 105-1-6, 105-1-7 and 105-1- 8 located on a substrate 104-1 which can serve as an internal circuit board in the memory chip package 103-1. Although eight memory chips are shown, a memory chip package may contain more or less than eight memory chips. Memory chips 105-1-1, 105-1-2, 105-1-3, 105-1-4, 105-1-5, 105-1-6, 105-1-7 and 105-1-8 can be arranged as two tiers or sets of memory chips. A first set may include memory chips 105-1-1, 105-1-2, 105-1-3, and 105-1-4 connected to substrate 104-104 via wirebonds, such as wirebond 114-1-1. 1 are connected, with substrate 104 - 1 providing electrical conductivity for system PCB 102 . Wire bonds such as wire bond 114-1-1 may provide a channel for operation of memory chips 105-1-1, 105-1-2, 105-1-3 and 105-1-4. A second set may include memory chips 105-1-5, 105-1-6, 105-1-7, and 105-1-8 connected to substrate 104-1 by wirebonds such as wirebond 114-1-2. the substrate 104 - 1 providing electrical conductivity to the system PCB 102 . Wire bonds such as wire bond 114-1-2 may provide another channel for the operation of memory chips 105-1-5, 105-1-6, 105-1-7 and 105-1-8.

Vcc kann den Speicherchips 105-1-1, 105-1-2, 105-1-3, 105-1-4, 105-1-5, 105-1-6, 105-1-7 und 105-1-8 zugeführt werden. Der Strom für Cache-Vorgänge und Speicheroperationen auf jedem der Speicherchips 105-1-1, 105-1-2, 105-1-3, 105-1-4, 105-1-5, 105-1-6, 105-1-7 und 105-1-8 kann von Komponenten jedes Speicherchips bereitgestellt werden, die mit externen Vcc-Pads und Vcc-Drahtbondverbindungen gekoppelt sind, die Quellen von Widerstand sind. Infolge solcher Widerstände kann es zu Spannungsabfällen zwischen den Kaskaden der Speicherchips kommen, die den für Cache- und Speicherarray-Vorgänge der Speicherchips auf den verschiedenen Stufen der Kaskade verfügbaren Strom beeinflussen können. Die Verwaltung der Strombudgets zwischen den Speicherchips 105-1-1, 105-1-2, 105-1-3, 105-1-4, 105-1-5, 105-1-6, 105-1-7 und 105-1-8 kann durch PPM-Logikverwaltung auf jedem Speicherchip erfolgen, um das Strombudget zwischen den Speicherchips 105-1-1, 105-1-2, 105-1-3, 105-1-4, 105-1-5, 105-1-6, 105-1-7 und 105-1-8 des Speicherchip-Pakets 103-1 aufzuteilen.Vcc can be assigned to memory chips 105-1-1, 105-1-2, 105-1-3, 105-1-4, 105-1-5, 105-1-6, 105-1-7 and 105-1- 8 are supplied. The stream for cache operations and memory operations on each of the memory chips 105-1-1, 105-1-2, 105-1-3, 105-1-4, 105-1-5, 105-1-6, 105- 1-7 and 105-1-8 may be provided by components of each memory chip that couple to external Vcc pads and Vcc wirebonds that are sources of resistance. As a result of such resistances, voltage drops can occur between the cascades of memory chips, which can affect the current available for cache and memory array operations of the memory chips at the various stages of the cascade. Management of power budgets between memory chips 105-1-1, 105-1-2, 105-1-3, 105-1-4, 105-1-5, 105-1-6, 105-1-7 and 105 -1-8 can be done by PPM logic management on each memory chip to balance power budget between memory chips 105-1-1, 105-1-2, 105-1-3, 105-1-4, 105-1-5, 105-1-6, 105-1-7 and 105-1-8 of the memory chip package 103-1.

Das Speicherchip-Paket 103-2 beinhaltet die Speicherchips 105-2-1, 105-2-2, 105-2-3, 105-2-4, 105-2-5, 105-2-6, 105-2-7 und 105-2-8, die sich auf einem Substrat 104-2 befinden, das als interne Leiterplatte im Speicherchip-Paket 103-2 dienen kann. Obwohl acht Speicherchips abgebildet sind, kann ein Speicherchip-Paket mehr oder weniger als acht Speicherchips beinhalten. Die Speicherchips 105-2-1, 105-2-2, 105-2-3, 105-2-4, 105-2-5, 105-2-6, 105-2-7 und 105-2-8 können als zwei Stufen oder Sätze von Speicherchips angeordnet sein. Ein erster Satz kann die Speicherchips 105-2-1, 105-2-2, 105-2-3 und 105-2-4 beinhalten, die über Drahtbondverbindungen wie die Drahtbondverbindung 114-2-1 mit dem Substrat 104-2 verbunden sind, wobei das Substrat 104-2 die elektrische Leitfähigkeit zur Systemplatine 102 bereitstellt. Drahtbondverbindungen wie die Drahtbondverbindung 114-2-1 können einen Kanal für den Betrieb der Speicherchips 105-2-1, 105-2-2, 105-2-3 und 105-2-4 bereitstellen. Ein zweiter Satz kann Speicherchips 105-2-5, 105-2-6, 105-2-7 und 105-2-8 beinhalten, die über Drahtbondverbindungen wie die Drahtbondverbindung 114-2-2 mit dem Substrat 104-2 verbunden sind, wobei das Substrat 104-2 eine elektrische Leitfähigkeit zur System-PCB 102 bereitstellt. Drahtbondverbindungen wie die Drahtbondverbindung 114-2-2 können einen weiteren Kanal für den Betrieb der Speicherchips 105-2-5, 105-2-6, 105-2-7, und 105-2-8 bereitstellen.The memory chip package 103-2 contains the memory chips 105-2-1, 105-2-2, 105-2-3, 105-2-4, 105-2-5, 105-2-6, 105-2- 7 and 105-2-8 located on a substrate 104-2 which can serve as an internal circuit board in memory chip package 103-2. Although eight memory chips are shown, a memory chip package may contain more or less than eight memory chips. The memory chips 105-2-1, 105-2-2, 105-2-3, 105-2-4, 105-2-5, 105-2-6, 105-2-7 and 105-2-8 can be arranged as two tiers or sets of memory chips. A first set may include memory chips 105-2-1, 105-2-2, 105-2-3, and 105-2-4 connected to substrate 104-2 via wirebonds, such as wirebond 114-2-1 , wherein the substrate 104 - 2 provides electrical conductivity to the system board 102 . Wire bonds such as wire bond 114-2-1 may provide a channel for operation of memory chips 105-2-1, 105-2-2, 105-2-3 and 105-2-4. A second set may include memory chips 105-2-5, 105-2-6, 105-2-7, and 105-2-8 connected to substrate 104-2 via wirebonds such as wirebond 114-2-2. wherein the substrate 104 - 2 provides electrical conductivity to the system PCB 102 . Wire bonds such as wire bond 114-2-2 may provide another channel for the operation of memory chips 105-2-5, 105-2-6, 105-2-7, and 105-2-8.

Vcc wird den Speicherchips 105-2-1, 105-2-2, 105-2-3, 105-2-4, 105-2-5, 105-2-6, 105-2-7 und 105-2-8 zugeführt. Der Strom für Cache-Vorgänge und Speicheroperationen auf jedem der Speicherchips 105-2-1, 105-2-2, 105-2-3, 105-2-4, 105-2-5, 105-2-6, 105-2-7 und 105-2-8 kann von Komponenten jedes Speicherchips bereitgestellt werden, die mit externen Vcc-Pads und Vcc-Drahtbondverbindungen gekoppelt sind, die Quellen von Widerstand sind. Infolge solcher Widerstände kann es zu Spannungsabfällen zwischen den Kaskaden der Speicherchips kommen, die den für Cache- und Speicherarray-Vorgänge der Speicherchips auf den verschiedenen Stufen der Kaskade verfügbaren Strom beeinflussen können. Die Verwaltung der Strombudgets zwischen den Speicherchips 105-2-1, 105-2-2, 105-2-3, 105-2-4, 105-2-5, 105-2-6, 105-2-7 und 105-2-8 kann durch PPM-Logikverwaltung auf jedem Speicherchip erfolgen, um das Strombudget zwischen den Speicherchips 105-2-1, 105-2-2, 105-2-3, 105-2-4, 105-2-5, 105-2-6, 105-2-7 und 105-2-8 des Speicherchip-Pakets 103-2 aufzuteilen.Vcc is provided to memory chips 105-2-1, 105-2-2, 105-2-3, 105-2-4, 105-2-5, 105-2-6, 105-2-7 and 105-2- 8 supplied. The stream for cache operations and memory operations on each of the memory chips 105-2-1, 105-2-2, 105-2-3, 105-2-4, 105-2-5, 105-2-6, 105- 2-7 and 105-2-8 may be provided by components of each memory chip that couple to external Vcc pads and Vcc wirebonds that are sources of resistance. As a result of such resistances, voltage drops can occur between the cascades of memory chips, which can affect the current available for cache and memory array operations of the memory chips at the various stages of the cascade. Management of power budgets between memory chips 105-2-1, 105-2-2, 105-2-3, 105-2-4, 105-2-5, 105-2-6, 105-2-7 and 105 -2-8 can be done by PPM logic management on each memory chip to balance power budget between memory chips 105-2-1, 105-2-2, 105-2-3, 105-2-4, 105-2-5, 105-2-6, 105-2-7 and 105-2-8 of the memory chip package 103-2.

Das Speicherchip-Paket 103-3 beinhaltet die Speicherchips 105-3-1, 105-3-2, 105-3-3, 105-3-4, 105-3-5, 105-3-6, 105-3-7 und 105-3-8, die sich auf einem Substrat 104-3 befinden, das als interne Leiterplatte im Speicherchip-Paket 103-3 dienen kann. Obwohl acht Speicherchips abgebildet sind, kann ein Speicherchip-Paket mehr oder weniger als acht Speicherchips beinhalten. Die Speicherchips 105-3-1, 105-3-2, 105-3-3, 105-3-4, 105-3-5, 105-3-6, 105-3-7 und 105-3-8 können als zwei Stufen oder Sätze von Speicherchips angeordnet sein. Ein erster Satz kann Speicherchips 105-3-1, 105-3-2, 105-3-3, 105-3-4 beinhalten, die über Drahtbondverbindungen wie die Drahtbondverbindung 114-3-1 mit dem Substrat 104-3 verbunden sind, wobei das Substrat 104-3 die elektrische Leitfähigkeit zur Systemplatine 102 bereitstellt. Drahtbondverbindungen wie die Drahtbondverbindung 114-3-1 können einen Kanal für den Betrieb der Speicherchips 105-3-1, 105-3-2, 105-3-3, und 105-3-4 bereitstellen. Ein zweiter Satz kann Speicherchips 105-3-5, 105-3-6, 105-3-7 und 105-3-8 beinhalten, die über Drahtbondverbindungen wie die Drahtbondverbindung 114-3-2 mit dem Substrat 104-3 verbunden sind, wobei das Substrat 104-3 eine elektrische Leitfähigkeit zur System-PCB 102 bereitstellt. Drahtbondverbindungen wie die Drahtbondverbindung 114-3-2 können einen weiteren Kanal für den Betrieb der Speicherchips 105-3-5, 105-3-6, 105-3-7, und 105-3-8 bereitstellen.The memory chip package 103-3 contains the memory chips 105-3-1, 105-3-2, 105-3-3, 105-3-4, 105-3-5, 105-3-6, 105-3- 7 and 105-3-8 located on a substrate 104-3 which can serve as an internal circuit board in memory chip package 103-3. Although eight memory chips are shown, a memory chip package may contain more or less than eight memory chips. The memory chips 105-3-1, 105-3-2, 105-3-3, 105-3-4, 105-3-5, 105-3-6, 105-3-7 and 105-3-8 can be arranged as two tiers or sets of memory chips. A first set may include memory chips 105-3-1, 105-3-2, 105-3-3, 105-3-4 connected to substrate 104-3 via wirebonds such as wirebond 114-3-1. the substrate 104 - 3 providing electrical conductivity to the system board 102 . Wire bonds such as wire bond 114-3-1 may provide a channel for operation of memory chips 105-3-1, 105-3-2, 105-3-3, and 105-3-4. A second set may include memory chips 105-3-5, 105-3-6, 105-3-7, and 105-3-8 connected to substrate 104-3 via wirebonds such as wirebond 114-3-2. wherein the substrate 104 - 3 provides electrical conductivity to the system PCB 102 . Wire bonds such as wire bond 114-3-2 may provide another channel for the operation of memory chips 105-3-5, 105-3-6, 105-3-7, and 105-3-8.

Vcc wird an die Speicherchips 105-3-1, 105-3-2, 105-3-3, 105-3-4, 105-3-5, 105-3-6, 105-3-7 und 105-3-8 angelegt. Der Strom für die Cache-Vorgänge und die Speicheroperationen auf jedem der Speicherchips 105-3-1, 105-3-2, 105-3-3, 105-3-4, 105-3-5, 105-3-6, 105-3-7 und 105-3-8 kann von Komponenten jedes Speicherchips bereitgestellt werden, die mit externen Vcc-Pads und Vcc-Drahtbondverbindungen verbunden sind, die Quellen von Widerständen sind. Infolge solcher Widerstände kann es zu Spannungsabfällen zwischen den Kaskaden der Speicherchips kommen, die den für Cache- und Speicherarray-Vorgänge der Speicherchips auf den verschiedenen Stufen der Kaskade verfügbaren Strom beeinflussen können. Die Verwaltung der Strombudgets zwischen den Speicherchips 105-3-1, 105-3-2, 105-3-3, 105-3-4, 105-3-5, 105-3-6, 105-3-7 und 105-3-8 kann durch PPM-Logikverwaltung auf jedem Speicherchip erfolgen, um das Strombudget zwischen den Speicherchips 105-3-1, 105-3-2, 105-3-3, 105-3-4, 105-3-5, 105-3-6, 105-3-7 und 105-3-8 des Speicherchip-Pakets 103-3 aufzuteilen.Vcc is supplied to memory chips 105-3-1, 105-3-2, 105-3-3, 105-3-4, 105-3-5, 105-3-6, 105-3-7 and 105-3 -8 created. The power for the cache operations and the memory operations on each of the memory chips 105-3-1, 105-3-2, 105-3-3, 105-3-4, 105-3-5, 105-3-6, 105-3-7 and 105-3-8 may be provided by components of each memory chip that connect to external Vcc pads and Vcc wirebonds that are sources of resistance. As a result of such resistances, voltage drops can occur between the cascades of memory chips, which can affect the current available for cache and memory array operations of the memory chips at the various stages of the cascade. Management of power budgets between memory chips 105-3-1, 105-3-2, 105-3-3, 105-3-4, 105-3-5, 105-3-6, 105-3-7 and 105 -3-8 can be done by PPM logic management on each memory chip to balance power budget between memory chips 105-3-1, 105-3-2, 105-3-3, 105-3-4, 105-3-5, 105-3-6, 105-3-7 and 105-3-8 of the memory chip package 103-3.

In dem Beispiel von 1 weist jedes der Speicherchip-Pakete zwei Kanäle auf, die parallel betrieben werden können. In anderen Beispielen können die gestapelten Speichervorrichtungen über Through-Substrate-Vias („TSVs“) miteinander verbunden sein, wobei ausgewählte Dies im Stapel als getrennte Kanäle arbeiten. In einigen dieser Beispiele können die TSVs der gestapelten Chips jedes Speicherchip-Pakets mit Kontakten auf oder innerhalb des Substrats des jeweiligen Speicherchip-Pakets oder mit einem logischen Schnittstellenchip (oder einer Anordnung) zwischen dem Substrat eines Speicherchip-Pakets und den gestapelten Chips des Speicherchip-Pakets verbunden werden.In the example of 1 each of the memory chip packages has two channels that can be operated in parallel. In other examples, the stacked memory devices may be interconnected via through-substrate vias ("TSVs"), with selected dies in the stack operating as separate channels. In some of these examples, the TSVs of the stacked chips of each memory chip package may be connected to contacts on or within the substrate of the respective memory chip package, or to a logic interface chip (or assembly) between the substrate of a memory chip package and the stacked chips of the memory chip package. package to be connected.

Die Architektur des Systems 100 kann die Speicherchips und die Speicherchip-Pakete beinhalten, die für die PPM-Kommunikation zwischen den Speicherchip-Paketen des Systems 100 strukturiert sind. Jeder Speicherchip eines Speicherchip-Pakets kann intern mit einer Anzahl von Gehäuse-Kontakten des Speicherchip-Pakets verbunden sein, und diese Gehäuse-Kontakte können mit Gehäuse-Kontakten der anderen Speicherchip-Pakete des Systems 100 gekoppelt sein, um eine PPM-Kommunikation zu realisieren, die der Spitzenleistungsverwaltung zwischen den mehreren Speicherchip-Paketen zugeordnet ist. Jeder Speicherchip der Speicherchip-Pakete des Systems 100 kann einen PPM-Manager beinhalten. Der PPM-Manager kann als Manager für prädiktive Spitzenleistungsverwaltung (P-PPM) implementiert werden.The architecture of the system 100 may include the memory chips and the memory chip packages structured for PPM communication between the memory chip packages of the system 100. Each memory chip of a memory chip package may be internally connected to a number of package contacts of the memory chip package, and these package contacts may be coupled to package contacts of other memory chip packages of the system 100 to implement PPM communication , which is associated with peak power management between the multiple memory chip packages. Each memory chip of the system 100 memory chip packages may include a PPM manager. The PPM manager can be implemented as a predictive peak power management (P-PPM) manager.

2 zeigt eine Ausführungsform eines beispielhaften Speicherchips 205-1, der über eine Schnittstelle 215 mit einer Verarbeitungsvorrichtung 210 verbunden ist. Der Speicherchip 205-1 ist auch mit einem anderen Speicherchip 205-N verbunden. Obwohl nicht dargestellt, kann der Speicherchip 205-1 auch mit anderen Speicherchips verbunden sein. Diese Speicherchips können NAND-Speicherchips sein, wobei die Schnittstelle 215 ein Open NAND Flash Interface (Open NAND Flash Interface - ONFI) ist. Der Speicherchip 205-1, der Speicherchip 205-N und andere mit dem Speicherchip 205-1 verbundene Speicherchips können in einem Speicherchip-Paket wie dem Speicherchip-Paket 103-1,103-2 oder 103-3 der 1 angeordnet sein. Das Speicherchip-Paket ist in 2 nicht dargestellt, um die Diskussion über den Speicherchip 205-1 zu erleichtern. Die Verarbeitungsvorrichtung 210 kann sich außerhalb des Speicherchip-Pakets befinden, das den Speicherchip 205-1 enthält. Die Verarbeitungsorrichtung 210 kann eine Verarbeitungsschaltung mit einem oder mehreren Prozessoren aufweisen, wobei die Verarbeitungsvorrichtung 210 so konfiguriert ist, dass sie Verfahren zum Schreiben und Lesen des Speicherchips 205-1 und anderer, dem Speicherchip 205-1 zugeordneter Speicherchips durchführt. Die Verarbeitungsvorrichtung 210 kann so ausgerichtet sein, dass Benutzergeräte mit dem Speicherbaustein 205-1 und anderen dem Speicherbaustein 205-1 zugeordneten Speicherbausteinen interagieren können. 2 FIG. 2 shows an embodiment of an example memory chip 205-1 connected to a processing device 210 via an interface 215. FIG. The memory chip 205-1 is also connected to another memory chip 205-N. Although not shown, the memory chip 205-1 can also be connected to other memory chips. These memory chips may be NAND memory chips, with the interface 215 being an Open NAND Flash Interface (Open NAND Flash Interface - ONFI). The memory chip 205-1, the memory chip 205-N and other memory chips connected to the memory chip 205-1 can be included in a memory chip package such as the memory chip package 103-1, 103-2 or 103-3 of 1 be arranged. The memory chip package is in 2 not shown to facilitate discussion of memory chip 205-1. The processing device 210 may be external to the memory chip package that includes the memory chip 205-1. Processing device 210 may include processing circuitry including one or more processors, where processing device 210 is configured to perform methods of writing and reading memory chip 205-1 and other memory chips associated with memory chip 205-1. Processing device 210 may be configured to allow user devices to interact with memory device 205-1 and other memory devices associated with memory device 205-1.

Der Speicherchip 205-1 kann neben anderen Komponenten eine Deserialisierungsschaltung 206, einen Page-PufferPage-Puffer 208, ein Speicherarray 212, einen Speichercontroller 230 mit zugeordneten Anweisungenn 232, eine Schaltung 233, die das Speicherarray 212 mit dem Speichercontroller 230 verbindet, einen Leseverstärker 209, eine Serialisierungsschaltung 207, eine Timing-Logik 211, eine PPM-Logikverwaltung 220-1 mit einem Controller 222-1 mit zugeordneten Anweisungen 224-1 beinhalten. Die Schaltung 233 kann mit einer CMOS-Schaltung (Complementary Metal Oxide Semiconductor) oder einer gleichwertigen Schaltung realisiert werden. The memory chip 205-1 may include, among other components, a deserialization circuit 206, a page buffer, page buffer 208, a memory array 212, a memory controller 230 with associated instructions 232, a circuit 233 connecting the memory array 212 to the memory controller 230, a sense amplifier 209 , a serialization circuit 207, a timing logic 211, a PPM logic management 220-1 with a controller 222-1 with associated instructions 224-1. The circuit 233 can be implemented with a CMOS (Complementary Metal Oxide Semiconductor) circuit or an equivalent circuit.

Andere Komponenten des Speicherchips 205-1 sind nicht dargestellt, um die Diskussion der Komponenten und Funktionen zur Steuerung des Strombudgets für Cache-Vorgänge und Speicherarray-Vorgänge des Speicherchips 205-1 zu erleichtern. Die Komponenten und Funktionen zur Steuerung des Kontrollbudgets können in Bezug auf die PPM-Logikverwaltung 220-1 implementiert werden.Other components of memory chip 205-1 are not shown to facilitate discussion of the components and functions for controlling the power budget for cache operations and memory array operations of memory chip 205-1. The control budget control components and functions may be implemented in terms of the PPM logic manager 220-1.

Zusätzlich zum Controller 222-1 und den Anweisungen 224-1 kann die PPM-Logikverwaltung 220-1 logische Schaltungen und Register beinhalten. Die Logikschaltungen und Register können dazu verwendet werden, Signale von anderen Komponenten des Speicherchips 205-1 zu empfangen. Der Controller 222-1 kann Verarbeitungsschaltungen beinhalten, einschließlich eines oder mehrerer Prozessoren, und kann so konfiguriert sein, dass er Verfahren zur Verwaltung der Spitzenleistung für den Speicherbaustein 205-1 durch Ausführung einer Anweisung 224-1 durchführt. Die Ausführungsoperationen der PPM-Logikverwaltung 220-1 können die Kommunikation von Strombudgets mit anderen PPM-Logikverwaltungskomponenten anderer Speicherchips beinhalten, die sich in dem Speicherchip-Paket mit dem Speicherchip 205-1 befinden. Der Speicherchip 205-N kann zum Beispiel einen Controller 222-N und Anweisungen 224-N beinhalten, die ähnlich wie der Controller 222-1 und die Anweisungen 224-1 des Speicherchips 205-1 funktionieren können. Der Controller 222-1 kann ein dedizierter Controller für die PPM-Logikverwaltung 220-1 sein. Alternativ kann der Controller 222-1 der Controller für das Speicherarray 205-1 sein, der die Vorgänge des Speicherarrays 212 mit den Anweisungen 224-1 abwickelt, die für die Durchführung der Spitzenleistungsverwaltung für das Speicherarray 205-1 bestimmt sind. Die PPM-Logikverwaltung 220-1 kann ein dedizierter Zustandsautomat sein, der alle PPM-bezogenen Elemente verwaltet.In addition to controller 222-1 and instructions 224-1, PPM logic management 220-1 may include logic circuits and registers. The logic circuits and registers can be used to receive signals from other components of the memory chip 205-1. The controller 222-1 may include processing circuitry, including one or more processors, and may be configured to perform peak power management methods for the memory device 205-1 by executing an instruction 224-1. Execution operations of PPM logic management 220-1 may include communicating power budgets with other PPM logic management components of other memory chips that are in the memory chip package with memory chip 205-1. For example, memory chip 205-N may include a controller 222-N and instructions 224-N, which may function similar to controller 222-1 and instructions 224-1 of memory chip 205-1. Controller 222-1 may be a dedicated controller for PPM logic management 220-1. Alternatively, the controller 222-1 may be the controller for the storage array 205-1 that handles the operations of the storage array 212 with the instructions 224-1 dedicated to performing peak power management for the storage array 205-1. The PPM logic manager 220-1 may be a dedicated state machine that manages all PPM related items.

Bei einem Schreibvorgang in das Speicherarray 212 des Speicherchips 205-1 werden die Daten, die an der Deserialisierungsschaltung 206 als serielle Daten von der Schnittstelle 215 empfangen werden, als parallele Daten auf einem Datenpfad zum Page-Puffer 208 zur Programmierung des Speicherarrays 212 ausgegeben. Entlang des Datenpfads von der Deserialisierungsschaltung 206 zum Page-Puffer 208 können sich zusätzliche Schaltungen befinden. Die Programmierung des Speicherarrays 212 ist relativ langsam, verglichen mit der Ausbreitungsgeschwindigkeit im Speicherchip 205-1. Da das Speicherarray 212 als Speicherarray mit MLCs angeordnet ist, sind außerdem mehr Vorgänge mit der Programmierung des Speicherarrays 212 verbunden. Um die Komplexität der Programmierung von Daten in das Speicherarray 212 zu bewältigen, werden Daten empfangen und im Page-Puffer 208 gehalten, während andere Daten in das Speicherarray 212 geladen werden. Der Page-Puffer 208 stellt einen Cache bereit, der das Laden zusätzlicher Daten vor der Datenübertragung für die nächste Programmierung von Daten in das Speicherarray 212 ermöglicht, um die Leistung zu erhöhen. Dem Cache-Betrieb des Page-Puffers 208 ist ein Stromverbrauch zugeordnet, der durch die dem Speicherchip 205-1 über Vcc bereitgestellte Leistung verursacht wird.In a write operation to memory array 212 of memory chip 205-1, the data received at deserialization circuit 206 as serial data from interface 215 is output as parallel data on a data path to page buffer 208 for programming memory array 212. Additional circuitry may reside along the data path from deserialization circuitry 206 to page buffer 208 . The programming of memory array 212 is relatively slow compared to the propagation speed in memory chip 205-1. Also, since memory array 212 is arranged as a memory array with MLCs, more operations are involved the programming of memory array 212. To overcome the complexity of programming data into memory array 212, data is received and held in page buffer 208 while other data is loaded into memory array 212. The page buffer 208 provides a cache that allows additional data to be loaded into the memory array 212 prior to data transfer for the next programming of data to increase performance. There is associated power consumption associated with the caching operation of page buffer 208 caused by the power provided to memory chip 205-1 via Vcc.

Bei einem Lesevorgang aus dem Speicherarray 212 des Speicherchips 205-1 werden dem Leseverstärker 209 Daten aus dem Speicherarray 212 bereitgestellt. Die Daten werden im Leseverstärker 209 gehalten, während die Daten aus dem Speicherarray 212 geladen werden. Der Leseverstärker 209 stellt einen Cache bereit, der das Sammeln von Daten vor der Datenübertragung aus dem Speicherchip 205-1 ermöglicht. Die in den Leseverstärker 209 geladenen Daten werden an die Serialisierungsschaltung 207 gesendet, die die Daten zur Ausgabe an die Schnittstelle 215 serialisieren kann. Entlang des Datenpfads vom Leseverstärker 209 zum Serialisierungsschaltkreis 207 können sich zusätzliche Schaltkreise befinden. Dem Cache-Betrieb des Leseverstärkers 209 ist ein Stromverbrauch zugeordnet, der durch die dem Speicherchip 205-1 bereitgestellte Leistung verursacht wird.During a read operation from the memory array 212 of the memory chip 205 - 1 , the sense amplifier 209 is provided with data from the memory array 212 . The data is held in the sense amplifier 209 while the data is loaded from the memory array 212. Sense amplifier 209 provides a cache that allows data to be collected prior to data transfer from memory chip 205-1. The data loaded into sense amplifier 209 is sent to serialization circuitry 207 which may serialize the data for output to interface 215. Additional circuitry may reside along the data path from sense amplifier 209 to serialization circuitry 207 . There is associated power consumption associated with the cache operation of sense amplifier 209 caused by the power provided to memory chip 205-1.

Für Schreib- und Lese-Cache-Vorgänge können eine Befehlszustandsmaschine oder Schaltungen entlang eines Datenpfads zwischen der Schnittstelle 215 und dem Speicherarray 212 Signale bereitstellen, die von der PPM-Logikverwaltung 220-1 überwacht werden. Die Verwendung der Signale in Bezug auf Schreib- und Lese-Cache-Vorgänge im Speicherchip 205-1 kann einen Mechanismus bereitstellen, um Informationen über den Stromverbrauch der Schreib- und Lese-Cache-Vorgänge an die PPM-Logikverwaltung 220-1 weiterzugeben. Die PPM-Logikverwaltung 220-1 kann die von ihr verwendeten Parameter aktualisieren und den Status von Cache-Vorgänge und Speicherarray-Vorgänge in Bezug auf den Stromverbrauch aktualisieren. Die PPM-Logikverwaltung 220-1 kann als Logikverwaltung für P-PPM implementiert werden. Die Verwendung von P-PPM-Funktionen kann mit Multi-Chip-Konfigurationen implementiert werden, bei denen verschiedene Vorgänge auf den Multi-Chips gleichzeitig ablaufen. Ein P-PPM-Manager kann innerhalb eines Speicherchips kommunizieren und den Betrieb stoppen oder in den Modus mit niedriger Leistungsspitze wechseln, wenn die Gesamtspitzenleistung höher als erwartet ist. Die PPM-Logikverwaltung 220-1 kann mit anderen Speicherchips kommunizieren, z.B. mit dem Speicherchip 205-N, um Informationen über das Strombudget für Cache- und Speicherarray-Vorgänge auszutauschen. Basierend auf der Aktualisierung des Strombudgets mit Hilfe der Signale kann die PPM-Logikverwaltung 220-1 dem Speicher-Controller 230 eine Rückmeldung bereitstellen, um Schreib- und Leseoperationen innerhalb des Speicherarrays 212 zu steuern.For write and read caching operations, an instruction state machine or circuitry along a data path between interface 215 and memory array 212 may provide signals that are monitored by PPM logic management 220-1. Using the signals related to write and read caching operations in the memory chip 205-1 may provide a mechanism to pass information about the power consumption of the write and read caching operations to the PPM logic manager 220-1. The PPM logic manager 220 - 1 can update the parameters it uses and update the status of cache operations and storage array operations in terms of power consumption. PPM logic management 220-1 can be implemented as logic management for P-PPM. The use of P-PPM functions can be implemented with multi-chip configurations where different operations are running simultaneously on the multi-chips. A P-PPM manager can communicate within a memory chip and stop operation or switch to low peak power mode if the total peak power is higher than expected. PPM logic manager 220-1 may communicate with other memory chips, e.g., memory chip 205-N, to exchange information about the power budget for cache and memory array operations. Based on the power budget update using the signals, the PPM logic manager 220 - 1 may provide feedback to the memory controller 230 to control write and read operations within the memory array 212 .

Für einen Schreib-Cache-Vorgang kann beispielsweise die Deserialisierungsschaltung 206 verwendet werden, um einen Start des Schreib-Cache-Vorgangs zu identifizieren, und der Page-Puffer 208 kann verwendet werden, um ein Ende des Schreib-Cache-Vorgangs zu identifizieren. Die Identifizierung eines ersten spezifizierten Ereignisses in einem Zeitmuster, das in die Deserialisierungsschaltung 206 eingegeben wird, kann verwendet werden, um ein Signal von der Deserialisierungsschaltung 206 an die PPM-Logikverwaltung 220-1 entlang eines Pfades 216 zu erzeugen. Dieses Signal stellt ein erstes vom Datenpfad empfangenes Flag bereit, das den Beginn des Schreib-Cache-Vorgangs auf den Daten des Schreibvorgangs identifiziert. Die Identifizierung eines zweiten spezifizierten Ereignisses im Zeitmuster, das in den Page-Puffer 208 eingegeben wird, kann dazu verwendet werden, ein Signal vom Page-Puffer 208 an die PPM-Logikverwaltung 220-1 entlang eines Pfades 218 zu erzeugen. Dieses Signal stellt ein zweites, vom Datenpfad empfangenes Flag bereit, das das Ende des Schreib-Cache-Vorgangs auf den Daten des Schreibvorgangs identifiziert. Vergleichsschaltungen können verwendet werden, um das Auftreten der ersten und zweiten spezifizierten Ereignisse zu identifizieren. Die Timing-Logik 211 des Speicherchips 205-1 kann zur Überwachung des Cache-Vorgangs verwendet werden, indem sie der PPM-Logikverwaltung 220-1 ein Signal über den Pfad 221 bereitstellt. Die Timing-Logik 211 kann verwendet werden, um einen Schnittstellen-Timing-Modus für die Dateneingabe im Schreib-Cache-Vorgang zu identifizieren. Alternativ kann eine Befehlszustandsmaschine 213 zur Überwachung des Cache-Vorgangs verwendet werden, indem sie ein Signal entlang des Pfades 223 an die PPM-Logikverwaltung 220-1 bereitstellt. Das Bestimmen des Starts und des Stopps von Cache-Vorgängen für Schreibvorgänge ist durch die Verwendung der Deserialisierungsschaltung 206 und des Page-Puffers 208 nicht beschränkt. Auch andere Schaltungen im Datenpfad, die die Schnittstelle 215 zum Speicherarray 212 ausformen, können an der PPM des Speicherchips 205-1 teilnehmen.For example, for a write cache operation, the deserialization circuit 206 may be used to identify a start of the write cache operation and the page buffer 208 may be used to identify an end of the write cache operation. Identification of a first specified event in a time pattern input to deserialization circuit 206 may be used to generate a signal from deserialization circuit 206 to PPM logic manager 220 - 1 along path 216 . This signal provides a first flag received from the data path identifying the start of write caching on the data of the write. Identification of a second specified event in the time pattern that is input into page buffer 208 may be used to generate a signal from page buffer 208 to PPM logic manager 220 - 1 along path 218 . This signal provides a second flag received from the datapath that identifies the end of write caching on the data of the write. Comparison circuits can be used to identify occurrences of the first and second specified events. The timing logic 211 of the memory chip 205 - 1 can be used to monitor the cache operation by providing a signal over the path 221 to the PPM logic manager 220 - 1 . Timing logic 211 may be used to identify an interface timing mode for data input in the write cache operation. Alternatively, an instruction state machine 213 can be used to monitor the cache operation by providing a signal along path 223 to the PPM logic manager 220-1. Determining the start and stop of cache operations for writes is not limited by the use of deserialization circuitry 206 and page buffer 208 . Other circuitry in the data path that forms the interface 215 to the memory array 212 may also participate in the PPM of the memory chip 205-1.

Bei einem Lese-Cache-Vorgang kann beispielsweise der Leseverstärker 209 verwendet werden, um einen Start des Lese-Cache-Vorgangs zu identifizieren, und die Serialisierungsschaltung 207 kann verwendet werden, um ein Ende des Lese-Cache-Vorgangs zu identifizieren. Die Identifizierung eines ersten spezifizierten Ereignisses in einem Zeitmuster zum Speicherchip 205-1 kann dazu verwendet werden, ein Signal vom Leseverstärker 209 zur PPM-Logikverwaltung 220-1 über einen Pfad 219 zu erzeugen. Dieses Signal stellt ein erstes vom Datenpfad empfangenes Flag bereit, das den Beginn des Lese-Cache-Vorgangs auf den Daten des Lesevorgangs identifiziert. Die Identifizierung eines zweiten spezifizierten Ereignisses im Timing-Muster, das in den Speicherchip 205-1 eingegeben wird, kann verwendet werden, um ein Signal von der Serialisierungsschaltung 207 an die PPM-Logikverwaltung 220-1 entlang eines Pfades 217 zu erzeugen. Dieses Signal stellt ein zweites, vom Datenpfad empfangenes Flag bereit, das das Ende des Lese-Cache-Vorgangs auf den Daten des Lesevorgangs identifiziert. Vergleichsschaltungen können verwendet werden, um das Auftreten der ersten und zweiten spezifizierten Ereignisse zu identifizieren. Die Timing-Logik 211 des Speicherchips 205-1 kann zur Überwachung des Cache-Vorgangs verwendet werden, indem sie der PPM-Logikverwaltung 220-1 ein Signal über den Pfad 221 bereitstellt. Die Timing-Logik 211 kann verwendet werden, um einen Schnittstellen-Timing-Modus für die Datenausgabe im Lese-Cache-Vorgang zu identifizieren. Alternativ kann eine Befehlszustandsmaschine 213 zur Überwachung des Cache-Vorgangs verwendet werden, indem sie ein Signal entlang des Pfades 223 an die PPM-Logikverwaltung 220-1 bereitstellt. Das Bestimmen des Starts und Stopps von Cache-Vorgängen für Lesevorgänge ist durch die Verwendung des Leseverstärkers 209 und der Serialisierungsschaltung 207 nicht eingeschränkt. Andere Schaltungen im Datenpfad vom Speicherarray 212 zur Schnittstelle 215 können verwendet werden, um an der PPM des Speicherchips 205-1 teilzunehmen.For example, in a read cache operation, the sense amplifier 209 can be used to identify a start of the read cache operation and the serialization circuit 207 can be used to identify an end of the read cache operation. Identify cache operation. Identification of a first specified event in a timing pattern to memory chip 205-1 can be used to generate a signal from sense amplifier 209 to PPM logic manager 220-1 via path 219. This signal provides a first flag received from the data path identifying the start of the read cache operation on the data of the read operation. Identification of a second specified event in the timing pattern input to memory chip 205 - 1 may be used to generate a signal from serialization circuit 207 to PPM logic manager 220 - 1 along path 217 . This signal provides a second flag received from the data path that identifies the end of the read cache operation on the data of the read operation. Comparison circuits can be used to identify occurrences of the first and second specified events. The timing logic 211 of the memory chip 205 - 1 can be used to monitor the cache operation by providing a signal over the path 221 to the PPM logic manager 220 - 1 . The timing logic 211 can be used to identify an interface timing mode for data output in the read cache operation. Alternatively, an instruction state machine 213 can be used to monitor the cache operation by providing a signal along path 223 to the PPM logic manager 220-1. Determining the start and stop of cache operations for read operations is not constrained by the use of sense amplifier 209 and serialization circuitry 207 . Other circuitry in the data path from memory array 212 to interface 215 may be used to participate in the PPM of memory chip 205-1.

Die PPM-Logikverwaltung 220-1 verwendet die Flags für den Schreib-Cache-Vorgang und den Lese-Cache-Vorgang als Bestimmen, dass bei dem jeweiligen Cache-Vorgang Strom verwendet wird. Die Strommenge, die während des identifizierten Cache-Vorgangs verbraucht wird, kann als fester Wert angenommen werden, der in der PPM-Logikverwaltung 220-1 gespeichert oder fest kodiert ist. Alternativ kann eine Nachschlagetabelle verwendet werden, auf die die PPM-Logikverwaltung 220-1 zugreift, wobei die Nachschlagetabelle Stromwerte aufweist, die auf programmierten Zeitmodi oder Geschwindigkeiten des Datenpfads für den jeweiligen Schreib- oder Lese-Cache-Vorgang basieren. Zum Zeitpunkt der Erzeugung der Flags für den Cache-Vorgang kann der Wert in der Lookup-Tabelle mit Hilfe des Signals von der Timing-Logik 211 ausgewählt werden.The PPM logic manager 220-1 uses the flags for the write cache operation and the read cache operation to determine that the respective cache operation uses stream. The amount of power consumed during the identified cache operation may be assumed to be a fixed value stored or hard-coded in PPM logic management 220-1. Alternatively, a look-up table accessed by the PPM logic manager 220-1 may be used, the look-up table having current values based on programmed timing modes or speeds of the data path for the particular write or read cache operation. At the time the flags for the cache operation are generated, the value in the lookup table can be selected using the signal from the timing logic 211.

Zusätzlich zum Empfangen von Flags von Datenpfaden bei Cache-Operationen, die dem Betrieb des Speicherarrays 212 zugeordnet sind, empfängt die PPM-Logikverwaltung 220-1 Informationen über Vorgänge im Speicherarray vom Speicher-Controller 230. Anhand der empfangenen Flags und der empfangenen Informationen vom Speicher-Controller 230 kann die PPM-Logikverwaltung 220-1 Vorgänge überwachen, die bei Schreibvorgängen dem Speicherarray 212 und dem Page-Puffer 208 und bei Lesevorgängen dem Speicherarray 212 und dem Leseverstärker 209 zugeordnet sind, und die Gesamtspitzenleistung berechnen, die von dem Speicherarray und dem jeweiligen Cache verbraucht wird. Diese Gesamtspitzenleistung kann in Form von Strom berechnet werden. Aktivitäten, die mit einem getrennten reservierten Strombudget für Caches durch eine externe Benutzervorrichtung der Speichervorrichtung zugeordnet sind, können vermieden werden.In addition to receiving flags of data paths on cache operations associated with the operation of the memory array 212, the PPM logic manager 220-1 receives information about operations in the memory array from the memory controller 230. Based on the received flags and the received information from the memory Controller 230 may monitor PPM logic management 220-1 operations associated with memory array 212 and page buffer 208 for write operations and memory array 212 and sense amplifier 209 for read operations, and calculate the total peak power generated by the memory array and the respective cache is consumed. This total peak power can be calculated in terms of current. Activities associated with a separate reserved power budget for caches by an external user device of the storage device can be avoided.

Ein Cache-Vorgang und ein Speicherarray-Vorgang können gleichzeitig ausgeführt werden. Da der Speicherchip 205-1 eine konstante Vcc während des Vorgangs des Speicherchips 205-1 aufweist, ist der Spitzenstrom ein Parameter, der gemäß einem Budget zu verwalten ist. Bei der Programmierung des Speicherarrays 212 werden Impulse verwendet, was mit Perioden mit relativ hohem Strom und Perioden mit relativ niedrigem Strom einhergeht. Die PPM-Logikverwaltung 220-1 auf dem Speicherchip 205-1 kann unter Berücksichtigung des Gesamtstroms der Cache-Vorgänge und der Speicherarray-Vorgänge die Hochstromspitzenzeit und die Niedrigstromspitzenzeit nutzen, um die Datenbewegungen im Speicherarray 212 zu staffeln. Die PPM-Logikverwaltung 220-1 kommuniziert mit dem Speicher-Controller 230, um die Staffelung oder das Pausieren der Datenbewegung im Speicherarray 212 zu steuern.A cache operation and a storage array operation can run concurrently. Since the memory chip 205-1 has a constant Vcc during the operation of the memory chip 205-1, the peak current is a parameter to be managed according to a budget. The programming of the memory array 212 uses pulses, which involves periods of relatively high current and periods of relatively low current. The PPM logic management 220-1 on the memory chip 205-1 may use the high power peak time and the low power peak time to stagger data movements in the memory array 212 considering the total flow of the cache operations and the memory array operations. The PPM logic manager 220 - 1 communicates with the storage controller 230 to control the staggering or pausing of data movement in the storage array 212 .

Der Speicher-Controller 230 kann Verarbeitungsschaltungen beinhalten, einschließlich eines oder mehrerer Prozessoren, und kann so konfiguriert sein, dass er Verfahren auf dem Speicherarray 212 durchführt, indem er Anweisungen 232 ausführt. Der Speicher-Controller 230 mit den Anweisungen 232 kann als Firmware für den Speicherchip 205-1 strukturiert sein, um Funktionen des Speicherarrays 212 zu steuern. Der Speicher-Controller 230 kann ein dedizierter programmierbarer Controller sein, der als Firmware arbeitet, oder er kann ein Hauptspeicher-Controller für den Speicherchip 205-1 sein, um Vorgänge gemäß den Anweisungen 232 auszuführen. Der Firmware-Code im programmierbaren Speicher-Controller 230, mit dem die Vorgänge zum Lesen, Löschen und Programmieren des Arrays durchgeführt werden, stellt eine Anfrage an die PPM-Logikverwaltungs-Zustandsmaschine, bevor er in die „Hochstromspitzen“-Vorgänge eintritt. Die PPM-Logikverwaltung 220-1 bestätigt den Vorgang oder legt ihn auf Eis, je nach dem Strombudget des Gesamtsystems, das das Strombudget anderer Speicherchips beinhalten kann, die zusammen mit dem Speicherchip 205-1 in einem Speicherchip-Paket angeordnet sind. In anderen Beispielen kann zumindest ein Teil der durch den Speicher-Controller 230 ausgeführten Anweisungen in anderen Speicherstrukturen gespeichert und zur Ausführung z. B. in den lokalen Speicher des Speicher-Controllers 230 geladen werden. Der Speicher-Controller 230 wartet, bis er ein Signal von der PPM-Logikverwaltung 220-1 empfängt, bevor er den Code in den Anweisungen 232 ausführt, die ICC-Spitzen im Vorgang des Speicherarrays des Speicherchips 205-1 verursachen.Memory controller 230 may include processing circuitry, including one or more processors, and may be configured to perform methods on memory array 212 by executing instructions 232 . Memory controller 230 with instructions 232 may be structured as firmware for memory chip 205 - 1 to control memory array 212 functions. Memory controller 230 may be a dedicated programmable controller operating as firmware, or it may be a main memory controller for memory chip 205 - 1 to perform operations according to instructions 232 . The firmware code in the programmable memory controller 230 that performs the array read, erase, and program operations makes a request to the PPM logic management state machine before entering the "high current spike" operations. The PPM logic manager 220-1 confirms the operation or suspends it depending on the power budget of the overall system, the power budget of others May include memory chips arranged together with the memory chip 205-1 in a memory chip package. In other examples, at least a portion of the instructions executed by memory controller 230 may be stored in other memory structures and used for execution, e.g. B. be loaded into the local memory of the memory controller 230. The memory controller 230 waits until it receives a signal from the PPM logic manager 220-1 before executing the code in the instructions 232 that cause ICC spikes in the memory array operation of the memory chip 205-1.

Das PPM-Logikverwaltung 220-1 kann mit einem PPM-Block ausgestattet werden, um ein globales PPM über mehrere Speicherchip-Pakete hinweg durchzuführen. Das globale PPM für mehrere Speicherchip-Pakete kann implementiert werden, um das Spitzenstrombudget auf mehrere Speicherchip-Pakete aufzuteilen. Mit globalem PPM kann der Stromverbrauch der mehreren Speicherchip-Pakete überwacht und gemäß den Schwankungen des Spitzenstrombudgets unter den mehreren Speicherchip-Paketen angepasst werden. Der Speicherchip 205-1 kann ein Kontaktpad beinhalten, um einen Pfad 241-1 zu einem Paketkontakt des Speicherchip-Pakets bereitzustellen, in dem sich der Speicherchip 205-1 befindet. Der Speicherchip 205-1 kann ein weiteres Kontaktpad beinhalten, um einen Pfad 241-2 zu einem anderen Paketkontakt des Speicherchip-Pakets bereitzustellen, in dem sich der Speicherchip 205-1 befindet. Da es sich bei dem Speicherchip 205-1 um einen NAND-Speicherchip handelt, können die Pfade 241-1 und 241-2 Pfade für ICLK- und HC-Signale bereitstellen. Andere Speicherchips in dem Speicherchip-Paket, in dem sich der Speicherchip 205-1 befindet, wie z. B. der Speicherchip 205-N, können mit den Pfaden 241-1 und 241-2 verbunden werden. Diese internen Verbindungen zu den Paketkontakten des Speicherchip-Pakets können eine PPM-Kommunikation bereitstellen, die mit dem Spitzenleistungsverwaltung zwischen den mehreren Speicherchip-Paketen verbunden ist, die die Paketkontakte mit anderen Speicherchip-Paketen nutzen. Alternativ können ICLK- und HC-Leitungen innerhalb eines NAND-Speicherchip-Pakets verwendet werden und eine einzige Kommunikationsleitung zu allen Speicherchip-Paketen kann für die globale PPM-Kommunikation verwendet werden, wobei ein einzelnes Kontaktpad jedes Speicherchips jedes Speicherchip-Pakets mit einem einzelnen Paketkontakt des jeweiligen Speicherchip-Pakets verbunden ist und jeder einzelne Paketkontakt mit der einzelnen Kommunikationsleitung verbunden ist. Die einzelne Kommunikationsleitung kann als ein einziger Kanal mit einer Multiplex-Anordnung bereitgestellt werden. Eine Token-Ring-Kommunikation kann für mehrere Speicherchip-Pakete in ähnlicher Weise wie die Token-Kommunikation zwischen den Speicherchips innerhalb eines einzelnen Speicherchip-Pakets verwendet werden.The PPM logic manager 220-1 can be equipped with a PPM block to perform a global PPM across multiple memory chip packages. The global PPM for multiple memory chip packages can be implemented to share the peak power budget across multiple memory chip packages. With global PPM, the power consumption of the multiple memory chip packages can be monitored and adjusted according to the variations in peak power budget among the multiple memory chip packages. The memory chip 205-1 may include a contact pad to provide a path 241-1 to a package contact of the memory chip package in which the memory chip 205-1 resides. The memory chip 205-1 may include another contact pad to provide a path 241-2 to another package contact of the memory chip package in which the memory chip 205-1 resides. Because memory chip 205-1 is a NAND memory chip, paths 241-1 and 241-2 can provide paths for ICLK and HC signals. Other memory chips in the memory chip package in which memory chip 205-1 resides, such as e.g. B. the memory chip 205-N, can be connected to the paths 241-1 and 241-2. These internal connections to the package contacts of the memory chip package may provide PPM communication associated with peak power management between the multiple memory chip packages sharing the package contacts with other memory chip packages. Alternatively, ICLK and HC lines can be used within a NAND memory chip package and a single communication line to all memory chip packages can be used for global PPM communication, with a single contact pad of each memory chip of each memory chip package having a single package contact of the respective memory chip package and each individual package contact is connected to the individual communication line. The single communication line can be provided as a single channel with a multiplexing arrangement. Token-ring communication can be used for multiple memory chip packages in a manner similar to token communication between memory chips within a single memory chip package.

3 zeigt eine Ausführungsform einer beispielhaften Anordnung von mehreren Speicherchip-Paketen, die über Paketkontakte der mehreren Speicherchip-Pakete mit Kommunikationsleitungen gekoppelt sind. In dem in 3 gezeigten Beispiel ist ein Speicherchip-Paket 303-1 über die Paketkontakte 340-1-1 und 340-1-2 des Speicherchip-Pakets 303-1 und die Paketkontakte 340-2-1 und 340-2-2 des Speicherchip-Pakets 303-2 über die Kommunikationsleitungen 344-1 bzw. 344-2 mit einem Speicherchip-Paket 303-2 gekoppelt. Die Kommunikationsleitung 344-2 kann über einen Pull-up-Widerstand 327 mit der Versorgungsspannung VCCQ verbunden werden. Obwohl zwei Speicherchip-Pakete abgebildet sind, können mehr als zwei Speicherchip-Pakete gekoppelt werden, um ein globales PPM über mehrere Speicherchip-Pakete zu implementieren. 3 FIG. 12 shows an embodiment of an example arrangement of multiple memory chip packages coupled to communication lines via package contacts of the multiple memory chip packages. in the in 3 The example shown is a memory chip package 303-1 via package contacts 340-1-1 and 340-1-2 of memory chip package 303-1 and package contacts 340-2-1 and 340-2-2 of memory chip package 303 -2 is coupled to a memory chip package 303-2 via communication lines 344-1 and 344-2, respectively. The communication line 344 - 2 can be connected to the supply voltage VCCQ via a pull-up resistor 327 . Although two memory chip packages are shown, more than two memory chip packages can be coupled to implement a global PPM across multiple memory chip packages.

Das Speicherchip-Paket 303-1 beinhaltet die Speicherchips 305-1-0, 305-1-1, 305-1-2, und 305-1-3. Das Speicherchip-Paket303-2 beinhaltet die Speicherchips 305-2-0, 305-2-1, 305-2-2, und 305-2-3. Obwohl im Speicherchip-Paket 303-1 und im Speicherchip-Paket 303-2 jeweils vier Speicherchips abgebildet sind, kann jedes dieser Speicherchip-Pakete einen oder mehrere Speicherchips aufweisen. Da die Speicherchips 305-1-0, 305-1-1, 305-1-2 und 305-1-3 des Speicherchip-Pakets 303-1 NAND-Speicherchips sind, können diese Speicherchips intern mit einer ICLK-Leitung und einer HC-Leitung des Speicherchip-Pakets 303-1 verbunden werden. Die internen Leitungen ICLK und HC können mit den Paketkontakten 340-1 bzw. 340-2 des Speicherchip-Pakets 303-1 verbunden werden. Da die Speicherchips 305-2-0, 305-2-1, 305-2-2 und 305-2-3 des Speicherchip-Pakets 303-2 NAND-Speicherchips sind, können diese Speicherchips intern mit einer ICLK-Leitung und einer HC-Leitung des Speicherchip-Pakets 3 03-2 verbunden werden. Die internen Leitungen ICLK und HC können mit den Paketkontakten 340-2-1 bzw. 340-2-2 des Speicherchip-Pakets 303-2 verbunden werden. Die internen Leitungen ICLK und HC, die mit den Speicherchips sowohl des Speicherchip-Pakets 303-1 als auch des Speicherchip-Pakets 303-2 verbunden sind, können dazu verwendet werden, die Kommunikation zwischen diesen Speicherchip-Paketen bereitzustellen, um PPM zwischen diesen Speicherchip-Paketen zu implementieren. Die ICLK- und HC-Ausgangspuffer der Speicherchips der Speicherchip-Pakete 303-1 und 303-2 können so eingestellt werden, dass diese Ausgangspuffer in der Lage sind, Signale durch diese Speicherchip-Pakete zu treiben.Memory chip package 303-1 includes memory chips 305-1-0, 305-1-1, 305-1-2, and 305-1-3. Memory chip package 303-2 includes memory chips 305-2-0, 305-2-1, 305-2-2, and 305-2-3. Although four memory chips are shown in memory chip package 303-1 and memory chip package 303-2, each of these memory chip packages may have one or more memory chips. Since the memory chips 305-1-0, 305-1-1, 305-1-2 and 305-1-3 of the memory chip package 303-1 are NAND memory chips, these memory chips can be internally connected with an ICLK line and an HC - line of memory chip package 303-1. Internal lines ICLK and HC can be connected to package contacts 340-1 and 340-2, respectively, of memory chip package 303-1. Since the memory chips 305-2-0, 305-2-1, 305-2-2 and 305-2-3 of the memory chip package 303-2 are NAND memory chips, these memory chips can be internally connected with an ICLK line and an HC -Line of memory chip package 3 03-2 to be connected. Internal lines ICLK and HC can be connected to package pins 340-2-1 and 340-2-2, respectively, of memory chip package 303-2. The internal lines ICLK and HC, which are connected to the memory chips of both memory chip package 303-1 and memory chip package 303-2, can be used to provide communication between these memory chip packages in order to transfer PPM between these memory chips implement packages. The ICLK and HC output buffers of the memory chips of memory chip packages 303-1 and 303-2 can be adjusted such that these output buffers are able to drive signals through these memory chip packages.

4 zeigt eine Ausführungsform einer beispielhaften Anordnung von mehreren Speicherchip-Paketen, die über Paketkontakte der mehreren Speicherchip-Pakete mit einer Kommunikationsleitung verbunden sind, um Spitzenstrombudgets dynamisch unter den mehreren Speicherchip-Paketen aufzuteilen. 4 stellt eine alternative Kommunikationsleitung zu den Kommunikationsleitungen von 3 für die Kommunikation zwischen mehreren Speicherchip-Paketen bereit. In dem in 4 gezeigten Beispiel sind ein Speicherchip-Paket 403-1 und ein Speicherchip-Paket 403-2 über den Paketkontakt 440-1 des Speicherchip-Pakets 403-1 und den Paketkontakt 440-2 des Speicherchip-Pakets 403-2 mit einem gemeinsamen externen Widerstand 427 verbunden. Obwohl zwei Speicherchip-Pakete gezeigt werden, können auch mehr als zwei Speicherchip-Pakete gekoppelt werden, um PPM über mehrere Speicherchip-Pakete zu implementieren. 4 FIG. 12 shows an embodiment of an example arrangement of multiple memory chip packages connected to a communication line via packet contacts of the multiple memory chip packages to dynamically share peak power budgets among the multiple memory chip packages. 4 provides an alternative communication line to the communication lines of 3 for communication between multiple memory chip packages. in the in 4 The example shown is a memory chip package 403-1 and a memory chip package 403-2 via package contact 440-1 of memory chip package 403-1 and package contact 440-2 of memory chip package 403-2 with a common external resistor 427 tied together. Although two memory chip packages are shown, more than two memory chip packages can be coupled to implement PPM across multiple memory chip packages.

Das Speicherchip-Paket 403-1 beinhaltet die Speicherchips 405-1-0, 405-1-1, 405-1-2, 405-1-3, 405-1-4, 405-1-5, 405-1-6, und 405-1-7. Diese Speicherchips können als zwei Kanäle angeordnet sein. Kanal eins kann die Speicherchips 405-1-0, 405-1-1, 405-1-2 und 405-1-3 beinhalten, die mit einer Verarbeitungsvorrichtung 410 verbunden sind, die mit Anweisungen 455 arbeitet. Kanal zwei kann die Speicherchips 405-1-4, 405-1-5, 405-1-6 und 405-1-7 beinhalten, die mit der Verarbeitungsvorrichtung 410 verbunden sind. Die Verarbeitungsvorrichtung 410 kann sich außerhalb des Speicherchip-Pakets 403-1 befinden und als Host fungieren, um die Speichervorgänge mit den Speicherchips auf den Kanälen eins und zwei im Speicherchip-Paket 403-1 unter Verwendung der Anweisungen 455 zu steuern.The memory chip package 403-1 contains the memory chips 405-1-0, 405-1-1, 405-1-2, 405-1-3, 405-1-4, 405-1-5, 405-1- 6, and 405-1-7. These memory chips can be arranged as two channels. Channel one may include memory chips 405-1-0, 405-1-1, 405-1-2, and 405-1-3 connected to a processing device 410 that operates with instructions 455. Channel two may include memory chips 405-1-4, 405-1-5, 405-1-6, and 405-1-7 connected to processing device 410. Processing device 410 may be external to memory chip pack 403-1 and act as a host to control memory operations with the memory chips on channels one and two in memory chip pack 403-1 using instructions 455.

Das Speicherchip-Paket 403-2 beinhaltet die Speicherchips 405-2-0, 405-2-1, 405-2-2, 405-2-3, 405-2-4, 405-2-5, 405-2-6, und 405-2-7. Diese Speicherchips können als zwei Kanäle angeordnet sein. Kanal eins kann Speicherchips 405-2-0, 405-2-1, 405-2-2 und 405-2-3 beinhalten, die mit der Verarbeitungsvorrichtung 410 verbunden sind, die mit den Anweisungen 455 arbeitet. Kanal zwei kann die Speicherchips 405-2-4, 405-2-5, 405-2-6 und 405-2-7 beinhalten, die mit der Verarbeitungsvorrichtung 410 verbunden sind. Die Verarbeitungsvorrichtung 410 kann sich außerhalb des Speicherchip-Pakets 403-2 befinden und als Host arbeiten, um die Speichervorgänge mit den Speicherchips auf den Kanälen eins und zwei im Speicherchip-Paket 403-2 unter Verwendung der Anweisungen 455 zu steuern.The memory chip package 403-2 contains the memory chips 405-2-0, 405-2-1, 405-2-2, 405-2-3, 405-2-4, 405-2-5, 405-2- 6, and 405-2-7. These memory chips can be arranged as two channels. Channel one may include memory chips 405-2-0, 405-2-1, 405-2-2, and 405-2-3 coupled to processing device 410 operating with instructions 455. Channel two may include memory chips 405-2-4, 405-2-5, 405-2-6, and 405-2-7 connected to processing device 410. Processing device 410 may be external to memory chip pack 403-2 and host to control memory operations with memory chips on channels one and two in memory chip pack 403-2 using instructions 455.

Obwohl im Speicherchip-Paket 403-1 und im Speicherchip-Paket 403-2 jeweils acht Speicherchips abgebildet sind, kann jedes dieser Speicherchip-Pakete einen oder mehrere Speicherchips aufweisen. Die Speicherchips 405-1-0 ... 405-1-7 des Speicherchip-Pakets 403-1 können mit dem Paketkontakt 440-1 verbunden werden. Jeder dieser Speicherchips kann ein Kontaktpad beinhalten, das intern mit dem Paketkontakt 440-1 des Speicherchip-Pakets 403-1 verbunden ist. Dieses Kontaktpad jedes Speicherchips des Speicherchip-Pakets 403-1 und der Paketkontakt 440-1 können Kontaktpads und Paketkontakt sein, die für die globale PPM-Kommunikation bestimmt sind. Alternativ können dieses Kontaktpad jedes Speicherchips des Speicherchip-Pakets 403-1 und der Paketkontakt 440-1 Kontaktpads und Paketkontakte sein, die für eine bestimmte Funktion der Speicherchips implementiert sind, wobei die bestimmte Funktion die Verwendung der Kontaktpads und Paketkontakte für die globale PPM-Kommunikation erlaubt. Die Speicherchips 405-2-0 ... 405-2-7 des Speicherchip-Pakets 403-2 können mit dem Paketkontakt 440-2 verbunden werden. Diese Speicherchips können ein Kontaktpad beinhalten, das intern mit dem Paketkontakt 440-2 des Speicherchip-Pakets 403-2 verbunden ist. Das Kontaktpad jedes Speicherchips des Speicherchip-Pakets 403-2 und der Paketkontakt 440-2 können Kontaktpads und Paketkontakt sein, die für die globale PPM-Kommunikation bestimmt sind. Alternativ können das Kontaktpad jedes Speicherchips des Speicherchip-Pakets 403-2 und der Paketkontakt 440-2 Kontaktpads und Paketkontakt sein, die für eine bestimmte Funktion der Speicherchips implementiert sind, wobei die bestimmte Funktion die Verwendung der Kontaktpads und des Paketkontakts für die globale PPM-Kommunikation erlaubt. Andere Speicherchip-Pakete, die mit den Speicherchip-Paketen 403-1 und 403-2 in einer globalen PPM-Anordnung verwendet werden, können auf die gleiche Weise konstruiert werden.Although eight memory chips are shown in memory chip package 403-1 and memory chip package 403-2, each of these memory chip packages may have one or more memory chips. The memory chips 405-1-0 ... 405-1-7 of the memory chip package 403-1 can be connected to the package contact 440-1. Each of these memory chips may include a contact pad that is internally connected to package contact 440-1 of memory chip package 403-1. This contact pad of each memory chip of memory chip package 403-1 and package contact 440-1 may be contact pads and package contact dedicated for global PPM communication. Alternatively, this contact pad of each memory chip of the memory chip package 403-1 and the package contact 440-1 may be contact pads and package contacts implemented for a specific function of the memory chips, the specific function allowing the use of the contact pads and package contacts for global PPM communication permitted. The memory chips 405-2-0 ... 405-2-7 of the memory chip package 403-2 can be connected to the package contact 440-2. These memory chips may include a contact pad that is internally connected to package contact 440-2 of memory chip package 403-2. The contact pad of each memory chip of memory chip package 403-2 and package contact 440-2 may be contact pads and package contact dedicated for global PPM communication. Alternatively, the contact pad of each memory chip of the memory chip package 403-2 and the package contact 440-2 may be contact pads and package contact implemented for a specific function of the memory chips, where the specific function allows the use of the contact pads and the package contact for the global PPM communication allowed. Other memory chip packages used with memory chip packages 403-1 and 403-2 in a global PPM arrangement can be constructed in the same way.

Wenn das Speicherchip-Paket 403-1 und das Speicherchip-Paket 403-2 für PPM über diese Speicherchip-Pakete konfiguriert sind, kann ein Speicherchip in einem der Speicherchip-Pakete 403-1 und 403-2 von der verarbeitenden Vorrichtung 410 als GMD festgelegt werden. In dem Beispiel der 4 ist der Speicherchip 405-1-0 des Speicherchip-Pakets 403-1 der GMD Wenn der Speicherchip 405-1-0 des Speicherchip-Pakets 403-1 der GMD ist, können die Speicherchips 405-1-1 ... 405-1-7 des Speicherchip-Pakets 403-1 Nicht-Verwaltungs-Speicherchips. Mit dem GMD im Speicherchip-Paket 403-1 kann ein Speicherchip im Speicherchip-Paket 403-2 von der verarbeitenden Vorrichtung 410 auf ein LMD gesetzt werden. In dem Beispiel von 4 ist der Speicherchip 405-1-0 des Speicherchip-Pakets 403-1 der LMD des Speicherchip-Pakets 403-1. Wenn der Speicherchip 405-2-0 des Speicherchip-Pakets 403-2 die LMD ist, werden die Speicherchips 405-2-1 . 405-2-7 des Speicherchip-Pakets 403-2 die Nicht-Verwaltungs-Speicherchips. Der GMD ist dafür verantwortlich, ein Taktsignal an den LMD zu senden und eine Kommunikationssequenz im Speicherchip-Paket 403-1 und im Speicherchip-Paket 403-2 zu starten. Bei einer Anzahl von N Speicherchip-Paketen, wobei N eine positive ganze Zahl größer oder gleich zwei ist, ist der GMD für die Ansteuerung von N-1 LMDs mit einem Taktsignal verantwortlich.When the memory chip pack 403-1 and the memory chip pack 403-2 are configured for PPM via these memory chip packs, a memory chip in one of the memory chip packs 403-1 and 403-2 can be specified by the processing device 410 as GMD will. In the example of 4 is the memory chip 405-1-0 of the memory chip package 403-1 of the GMD If the memory chip 405-1-0 of the memory chip package 403-1 is the GMD, the memory chips 405-1-1 ... 405-1 -7 of memory chip pack 403-1 non-management memory chips. With the GMD in memory chip package 403-1, a memory chip in memory chip package 403-2 can be set by processing device 410 to an LMD. In the example of 4 the memory chip 405-1-0 of the memory chip package 403-1 is the LMD of the memory chip package 403-1. When the memory chip 405-2-0 of the memory chip package 403-2 is the LMD, the memory chips 405-2-1 . 405-2-7 of the memory chip pack 403-2 the non-management memory chips. The GMD is responsible for sending a clock signal to the LMD and a communication se sequence in memory chip package 403-1 and in memory chip package 403-2. Given a number of N memory chip packages, where N is a positive integer greater than or equal to two, the GMD is responsible for driving N-1 LMDs with a clock signal.

Bei mehreren NAND-Speicherchip-Paketen kann die PPM-Kommunikation zwischen den NAND-Speicherchip-Paketen mit Hilfe eines ZQ-Pads für jeden NAND-Speicherchip der NAND-Speicherchip-Pakete realisiert werden. Der Paketkontakt 440-1 des Speicherchip-Pakets 403-1 und der Paketkontakt 440-2 des Speicherchip-Pakets 403-2 können ZQ-Pads sein. Ein ZQ-Pad eines NAND-Speicherchip-Pakets ist ein Pad, das für die Kalibrierung der I/O-Impedanz (Z) bereitgestellt wird. Die ZQ-Pads des Speicherchip-Pakets 403-1 und des Speicherchip-Pakets 403-2 können für einen dualen Vorgang eingesetzt werden. Diese ZQ-Pads können über eine Kommunikationsleitung 444 miteinander verbunden werden, um ein globales Strombudget an alle NAND-Speicherchips in allen NAND-Speicherchip-Paketen zu übermitteln, damit ein Teil des ungenutzten Strombudgets gemeinsam genutzt werden kann. Alternativ kann auch ein RB-Bus verwendet werden, um ein globales Strombudget an alle NAND-Speicherchips in allen NAND-Speicherchip-Paketen zu übermitteln, damit ein Teil des ungenutzten Strombudgets gemeinsam genutzt werden kann. Ein RB-Bus für einen NAND-Speicherchip stellt ein Signal für die Ready/Busy-Ausgabe bereit, das den Status des Vorgangs des Speicherchips anzeigt. In einer anderen Alternative können ein dedizierter Kontakt jedes NAND-Speicherchips eines jeden NAND-Speicherchip-Pakets und jeder Paketkontakt eines jeden NAND-Speicherchip-Pakets dedizierte Verbindungen für die Kommunikation des globalen PPM sein.In the case of multiple NAND memory chip packages, the PPM communication between the NAND memory chip packages can be realized using a ZQ pad for each NAND memory chip of the NAND memory chip packages. The package contact 440-1 of the memory chip package 403-1 and the package contact 440-2 of the memory chip package 403-2 may be ZQ pads. A ZQ pad of a NAND memory chip package is a pad provided for I/O impedance (Z) calibration. The ZQ pads of memory chip package 403-1 and memory chip package 403-2 can be used for a dual operation. These ZQ pads can be connected together via a communication line 444 to communicate a global power budget to all NAND memory chips in all NAND memory chip packages so that a portion of the unused power budget can be shared. Alternatively, an RB bus can also be used to convey a global power budget to all NAND memory chips in all NAND memory chip packages so that a portion of the unused power budget can be shared. An RB bus for a NAND memory chip provides a ready/busy output signal that indicates the status of the memory chip's operation. In another alternative, a dedicated contact of each NAND memory chip of each NAND memory chip package and each package contact of each NAND memory chip package may be dedicated connections for global PPM communication.

5 zeigt eine Ausführungsform eines beispielhaften PPM-Blocks 520, der zwei PPM-Controller aufweist, um die Leistungsverwaltung über mehrere Speicherchip-Pakete hinweg durchzuführen. Die beiden PPM-Controller können ein globaler PPM-Controller 522-1 und ein lokaler PPM-Controller 522-2 sein. Der globale PPM-Controller 522-1 und der lokale PPM-Controller 522-2 können als ein einziger Controller mit gespeicherten Anweisungen im Speicherchip, die Vorgänge in einem globalen PPM-Controller-Modus steuern, und gespeicherten Anweisungen im Speicherchip, die Vorgänge in einem lokalen PPM-Controller-Modus steuern, implementiert werden. Der PPM-Block 520 kann in Speicherchips ähnlich dem Speicherchip 205-1 der 2 implementiert werden, wobei der globale PPM-Controller 522-1 und der lokale PPM-Controller 522-2 des PPM-Blocks 520 Teil des Controllers 222-1 des PPM-Logikverwaltungs 220-1 des Speicherchips 205-1 sind. Alternativ kann der PPM-Block 520 in Speicherchips ähnlich dem Speicherchip 205-1 der 2 implementiert werden, wobei der Speicherchip 205-1 ohne Überwachung von Cache-Vorgängen mit Hilfe von Flags, die von der PPM-Logikverwaltung 220-1 empfangen werden, aufgebaut ist. Der PPM-Block 520 kann auch in den in den 1, 3 und 4 gezeigten Strukturen verwendet werden, wobei jeder Speicherchip der Speicherchip-Pakete in diesen Strukturen einen PPM-Block beinhalten kann, der die beiden PPM-Controller aufweist. Der PPM-Block 520 kann ein P-PPM-Block sein. Bei jedem Speicherchip eines Speicherchip-Pakets aus mehreren Chip-Paketen, die auf die gleiche Weise aufgebaut sind, kann jeder der Speicherchips als GMD-, LMD- oder Nicht-Verwaltungs-Speicherchip eingestellt werden. 5 FIG. 5 shows one embodiment of an example PPM block 520 that includes two PPM controllers to perform power management across multiple memory chip packages. The two PPM controllers can be a global PPM controller 522-1 and a local PPM controller 522-2. The global PPM controller 522-1 and the local PPM controller 522-2 can function as a single controller with instructions stored in the memory chip controlling operations in a global PPM controller mode and instructions stored in the memory chip controlling operations in a control local PPM controller mode can be implemented. PPM block 520 may be implemented in memory chips similar to memory chip 205-1 of FIG 2 be implemented, where the global PPM controller 522-1 and the local PPM controller 522-2 of the PPM block 520 are part of the controller 222-1 of the PPM logic management 220-1 of the memory chip 205-1. Alternatively, PPM block 520 may be implemented in memory chips similar to memory chip 205-1 of FIG 2 be implemented, the memory chip 205-1 being constructed without monitoring cache operations using flags received from the PPM logic manager 220-1. The PPM block 520 can also be included in the 1 , 3 and 4 structures shown are used, wherein each memory chip of the memory chip packages in these structures can include a PPM block having the two PPM controllers. PPM block 520 may be a P-PPM block. With each memory chip of a memory chip package composed of a plurality of chip packages constructed in the same way, each of the memory chips can be set as a GMD, LMD or non-management memory chip.

Der globale PPM-Controller 522-1 in einem Speicherchip kann den PPM-Block 520 in einem Speicherchip-Paket mit anderen Speicherchip-Paketen verbinden, indem er ein Kontaktpad des Speicherchips verwendet, um den PPM-Block 520 mit einem Paketkontakt des Speicherchip-Pakets zu verbinden, in dem sich der PPM-Block 520 befindet. Der Paketkontakt für ein NAND-Speicherchip-Paket in einer solchen Anordnung kann ein ZQ-Paketkontakt, ein RB-Paketkontakt, ein spezieller Paketkontakt oder ein anderer geeigneter Paketkontakt sein, der den Speicherchips des NAND-Speicherchip-Pakets gemeinsam ist. Der globale PPM-Controller 522-1 kann eine globale PPM-Logik 524 beinhalten, wobei der lokale PPM-Controller 522-2 so strukturiert ist, dass er Strombudgetgrenzen handhabt.The global PPM controller 522-1 in a memory chip can connect the PPM block 520 in a memory chip package to other memory chip packages by using a contact pad of the memory chip to connect the PPM block 520 to a package contact of the memory chip package to connect, in which the PPM block 520 is located. The package contact for a NAND memory chip package in such an arrangement may be a ZQ package contact, an RB package contact, a special package contact, or any other suitable package contact common to the memory chips of the NAND memory chip package. Global PPM controller 522-1 may include global PPM logic 524, with local PPM controller 522-2 structured to handle power budget limits.

Mit dem PPM-Block 520 als PPM-Block eines GMD kann der PPM-Block 520 den globalen PPM-Controller 522-1 zur Steuerung der globalen Stromaufteilung verwenden. Der globale PPM-Controller 522-1 kann einen Taktimpuls und Daten über IO 526 eines Kontaktpads des Speicherchips treiben, wenn der GMD einen Token in einem Token-Kommunikationsprotokoll zwischen mehreren Speicherchip-Paketen aufweist. Mit dem PPM-Block 520 als PPM-Block eines LMD kann der globale PPM-Controller 522-1 Daten zwischen den vom GMD initiierten Taktimpulsen treiben, wenn der LMD das Token zur Kommunikation zwischen mehreren Speicherchip-Paketen aufweist. Der GMD für die mehreren Speicherchip-Pakete kann alle LMDs in den mehreren Speicherchip-Paketen abhören, um zu bestimmen, ob ein zusätzliches, ein Standard- oder ein reduziertes Strombudget verfügbar ist. Ein alternativer Ansatz besteht darin, dass alle Speicherchips den GMD und alle LMDs in den Speicherchip-Paketen abhören, um zu bestimmen, ob ein zusätzliches, voreingestelltes oder reduziertes Strombudget verfügbar ist, da alle Speicherchips in jedem Speicherchip-Paket ein Pad aufweisen, das mit demselben Paketkontakt verbunden ist. Zum Beispiel weisen alle Speicherchips des Speicherchip-Pakets 403-1 aus 4 ein Pad auf, das mit dem Paketkontakt 440-1 verbunden ist, und alle Speicherchips des Speicherchip-Pakets 403-2 aus 4 weisen ein Pad auf, das mit dem Paketkontakt 440-2 verbunden ist, wobei die Paketkontakte 440-1 und 440-2 miteinander verbunden sind. Dies könnte den Aufwand ersparen, dass der globale PPM-Controller 522-1 dem lokalen PPM-Controller 522-2 Informationen über einen Pfad 542 bereitstellt, der im Folgenden erläutert wird.With the PPM block 520 as a PPM block of a GMD, the PPM block 520 can use the global PPM controller 522-1 to control global power sharing. The global PPM controller 522-1 can drive a clock pulse and data over IO 526 of a contact pad of the memory chip when the GMD has a token in a token communication protocol between multiple memory chip packages. With the PPM block 520 as the PPM block of an LMD, the global PPM controller 522-1 can drive data between the clock pulses initiated by the GMD if the LMD has the token for communication between multiple memory chip packages. The GMD for the multiple memory chip packages may listen to all LMDs in the multiple memory chip packages to determine whether an additional, standard, or reduced power budget is available. An alternative approach is to have all memory chips listen to the GMD and all LMDs in the memory chip packages to determine if an additional, default, or reduced power budget is available, since all memory chips in each memory chip package have a pad that is connected to connected to the same package contact. For example, all memory chips of memory chip package 403-1 out 4 a pad connected to package contact 440-1 and all memory chips of memory chip package 403-2 off 4 have a pad connected to package contact 440-2, with package contacts 440-1 and 440-2 being connected together. This could save the expense of the global PPM controller 522-1 providing information to the local PPM controller 522-2 via a path 542, discussed below.

Der globale PPM-Controller 522-1 kommuniziert mit dem lokalen PPM-Controller 522-2, um Strom-Grenzwerte festzulegen. Der globale PPM-Controller 522-1 stellt dem lokalen PPM-Controller 522-2 über den Pfad 542 Informationen bereit und empfängt die Ergebnisse des Vorgangs des lokalen PPM-Controllers 522-2 über den Pfad 544. Der Vorgang des lokalen PPM-Controllers 522-2 kann eine Analyse unter Verwendung eines Standardgrenzwerts 534-1 für ein Strombudget und eines Zusatzstroms 534-2 mit einem Summierer 534-3 beinhalten, der den Standardgrenzwert 534-1 für das Strombudget unter Verwendung des Zusatzstroms 534-2 addiert, subtrahiert oder nicht ändert. Betrachten Sie die Fälle mit einem Standardgrenzwert 534-1 von 1000 mA und einem zusätzlichen Strom 534-2 von 300 mA. Für den Fall, dass zusätzlicher Strom verfügbar ist, kann der lokale PPM-Controller 522-2 den Standardgrenzwert 534-1 plus den zusätzlichen Strom 534-2 verwenden, um den tatsächlichen Grenzwert 534-4 von 1300 mA für den Vorgang von PPM im Speicherchip-Paket bereitzustellen. Für den Fall, dass ein anderes Speicherchip-Paket zusätzlichen Strom verbraucht, kann der lokale PPM-Controller 522-2 den Standardgrenzwert 534-1 abzüglich des zusätzlichen Stroms 534-2 verwenden, um den tatsächlichen Grenzwert 534-4 von 700 mA für den Vorgang von PPM in dem Speicherchip-Paket bereitzustellen. Für den Fall, dass kein zusätzlicher Strom verfügbar ist oder verwendet wird, kann der lokale PPM-Controller 522-2 den Standardgrenzwert 534-1 unverändert verwenden, um den Strom-Grenzwert 534-4 von 1000 mA für den Vorgang von PPM im Speicherchip-Paket beizubehalten.Global PPM controller 522-1 communicates with local PPM controller 522-2 to set current limits. The global PPM controller 522-1 provides information to the local PPM controller 522-2 via path 542 and receives the results of the process of the local PPM controller 522-2 via path 544. The process of the local PPM controller 522 -2 may include an analysis using a default power budget limit 534-1 and an overhead stream 534-2 with a summer 534-3 that adds, subtracts, or does not add, subtract, the default power budget limit 534-1 using the overhead stream 534-2 changes. Consider the cases with a default limit 534-1 of 1000 mA and an additional current 534-2 of 300 mA. In the event that additional current is available, the local PPM controller 522-2 can use the default limit 534-1 plus the additional current 534-2 to achieve the actual limit 534-4 of 1300 mA for the operation of PPM in the memory chip -provide package. In the event another memory chip package consumes additional current, the local PPM controller 522-2 may use the default limit 534-1 minus the additional current 534-2 to set the actual limit 534-4 of 700mA for the operation of PPM in the memory chip package. In the event that no additional current is available or used, the local PPM controller 522-2 can use the default limit 534-1 as is to set the current limit 534-4 of 1000 mA for the operation of PPM in the memory chip keep the package.

Der globale PPM-Controller 522-1 kommuniziert mit dem lokalen PPM-Controller 522-2, um in einer Art PPM-Controller-Handshaking-Modus zu interagieren. Der globale PPM-Controller 522-1 meldet dem lokalen PPM-Controller 522-2, ob zusätzlicher, Standard- oder reduzierter Strom verfügbar ist. Der lokale PPM-Controller 522-2 meldet dem globalen PPM-Controller 522-1, dass die Stromgrenze erreicht ist. Als Reaktion auf das Bestimmen, dass Strom verfügbar ist und die Nutzung des Speicherchip-Pakets über dem Standardlimit liegt, z.B. ein Stromverbrauch, die von 1000 mA auf 1300 mA ansteigt, kann der PPM, wie z. B. die PPM-Logikverwaltung 220-1 der 2, das tatsächliche Budgetlimit verschieben, um das zusätzliche Stromlimit zu beinhalten, wenn ein Strombudget verfügbar ist. Die Daten in der Token-Kommunikation des globalen PPM-Controllers 522-1 können anzeigen, dass das Speicherchip-Paket zusätzlichen Strom verbraucht. Die Daten können den digitalen Code ‚1 1‘ beinhalten, der den Status angibt, dass das Speicherchip-Paket zusätzlichen Strom verbraucht.The global PPM controller 522-1 communicates with the local PPM controller 522-2 to interact in a sort of PPM controller handshaking mode. Global PPM controller 522-1 reports to local PPM controller 522-2 whether supplemental, standard, or reduced power is available. The local PPM controller 522-2 reports to the global PPM controller 522-1 that the current limit has been reached. In response to determining that power is available and memory chip package usage is above the default limit, eg, power consumption increasing from 1000 mA to 1300 mA, the PPM, such as B. the PPM logic management 220-1 of 2 , move the actual budget limit to include the additional power limit when a power budget is available. The data in the global PPM controller 522-1 token communication may indicate that the memory chip package is consuming additional power. The data may include the digital code '1 1' indicating the status that the memory chip package is consuming additional power.

Als Reaktion auf ein oder mehrere andere Speicherchip-Pakete, die eine zusätzliche Strombegrenzung verwenden, wird das Speicherchip-Paket eine reduzierte Strombegrenzung verwenden, z. B. eine Standardbegrenzung von 1000 mA abzüglich eines Zuschlags von 300, um von 1000 mA auf 700 mA zu kommen. Der lokale PPM-Controller 522-2 kann dem globalen PPM-Controller 522-1 mitteilen, dass der lokale PPM-Controller 522-2 mehr Strom benötigt. Der globale PPM-Controller 522-1 kann andere Speicherchip-Pakete aktualisieren, um den Strom zu reduzieren, und warten, bis bestätigt wird, dass der Standardstrom verfügbar ist. Sobald dies bestätigt ist, kann der globale PPM-Controller 522-1 den lokalen PPM-Controller 522-2 aktualisieren, dass der Grenzwert nun der Standardgrenzwert ist und der lokale PPM-Controller 522-2 kann mit dem Standardgrenzwert arbeiten. Als Reaktion darauf, dass kein zusätzlicher Strom verfügbar ist oder verbraucht wird, verwendet der PPM, wie z. B. die PPM-Logikverwaltung 220-1 aus 2, den Standardgrenzwert und arbeitet normal in Bezug auf die Speicherchips des Speicherchip-Pakets.In response to one or more other memory chip package using an additional current limit, the memory chip package will use a reduced current limit, e.g. B. a standard limit of 1000 mA minus an allowance of 300 to go from 1000 mA to 700 mA. Local PPM controller 522-2 may notify global PPM controller 522-1 that local PPM controller 522-2 needs more power. The global PPM controller 522 - 1 may update other memory chip packages to reduce power and wait to confirm that the default power is available. Once this is confirmed, the global PPM controller 522-1 can update the local PPM controller 522-2 that the limit is now the default limit and the local PPM controller 522-2 can operate with the default limit. In response to no additional power being available or being consumed, the PPM, such as B. the PPM logic manager 220-1 2 , the default limit and works normally with respect to the memory chips of the memory chip package.

6 veranschaulicht Beispielsignale, die von einem globalen Verwaltungs-Chip für mehrere Speicherchip-Pakete bereitgestellt werden. Das Signal 674 zeigt ein globales Taktsignal, das extern vom GMD bereitgestellt wird. In diesem Beispiel für NAND-Speicherchip-Pakete kann das vom GMD bereitgestellte Signal 674 einen Taktimpuls in jedem 3. Zyklus auf dem Paketkontakt des Speicherchip-Pakets beinhalten, das den GMD enthält. Der Paketkontakt kann ein ZQ-Paketkontakt, ein RB-Paketkontakt, ein dedizierter Paketkontakt oder ein anderer geeigneter Paketkontakt sein, der den Speicherchips des NAND-Speicherchip-Pakets gemeinsam ist. Das Signal 674 ist nicht darauf beschränkt, jeden 3. Zyklus einen Taktimpuls bereitzustellen. Das vom GMD bereitgestellte Signal 674 kann einen Taktimpuls bei jedem N-ten Impuls beinhalten. Die Taktperiode kann langsam sein, z. B. etwa 300 ns, es können aber auch andere Taktperioden verwendet werden. Beim Bereitstellen des Signals 674 kann der GMD die Taktimpulse zum Beispiel als zwei One-Shot-Impulse für alle anderen Speicherchips (außer dem GMD) erzeugen. Es können auch andere Mechanismen zur Erzeugung von Taktimpulsen verwendet werden. 6 Figure 12 illustrates sample signals provided by a global management chip for multiple memory chip packages. Signal 674 shows a global clock signal provided externally by the GMD. In this example for NAND memory chip packages, the signal 674 provided by the GMD may include a clock pulse every 3 cycles on the package contact of the memory chip package containing the GMD. The package contact may be a ZQ package contact, an RB package contact, a dedicated package contact, or any other suitable package contact that is common to the memory chips of the NAND memory chip package. Signal 674 is not limited to providing a clock pulse every 3 cycles. The signal 674 provided by the GMD may include a clock pulse every Nth pulse. The clock period can be slow, e.g. B. about 300 ns, but other clock periods can also be used. For example, when providing the signal 674, the GMD can generate the clock pulses as two one-shot pulses for all other memory chips (except the GMD). Other mechanisms for generating clock pulses can also be used.

6 zeigt auch ein Signal 672, das intern vom GMD bereitgestellt wird. Die internen Impulse des Signals 672 können Daten zwischen den Taktimpulsen des Signals 672 auf einen externen Paketkontakt des Speicherchip-Pakets treiben, das den GMD enthält, wenn der GMD den Token für die Kommunikation aufweist. In diesem Beispiel für NAND-Speicherchip-Pakete kann das vom GMD bereitgestellte Signal 672 einen Taktimpuls in jedem 3. Zyklus beinhalten, der an einen Paketkontakt des Speicherchip-Pakets ausgegeben wird, das den GMD enthält, wobei zwischen den Taktimpulsen Datenimpulse B0 und B1 liegen. Bei den Impulsen B0 und B1 handelt es sich um Daten, die den Status des Stromverbrauchs des Speicherchip-Pakets mit dem GMD angeben. Der Paketkontakt, wie z. B. ein ZQ-Paketkontakt, ein RB-Paketkontakt, ein dedizierter Paketkontakt oder ein anderer geeigneter Paketkontakt, der den Speicherchips des NAND-Speicherchip-Pakets gemeinsam ist, kann vom GMD verwendet werden, um auf Daten von den LMDs anderer Speicherchip-Pakete zu hören. Die Daten, die vom Paketkontakt eingetaktet werden, wenn der GMD zuhört, identifizieren den Status des Stromverbrauchs anderer Speicherchip-Pakete. Die globale Token-Verwaltung in Bezug auf mehrere Speicherchip-Pakete kann ähnlich implementiert werden wie die lokale Token-Verwaltung eines LMD in Bezug auf die Speicherchips in dem Speicherchip-Paket, das den LMD enthält. 6 also shows a signal 672 provided internally by the GMD. The internal pulses of signal 672 may drive data between the clock pulses of signal 672 onto an external package contact of the memory chip package containing the GMD if the GMD has the token for communication. In this example for NAND memory chip packages, the signal 672 provided by the GMD may include a clock pulse every 3 cycles that is output to a package contact of the memory chip package containing the GMD, with data pulses B0 and B1 sandwiched between the clock pulses . The pulses B0 and B1 are data indicating the power consumption status of the memory chip package with the GMD. The package contact, such as A ZQ package contact, an RB package contact, a dedicated package contact, or any other suitable package contact common to the memory chips of the NAND memory chip package may be used by the GMD to access data from the LMDs of other memory chip packages Listen. The data clocked in by the package contact when the GMD is listening identifies the status of power consumption of other memory chip packages. Global token management with respect to multiple memory chip packages can be implemented similarly to local token management of an LMD with respect to the memory chips in the memory chip package containing the LMD.

7 illustriert eine Ausführungsform eines Beispielsignals 670 auf einer Kommunikationsleitung zwischen mehreren Speicherchip-Paketen für PPM über die mehreren Speicherchip-Pakete hinweg. Das Signal 670 kann ein Round-Robin-Signal in einem Token-Kommunikationsverfahren sein. In diesem Beispiel gibt es vier Speicherchip-Pakete Pkt 0, Pkt 1, Pkt 2 und Pkt 3, wobei sich das GMD für diese vier Speicherchip-Pakete in Pkt 0 befindet. Das Pkt 1 beinhaltet ein LMD, das Pkt 2 beinhaltet ein LMD und das Pkt 3 beinhaltet ein LMD. Obwohl vier Speicherchip-Pakete gezeigt werden, kann ein dem Signal 670 ähnliches Signal mit zwei oder mehr Speicherchip-Paketen in einer PPM-Anordnung über mehrere Speicherchip-Pakete verwendet werden. Da es sich bei den Speicherchip-Paketen Pkt 0, Pkt 1, Pkt 2 und Pkt 3 um NAND-Speicherchip-Pakete handelt, kann das Signal 670 von einem ZQ-Paketkontakt, einem RB-Paketkontakt, einem dedizierten Paketkontakt oder einem anderen geeigneten Paketkontakt, der den Speicherchips des NAND-Speicherchip-Pakets gemeinsam ist, weitergeleitet werden. 7 FIG. 6 illustrates an embodiment of an example signal 670 on a communication line between multiple memory chip packages for PPM across the multiple memory chip packages. Signal 670 may be a round robin signal in a token communication scheme. In this example, there are four memory chip packages pt 0, pt 1, pt 2 and pt 3, with the GMD for these four memory chip packages located in pt 0. Item 1 includes an LMD, Item 2 includes an LMD, and Item 3 includes an LMD. Although four memory chip packages are shown, a signal similar to signal 670 can be used with two or more memory chip packages in a PPM arrangement across multiple memory chip packages. Because memory chip packages pt 0, pt 1, pt 2, and pt 3 are NAND memory chip packages, the signal 670 may come from a ZQ package pin, an RB package pin, a dedicated package pin, or any other suitable package pin , which is common to the memory chips of the NAND memory chip package.

Der GMD von Pkt 0 kann das Signal während der Zeit auslösen, in der der GMD Token-Zugriff aufweist. Im Beispiel der 7 kann der GMD zwei One-Shot-Impulse an alle anderen Speicherchips von Pkt0 und an alle Speicherchips von Pkt 0, Pkt 1, Pkt 2 und Pkt 3 erzeugen. Wenn der LMD von Pkt 0, Pkt 1, Pkt 2 oder Pkt 3 das Token aufweist, kann der LMD des jeweiligen Speicherchip-Pakets B0 nach einer festen Verzögerung vom GMD-Clk auf das Signal 670 treiben; B1 nach einer festen Verzögerung von einem ersten One-Shot-Impuls auf das Signal 670 treiben; und die Ansteuerung von B1 nach einer festen Verzögerung vom zweiten One-Shot-Impuls stoppen. Auf diese Weise kann der LMD eines jeden Speicherchip-Pakets, das den GMD nicht beinhaltet, Daten zwischen den vom GMD bereitgestellten Taktimpulsen platzieren, wobei die Daten den Strom des jeweiligen Speicherchip-Pakets identifizieren. Alle Nicht-Verwaltungs-Speicherchips, d.h. die Follower-Speicherchips, aller Speicherchip-Pakete können sich in einem Listening-Modus befinden.Point 0's GMD may trigger the signal during the time the GMD has token access. In the example of 7 the GMD can generate two one-shot pulses to all other memory chips from pt0 and to all memory chips from pt 0, pt 1, pt 2 and pt 3. If the LMD of Pkt 0, Pkt 1, Pkt 2 or Pkt 3 has the token, the LMD of the respective memory chip package may drive B0 on signal 670 after a fixed delay from GMD-Clk; drive B1 to signal 670 after a fixed delay of a first one-shot pulse; and stop driving B1 after a fixed delay from the second one-shot pulse. In this way, the LMD of each memory chip package that does not include the GMD can place data between the clock pulses provided by the GMD, the data identifying the stream of the respective memory chip package. All non-management memory chips, ie the follower memory chips, of all memory chip packages can be in a listening mode.

Die Daten (B0,B1) im Signal 670 identifizieren vier Zustände für den Vorgang des globalen PPM zwischen mehreren Speicherchip-Paketen. Die vier Zustände können Idle, Run Limited, Run Default und Run Extra sein. Der durch (B0,B1) identifizierte Zustand gleich (0,0) kann einen Leerlaufzustand anzeigen. Der Leerlaufzustand bedeutet, dass ein Speicherchip-Paket keinen Strom verbraucht und andere Speicherchips in anderen Speicherchip-Paketen mehr Strom verbrauchen können.The data (B0,B1) in signal 670 identifies four states for global PPM operation between multiple memory chip packages. The four states can be Idle, Run Limited, Run Default and Run Extra. The state identified by (B0,B1) equal to (0,0) may indicate an idle state. The idle state means that one memory chip package does not consume power and other memory chips in other memory chip packages can consume more power.

Der Zustand, der durch (B0,B1) gleich (0,1) identifiziert wird, kann einen Zustand mit begrenztem Betrieb anzeigen. In diesem Zustand läuft das Speicherchip-Paket mit reduziertem Strom. Dieser Zustand könnte andere Speicherchip-Pakete, die sich in einem Run-Extra-Zustand befinden, sofort dazu veranlassen, den Strom zu reduzieren. In diesem Fall wartet die lokale Gruppe von Speicherchips des Speicherchip-Pakets darauf, dass andere Speicherchip-Pakete die Token-Antwort abschließen, z. B. die Erzeugung der (B0, B1) Daten. Damit ein bestimmtes Speicherchip-Paket aus dem Zustand mit begrenzter Laufzeit wieder mit der Standardzeit arbeiten kann, müssen eines oder mehrere der anderen Speicherchip-Pakete den Strom reduzieren, um eine solche Rückkehr zum Betrieb mit der Standardgrenzwert zu ermöglichen.The condition identified by (B0,B1) equal to (0,1) may indicate a limited operation condition. In this state, the memory chip package runs at reduced current. This condition could immediately cause other memory chip packages that are in a Run Extra state to reduce power. In this case the local group of memory chips of the memory chip pack waits for other memory chip packs to complete the token response, e.g. B. the generation of the (B0, B1) data. In order for a particular memory chip package to return to standard time operation from the run-time limited state, one or more of the other memory chip packages must reduce current to allow such a return to standard limit operation.

Der Zustand, der durch (B0,B1) gleich (1,0) identifiziert wird, kann einen Lauf im Standardzustand anzeigen. In diesem Zustand ist das Speicherchip-Paket in Betrieb und verwendet das Standardstrombudget. Das Speicherchip-Paket im Standardzustand kann in den Run-Extra-Zustand wechseln, wenn Strombudget verfügbar ist. Der Zustand, der durch (B0,B1) gleich (1,1) identifiziert wird, kann einen Run-Extra-Zustand anzeigen. Im Run-Extra-Zustand verbraucht das Speicherchip-Paket zusätzlichen Strom über den Standardgrenzwert hinaus. Der lokale PPM für dieses Speicherchip-Paket reduziert das Strombudget wieder auf den Standardzustand, wenn andere Speicherchip-Pakete Strom benötigen. Die Logik des lokalen PPM kann bestimmen, wann eine Reduzierung erforderlich ist. Das Bestimmen kann beinhalten, dass die Anzahl der aktiven Speicherchips, die an der zusätzlichen Stromgrenze oder der Standardstromgrenze laufen, mit dem Produkt aus der Anzahl der Speicherchip-Pakete und der Standardstromgrenze verglichen wird.The state identified by (B0,B1) equal to (1,0) may indicate a run in standard state. In this state, the memory chip package is operational and using the default power budget. The memory chip package in the default state can switch to the run-extra state when power budget is available. The condition identified by (B0,B1) equals (1,1) may indicate a Run Extra condition. In the Run Extra state, the memory chip package consumes additional power beyond the default limit. The local PPM for this memory chip package reduces the power budget back to the default state when other memory chip Packages require power. The logic of the local PPM can determine when a reduction is required. The determining may include comparing the number of active memory chips running at the additional power limit or the default power limit to the product of the number of memory chip packages and the default power limit.

8 ist ein Flussdiagramm von Merkmalen einer Ausführungsform eines Beispielverfahrens 800 zur Durchführung von Spitzenleistungsverwaltung über mehrere Speicherchip-Pakete. Bei 810 wird eine Kommunikationssequenz gestartet, um ein gesamtes Spitzenleistungsbudget eines Systems unter mehreren Speicherchip-Paketen des Systems bei einem Manager-Chip in einem Speicherchip-Paket der mehreren Speicherchip-Pakete aufzuteilen. Jedes Speicherchip-Paket der mehreren Speicherchip-Pakete enthält ein oder mehrere Speicherchips. Das gesamte Spitzenleistungsbudget kann als Spitzenstrombudget implementiert werden. Bei 820 werden Taktimpulse vom Verwaltungs-Chip auf eine Kommunikationsleitung getrieben, wobei die Speicherchips der mehreren Speicherchip-Pakete mit der Kommunikationsleitung verbunden sind. Die Kommunikationsleitung kann ein einzelner Kanal mit einer Multiplex-Kommunikation sein, um das Spitzenstrombudget dynamisch auf die mehreren Speicherchip-Pakete aufzuteilen. 8th 8 is a flowchart of features of one embodiment of an example method 800 for performing peak power management across multiple memory chip packages. At 810, a communication sequence is started to share an overall peak power budget of a system among multiple memory chip packages of the system at a manager chip in one memory chip package of the multiple memory chip packages. Each memory chip package of the plurality of memory chip packages includes one or more memory chips. The total peak power budget can be implemented as a peak current budget. At 820, clock pulses are driven from the management chip onto a communication line, with the memory chips of the multiple memory chip packages being connected to the communication line. The communication line may be a single channel with multiplex communication to dynamically share the peak power budget among the multiple memory chip packages.

Bei 830 werden auf dem Verwaltungs-Chip oder einem lokalen Verwaltungs-Chip jedes Speicherchip-Pakets Daten hinzugefügt, die den Status eines Strombudgets des Speicherchip-Pakets während eines Zeitraums identifizieren, in dem der jeweilige Verwaltungs-Chip oder der lokale Verwaltungs-Chip Token-Zugriff auf die Kommunikationsleitung aufweist. Das Hinzufügen der Daten, die den Status identifizieren, kann das Hinzufügen von Daten zwischen den Taktimpulsen beinhalten, wobei die Daten einen digitalen Code darstellen, der den Status identifiziert.At 830, on the management chip or a local management chip of each memory chip package, data is added identifying the status of a power budget of the memory chip package during a period in which the respective management chip or local management chip has token Has access to the communication line. Adding the data identifying the status may include adding data between the clock pulses, where the data represents a digital code identifying the status.

Bei 840 wird die Nutzungsgrenze eines Strombudgets eines Speicherchips eines Speicherchip-Pakets der mehreren Speicherchip-Pakete in Reaktion auf Daten, die von der Kommunikationsleitung am Speicherchip empfangen werden, angepasst. Das Anpassen der Nutzungsgrenze des Speicherchips kann als Reaktion auf die Überwachung der Kommunikationsleitung durchgeführt werden, um das lokale Verwaltungs-Chip-Paket jedes Speicherchip-Pakets abzuhören und anhand der Überwachung die Verfügbarkeit von zusätzlichem, vorgegebenem oder reduziertem Strombudget zu bestimmen. Die Überwachung der Kommunikationsleitung und das Bestimmen der Verfügbarkeit kann die Verwendung eines ersten Controllers des Speicherchips beinhalten, der mit der Kommunikationsleitung verbunden ist. Das Anpassen der Nutzungsgrenze kann durch den zweiten Controller des Speicherchips erfolgen, der einen Bericht über die Verfügbarkeit vom ersten Controller empfängt. Das Anpassen der Nutzungsgrenze des Speicherchips kann beinhalten, dass die Nutzungsgrenze auf ein Standardlimit plus eine erste Strommenge, das Standardlimit minus eine zweite Strommenge oder auf das Standardlimit gesetzt wird.At 840, the usage limit of a power budget of a memory chip of a memory chip package of the plurality of memory chip packages is adjusted in response to data received from the communication line at the memory chip. Adjusting the usage limit of the memory chip may be performed in response to monitoring the communication line to listen to the local management chip package of each memory chip package and use the monitoring to determine the availability of additional, default, or reduced power budget. Monitoring the communication line and determining availability may involve using a first controller of the memory chip connected to the communication line. Adjusting the usage limit may be done by the second controller of the memory chip receiving a report on availability from the first controller. Adjusting the usage limit of the memory chip may include setting the usage limit to a default limit plus a first amount of power, the default limit minus a second amount of power, or the default limit.

Variationen des Verfahrens 800 oder dem Verfahren 800 ähnliche Ausführungsformen können eine Reihe verschiedener Ausprägungen beinhalten, die je nach Anwendung solcher Verfahren und/oder der Architektur von verpackten Speichervorrichtungen, in denen solche Verfahren implementiert werden, kombiniert werden können. Solche Verfahren können beinhalten, dass ein Teil des ungenutzten Gesamtstrombudgets unter den Speicherchips der mehreren Speicherchip-Pakete aufgeteilt wird.Variations of method 800 or embodiments similar to method 800 may include a number of different forms that may be combined depending on the application of such methods and/or the architecture of packaged memory devices in which such methods are implemented. Such methods may include dividing a portion of the total unused power budget among the memory chips of the multiple memory chip packages.

In verschiedenen Ausführungsformen kann ein Speicherchip einen ersten Controller umfassen, der Verarbeitungsschaltungen mit einem oder mehreren Prozessoren enthält, wobei der erste Controller so konfiguriert ist, dass er Vorgänge für die Spitzenleistungsverwaltung durchführt. Die Vorgänge können umfassen, in einem Speicherchip-Paket mit mehreren Speicherchip-Paketen als globaler Verwaltungs-Chip für die Spitzenleistungsverwaltung der mehreren Speicherchip-Pakete, als lokaler Verwaltungs-Chip innerhalb des Speicherchip-Pakets oder als Nicht-Verwaltungs-Chip im Speicherchip-Paket zu funktionieren. Die Einstellung des Speicherchips als globaler Verwaltungs-Chip, als lokaler Verwaltungs-Chip oder als Nicht-Verwaltungs-Chip kann durch den Empfang einer solchen Zuweisung von einem externen Prozessor und die Verwendung einer Kennung im Speicherchip für den Status des Speicherchips in einer Anordnung von mehreren Speicherchip-Paketen erreicht werden. Und wenn der Speicherchip als globaler Verwaltungs-Chip festgelegt ist, starten Sie eine Kommunikationssequenz, um ein Leistungsbudget unter den mehreren Speicherchip-Paketen aufzuteilen. Das Leistungsbudget kann ein Spitzenstrombudget sein. Der Speicherchip kann ein Kontaktpad beinhalten, das mit dem ersten Controller gekoppelt ist, um den Speicherchip mit einem Paketkontakt eines Speicherchip-Pakets zu koppeln, in dem der Speicherchip angeordnet werden kann, wobei der Paketkontakt so konfiguriert ist, dass er eine Kommunikation vom ersten Controller bereitstellt, um in die Spitzenleistungsverwaltung der mehreren Speicherchip-Pakete einzugreifen.In various embodiments, a memory chip may include a first controller that includes processing circuitry with one or more processors, the first controller being configured to perform peak power management operations. Operations may include, in a memory chip package having multiple memory chip packages, as a global management chip for peak power management of the multiple memory chip packages, as a local management chip within the memory chip package, or as a non-management chip in the memory chip package to function. The setting of the memory chip as a global management chip, a local management chip, or a non-management chip can be accomplished by receiving such an assignment from an external processor and using an identifier in the memory chip to indicate the status of the memory chip in an array of multiples Memory chip packages can be achieved. And when the memory chip is set as the global management chip, start a communication sequence to share a power budget among the multiple memory chip packages. The power budget may be a peak current budget. The memory chip may include a contact pad coupled to the first controller to couple the memory chip to a package contact of a memory chip package in which the memory chip may be placed, the package contact being configured to enable communication from the first controller provides to intervene in the peak power management of the multiple memory chip packages.

Wenn der Speicherchip als globaler Verwaltungs-Chip eingestellt ist, kann der erste Controller so betrieben werden, dass er ein digitales Taktsignal von dem Kontaktpad ansteuert, wobei das digitale Taktsignal einen Taktimpuls für jeden N-ten Impuls beinhaltet, so dass zwischen den Taktimpulsen der Stromverbrauch der Speicherchip-Pakete über Impulse in einem Token-Kommunikationsverfahren bereitgestellt werden kann. Wenn der Speicherchip so eingestellt ist, dass er als lokaler Verwaltungs-Chip funktioniert, kann der erste Controller so betrieben werden, dass er den Stromverbrauch des Speicherchip-Pakets ausgibt, in dem der Speicherchip angeordnet ist. Ist der Speicherchip so eingestellt, dass er als Nicht-Verwaltungs-Chip funktioniert, kann der erste Controller in einem Abhörmodus betrieben werden, um von dem Kontaktpad den Status des Leistungsbudgets der Speicherchip-Pakete zu empfangen.When the memory chip is set as a global management chip, the first controller is operable to drive a digital clock signal from the contact pad, the digital clock signal having a clock pulse for every Nth pulse includes, so that between the clock pulses, the power consumption of the memory chip packages can be provided via pulses in a token communication method. When the memory chip is set to function as a local management chip, the first controller is operable to output the power consumption of the memory chip package in which the memory chip is located. When the memory chip is set to function as a non-management chip, the first controller can be operated in a listening mode to receive from the contact pad the power budget status of the memory chip packages.

Variationen eines solchen Speicherchips oder ähnlicher Speicherchips können eine Reihe verschiedener Ausführungsformen beinhalten, die je nach Anwendung solcher Speicherchips und/oder der Architektur, in der solche Speicherchips implementiert sind, kombiniert werden können. Solche Speichervorrichtungen können einen zweiten Controller beinhalten, der eine Verarbeitungsschaltung mit einem oder mehreren Prozessoren enthält, wobei der zweite Controller so konfiguriert ist, dass er Vorgänge zur Spitzenleistungs-Verwaltung des Speicherchips durchführt. Die Vorgänge des zweiten Controllers können umfassen: Empfangen eines Berichts über den für den Speicherchip verfügbaren zusätzlichen, voreingestellten oder reduzierten Strom von dem ersten Controller; Steuern der Spitzenleistungsverwaltung des Speicherchips unter Verwendung des Berichts; und Senden eines lokalen Berichts über eine Stromgrenze, die in dem Speicherchip verwendet wird, an den ersten Controller.Variations on such a memory chip or similar memory chips can include a number of different embodiments that can be combined depending on the application of such memory chips and/or the architecture in which such memory chips are implemented. Such memory devices may include a second controller that includes processing circuitry having one or more processors, the second controller being configured to perform peak power management operations of the memory chip. The operations of the second controller may include: receiving a report from the first controller of the additional, default, or reduced power available to the memory chip; controlling peak power management of the memory chip using the report; and sending a local report of a current limit used in the memory chip to the first controller.

In verschiedenen Ausführungsformen kann ein Speichersystem umfassen: mehrere Speicherchip-Pakete, wobei jedes Speicherchip-Paket einen oder mehrere Speicherchips enthält; eine Kommunikationsleitung, die mit jedem Speicherchip in den mehreren Speicherchip-Paketen verbunden ist; einen globalen Verwaltungs-Chip in einem Speicherchip-Paket der mehreren Speicherchip-Pakete; und einen lokalen Verwaltungs-Chip in jedem Speicherchip-Paket der mehreren Speicherchip-Pakete, das nicht das Speicherchip-Paket ist, das den Verwaltungs-Chip enthält. Der globale Verwaltungs-Chip in dem einen Speicherchip-Paket kann der lokale Verwaltungs-Chip des einen Speicherchip-Pakets sein. Der globale Verwaltungs-Chip kann eine Kommunikationssequenz zwischen den mehreren Speicherchip-Paketen starten, um ein Strombudget über die Kommunikationsleitung auf die mehreren Speicherchip-Pakete zu verteilen. Jeder lokale Verwaltungs-Chip ist so eingerichtet, dass er ein Signal mit Taktimpulsen empfängt, das von dem globalen Verwaltungs-Chip über die Kommunikationsleitung gesteuert wird.In various embodiments, a memory system may include: multiple memory chip packages, each memory chip package including one or more memory chips; a communication line connected to each memory chip in the plurality of memory chip packages; a global management chip in a memory chip package of the plurality of memory chip packages; and a local management chip in each memory chip package of the plurality of memory chip packages other than the memory chip package containing the management chip. The global management chip in the one memory chip package may be the local management chip of the one memory chip package. The global management chip can start a communication sequence between the multiple memory chip packages to distribute a power budget to the multiple memory chip packages via the communication line. Each local management chip is arranged to receive a clock pulse signal controlled by the global management chip via the communication line.

Der globale Verwaltungs-Chip kann das Signal bereitstellen, das einen Taktimpuls in jedem N-ten Zyklus aufweist, und Daten zwischen zwei Taktimpulsen als Reaktion auf den globalen Verwaltungs-Chip bereitstellen, der ein Token zur Kommunikation aufweist. Die Daten können den Status des Stromverbrauchs des Speicherchip-Pakets identifizieren, das den globalen Verwaltungs-Chip enthält. Der lokale Verwaltungs-Chip kann zwischen zwei Taktimpulsen, die vom globalen Verwaltungs-Chip erzeugt werden, als Reaktion darauf, dass der lokale Verwaltungs-Chip ein Token für die Kommunikation aufweist, Daten auf der Kommunikationsleitung treiben, wobei die Daten den Status des Stromverbrauchs des Speicherchip-Pakets, das den lokalen Verwaltungs-Chip enthält, identifizieren. Das Signal kann einen Taktimpuls in jedem dritten Zyklus mit zwei Datenimpulsen zwischen zwei Taktimpulsen aufweisen, wobei die beiden Datenimpulse vier Zustände eines Strombudgets des Speicherchip-Pakets definieren. Die vier Zustände können Leerlauf, reduzierter Strom, Standard-Strombudget und Zusatzstrom beinhalten. Die Nicht-Verwaltungs-Speicherchips in den mehreren Speicherchip-Paketen können in einem Mithörmodus mit der Kommunikationsleitung verbunden werden.The global management chip may provide the signal having a clock pulse every Nth cycle and provide data between two clock pulses in response to the global management chip having a token for communication. The data may identify the power consumption status of the memory chip package that contains the global management chip. The local management chip can drive data on the communication line between two clock pulses generated by the global management chip in response to the local management chip having a token for communication, the data indicating the status of the power consumption of the Identify the memory chip package that contains the local management chip. The signal may have a clock pulse every third cycle with two data pulses between two clock pulses, the two data pulses defining four states of a power budget of the memory chip package. The four states may include idle, reduced power, default power budget, and supplemental power. The non-management memory chips in the multiple memory chip packages can be connected to the communication line in a listening mode.

Variationen eines solchen Speichersystems oder ähnlicher Speichersysteme können eine Reihe verschiedener Ausführungsformen beinhalten, die je nach Anwendung solcher Speichersysteme und/oder der Architektur, in der solche Speichersysteme implementiert sind, kombiniert werden können. Solche Speichersysteme können den globalen Verwaltungs-Chip beinhalten, der von einem Speicher-Controller, mit dem das Speichersystem gekoppelt ist, als globaler Verwaltungs-Chip der mehreren Speicherchip-Pakete eingestellt werden kann. Variationen können die Kommunikationsleitung beinhalten, die mit jedem Speicherchip an einem Pad des Speicherchips verbunden ist, wobei das Pad zusätzlich zur Spitzenleistungsverwaltung auch für eine Funktion des Speicherchips verwendet wird. Variationen können beinhalten, dass der eine oder die mehreren Speicherchips in einem Speicherchip-Paket als eine oder mehrere Spitzenleistungsverwaltungsgruppen angeordnet sind.Variations on such a memory system or similar memory systems can include a number of different embodiments that can be combined depending on the application of such memory systems and/or the architecture in which such memory systems are implemented. Such memory systems may include the global management chip, which may be set as the global management chip of the multiple memory chip packages by a memory controller to which the memory system is coupled. Variations may include the communication line connected to each memory chip at a pad of the memory chip, where the pad is also used for a function of the memory chip in addition to peak power management. Variations may include the one or more memory chips in a memory chip package being arranged as one or more peak power management groups.

Elektronische Vorrichtungen wie mobile elektronische Vorrichtungen (z. B. Smartphones, Tablets usw.), elektronische Vorrichtungen für Anwendungen im Automobil (z. B. Sensoren, Steuergeräte, Fahrerassistenzsysteme, Sicherheits- oder Komfortsysteme usw.) und mit dem Internet verbundene Geräte oder Vorrichtungen (z. B. Internet-of-Things (IoT)-Geräte usw.) weisen einen unterschiedlichen Speicherbedarf auf, der unter anderem von der Art der elektronischen Vorrichtung, der Einsatzumgebung, den Leistungserwartungen usw. abhängt.Electronic devices such as mobile electronic devices (e.g. smartphones, tablets, etc.), electronic devices for automotive applications (e.g. sensors, control units, driver assistance systems, safety or comfort systems, etc.) and Internet-connected devices or devices (e.g. Internet-of-Things (IoT) devices, etc.) have different memory requirements depending on, among other things, the type of electronic device, the deployment environment, performance expectations, etc.

Elektronische Vorrichtungen lassen sich in mehrere Hauptkomponenten unterteilen: einen Prozessor (z. B. eine zentrale Verarbeitungseinheit (central processing unit - CPU) oder einen anderen Hauptprozessor); einen Speicher (z. B. eine oder mehrere flüchtige oder nichtflüchtige RAM-Speichervorrichtungen wie DRAM, mobiles oder stromsparendes synchrones DRAM mit doppelter Datenrate (double-data-rate synchronous DRAM - DDR SDRAM) usw.); und eine Speichervorrichtung (z.B. eine nichtflüchtige Speichervorrichtung (NVM) wie Flash-Speicher, ROM, eine SSD, eine MMC oder eine andere Speicherkartenstruktur oder -anordnung usw.). In bestimmten Beispielen können elektronische Vorrichtungen eine Benutzerschnittstelle (z. B. ein Display, einen Touchscreen, eine Tastatur, eine oder mehrere Tasten usw.), eine Grafikverarbeitungseinheit (graphics processing unit - GPU), eine Leistungsverwaltungsschaltung, einen Basisbandprozessor oder eine oder mehrere Transceiver-Schaltungen usw. beinhalten.Electronic devices can be broken down into several major components: a processor (e.g., a central processing unit (CPU) or other main processor); memory (e.g., one or more volatile or non-volatile RAM memory devices such as DRAM, mobile or low-power double-data-rate synchronous DRAM (DDR SDRAM), etc.); and a storage device (eg, a non-volatile memory (NVM) device such as flash memory, ROM, an SSD, an MMC, or other memory card structure or assembly, etc.). In certain examples, electronic devices may include a user interface (e.g., a display, a touch screen, a keyboard, one or more buttons, etc.), a graphics processing unit (GPU), a power management circuit, a baseband processor, or one or more transceivers -Contain circuits etc.

9 zeigt ein Blockdiagramm einer Ausführungsform eines Beispielgeräts 900, die mehrere Speicherchip-Pakete aufweist, die mit einer Leistungsverwaltung über die mehreren Speicherchip-Pakete strukturiert sind. Jedes Speicherchip-Paket kann globale und lokale Controller beinhalten, um PPM über mehrere Speicherchip-Pakete hinweg zu betreiben. Jeder Speicherchip kann ein Kontaktpad beinhalten, das mit einem Paketkontakt des Speicherchip-Pakets gekoppelt werden kann, der mit Paketkontakten anderer Speicherchip-Pakete für globales PPM zwischen den mehreren Speicherchip-Paketen gekoppelt werden kann. Controller für globales PPM können Vorgänge ausführen, wie sie hier in Bezug auf die den 1-8 zugeordneten Ausführungsformen gelehrt werden, ohne darauf beschränkt zu sein. Das Gerät 900, die eine oder mehrere solcher Speichervorrichtungen aufweist, kann als eigenständiges Gerät arbeiten oder mit anderen Geräten verbunden, beispielsweise vernetzt sein. 9 9 shows a block diagram of one embodiment of an example device 900 having multiple memory chip packages structured with power management across the multiple memory chip packages. Each memory chip package may include global and local controllers to operate PPM across multiple memory chip packages. Each memory chip can include a contact pad that can be coupled to a package contact of the memory chip package that can be coupled to package contacts of other memory chip packages for global PPM between the plurality of memory chip packages. Global PPM controllers can perform operations as described here in relation to the 1-8 associated embodiments are taught without being limited thereto. The device 900, which includes one or more such storage devices, can operate as a stand-alone device or can be connected to other devices, for example networked.

In einem vernetzten Einsatz kann der Rechner 900 in der Funktion eines Server-Rechners, eines Client-Rechners oder beider in einer Server-Client-Netzwerkumgebung arbeiten. In einem Beispiel kann der Rechner 900 als Peer-Rechner in einer Peer-to-Peer (P2P) (oder anderen verteilten) Netzwerkumgebung agieren. Bei dem Gerät 900 kann es sich um einen Personal Computer (PC), einen Tablet-PC, eine Set-Top-Box (STB), einen persönlichen digitalen Assistenten (PDA), ein Mobiltelefon, eine Web-Appliance, eine IoT-Vorrichtung, ein Automobilsystem oder ein anderes Gerät handeln, die in der Lage ist, Anweisungen (sequenziell oder anderweitig) auszuführen, die Maßnahmen spezifizieren, die von diesem Gerät ausgeführt werden sollen. Ferner beinhaltet der Begriff „Gerät“, auch wenn nur ein einzelnes Gerät abgebildet ist, jede Ansammlung von Geräten, die einzeln oder gemeinsam einen Satz (oder mehrere Sätze) von Anweisungen ausführen, um eine oder mehrere der hier besprochenen Methoden durchzuführen, wie z. B. Cloud Computing, Software as a Service (SaaS), andere Computer-Cluster-Konfigurationen. Das Beispielgerät 900 kann so eingerichtet sein, dass sie mit mehreren Speicherchip-Paketen arbeitet, die so konfiguriert sind, dass sie PPM über mehrere Speicherchip-Pakete hinweg durchführen, wie hier beschrieben.In a networked deployment, computer 900 may operate in the role of a server computer, a client computer, or both in a server-client network environment. In one example, computing device 900 may act as a peer computing device in a peer-to-peer (P2P) (or other distributed) network environment. The device 900 can be a personal computer (PC), tablet PC, set top box (STB), personal digital assistant (PDA), mobile phone, web appliance, IoT device , automotive system, or other device capable of executing instructions (sequential or otherwise) that specify actions to be performed by that device. Also, although a single device is depicted, the term "device" includes any collection of devices that individually or collectively execute a set (or sets) of instructions to perform one or more of the methods discussed herein, such as: B. Cloud Computing, Software as a Service (SaaS), other computer cluster configurations. Example device 900 may be configured to operate with multiple memory chip packages configured to perform PPM across multiple memory chip packages, as described herein.

Beispiele, wie sie hier beschrieben werden, können Logik, Komponenten, Vorrichtungen, Pakete oder Mechanismen beinhalten oder durch sie funktionieren. Ein Schaltkreis ist eine Sammlung (z. B. ein Satz) von Schaltkreisen, die in greifbaren Einheiten implementiert sind und Hardware beinhalten (z. B. einfache Schaltungen, Gatter, Logik usw.). Die Zugehörigkeit zu einem Schaltkreis kann im Laufe der Zeit und der zugrunde liegenden Hardwarevariabilität flexibel sein. Schaltkreise beinhalten Elemente, die allein oder in Kombination bestimmte Vorgänge durchführen können. In einem Beispiel kann die Hardware der Schaltkreise unveränderlich ausgelegt sein, um einen bestimmten Vorgang auszuführen (z. B. fest verdrahtet). In einem Beispiel kann die Hardware des Schaltkreises variabel verbundene physische Komponenten beinhalten (z. B. Ausführungseinheiten, Transistoren, einfache Schaltkreise usw.), einschließlich eines computerlesbaren Mediums, das physisch modifiziert ist (z. B. magnetisch, elektrisch, bewegliche Platzierung von Partikeln mit invarianter Masse usw.), um Anweisungen für die Ausführung eines bestimmten Vorgangs zu kodieren. Bei der Verbindung der physikalischen Komponenten werden die zugrunde liegenden elektrischen Eigenschaften einer Hardwarekomponente geändert, z. B. von einem Isolator zu einem Leiter oder umgekehrt. Die Anweisungen ermöglichen es der beteiligten Hardware (z. B. den Ausführungseinheiten oder einem Lademechanismus), über die variablen Verbindungen Elemente des Schaltkreises in der Hardware zu erzeugen, um im Vorgang Teile der spezifischen Aufgaben auszuführen. Dementsprechend ist das computerlesbare Medium kommunikativ mit den anderen Komponenten des Schaltkreises verbunden, wenn die Vorrichtung in Betrieb ist. In einem Beispiel kann jede der physischen Komponenten in mehr als einem Teil von mehr als einem Schaltkreis verwendet werden. Zum Beispiel können während des Vorgangs Ausführungseinheiten in einem ersten Schaltkreis eines ersten Schaltkreises zu einem bestimmten Zeitpunkt verwendet werden und zu einem anderen Zeitpunkt von einem zweiten Schaltkreis des ersten Schaltkreises oder von einem dritten Schaltkreis eines zweiten Schaltkreises wiederverwendet werden.Examples as described herein may include or operate through logic, components, devices, packages, or mechanisms. A circuit is a collection (e.g., a set) of circuits implemented in tangible units and includes hardware (e.g., simple circuits, gates, logic, etc.). Affiliation to a circuit can be flexible over time and underlying hardware variability. Circuits contain elements that alone or in combination can perform specific operations. In one example, the hardware of the circuits may be fixed (e.g., hardwired) to perform a specific operation. In one example, circuit hardware may include variably connected physical components (e.g., execution units, transistors, simple circuits, etc.) including a computer-readable medium that is physically modified (e.g., magnetic, electrical, movable placement of particles with invariant mass, etc.) to encode instructions for performing a specific operation. When connecting the physical components, the underlying electrical properties of a hardware component are changed, e.g. B. from an insulator to a conductor or vice versa. The instructions allow the hardware involved (e.g., the execution units or a loading mechanism) to create elements of the circuitry in the hardware via the variable connections to perform portions of the specific tasks in the process. Accordingly, the computer-readable medium is communicatively connected to the other components of the circuitry when the device is in operation. In one example, each of the physical components may be used in more than one part of more than one circuit. For example, during the process, execution units may be used in a first circuit of a first circuit at one time and reused at another time by a second circuit of the first circuit or by a third circuit of a second circuit.

Das Gerät (z. B. das Rechensystem) 900 kann einen Hardware-Prozessor 950 (z.B. eine CPU, eine GPU, einen Hardware-Prozessorkern oder eine beliebige Kombination davon), einen Hauptspeicher 954 und einen statischen Speicher 956 beinhalten, von denen einige oder alle über eine Zwischenverbindung (z. B. einen Bus) 958 miteinander kommunizieren können. Das Gerät 900 kann ferner eine Anzeigevorrichtung 960, eine alphanumerische Eingabevorrichtung 962 (z.B. eine Tastatur) und eine Navigationsvorrichtung 964 (z. B. eine Maus) für die Benutzeroberfläche (UI) beinhalten. In einem Beispiel können die Anzeigevorrichtung 960, die Eingabevorrichtung 962 und die UI-Navigationsvorrichtung 964 ein Touchscreen-Display sein. Das Gerät 900 kann zusätzlich eine Massenspeicherung (z. B. Laufwerk) 951, eine Signalerzeugungsvorrichtung 968 (z. B. einen Lautsprecher), eine Netzwerkschnittstellenvorrichtung 953 und einen oder mehrere Sensoren 966, wie z. B. einen GPS-Sensor, einen Kompass, einen Beschleunigungsmesser oder einen anderen Sensor beinhalten. Das Gerät 900 kann einen Ausgabe-Controller 969 beinhalten, wie z. B. eine serielle (z. B. Universal Serial Bus (USB), parallele oder andere verdrahtete oder drahtlose (z. B. Infrarot (IR), Nahfeldkommunikation (NFC) usw.) Verbindung, um eine oder mehrere periphere Vorrichtungen (z. B. einen Drucker, Kartenleser usw.) zu kommunizieren oder zu steuern.The device (e.g., computing system) 900 may include a hardware processor 950 (e.g., a CPU, a GPU, a hardware processor core, or any combination thereof), main memory 954, and static storage 956, some or all can communicate with each other via an interconnect (e.g., a bus) 958 . The device 900 may further include a display device 960, an alphanumeric input device 962 (e.g., a keyboard), and a navigation device 964 (e.g., a mouse) for the user interface (UI). In one example, the display device 960, the input device 962, and the UI navigation device 964 may be a touchscreen display. The device 900 may additionally include a mass storage (e.g., disk drive) 951, a signal generating device 968 (e.g., a speaker), a network interface device 953, and one or more sensors 966, such as e.g. B. include a GPS sensor, a compass, an accelerometer or other sensor. Device 900 may include an output controller 969, such as a serial (e.g., Universal Serial Bus (USB), parallel, or other wired or wireless (e.g., infrared (IR), near field communication (NFC), etc.) connection to connect one or more peripheral devices (e.g., a printer, card reader, etc.) to communicate or control.

Das Gerät 900 kann ein maschinenlesbares Medium 952 beinhalten, auf dem ein oder mehrere Sätze von Datenstrukturen oder Anweisungen 955 (z. B. Software) gespeichert sind, die das Gerät 900 verkörpern oder von ihr verwendet werden, um eine oder mehrere der Techniken oder Funktionen durchzuführen, für die das Gerät 900 ausgelegt ist. Die Anweisungen 955 können sich auch vollständig oder zumindest teilweise im Hauptspeicher 954, im statischen Speicher 956 oder im Hardware-Prozessor 950 befinden, während sie von dem Gerät 900 ausgeführt werden. In einem Beispiel kann eine oder eine beliebige Kombination aus dem Hardware-Prozessor 950, dem Hauptspeicher 954, dem statischen Speicher 956 oder dem Massenspeicher 951 das maschinenlesbare Medium 952 bilden.Device 900 may include a machine-readable medium 952 storing one or more sets of data structures or instructions 955 (e.g., software) embodying or used by device 900 to perform one or more of the techniques or functions perform for which the device 900 is designed. Instructions 955 may also reside wholly or at least partially in main memory 954, static storage 956, or hardware processor 950 while device 900 executes them. In one example, one or any combination of hardware processor 950, main memory 954, static storage 956, or mass storage 951 may form machine-readable medium 952.

Während das maschinenlesbare Medium 952 als einzelnes Medium dargestellt ist, kann der Begriff „maschinenlesbares Medium“ ein einzelnes Medium oder mehrere Medien (z. B. eine zentrale oder verteilte Datenbank oder zugehörige Caches und Server) beinhalten, die so konfiguriert sind, dass sie die eine oder mehrere Anweisungen 955 speichern. Der Begriff „maschinenlesbares Medium“ kann jedes Medium beinhalten, das in der Lage ist, Anweisungen zur Ausführung durch das Gerät 900 zu speichern, zu kodieren oder zu tragen, die das Gerät 900 veranlassen, eine oder mehrere der Techniken auszuführen, für die das Gerät 900 ausgelegt ist, oder das in der Lage ist, Datenstrukturen zu speichern, zu kodieren oder zu tragen, die von solchen Befehlen verwendet werden oder diesen zuzuordnen sind. Nicht einschränkende Beispiele für maschinenlesbare Medien können Festkörperspeicher, optische und magnetische Medien beinhalten. In einem Beispiel umfasst ein maschinenlesbares Massenmedium ein maschinenlesbares Medium mit einer Vielzahl von Partikeln, die eine unveränderliche (z. B. Ruhe-) Masse aufweisen. Dementsprechend handelt es sich bei maschinenlesbaren Massenmedien nicht um vorübergehende, sich ausbreitende Signale. Spezifische Beispiele für maschinenlesbare Massenmedien beinhalten: nichtflüchtige Speicher, wie Halbleiterspeichervorrichtungen (z. B. EPROM, EEPROM) und Flash-Speichervorrichtungen; Magnetplatten, wie interne Festplatten und Wechselplatten; magneto-optische Platten; und Compact-Disc-ROM (CD-ROM) und Digital Versatile Disc - Read Only Memory (DVD-ROM) Platten.While machine-readable medium 952 is depicted as a single medium, the term "machine-readable medium" may include a single medium or multiple media (e.g., a centralized or distributed database or associated caches and servers) configured to contain the store one or more instructions 955 . The term "machine-readable medium" may include any medium capable of storing, encoding, or carrying instructions for execution by device 900 that cause device 900 to perform one or more of the techniques for which the device 900 or capable of storing, encoding or carrying data structures used by or associated with such instructions. Non-limiting examples of machine-readable media can include solid-state memory, optical, and magnetic media. In one example, a machine-readable mass medium includes a machine-readable medium having a plurality of particles that have an invariant (e.g., resting) mass. Accordingly, machine-readable mass media are not transient, propagating signals. Specific examples of machine-readable mass media include: non-volatile memory, such as semiconductor memory devices (e.g., EPROM, EEPROM) and flash memory devices; magnetic disks such as internal hard disks and removable disks; magneto-optical disks; and Compact Disc-ROM (CD-ROM) and Digital Versatile Disc - Read Only Memory (DVD-ROM) disks.

Die Anweisungen 955 (z. B. Software, Programme, ein Betriebssystem (OS) usw.) oder andere Daten sind auf der Vorrichtung für die Massenspeicherung 951 gespeichert und können vom Hauptspeicher 954 zur Verwendung durch den Prozessor 950 abgerufen werden. Der Hauptspeicher 954 (z. B. DRAM) ist typischerweise schnell, aber flüchtig und daher eine andere Art der Speicherung als die Vorrichtung für Massenspeicher 951 (z. B. eine SSD), die für eine langfristige Speicherung geeignet ist, auch im ausgeschalteten Zustand. Die Anweisungen 955 oder Daten, die von einem Benutzer oder dem Gerät 900 verwendet werden, werden typischerweise in den Hauptspeicher 954 geladen, um vom Prozessor 950 verwendet zu werden. Wenn der Hauptspeicher 954 voll ist, kann virtueller Speicherplatz aus der Massenspeichereinrichtung 951 zugewiesen werden, um den Hauptspeicher 954 zu ergänzen. Da die Massenspeichereinrichtung 951 jedoch typischerweise langsamer ist als der Hauptspeicher 954 und die Schreibgeschwindigkeiten typischerweise mindestens doppelt so langsam sind wie die Lesegeschwindigkeiten, kann die Verwendung des virtuellen Speichers die Benutzererfahrung aufgrund der Latenzzeit der Speichervorrichtung (im Gegensatz zum Hauptspeicher 954, z. B. DRAM) stark verringern. Ferner kann die Verwendung des Massenspeichers 951 als virtueller Speicher die nutzbare Lebensdauer des Massenspeichers 951 stark verkürzen.Instructions 955 (e.g., software, programs, an operating system (OS), etc.) or other data are stored on mass storage device 951 and can be retrieved from main memory 954 for processor 950 use. Main memory 954 (e.g., DRAM) is typically fast but volatile, and is therefore a different type of storage than mass storage device 951 (e.g., an SSD), which is suitable for long-term storage, even when powered off . The instructions 955 or data used by a user or device 900 are typically loaded into main memory 954 for processor 950 to use. When the main memory 954 is full, virtual storage space can be allocated from the mass storage device 951 to supplement the main memory 954. However, since the mass storage device 951 is typically slower than main memory 954, and write speeds are typically at least twice slow as read speeds, the use of virtual memory can improve the user experience due to the latency of the storage device (as opposed to main memory 954, e.g. DRAM ) greatly decrease. Furthermore, using the mass storage 951 as virtual storage can greatly shorten the useful life of the mass storage 951 .

Im Gegensatz zum virtuellen Speicher verwendet die virtuelle Speicherkomprimierung (z. B. die Linux®-Kernel-Funktion „ZRAM“) einen Teil des Speichers als komprimierte Blockspeicherung, um ein Paging auf die Massenspeicher-Vorrichtung 951 zu vermeiden. Das Paging findet in dem komprimierten Block statt, bis es notwendig ist, diese Daten auf die Vorrichtung für die Massenspeicherung 951 zu schreiben. Die Komprimierung des virtuellen Speichers erhöht die nutzbare Größe des Hauptspeichers 954 und verringert gleichzeitig den Verschleiß der Vorrichtung für die Massenspeicherung 951.Unlike virtual memory, virtual memory compression (e.g., the Linux® kernel function “ZRAM”) uses some memory as compressed block storage to avoid paging to the 951 mass storage device. Paging occurs in the compressed block until it is necessary to bring that data to mass storage device 951 write. Virtual memory compression increases the usable size of main memory 954 while reducing wear and tear on the mass storage device 951.

Speichervorrichtungen, die für mobile elektronische Vorrichtungen oder mobile Speicher optimiert sind, beinhalten traditionell MMC-Festkörperspeicher (z. B. micro Secure Digital (microSD™) Karten usw.). MMC-Vorrichtungen beinhalten eine Reihe von parallelen Schnittstellen (z. B. eine 8-Bit-Parallelschnittstelle) zu einer Vorrichtung und sind häufig herausnehmbare und von der Vorrichtung getrennte Komponenten. Im Gegensatz dazu sind eingebettete Multi-Media-Controller (embedded multi-media controller - eMMC™) auf einer Platine befestigt und werden als Bestandteil der Vorrichtung betrachtet. Sie erreichen Lesegeschwindigkeiten, die mit denen von SATA-basierten SSD-Geräten konkurrieren. Die Nachfrage nach der Leistung mobiler Vorrichtungen nimmt jedoch weiter zu, z. B. um virtuelle oder Augmented-Reality-Vorrichtungen vollständig zu aktivieren, die zunehmenden Netzwerkgeschwindigkeiten zu nutzen usw. Um dieser Nachfrage gerecht zu werden, haben Speichervorrichtungen eine Umstellung von parallelen auf serielle Kommunikationsschnittstellen aufzuweisen. UFS-Geräte, einschließlich Controller und Firmware, kommunizieren mit einer Vorrichtung über eine serielle LVDS-Schnittstelle (Low-Voltage Differential Signaling) mit dedizierten Lese-/Schreibpfaden, was ferner zu höheren Lese-/Schreibgeschwindigkeiten führt.Storage devices optimized for mobile electronic devices or mobile storage have traditionally included MMC solid state storage (e.g., micro Secure Digital (microSD™) cards, etc.). MMC devices incorporate a number of parallel interfaces (e.g., an 8-bit parallel interface) to a device and are often removable and separate components from the device. In contrast, embedded multi-media controllers (eMMC™) are mounted on a circuit board and are considered part of the device. You achieve read speeds that rival those of SATA-based SSD devices. However, demand for mobile device performance continues to increase, e.g. to fully enable virtual or augmented reality devices, to take advantage of increasing network speeds, etc. To meet this demand, storage devices have undergone a transition from parallel to serial communication interfaces. UFS devices, including controllers and firmware, communicate with a device over a low-voltage differential signaling (LVDS) serial interface with dedicated read/write paths, further resulting in faster read/write speeds.

Die Anweisungen 955 können ferner über ein Kommunikationsnetz 959 unter Verwendung eines Übertragungsmediums über die Netzwerkschnittstellenvorrichtung 953 unter Verwendung eines beliebigen Übertragungsprotokolls (z. B. Frame Relay, Internetprotokoll (IP), Transmission Control Protocol (TCP), User Datagram Protocol (UDP), Hypertext Transfer Protocol (HTTP) usw.) übertragen oder empfangen werden. Beispiele für Kommunikationsnetzwerke können ein lokales Netzwerk (local area network - LAN), ein Weitverkehrsnetzwerk (wide area network - WAN), ein Paketdatennetzwerk (z. B. das Internet), Mobilfunknetze (z. B. zellulare Netzwerke), Plain Old Telephone (POTS) Netzwerke und drahtlose Datennetzwerke (z. B. Institute of Electrical and Electronics Engineers (IEEE) 802.11 Familie von Standards, bekannt als Wi-Fi®, IEEE 802.16 Familie von Standards, bekannt als WiMax®), IEEE 802.15.4 Familie von Standards, Peer-to-Peer (P2P) Netzwerke und andere. In einem Beispiel kann die Netzwerkschnittstellenvorrichtung 953 eine oder mehrere physische Buchsen (z. B. Ethernet-, Koaxial- oder Telefonbuchsen) oder eine oder mehrere Antennen für die Verbindung mit dem Kommunikationsnetzwerk 959 beinhalten. In einem Beispiel kann die Vorrichtung für die Netzwerkschnittstelle 953 eine Vielzahl von Antennen beinhalten, um drahtlos zu kommunizieren, wobei mindestens eine der Techniken SIMO (Single-Input Multiple-Output), MIMO (Multiple-InputMultiple-Output) oder MISO (Multiple-Input Single-Output) verwendet wird. Der Begriff „Übertragungsmedium“ beinhaltet jedes greifbare Medium, das in der Lage ist, Befehle an das Gerät 900 und zur Ausführung durch diese zu übertragen, und beinhaltet Instrumente zur Übertragung digitaler oder analoger Kommunikationssignale, um die Kommunikation solcher Befehle zu erleichtern, wobei die Befehle durch Software implementiert werden können.The instructions 955 can also be transmitted over a communication network 959 using a transmission medium via the network interface device 953 using any transmission protocol (e.g. Frame Relay, Internet Protocol (IP), Transmission Control Protocol (TCP), User Datagram Protocol (UDP), Hypertext Transfer Protocol (HTTP), etc.) are transmitted or received. Examples of communication networks may include a local area network (LAN), a wide area network (WAN), a packet data network (e.g., the Internet), wireless networks (e.g., cellular networks), plain old telephone ( POTS) networks and wireless data networks (e.g. Institute of Electrical and Electronics Engineers (IEEE) 802.11 family of standards known as Wi-Fi®, IEEE 802.16 family of standards known as WiMax®), IEEE 802.15.4 family of standards, peer-to-peer (P2P) networks and others. In an example, network interface device 953 may include one or more physical jacks (e.g., Ethernet, coaxial, or phone jacks) or one or more antennas for connection to communications network 959 . In one example, the network interface device 953 may include a plurality of antennas to communicate wirelessly using at least one of the techniques SIMO (single-input multiple-output), MIMO (multiple-input multiple-output), or MISO (multiple-input single output) is used. The term "transmission medium" includes any tangible medium capable of transmitting commands to and for execution by device 900, and includes instruments for transmitting digital or analog communication signals to facilitate the communication of such commands, the commands can be implemented by software.

Nachfolgend sind Ausführungsformen von Vorrichtungen und Verfahren gemäß den hierin enthaltenen Lehren beispielhaft aufgeführt.The following are exemplary embodiments of devices and methods according to the teachings contained herein.

Ein beispielhafter Speicherchip 1 kann umfassen: einen ersten Controller mit einer Verarbeitungsschaltung, die einen oder mehrere Prozessoren enthält, wobei der erste Controller so konfiguriert ist, dass er Vorgänge zur Spitzenleistungsverwaltung durchführt, wobei die Vorgänge umfassen: Funktionieren in einem Speicherchip-Paket von mehreren Speicherchip-Paketen als globaler Verwaltungs-Chip für die Spitzenleistungsverwaltung der mehreren Speicherchip-Pakete, als lokaler Verwaltungs-Chip innerhalb des Speicherchip-Pakets oder als Nicht-Verwaltungs-Chip in dem Speicherchip-Paket; und, wenn der Speicherchip als globaler Verwaltungs-Chip eingestellt ist, Starten einer Kommunikationssequenz, um ein Leistungsbudget unter den mehreren Speicherchip-Paketen aufzuteilen; und ein Kontaktpad, das mit dem ersten Controller gekoppelt ist, um den Speicherchip mit einem Paketkontakt des Speicherchip-Pakets zu koppeln, wobei der Paketkontakt eine Kommunikation von dem ersten Controller bereitstellt, um die Spitzenleistungsverwaltung unter den mehreren Speicherchip-Paketen in Angriff zu nehmen.An example memory chip 1 may include: a first controller having processing circuitry including one or more processors, the first controller being configured to perform peak power management operations, the operations including: functioning in a memory chip package of multiple memory chips - packages as a global management chip for peak power management of the multiple memory chip packages, as a local management chip within the memory chip package, or as a non-management chip in the memory chip package; and when the memory chip is set as a global management chip, starting a communication sequence to share a power budget among the plurality of memory chip packages; and a contact pad coupled to the first controller to couple the memory chip to a package contact of the memory chip package, the package contact providing communication from the first controller to address peak power management among the plurality of memory chip packages.

Ein Beispiel-Speicherchip 2 kann Merkmale des Beispiel-Speicherchips 1 beinhalten und einen zweiten Controller mit einer Verarbeitungsschaltung beinhalten, die einen oder mehrere Prozessoren enthält, wobei der zweite Controller so konfiguriert ist, dass er Vorgänge für das Spitzenleistungsverwaltung des Speicherchips durchführt, wobei die Vorgänge umfassen: Empfangen eines Berichts über einen zusätzlichen, voreingestellten oder reduzierten Strom, der für den Speicherchip verfügbar ist, von dem ersten Controller; Steuern der Spitzenleistungsverwaltung des Speicherchips unter Verwendung des Berichts; und Senden eines lokalen Berichts über eine Stromgrenze, die in dem Speicherchip verwendet wird, an den ersten Controller.An example memory chip 2 may include features of example memory chip 1 and include a second controller having processing circuitry that includes one or more processors, the second controller being configured to perform operations for peak power management of the memory chip, the operations include: receiving from the first controller a report of an additional, default, or reduced current available for the memory chip; controlling peak power management of the memory chip using the report; and sending a local report of a current limit used in the memory chip to the first controller.

Ein Beispiel-Speicherchip 3 kann Merkmale eines der vorangegangenen Beispiel-Speicherchips beinhalten und kann bei dem als globaler Verwaltungs-Chip eingestellten Speicherchip den ersten Controller so betreiben, dass er ein digitales Taktsignal von dem Kontaktpad ansteuert, wobei das digitale Taktsignal einen Taktimpuls bei jedem N-ten Impuls enthält, so dass zwischen den Taktimpulsen der Stromverbrauch der Speicherchip-Pakete über Impulse in einem Token-Kommunikationsverfahren bereitgestellt wird.An example memory chip 3 may include features of any of the previous example memory chips and, with the memory chip set as the global management chip, may operate the first controller to drive a digital clock signal from the contact pad, the digital clock signal having a clock pulse every N th pulse contains, so that between the clock pulses, the power consumption of the memory chip packages is provided via pulses in a token communication method.

Ein Beispiel-Speicherchip 4 kann Merkmale eines der vorhergehenden Beispiel-Speicherchips beinhalten und kann, wenn der Speicherchip so eingestellt ist, dass er als lokaler Verwaltungs-Chip funktioniert, den ersten Controller so betreiben, dass er den Stromverbrauch des Speicherchip-Pakets ausgibt, in dem der Speicherchip angeordnet ist.An example memory chip 4 may include features of any of the preceding example memory chips and, when the memory chip is set to function as a local management chip, may operate the first controller to output the power consumption of the memory chip package, in which the memory chip is located.

Ein Beispiel-Speicherchip 5 kann Merkmale der vorangegangenen Beispiel-Speicherchips beinhalten und kann, wenn der Speicherchip so eingestellt ist, dass er als Nicht-Verwaltungs-Chip funktioniert, den ersten Controller in einem Abhörmodus betreiben, um von dem Kontaktpad den Leistungsbudgetstatus der Speicherchip-Pakete zu empfangen.An example memory chip 5 may include features of the previous example memory chips and, when the memory chip is set to function as a non-management chip, may operate the first controller in a listening mode to obtain from the contact pad the power budget status of the memory chip to receive packets.

In einem Beispiel-Speicherchip 6 kann jeder der Speicherchips der Beispiel-Speicherchips 1 bis 5 Speicherchips umfassen, die in eine elektronische Vorrichtung eingebaut sind, die ferner einen Host-Prozessor und einen Kommunikationsbus umfasst, der sich zwischen dem Host-Prozessor und dem Speicherchip erstreckt.In example memory chip 6, each of the memory chips of example memory chips 1 to 5 may include memory chips incorporated into an electronic device that further includes a host processor and a communication bus extending between the host processor and the memory chip .

In einem Beispiel-Speicherchip 7 kann jeder der Speicherchips der Beispiel-Speicherchips 1 bis 6 so modifiziert werden, dass er jede in einem anderen Beispiel-Speicherchip 1 bis 6 dargestellte Struktur beinhaltet.In example memory chip 7, each of the memory chips of example memory chips 1-6 can be modified to include any structure illustrated in another example memory chip 1-6.

In einem Beispiel-Speicherchip 8 kann jede Vorrichtung, die den Speicherchips der Beispiel-Speicherchips 1 bis 7 zugeordnet ist, ferner eine maschinenlesbare Speichervorrichtung beinhalten, die so konfiguriert ist, dass sie Anweisungen in einem physikalischen Zustand speichert, wobei die Anweisungen dazu verwendet werden können, einen oder mehrere Vorgänge der Vorrichtung durchzuführen.In example memory chip 8, each device associated with the memory chips of example memory chips 1-7 may further include a machine-readable memory device configured to store instructions in a physical state, which instructions may be used to do so to perform one or more operations of the device.

In einem Beispiel-Speicherchip 9 kann jeder der Speicherchips der Beispiel-Speicherchips 1 bis 8 gemäß einem der Verfahren der folgenden Beispielverfahren 1 bis 6 betrieben werden.In an example memory chip 9, each of the memory chips of the example memory chips 1 to 8 can be operated according to one of the methods of the following example methods 1 to 6.

Ein Beispiel für ein Speichersystem 1 kann umfassen: mehrere Speicherchip-Pakete, wobei jedes Speicherchip-Paket einen oder mehrere Speicherchips beinhaltet; eine Kommunikationsleitung, die mit jedem Speicherchip in den mehreren Speicherchip-Paketen gekoppelt ist; einen globalen Verwaltungs-Chip in einem Speicherchip-Paket der mehreren Speicherchip-Pakete, wobei der globale Verwaltungs-Chip betreibbar ist, um eine Kommunikationssequenz zwischen den mehreren Speicherchip-Paketen zu starten, um ein Strombudget über die Kommunikationsleitung über die mehreren Speicherchip-Pakete zu teilen; und ein lokales Verwaltungs-Chip in jedem Speicherchip-Paket der mehreren Speicherchip-Pakete mit Ausnahme des Speicherchip-Pakets, das den globalen Verwaltungs-Chip enthält, wobei jeder lokale Verwaltungs-Chip ein Signal mit Taktimpulsen empfängt, das von dem globalen Verwaltungs-Chip auf der Kommunikationsleitung angetrieben wird.An example of a memory system 1 may include: multiple memory chip packages, each memory chip package including one or more memory chips; a communication line coupled to each memory chip in the plurality of memory chip packages; a global management chip in a memory chip package of the plurality of memory chip packages, the global management chip being operable to initiate a communication sequence between the plurality of memory chip packages to allocate a power budget over the communication line over the plurality of memory chip packages share; and a local management chip in each memory chip package of the plurality of memory chip packages except for the memory chip package containing the global management chip, each local management chip receiving a signal with clock pulses transmitted from the global management chip is driven on the communication line.

Ein Beispiel-Speicherchip 2 kann Merkmale des Beispiel-Speicherchips 1 aufweisen und kann beinhalten, dass der globale Verwaltungs-Chip das Signal mit einem Taktimpuls in jedem N-ten Zyklus bereitstellt und Daten zwischen zwei Taktimpulsen als Reaktion auf den globalen Verwaltungs-Chip mit einem Token für die Kommunikation ansteuert, wobei die Daten den Status des Stromverbrauchs des Speicherchip-Pakets, das den globalen Verwaltungs-Chip enthält, identifizieren.An example memory chip 2 may have features of example memory chip 1 and may include the global management chip providing the signal with a clock pulse every Nth cycle and data between two clock pulses in response to the global management chip with a token for communication, the data identifying the power consumption status of the memory chip package containing the global management chip.

Ein Beispiel-Speichersystem 3 kann Merkmale eines der vorhergehenden BeispielSpeichersysteme aufweisen und kann beinhalten, dass der lokale Verwaltungs-Chip zwischen zwei Taktimpulsen, die vom globalen Verwaltungs-Chip erzeugt werden, als Reaktion auf den lokalen Verwaltungs-Chip, der ein Token für die Kommunikation hat, Daten auf der Kommunikationsleitung treibt, wobei die Daten den Status des Stromverbrauchs des Speicherchip-Pakets, das den lokalen Verwaltungs-Chip enthält, identifizieren.An example memory system 3 may have features of any of the previous example memory systems and may include the local management chip between two clock pulses generated by the global management chip in response to the local management chip sending a token for communication drives data on the communication line, the data identifying the power consumption status of the memory chip package containing the local management chip.

Ein Beispiel-Speichersystem 4 kann Merkmale eines der vorhergehenden BeispielSpeichersysteme aufweisen und kann das Signal beinhalten, das einen Taktimpuls in jedem dritten Zyklus mit zwei Datenimpulsen zwischen zwei Taktimpulsen aufweist, wobei die zwei Datenimpulse vier Zustände eines Strombudgets eines Speicherchip-Pakets der mehreren Speicherchip-Pakete definieren.An example memory system 4 may have features of any of the preceding example memory systems and may include the signal having a clock pulse every third cycle with two data pulses between two clock pulses, the two data pulses representing four states of a power budget of one of the plurality of memory chip packages define.

Ein beispielhaftes Speichersystem 5 kann Merkmale eines der vorangegangenen Beispielspeichersysteme beinhalten und die vier Zustände Leerlauf, reduzierter Strom, Standardstrombudget und Zusatzstrom umfassen.An example memory system 5 may include features of any of the previous example memory systems and include four states: idle, reduced power, default power budget, and supplemental power.

Ein Beispiel-Speichersystem 6 kann Merkmale eines der vorangegangenen BeispielSpeichersysteme beinhalten und kann Nicht-Verwaltungs-Speicherchips in den mehreren Speicherchip-Paketen beinhalten, die mit der Kommunikationsleitung in einem Abhörmodus verbunden sind.An example memory system 6 may include features of any of the previous example memory systems and may include non-management memory chips in the multiple memory chip packages connected to the communication line in a listening mode.

Ein Beispiel-Speichersystem 7 kann Merkmale eines der vorangegangenen BeispielSpeichersysteme beinhalten und kann den globalen Verwaltungs-Chip beinhalten, der durch den Speicher-Controller, mit dem das Speichersystem verbunden ist, als globaler Verwaltungs-Chip der mehreren Speicherchip-Pakete eingestellt werden kann.An example memory system 7 may include features of any of the previous example memory systems and may include the global management chip that may be set by the memory controller to which the memory system is connected as the global management chip of the multiple memory chip packages.

Ein Beispiel-Speichersystem 8 kann Merkmale eines der vorangegangenen BeispielSpeichersysteme beinhalten und kann die Kommunikationsleitung beinhalten, die mit jedem Speicherchip an einem Pad des Speicherchips gekoppelt ist, wobei das Pad zusätzlich zur Spitzenleistungsverwaltung auch für eine Funktion des Speicherchips verwendet wird.An example memory system 8 may include features of any of the previous example memory systems and may include the communication line coupled to each memory chip at a pad of the memory chip, where the pad is also used for a function of the memory chip in addition to peak power management.

Ein Beispiel-Speichersystem 9 kann Merkmale eines der vorhergehenden BeispielSpeichersysteme beinhalten und kann den einen oder die mehreren Speicherchips in einem Speicherchip-Paket beinhalten, die als eine oder mehrere Gruppen für die Spitzenleistungsverwaltung angeordnet sind.An example memory system 9 may include features of any of the previous example memory systems and may include the one or more memory chips in a memory chip package arranged as one or more groups for peak power management.

In einem Beispiel-Speichersystem 10 kann jedes der vorhergehenden BeispielSpeichersysteme Speichersysteme beinhalten, die in eine elektronische Vorrichtung eingebaut sind, die ferner einen Host-Prozessor und einen Kommunikationsbus umfasst, der sich zwischen dem Host-Prozessor und dem Speichersystem erstreckt.In example memory system 10, each of the foregoing example memory systems may include memory systems incorporated into an electronic device that further includes a host processor and a communications bus extending between the host processor and the memory system.

In einem Beispiel-Speichersystem 11 kann jedes der vorangegangenen Beispielspeichersysteme so modifiziert werden, dass es jede in einem anderen der Beispielspeichersysteme 1 bis 10 dargestellte Struktur beinhaltet.In example storage system 11, any of the preceding example storage systems may be modified to include any structure illustrated in another of example storage systems 1-10.

In einem Beispiel-Speichersystem 12 kann eine Vorrichtung, die einem der vorangegangenen Beispielspeichersysteme zugeordnet ist, ferner eine maschinenlesbare Speichervorrichtung beinhalten, die so konfiguriert ist, dass sie Anweisungen als physikalischen Zustand speichert, wobei die Anweisungen verwendet werden können, um einen oder mehrere Vorgänge der Vorrichtung durchzuführen.In example memory system 12, a device associated with any of the foregoing example memory systems may further include a machine-readable memory device configured to store instructions as physical state, wherein the instructions may be used to perform one or more operations of perform device.

In einem Beispiel-Speichersystem 13 kann jedes der vorangehenden BeispielSpeichersysteme gemäß einem der Verfahren der folgenden Beispielverfahren 1 bis 6 betrieben werden.In an example memory system 13, each of the foregoing example memory systems may be operated according to any of the methods of example methods 1 through 6 below.

Ein Beispiel-Speichersystem 14 kann Merkmale der vorangegangenen Beispiel-Speicherchips 1-9 und Speichersysteme 1-13 beinhalten.Example memory system 14 may include features of previous example memory chips 1-9 and memory systems 1-13.

Ein beispielhaftes Verfahren 1 zur Durchführung von Spitzenleistungsverwaltung kann umfassen: Starten einer Kommunikationssequenz, um ein Gesamtspitzenleistungsbudget eines Systems unter mehreren Speicherchip-Paketen des Systems aufzuteilen, an einem Verwaltungs-Chip in einem Speicherchip-Paket der mehreren Speicherchip-Pakete, wobei jedes Speicherchip-Paket ein oder mehrere Speicherchips enthält; Treiben von Taktimpulsen von dem Verwaltungs-Chip auf eine Kommunikationsleitung, wobei die Speicherchips der mehreren Speicherchip-Pakete mit der Kommunikationsleitung verbunden sind; Hinzufügen von Daten, die einen Status eines Strombudgets des jeweiligen Speicherchip-Pakets identifizieren, an dem Manager-Chip oder einem lokalen Verwaltungs-Chip jedes Speicherchip-Pakets während eines Zeitraums, in dem der jeweilige Manager-Chip oder der lokale Verwaltungs-Chip Token-Zugriff auf die Kommunikationsleitung hat; und Anpassen einer Nutzungsgrenze eines Strombudgets eines Speicherchips eines Speicherchip-Pakets der mehreren Speicherchip-Pakete als Reaktion auf von der Kommunikationsleitung empfangene Daten.An exemplary method 1 for performing peak power management may include: starting a communication sequence to divide an overall peak power budget of a system among multiple memory chip packages of the system at a management chip in one memory chip package of the plurality of memory chip packages, each memory chip package contains one or more memory chips; driving clock pulses from the management chip onto a communication line, wherein the memory chips of the plurality of memory chip packages are connected to the communication line; Adding data identifying a status of a power budget of the respective memory chip package to the manager chip or a local management chip of each memory chip package during a period in which the respective manager chip or the local management chip tokenizes has access to the communications line; and adjusting a usage limit of a power budget of a memory chip of a memory chip package of the plurality of memory chip packages in response to data received from the communication line.

Ein beispielhaftes Verfahren 2 zur Durchführung der Spitzenleistungsverwaltung kann Merkmale des Beispielverfahrens 1 zur Durchführung der Spitzenleistungsverwaltung beinhalten und kann die Aufteilung eines Teils des ungenutzten Gesamtstrombudgets auf die Speicherchips der mehreren Speicherchip-Pakete beinhalten.An example method 2 for performing peak power management may include features of example method 1 for performing peak power management and may include apportioning a portion of the total unused power budget among the memory chips of the multiple memory chip packages.

Ein beispielhaftes Verfahren 3 zur Durchführung der Spitzenleistungsverwaltung kann Merkmale eines der vorhergehenden beispielhaften Verfahren zur Durchführung der Spitzenleistungsverwaltung beinhalten und kann das Hinzufügen der den Status identifizierenden Daten beinhalten, um das Hinzufügen von Daten zwischen Taktimpulsen zu ermöglichen, wobei die Daten einen digitalen Code darstellen, der den Status identifiziert.An example method 3 for performing peak power management may include features of any of the previous example methods for performing peak power management and may include adding the status identifying data to allow adding data between clock pulses, the data representing a digital code that identified the status.

Ein beispielhaftes Verfahren 4 zum Durchführen von Spitzenleistungsverwaltung kann Merkmale eines der vorhergehenden Beispielverfahren zum Durchführen von Spitzenleistungsverwaltung beinhalten und kann das Anpassen der Nutzungsgrenze des Speicherchips beinhalten, das als Reaktion auf Folgendes durchgeführt wird: Überwachen der Kommunikationsleitung zum Abhören des lokalen Verwaltungs-Chips jedes Speicherchip-Pakets; und Bestimmen der Verfügbarkeit von zusätzlichem, standardmäßigem oder reduziertem Strombudget anhand der Überwachung.An example method 4 for performing peak power management may include features of any of the previous example methods for performing peak power management and may include adjusting the usage limit of the memory chip performed in response to: monitoring the communications line to eavesdrop on the local management chip of each memory chip- package; and determining availability of additional, default, or reduced power budget based on the monitoring.

Ein Beispielverfahren 5 zur Durchführung von Spitzenleistungsverwaltung kann Merkmale des Beispielverfahrens 4 zur Durchführung von Spitzenleistungsverwaltung und eines der vorhergehenden Beispielverfahren zur Durchführung von Spitzenleistungsverwaltung beinhalten und kann die Überwachung der Kommunikationsleitung und das Bestimmen der Verfügbarkeit durch den Einsatz eines ersten Controllers des Speicherchips, der mit der Kommunikationsleitung verbunden ist, beinhalten; und die Anpassung der Nutzungsgrenze wird durch einen zweiten Controller des Speicherchips durchgeführt, der so angeschlossen ist, dass er einen Bericht über die Verfügbarkeit vom ersten Controller empfängt.An example method 5 for performing peak power management may include features of example method 4 for performing peak power management and any of the preceding example methods for performing peak power management and may monitor the communication line and determine availability through the use of a first controller of the memory chip associated with the communication line connected include; and the usage limit adjustment is performed by a second controller of the memory chip coupled to receive a report of availability from the first controller.

Ein beispielhaftes Verfahren 6 zur Durchführung von Spitzenleistungsverwaltung kann Merkmale von einem der vorangegangenen Beispielverfahren zur Durchführung von Spitzenleistungsverwaltung beinhalten und kann beinhalten . die Anpassung der Nutzungsgrenze des Speicherchips, um die Einstellung der Nutzungsgrenze auf einen Standardgrenzwert plus eine erste Strommenge, auf den Standardgrenzwert minus eine zweite Strommenge oder auf den Standardgrenzwert zu beinhalten.An example method 6 for performing peak power management may and may include features of any of the previous example methods for performing peak power management. adjusting the usage limit of the memory chip to include setting the usage limit to a default limit plus a first amount of current, to the default limit minus a second amount of current, or to the default limit.

In einem Beispielverfahren 7 zum Durchführen von Spitzenleistungsverwaltung kann jedes der Beispielverfahren 1 bis 6 zum Durchführen von Spitzenleistungsverwaltung in einer elektronischen Speichervorrichtung durchgeführt werden, die ferner einen Host-Prozessor und einen Kommunikationsbus umfasst, der sich zwischen dem Host-Prozessor und der Speichervorrichtung erstreckt.In an example method 7 for performing peak power management, each of example methods 1 through 6 for performing peak power management may be performed in an electronic storage device that further comprises a host processor and a communication bus extending between the host processor and the storage device.

In einem Beispielverfahren 8 zur Spitzenleistungsverwaltung kann jedes der Beispielverfahren 1 bis 7 zur Spitzenleistungsverwaltung modifiziert werden, um Vorgänge zu beinhalten, die in einem anderen der Beispielverfahren 1 bis 7 zur Verwaltung von Leistungsspitzen aufgeführt sind.In an example peak power management method 8, each of example peak power management methods 1 through 7 may be modified to include operations listed in another of example method 1 through 7 for peak power management.

In einem beispielhaften Verfahren 9 zur Durchführung der Spitzenleistungsverwaltung kann jedes der beispielhaften Verfahren 1 bis 8 zur Durchführung der Spitzenleistungsverwaltung zumindest teilweise durch die Verwendung von Anweisungen implementiert werden, die als physikalischer Zustand in einer oder mehreren maschinenlesbaren Speichervorrichtungen gespeichert sind.In an example method 9 for performing peak power management, each of example methods 1 through 8 for performing peak power management may be implemented at least in part through the use of instructions stored as physical state in one or more machine-readable storage devices.

Ein Beispiel-Verfahren 10 zur Durchführung der Spitzenleistungsverwaltung kann Merkmale beliebiger der vorhergehenden Beispielverfahren 1 bis 9 zur Durchführung der Spitzenleistungsverwaltung beinhalten und kann das Durchführen von Funktionen beinhalten, die beliebigen Merkmalen von Beispiel-Speicherchips 1 bis 9 und Beispiel-Speichersystemen 1 bis 14 zugeordnet sind.An example method 10 for performing peak power management may include features of any of the preceding example methods 1-9 for performing peak power management and may include performing functions associated with any features of example memory chips 1-9 and example memory systems 1-14 .

Eine beispielhafte maschinenlesbare Vorrichtung 1, die Anweisungen speichert, die, wenn sie von einem oder mehreren Prozessoren ausgeführt werden, ein Gerät zum Durchführen von Vorgängen veranlassen, kann Anweisungen umfassen, um Funktionen durchzuführen, die beliebigen Merkmalen von Beispiel-Speicherchips 1 bis 9 und Speichersystemen 1 bis 14 zugeordnet sind, oder Verfahren durchzuführen, die beliebigen Merkmalen von Beispielverfahren 1 bis 10 zugeordnet sind.An example machine-readable device 1 storing instructions that, when executed by one or more processors, cause a device to perform operations may include instructions to perform functions representing any of the features of example memory chips 1-9 and memory systems 1 through 14, or to perform methods associated with any of the features of example methods 1 through 10.

Obwohl hier spezifische Ausführungsformen dargestellt und beschrieben wurden, wird der Fachmann erkennen, dass die gezeigten spezifischen Ausführungsformen durch jede Anordnung ersetzt werden können, die den gleichen Zweck erfüllt. Verschiedene Ausführungsformen verwenden Permutationen und/oder Kombinationen der hier beschriebenen Ausführungsformen. Die obige Beschreibung dient der Veranschaulichung und ist nicht einschränkend, und die hier verwendete Phraseologie oder Terminologie dient nur dem Zweck der Beschreibung. Kombinationen der obigen Ausführungsformen und andere Ausführungsformen werden für den Fachmann nach dem Studium der obigen Beschreibung offensichtlich sein.Although specific embodiments have been illustrated and described herein, those skilled in the art will recognize that any arrangement which achieves the same purpose may be substituted for the specific embodiments shown. Various embodiments use permutations and/or combinations of the embodiments described herein. The above description is intended for purposes of illustration and not limitation, and the phraseology or terminology used herein is for the purpose of description only. Combinations of the above embodiments and other embodiments will be apparent to those skilled in the art after reading the above description.

Claims (15)

Speicherchip, umfassend: einen ersten Controller mit einer Verarbeitungsschaltung, die einen oder mehrere Prozessoren beinhaltet, wobei der erste Controller so konfiguriert ist, dass er Vorgänge für die Spitzenleistungsverwaltung durchführt, wobei die Vorgänge umfassen: Funktionieren, in einem Speicherchip-Paket aus mehreren Speicherchip-Paketen, als globaler Verwaltungs-Chip für die Spitzenleistungsverwaltung der mehreren Speicherchip-Pakete, als lokaler Verwaltungs-Chip innerhalb des Speicherchip-Pakets oder als Nicht-Verwaltungs-Chip in dem Speicherchip-Paket; und Starten einer Kommunikationssequenz, um ein Leistungsbudget unter den Speicherchips aufzuteilen, wobei der Speicherchip als der globale Verwaltungs-Chip eingestellt ist; und ein Kontaktpad, das mit dem ersten Controller gekoppelt ist, um den Speicherchip mit einem Kontakt des Speicherchip-Pakets zu koppeln, wobei der Paketkontakt eine Kommunikation vom ersten Controller bereitstellt, um die Spitzenleistungsverwaltung unter den mehreren Speicherchip-Paketen in Gang zu setzen.Memory chip comprising: a first controller having processing circuitry including one or more processors, the first controller being configured to perform peak power management operations, the operations comprising: functioning, in a memory chip package of multiple memory chip packages, as a global management chip for peak power management of the multiple memory chip packages, as a local management chip within the memory chip package, or as a non-management chip in the memory chip package; and starting a communication sequence to share a power budget among the memory chips, the memory chip being set as the global management chip; and a contact pad coupled to the first controller to couple the memory chip to a contact of the memory chip package, the package contact providing communication from the first controller to initiate peak power management among the plurality of memory chip packages. Speicherchip nach Anspruch 1, wobei der Speicherchip einen zweiten Controller beinhaltet, der eine Verarbeitungsschaltung mit einem oder mehreren Prozessoren enthält, wobei der zweite Controller so konfiguriert ist, dass er Vorgänge zur Spitzenleistungsverwaltung des Speicherchips durchführt, wobei die Vorgänge umfassen: Empfangen eines Berichts von dem ersten Controller über zusätzlichen, voreingestellten oder reduzierten Strom, der für den Speicherchip verfügbar ist; Steuern der Spitzenleistungsverwaltung des Speicherchips unter Verwendung des Berichts; und Senden eines lokalen Berichts über eine Stromgrenze, die in dem Speicherchip verwendet wird, an den ersten Controller.memory chip after claim 1 wherein the memory chip includes a second controller including processing circuitry having one or more processors, the second controller being configured to perform peak power management operations of the memory chip performs, the acts comprising: receiving a report from the first controller of additional, default, or reduced power available to the memory chip; controlling peak power management of the memory chip using the report; and sending a local report of a current limit used in the memory chip to the first controller. Speicherchip nach Anspruch 1, wobei, wenn der Speicherchip als globaler Verwaltungs-Chip eingestellt ist, der erste Controller so betreibbar ist, dass er ein digitales Taktsignal von dem Kontaktpad treibt, wobei das digitale Taktsignal einen Taktimpuls bei jedem N-ten Impuls enthält, so dass zwischen den Taktimpulsen Stromverbrauch von Speicherchip-Paketen über Impulse in einem Token-Kommunikationsverfahren bereitgestellt wird.memory chip after claim 1 wherein when the memory chip is set as a global management chip, the first controller is operable to drive a digital clock signal from the contact pad, the digital clock signal including a clock pulse every Nth pulse such that between the clock pulses Power consumption of memory chip packets is provided via pulses in a token communication method. Speicherchip nach Anspruch 1, wobei, wenn der Speicherchip so eingestellt ist, dass er als lokaler Verwaltungs-Chip fungiert, der erste Controller so betrieben werden kann, dass er Stromverbrauch des Speicherchip-Pakets ausgibt, in dem der Speicherchip angeordnet ist.memory chip after claim 1 wherein when the memory chip is set to act as a local management chip, the first controller is operable to output power consumption of the memory chip package in which the memory chip is located. Speicherchip nach Anspruch 1, wobei, wenn der Speicherchip so eingestellt ist, dass er als Nicht-Verwaltungs-Chip fungiert, der erste Controller in einem Abhörmodus betrieben werden kann, um von dem Kontaktpad den Status des Leistungsbudgets der Speicherchip-Pakete zu empfangen.memory chip after claim 1 wherein when the memory chip is set to act as a non-management chip, the first controller is operable in a listening mode to receive from the contact pad the power budget status of the memory chip packages. Speichersystem, umfassend: mehrere Speicherchip-Pakete, wobei jedes Speicherchip-Paket einen oder mehrere Speicherchips enthält; eine Kommunikationsleitung, die mit jedem Speicherchip in den mehreren Speicherchip-Paketen verbunden ist, einen globalen Verwaltungs-Chip in einem Speicherchip-Paket der mehreren Speicherchip-Pakete, wobei der globale Verwaltungs-Chip eine Kommunikationssequenz zwischen den mehreren Speicherchip-Paketen starten kann, um ein Strombudget über die Kommunikationsleitung auf die mehreren Speicherchip-Pakete zu verteilen; und einen lokalen Verwaltungs-Chip in jedem Speicherchip-Paket der mehreren Speicherchip-Paketen mit Ausnahme des Speicherchip-Pakets, das den globalen Verwaltungs-Chip enthält, wobei jeder lokale Verwaltungs-Chip ein Signal mit Taktimpulsen empfängt, das von dem Verwaltungs-Chip auf der Kommunikationsleitung gesteuert wird.Storage system comprising: a plurality of memory chip packages, each memory chip package including one or more memory chips; a communication line connected to each memory chip in the multiple memory chip packages, a global management chip in a memory chip package of the plurality of memory chip packages, the global management chip being able to start a communication sequence between the plurality of memory chip packages to distribute a power budget to the plurality of memory chip packages via the communication line; and a local management chip in each memory chip package of the plurality of memory chip packages except for the memory chip package containing the global management chip, each local management chip receiving a signal with clock pulses transmitted by the management chip on the Communication line is controlled. Speichersystem nach Anspruch 6, wobei der globale Verwaltungs-Chip das Signal mit einem Taktimpuls jeden N-ten Zyklus bereitstellt und Daten zwischen zwei Taktimpulsen als Reaktion auf den globalen Verwaltungs-Chip mit einem Token für die Kommunikation treibt, wobei die Daten den Status des Stromverbrauchs des Speicherchip-Pakets identifizieren, das den globalen Verwaltungs-Chip enthält.storage system after claim 6 , wherein the global management chip provides the signal with a clock pulse every Nth cycle and drives data between two clock pulses in response to the global management chip with a token for communication, the data representing the status of power consumption of the memory chip package identify that contains the global management chip. Speichersystem nach Anspruch 6, wobei der lokale Verwaltungs-Chip zwischen zwei von dem globalen Verwaltungs-Chip erzeugten Taktimpulsen Daten auf die Kommunikationsleitung treibt, als Reaktion darauf, dass der lokale Verwaltungs-Chip ein Token für die Kommunikation aufweist, wobei die Daten den Status des Stromverbrauchs des Speicherchip-Pakets identifizieren, das den lokalen Verwaltungs-Chip enthält.storage system after claim 6 , wherein the local management chip drives data onto the communication line between two clock pulses generated by the global management chip in response to the local management chip having a token for the communication, the data indicating the status of the power consumption of the memory chip Identify the package that contains the local management chip. Speichersystem nach Anspruch 6, wobei das Signal einen Taktimpuls in jedem dritten Zyklus mit zwei Datenimpulsen zwischen zwei Taktimpulsen aufweist, wobei die zwei Datenimpulse vier Zustände eines Strombudgets eines Speicherchip-Pakets der mehreren Speicherchip-Pakete definieren.storage system after claim 6 wherein the signal has a clock pulse every third cycle with two data pulses between two clock pulses, the two data pulses defining four states of a power budget of a memory chip package of the plurality of memory chip packages. Speichersystem nach Anspruch 6, wobei der eine oder die mehreren Speicherchips in einem Speicherchip-Paket als eine oder mehrere Gruppen für die Spitzenleistungsverwaltung angeordnet sind.storage system after claim 6 wherein the one or more memory chips are arranged in a memory chip package as one or more groups for peak power management. Verfahren zur Durchführung von Spitzenleistungsverwaltung, das Verfahren umfassend: Starten einer Kommunikationssequenz an einem Verwaltungs-Chip in einem Speicherchip-Paket der mehreren Speicherchip-Pakete, um ein Gesamt-Spitzenleistungsbudget eines Systems zwischen mehreren Speicherchip-Paketen des Systems zu teilen, wobei jedes Speicherchip-Paket einen oder mehrere Speicherchips enthält; Treiben von Taktimpulsen von dem Verwaltungs-Chip auf eine Kommunikationsleitung mit den Speicherchips der Speicherchip-Pakete, die mit der Kommunikationsleitung verbunden sind, Hinzufügen von Daten auf dem Verwaltungs-Chip oder einem lokalen Verwaltungs-Chip jedes Speicherchip-Pakets, die einen Status eines Strombudgets des jeweiligen Speicherchip-Pakets identifizieren, während einer Zeitspanne, in der der jeweilige Verwaltungs-Chip oder der lokale Verwaltungs-Chip Token-Zugriff auf die Kommunikationsleitung aufweist; und Anpassen einer Nutzungsgrenze eines Strombudgets eines Speicherchips eines Speicherchip-Pakets von den mehreren Speicherchip-Pakete, als Reaktion auf Daten, die von der Kommunikationsleitung an dem Speicherchip empfangen wurden.A method for performing peak power management, the method comprising: starting a communication sequence at a management chip in a memory chip package of the plurality of memory chip packages to share an overall peak power budget of a system between a plurality of memory chip packages of the system, each memory chip package including one or more memory chips; driving clock pulses from the management chip onto a communication line with the memory chips of the memory chip packages connected to the communication line, adding data on the management chip or a local management chip of each memory chip package identifying a status of a power budget of the respective memory chip package during a period in which the respective management chip or the local management chip token has access to the communication line; and adjusting a usage limit of a power budget of a memory chip of a memory chip package of the plurality of memory chip packages in response to data received from the communication line at the memory chip. Verfahren nach Anspruch 11, wobei das Verfahren beinhaltet, dass ein Teil des ungenutzten Gesamtstrombudgets unter den Speicherchips der mehreren Speicherchip-Pakete aufgeteilt wird.procedure after claim 11 , the method including dividing a portion of the total unused power budget among the memory chips of the plurality of memory chip packages. Verfahren nach Anspruch 11, wobei das Hinzufügen der den Status identifizierenden Daten das Hinzufügen von Daten zwischen Taktimpulsen beinhaltet, wobei die Daten einen digitalen Code darstellen, der den Status identifiziert.procedure after claim 11 wherein adding the data identifying the status includes adding data between clock pulses, the data representing a digital code identifying the status. Verfahren nach Anspruch 11, wobei das Anpassen der Nutzungsgrenze des Speicherchips als Reaktion auf Folgendes durchgeführt wird: Überwachen der Kommunikationsleitung zum Abhören des lokalen Verwaltungs-Chips jedes Speicherchip-Pakets; und Bestimmen der Verfügbarkeit von Zusatz-, Standard- oder reduziertem Strombudget aus der Überwachung.procedure after claim 11 wherein the adjusting the usage limit of the memory chip is performed in response to: monitoring the communication line to eavesdrop on the local management chip of each memory chip package; and determining availability of supplemental, standard, or reduced power budget from the monitoring. Verfahren nach Anspruch 14, wobei das Überwachen der Kommunikationsleitung und das Bestimmen der Verfügbarkeit die Verwendung eines ersten Controllers des Speicherchips beinhaltet, der mit der Kommunikationsleitung gekoppelt ist, und das Anpassen der Nutzungsgrenze durch einen zweiten Controller des Speicherchips durchgeführt wird, der so gekoppelt ist, dass er einen Bericht über die Verfügbarkeit von dem ersten Controller empfängt.procedure after Claim 14 wherein monitoring the communication line and determining availability includes using a first controller of the memory chip coupled to the communication line and adjusting the usage limit is performed by a second controller of the memory chip coupled to generate a report receives from the first controller about the availability.
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