DE102021127461A1

DE102021127461A1 - Method and simulation device for automatically determining an orientation factor of a printed circuit board

Info

Publication number: DE102021127461A1
Application number: DE102021127461.3A
Authority: DE
Inventors: Max Gummersbach; Peter SCHREIVOGEL; Bera Kilin
Original assignee: Bayerische Motoren Werke AG
Current assignee: Bayerische Motoren Werke AG
Priority date: 2021-10-22
Filing date: 2021-10-22
Publication date: 2023-04-27

Abstract

Die Erfindung betrifft ein Verfahren zum automatisierten Bestimmen eines Orientierungsfaktors einer Leiterplatte sowie eine dafür eingerichtete Simulationsvorrichtung (1). Dabei wird als Input ein digitalisiertes Layout (6, 7) erfasst, das eine Größe der Leiterplatte und eine räumliche Anordnung von Bauteilen (8) darauf angibt. Es wird dann eine dem erfassten digitalisierten Layout (6, 7) überlagerte Anordnung einer Vielzahl von vorgegebenen Testpartikeln (10) mit zufälligen Positionen und Ausrichtungen simuliert. Für jeden der Testpartikel (10) wird überprüft, ob er eine Verbindung (13) zwischen wenigstens zweien der Bauteile (8) schafft, wobei jede solche erkannte Verbindung (13) als ein Kurzschluss (13) gezählt wird. Zum Bestimmen des Orientierungsfaktors wird eine Gesamtanzahl der simulierten Testpartikel (10) zu der Anzahl von Kurzschlüssen (13) ins Verhältnis gesetzt. Der so bestimmte Orientierungsfaktor wird dann als Output bereitgestellt.The invention relates to a method for automatically determining an orientation factor of a printed circuit board and a simulation device (1) set up for this purpose. A digitized layout (6, 7) is recorded as input, which specifies the size of the printed circuit board and a spatial arrangement of components (8) on it. An arrangement of a multiplicity of predetermined test particles (10) with random positions and orientations superimposed on the digitized layout (6, 7) is then simulated. It is checked for each of the test particles (10) whether it creates a connection (13) between at least two of the components (8), with each such recognized connection (13) being counted as a short circuit (13). To determine the orientation factor, a total number of simulated test particles (10) is related to the number of shorts (13). The orientation factor determined in this way is then provided as an output.

Description

Die vorliegende Erfindung betrifft ein Verfahren und eine dafür eingerichtete Simulationsvorrichtung zum automatisierten Bestimmen eines Orientierungsfaktors einer Leiterplatte.The present invention relates to a method and a simulation device set up therefor for the automated determination of an orientation factor of a printed circuit board.

Elektronische Einrichtungen und Schaltungen werden in vielfältigen Bereichen, tendenziell sogar mit zunehmender Verbreitung eingesetzt. Dabei werden steigende Anforderungen gestellt, beispielsweise hinsichtlich einer größeren Robustheit und Zuverlässigkeit, einer höheren Integrationsdichte, eines geringeren Bauraumbedarfs und geringerer Kosten. Um diesen Anforderungen gerecht zu werden, kann eine genaue, zuverlässige und einfach durchzuführende Charakterisierung, also ein auf möglichst einfache Weise erreichbares verbessertes Verständnis der jeweiligen Einrichtung oder Schaltung nützlich sein. Dazu gibt es bereits verschiedene Ansätze, die jedoch noch relativ aufwendig oder fehleranfällig sein können.Electronic devices and circuits are used in a wide range of areas, and tend to be even more widespread. Increasing demands are being made, for example with regard to greater robustness and reliability, higher integration density, lower installation space requirements and lower costs. In order to meet these requirements, an accurate, reliable and easy-to-perform characterization, ie an improved understanding of the respective device or circuit that can be achieved in the simplest possible way, can be useful. There are already various approaches to this, but they can still be relatively complex or error-prone.

Als einen Ansatz befasst sich die US 8,92,753 B2 mit einer materialbasierten Versagensanalyse für ein Design elektronischer Geräte. Konkret ist dort ein Verfahren zum Vorhersagen einer Zeit bis zu einem Versagen einer metallischen Komponente eines elektronischen Geräts beschrieben. Darin wird ein finite-Elemente-Modell der Komponente mit wenigstens einer Stressvariablen je Knoten des finite-Elemente-Modells generiert. Weiter wird ein jeweiliges mikrostrukturbasiertes Versagensmodell für den Knoten zugeordnete repräsentative Volumenelemente entwickelt, das zufällige initiale Werte für eine Eigenschaft einer Materialmikrostruktur aufweist. Das mikrostrukturbasierte Versagensmodell umfasst ein zyklisches Ermüdungsmodell und ein zeitabhängiges Ermüdungsmodell. Es wird dann ein Versagen der Knoten simuliert, indem der Wert der Stressvariablen für den jeweiligen Knoten in dem mikrostrukturbasierten Versagensmodell für jedes repräsentative Volumenelement für den jeweiligen Knoten angewendet wird. Damit wird die vorhergesagte Zeit bis zum Versagen für jedes repräsentative Volumenelement berechnet. Schließlich wird die Zeit bis zum Versagen der Komponente berechnet, indem die kürzeste vorhergesagte Zeit bis zum Versagen eines Knotens ausgewählt wird.As one approach, the U.S. 8,92,753 B2 with a material-based failure analysis for an electronic device design. Specifically, a method for predicting a time until failure of a metallic component of an electronic device is described there. A finite element model of the component is generated therein with at least one stress variable per node of the finite element model. Furthermore, a respective microstructure-based failure model for the representative volume elements assigned to the node is developed, which has random initial values for a property of a material microstructure. The microstructure-based failure model includes a cyclic fatigue model and a time-dependent fatigue model. A failure of the nodes is then simulated by applying the value of the stress variable for the respective node in the microstructure-based failure model to each representative volume element for the respective node. This calculates the predicted time to failure for each representative volume element. Finally, the time to failure of the component is calculated by selecting the shortest predicted time to failure of a node.

Weitere Ansätze können dem Leitfaden „Technische Sauberkeit in der Elektrotechnik“ des Zentralverbands Elektrotechnik- und Elektronikindustrie (ZVEI), 2. erweiterte Auflage, 2018 entnommen werden, da auch Schmutzpartikel zu Beschädigungen und Ausfällen elektrischer und elektronischer Einrichtungen oder Schaltungen führen können.Further approaches can be found in the "Technical Cleanliness in Electrical Engineering" guideline of the German Electrical and Electronic Manufacturers' Association (ZVEI), 2nd expanded edition, 2018, since dirt particles can also lead to damage and failure of electrical and electronic equipment or circuits.

Aufgabe der vorliegenden Erfindung ist es, eine besonders einfache und zuverlässige Bestimmung eines Orientierungsfaktors einer Leiterplatte zu ermöglichen.The object of the present invention is to enable a particularly simple and reliable determination of an orientation factor of a printed circuit board.

Diese Aufgabe wird erfindungsgemäß durch die Gegenstände der unabhängigen Patentansprüche gelöst. Mögliche Ausgestaltungen und Weiterbildungen der vorliegenden Erfindung sind in den abhängigen Patentansprüchen, in der Beschreibung und in den Figuren offenbart.According to the invention, this object is achieved by the subject matter of the independent patent claims. Possible refinements and developments of the present invention are disclosed in the dependent patent claims, in the description and in the figures.

Das erfindungsgemäße Verfahren dient, ist also ausgestaltet oder kann angewendet werden zum automatisierten Bestimmen eines Orientierungsfaktors einer Leiterplatte als Einflussgröße für ein Kurzschlussrisiko oder eine Kurzschlusswahrscheinlichkeit. Das erfindungsgemäße Verfahren kann durch eine oder mittels einer vorgegebenen Simulationsvorrichtung, insbesondere automatisch oder teilautomatisch, durchgeführt oder ausgeführt werden.The method according to the invention serves, is therefore designed or can be used for the automated determination of an orientation factor of a printed circuit board as an influencing variable for a short circuit risk or a short circuit probability. The method according to the invention can be carried out or carried out by or by means of a predetermined simulation device, in particular automatically or semi-automatically.

In einem Verfahrensschritt des erfindungsgemäßen Verfahrens wird als Input für die Simulationsvorrichtung bzw. ein entsprechendes, beispielsweise darin hinterlegtes oder implementiertes, Simulationsmodell, ein digitales bzw. digitalisiertes Layout - also entsprechende digitale Layoutdaten - bereitgestellt oder erfasst. Das digitalisierte Layout bzw. die entsprechenden Layoutdaten geben eine Größe der Leiterplatte und eine räumliche Anordnung von elektrischen und/oder elektronischen Bauteilen oder Bauelementen auf der Leiterplatte an. Das digitalisierte Layout kann also beispielsweise die Positionen und Größen der Bauteile oder Bauelemente und - dadurch impliziert oder aber explizit - ebenso dazwischenliegende Abstände bzw. umgebende, nicht durch ein Bauteil oder Bauelement belegte, insbesondere nicht elektrisch leitfähige, Freiflächen der Leiterplatte beschreiben oder definieren. Ein solches digitalisiertes Layout kann beispielsweise aus einem computergestützten, also softwarebasierten Design- oder Planungswerkzeug zum Designen von Leiterplatten ausgeleitet werden. Die elektrischen und/oder elektronischen Bauteile können beispielsweise SMDs (englisch: Surface Mounted Devices), Widerstände, Kondensatoren, Spulen, Spannungs- oder Stromwandler, Schnittstellen, Anschlüssen, Verbinder, Stecker, Schweiß- oder Lötpunkte, Leiterbahnen, elektrische Kontakte oder Kontaktflächen und/oder dergleichen mehr sein oder umfassen.In a method step of the method according to the invention, a digital or digitized layout—ie corresponding digital layout data—is provided or recorded as input for the simulation device or a corresponding simulation model, for example stored or implemented therein. The digitized layout or the corresponding layout data indicate a size of the printed circuit board and a spatial arrangement of electrical and/or electronic components or components on the printed circuit board. The digitized layout can thus, for example, describe or define the positions and sizes of the components or components and - thereby implicitly or explicitly - also intervening distances or surrounding free areas of the printed circuit board that are not occupied by a component or component and, in particular, are not electrically conductive. Such a digitized layout can be derived, for example, from a computer-aided, ie software-based, design or planning tool for designing printed circuit boards. The electrical and/or electronic components can, for example, be SMDs (Surface Mounted Devices), resistors, capacitors, coils, voltage or current converters, interfaces, connections, connectors, plugs, welding or soldering points, conductor tracks, electrical contacts or contact surfaces and/or or the like more or include.

In einem weiteren Verfahrensschritt des erfindungsgemäßen Verfahrens wird eine dem erfassten Layout überlagerte Anordnung einer Vielzahl von vorgegebenen, also beispielsweise in ihrer Form und Größe vordefinierten, Testpartikeln mit zufälligen Positionen und Ausrichtungen durch die Simulationsvorrichtung simuliert. Mit anderen Worten wird also ein zufälliges Werfen oder Fallen einer Vielzahl von digitalen oder virtuellen Testpartikeln auf das Layout, also. die dadurch gegebene oder definierte Repräsentation der Leiterplatte automatisch berechnet. Dies kann für die Testpartikel seriell oder parallel geführt werden. Die Anordnung oder Überlagerung der Testpartikel kann zudem für die einzelnen Testpartikel unabhängig voneinander und/oder - also zusätzlich oder alternativ - kumulativ simuliert bzw. nachfolgend ausgewertet werden. Beispielsweise kann ein Raster oder Koordinatensystem vorgegeben sein oder definiert werden, das dem Layout überlagert wird oder in welchem das Layout angeordnet oder beschrieben wird. Es können dann Werte- oder Bereichsgrenzen des Rasters oder Koordinatensystems, die zu der Größe bzw. den Dimensionen der Leiterplatte korrespondieren, bestimmt werden. Einzelne Punkte oder Koordinaten daraus können dann durch einen Zufallsgenerator ausgewählt werden, beispielsweise als Mittel- oder Schwerpunkte, Anfangspunkte oder Endpunkte oder dergleichen für die bzw. den jeweiligen Testpartikel. Weiter kann, zumindest für Testpartikel, die eine längliche Form oder eine Auszeichnungsrichtung aufweisen, für jeden Testpartikel eine Ausrichtung, also ein Winkel in dem Raster oder Koordinatensystem mittels eines Zufallsgenerators ausgewählt werden. Daraus ergibt sich die Anordnung, also die Position und Ausrichtung, des jeweiligen Testpartikels auf oder über dem Layout bzw. der entsprechenden Repräsentation der Leiterplatte.In a further method step of the method according to the invention, a superimposed arrangement of a large number of predetermined test particles, ie those with a predefined shape and size, with random positions and orientations is simulated by the simulation device. With other words ten is a random throwing or falling of a large number of digital or virtual test particles onto the layout, ie. automatically calculates the given or defined representation of the printed circuit board. This can be done serially or in parallel for the test particles. The arrangement or superimposition of the test particles can also be simulated or evaluated subsequently for the individual test particles independently of one another and/or—that is, additionally or alternatively—cumulatively. For example, a grid or coordinate system can be specified or defined, which is superimposed on the layout or in which the layout is arranged or described. Value or range limits of the grid or coordinate system, which correspond to the size or the dimensions of the printed circuit board, can then be determined. Individual points or coordinates therefrom can then be selected by a random number generator, for example as central or focal points, starting points or end points or the like for the or the respective test particle. Furthermore, at least for test particles that have an elongated shape or a marking direction, an alignment, ie an angle in the grid or coordinate system, can be selected for each test particle by means of a random number generator. This results in the arrangement, ie the position and alignment, of the respective test particle on or above the layout or the corresponding representation of the printed circuit board.

In einem weiteren Verfahrensschritt des erfindungsgemäßen Verfahrens wird für jeden der Testpartikel überprüft, ob er eine Verbindung zwischen wenigstens zweien der Bauteile oder Bauelemente der Leiterplatte schafft, also bildet oder beispielsweise vollendet. Eine solche erkannte oder detektierte, also geschaffene Verbindung wird dann als ein Kurzschluss gezählt. Mit anderen Worten kann also für eine solche erkannte Verbindung ein vorgegebener Kurzschlusszähler um 1 erhöht oder hochgesetzt werden. Dabei kann für jeden Testpartikel insbesondere maximal ein Kurzschluss gezählt werden. Schafft also ein Testpartikel eine Verbindung zwischen mehr als zwei Bauteilen oder über mehr als zwei Bauteile hinweg, so kann dies dennoch nur als genau ein Kurzschluss gezählt werden.In a further method step of the method according to the invention, it is checked for each of the test particles whether it creates, ie forms or, for example, completes a connection between at least two of the components or components of the printed circuit board. Such a recognized or detected, i.e. created, connection is then counted as a short circuit. In other words, a predefined short-circuit counter can be increased or incremented by 1 for such a recognized connection. In particular, a maximum of one short circuit can be counted for each test particle. So if a test particle creates a connection between more than two components or across more than two components, this can only be counted as exactly one short circuit.

Es können hier insbesondere direkte bzw. nur direkte Verbindungen, bei welchen der jeweilige Testpartikel selbst wenigstens zwei Bauteile oder Bauelemente gleichzeitig berührt oder überlagert, also miteinander verbindet, gezählt werden. Ebenso können aber gegebenenfalls auch indirekte, also mehrteilige Verbindungen erkannt oder berücksichtigt bzw. gezählt werden, bei denen wenigstens ein Ende wenigstens eines beteiligten Testpartikels keines der Bauteile berührt, durch einen Kontakt oder eine Verkettung mehrerer solcher Testpartikel aber dennoch eine durchgängige Verbindung zwischen wenigstens zwei Bauteilen geschaffen wird.In particular, direct or only direct connections in which the respective test particle itself touches or overlaps at least two components or structural elements, ie connects them to one another, can be counted here. Likewise, if necessary, indirect, i.e. multi-part connections can also be recognized or taken into account or counted, in which at least one end of at least one test particle involved does not touch any of the components, but a continuous connection between at least two components is still achieved through contact or a concatenation of several such test particles is created.

Es kann also eine durch wenigstens oder genau einen Testpartikel gebildete oder hergestellte Verbindung zwischen wenigstens zweien der Bauteile oder Bauelemente als ein Kurzschluss gezählt werden. Beispielsweise können direkte Verbindungen in einem ersten Zähler und indirekte Verbindungen und/oder die Kombination oder Summe aus direkten und indirekten Verbindungen in einem weiteren Zähler bzw. einem jeweiligen weiteren Zähler, also separat gezählt werden. Dies kann letztlich eine genauere Charakterisierung der Leiterplatte bzw. des Layouts und/oder eine genauere Bestimmung des Kurzschlussrisikos ermöglichen.A connection formed or produced by at least one or precisely one test particle between at least two of the components or components can therefore be counted as a short circuit. For example, direct connections can be counted in a first counter and indirect connections and/or the combination or sum of direct and indirect connections can be counted in a further counter or a respective further counter, ie separately. Ultimately, this can enable a more precise characterization of the printed circuit board or the layout and/or a more precise determination of the short-circuit risk.

Die Verfahrensschritte, in denen die dem Layout überlagerte Anordnung der Testpartikel simuliert wird und die Überprüfung auf Verbindungen bzw. das Zählen entsprechender Kurzschlüsse erfolgt, können jeweils für jeden einzelnen Testpartikel nacheinander oder kumulativ für sämtliche Testpartikel ausgeführt werden. Hier kann also eine gewisse Flexibilität in der Implementierung des erfindungsgemäßen Verfahrens bestehen, wodurch beispielsweise eine Anpassung auf im Einzelfall gegebene Anforderungen oder Einschränkungen ermöglicht und somit eine Optimierung, beispielsweise der Ausführungsgeschwindigkeit des Verfahrens, erreicht werden kann.The method steps in which the arrangement of the test particles superimposed on the layout is simulated and the check for connections or the counting of corresponding short circuits takes place can be carried out for each individual test particle in succession or cumulatively for all test particles. There can therefore be a certain degree of flexibility in the implementation of the method according to the invention, which, for example, enables an adaptation to the requirements or restrictions given in the individual case and thus an optimization, for example of the execution speed of the method, can be achieved.

In einem weiteren Verfahrensschritt des erfindungsgemäßen Verfahrens wird zum Bestimmen des Orientierungsfaktors eine - zumindest bis zum jeweils aktuellen Zeitpunkt erreichte - Gesamtanzahl der - insgesamt oder bis zum aktuellen Zeitpunkt - simulierten Testpartikel zu der Anzahl von dabei erkannten oder gezählten Kurzschlüssen ins Verhältnis gesetzt. Auch dieser Verfahrensschritt kann jeweils einzeln oder individuell nach dem Simulieren und überprüfen für jeden bzw. den jeweiligen Testpartikel oder kumulativ nach dem Simulieren bzw. Überprüfen alle Testpartikel durchgeführt werden. Der bestimmte Orientierungsfaktor wird dann als Output der Simulationsvorrichtung bzw. des entsprechenden Simulationsmodells bereitgestellt, also beispielsweise abrufbar gespeichert oder ausgegeben.In a further method step of the method according to the invention, the orientation factor is determined by comparing the total number of simulated test particles—at least up to the current time—to the number of short circuits detected or counted. This method step can also be carried out individually or individually after simulating and checking for each or the respective test particle or cumulatively after simulating or checking all test particles. The determined orientation factor is then provided as an output of the simulation device or the corresponding simulation model, that is, for example, stored or output in a retrievable manner.

Zur Berechnung des Kurzschlussrisikos oder der Kurzschlusswahrscheinlichkeit durch Ablagerung von Partikeln auf Leiterplatten wird durch den ZVEI eine Formel vorgegeben, in die mehrere Parameter bzw. Faktoren, unter anderem der Orientierungsfaktor, einfließen. Die tatsächliche quantitative Bestimmung dieser Parameter oder Faktoren kann bisher jedoch aufwendig und fehleranfällig sein. Insbesondere kann dazu bei bisherigen Methoden eine manuelle oder händische Messung von Abständen zwischen benachbarten Bauteilen, wie etwa Leiterbahnen oder Kontaktierungsflächen oder dergleichen, zwischen denen ein Partikel überspringen kann, notwendig sein bzw. üblicherweise durchgeführt werden. Diese händische Bestimmung des Orientierungsfaktors mittels einer entsprechenden Formel anhand eines gemessenen Abstands ist zudem nur lokal für jeweils ein Paar von benachbarten Bauteilen möglich. Dies bedeutet eine ungenaue oder fehleranfällige und für eine komplette Leiterplatte mit unverhältnismäßig hohem Aufwand verbundene Bestimmung des Orientierungsfaktors, was letztlich zu einer entsprechend ungenauen und aufwändigen Bestimmung des Kurzschlussrisikos bzw. der Kurzschlusswahrscheinlichkeit durch Partikelverschmutzung bedeutet.To calculate the short-circuit risk or the short-circuit probability due to deposits of particles on printed circuit boards, the ZVEI specifies a formula that includes several parameters or factors, including the orientation factor. However, the actual quantitative determination of these parameters or factors has hitherto been complex and error-prone. In particular, with previous methods, manual measurement of distances can be used between adjacent components, such as conductor tracks or contacting surfaces or the like, between which a particle can jump, may be necessary or are usually carried out. This manual determination of the orientation factor using a corresponding formula based on a measured distance is also only possible locally for one pair of adjacent components. This means an inaccurate or error-prone determination of the orientation factor and associated with a disproportionately high effort for a complete printed circuit board, which ultimately means a correspondingly inaccurate and time-consuming determination of the short-circuit risk or short-circuit probability due to particle contamination.

Demgegenüber ermöglicht die vorliegende Erfindung eine vereinfachte, genauere und weniger aufwändige Bestimmung des oder eines Orientierungsfaktors für eine Leiterplatte bzw. ein Layout einer Leiterplatte zur Bestimmung des Kurzschlussrisiko oder der Kurzschlusswahrscheinlichkeit bei Partikelablagerung auf der jeweiligen Leiterplatte. Da in der vorliegenden Erfindung jeweils das tatsächliche und gesamte Layout der jeweiligen Leiterplatte zur Ermittlung des Orientierungsfaktors verwendet wird, ist damit eine besonders genaue Analyse oder Bestimmung des Kurzschlussrisikos möglich. Zudem ist dadurch die Möglichkeit zur Individualisierung der Simulation und von deren Ergebnis gegeben.In contrast, the present invention enables a simplified, more precise and less complex determination of the or an orientation factor for a printed circuit board or a layout of a printed circuit board to determine the short circuit risk or the short circuit probability in the event of particle deposits on the respective printed circuit board. Since in the present invention the actual and entire layout of the respective printed circuit board is used to determine the orientation factor, a particularly precise analysis or determination of the short-circuit risk is possible. In addition, there is the possibility of individualizing the simulation and its result.

Die vorliegende Erfindung beruht dabei auf der Erkenntnis, dass die Bestimmung des Orientierungsfaktors durch Anwendung des Buffon'schen Nadelproblems durch eine entsprechende computergestützte Simulation basierend auf dem digitalen Layout der jeweiligen Leiterplatte automatisiert werden kann. Die vorliegende Erfindung kann nicht nur manuellen Aufwand einsparen und somit einfacher und schneller belastbare Ergebnisse liefern, sondern mit vernachlässigbarem Mehraufwand den Orientierungsfaktor für unterschiedliche Leiterplatten oder Layouts bestimmbar machen.The present invention is based on the knowledge that the determination of the orientation factor can be automated by using Buffon's needle problem by means of a corresponding computer-aided simulation based on the digital layout of the respective printed circuit board. The present invention can not only save manual effort and thus deliver results that can be used more easily and quickly, but also make the orientation factor for different printed circuit boards or layouts determinable with negligible additional effort.

Bei dem erfindungsgemäßen Verfahren kann es sich insbesondere um ein computerimplementiertes oder computerimplementierbares Verfahren handeln. Ein entsprechendes Computerprogramm, das die Verfahrensschritte des erfindungsgemäßen Verfahrens implementiert, codiert oder repräsentiert, kann ein also ein Aspekt der vorliegenden Erfindung sein. Ein solches computerimplementiertes Verfahren kann zur Durchführung des Verfahrens oder um die Durchführung des Verfahrens zu bewirken oder zu veranlassen durch einen Computer oder eine Prozessoreinrichtung, beispielsweise einen Mikrochip, Mikroprozessor, Mikrocontroller oder dergleichen, ausführbar sein. Ebenso kann ein computerlesbarer Datenspeicher, auf dem ein solches Computerprogramm gespeichert ist, ein Aspekt der vorliegenden Erfindung sein.The method according to the invention can in particular be a computer-implemented or computer-implementable method. A corresponding computer program that implements, encodes or represents the method steps of the method according to the invention can therefore be an aspect of the present invention. Such a computer-implemented method can be executable for carrying out the method or for causing or causing the carrying out of the method by a computer or a processor device, for example a microchip, microprocessor, microcontroller or the like. A computer-readable data memory on which such a computer program is stored can also be an aspect of the present invention.

In einer möglichen Ausgestaltung der vorliegenden Erfindung wird zum Erfassen des Layouts ein Foto von der physischen Leiterplatte aufgenommen und daraus mittels einer Bildverarbeitung das digitalisierte Layout der Leiterplatte automatisch erzeugt. Als Teil der Bildverarbeitung kann beispielsweise ein vorgegebener Algorithmus oder ein vorgegebenes Modell zur automatischen Objekt-, Linien-, Muster- oder Umrisserkennung oder dergleichen auf das jeweilige Foto angewendet werden. Ebenso kann dabei beispielsweise ein Abgleich mit vorgegebenen Bauteildaten, welche beispielsweise Größen, Formen und/oder Angaben zur elektrischen Leitfähigkeit für eine Vielzahl unterschiedlicher standardisierter Bauteile umfassen oder angeben können, durchgeführt werden. Dadurch können in dem Foto bekannte oder standardisierte Bauteile automatisch identifiziert werden. Dies wiederum ermöglicht eine besonders genaue oder realitätsgetreue Erzeugung des digitalisierten Layouts und damit letztlich eine besonders genaue oder zuverlässige Bestimmung des Orientierungsfaktors für die jeweilige Leiterplatte, insbesondere auch dann, wenn für diese originale digitale Layoutdaten nicht oder nicht mehr verfügbar sind. Durch die hier vorgeschlagene Ausgestaltung der vorliegenden Erfindung kann eine Charakterisierung bestehender Einrichtungen oder Systeme unterstützt oder vereinfacht werden.In one possible embodiment of the present invention, a photo of the physical printed circuit board is taken to record the layout and the digitized layout of the printed circuit board is automatically generated from this by means of image processing. For example, a predefined algorithm or a predefined model for automatic object, line, pattern or outline recognition or the like can be applied to the respective photo as part of the image processing. Likewise, for example, a comparison can be carried out with predefined component data, which include or can specify, for example, sizes, shapes and/or information on electrical conductivity for a large number of different standardized components. As a result, known or standardized components can be automatically identified in the photo. This in turn enables a particularly accurate or realistic generation of the digitized layout and thus ultimately a particularly accurate or reliable determination of the orientation factor for the respective printed circuit board, especially when the original digital layout data for this is not or no longer available. Characterization of existing devices or systems can be supported or simplified by the configuration of the present invention proposed here.

In einer weiteren möglichen Ausgestaltung der vorliegenden Erfindung wird wenigstens oder genau eine vorgegebene Anzahl, also beispielsweise eine vorgegebene Minimalanzahl, von Testpartikeln simuliert. Diese vorgegebene Anzahl kann beispielsweise in der Größenordnung von 1000 Testpartikeln oder in der Größenordnung von 100.000 Testpartikeln oder dazwischen liegen, insbesondere wenigstens oder etwa 10.000 betragen oder in der Größenordnung von 10.000 Testpartikeln liegen. Eine derartige Anzahl von Testpartikeln bzw. simulierten Anordnungen von Testpartikeln auf dem Layout ermöglicht gemäß einer Erkenntnis der vorliegenden Erfindung eine zuverlässige Bestimmung des Orientierungsfaktors, zumindest für gängige Leiterplattengrößen. Die Verwendung oder Simulation von mehr Testpartikeln kann zwar grundsätzlich zu einer verlässlicheren Bestimmung des Orientierungsfaktors bzw. einer größeren statistischen Signifikanz führen, bringt jedoch auch entsprechend größeren Aufwand mit sich. Die hier vorgeschlagene vorgegebene Anzahl von Testpartikeln kann somit einen günstigen Kompromiss darstellen.In a further possible embodiment of the present invention, at least or exactly a predetermined number, ie for example a predetermined minimum number, of test particles is simulated. This predetermined number can be, for example, of the order of 1000 test particles or of the order of 100,000 test particles or in between, in particular amount to at least or approximately 10,000 or be of the order of 10,000 test particles. According to one finding of the present invention, such a number of test particles or simulated arrangements of test particles on the layout enables a reliable determination of the orientation factor, at least for common printed circuit board sizes. Although the use or simulation of more test particles can in principle lead to a more reliable determination of the orientation factor or greater statistical significance, it also entails correspondingly greater effort. The specified number of test particles proposed here can therefore represent a favorable compromise.

In einer weiteren möglichen Ausgestaltung der vorliegenden Erfindung wird die Anzahl der simulierten Testpartikel automatisch in Abhängigkeit von einer Größe und/oder von einer Bauteildichte der Leiterplatte eingestellt. Dies kann bedeuten, dass in Abhängigkeit von der Größe und/oder der Bauteildichte der Leiterplatte eine bestimmte Anzahl der zu simulierenden Testpartikel gewählt oder - beispielsweise falls eine Anzahl oder Minimalanzahl vorgegeben ist - die vorgegebene Anzahl angepasst wird. Dabei wird bei einer größeren Fläche und/oder bei einer geringeren Bauteildichte eine größere Anzahl zu simulierender Testpartikel eingestellt. Die Bauteildichte kann hier insbesondere einen von elektrischen oder elektronischen Bauteilen eingenommenen oder belegten Flächenanteil an einer Gesamtfläche der Leiterplatte angeben. Durch die hier vorgeschlagene Ausgestaltung der vorliegenden Erfindung kann für unterschiedliche Leiterplatten bzw. für unterschiedliche Layouts automatisch eine unterschiedliche Anzahl von Testpartikeln verwendet bzw. simuliert werden. Dabei kann gegebenenfalls die vorgegebene Minimalanzahl als Untergrenze für die eingestellte oder angepasste Anzahl berücksichtigt werden. Insgesamt kann so für unterschiedliche Leiterplatten bzw. unterschiedliche Layouts eine gleichermaßen genaue, zuverlässige und aussagekräftige Bestimmung des Orientierungsfaktors ermöglicht oder sichergestellt werden.In a further possible embodiment of the present invention, the number of simulated test particles is automatically determined as a function of a size and/or a component density of the lei plate set. This can mean that depending on the size and/or the component density of the printed circuit board, a specific number of test particles to be simulated is selected or—for example if a number or minimum number is specified—the specified number is adjusted. With a larger area and/or with a lower component density, a larger number of test particles to be simulated is set. Here, the component density can specify, in particular, a proportion of the total area of the printed circuit board that is taken up or occupied by electrical or electronic components. Due to the embodiment of the present invention proposed here, a different number of test particles can be used or simulated automatically for different printed circuit boards or for different layouts. In this case, the specified minimum number can be taken into account as the lower limit for the set or adjusted number. Overall, an equally precise, reliable and meaningful determination of the orientation factor can be made possible or ensured for different printed circuit boards or different layouts.

In einer weiteren möglichen Ausgestaltung der vorliegenden Erfindung wird die Simulation wenigstens so lange mit weiteren Testpartikeln durchgeführt oder fortgesetzt, bis ein vorgegebenes Konvergenzkriterium für den Orientierungsfaktor erreicht ist. Ein solches Konvergenzkriterium kann beispielsweise sein, dass sich eine vorgegebene Nachkommastelle des Orientierungsfaktors seit wenigstens einer vorgegebenen Anzahl von simulierten Testpartikeln oder Testpartikelwürfen nicht mehr verändert hat oder der Orientierungsfaktor seit wenigstens einer vorgegebenen Anzahl von simulierten Testpartikeln oder Testpartikelwürfen innerhalb eines Intervalls einer vorgegebenen Größe oder Breite liegt. Das vorgegebene Konvergenzkriterium kann hier also eine Abbruchbedingung für das Verfahren bzw. die Simulation darstellen und somit einen Berechnungs- oder Simulationsaufwand begrenzen. Gleichzeitig kann das vorgegebene Konvergenzkriterium als Absicherung oder Qualitätssicherung dienen, indem es wenigstens eine minimale Genauigkeit, Zuverlässigkeit oder statistische Signifikanz des bestimmten Orientierungsfaktors sicherstellt. Die hier vorgeschlagene Ausgestaltung der vorliegenden Erfindung kann somit eine gleichzeitig besonders effektive und effiziente Bestimmung des Orientierungsfaktors ermöglichen oder sicherstellen.In a further possible embodiment of the present invention, the simulation is carried out or continued with further test particles at least until a predetermined convergence criterion for the orientation factor is reached. Such a convergence criterion can be, for example, that a given decimal place of the orientation factor has not changed for at least a given number of simulated test particles or test particle throws or the orientation factor has been within an interval of a given size or width for at least a given number of simulated test particles or test particle throws . The predetermined convergence criterion can therefore represent a termination condition for the method or the simulation and thus limit the calculation or simulation effort. At the same time, the specified convergence criterion can serve as a safeguard or quality assurance in that it ensures at least a minimum level of accuracy, reliability or statistical significance of the orientation factor determined. The embodiment of the present invention proposed here can thus enable or ensure a particularly effective and efficient determination of the orientation factor at the same time.

In einer weiteren möglichen Ausgestaltung der vorliegenden Erfindung werden mehrere unterschiedliche Arten von Testpartikeln mit unterschiedlichen Größen und/oder Formen simuliert. Dabei wird für jede Art von Testpartikeln ein individueller Teilorientierungsfaktor bestimmt. Aus den so bestimmten mehreren Teilorientierungsfaktoren wird dann der Orientierungsfaktor, der dann auch als Gesamtorientierungsfaktor bezeichnet werden kann, bestimmt oder ermittelt. Beispielsweise können die Teilorientierungsfaktoren jeweils wie beschrieben durch Verhältnisbildung der durch die Testpartikel der jeweiligen Art erzeugten Kurzschlüsse und der Gesamtanzahl der Testpartikel der jeweiligen Art bestimmt werden. Der Orientierungsfaktor bzw. Gesamtorientierungsfaktor kann dann durch Kombination, beispielsweise durch Summieren, der Teilorientierungsfaktoren bestimmt werden. Durch die Verwendung oder Simulation unterschiedlicher Arten von Testpartikeln kann die Leiterplatte genauer charakterisiert und das Kurzschlussrisiko oder die Kurzschlusswahrscheinlichkeit somit genauer bestimmt oder eingeschätzt werden. Dies kann insbesondere für Anwendungen oder Einsatzorte von Leiterplatten vorteilhaft sein, in denen mit einer Belastung oder Verschmutzung durch unterschiedliche oder inhomogene Schmutz- oder Partikelarten gerechnet werden muss.In a further possible embodiment of the present invention, several different types of test particles with different sizes and/or shapes are simulated. An individual partial orientation factor is determined for each type of test particle. The orientation factor, which can then also be referred to as the overall orientation factor, is then determined or ascertained from the plurality of partial orientation factors determined in this way. For example, the partial orientation factors can each be determined as described by forming the ratio of the short circuits produced by the test particles of the respective type and the total number of test particles of the respective type. The orientation factor or overall orientation factor can then be determined by combining, for example by adding, the partial orientation factors. By using or simulating different types of test particles, the printed circuit board can be characterized more precisely and the risk of short circuits or the probability of short circuits can thus be determined or estimated more precisely. This can be advantageous in particular for applications or locations where circuit boards are used in which exposure or contamination by different or inhomogeneous types of dirt or particles must be expected.

Für die unterschiedlichen Arten von Testpartikeln kann dabei jeweils die gleiche Anzahl von Testpartikeln verwendet oder simuliert werden. Ebenso kann eine Optimierung oder Anpassung des Verfahrens an jeweilige individuelle Anforderungen oder Gegebenheiten erfolgen, indem für unterschiedliche Arten von Testpartikeln unterschiedliche Anzahlen von Testpartikeln verwendet oder simuliert werden. Das Verfahren ist somit also flexibel anpassbar und kann damit für unterschiedliche Situationen oder Anwendungen eine genaue und zuverlässige Bestimmung des tatsächlichen Kurzschlussrisikos ermöglichen. Dazu können beispielsweise am jeweiligen Einsatzort tatsächlich auftretende Partikelverteilungen analysiert bzw. bestimmt und ein entsprechendes Verhältnis von dabei erkannten oder bestimmten Größen und/oder Formen, also Partikelarten, als Input der Simulationsvorrichtung oder dem Simulationsmodells eingegeben oder bereitgestellt werden.The same number of test particles can be used or simulated for the different types of test particles. Likewise, the method can be optimized or adapted to the respective individual requirements or circumstances by using or simulating different numbers of test particles for different types of test particles. The method can therefore be flexibly adapted and can thus enable an accurate and reliable determination of the actual risk of a short circuit for different situations or applications. For example, particle distributions that actually occur at the respective place of use can be analyzed or determined and a corresponding ratio of sizes and/or shapes identified or determined, i.e. particle types, can be entered or provided as input to the simulation device or the simulation model.

In einer weiteren möglichen Ausgestaltung der vorliegenden Erfindung wird die Vielzahl von Testpartikeln, also deren Anordnung oder Wurf auf das Layout bzw. die entsprechende Repräsentation der Leiterplatte, unabhängig voneinander simuliert. Mit anderen Worten kann also beispielsweise für die Anordnung jedes einzelnen Testpartikels bzw. die Überprüfung auf einen resultierenden Kurzschluss durch einen individuellen Testpartikel jeweils von einer sauberen, also bis auf den jeweiligen Testpartikel partikelfreien Leiterplatte ausgegangen werden oder es können bereits simulierte, also dem Layout überlagerte oder auf dem Layout angeordnete Testpartikel ignoriert werden. Die hier vorgeschlagene unabhängige oder individuelle Simulation der einzelnen Testpartikel kann eine besonders einfache und besonders vollständige Parallelisierung des Verfahrens und damit gegebenenfalls eine besonders schnelle Bestimmung des Orientierungsfaktors ermöglichen.In a further possible embodiment of the present invention, the multiplicity of test particles, ie their arrangement or thrown onto the layout or the corresponding representation of the printed circuit board, is simulated independently of one another. In other words, for example, for the arrangement of each individual test particle or the check for a resulting short circuit by an individual test particle, it can be assumed that the circuit board is clean, i.e. free of particles apart from the respective test particle, or already simulated circuit boards, i.e. those superimposed on the layout or test particles placed on the layout are ignored. The independent or individual simulation of the individual test particles proposed here can be a particularly multiple and particularly complete parallelization of the method and thus, if necessary, allow a particularly rapid determination of the orientation factor.

In einer weiteren möglichen Ausgestaltung der vorliegenden Erfindung wird die Vielzahl der Testpartikel, also deren Anordnung kumulativ simuliert. Dabei werden auch indirekte oder mehrteilige Verbindungen wenigstens zweier der Bauteile oder Bauelemente, die durch eine Kombination oder Verbindung von wenigstens zweien der Testpartikel zustande kommen, gezählt. Derartige indirekte Verbindungen können ebenso wie direkte, also durch nur genau einen Partikel geschaffene oder erzeugte Verbindungen als Kurzschlüsse gezählt werden. Ebenso können die indirekten Verbindungen beispielsweise in einem separaten Zähler, beispielsweise als Kombinationskurzschlüsse, gezählt werden. Das hier vorgeschlagene Erkennen und Zählen der indirekten oder mehrteiligen Verbindungen, also entsprechender Kombinationskurzschlüsse kann zusätzlich zu der allein auf direkten Verbindungen beruhenden Bestimmung des Orientierungsfaktors durchgeführt werden. Dadurch kann eine noch genauere Charakterisierung der Leiterplatte bzw. des Kurzschlussrisikos ermöglicht werden.In a further possible embodiment of the present invention, the multiplicity of test particles, ie their arrangement, is simulated cumulatively. In this context, indirect or multi-part connections of at least two of the components or structural elements that come about as a result of a combination or connection of at least two of the test particles are also counted. Such indirect connections can be counted as short circuits just like direct connections, i.e. connections created or generated by just exactly one particle. Likewise, the indirect connections can, for example, be counted in a separate counter, for example as combination short circuits. The recognition and counting of the indirect or multi-part connections proposed here, i.e. corresponding combination short circuits, can be carried out in addition to the determination of the orientation factor based solely on direct connections. This allows an even more precise characterization of the printed circuit board and the risk of short circuits.

In einer möglichen Weiterbildung der vorliegenden Erfindung werden von sämtlichen erkannten Verbindungen nur die indirekten Verbindungen und/oder sämtliche erkannten Verbindungen verwendet, um basierend darauf und einer jeweiligen Anzahl oder Gesamtanzahl der simulierten Testpartikel ein jeweiliges oder zugeordnetes modifiziertes Kurzschlussrisiko zu bestimmen. Dies kann beispielsweise zusätzlich zu dem Kurzschlussrisiko bestimmt werden, das sich ergibt, wenn von sämtlichen erkannten Verbindungen nur die direkten, also durch einen einzelnen Testpartikel verursachten, Verbindungen wenigstens zweier Bauteile als Kurzschlüsse gezählt werden. Dies kann eine genauere Charakterisierung der Leiterplatte, des Layout und/oder des Kurzschlussrisikos ermöglichen. Beispielsweise kann das sich aus der Verwendung sämtlicher Verbindungen oder nur der indirekten Verbindungen ergebende Verhältnis zur Gesamtanzahl der Testpartikel als Wert für den Orientierungsfaktor in der vom ZVEI vorgegebenen Berechnungsformel für das Kurzschlussrisiko verwendet werden.In a possible development of the present invention, only the indirect connections and/or all the recognized connections of all recognized connections are used in order to determine a respective or assigned modified short-circuit risk based on this and a respective number or total number of the simulated test particles. This can be determined, for example, in addition to the short-circuit risk that arises if, of all the connections recognized, only the direct connections, ie those caused by a single test particle, between at least two components are counted as short-circuits. This can allow for a more accurate characterization of the circuit board, layout and/or short circuit risk. For example, the ratio to the total number of test particles resulting from the use of all connections or only the indirect connections can be used as a value for the orientation factor in the calculation formula specified by the ZVEI for the short-circuit risk.

Ein weiterer Aspekt der vorliegenden Erfindung ist eine Simulationsvorrichtung. Die erfindungsgemäße Simulationsvorrichtung weist eine Eingangsschnittstelle zum Erfassen von Layoutdaten, die eine Größe einer Leiterplatte und eine räumliche Anordnung von elektrischen und/oder elektronischen Bauteilen oder Bauelementen auf der Leiterplatte angeben, auf. Weiter weist die Simulationsvorrichtung einen Datenspeicher, eine Prozessoreinrichtung, also beispielsweise einen Mikrochip, Mikrocontroller oder Mikroprozessor oder dergleichen, und eine Ausgangsschnittstelle zum Bereitstellen oder Ausgeben eines Ergebnisses einer Verarbeitung der Layoutdaten auf. Die erfindungsgemäße Simulationsvorrichtung ist dabei zum, insbesondere automatischen oder teilautomatischen, Ausführen wenigstens einer Variante, Ausgestaltung oder Weiterbildung des erfindungsgemäßen Verfahrens eingerichtet. Dazu kann in dem Datenspeicher ein Betriebs- oder Computerprogramm hinterlegt, also gespeichert sein, welches das entsprechende Verfahren bzw. dessen Verfahrensschritte implementiert, also codiert oder repräsentiert, und welches mittels der Prozessoreinrichtung ausführbar ist, um das entsprechende Verfahren auszuführen oder dessen Ausführung zu bewirken oder zu veranlassen.Another aspect of the present invention is a simulation device. The simulation device according to the invention has an input interface for acquiring layout data that specify the size of a printed circuit board and a spatial arrangement of electrical and/or electronic components or components on the printed circuit board. The simulation device also has a data memory, a processor device, for example a microchip, microcontroller or microprocessor or the like, and an output interface for providing or outputting a result of processing the layout data. The simulation device according to the invention is set up to carry out at least one variant, configuration or development of the method according to the invention, in particular automatically or semi-automatically. For this purpose, an operating or computer program can be stored in the data memory, i.e. stored, which implements, i.e. encodes or represents, the corresponding method or its method steps, and which can be executed by means of the processor device in order to carry out the corresponding method or to effect its execution or to cause.

Die erfindungsgemäße Simulationsvorrichtung kann insbesondere die im Zusammenhang mit dem erfindungsgemäßen Verfahren genannte Simulationsvorrichtung sein oder dieser entsprechen. Dementsprechend kann die erfindungsgemäße Simulationsvorrichtung einige oder alle der im Zusammenhang mit dem erfindungsgemäßen Verfahren genannten Eigenschaften und/oder Merkmale aufweisen. Beispielsweise kann die erfindungsgemäße Simulationsvorrichtung die im Zusammenhang mit dem erfindungsgemäßen Verfahren genannte Kamera oder dergleichen umfassen.The simulation device according to the invention can in particular be the simulation device mentioned in connection with the method according to the invention or correspond to it. Accordingly, the simulation device according to the invention can have some or all of the properties and/or features mentioned in connection with the method according to the invention. For example, the simulation device according to the invention can include the camera or the like mentioned in connection with the method according to the invention.

Weitere Merkmale der Erfindung können sich aus den Ansprüchen, den Figuren und der Figurenbeschreibung ergeben. Die vorstehend in der Beschreibung genannten Merkmale und Merkmalskombinationen sowie die nachfolgend in der Figurenbeschreibung und/oder in den Figuren allein gezeigten Merkmale und Merkmalskombinationen sind nicht nur in der jeweils angegebenen Kombination, sondern auch in anderen Kombinationen oder in Alleinstellung verwendbar, ohne den Rahmen der Erfindung zu verlassen.Further features of the invention can result from the claims, the figures and the description of the figures. The features and feature combinations mentioned above in the description and the features and feature combinations shown below in the description of the figures and/or in the figures alone can be used not only in the combination specified in each case, but also in other combinations or on their own, without going beyond the scope of the invention to leave.

Die Zeichnung zeigt in:

1 eine schematische Darstellung einer Simulationsvorrichtung zum automatisierten Bestimmen eines Orientierungsfaktors einer Leiterplatte; und
2 eine schematische Darstellung zur Veranschaulichung eines Verfahrens zum Bestimmen des Orientierungsfaktors.

The drawing shows in:

1 a schematic representation of a simulation device for automatically determining an orientation factor of a printed circuit board; and
2 a schematic representation to illustrate a method for determining the orientation factor.

In den Figuren sind gleiche und funktionsgleiche Elemente mit den gleichen Bezugszeichen versehen. Von mehrfach vorhandenen Elementen ist der Übersichtlichkeit halber jeweils nur eine repräsentative Auswahl explizit gekennzeichnet.In the figures, identical and functionally identical elements are provided with the same reference symbols. For the sake of clarity, only a representative selection of multiple elements is explicitly marked.

1 zeigt eine schematische Übersichtsdarstellung zur Erläuterung oder Veranschaulichung einer Bestimmung eines Orientierungsfaktors einer Leiterplatte. Dazu ist hier schematisch eine Simulationsvorrichtung 1 dargestellt. Die Simulationsvorrichtung 1 weist eine Schnittstelle oder Schnittstelleneinrichtung für einen Datentransfer auf. Diese Schnittstelle oder Schnittstelleneinrichtung kann für einen bidirektionalen Datentransport ausgestaltet sein oder beispielsweise eine Eingangsschnittstelle 2 zum Erfassen von Daten und eine Ausgangsschnittstelle 3 zum Ausgeben von Daten umfassen. Weiter weist die Simulationsvorrichtung 1 einen computerlesbaren Datenspeicher 4 und einen Prozessor 5 auf, die miteinander und mit der Schnittstelle oder Schnittstelleneinrichtung verbunden oder vernetzt sind. 1 shows a schematic overview to explain or illustrate a determination of an orientation factor of a circuit board. For this purpose, a simulation device 1 is shown here schematically. The simulation device 1 has an interface or interface device for data transfer. This interface or interface device can be designed for bidirectional data transport or can include, for example, an input interface 2 for acquiring data and an output interface 3 for outputting data. Furthermore, the simulation device 1 has a computer-readable data memory 4 and a processor 5, which are connected or networked to one another and to the interface or interface device.

Schematisch sind hier Layoutdaten 6 angedeutet, die eine Größe der jeweiligen Leiterplatte und eine räumliche Anordnung von Bauteilen 8 (siehe 2) der Leiterplatte digitalisiert angeben oder definieren oder beispielsweise in Form eines Fotos abbilden oder darstellen können. Die Layoutdaten 6 können durch die Simulationsvorrichtung 1 über die Eingangsschnittstelle 2 erfasst und dann mittels des Datenspeichers 4 und des Prozessors 5 verarbeitet werden, um den bzw. wenigstens einen Orientierungsfaktor für die jeweilige Leiterplatte automatisch zu bestimmen.Layout data 6 are indicated schematically here, which indicate a size of the respective printed circuit board and a spatial arrangement of components 8 (see 2 ) of the printed circuit board can be specified or defined in digitized form or depicted or represented, for example, in the form of a photograph. The layout data 6 can be recorded by the simulation device 1 via the input interface 2 and then processed by means of the data memory 4 and the processor 5 in order to automatically determine the or at least one orientation factor for the respective printed circuit board.

Dazu ist die Simulationsvorrichtung 1 eingerichtet, eine Simulation durchzuführen, bei der eine Vielzahl von vorgegebenen oder vordefinierten digitalen bzw. virtuellen Schmutzpartikeln auf die Leiterplatte bzw. deren digitalisierte Repräsentation geworfen oder dieser überlagert oder darauf angeordnet werden und resultierende Kurzschlussverbindungen zwischen Bauteilen 8 detektiert werden.For this purpose, the simulation device 1 is set up to carry out a simulation in which a large number of specified or predefined digital or virtual dirt particles are thrown onto the printed circuit board or its digitized representation or superimposed on it or arranged on it and the resulting short-circuit connections between components 8 are detected.

Zur Veranschaulichung zeigt 2 eine schematische Darstellung eines digitalisierten Layout 7 der Leiterplatte. Dieses digitalisierte Layout 7 kann beispielsweise durch die Layoutdaten 6 angegebenen oder aus diesen, insbesondere durch die Simulationsvorrichtung 1 automatisch, erzeugt sein oder werden. Das digitalisierte Layout 7 umfasst hier eine Vielzahl von elektrischen oder elektronischen Bauteilen 8, die je nach Funktion oder Aufgabe der Leiterplatte bzw. einer entsprechenden Schaltung angeordnet sowie gegebenenfalls miteinander verbunden sind. Umgeben sind die Bauteile 8 hier von Freiflächen 9, die Oberflächenbereiche der Leiterplatte sind oder repräsentieren, die nicht von elektrisch leitfähigen Bauteilen 8 belegt oder bedeckt sind.For illustration shows 2 a schematic representation of a digitized layout 7 of the circuit board. This digitized layout 7 can, for example, be specified by the layout data 6 or be generated from them, in particular automatically by the simulation device 1 . The digitized layout 7 here includes a large number of electrical or electronic components 8, which are arranged depending on the function or task of the printed circuit board or a corresponding circuit and possibly connected to one another. The components 8 are surrounded here by free areas 9 which are or represent surface areas of the printed circuit board which are not occupied or covered by electrically conductive components 8 .

Das digitalisierte Layout 7 kann zur Bestimmung des Orientierungsfaktors effektiv mit einem Buffon'schen Nadelproblem konfrontiert werden. Um dies zu veranschaulichen, sind hier eine Vielzahl von vorgegebenen Testpartikeln 10 mit zufälliger Position und Ausrichtung oder Orientierung auf dem digitalisierten Layout 7 angeordnet bzw. diesem überlagert dargestellt.The digitized layout 7 can effectively be confronted with a Buffon needle problem to determine the orientation factor. To illustrate this, a large number of predetermined test particles 10 with a random position and alignment or orientation are arranged on the digitized layout 7 or shown superimposed on it.

Durch die zufällige Anordnung oder Verteilung der Testpartikel 10 können diese unterschiedliche Lagerelationen zu den Bauteilen 8 haben und dementsprechend unterschiedlich klassifiziert werden. So kann ein individueller Testpartikel 10 jeweils beispielsweise ohne Kontakt zu einem der Bauteile 8 in oder auf der Freifläche 9 landen, was dann als Freiflächentreffer 11 klassifiziert werden kann. Ebenso kann ein individueller Testpartikel 10 jeweils eines der Bauteile 8 berühren, was dann als Einzelkontakt 12 klassifiziert werden kann. Derartige Freiflächentreffer 11 und Einzelkontakte 12 können für ein Kurzschlussrisiko, also eine Funktion der Leiterplatte zunächst irrelevant sein. Dies ist der Fall, da die Testpartikel 10 zwar elektrisch leitfähig sein können, bei den Freiflächentreffern 11 und den Einzelkontakten 12 jedoch keine zwei Bauteile 8 miteinander verbunden, also kurzgeschlossen werden.Due to the random arrangement or distribution of the test particles 10, they can have different positional relationships to the components 8 and can accordingly be classified differently. For example, an individual test particle 10 can land in or on the free space 9 without contact with one of the components 8 , which can then be classified as a free space hit 11 . Likewise, an individual test particle 10 can touch one of the components 8 in each case, which can then be classified as a single contact 12 . Such open space hits 11 and individual contacts 12 can initially be irrelevant for a short circuit risk, ie a function of the printed circuit board. This is the case because the test particles 10 can be electrically conductive, but no two components 8 are connected to one another in the case of the open area hits 11 and the individual contacts 12, that is to say they are short-circuited.

Anders ist dies, wenn ein individueller Testpartikel 10 jeweils wenigstens zwei der Bauteile 8 miteinander verbindet, was dann als Kurzschluss 13 klassifiziert bzw. gezählt werden kann. Ebenso können bei einer kumulativen Anordnung der Testpartikel 10 auf dem digitalisierten Layout 7 mehrere Testpartikel 10, die beispielsweise einzeln als Freiflächentreffer 11 oder als Einzelkontakt 12 klassifiziert würden, gemeinsam eine indirekte oder mehrteilige Verbindung zwischen wenigstens zweien der Bauteile 8 schaffen, was dann als Kumulationskurzschluss 14 klassifiziert oder gezählt werden kann.The situation is different if an individual test particle 10 connects at least two of the components 8 to one another, which can then be classified or counted as a short circuit 13 . Likewise, in the case of a cumulative arrangement of the test particles 10 on the digitized layout 7, a plurality of test particles 10, which would be classified individually as free space hits 11 or as a single contact 12, for example, can jointly create an indirect or multi-part connection between at least two of the components 8, which is then called a cumulative short circuit 14 can be classified or counted.

Es sind hier der Übersichtlichkeit halber jeweils lediglich einige repräsentative Beispiele der verschiedenen möglichen Situationen oder Fälle explizit gekennzeichnet.For the sake of clarity, only a few representative examples of the various possible situations or cases are explicitly marked here.

Zum Bestimmen des Orientierungsfaktors kann nun durch die Simulationsvorrichtung 1 insbesondere oder zumindest ein Verhältnis aus der Gesamtanzahl der simulierten bzw. simuliert dem digitalen Layout 7 überlagerten Testpartikel 10 zu der Anzahl der dabei auftretenden Kurzschlüsse 13 oder beispielweise auch der Kombinationskurzschlüsse 14 berechnet werden.To determine the orientation factor, the simulation device 1 can calculate in particular or at least a ratio of the total number of test particles 10 that are simulated or superimposed on the digital layout 7 to the number of short circuits 13 that occur or, for example, also the combination short circuits 14.

Der so bestimmte Orientierungsfaktor kann als Ergebnis oder Output dann durch die Simulationsvorrichtung 1 bereitgestellt oder ausgegeben, also beispielsweise in dem Datenspeicher 4 abgelegt und/oder über die Ausgangsschnittstelle 3 ausgegeben werden.The orientation factor determined in this way can then be provided or output by the simulation device 1 as a result or output, ie it can be stored in the data memory 4 and/or output via the output interface 3, for example.

Der Orientierungsfaktor kann beispielsweise zur Bestimmung oder Berechnung eines Kurzschlussrisikos oder einer Kurzschlusswahrscheinlichkeit für die jeweilige Leiterplatte bzw. deren Bauteillayout verwendet werden.The orientation factor can be used, for example, to determine or calculate a short circuit risk or a short circuit probability for the respective printed circuit board or its component layout.

Insgesamt zeigen die beschriebenen Beispiele wie eine simulativen Bestimmung des Orientierungsfaktors realisiert werden kann.Overall, the examples described show how a simulative determination of the orientation factor can be implemented.

BezugszeichenlisteReference List

11: Simulationsvorrichtungsimulation device
22: Eingangsschnittstelleinput interface
33: Ausgangsschnittstelleoutput interface
44: Datenspeicherdata storage
55: Prozessorprocessor
66: Layoutdatenlayout data
77: digitalisiertes Layoutdigitized layout
88th: Bauteilcomponent
99: Freiflächeopen space
1010: Testpartikeltest particles
1111: Freiflächentrefferfree space hit
1212: Einzelkontaktsingle contact
1313: Kurzschlussshort circuit
1414: Kumulationskurzschlusscumulative short circuit

ZITATE ENTHALTEN IN DER BESCHREIBUNGQUOTES INCLUDED IN DESCRIPTION

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Zitierte PatentliteraturPatent Literature Cited

US 892753 B2 [0003]

Claims

Method for automatically determining an orientation factor of a printed circuit board as an influencing factor for a risk of short circuit, in which a predetermined simulation device (1) - a digitized layout (6, 7), which specifies a size of the printed circuit board and a spatial arrangement of components (8) on the printed circuit board, is recorded as input, - an arrangement of a large number of predetermined test particles (10) with random positions and alignments superimposed on the digitized layout (6, 7) is simulated, - for each of the test particles (10) it is checked whether it creates a connection (13) between at least two of the components (8), each connection (13) recognized as such being counted as a short circuit (13), - To determine the orientation factor, a total number of the simulated test particles (10) is set in relation to the number of short circuits (13), and the orientation factor thus determined is provided as an output.

procedure after claim 1 , characterized in that for detecting the layout (7) a photo (6) is taken of the physical printed circuit board and the digitized layout (7) is automatically generated therefrom by means of image processing.

Method according to one of the preceding claims, characterized in that at least a predetermined number of test particles (10) is simulated, in particular at least 10000.

Method according to one of the preceding claims, characterized in that the number of simulated test particles (10) is set automatically depending on a size and/or a component density of the printed circuit board, a larger number being set for a larger area and/or a lower component density becomes.

Method according to one of the preceding claims, characterized in that the simulation is continued with further test particles (10) at least until a predetermined convergence criterion for the orientation factor is reached.

Method according to one of the preceding claims, characterized in that several different types of test particles (10) with different sizes and/or shapes are simulated, an individual partial orientation factor being determined for each type and the orientation factor being determined from this.

Method according to one of the preceding claims, characterized in that the large number of test particles (10) are simulated independently of one another.

Method according to one of the preceding claims, characterized in that the large number of test particles (10) is simulated cumulatively and also indirect connections (14) of two of the components (8), which come about through a combination of at least two of the test particles (10), be counted.

procedure after claim 8 , characterized in that of all recognized connections (13, 14) only the indirect connections (14) and / or all recognized connections (13, 14) used to based thereon and on a respective number of test particles (10) a respective modified to determine the risk of a short circuit.

Simulation device (1), having an input interface (2) for acquiring layout data (6), which indicate the size of a printed circuit board and a spatial arrangement of components (8) on the printed circuit board, a data memory (4), a processor device (5) and an output interface (3) for outputting a result of processing the layout data (6), wherein the simulation device (1) is set up to carry out a method according to one of the preceding claims.