DE102020215721A1 - VERTICAL FIELD EFFECT TRANSISTOR AND METHOD OF MAKING THE SAME - Google Patents

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Klaus Heyers
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Abstract

Es wird ein vertikaler Feldeffekttransistor (200) bereitgestellt, aufweisend: einen Driftbereich (2) mit einem ersten Leitfähigkeitstyp; eine erste Grabenstruktur (3a) auf oder über dem Driftbereich (2), wobei eine Gate-Elektrode (5) in der ersten Grabenstruktur (3a) angeordnet ist und wobei die erste Grabenstruktur (3a) mindestens eine Seitenwand aufweist und die erste Grabenstruktur (3a) an der mindestens einen Seitenwand eine Gate-Dielektrikum-Schicht (4) aufweist; eine zweite Grabenstruktur (3b), die lateral neben der mindestens einen Seitenwand der ersten Grabenstruktur (3a) angeordnet ist und sich vertikal bis in den Driftbereich (2) oder vertikal weiter in Richtung des Driftbereichs (2) erstreckt als die erste Grabenstruktur (3a), wobei die zweite Grabenstruktur (3b) einen zweiten Leitfähigkeitstyp aufweist, der sich von dem ersten Leitfähigkeitstyp unterscheidet; und eine Source-Elektrode (9) auf oder über dem Driftbereich (2), die mit der zweiten Grabenstruktur (3b) elektrisch leitfähig verbunden ist.

Figure DE102020215721A1_0000
A vertical field effect transistor (200) is provided, comprising: a drift region (2) having a first conductivity type; a first trench structure (3a) on or above the drift region (2), a gate electrode (5) being arranged in the first trench structure (3a) and the first trench structure (3a) having at least one side wall and the first trench structure (3a ) has a gate dielectric layer (4) on the at least one side wall; a second trench structure (3b) which is arranged laterally next to the at least one side wall of the first trench structure (3a) and extends vertically into the drift region (2) or vertically further in the direction of the drift region (2) than the first trench structure (3a) , wherein the second trench structure (3b) has a second conductivity type that differs from the first conductivity type; and a source electrode (9) on or above the drift region (2), which is electrically conductively connected to the second trench structure (3b).
Figure DE102020215721A1_0000

Description

Es werden ein vertikaler Feldeffekttransistor und Verfahren zum Herstellen desselben bereitgestellt.A vertical field effect transistor and methods of making the same are provided.

1 veranschaulicht in einer schematischen Querschnittsansicht einen MOSFET oder MISFET (Metal-Isolator-Semiconductor-Field-Effect-Transistor) der bezogenen Technik. Die veranschaulichten Zellen weisen eine Streifenform auf und erstrecken sich in die Bildebene. Beim Feldeffekttransistor der bezogenen Technik ist auf einem hoch n-dotierten (n+dotierten) Substrat 1, bspw. aus SiC, ein schwach n-dotiertes (n--dotiertes) Driftgebiet 2 (auch als Driftbereich bezeichnet) angeordnet. Das n--dotierte Driftgebiet kann als Epitaxieschicht (Epischicht) ausgebildet sein. Über dem n--dotierten Driftgebiet 2 sind ein moderat p-dotiertes Bodygebiet 6 und ein sich bis an die Oberseite erstreckendes hoch p-dotiertes Gebiet 7 (auch als tiefe p-Wanne bezeichnet) angeordnet. Dabei reicht das hoch p-dotierte Gebiet 7 tiefer in das schwach n-dotierte (n--dotierte) Driftgebiet 2 hinein als das p-dotierte Bodygebiet 6. Das hoch p-dotierte Gebiet 7 kann beispielsweise durch eine Hochenergieimplantation mit Aluminium (AI) erzeugt sein. Oberhalb des p-dotierten Bodygebietes 6 befindet sich ein flaches, hoch n-dotiertes (n+-dotiertes) Source-Gebiet 8. Von der Oberseite aus betrachtet sind Gräben 3 (auch als Trenches bezeichnet) in der Halbleiterstruktur ausgebildet. Die Gräben 3 überlappen das hoch p-dotierte Gebiet 7 teilweise. Ein Ende der Gräben 3 erstreckt sich an einer Stelle bis in das schwach n-dotierte (n--dotierte) Driftgebiet 2 hinein. Eine Wand der Gräben 3 ist jeweils in Kontakt mit dem hoch n-dotierten (n+-dotierten) Source-Gebiet 8 und dem Bodygebiet 6. Auf der Oberseite der Gräben 3 ist eine dünne Gate-Dielektrikum-Schicht 4, beispielsweise aus Siliziumdioxid, angeordnet. An der Oberseite der Halbleiterstruktur (in 1 obere Seite) ist die Gate-Dielektrikum-Schicht 4 (auch als Gate-Dielektrikum bezeichnet) in einigen Bereichen als Isolationsschicht 10 dicker ausgeführt als an den Oberseiten der Gräben 3. In der bezogenen Technik ist die Isolationsschicht 10 aus einem zusätzlich aufgebrachten Oxid oder einer Kombination von Oxiden oder auch dotierten Gläsern ausgebildet. Das zusätzliche Oxid wird beispielsweise mittels eines chemischen Gasphasenabscheideverfahrens (CVD-Verfahren) abgeschieden. Die Gräben 3 sind in der Regel mit hochdotiertem, gut leitfähigem dotiertem Polysilizium 5 gefüllt (auch als Gatepoly bezeichnet). Das hoch p-dotierte Gebiet 7 und das n+-dotierte Source-Gebiet 8 bilden an der Oberseite der Halbleiterstruktur zusammen mit einer Metallschicht 9 einen ohmschen Kontakt, der den Source-Kontakt (auch als Source-Elektrode bezeichnet) des Feldeffekttransistors der bezogenen Technik bildet. Auf der Rückseite der Halbleiterstruktur ist eine Metallschichte 11 angeordnet, die den Drain-Kontakt (auch als Drain-Elektrode bezeichnet) des Feldeffekttransistors der bezogenen Technik bildet. Das Gatepoly 5 ist ebenfalls mit einem Metallanschluss (auch als Gate-Pad bezeichnet) verbunden, der in 1 nicht veranschaulicht ist. Das Gatepoly 5 der Zellen wird in der Regel durch einen oder mehrere sogenannte(n) Gate-Runner mit dem Gate-Pad verbunden. 1 12 illustrates, in a schematic cross-sectional view, a MOSFET or MISFET (Metal-Isolator-Semiconductor-Field-Effect-Transistor) of the related art. The illustrated cells have a stripe shape and extend into the image plane. In the case of the field effect transistor of the related art, a weakly n-doped (n − -doped) drift region 2 (also referred to as drift region) is arranged on a highly n-doped (n + doped) substrate 1, for example made of SiC. The n − -doped drift region can be formed as an epitaxial layer (epi layer). A moderately p-doped body region 6 and a highly p-doped region 7 (also referred to as a deep p-well) extending to the top are arranged above the n − -doped drift region 2 . In this case, the highly p-doped region 7 extends deeper into the weakly n-doped (n - -doped) drift region 2 than the p-doped body region 6. The highly p-doped region 7 can be formed, for example, by a high-energy implantation with aluminum (Al) be generated. A flat, highly n-doped (n + -doped) source region 8 is located above the p-doped body region 6. Trenches 3 (also referred to as trenches) are formed in the semiconductor structure when viewed from the top. The trenches 3 partially overlap the highly p-doped region 7 . One end of the trenches 3 extends into the weakly n-doped (n − -doped) drift region 2 at one point. A wall of the trenches 3 is in contact with the highly n-doped (n + -doped) source region 8 and the body region 6. On the upper side of the trenches 3 is a thin gate dielectric layer 4, for example made of silicon dioxide. arranged. At the top of the semiconductor structure (in 1 upper side), the gate dielectric layer 4 (also referred to as gate dielectric) is made thicker in some areas as an insulation layer 10 than on the upper sides of the trenches 3. In the related art, the insulation layer 10 consists of an additionally applied oxide or a Combination of oxides or doped glasses formed. The additional oxide is deposited, for example, by means of a chemical vapor deposition (CVD) process. The trenches 3 are usually filled with highly doped, highly conductive, doped polysilicon 5 (also referred to as gate poly). The highly p-doped region 7 and the n + -doped source region 8 together with a metal layer 9 form an ohmic contact at the top of the semiconductor structure, which is the source contact (also referred to as source electrode) of the field effect transistor of the related art forms. On the back side of the semiconductor structure is a metal layer 11 which forms the drain contact (also referred to as the drain electrode) of the field effect transistor of the related art. The gate poly 5 is also connected to a metal terminal (also known as the gate pad) which is in 1 is not illustrated. The gate poly 5 of the cells is usually connected to the gate pad by one or more so-called gate runners.

SiC als Halbleitermaterial für Feldeffekttransistoren weist eine ca. 7x höhere Durchbruchsfeldstärke auf als Silizium. Daher ist im Sperrbetrieb eine Abschirmung der dünnen Gate-Dielektrikum-Schicht 4 vor hohen Feldstärken bei hoher positiver Spannung zwischen Drain-Kontakt und Source-Kontakt erforderlich. Zudem sind die Ströme im Kurzschlussfall bei SiC wegen der hohen Epidotierung und sehr dünnen Epi-Dicke sehr hoch. Eine Begrenzung der Stromstärke ist daher erforderlich. Das hoch p-dotierte Gebiet 7, das ein ausgeprägtes Sperrschicht-Feldeffekttransistor (auch als JFET bezeichnet) -Potential bildet, schirmt das elektrische Feld im Sperrfall ab und begrenzt die Stromstärke im Kurzschlussfall. Verglichen mit MOSFETs auf Basis von Si sind MOSFETs auf Basis von SiC im Durchlass-Betrieb der Invers- oder Bodydiode (Diode, die aus dem hoch p-dotierten Gebiet 7 bzw. dem Bodygebiet 6 und dem schwach n-dotierten (n--dotierten) Driftgebiet 2 gebildet wird) benachteiligt. Einerseits sind wegen der größeren Bandlücke die Fluss- bzw. Durchlassspannungen um ca. einen Faktor 3 höher als bei Silizium, andererseits kann bei SiC beim Betrieb von bipolarem Strukturen eine Degradation des Stromes (engl. current collapse) auftreten. Die Ursache liegt darin, dass bei der Rekombination von Elektronen und Löchern die Bildung von Stapelfehlern aus Versetzungen (engl. basal plane dislocations) angeregt wird. Deshalb werden in der Regel Schottky-Dioden mit niedrigen, stabilen Flussspannungen zu SiC-MOSFETs parallelgeschaltet.SiC as a semiconductor material for field effect transistors has a breakdown field strength that is approx. 7 times higher than that of silicon. Therefore, shielding of the thin gate dielectric layer 4 from high field strengths at high positive voltage between drain contact and source contact is required in blocking mode. In addition, the currents in the event of a short circuit are very high with SiC due to the high epidoping and very thin epi thickness. It is therefore necessary to limit the current. The highly p-doped region 7, which forms a pronounced junction field effect transistor (also known as a JFET) potential, shields the electric field in the off state and limits the current strength in the event of a short circuit. Compared to MOSFETs based on Si, MOSFETs based on SiC are in forward operation of the inverse or body diode (diode consisting of the highly p-doped region 7 or the body region 6 and the weakly n-doped (n - -doped ) Drift region 2 is formed) disadvantaged. On the one hand, because of the larger band gap, the flow or forward voltages are about a factor of 3 higher than with silicon, on the other hand, a degradation of the current (current collapse) can occur with SiC when operating bipolar structures. The reason is that when electrons and holes recombine, the formation of stacking faults from basal plane dislocations is stimulated. For this reason, Schottky diodes with low, stable forward voltages are usually connected in parallel with SiC MOSFETs.

Eine Aufgabe der Erfindung ist es, einen vertikalen Feldeffekttransistor bereitzustellen, der eines oder mehrere der zuvor beschriebenen Probleme reduziert oder beseitigt. Beispielsweise wird in verschiedenen Aspekten ein hochsperrender SiC-Leistungs-Trench-MOSFET bereitgestellt, bei dem eine zur pn-Bodydiode parallelgeschaltete Junction Barrier Schottky (JBS) Diode monolithisch integriert ist. Dadurch kann ein „Current Collapse“ sicher vermieden werden. In verschiedenen Aspekten werden hochsperrende Leistungs-MOS-Feldeffekttransistoren, beispielsweise auf Basis von Siliziumkarbid (SiC) mit integrierter Junction Barrier-Schottky-Diode bereitgestellt, sowie Verfahren zum Herstellen desselben. An object of the invention is to provide a vertical field effect transistor that reduces or eliminates one or more of the problems described above. For example, in various aspects, a high-blocking SiC power trench MOSFET is provided, in which a junction barrier Schottky (JBS) diode connected in parallel with the pn body diode is monolithically integrated. In this way, a "current collapse" can be safely avoided. In various aspects, high blocking power MOS field effect transistors, for example based on silicon carbide (SiC) with an integrated junction barrier Schottky diode, are provided, as well as methods for producing the same.

Die Aufgabe wird gemäß einem Aspekt der Erfindung durch einen vertikalen Feldeffekttransistor gelöst, aufweisend: einen Driftbereich mit einem ersten Leitfähigkeitstyp; eine erste Grabenstruktur auf oder über dem Driftbereich, wobei eine Gate-Elektrode in der ersten Grabenstruktur angeordnet ist und wobei die erste Grabenstruktur mindestens eine Seitenwand aufweist und die erste Grabenstruktur an der mindestens einen Seitenwand eine Gate-Dielektrikum-Schicht aufweist; eine zweite Grabenstruktur, die lateral neben der mindestens einen Seitenwand der ersten Grabenstruktur angeordnet ist und sich vertikal bis in den Driftbereich oder vertikal weiter in Richtung des Driftbereichs erstreckt als die erste Grabenstruktur, wobei die zweite Grabenstruktur einen zweiten Leitfähigkeitstyp aufweist, der sich von dem ersten Leitfähigkeitstyp unterscheidet; und eine Source-Elektrode auf oder über dem Driftbereich, die mit der zweiten Grabenstruktur elektrisch leitfähig verbunden ist.According to one aspect of the invention, the object is achieved by a vertical field effect transistor, comprising: a drift region with an ers th conductivity type; a first trench structure on or above the drift region, wherein a gate electrode is arranged in the first trench structure and wherein the first trench structure has at least one sidewall and the first trench structure has a gate dielectric layer on the at least one sidewall; a second trench structure, which is arranged laterally next to the at least one side wall of the first trench structure and extends vertically into the drift region or vertically further in the direction of the drift region than the first trench structure, wherein the second trench structure has a second conductivity type that differs from the first conductivity type differs; and a source electrode on or above the drift region, which is electrically conductively connected to the second trench structure.

Weiterhin kann durch die JBS-Diode die Durchlassspannung des SiC-Leistungs-Trench-MOSFET im Inversbetrieb gegenüber einer üblichen SiC-pn-Bodydiode deutlich reduziert werden. Durch die JBS-Struktur gemäß verschiedenen Aspekten, beispielsweise mittels tiefliegender p-Zonen, kann alternativ oder zusätzlich der spannungsabhängige Sperrstromanstieg der Schottky-Diode vermieden werden.Furthermore, the forward voltage of the SiC power trench MOSFET in inverse operation can be significantly reduced by the JBS diode compared to a conventional SiC pn body diode. The JBS structure according to various aspects, for example by means of deep-lying p-zones, can alternatively or additionally avoid the voltage-dependent increase in reverse current of the Schottky diode.

Anschaulich wechseln sich streifenförmige, flache, aktive Trench-MOS-Zellen mit tieferen, metallgefüllten Gräben, die sich in den hochohmigen Driftbereich (auch als Epitaxieschicht bezeichnet) hinein erstrecken, ab. Der Metall-Halbleiterkontakt kann mit der hochohmigen Schicht den Schottky-Kontakt ausbilden. Die metallgefüllten Gräben können mit zusätzlich angebrachten p-dotierten Bereichen unterhalb der Grabenböden elektrisch verbunden sein. Dadurch kann eine JBS-Struktur gebildet werden. Im Sperrfall kann anschaulich das hohe elektrische Feld sowohl von den Gate-Dielektrika als auch den Schottky-Kontakten ferngehalten werden. Damit kann das Gate-Dielektrikum geschützt werden und der sperrspannungsabhängige Sperrstromanstieg der Schottky-Diode kann verringert bzw. vermieden werden. Alternativ oder zusätzlich kann die Kurzschlussfestigkeit des Feldeffekttransistors verbessert werden. Alternativ oder zusätzlich kann die Fläche der Schottky-Diode bei unveränderter Chipfläche durch tiefere Gräben vergrößern werden.Strip-shaped, flat, active trench MOS cells clearly alternate with deeper, metal-filled trenches that extend into the high-impedance drift region (also known as the epitaxial layer). The metal-semiconductor contact can form the Schottky contact with the high-impedance layer. The metal-filled trenches can be electrically connected to additionally attached p-doped areas below the trench bottoms. This allows a JBS structure to be formed. In the blocking case, the high electric field can clearly be kept away from both the gate dielectrics and the Schottky contacts. The gate dielectric can thus be protected and the reverse voltage-dependent increase in reverse current of the Schottky diode can be reduced or avoided. Alternatively or additionally, the short-circuit resistance of the field effect transistor can be improved. Alternatively or additionally, the area of the Schottky diode can be increased by deeper trenches while the chip area remains unchanged.

Eingesetzt werden kann der Feldeffekttransistor gemäß verschiedenen Aspekten bei leistungselektronischen Anwendungen. Hierzu gehören beispielsweise automotive Inverter (Elektro- bzw. Hybridfahrzeug). Im nicht-automotiven Bereich sind eine Vielzahl von Anwendungen wie beispielsweise in Photovoltaik oder Windkraft-Invertern (regenerative Energieerzeugung), Zugantrieben oder in der Hochspannungs-Gleichstrom-Übertragung (HGÜ) in Hochspannungsgleichrichtern möglich.The field effect transistor can be used according to various aspects in power electronic applications. These include, for example, automotive inverters (electric or hybrid vehicles). In the non-automotive sector, a large number of applications are possible, such as in photovoltaics or wind power inverters (regenerative energy production), train drives or in high-voltage direct current (HVDC) transmission in high-voltage rectifiers.

Die Aufgabe wird gemäß einem weiteren Aspekt der Erfindung durch ein Verfahren zum Herstellen eines vertikalen Feldeffekttransistors gelöst. Der Feldeffekttransistor ist wie zuvor beschrieben eingerichtet. Das Verfahren weist auf: Ausbilden eines Driftbereichs mit einem ersten Leitfähigkeitstyp; Ausbilden einer ersten Grabenstruktur auf oder über dem Driftbereich, wobei eine Gate-Elektrode in der ersten Grabenstruktur ausgebildet wird und wobei die erste Grabenstruktur mindestens eine Seitenwand aufweist und die erste Grabenstruktur an der mindestens einen Seitenwand eine Gate-Dielektrikum-Schicht aufweist; Ausbilden einer zweiten Grabenstruktur, die lateral neben der mindestens einen Seitenwand der ersten Grabenstruktur ausgebildet wird und sich vertikal bis in den Driftbereich oder vertikal weiter in Richtung des Driftbereichs erstreckt als die erste Grabenstruktur, wobei die zweite Grabenstruktur einen zweiten Leitfähigkeitstyp aufweist, der sich von dem ersten Leitfähigkeitstyp unterscheidet; und Ausbilden einer Source-Elektrode auf oder über dem Driftbereich, die mit der zweiten Grabenstruktur elektrisch leitfähig verbunden wird.According to a further aspect of the invention, the object is achieved by a method for producing a vertical field effect transistor. The field effect transistor is set up as previously described. The method includes: forming a drift region having a first conductivity type; forming a first trench structure on or above the drift region, wherein a gate electrode is formed in the first trench structure and wherein the first trench structure has at least one sidewall and the first trench structure has a gate dielectric layer on the at least one sidewall; Forming a second trench structure, which is formed laterally next to the at least one side wall of the first trench structure and extends vertically into the drift region or vertically further in the direction of the drift region than the first trench structure, wherein the second trench structure has a second conductivity type that differs from the distinguishes first conductivity type; and forming a source electrode on or above the drift region, which is electrically conductively connected to the second trench structure.

Alternativ weist das Verfahren auf: Ausbilden eines Driftbereichs mit einem ersten Leitfähigkeitstyp; Ausbilden einer zweiten Grabenstruktur auf oder über dem Driftbereich, wobei die zweite Grabenstruktur mindestens eine Seitenwand aufweist; Ausbilden einer ersten Grabenstruktur, die lateral neben der mindestens einen Seitenwand der zweiten Grabenstruktur ausgebildet wird, wobei eine Gate-Elektrode in der ersten Grabenstruktur ausgebildet wird und die erste Grabenstruktur eine Gate-Dielektrikum-Schicht an mindestens einer Seitenwand, die der Seitenwand der zweiten Grabenstruktur zugewandt ist, aufweist, und wobei sich die zweite Grabenstruktur vertikal bis in den Driftbereich oder vertikal weiter in Richtung des Driftbereichs erstreckt als die erste Grabenstruktur, wobei die zweite Grabenstruktur einen zweiten Leitfähigkeitstyp aufweist, der sich von dem ersten Leitfähigkeitstyp unterscheidet; und Ausbilden einer Source-Elektrode auf oder über dem Driftbereich, die mit der zweiten Grabenstruktur elektrisch leitfähig verbunden wird.Alternatively, the method includes: forming a drift region having a first conductivity type; forming a second trench structure on or above the drift region, the second trench structure having at least one sidewall; Forming a first trench structure, which is formed laterally next to the at least one sidewall of the second trench structure, wherein a gate electrode is formed in the first trench structure and the first trench structure has a gate dielectric layer on at least one sidewall that is the sidewall of the second trench structure faces, having, and wherein the second trench structure extends vertically into the drift region or vertically further in the direction of the drift region than the first trench structure, wherein the second trench structure has a second conductivity type that differs from the first conductivity type; and forming a source electrode on or above the drift region, which is electrically conductively connected to the second trench structure.

Weiterbildungen der Aspekte sind in den Unteransprüchen und der Beschreibung dargelegt. Ausführungsformen der Erfindung sind in den Figuren dargestellt und werden im Folgenden näher erläutert. Es zeigen:

  • 1 eine schematische Darstellung eines Feldeffekttransistors der bezogenen Technik;
  • 2 und 3 schematische Darstellungen eines vertikalen Feldeffekttransistors gemäß verschiedenen Aspekten; und
  • 4A und 4B Ablaufdiagramme eines Verfahrens zum Herstellen eines vertikalen Feldeffekttransistors gemäß verschiedenen Aspekten.
Developments of the aspects are set out in the dependent claims and the description. Embodiments of the invention are shown in the figures and are explained in more detail below. Show it:
  • 1 a schematic representation of a field effect transistor related art;
  • 2 and 3 schematic representations of a vertical field effect transistor according to various aspects; and
  • 4A and 4B Flow charts of a method for manufacturing a vertical field effect transistor according to various aspects.

In der folgenden ausführlichen Beschreibung wird auf die beigefügten Zeichnungen Bezug genommen, die Teil dieser Beschreibung bilden und in denen zur Veranschaulichung spezifische Ausführungsbeispiele gezeigt sind, in denen die Erfindung ausgeübt werden kann. Es versteht sich, dass andere Ausführungsbeispiele benutzt und strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem Schutzumfang der vorliegenden Erfindung abzuweichen. Es versteht sich, dass die Merkmale der hierin beschriebenen verschiedenen Ausführungsbeispiele miteinander kombiniert werden können, sofern nicht spezifisch anders angegeben. Die folgende ausführliche Beschreibung ist deshalb nicht in einschränkendem Sinne aufzufassen, und der Schutzumfang der vorliegenden Erfindung wird durch die angefügten Ansprüche definiert. In den Figuren werden identische oder ähnliche Elemente mit identischen Bezugszeichen versehen, soweit dies zweckmäßig ist.In the following detailed description, reference is made to the accompanying drawings which form a part hereof, and in which is shown by way of illustration specific embodiments in which the invention may be practiced. It is understood that other embodiments may be utilized and structural or logical changes may be made without departing from the scope of the present invention. It is understood that the features of the various exemplary embodiments described herein can be combined with one another unless specifically stated otherwise. The following detailed description is, therefore, not to be taken in a limiting sense, and the scope of the present invention is defined by the appended claims. In the figures, identical or similar elements are provided with identical reference symbols, insofar as this is appropriate.

2 veranschaulicht in einer schematischen Querschnittsansicht einen vertikalen Feldeffekttransistor gemäß verschiedenen Aspekten. Bezugszeichen und Struktur basieren auf dem Feldeffekttransistor, der in 1 veranschaulicht ist. Davon abweichend kann auf oder über einem hoch n-dotierten (n+-dotierten) Substrat 1, beispielsweise aus SiC, ein schwach n-dotiertes (n--dotiertes) Driftgebiet 2 (auch als Driftbereich bezeichnet) angeordnet sein. Auf oder über dem n--dotierten Driftgebiet 2 kann ein moderat p-dotiertes Bodygebiet 6 angeordnet sein. Auf oder über dem moderat p-dotierten Bodygebiet 6 kann ein hoch n-dotiertes (n+-dotiertes) Source-Gebiet 8 angeordnet sein. Das n+-dotierte Source-Gebiet 8 kann sich bis an die Oberseite 101 des vertikalen Feldeffekttransistors 100 erstrecken. Von der Oberseite 101 des Feldeffekttransistors 100 aus erstrecken sich unterschiedlich tief eingebrachte Gräben 3a, 3b, beispielsweise abwechselnd, bis in das n- -dotierte Driftgebiet 2 hinein. Mit anderen Worten, der Feldeffekttransistor 100 weist in verschiedenen Aspekten erste Gräben 3a mit einer ersten Tiefe (von der Oberseite 101 in Richtung der Unterseite 102) und zweite Gräben 3b mit einer zweiten Tiefe (von der Oberseite 101 in Richtung der Unterseite 102), die größer ist als die erste Tiefe, auf. 2 FIG. 11 illustrates, in a schematic cross-sectional view, a vertical field effect transistor according to various aspects. Reference numerals and structure are based on the field effect transistor used in 1 is illustrated. Deviating from this, a weakly n-doped (n − -doped) drift region 2 (also referred to as drift region) can be arranged on or above a highly n-doped (n + -doped) substrate 1, for example made of SiC. A moderately p-doped body region 6 can be arranged on or above the n − -doped drift region 2 . A highly n-doped (n + -doped) source region 8 can be arranged on or above the moderately p-doped body region 6 . The n + -doped source region 8 can extend to the top 101 of the vertical field effect transistor 100 . Trenches 3a, 3b introduced at different depths extend from the top side 101 of the field effect transistor 100, for example alternately, into the n − -doped drift region 2 . In other words, the field effect transistor 100 has, in various aspects, first trenches 3a with a first depth (from the top 101 towards the bottom 102) and second trenches 3b with a second depth (from the top 101 towards the bottom 102), which is greater than the first depth.

Die Dicke einer Struktur wird im Rahmen dieser Beschreibung auch als Tiefe bezeichnet und wird als die räumliche Ausdehnung der Struktur in Richtung der Hauptprozessierungsebene beim Herstellen der Struktur verstanden.In the context of this description, the thickness of a structure is also referred to as depth and is understood as the spatial extent of the structure in the direction of the main processing plane when the structure is produced.

Die Oberfläche des ersten Grabens 3a kann mit einem dünnen Gate-Dielektrikum 4 (auch als Gate-Dielektrikum-Schicht bezeichnet) bedeckt sein. Mit anderen Worten, die erste Grabenstruktur kann an mindestens einer Seitenwand, die der zweiten Grabenstruktur 3b zugewandt ist, eine Gate-Dielektrikum-Schicht 4 aufweisen.The surface of the first trench 3a can be covered with a thin gate dielectric 4 (also referred to as a gate dielectric layer). In other words, the first trench structure can have a gate dielectric layer 4 on at least one side wall that faces the second trench structure 3b.

In den ersten Gräben 3a können Gate-Elektroden 5, beispielsweise aus einem hochdotierten, gut leitfähigen Material, beispielsweise dotiertem Polysilizium (auch als Gatepoly bezeichnet) angeordnet sein.Gate electrodes 5, for example made of a highly doped, highly conductive material, for example doped polysilicon (also referred to as gate poly), can be arranged in the first trenches 3a.

Auf der Seite zur Oberseite 101 kann das Gate-Dielektrikum 4 als Isolationsschicht 10 dicker ausgebildet sein als an den Seitenflächen der ersten Gräben 3a. Die zweiten Gräben 3b können mit einem Metall 12, beispielsweise Titan, Molybdän, Nickel oder ähnlichem gefüllt sein. Die zweiten Gräben 3b können mit dem hoch n-dotierten (n+-dotierten) Source-Gebiet 8 jeweils ohmsche Kontakte bilden. Das streifenförmige moderat p-dotierte Bodygebiet 6 kann in verschiedenen Aspekten zumindest an einigen Stellen separat über ein hochdotiertes p-Gebiet an der Oberfläche 101 mit der Metallisierung 9 verbunden sein, beispielsweise am Anfang und am Ende der streifenförmigen moderat p-dotierten Bodygebiet 6 (in der Zeichenebene, nicht veranschaulicht). Die zweiten Gräben 3b können mit dem schwach n-dotierten (n--dotierten) Driftgebiet 2 einen Schottky-Übergang bilden.On the side toward the top 101, the gate dielectric 4 can be thicker as an insulating layer 10 than on the side surfaces of the first trenches 3a. The second trenches 3b can be filled with a metal 12, for example titanium, molybdenum, nickel or the like. The second trenches 3b can each form ohmic contacts with the highly n-doped (n + -doped) source region 8 . In various aspects, the strip-shaped, moderately p-doped body region 6 can be connected separately to the metallization 9 at least at some points via a highly doped p-region on the surface 101, for example at the beginning and at the end of the strip-shaped, moderately p-doped body region 6 (in the drawing plane, not illustrated). The second trenches 3b can form a Schottky junction with the weakly n-doped (n − -doped) drift region 2 .

Unterhalb des Bodens eines zweiten Grabens 3b kann in verschiedenen Aspekten (beispielsweise jeweils) ein p-dotierter Bereich 13 angeordnet sein. Der p-dotierte Bereich 13 kann mit der Metallschicht 12 im zweiten Graben 3b einen ohmschen Kontakt bilden und kann mit dem Driftgebiet 2 einen pn-Übergang bilden.A p-doped region 13 can be arranged below the bottom of a second trench 3b in various aspects (for example each). The p-type region 13 can form an ohmic contact with the metal layer 12 in the second trench 3 b and can form a pn junction with the drift region 2 .

Auf der Oberseite 101 des vertikalen Feldeffekttransistors 100 kann die Metallisierung 9 (auch als Source-Kontakt oder Source-Elektrode bezeichnet) einen ohmschen Kontakt mit den Source-Gebieten 8 bilden und elektrisch mit den Metallschichten 12 verbunden sein.On the upper side 101 of the vertical field effect transistor 100 the metallization 9 (also referred to as source contact or source electrode) can form an ohmic contact with the source regions 8 and be electrically connected to the metal layers 12 .

In verschiedenen Aspekten ist es nicht erforderlich, dass entgegen dem in 2 veranschaulichten Aspekt die Oberfläche 101 des vertikalen Feldeffekttransistors 100 eben bzw. planar ausgebildet ist. Alternativ kann an der Oberfläche 101 die Isolationsschicht 10 hervorstehen bzw. herausragen. In diesem Fall würde die Metallisierung 9 der durch die Isolationsschicht 10 gebildeten Oberflächenkontur folgen.In various aspects it is not necessary that contrary to the in 2 illustrated aspect, the surface 101 of the vertical field effect transistor 100 is flat or planar. Alternatively, the insulation layer 10 can protrude or protrude from the surface 101 . In this case, the metallization 9 would follow the surface contour formed by the insulating layer 10 .

In verschiedenen Aspekten sind zumindest auf einem Teil der Oberseite 101 noch dielektrische Schutzschichten, beispielsweise aus Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid, Polyimid angeordnet sein.In various aspects, at least a portion of the top surface 101 is still dielectric Protective layers, for example made of silicon nitride, silicon oxide, silicon oxynitride, polyimide can be arranged.

Auf der Unterseite 102 des vertikalen Feldeffekttransistors kann eine Metallschicht 11 angeordnet sein, die den Drain-Kontakt 11 bilden kann.A metal layer 11 which can form the drain contact 11 can be arranged on the underside 102 of the vertical field effect transistor.

Die Gate-Elektrode 5 (auch als Gate-Kontakt bezeichnet), beispielsweise Gatepoly, kann mit einem - in der zweidimensionalen Darstellung nicht veranschaulichten - Metallanschluss (Gate-Pad) verbunden sein. Die Gate-Elektrode 5 der Zellen kann in der Regel durch einen oder mehrere sogenannte Gate-Runner mit einem Gate-Pad verbunden sein.The gate electrode 5 (also referred to as a gate contact), for example a gate poly, can be connected to a metal connection (gate pad)—not illustrated in the two-dimensional representation. The gate electrode 5 of the cells can generally be connected to a gate pad by one or more so-called gate runners.

In verschiedenen Aspekten kann der erste Graben 3a eine Tiefe in einem Bereich von ungefähr 0,5 µm bis ungefähr 10 µm aufweisen.In various aspects, the first trench 3a may have a depth in a range from about 0.5 μm to about 10 μm.

In verschiedenen Aspekten können nächste erste Gräben in einem Abstand von ungefähr 0,2 µm bis ungefähr 10 µm voneinander angeordnet sein.In various aspects, nearest first trenches may be spaced from about 0.2 μm to about 10 μm apart.

In verschiedenen Aspekten kann ein zweiter Graben 3b bzw. mehrere zweite Gräben 3b eine Tiefe aufweisen, die in einem Bereich des >1 bis 40-fachen der Tiefe der ersten Gräben 3a ist.In various aspects, a second trench 3b or a plurality of second trenches 3b can have a depth which is in a range of >1 to 40 times the depth of the first trenches 3a.

In verschiedenen Aspekten kann der vertikale Feldeffekttransistor 100 eine hoch n-dotierte Pufferschicht (auch als Bufferschicht bezeichnet) aufweisen (nicht veranschaulicht), die zwischen dem höher dotierten Substrat 1 und dem niedriger dotierten Driftgebiet 2 angeordnet ist. Wenn eine hohe, positive Spannung UDS zwischen Drain-Kontakt (auch als Drain-Elektrode bezeichnet) und Source-Kontakt (auch als Source-Elektrode bezeichnet) anliegt, kann sich eine ausgedehnte Raumladungszone zwischen den Übergangen Bodygebiet 6 zu Driftgebiet 2, Metallschicht 12 zu Driftgebiet 2 und p-dotierter Bereich 13 zu Driftgebiet 2 ausbilden. Die Raumladungszone kann sich im Wesentlichen im n--dotierten Driftgebiet 2 ausbreiten. Durch den pn-Übergang p-dotierter Bereich 13 zu Driftgebiet 2 kann das elektrische Feld wirkungsvoll von dem Schottky-Kontakt Metallschicht 12 zu Driftgebiet 2 und den Gate-Dielektrika 4 beschränkt werden. Dies kann zu geringeren Sperrströmen führen, beispielsweise durch die Vermeidung des Barrier-Lowering Effektes (d.h., Vermeidung des Absinkens der Barriere für Stromfluss). Alternativ oder zusätzlich kann dies zu einer erhöhten Zuverlässigkeit bzw. Durchbruchspannungsfestigkeit der Gate-Dielektrika führen.In various aspects, the vertical field effect transistor 100 may include (not illustrated) a highly n-doped buffer layer (also referred to as a buffer layer) arranged between the more highly doped substrate 1 and the less doped drift region 2 . If a high, positive voltage UDS is present between the drain contact (also referred to as the drain electrode) and the source contact (also referred to as the source electrode), an extensive space charge zone can form between the transitions from body region 6 to drift region 2 and metal layer 12 Form drift region 2 and p-doped region 13 into drift region 2. The space charge zone can essentially spread in the n − -doped drift region 2 . The electrical field can be effectively limited from the Schottky contact metal layer 12 to the drift region 2 and the gate dielectrics 4 by the pn junction p-doped region 13 to the drift region 2 . This can lead to lower reverse currents, for example by avoiding the barrier-lowering effect (ie avoiding the lowering of the barrier for current flow). Alternatively or additionally, this can lead to increased reliability or breakdown voltage resistance of the gate dielectrics.

Im Falle negativer Spannung USD kann die Schottky-Diode aus Metallschicht 12 zu Driftgebiet 2 elektrisch leitend sein. Infolge einer geringen Durchlassspannung kann die pn-Diode aus Bodygebiet 6 zu Driftgebiet 2 keine Löcher in das Driftgebiet 2 injizieren. Dadurch kann ein möglicher Current Collapse vermieden werden. Alternativ oder zusätzlich kann das Ausschaltverhalten verbessert werden, da bei der Schottky-Diode keine Löcher abgebaut werden (müssen).In the case of negative voltage USD, the Schottky diode from metal layer 12 to drift region 2 can be electrically conductive. As a result of a low forward voltage, the pn diode from the body region 6 to the drift region 2 cannot inject any holes into the drift region 2 . This can avoid a possible current collapse. Alternatively or additionally, the turn-off behavior can be improved since no holes (need to) be removed in the Schottky diode.

3 veranschaulicht in einer schematischen Querschnittsansicht einen vertikalen Feldeffekttransistor 100 gemäß verschiedenen Aspekten, das eine Abschirmung der elektrischen Felder vom Gate-Dielektrikum und Schottky-Diode erlaubt. Die Struktur des in 3 veranschaulichten vertikalen Feldeffekttransistors 100 unterscheidet sich von der, des in 2 veranschaulichten vertikalen Feldeffekttransistors dahingehend, dass ungefähr auf Höhe der p-dotierten Bereiche 13 weitere p-dotierte Bereiche 14 angeordnet sind, die sich weiter als die p-dotierten Bereiche 13 horizontal über die Breite der zweiten Gräben 3b hinaus erstrecken. Die weiteren p-dotierten Bereiche 14 können denselben wie die p-dotierten Bereiche 13 oder alternativ einen schwächeren Dotiergrad aufweisen als die p-dotierten Bereiche 13. 3 FIG. 11 illustrates, in a schematic cross-sectional view, a vertical field effect transistor 100 according to various aspects that allows shielding of the electric fields from the gate dielectric and Schottky diode. The structure of the 3 illustrated vertical field effect transistor 100 differs from that shown in FIG 2 illustrated vertical field effect transistor in that further p-doped regions 14 are arranged approximately at the height of the p-doped regions 13, which extend further than the p-doped regions 13 horizontally beyond the width of the second trenches 3b. The other p-doped regions 14 can have the same degree of doping as the p-doped regions 13 or alternatively a weaker degree of doping than the p-doped regions 13.

Der Dotierungsgrad wird im Rahmen dieser Beschreibung als Anzahl von Dotierstoffatomen je cm3 in einem dotierten Bereich verstanden und kann abhängig von der Anzahl durch Zusatz von „--“, „-“, ohne Zusatz, „+“ oder „++“angegeben werden, wie dies in diesem technischen Bereich üblich ist, z.B. n+ dotierter Bereich (= stark bzw. hoch n-dotierter Bereich), p- dotierter Bereich (= schwach p-dotierter Bereich), p++ dotierter Bereich (= sehr hoch bzw. stark p-dotierter Bereich), etc..In the context of this description, the degree of doping is understood as the number of dopant atoms per cm 3 in a doped area and can be specified by adding "--", "-", without an addition, "+" or "++" depending on the number , as is usual in this technical area, e.g. n+ doped area (= heavily or highly n-doped area), p- doped area (= weakly p-doped area), p++ doped area (= very highly or heavily p -doped area), etc..

In verschiedenen Aspekten weist ein vertikaler Feldeffekttransistor 100 auf: einen Driftbereich 2 mit einem ersten Leitfähigkeitstyp; eine erste Grabenstruktur 3a auf oder über dem Driftbereich 2, wobei eine Gate-Elektrode 5 in der ersten Grabenstruktur 3a angeordnet ist und wobei die erste Grabenstruktur 3a mindestens eine Seitenwand aufweist, und eine zweite Grabenstruktur 3b, die lateral neben der mindestens einen Seitenwand der ersten Grabenstruktur 3a angeordnet ist und sich vertikal bis in den Driftbereich 2 oder vertikal weiter in Richtung des Driftbereichs 2 erstreckt als die erste Grabenstruktur 3a, wobei die zweite Grabenstruktur 3b einen zweiten Leitfähigkeitstyp aufweist, der sich von dem ersten Leitfähigkeitstyp unterscheidet, und eine Source-Elektrode 9 auf oder über dem Driftbereich 2, die mit der zweiten Grabenstruktur 3b elektrisch leitfähig verbunden ist.In various aspects, a vertical field effect transistor 100 includes: a drift region 2 having a first conductivity type; a first trench structure 3a on or above the drift region 2, with a gate electrode 5 being arranged in the first trench structure 3a and with the first trench structure 3a having at least one side wall, and a second trench structure 3b lying laterally next to the at least one side wall of the first Trench structure 3a is arranged and extends vertically into the drift region 2 or vertically further in the direction of the drift region 2 than the first trench structure 3a, the second trench structure 3b having a second conductivity type which differs from the first conductivity type, and a source electrode 9 on or above the drift region 2, which is electrically conductively connected to the second trench structure 3b.

Das Halbleiter-Substrat 1 kann in verschiedenen Aspekten beispielsweise ein mono- oder polykristallines GaN-Substrat 1 oder ein mono- oder polykristallines SiC-Substrat 1 sein. Auf dem Halbleiter-Substrat 1 kann der schwach n-leitende Halbleiter-Driftbereich 2 ausgebildet (z.B. aufgebracht) sein, beispielsweise ein GaN- oder SiC-Driftbereich 2. Oberhalb des Driftbereichs 2 kann eine erste Grabenstruktur 3a ausgebildet sein. Mittels der Einbringung der zweiten Grabenstruktur 3b in den Driftbereich 2 wird ermöglicht, den Boden der ersten Grabenstruktur 3a abzuschirmen. Zwischen den Gebieten der zweiten Grabenstruktur 3b und dem Driftbereich 2 kann im Betrieb eine Raumladungszone ausgebildet werden. Die Feldbelastung am Gate-Dielektrikum 4 ist mittels der zweiten Grabenstruktur 3b reduziert. Das im Sperrfall an der Drain-Elektrode 11 anliegende Potential führt zu einem elektrischen Feld, welches sein Maximum direkt unterhalb der zweiten Grabenstruktur 3b aufweist oder im Bereich ihrer unteren Ecken und nicht, wie im Fall ohne die zweite Grabenstruktur 3b (siehe 1), in der Nähe des Bodens der ersten Grabenstruktur 3a. Dies verhindert beispielsweise einen frühzeitigen elektrischen Durchbruch des Feldeffekttransistors 100 bzw. ein Durchgreifen der an die Drain-Elektrode 11 angelegten Spannung auf das Gate-Dielektrikum 4.The semiconductor substrate 1 can be, for example, a mono- or polycrystalline GaN substrate 1 or a mono- or polycrystalline SiC substrate 1 in various aspects. On the semiconductor substrate 1, the weakly n-conducting semiconductor Drift region 2 may be formed (eg applied), for example a GaN or SiC drift region 2. Above the drift region 2, a first trench structure 3a may be formed. The introduction of the second trench structure 3b into the drift region 2 makes it possible to shield the bottom of the first trench structure 3a. A space charge zone can be formed between the regions of the second trench structure 3b and the drift region 2 during operation. The field stress on the gate dielectric 4 is reduced by means of the second trench structure 3b. The potential present at the drain electrode 11 in the off-state leads to an electric field which has its maximum directly below the second trench structure 3b or in the region of its lower corners and not, as in the case without the second trench structure 3b (see 1 ), near the bottom of the first trench structure 3a. This prevents, for example, an early electrical breakdown of the field effect transistor 100 or a penetration of the voltage applied to the drain electrode 11 to the gate dielectric 4.

Die laterale und vertikale Ausdehnung der zweiten Grabenstruktur 3b sowie ihr Dotierniveau richtet sich anwendungsspezifisch nach dem Grad der Abschirmung des Gate-Dielektrikums 4 und des Schottky-Übergangs zwischen Metall 12 und dem Driftgebiet 2.The lateral and vertical extent of the second trench structure 3b and its doping level depends on the degree of shielding of the gate dielectric 4 and the Schottky junction between the metal 12 and the drift region 2, specific to the application.

In verschiedenen Ausführungsformen können die zweiten Grabenstrukturen 3b mit zusätzlichen Gebieten (nicht veranschaulicht) des ersten Leitfähigkeitstyps kombiniert werden. Dadurch kann die Verarmung zwischen den zweiten Grabenstrukturen 3b und damit die Spreizung des Stromes in dem Driftbereich 2 eingestellt werden. Entsprechend ist es möglich, die Stromdichte in diesem Bereich zu steuern bzw. einzustellen.In various embodiments, the second trench structures 3b can be combined with additional regions (not illustrated) of the first conductivity type. As a result, the depletion between the second trench structures 3b and thus the spread of the current in the drift region 2 can be adjusted. Accordingly, it is possible to control or adjust the current density in this area.

Der Driftbereich 2 kann beispielsweise n-leitend sein und die zweite Grabenstruktur 3b kann mindestens ein p-leitendes Gebiet aufweisen.The drift region 2 can be n-conductive, for example, and the second trench structure 3b can have at least one p-conductive region.

In verschiedenen Aspekten kann die zweite Grabenstruktur 3b ein in dem Driftbereich 2 angeordnetes Gebiet 14 aufweisen, das sich lateral in Richtung der ersten Grabenstruktur 3a erstreckt. Das lateral in Richtung der ersten Grabenstruktur 3a erstreckende Gebiet 14 der zweiten Grabenstruktur 3b kann sich zumindest bis unter einen Teil des Bodens der ersten Grabenstruktur 3a erstrecken oder kann sich bis an den Boden der ersten Grabenstruktur 3a erstrecken.In various aspects, the second trench structure 3b can have a region 14 which is arranged in the drift region 2 and extends laterally in the direction of the first trench structure 3a. The region 14 of the second trench structure 3b extending laterally in the direction of the first trench structure 3a can extend at least to below part of the bottom of the first trench structure 3a or can extend to the bottom of the first trench structure 3a.

In verschiedenen Aspekten kann die zweite Grabenstruktur 3b einen Schottky-Kontakt aufweisen.In various aspects, the second trench structure 3b may have a Schottky contact.

In verschiedenen Aspekten kann mindestens ein zusätzliches Gebiet, das den ersten Leitfähigkeitstyp aufweist und eine höhere Dotierstoffkonzentration aufweist als der Driftbereich 2, lateral neben der zweiten Grabenstruktur 3b ausgebildet sein.In various aspects, at least one additional region, which has the first conductivity type and has a higher dopant concentration than the drift region 2, can be formed laterally next to the second trench structure 3b.

4A und 4B veranschaulichen Ablaufdiagramme eines Verfahrens zum Herstellen eines vertikalen Feldeffekttransistors gemäß verschiedenen Aspekten. 4A and 4B 12 illustrate flow diagrams of a method for fabricating a vertical field effect transistor according to various aspects.

In verschiedenen Aspekten kann, wie in 4A veranschaulicht ist, ein Verfahren 400 zum Ausbilden eines vertikalen Feldeffekttransistors 100 aufweisen: Ausbilden 410 eines Driftbereichs 2 mit einem ersten Leitfähigkeitstyp; Ausbilden 420 einer ersten Grabenstruktur 3a auf oder über dem Driftbereich 2, wobei eine Gate-Elektrode 5 in der ersten Grabenstruktur 3a ausgebildet wird und wobei die erste Grabenstruktur 3a mindestens eine Seitenwand aufweist, und Ausbilden 430 einer zweiten Grabenstruktur 3b, die lateral neben der mindestens einen Seitenwand der ersten Grabenstruktur 3a ausgebildet wird und sich vertikal bis in den Driftbereich 2 oder vertikal weiter in Richtung des Driftbereichs 2 erstreckt als die erste Grabenstruktur 3a, wobei die zweite Grabenstruktur 3b einen zweiten Leitfähigkeitstyp aufweist, der sich von dem ersten Leitfähigkeitstyp unterscheidet, und Ausbilden 440 einer Source-Elektrode 9 auf oder über dem Driftbereich 2, die mit der zweiten Grabenstruktur 3b elektrisch leitfähig verbunden wird.In various aspects, as in 4A 1, a method 400 for forming a vertical field effect transistor 100 comprises: forming 410 a drift region 2 having a first conductivity type; Forming 420 a first trench structure 3a on or above the drift region 2, wherein a gate electrode 5 is formed in the first trench structure 3a and wherein the first trench structure 3a has at least one side wall, and forming 430 a second trench structure 3b, which is laterally next to the at least a side wall of the first trench structure 3a is formed and extends vertically into the drift region 2 or vertically further in the direction of the drift region 2 than the first trench structure 3a, the second trench structure 3b having a second conductivity type that differs from the first conductivity type, and Forming 440 a source electrode 9 on or above the drift region 2, which is electrically conductively connected to the second trench structure 3b.

In verschiedenen Aspekten kann, wie in 4B veranschaulicht ist, ein Verfahren 450 zum Ausbilden eines vertikalen Feldeffekttransistors 100 aufweisen: Ausbilden 410 eines Driftbereichs 2 mit einem ersten Leitfähigkeitstyp; Ausbilden 430 einer zweiten Grabenstruktur 3b auf oder über dem Driftbereich 2, wobei die zweite Grabenstruktur 3b mindestens eine Seitenwand aufweist; Ausbilden 420 einer ersten Grabenstruktur 3a, die lateral neben der mindestens einen Seitenwand der zweiten Grabenstruktur 3b ausgebildet wird, wobei eine Gate-Elektrode 5 in der ersten Grabenstruktur 3a ausgebildet wird, und wobei sich die zweite Grabenstruktur 3b vertikal bis in den Driftbereich 2 oder vertikal weiter in Richtung des Driftbereichs 2 erstreckt als die erste Grabenstruktur 3a, wobei die zweite Grabenstruktur 3b einen zweiten Leitfähigkeitstyp aufweist, der sich von dem ersten Leitfähigkeitstyp unterscheidet, und Ausbilden 440 einer Source-Elektrode 9 auf oder über dem Driftbereich 2, die mit der zweiten Grabenstruktur 3b elektrisch leitfähig verbunden wird.In various aspects, as in 4B 1, a method 450 of forming a vertical field effect transistor 100 comprises: forming 410 a drift region 2 having a first conductivity type; Forming 430 a second trench structure 3b on or above the drift region 2, the second trench structure 3b having at least one side wall; Forming 420 a first trench structure 3a, which is formed laterally next to the at least one side wall of the second trench structure 3b, a gate electrode 5 being formed in the first trench structure 3a, and the second trench structure 3b extending vertically into the drift region 2 or vertically extends further in the direction of the drift region 2 than the first trench structure 3a, the second trench structure 3b having a second conductivity type that differs from the first conductivity type, and forming 440 a source electrode 9 on or above the drift region 2, which is connected to the second Trench structure 3b is electrically conductively connected.

Der vertikale Feldeffekttransistor kann beispielsweise das in 2 veranschaulichte Feldeffekttransistor sein. Die Schritte zur Definition der Randstruktur der Übersichtlichkeit sind lediglich vereinfacht dargestellt. Für die Randstruktur können unterschiedliche, herkömmliche Anordnungen verwendet werden.For example, the vertical field effect transistor can be the in 2 illustrated field effect transistor. The steps to define the Edge structure for clarity are only shown in simplified form. Various conventional arrangements can be used for the edge structure.

Das Verfahren kann aufweisen: Bereitstellen eines Wafers/Substrats 1 aus Halbleitermaterial, beispielsweise n -dotiertes 4H-SiC; Ausbilden des Driftgebiets 2 mit gleicher Beschaffenheit wie das Substrat 1 aber anderem Dotiergrad, beispielsweise mittels eines Epitaxieverfahrens; Dotieren von Bereichen des Driftgebiets 2 mit geeigneter Dotierung mit geeigneten lithographischen Masken zur Definition der aktiven Bereiche funktionaler Schichten, Gebiete, Bereiche und Strukturen, beispielsweise mittels Ionen-Implantationen der folgenden Gebiete: Source (n+) 8, Kanal bzw. Bodygebiet (p-dotiert) 6, p+-Aufdotierung der p-dotierten Bereiche 6 an der Oberfläche, beispielsweise am Streifenende und Dotierung Rand des Halbleitersubstrats 1 (p) (nicht gezeigt); thermische Behandlung zur Aktivierung der Dotierstoffe; Ausbilden zweiter Gräben 3b und p-dotierter Bereiche 13, beispielsweise mittels Hartmaske und reaktivem lonenätzen (RIE); (optional) Ausführen eines Verfahrens zum Verrunden der Böden der zweiten Gräben 3b, beispielsweise Temperaturbehandlung (Verfließen) bzw. Oxidation mit anschließender Ätzung; Implantation des Grabenbodens mit AI; Ausheizprozess (auch als Annealprozess bezeichnet). Das Verfahren kann ferner ein Strukturieren des MOS-Kopfes aufweisen mit einem Ausbilden der ersten Gräben 3a, des Dielektrikums 4, der Gate-Elektrode 5 und der Isolationsschicht 10 aufweisend: Anlegen beispielsweise einer ersten Grabenstruktur 3a mittels geeigneter Maske, optional Verfahren zum Verrunden der Böden der ersten Gräben 3a, beispielsweise Temperaturbehandlung (Verfließen) bzw. Oxidation mit anschließender Ätzung; Aufbringen eines Dielektrikums (Gate-Isolator) 4; Aufbringen einer Gate-Elektrode (beispielsweise dotiertes Poly-Si) 5; thermisches Behandeln mit unterschiedlichen Gasen optional nach jedem der vorangegangenen Schritte; Ausbilden der Isolationsschicht 10; Auffüllen der zweiten Gräben 3b mit Metall 12; Reinigen/Überätzung der zweiten Gräben 3b; Abscheiden des Metalls 12, Temperaturbehandlung und Entfernen des überschüssigen Metalls 12. Das Verfahren kann ferner ein Ausbilden von Metallsierungen 9 (ohmsche Kontakte zum Halbleiter auf der Oberseite 101 und zum Metall 12) und Passivierungen (nicht gezeigt) mit geeigneten lithographischen Masken und Verfahren auf der Oberseite 101 des vertikalen Feldeffekttransistors sowie das Aufbringen einer Drain-Metallisierung 11 auf der Unterseite des Substrats 1 mittels geeigneter Verfahren aufweisen.The method can include: providing a wafer/substrate 1 made of semiconductor material, for example n-doped 4H-SiC; forming the drift region 2 with the same properties as the substrate 1 but with a different degree of doping, for example by means of an epitaxial process; Doping of areas of the drift region 2 with suitable doping with suitable lithographic masks to define the active areas of functional layers, areas, areas and structures, for example by means of ion implantations of the following areas: source (n+) 8, channel or body area (p-doped ) 6, p + doping of the p-doped regions 6 on the surface, for example at the strip end and doping edge of the semiconductor substrate 1 (p) (not shown); thermal treatment to activate the dopants; formation of second trenches 3b and p-doped regions 13, for example by means of a hard mask and reactive ion etching (RIE); (optional) carrying out a method for rounding off the bottoms of the second trenches 3b, for example temperature treatment (flowing) or oxidation with subsequent etching; implantation of the trench floor with AI; Baking process (also known as annealing process). The method can also include structuring of the MOS head with formation of the first trenches 3a, the dielectric 4, the gate electrode 5 and the insulating layer 10 comprising: creating, for example, a first trench structure 3a using a suitable mask, optional methods for rounding the bottoms the first trenches 3a, for example temperature treatment (flowing) or oxidation with subsequent etching; Application of a dielectric (gate insulator) 4; application of a gate electrode (e.g. doped poly-Si) 5; thermal treatment with different gases optionally after each of the preceding steps; forming the insulation layer 10; filling the second trenches 3b with metal 12; cleaning/over-etching of the second trenches 3b; Depositing the metal 12, annealing and removing the excess metal 12. The process may also include forming metallizations 9 (ohmic contacts to the semiconductor on top 101 and to the metal 12) and passivations (not shown) with appropriate lithographic masks and processes on the top Have top 101 of the vertical field effect transistor and the application of a drain metallization 11 on the underside of the substrate 1 by means of suitable methods.

Ein Verfahren zum Herstellen des vertikalen Feldeffekttransistors, wie es in 3 veranschaulicht ist, kann dieselben Verfahrensschritte aufweisen. Das Verfahren kann jedoch nach dem Ausbilden des Driftgebiets ein Durchführen einer zusätzlichen p-Hochenergieimplantation mit AI aufweisen. Optional kann ein nachfolgender Ausheiltemperaturschritt vorgesehen sein. Dadurch können die weiteren p-dotierten Bereiche 14 ausgebildet werden. Die vergrabenen p-dotierten Bereiche 13 bzw. vergrabenen weiteren p-dotierten Bereiche 14 können alternativ auch dadurch ausgebildet werden, dass das Driftgebiet 2 zunächst nur bis zu einer ersten Dicke ausgebildet wird, in der nachfolgend die p-dotierten Bereiche 13 bzw. 14 ausgebildet werden. Anschließend können die Gebiete des Driftgebiets 2, in denen die p-dotierten Bereiche 13 bzw. 14 ausgebildet werden sollen, entsprechend strukturiert und implantiert werden, um die p-dotierten Bereiche 13, 14 auszubilden. Nachfolgend kann der Rest des Driftgebiets aufgebracht werden.A method of manufacturing the vertical field effect transistor as described in 3 illustrated may have the same process steps. However, the method may include performing an additional high energy p-type implant with Al after forming the drift region. A subsequent annealing temperature step can optionally be provided. As a result, the further p-doped regions 14 can be formed. The buried p-doped regions 13 or buried further p-doped regions 14 can alternatively also be formed in that the drift region 2 is initially only formed to a first thickness in which the p-doped regions 13 or 14 are subsequently formed will. The regions of the drift region 2 in which the p-doped regions 13 and 14 are to be formed can then be correspondingly structured and implanted in order to form the p-doped regions 13, 14. The rest of the drift region can then be applied.

Bei diesem Verfahren sind weitere Möglichkeiten zur Anordnung vergrabener p-dotierter Bereiche möglich. Beispielsweise kann eine netzartige Struktur p-dotierter Bereich 13, 14 gebildet werden. Dadurch kann das elektrische Feld noch effizienter vom Schottky-Übergang und den Oxid-Strukturen, beispielsweise dem Gate-Dielektrikum, abgeschirmt werden. Zudem kann dadurch die Kurzschlussfestigkeit weiter verbessert werden. Mit anderen Worten: in verschiedenen Ausführungsformen kann eine Vielzahl von zweiten Grabenstrukturen 3b vorgesehen sein (beispielsweise in benachbarten Zellen), die miteinander verbunden sind, beispielsweise als ein Netzwerk oder eine Maschen-Struktur. Die zweiten Grabenstrukturen sind beispielsweise in einer Richtung parallel zur Oberfläche des Driftbereiches miteinander verbunden. Anschaulich kann in Aufsicht auf den vertikalen Feldeffekttransistor (bzw. in der Zeichenebene von 2 und 3) ein Netzwerk aus zweiten Grabenstrukturen 3b ausgebildet sein.With this method, further options for arranging buried p-doped regions are possible. For example, a net-like structure p-doped region 13, 14 can be formed. As a result, the electric field can be shielded even more efficiently from the Schottky junction and the oxide structures, for example the gate dielectric. In addition, the short-circuit resistance can be further improved as a result. In other words: in various embodiments, a plurality of second trench structures 3b can be provided (e.g. in neighboring cells) which are connected to one another, e.g. as a network or a mesh structure. The second trench structures are connected to one another, for example, in a direction parallel to the surface of the drift region. In a top view of the vertical field effect transistor (or in the drawing plane of 2 and 3 ) a network of second trench structures 3b may be formed.

Die beschriebenen und in den Figuren gezeigten Ausführungsformen sind nur beispielhaft gewählt. Unterschiedliche Ausführungsformen können vollständig oder in Bezug auf einzelne Merkmale miteinander kombiniert werden. Auch kann eine Ausführungsform durch Merkmale einer weiteren Ausführungsform ergänzt werden. Ferner können beschriebene Verfahrensschritte wiederholt sowie in einer anderen als in der beschriebenen Reihenfolge ausgeführt werden. Insbesondere ist die Erfindung nicht auf das angegebene Verfahren beschränkt.The embodiments described and shown in the figures are only selected as examples. Different embodiments can be combined with one another completely or in relation to individual features. An embodiment can also be supplemented by features of a further embodiment. Furthermore, method steps described can be repeated and carried out in a different order than in the order described. In particular, the invention is not limited to the specified method.

Claims (10)

Vertikaler Feldeffekttransistor (100), aufweisend: einen Driftbereich (2) mit einem ersten Leitfähigkeitstyp; eine erste Grabenstruktur (3a) auf oder über dem Driftbereich (2), wobei eine Gate-Elektrode (5) in der ersten Grabenstruktur (3a) angeordnet ist und wobei die erste Grabenstruktur (3a) mindestens eine Seitenwand aufweist und die erste Grabenstruktur (3a) an der mindestens einen Seitenwand eine Gate-Dielektrikum-Schicht (4) aufweist; eine zweite Grabenstruktur (3b), die lateral neben der mindestens einen Seitenwand der ersten Grabenstruktur (3a) angeordnet ist und sich vertikal bis in den Driftbereich (2) oder vertikal weiter in Richtung des Driftbereichs (2) erstreckt als die erste Grabenstruktur (3a), wobei die zweite Grabenstruktur (3b) einen zweiten Leitfähigkeitstyp aufweist, der sich von dem ersten Leitfähigkeitstyp unterscheidet; und eine Source-Elektrode (9) auf oder über dem Driftbereich (2), die mit der zweiten Grabenstruktur (3b) elektrisch leitfähig verbunden ist.A vertical field effect transistor (100) comprising: a drift region (2) having a first conductivity type; a first trench structure (3a) on or above the Drift region (2), wherein a gate electrode (5) is arranged in the first trench structure (3a) and wherein the first trench structure (3a) has at least one side wall and the first trench structure (3a) has a gate dielectric on the at least one side wall - layer (4); a second trench structure (3b) which is arranged laterally next to the at least one side wall of the first trench structure (3a) and extends vertically into the drift region (2) or vertically further in the direction of the drift region (2) than the first trench structure (3a) , wherein the second trench structure (3b) has a second conductivity type that differs from the first conductivity type; and a source electrode (9) on or above the drift region (2), which is electrically conductively connected to the second trench structure (3b). Vertikaler Feldeffekttransistor (100) gemäß Anspruch 1, wobei der Driftbereich (2) n-leitend ist, und wobei die zweite Grabenstruktur (3b) mindestens ein p-leitendes Gebiet aufweist.Vertical field effect transistor (100) according to claim 1 , wherein the drift region (2) is n-conductive, and wherein the second trench structure (3b) has at least one p-conductive region. Vertikaler Feldeffekttransistor (100) gemäß einem der vorhergehenden Ansprüche, wobei die zweite Grabenstruktur (3b) ein in dem Driftbereich (2) angeordnetes Gebiet (14) aufweist, das sich lateral in Richtung der ersten Grabenstruktur (3a) erstreckt.Vertical field effect transistor (100) according to one of the preceding claims, wherein the second trench structure (3b) has a region (14) which is arranged in the drift region (2) and extends laterally in the direction of the first trench structure (3a). Vertikaler Feldeffekttransistor (100) gemäß Anspruch 3, wobei sich das sich lateral in Richtung der ersten Grabenstruktur (3a) erstreckende Gebiet (14) der zweiten Grabenstruktur (3b) zumindest bis unter einen Teil des Bodens der ersten Grabenstruktur (3a) erstreckt.Vertical field effect transistor (100) according to claim 3 , wherein the laterally in the direction of the first trench structure (3a) extending region (14) of the second trench structure (3b) extends at least to below part of the bottom of the first trench structure (3a). Vertikaler Feldeffekttransistor (100) gemäß einem der vorhergehenden Ansprüche, wobei die zweite Grabenstruktur (3b) einen Schottky-Kontakt aufweist.Vertical field effect transistor (100) according to any one of the preceding claims, wherein the second trench structure (3b) has a Schottky contact. Vertikaler Feldeffekttransistor (100) gemäß einem der vorhergehenden Ansprüche, ferner aufweisend mindestens ein zusätzliches Gebiet, das den ersten Leitfähigkeitstyp aufweist und eine höhere Dotierstoffkonzentration aufweist als der Driftbereich (2) und lateral neben der zweiten Grabenstruktur (3b) ausgebildet ist.Vertical field effect transistor (100) according to one of the preceding claims, further comprising at least one additional region which has the first conductivity type and has a higher dopant concentration than the drift region (2) and is formed laterally next to the second trench structure (3b). Vertikaler Feldeffekttransistor (100) gemäß einem der vorhergehenden Ansprüche, ferner aufweisend eine Vielzahl von zweiten Grabenstrukturen (3b), die miteinander verbunden sind.Vertical field effect transistor (100) according to one of the preceding claims, further comprising a plurality of second trench structures (3b) which are connected to one another. Vertikaler Feldeffekttransistor (100) gemäß Anspruch 7, wobei die zweiten Grabenstrukturen (3b) in einer Richtung parallel zur Oberfläche des Driftbereiches (2) miteinander verbunden sind.Vertical field effect transistor (100) according to claim 7 , wherein the second trench structures (3b) are connected to one another in a direction parallel to the surface of the drift region (2). Verfahren (400) zum Ausbilden eines vertikalen Feldeffekttransistors (100), das Verfahren (400) aufweisend: Ausbilden (410) eines Driftbereichs (2) mit einem ersten Leitfähigkeitstyp; Ausbilden (420) einer ersten Gra3benstruktur (3a) auf oder über dem Driftbereich (2), wobei eine Gate-Elektrode (5) in der ersten Grabenstruktur (3a) ausgebildet wird und wobei die erste Grabenstruktur (3a) mindestens eine Seitenwand aufweist und die erste Grabenstruktur (3a) an der mindestens einen Seitenwand eine Gate-Dielektrikum-Schicht (4) aufweist, und Ausbilden (430) einer zweiten Grabenstruktur (3b), die lateral neben der mindestens einen Seitenwand der ersten Grabenstruktur (3a) ausgebildet wird und sich vertikal bis in den Driftbereich (2) oder vertikal weiter in Richtung des Driftbereichs (2) erstreckt als die erste Grabenstruktur (3a), wobei die zweite Grabenstruktur (3b) einen zweiten Leitfähigkeitstyp aufweist, der sich von dem ersten Leitfähigkeitstyp unterscheidet, und Ausbilden (440) einer Source-Elektrode (9) auf oder über dem Driftbereich (2), die mit der zweiten Grabenstruktur (3b) elektrisch leitfähig verbunden wird.Method (400) for forming a vertical field effect transistor (100), the method (400) comprising: forming (410) a drift region (2) with a first conductivity type; forming (420) a first trench structure (3a) on or above the drift region (2), wherein a gate electrode (5) is formed in the first trench structure (3a) and wherein the first trench structure (3a) has at least one side wall and the first trench structure (3a) has a gate dielectric layer (4) on the at least one side wall, and Forming (430) a second trench structure (3b), which is formed laterally next to the at least one side wall of the first trench structure (3a) and extends vertically into the drift region (2) or vertically further in the direction of the drift region (2) than the first Trench structure (3a), wherein the second trench structure (3b) has a second conductivity type that differs from the first conductivity type, and Forming (440) a source electrode (9) on or above the drift region (2), which is electrically conductively connected to the second trench structure (3b). Verfahren (450) zum Ausbilden eines vertikalen Feldeffekttransistors (100), das Verfahren (400) aufweisend: Ausbilden (410) eines Driftbereichs (2) mit einem ersten Leitfähigkeitstyp; Ausbilden (430) einer zweiten Grabenstruktur (3b) auf oder über dem Driftbereich (2), wobei die zweite Grabenstruktur (3b) mindestens eine Seitenwand aufweist; Ausbilden (420) einer ersten Grabenstruktur (3a), die lateral neben der mindestens einen Seitenwand der zweiten Grabenstruktur (3b) ausgebildet wird, wobei eine Gate-Elektrode (5) in der ersten Grabenstruktur (3a) ausgebildet wird und die erste Grabenstruktur (3a) eine Gate-Dielektrikum-Schicht (4) an mindestens einer Seitenwand, die der Seitenwand der zweiten Grabenstruktur (3b) zugewandt ist, aufweist, wobei sich die zweite Grabenstruktur (3b) vertikal bis in den Driftbereich (2) oder vertikal weiter in Richtung des Driftbereichs (2) erstreckt als die erste Grabenstruktur (3a), und wobei die zweite Grabenstruktur (3b) einen zweiten Leitfähigkeitstyp aufweist, der sich von dem ersten Leitfähigkeitstyp unterscheidet; und Ausbilden (440) einer Source-Elektrode (9) auf oder über dem Driftbereich (2), die mit der zweiten Grabenstruktur (3b) elektrisch leitfähig verbunden wird.A method (450) of forming a vertical field effect transistor (100), the method (400) comprising: forming (410) a drift region (2) with a first conductivity type; Forming (430) a second trench structure (3b) on or above the drift region (2), wherein the second trench structure (3b) has at least one side wall; Forming (420) a first trench structure (3a), which is formed laterally next to the at least one side wall of the second trench structure (3b), a gate electrode (5) being formed in the first trench structure (3a) and the first trench structure (3a ) has a gate dielectric layer (4) on at least one side wall which faces the side wall of the second trench structure (3b), the second trench structure (3b) extending vertically into the drift region (2) or vertically further in the direction the drift region (2) extends as the first trench structure (3a), and wherein the second trench structure (3b) has a second conductivity type different from the first conductivity type; and Forming (440) a source electrode (9) on or above the drift region (2), which is electrically conductively connected to the second trench structure (3b).
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