DE102020133339A1 - CMOS STACK STRUCTURE - Google Patents
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- 239000004065 semiconductor Substances 0.000 claims abstract description 174
- 238000002955 isolation Methods 0.000 claims abstract description 39
- 238000000034 method Methods 0.000 claims description 241
- 239000000463 material Substances 0.000 claims description 52
- 125000006850 spacer group Chemical group 0.000 claims description 49
- 239000000758 substrate Substances 0.000 claims description 36
- 229910052751 metal Inorganic materials 0.000 claims description 33
- 239000002184 metal Substances 0.000 claims description 33
- 238000005530 etching Methods 0.000 claims description 32
- 238000000151 deposition Methods 0.000 claims description 23
- 239000011810 insulating material Substances 0.000 claims description 16
- 239000010410 layer Substances 0.000 description 265
- 230000008569 process Effects 0.000 description 148
- 238000005229 chemical vapour deposition Methods 0.000 description 25
- 239000003989 dielectric material Substances 0.000 description 23
- 229910052710 silicon Inorganic materials 0.000 description 23
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 22
- 239000010703 silicon Substances 0.000 description 22
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 21
- 238000004519 manufacturing process Methods 0.000 description 19
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 18
- 229910021332 silicide Inorganic materials 0.000 description 18
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 18
- 210000004027 cell Anatomy 0.000 description 16
- 238000000231 atomic layer deposition Methods 0.000 description 15
- 229910052814 silicon oxide Inorganic materials 0.000 description 15
- 239000002019 doping agent Substances 0.000 description 14
- 238000005240 physical vapour deposition Methods 0.000 description 14
- 238000005253 cladding Methods 0.000 description 11
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 10
- 229910052581 Si3N4 Inorganic materials 0.000 description 10
- 229910017052 cobalt Inorganic materials 0.000 description 9
- 239000010941 cobalt Substances 0.000 description 9
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 9
- 239000010936 titanium Substances 0.000 description 9
- 150000002739 metals Chemical class 0.000 description 8
- 239000005368 silicate glass Substances 0.000 description 8
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 8
- 229910052721 tungsten Inorganic materials 0.000 description 8
- 239000010937 tungsten Substances 0.000 description 8
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 7
- 230000004888 barrier function Effects 0.000 description 7
- 229910052799 carbon Inorganic materials 0.000 description 7
- 230000003647 oxidation Effects 0.000 description 7
- 238000007254 oxidation reaction Methods 0.000 description 7
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 6
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 6
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 6
- 238000013459 approach Methods 0.000 description 6
- 230000008901 benefit Effects 0.000 description 6
- 239000000470 constituent Substances 0.000 description 6
- 230000008021 deposition Effects 0.000 description 6
- 238000005137 deposition process Methods 0.000 description 6
- 239000007789 gas Substances 0.000 description 6
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 6
- 230000010354 integration Effects 0.000 description 6
- 239000000203 mixture Substances 0.000 description 6
- 238000001451 molecular beam epitaxy Methods 0.000 description 6
- 229910052757 nitrogen Inorganic materials 0.000 description 6
- 229910052760 oxygen Inorganic materials 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 6
- 229910052707 ruthenium Inorganic materials 0.000 description 6
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 5
- 229910045601 alloy Inorganic materials 0.000 description 5
- 239000000956 alloy Substances 0.000 description 5
- 238000000137 annealing Methods 0.000 description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 5
- 229910052732 germanium Inorganic materials 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- 239000001301 oxygen Substances 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 5
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 5
- 238000012545 processing Methods 0.000 description 5
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 5
- 229910010271 silicon carbide Inorganic materials 0.000 description 5
- 239000000126 substance Substances 0.000 description 5
- 229910052715 tantalum Inorganic materials 0.000 description 5
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 5
- 229910052719 titanium Inorganic materials 0.000 description 5
- 229910004129 HfSiO Inorganic materials 0.000 description 4
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 4
- 229910010413 TiO 2 Inorganic materials 0.000 description 4
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 4
- 239000005388 borosilicate glass Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000011521 glass Substances 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- 238000001459 lithography Methods 0.000 description 4
- 229910052750 molybdenum Inorganic materials 0.000 description 4
- 239000011733 molybdenum Substances 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 238000007747 plating Methods 0.000 description 4
- 238000004151 rapid thermal annealing Methods 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- -1 xerogel Substances 0.000 description 4
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 description 3
- 229910052691 Erbium Inorganic materials 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 3
- 229910052769 Ytterbium Inorganic materials 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 3
- 238000000277 atomic layer chemical vapour deposition Methods 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 238000011161 development Methods 0.000 description 3
- UYAHIZSMUZPPFV-UHFFFAOYSA-N erbium Chemical compound [Er] UYAHIZSMUZPPFV-UHFFFAOYSA-N 0.000 description 3
- 230000009969 flowable effect Effects 0.000 description 3
- 229940104869 fluorosilicate Drugs 0.000 description 3
- 229910052741 iridium Inorganic materials 0.000 description 3
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 238000002161 passivation Methods 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 3
- 238000000038 ultrahigh vacuum chemical vapour deposition Methods 0.000 description 3
- 238000000927 vapour-phase epitaxy Methods 0.000 description 3
- NAWDYIZEMPQZHO-UHFFFAOYSA-N ytterbium Chemical compound [Yb] NAWDYIZEMPQZHO-UHFFFAOYSA-N 0.000 description 3
- ZXEYZECDXFPJRJ-UHFFFAOYSA-N $l^{3}-silane;platinum Chemical compound [SiH3].[Pt] ZXEYZECDXFPJRJ-UHFFFAOYSA-N 0.000 description 2
- 229910019311 (Ba,Sr)TiO Inorganic materials 0.000 description 2
- ITWBWJFEJCHKSN-UHFFFAOYSA-N 1,4,7-triazonane Chemical compound C1CNCCNCCN1 ITWBWJFEJCHKSN-UHFFFAOYSA-N 0.000 description 2
- 229910017121 AlSiO Inorganic materials 0.000 description 2
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910003855 HfAlO Inorganic materials 0.000 description 2
- 229910021193 La 2 O 3 Inorganic materials 0.000 description 2
- 229910018245 LaO Inorganic materials 0.000 description 2
- 206010030924 Optic ischaemic neuropathy Diseases 0.000 description 2
- 229910002367 SrTiO Inorganic materials 0.000 description 2
- 229910008322 ZrN Inorganic materials 0.000 description 2
- 229910006249 ZrSi Inorganic materials 0.000 description 2
- 229910006501 ZrSiO Inorganic materials 0.000 description 2
- UGACIEPFGXRWCH-UHFFFAOYSA-N [Si].[Ti] Chemical compound [Si].[Ti] UGACIEPFGXRWCH-UHFFFAOYSA-N 0.000 description 2
- UQZIWOQVLUASCR-UHFFFAOYSA-N alumane;titanium Chemical compound [AlH3].[Ti] UQZIWOQVLUASCR-UHFFFAOYSA-N 0.000 description 2
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 2
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000000460 chlorine Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 238000001035 drying Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- TXFYZJQDQJUDED-UHFFFAOYSA-N germanium nickel Chemical compound [Ni].[Ge] TXFYZJQDQJUDED-UHFFFAOYSA-N 0.000 description 2
- 238000000227 grinding Methods 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000005224 laser annealing Methods 0.000 description 2
- 239000012705 liquid precursor Substances 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 229910003465 moissanite Inorganic materials 0.000 description 2
- 239000002135 nanosheet Substances 0.000 description 2
- 239000002070 nanowire Substances 0.000 description 2
- PCLURTMBFDTLSK-UHFFFAOYSA-N nickel platinum Chemical compound [Ni].[Pt] PCLURTMBFDTLSK-UHFFFAOYSA-N 0.000 description 2
- PEUPIGGLJVUNEU-UHFFFAOYSA-N nickel silicon Chemical compound [Si].[Ni] PEUPIGGLJVUNEU-UHFFFAOYSA-N 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 210000002381 plasma Anatomy 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 229910021339 platinum silicide Inorganic materials 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 239000007858 starting material Substances 0.000 description 2
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 2
- 238000005406 washing Methods 0.000 description 2
- BUHVIAUBTBOHAG-FOYDDCNASA-N (2r,3r,4s,5r)-2-[6-[[2-(3,5-dimethoxyphenyl)-2-(2-methylphenyl)ethyl]amino]purin-9-yl]-5-(hydroxymethyl)oxolane-3,4-diol Chemical compound COC1=CC(OC)=CC(C(CNC=2C=3N=CN(C=3N=CN=2)[C@H]2[C@@H]([C@H](O)[C@@H](CO)O2)O)C=2C(=CC=CC=2)C)=C1 BUHVIAUBTBOHAG-FOYDDCNASA-N 0.000 description 1
- ZCYVEMRRCGMTRW-UHFFFAOYSA-N 7553-56-2 Chemical compound [I] ZCYVEMRRCGMTRW-UHFFFAOYSA-N 0.000 description 1
- AIRCTMFFNKZQPN-UHFFFAOYSA-N AlO Inorganic materials [Al]=O AIRCTMFFNKZQPN-UHFFFAOYSA-N 0.000 description 1
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- WKBOTKDWSSQWDR-UHFFFAOYSA-N Bromine atom Chemical compound [Br] WKBOTKDWSSQWDR-UHFFFAOYSA-N 0.000 description 1
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- 229910005540 GaP Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- KWYUFKZDYYNOTN-UHFFFAOYSA-M Potassium hydroxide Chemical compound [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 description 1
- HMDDXIMCDZRSNE-UHFFFAOYSA-N [C].[Si] Chemical compound [C].[Si] HMDDXIMCDZRSNE-UHFFFAOYSA-N 0.000 description 1
- YTRCVQWXYYPLAA-UHFFFAOYSA-N [GeH3+]=O Chemical compound [GeH3+]=O YTRCVQWXYYPLAA-UHFFFAOYSA-N 0.000 description 1
- HLFWJMSINGUMDQ-UHFFFAOYSA-N [Ge].[Pt].[Ni] Chemical compound [Ge].[Pt].[Ni] HLFWJMSINGUMDQ-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 239000004964 aerogel Substances 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 239000006117 anti-reflective coating Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- GDTBXPJZTBHREO-UHFFFAOYSA-N bromine Substances BrBr GDTBXPJZTBHREO-UHFFFAOYSA-N 0.000 description 1
- 229910052794 bromium Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 1
- HZXMRANICFIONG-UHFFFAOYSA-N gallium phosphide Chemical compound [Ga]#P HZXMRANICFIONG-UHFFFAOYSA-N 0.000 description 1
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 229910052740 iodine Inorganic materials 0.000 description 1
- 239000011630 iodine Substances 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- NFFIWVVINABMKP-UHFFFAOYSA-N methylidynetantalum Chemical compound [Ta]#C NFFIWVVINABMKP-UHFFFAOYSA-N 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 125000000896 monocarboxylic acid group Chemical group 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 238000005289 physical deposition Methods 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920000052 poly(p-xylylene) Polymers 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- HWEYZGSCHQNNEH-UHFFFAOYSA-N silicon tantalum Chemical compound [Si].[Ta] HWEYZGSCHQNNEH-UHFFFAOYSA-N 0.000 description 1
- 239000011343 solid material Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 229910003468 tantalcarbide Inorganic materials 0.000 description 1
- 238000009281 ultraviolet germicidal irradiation Methods 0.000 description 1
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- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
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- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
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- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
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- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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Abstract
Eine Halbleiterstruktur weist Folgendes auf: eine Betriebsspannungsleitung; ein erstes Source-/Drain-Element, das über der Betriebsspannungsleitung angeordnet ist; eine Durchkontaktierung, die die Betriebsspannungsleitung mit dem ersten Source-/Drain-Element verbindet; ein Isolationselement, das über dem ersten Source-/Drain-Element angeordnet ist; und ein zweites Source-/Drain-Element, das über dem Isolationselement angeordnet ist, wobei das erste und das zweite Source-/Drain-Element entgegengesetzte Leitfähigkeitstypen haben.A semiconductor structure includes: an operating voltage line; a first source/drain element disposed over the power supply line; a via connecting the power supply line to the first source/drain element; an isolation element disposed over the first source/drain element; and a second source/drain element disposed over the isolation element, the first and second source/drain elements having opposite conductivity types.
Description
Prioritätsanspruchpriority claim
Die vorliegende Anmeldung beansprucht die Priorität der am 20. Mai 2020 eingereichten vorläufigen US-Patentanmeldung mit dem Aktenzeichen
Hintergrundbackground
Herkömmlich werden CMOS-Vorrichtungen (CMOS: komplementärer Metalloxidhalbleiter) in integrierten Schaltkreisen (ICs) von einem Paar aus einem NMOS-Transistor und einem PMOS-Transistor gebildet, die nebeneinander angeordnet sind. Da die Integrationsdichte von Vorrichtungen weiter zunimmt, ist die Verkleinerung solcher Strukturen in einigen Fällen schwieriger geworden. Obwohl bestehende Ansätze bei der Halbleiterherstellung bisher im Großen und Ganzen für ihre angestrebten Zwecke ausreichend gewesen sind, sind sie nicht in jeder Hinsicht völlig zufriedenstellend gewesen.Conventionally, CMOS (CMOS: Complementary Metal Oxide Semiconductor) devices in integrated circuits (ICs) are formed by a pair of an NMOS transistor and a PMOS transistor arranged side by side. As the integration density of devices continues to increase, miniaturization of such structures has become more difficult in some cases. While existing approaches to semiconductor fabrication have by and large been adequate for their intended purposes, they have not been entirely satisfactory in every respect.
Figurenlistecharacter list
Die vorliegende Erfindung lässt sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Elemente nicht maßstabsgetreu gezeichnet sind und nur der Erläuterung dienen. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
- Die
1A ,1C ,1E ,1H und1J zeigen schematische Darstellungen einiger beispielhafter Schaltkreise, die von verschiedenen Aspekten der vorliegenden Erfindung profitieren. - Die
1B ,1D ,1F ,1G ,1I und1K zeigen Schaltkreise und Vorrichtungen, die gemäß verschiedenen Aspekten der vorliegenden Erfindung konfiguriert sind. - Die
2A ,2B ,2C und2D zeigen ein Ablaufdiagramm eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß verschiedenen Aspekten der vorliegenden Erfindung. - Die
4A ,5A ,6A ,7A ,8A ,9A ,10A ,11A ,12 und22A zeigen Draufsichten eines Teils einer Halbleitervorrichtung gemäß einigen Ausführungsformen. - Die
3 ,4B ,5B ,5C ,6B ,6C ,6D ,7B ,7C ,7D ,8B ,8C ,8D ,9B ,9C ,9D ,10B ,10C , 100,11B ,11C ,11D ,13A-1 ,13A-2 ,13A-3 ,14A-1 ,14A-2 ,14A-3 ,15A-1 ,15A-2 ,15A-3 ,16A-1 ,16A-2 ,16A-3 ,17A-1 ,17A-2 ,17A-3 ,18A-1 ,18A-2 ,18A-3 ,19A-1 ,19A-2 ,19A-3 ,20A-1 ,20A-2 ,20A-3 ,21A-1 ,21A-2 ,21A-3 ,22B ,22C ,23 ,24 ,25 ,26 ,27 ,28 ,29 ,30 und31 zeigen Teil-Schnittansichten einer Halbleitervorrichtung gemäß einigen Ausführungsformen.
- the
1A ,1C ,1E ,1H and1y 12 show schematic representations of some example circuits that benefit from various aspects of the present invention. - the
1B ,1D ,1F ,1G ,1I and1K 10 show circuits and devices configured in accordance with various aspects of the present invention. - the
2A ,2 B ,2C and2D 12 shows a flow diagram of a method for manufacturing a semiconductor device according to various aspects of the present invention. - the
4A ,5A ,6A ,7A ,8A ,9A ,10A ,11A ,12 and22A 12 show plan views of a portion of a semiconductor device according to some embodiments. - the
3 ,4B ,5B ,5C ,6B ,6C ,6D ,7B ,7C ,7D ,8B ,8C ,8D ,9B ,9C ,9D ,10B ,10C , 100,11B ,11C ,11D ,13A-1 ,13A-2 ,13A-3 ,14A-1 ,14A-2 ,14A-3 ,15A-1 ,15A-2 ,15A-3 ,16A-1 ,16A-2 ,16A-3 ,17A-1 ,17A-2 ,17A-3 ,18A-1 ,18A-2 ,18A-3 ,19A-1 ,19A-2 ,19A-3 ,20A-1 ,20A-2 ,20A-3 ,21A-1 ,21A-2 ,21A-3 ,22B ,22C ,23 ,24 ,25 ,26 ,27 ,28 ,29 ,30 and31 12 show partial cross-sectional views of a semiconductor device according to some embodiments.
Detaillierte BeschreibungDetailed description
Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des bereitgestellten Gegenstands. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element hergestellt werden können, sodass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.The description below provides many different embodiments or examples for implementing various features of the provided subject matter. Specific examples of components and arrangements are described below to simplify the present invention. These are, of course, merely examples and are not intended to be limiting. For example, fabrication of a first element over or on a second element in the description below may include embodiments in which the first and second elements are fabricated in direct contact, and may also include embodiments in which additional elements are formed between the first and can be made with the second element so that the first and second elements are not in direct contact. Furthermore, in the present invention, reference numbers and/or letters may be repeated in the various examples. This repetition is for the purpose of simplicity and clarity and does not in itself dictate a relationship between the various embodiments and/or configurations discussed.
Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können entsprechend interpretiert werden. Außerdem soll, wenn eine Anzahl oder ein Bereich von Anzahlen mit den Begriffen „etwa“, „ungefähr“ und dergleichen beschrieben wird, der Begriff Anzahlen umfassen, die innerhalb von bestimmten Abweichungen (wie etwa innerhalb von ±10 % oder von anderen Werten) der angegebenen Anzahl liegen, entsprechend dem Wissen des Fachmanns der hier offenbarten speziellen Technologie, wenn nicht anders angegeben. Zum Beispiel kann der Begriff „etwa 5 nm“ den Abmessungsbereich von 4,5 nm bis 5,5 nm, von 4,0 nm bis 5,0 nm usw. umfassen.In addition, spatially relative terms such as "beneath", "below", "lower", "above", "upper" and the like may be used herein for ease of reference describing the relationship of an element or structure to one or more other elements or structures depicted in the figures. The spatially relative terms are intended to encompass other orientations of the device in use or operation in addition to the orientation depicted in the figures. The device can be oriented differently (rotated 90 degrees or in a different orientation) and the spatially relative descriptors used herein can correspond be interpreted accordingly. Additionally, when a number or range of numbers is described by the terms "about,""approximately," and the like, the term is intended to include numbers that are within certain deviations (such as within ±10% or other values) of number specified are within the knowledge of one skilled in the art of the particular technology disclosed herein, unless otherwise noted. For example, the term "about 5 nm" can encompass the dimensional range of 4.5 nm to 5.5 nm, 4.0 nm to 5.0 nm, and so on.
Die vorliegende Anmeldung betrifft allgemein Halbleiterstrukturen und deren Herstellungsverfahren und insbesondere Halbleitervorrichtungen mit gestapelten CMOS-Transistoren. Ziel der vorliegenden Erfindung ist es, vertikal gestapelte CMOS-Transistoren (oder -Strukturen) bereitzustellen, wobei Transistoren auf der Unterseite des Stapels von rückseitigen Betriebsspannungsleitungen gespeist werden und Transistoren auf der Oberseite des Stapels von vorderseitigen Betriebsspannungsleitungen gespeist werden. Durch Verwenden von vertikal gestapelten CMOS-Vorrichtungen wird die Fläche von CMOS-Schaltkreisen aggressiv reduziert. Die vertikal gestapelten CMOS-Vorrichtungen können zum Beispiel in SRAM-, NAND-Flash-, NOR-Flash- oder anderen Schaltkreisen verwendet werden. Durch Verwenden von vorderseitigen und rückseitigen Betriebsspannungsleitungen steigt die Anzahl von Metallleiterbahnen, die in der Vorrichtung zum direkten Verbinden mit Sources/Drains und Gates verfügbar ist. Dadurch steigt auch die Gatedichte für eine höhere Vorrichtungsintegration als bei bestehenden Strukturen. Die Einzelheiten der Strukturen und Herstellungsverfahren der vorliegenden Erfindung werden nachstehend in Verbindung mit den beigefügten Zeichnungen beschrieben, die ein Verfahren zum Herstellen einer GAA-Vorrichtung (GAA: Gate-all-around) gemäß einigen Ausführungsformen zeigen. Eine GAA-Vorrichtung ist eine Vorrichtung mit vertikal gestapelten, horizontal orientierten Mehrkanaltransistoren, wie etwa Nanodraht-Transistoren und Nanolagen-Transistoren. GAA-Vorrichtungen sind auf Grund ihrer besseren Gatesteuerbarkeit, ihres niedrigeren Leckstroms und ihrer vollen Layout-Kompatibilität mit FinFET-Vorrichtungen aussichtsreiche Kandidaten, um den CMOS auf die nächste Stufe der Roadmap zu bringen. Fachleute dürften erkennen, dass sie die vorliegende Erfindung ohne weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen (wie etwa FinFET-Vorrichtungen) zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können.The present application relates generally to semiconductor structures and methods of fabrication thereof, and more particularly to semiconductor devices having stacked CMOS transistors. It is an object of the present invention to provide vertically stacked CMOS transistors (or structures) wherein transistors on the bottom of the stack are fed from backside power supply lines and transistors on the top of the stack are fed from front side power supply lines. By using vertically stacked CMOS devices, the area of CMOS circuits is aggressively reduced. For example, the vertically stacked CMOS devices can be used in SRAM, NAND flash, NOR flash, or other circuits. Using front and back power supply lines increases the number of metal lines available in the device for direct connection to sources/drains and gates. This also increases gate density for higher device integration than existing structures. The details of the structures and manufacturing methods of the present invention are described below in conjunction with the accompanying drawings, which show a method of manufacturing a GAA (GAA: Gate-All-Around) device according to some embodiments. A GAA device is a device with vertically stacked, horizontally oriented multi-channel transistors, such as nanowire transistors and nanosheet transistors. GAA devices are strong candidates to take CMOS to the next stage of the roadmap because of their better gate controllability, lower leakage current, and full layout compatibility with FinFET devices. Those skilled in the art should appreciate that they can readily use the present invention as a basis for designing or modifying other methods and structures (such as FinFET devices) to achieve the same goals and/or achieve the same benefits as the embodiments presented herein .
Die
Die
Das Verfahren 100 wird nachstehend in Verbindung mit den
In einem Schritt 102 wird bei dem Verfahren 100 (
In
Der Halbleiterschichtstapel 205 weist Halbleiterschichten 210 und Halbleiterschichten 215 auf, die in einer verschachtelten oder alternierenden Konfiguration vertikal (z. B. entlang der z-Richtung) aufeinandergestapelt sind. Bei einigen Ausführungsformen werden die Halbleiterschichten 210 und die Halbleiterschichten 215 in der dargestellten verschachtelten und alternierenden Konfiguration epitaxial aufgewachsen. Das epitaxiale Aufwachsen der Halbleiterschichten 210 und der Halbleiterschichten 215 kann durch Molekularstrahlepitaxie (MBE), chemische Aufdampfung (CVD), metallorganische chemische Aufdampfung (MOCVD), mit einem anderen geeigneten epitaxialen Aufwachsverfahren oder Kombinationen davon erfolgen. Eine Zusammensetzung der Halbleiterschichten 210 ist von einer Zusammensetzung der Halbleiterschichten 215 verschieden, um eine Ätzselektivität und/oder unterschiedliche Oxidationsgeschwindigkeiten während der späteren Bearbeitung zu erzielen. Die Halbleiterschichten 210 und die Halbleiterschichten 215 können zum Beispiel unterschiedliche Materialien, konstituierende Atomanteile, konstituierende Massenanteile, Dicken und/oder Eigenschaften aufweisen, um eine gewünschte Ätzselektivität und/oder unterschiedliche Oxidationsgeschwindigkeiten zu erzielen. Bei einer Ausführungsform können die Halbleiterschichten 210 zum Beispiel Siliziumgermanium aufweisen, und die Halbleiterschichten 215 können Silizium aufweisen. Bei einigen Ausführungsformen können die Halbleiterschichten 210 und die Halbleiterschichten 215 das gleiche Material, aber mit unterschiedlichen konstituierenden Atomanteilen, aufweisen, um die Ätzselektivität und/oder unterschiedliche Oxidationsgeschwindigkeiten zu erzielen. Zum Beispiel können sowohl die Halbleiterschichten 210 als auch die Halbleiterschichten 215 Siliziumgermanium aufweisen, wobei die Halbleiterschichten 210 einen ersten Silizium-Atomanteil und/oder einen ersten Germanium-Atomanteil haben und die Halbleiterschichten 215 einen zweiten, anderen Silizium-Atomanteil und/oder einen zweiten, anderen Germanium-Atomanteil haben. In der vorliegenden Erfindung wird in Betracht gezogen, dass die Halbleiterschichten 210 und die Halbleiterschichten 215 eine Kombination von Halbleitermaterialien aufweisen, die die gewünschte Ätzselektivität, gewünschte Oxidationsgeschwindigkeitsdifferenzen und/oder gewünschte Gebrauchseigenschaften (z. B. Materialien, die den Stromfluss optimieren) bereitstellen können, unter anderem einige der Halbleitermaterialien, die hier offenbart sind.The
Wie später näher dargelegt wird, bilden die Halbleiterschichten 215 oder Teile davon Kanalbereiche der Vorrichtung 200. Bei der dargestellten Ausführungsform weist der Halbleiterschichtstapel 205 drei Halbleiterschichten 210 und drei Halbleiterschichten 215 auf. Nachdem die Schichten eine weitere Bearbeitung durchlaufen haben, führt diese Konfiguration dazu, dass die Vorrichtung 200 drei Kanäle hat. In der vorliegenden Erfindung werden jedoch Ausführungsformen in Betracht gezogen, bei denen zum Beispiel in Abhängigkeit von einer Anzahl von Kanälen, die für die Vorrichtung 200 gewünscht wird, der Halbleiterschichtstapel 205 mehr oder weniger Halbleiterschichten aufweist. Zum Beispiel kann der Halbleiterschichtstapel 205 zwei bis zehn Halbleiterschichten 210 und zwei bis zehn Halbleiterschichten 215 aufweisen. Wie später dargelegt wird, werden bei dem Verfahren 100 Schichten auf beiden Seiten des Substrats 201 bearbeitet. In der vorliegenden Erfindung wird die Seite des Substrat 201, auf der sich der Stapel 205 befindet, als die Vorderseite bezeichnet, und die Seite, die der Vorderseite gegenüberliegt, wird als die Rückseite bezeichnet.As will be explained in more detail later, the semiconductor layers 215 or parts thereof form channel regions of the
In
Die Mantelschicht 231 wird über den Seitenwandflächen der Finnen 218 und über den Isolationselementen 230 abgeschieden. Bei einer Ausführungsform weist die Mantelschicht 231 SiGe auf. Die Mantelschicht 231 kann durch CVD, physikalische Abscheidung (PVD), Atomlagenabscheidung (ALD), chemische Aufdampfung mit einem Plasma hoher Dichte (HDP-CVD), metallorganische chemische Aufdampfung (MOCVD), Remote-Plasma-CVD (RPCVD), plasmaunterstützte chemische Aufdampfung (PECVD), chemische Aufdampfung bei Tiefdruck (LPCVD), Atomlagen-CVD (ALCVD), chemische Gasphasenabscheidung bei Atmosphärendruck (APCVD) oder mit anderen geeigneten Verfahren oder Kombinationen davon abgeschieden werden.The
Bei der vorliegenden Ausführungsform weist die dielektrische Finne 229 einen dielektrischen Belag 232, eine dielektrische Füllschicht 233 und eine dielektrische Kappe 234 auf. Die dielektrische Finne 229 kann bei alternativen Ausführungsformen anders konfiguriert sein. Der dielektrische Belag 232 wird über den Seitenwänden der Mantelschicht 231 und auf Oberseiten der Isolationselemente 230 abgeschieden, und die dielektrische Füllschicht 233 wird über dem dielektrischen Belag 232 abgeschieden und füllt Spalte zwischen den Finnen 218. Bei einer Ausführungsform weist der dielektrische Belag 232 ein dielektrisches Low-k-Material auf, das zum Beispiel Si, O, N und C enthält. Beispielhafte dielektrische Low-k-Materialien sind Fluorsilicatglas (FSG), mit Kohlenstoff dotiertes Siliziumoxid, Xerogel, Aerogel, amorpher Fluorkohlenstoff, Parylen, BCB (Benzocyclobuten), Polyimid oder Kombinationen davon. Dielektrische Low-k-Materialien sind im Allgemeinen dielektrische Materialien, die eine niedrige Dielektrizitätskonstante (k) haben, die zum Beispiel niedriger als etwa 7 ist. Der dielektrische Belag 232 kann durch CVD, PVD, ALD, HDP-CVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD, mit anderen geeigneten Verfahren oder Kombinationen davon abgeschieden werden. Bei einer Ausführungsform weist die dielektrische Füllschicht 233 Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid, aus TEOS-Oxid (TEOS: Tetraethylorthosilicat), Phosphorsilicatglas (PSG), Borphosphorsilicatglas (BPSG), ein dielektrisches Low-k-Material, ein anderes geeignetes dielektrisches Material oder Kombinationen davon auf. Die dielektrische Füllschicht 233 kann mit einem FCVD-Prozess (FCVD: fließfähige CVD) abgeschieden werden, der zum Beispiel ein Abscheiden eines fließfähigen Materials (wie etwa einer flüssigen Verbindung) über der Vorrichtung 200 und ein Umwandeln des fließfähigen Materials in ein festes Material mit einem geeigneten Verfahren wie thermisches Tempern und/oder UV-Bestrahlung umfasst. Die dielektrische Füllschicht 233 kann auch mit anderen Verfahren abgeschieden werden.In the present embodiment, the
Die dielektrische Kappe 234 wird über den dielektrischen Schichten 232 und 233 und zwischen den Mantelschichten 231 auf gegenüberliegenden Seitenwänden der Finnen 218 abgeschieden. Bei einer Ausführungsform weist die dielektrische Kappe 234 ein dielektrisches High-k-Material auf, wie etwa HfO2, HfSiO, HfSiO4, HfSiON, HfLaO, HfTaO, HfTiO, HfZrO, HfAlOx, ZrO, ZrO2, ZrSiO2, AIO, AlSiO, Al2O3, TiO, TiO2, LaO, LaSiO, Ta2O3, Ta2O5, Y2O3, SrTiO3, BaZrO, BaTiOs (BTO), (Ba,Sr)TiO3 (BST), Si3N4, Hafniumdioxid-Aluminiumoxid-Legierung (HfO2-Al2O3-Legierung), ein anderes geeignetes dielektrisches High-k-Material oder Kombinationen davon. Dielektrische High-k-Materialien sind im Allgemeinen dielektrische Materialien, die eine hohe Dielektrizitätskonstante haben, zum Beispiel k > 7. Die dielektrische Kappe 234 wird mit einem der hier genannten Verfahren hergestellt, wie etwa ALD, CVD, PVD, einem Abscheidungsverfahren auf Oxidationsbasis, anderen geeigneten Verfahren oder Kombinationen davon. Bei einer Ausführungsform können die dielektrischen Schichten 232 und 233 mit einem selektiven Ätzprozess ausgespart werden, mit dem die dielektrischen Schichten 232 und 233 geätzt werden, aber die Hartmaske 206 (
In
Bleiben wir bei
In einem Schritt 104 werden bei dem Verfahren 100 (
Bei der dargestellten Ausführungsform wird mit einem Ätzprozess der Halbleiterschichtstapel 205 in den Source-/Drainbereichen der Finnen 218 vollständig entfernt, wodurch die Halbleiterschicht 204 der Finnen 218 in den Source-/Drainbereichen freigelegt wird. Die Source-/Draingräben 250 haben somit Seitenwände, die von verbliebenen Teilen des Halbleiterschichtstapels 205 gebildet werden, die in Kanalbereichen unter den Gatestapeln 240 abgeschieden werden, sowie Unterseiten, die von der Halbleiterschicht 204 und der Isolationsstruktur 230 definiert werden. Bei einigen Ausführungsformen wird in dem Ätzprozess der Halbleiterschichtstapel 205 teilweise, jedoch nicht vollständig entfernt, sodass die Source-/Draingräben 250 Unterseiten haben, die von der Halbleiterschicht 210 oder der Halbleiterschicht 215 in den Source-/Drainbereichen definiert werden. Bei einigen Ausführungsformen wird in dem Ätzprozess außerdem die Halbleiterschicht 204 der Finnen 218 teilweise, jedoch nicht vollständig entfernt, sodass sich die Source-/Draingräben 250 unter einer obersten Fläche der Isolationsstruktur 230 erstrecken. Der Ätzprozess kann ein Trockenätzprozess, ein Nassätzprozess, ein anderer geeigneter Ätzprozess oder eine Kombination davon sein. Bei einigen Ausführungsformen ist der Ätzprozess ein Mehrschritt-Ätzprozess. Zum Beispiel können für den Ätzprozess alternierende Ätzmittel verwendet werden, um die Halbleiterschichten 210 und die Halbleiterschichten 215 getrennt und alternierend zu entfernen. Bei einigen Ausführungsformen sind Parameter des Ätzprozesses so konzipiert, dass der Halbleiterschichtstapel 205 selektiv geätzt wird, aber die Gatestapel 240 und/oder die Isolationselemente 230 nur minimal (bis gar nicht) geätzt werden. Bei einigen Ausführungsformen wird ein Lithografieprozess, wie etwa einer der vorgenannten, durchgeführt, um eine strukturierte Maskenschicht herzustellen, die die Gatestapel 240 und/oder die Isolationselemente 230 bedeckt, wobei die strukturierte Maskenschicht als eine Ätzmaske in dem Ätzprozess verwendet wird.In the illustrated embodiment, the
In einem Schritt 106 werden bei dem Verfahren 100 (
In einem Schritt 108 wird bei dem Verfahren 100 (
In einem Schritt 110 werden bei dem Verfahren 100 (
In einem Schritt 112 wird bei dem Verfahren 100 (
In einem Schritt 114 wird bei dem Verfahren 100 (
Schritte 116 bis 132 des Verfahrens 100 in den
In dem Schritt 116 wird bei dem Verfahren 100 (
In dem Schritt 118 werden bei dem Verfahren 100 (
In dem Schritt 120 wird bei dem Verfahren 100 (
In dem Schritt 122 werden bei dem Verfahren 100 (
In dem Schritt 124 wird bei dem Verfahren 100 (
In dem Schritt 126 wird bei dem Verfahren 100 (
In dem Schritt 128 werden bei dem Verfahren 100 (
In dem Schritt 130 werden bei dem Verfahren 100 (
In dem Schritt 132 wird bei dem Verfahren 100 (
In den Schritten 134 und 136 werden bei dem Verfahren 100 (
In dem Schritt 134 werden bei dem Verfahren 100 (
Wie in
Anschließend werden in dem Schritt 134 die Dummy-Gatestapel 240 (die Dummy-Gateelektroden 245 und die dielektrische Dummy-Gateschicht 235; siehe
Anschließend wird in dem Schritt 134 die Mantelschicht 231 (siehe
In dem Schritt 134 wird dann eine dielektrische Gateschicht 349 so hergestellt, dass sie jede der Halbleiterschichten 215 umschließt, und über der dielektrischen Gateschicht 349 wird eine Gateelektrode 350 hergestellt. Funktionelle Gatestapel 240' weisen die dielektrische Gateschicht 349 und die Gateelektrode 350 auf. Die dielektrische Gateschicht 349 kann ein dielektrisches High-k-Material aufweisen, wie etwa HfO2, HfSiO, HfSiO4, HfSiON, HfLaO, HfTaO, HfTiO, HfZrO, HfAlOx, ZrO, ZrO2, ZrSiOz, AIO, AlSiO, Al2O3, TiO, TiO2, LaO, LaSiO, Ta2O3, Ta2O5, Y2O3,SrTiO3, BaZrO, BaTiO3 (BTO), (Ba,Sr)TiO3 (BST), Si3N4, Hafniumdioxid-Aluminiumoxid-Legierung (HfO2-Al2O3-Legierung), ein anderes geeignetes dielektrisches High-k-Material oder Kombinationen davon. Die dielektrische Gateschicht 349 kann durch chemische Oxidation, thermische Oxidation, ALD, CVD und/oder mit anderen geeigneten Verfahren hergestellt werden. Bei einigen Ausführungsformen weist der Gatestapel 240' weiterhin eine Grenzflächenschicht zwischen der dielektrischen Gateschicht 349 und den Kanalschichten 215 auf. Die Grenzflächenschicht kann Siliziumdioxid, Siliziumoxidnitrid oder andere geeignete Materialien aufweisen. Bei einigen Ausführungsformen weist die Gateelektrodenschicht 350 (in Abhängigkeit von dem Typ der Transistoren) eine n- oder eine p-Austrittsarbeitsschicht und eine Metallfüllschicht auf. Die n-Austrittsarbeitsschicht kann zum Beispiel ein Metall mit einer ausreichend niedrigen effektiven Austrittsarbeit aufweisen, wie etwa Titan, Aluminium, Tantalcarbid, Tantal-Carbonitrid, Tantal-Siliziumnitrid oder Kombinationen davon. Die p-Austrittsarbeitsschicht kann zum Beispiel ein Metall mit einer ausreichend hohen effektiven Austrittsarbeit aufweisen, wie etwa Titannidrid, Tantalnitrid, Ruthenium, Molybdän, Wolfram, Platin oder Kombinationen davon. Die Metallfüllschicht kann zum Beispiel Aluminium, Wolfram, Cobalt, Kupfer und/oder andere geeignete Materialien aufweisen. Die Gateelektrodenschicht 350 kann durch CVD, PVD, Plattierung und/oder mit anderen geeigneten Verfahren hergestellt werden. Da der Gatestapel 240' eine dielektrische High-k-Schicht und eine oder mehrere Metallschichten aufweist, wird er auch als ein High-k-Metallgate bezeichnet.Then, in
In dem Schritt 136 werden bei dem Verfahren 100 (
Die Silizid-Elemente 273 können Titansilizid (TiSi), Nickelsilizid (NiSi), Wolframsilizid (WSi), Nickel-Platin-Silizid (NiPtSi), Nickel-Platin-Germanium-Silizid (NiPtGeSi), Nickel-Germanium-Silizid (NiGeSi), Ytterbiumsilizid (YbSi), Platinsilizid (PtSi), Iridiumsilizid (IrSi), Erbiumsilizid (ErSi), Cobaltsilizid (CoSi) oder andere geeignete Verbindungen aufweisen. Bei einer Ausführungsform können die S/D-Kontakte 275 eine leitfähige Sperrschicht und eine Metallfüllschicht über der leitfähigen Sperrschicht aufweisen. Die leitfähige Sperrschicht kann Titan (Ti), Tantal (Ta), Wolfram (W), Cobalt (Co), Ruthenium (Ru) oder ein leitfähiges Nitrid wie Titannidrid (TiN), Titan-Aluminiumnitrid (TiAIN), Wolframnitrid (WN), Tantalnitrid (TaN) oder Kombinationen davon aufweisen und kann durch CVD, PVD, ALD und/oder mit anderen geeigneten Verfahren hergestellt werden. Die Metallfüllschicht kann Wolfram (W), Cobalt (Co), Molybdän (Mo), Ruthenium (Ru) oder andere Metalle aufweisen und kann durch CVD, PVD, ALD, Plattierung oder mit anderen geeigneten Verfahren hergestellt werden. Bei einigen Ausführungsformen wird die leitfähige Sperrschicht in den S/D-Kontakten 275 weggelassen.The
Der Schritt 136 kann außerdem Folgendes umfassen: Herstellen von Gatedurchkontaktierungen, die mit den Gatestapeln 240' verbunden werden; Herstellen von S/D-Durchkontakten, die mit den S/D-Kontakten 275 verbunden werden; und Herstellen einer oder mehrerer Interconnect-Schichten mit Drähten und Durchkontaktierungen, die in dielektrische Schichten eingebettet werden. Die eine oder die mehreren Interconnect-Schichten, die Gate-, Source- und Drain-Elektroden verschiedener Transistoren verbinden, sowie weitere Schaltkreise in der Vorrichtung 200 bilden teilweise oder vollständig einen integrierten Schaltkreis. In dem Schritt 136 können außerdem eine oder mehrere Passivierungsschichten über den Interconnect-Schichten hergestellt werden. In dem in
In dem Schritt 138 wird bei dem Verfahren 100 (
In dem Schritt 140 wird bei dem Verfahren 100 (
In dem Schritt 142 wird bei dem Verfahren 100 (
In dem Schritt 144 werden bei dem Verfahren 100 (
In dem Schritt 146 wird bei dem Verfahren 100 (
In dem Schritt 148 werden bei dem Verfahren 100 (
Dann wird in dem Schritt 148 die Durchkontaktierung 282 in der Durchkontaktierungsöffnung 278 so abgeschieden, dass sie das Silizid-Element 280 kontaktiert. Bei einer Ausführungsform kann die Durchkontaktierung 282 eine leitfähige Sperrschicht und eine Metallfüllschicht über der leitfähigen Sperrschicht aufweisen. Die leitfähige Sperrschicht kann Titan (Ti), Tantal (Ta), Wolfram (W), Cobalt (Co), Ruthenium (Ru) oder ein leitfähiges Nitrid wie Titannidrid (TiN), Titan-Aluminiumnitrid (TiAIN), Wolframnitrid (WN), Tantalnitrid (TaN) oder Kombinationen davon aufweisen und kann durch CVD, PVD, ALD und/oder mit anderen geeigneten Verfahren hergestellt werden. Die Metallfüllschicht kann Wolfram (W), Cobalt (Co), Molybdän (Mo), Ruthenium (Ru) oder andere Metalle aufweisen und kann durch CVD, PVD, ALD, Plattierung oder mit anderen geeigneten Verfahren hergestellt werden.Then in
In dem Schritt 150 werden bei dem Verfahren 100 (
Ausführungsformen der vorliegenden Erfindung, die jedoch nicht beschränkend sein sollen, bieten einen oder mehrere der folgenden Vorzüge. Zum Beispiel werden bei Ausführungsformen der vorliegenden Erfindung CMOS-Stapelstrukturen mit einem ersten Transistor bereitgestellt, der auf einem zweiten Transistor gestapelt ist, wobei der erste und der zweite Transistor unterschiedliche Leitfähigkeiten haben. Dadurch wird die Grundfläche der CMOS-Struktur im Vergleich zu Ansätzen, bei denen der erste und der zweite Transistor nebeneinander implementiert sind, stark reduziert. Somit können die integrierten Schaltkreise weiter verkleinert werden. Ausführungsformen der vorliegenden Erfindung können problemlos in bestehende Halbleiter-Herstellungsprozesse integriert werden.Embodiments of the present invention, which are not intended to be limiting, provide one or more of the following benefits. For example, embodiments of the present invention provide stacked CMOS structures having a first transistor stacked on top of a second transistor, the first and second transistors having different conductivities. This greatly reduces the footprint of the CMOS structure compared to approaches where the first and second transistors are implemented side-by-side. Thus, the integrated circuits can be further miniaturized. Embodiments of the present invention can be easily integrated into existing semiconductor manufacturing processes.
Bei einem beispielhaften Aspekt ist die vorliegende Erfindung auf eine Halbleiterstruktur gerichtet, die Folgendes aufweist: eine Betriebsspannungsleitung; ein erstes Source-/Drain-Element, das über der Betriebsspannungsleitung angeordnet ist; eine Durchkontaktierung, die die Betriebsspannungsleitung mit dem ersten Source-/Drain-Element verbindet; ein Isolationselement, das über dem ersten Source-/Drain-Element angeordnet ist; und ein zweites Source-/Drain-Element, das über dem Isolationselement angeordnet ist, wobei das erste und das zweite Source-/Drain-Element unterschiedliche Leitfähigkeitstypen haben.In an exemplary aspect, the present invention is directed to a semiconductor structure, comprising: an operating voltage line; a first source/drain element disposed over the power supply line; a via connecting the power supply line to the first source/drain element; an isolation element disposed over the first source/drain element; and a second source/drain element disposed over the isolation element, the first and second source/drain elements having different conductivity types.
Bei einigen Ausführungsformen der Halbleiterstruktur ist das erste Source-/Drain-Element p-leitend, und das zweite Source-/Drain-Element ist n-leitend. Bei einigen Ausführungsformen weist die Halbleiterstruktur weiterhin Folgendes auf: ein drittes Source-/Drain-Element, das über der Betriebsspannungsleitung angeordnet ist; ein viertes Source-/Drain-Element, das über dem dritten Source-/Drain-Element angeordnet ist; eine erste Kanalschicht, die das erste und das dritte Source-/Drain-Element verbindet; eine über der ersten Kanalschicht angeordnete zweite Kanalschicht, die das zweite und das vierte Source-/Drain-Element verbindet; und eine Gatestruktur, die die erste und die zweite Kanalschicht umschließt. Bei einer weiteren Ausführungsform weist die Halbleiterstruktur weiterhin ein zweites Isolationselement auf, das zwischen dem dritten Source-/Drain-Element und dem vierten Source-/Drain-Element angeordnet ist. Bei einigen Ausführungsformen kontaktiert das dritte Source-/Drain-Element direkt das vierte Source-/Drain-Element. Bei einer weiteren Ausführungsform weist die Halbleiterstruktur weiterhin eine zweite Betriebsspannungsleitung, die über dem vierten Source-/Drain-Element angeordnet ist; und eine erste Durchkontaktierung auf, die die zweite Betriebsspannungsleitung mit dem vierten Source-/Drain-Element verbindet. Bei einer Ausführungsform weist die Halbleiterstruktur weiterhin eine zweite Durchkontaktierung auf, die über dem zweiten Source-/Drain-Element angeordnet ist und mit diesem verbunden ist.In some embodiments of the semiconductor structure, the first source/drain element is p-type and the second source/drain element is n-type. In some embodiments, the semiconductor structure further includes: a third source/drain element disposed over the power supply line; a fourth source/drain element arranged over the third source/drain element; a first channel layer connecting the first and third source/drain elements; a second channel layer disposed over the first channel layer connecting the second and fourth source/drain elements; and a gate structure enclosing the first and second channel layers. In a further embodiment, the semiconductor structure further comprises a second isolation element arranged between the third source/drain element and the fourth source/drain element. In some embodiments, the third source/drain element directly contacts the fourth source/drain element. In another embodiment, the semiconductor structure further includes a second power supply line disposed over the fourth source/drain element; and a first via connecting the second power supply line to the fourth source/drain element. In one embodiment, the semiconductor structure further includes a second via disposed over and connected to the second source/drain element.
Bei einem weiteren beispielhaften Aspekt ist die vorliegende Erfindung auf ein Verfahren gerichtet, das ein Bereitstellen einer Struktur umfasst, wobei die Struktur Folgendes aufweist: ein Substrat; eine Finne mit einem Stapel aus ersten und zweiten Halbleiterschichten, die abwechselnd über dem Substrat aufeinandergestapelt sind; eine Opfergatestruktur über der Finne; und Gate-Abstandshalter auf Seitenwänden der Opfergatestruktur. Das Verfahren umfasst weiterhin Folgendes: Ätzen der Finne benachbart zu den Gate-Abstandshaltern, um einen ersten und einen zweiten Source-/Drain-Graben zu erzeugen; seitliches Aussparen der zweiten Halbleiterschichten, die in dem ersten und dem zweiten Source-/Drain-Graben freiliegen, um Spalte zu erzeugen; Herstellen von Innenabstandshaltern in den Spalten; epitaxiales Aufwachsen eines ersten und eines zweiten Source-/Drain-Elements in dem ersten bzw. dem zweiten Source-/Drain-Graben; partielles Entfernen des ersten und des zweiten Source-/Drain-Elements; nach dem partiellen Entfernen Herstellen einer Hartmaske so, dass sie das zweite Source-/Drain-Element bedeckt und das erste Source-/Drain-Element nicht bedeckt; Abscheiden eines Isoliermaterials über dem ersten Source-/Drain-Element, wenn die Hartmaske an der richtigen Stelle ist; Entfernen der Hartmaske; und epitaxiales Aufwachsen eines dritten Source-/Drain-Elements über dem Isoliermaterial und eines vierten Source-/Drain-Elements über dem zweiten Source-/Drain-Element, wobei das erste und das zweite Source-/Drain-Element einen ersten Leitfähigkeitstyp haben und das dritte und das vierte Source-/Drain-Element einen zweiten Leitfähigkeitstyp haben, der dem ersten Leitfähigkeitstyp entgegengesetzt ist.In another exemplary aspect, the present invention is directed to a method that includes providing a structure, the structure comprising: a substrate; a fin having a stack of first and second semiconductor layers alternately stacked over the substrate; a sacrificial gate structure over the fin; and gate spacers on sidewalls of the sacrificial gate structure. The method further includes: etching the fin adjacent to the gate spacers to create first and second source/drain trenches; laterally recessing the second semiconductor layers exposed in the first and second source/drain trenches to create gaps; Making interior spacers in the columns; epitaxially growing first and second source/drain elements in the first and second source/drain trenches, respectively; partially removing the first and second source/drain elements; after the partial removal, forming a hard mask so that it covers the second source/drain element and does not cover the first source/drain element; depositing an insulating material over the first source/drain element when the hard mask is in place; removing the hard mask; and epitaxially growing a third source/drain element over the insulating material and a fourth source/drain element over the second source/drain element, wherein the first and second source/drain elements have a first conductivity type and the third and fourth source/drain elements have a second conductivity type Have conductivity type opposite to the first conductivity type.
Bei einer Ausführungsform umfasst das Verfahren vor dem epitaxialen Aufwachsen des ersten und des zweiten Source-/Drain-Elements weiterhin Folgendes: Durchführen einer zusätzlichen Ätzung an dem ersten Source-/Drain-Graben; und nach dem Durchführen der zusätzlichen Ätzung Abscheiden eines Dummy-Materials in den ersten Source-/Drain-Graben, wobei das erste Source-/Drain-Element über dem Dummy-Material aufgewachsen wird. Bei einer weiteren Ausführungsform umfasst das Verfahren weiterhin Folgendes: Entfernen des Dummy-Materials von einer Rückseite der Struktur, um eine rückseitige Durchkontaktierungsöffnung zu erzeugen; und Herstellen einer Durchkontaktierung in der rückseitigen Durchkontaktierungsöffnung.In one embodiment, prior to epitaxially growing the first and second source/drain devices, the method further comprises: performing an additional etch on the first source/drain trench; and after performing the additional etch, depositing a dummy material into the first source/drain trench, wherein the first source/drain element is grown over the dummy material. In another embodiment, the method further comprises: removing the dummy material from a backside of the structure to create a backside via opening; and forming a via in the backside via opening.
Bei einigen Ausführungsformen umfasst das Verfahren weiterhin ein Ersetzen der Opfergatestruktur durch ein High-k-Metallgate. Bei einer weiteren Ausführungsform umfasst das Ersetzen Folgendes: Entfernen der Opfergatestruktur, um einen Gategraben zu erzeugen; Entfernen der zweiten Halbleiterschichten, die in dem Gategraben freiliegen; Abscheiden einer dielektrischen High-k-Gateschicht über jeder der ersten Halbleiterschichten, die in dem Gategraben freiliegen; und Abscheiden einer Metallgateelektrode über der dielektrischen High-k-Gateschicht.In some embodiments, the method further includes replacing the sacrificial gate structure with a high-k metal gate. In another embodiment, the replacement includes: removing the sacrificial gate structure to create a gate trench; removing the second semiconductor layers exposed in the gate trench; depositing a high-k gate dielectric layer over each of the first semiconductor layers exposed in the gate trench; and depositing a metal gate electrode over the high-k gate dielectric layer.
Bei einem noch weiteren beispielhaften Aspekt ist die vorliegende Erfindung auf ein Verfahren gerichtet, das ein Bereitstellen einer Struktur umfasst, die ein Substrat und einen ersten, einen zweiten und einen dritten Bereich über dem Substrat aufweist, wobei der dritte Bereich einen Stapel aus ersten und zweiten Halbleiterschichten aufweist, die abwechselnd über dem Substrat aufeinandergestapelt sind. Das Verfahren umfasst weiterhin Folgendes: Ätzen von Source-/Drain-Gräben jeweils in dem ersten, dem zweiten und dem dritten Bereich, wobei die Source-/Drain-Gräben in dem dritten Bereich in den Stapel aus den ersten und den zweiten Halbleiterschichten geätzt werden; Herstellen einer ersten Hartmaske so, dass sie den ersten Bereich bedeckt und den zweiten und den dritten Bereich nicht bedeckt; und epitaxiales Aufwachsen von Source-/Drain-Elementen eines ersten Typs in den Source-/Drain-Gräben in dem zweiten und dem dritten Bereich, wenn die erste Hartmaske an der richtigen Stelle ist. Das Verfahren umfasst weiterhin Folgendes: Herstellen einer zweiten Hartmaske so, dass sie den zweiten Bereich bedeckt und den dritten Bereich nicht bedeckt; partielles Aussparen der Source-/Drain-Elemente in dem dritten Bereich, wenn die erste und die zweite Hartmaske an der richtigen Stelle sind; nach dem partiellen Aussparen Herstellen einer dritten Hartmaske so, dass sie ein erstes der Source-/Drain-Elemente in dem dritten Bereich nicht bedeckt und ein zweites der Source-/Drain-Elemente in dem dritten Bereich bedeckt; und Abscheiden eines Isoliermaterials über dem ersten der Source-/Drain-Elemente in dem dritten Bereich, wenn die erste, die zweite und die dritte Hartmaske an der richtigen Stelle sind.In yet another exemplary aspect, the present invention is directed to a method that includes providing a structure having a substrate and first, second, and third regions over the substrate, the third region being a stack of first and second Semiconductor layers alternately stacked over the substrate. The method further comprises: etching source/drain trenches in each of the first, second and third regions, wherein the source/drain trenches in the third region are etched into the stack of the first and second semiconductor layers ; fabricating a first hard mask to cover the first area and not to cover the second and third areas; and epitaxially growing source/drain elements of a first type in the source/drain trenches in the second and third regions when the first hard mask is in place. The method further includes: fabricating a second hard mask to cover the second area and not to cover the third area; partially recessing the source/drain elements in the third region when the first and second hard masks are in place; after the partial recess, fabricating a third hard mask so that it does not cover a first one of the source/drain elements in the third area and covers a second one of the source/drain elements in the third area; and depositing an insulating material over the first of the source/drain elements in the third region when the first, second, and third hard masks are in place.
Bei einer Ausführungsform umfasst das Verfahren weiterhin Folgendes: Entfernen der ersten und der dritten Hartmaske; und Herstellen von Source-/Drain-Elementen eines zweiten Typs in den Source-/Drain-Gräben in dem ersten Bereich, über dem Isoliermaterial und über den zweiten der Source-/Drain-Elemente in dem dritten Bereich, wenn die zweite Hartmaske an der richtigen Stelle ist, wobei der erste und der zweite Typ entgegengesetzte Leitfähigkeitstypen sind. Bei einer weiteren Ausführungsform ist der erste Typ p-leitend, und der zweite Typ ist n-leitend. Bei einer anderen Ausführungsform umfasst das Verfahren nach dem Herstellen der Source-/Drain-Elemente des zweiten Typs weiterhin ein Entfernen der zweiten Hartmaske.In one embodiment, the method further comprises: removing the first and third hard masks; and forming source/drain devices of a second type in the source/drain trenches in the first region, over the insulating material and over the second of the source/drain devices in the third region when the second hard mask is at the correct location, the first and second types being opposite conductivity types. In another embodiment, the first type is p-type and the second type is n-type. In another embodiment, after forming the second type source/drain devices, the method further comprises removing the second hard mask.
Bei einer Ausführungsform weisen auch der erste und der zweite Bereich jeweils einen Stapel aus den ersten und den zweiten Halbleiterschichten auf, und auch die Source-/Drain-Gräben in dem ersten und dem zweiten Bereich werden in den Stapel aus den ersten und den zweiten Halbleiterschichten geätzt. Bei einer weiteren Ausführungsform umfasst das Verfahren nach dem Ätzen der Source-/Drain-Gräben und vor dem Herstellen der ersten Hartmaske weiterhin Folgendes: Durchführen einer zusätzlichen Ätzung an einem der Source-/Drain-Gräben in dem dritten Bereich; und Abscheiden einer Opfer-Halbleiterschicht in dem einen der Source-/Drain-Gräben, wobei das erste der Source-/Drain-Elemente in dem dritten Bereich auf der Opfer-Halbleiterschicht aufgewachsen wird. Bei einer weiteren Ausführungsform umfasst das Verfahren weiterhin Folgendes: Dünnen des Substrats von einer Rückseite der Struktur, um die Opfer-Halbleiterschicht freizulegen; Entfernen der Opfer-Halbleiterschicht, um eine Durchkontaktierungsöffnung zu erzeugen; und Herstellen einer Durchkontaktierung in der Durchkontaktierungsöffnung. Bei einer Ausführungsform verbindet mindestens eine der ersten Halbleiterschichten das erste und das zweite der Source-/Drain-Elemente in dem dritten Bereich.Also in one embodiment, the first and second regions each comprise a stack of the first and second semiconductor layers, and the source/drain trenches in the first and second regions are also included in the stack of the first and second semiconductor layers etched. In another embodiment, after etching the source/drain trenches and before forming the first hard mask, the method further comprises: performing an additional etch on one of the source/drain trenches in the third region; and depositing a sacrificial semiconductor layer in the one of the source/drain trenches, wherein the first of the source/drain elements is grown on the sacrificial semiconductor layer in the third region. In another embodiment, the method further comprises: thinning the substrate from a back side of the structure to expose the sacrificial semiconductor layer; removing the sacrificial semiconductor layer to create a via opening; and forming a via in the via opening. In one embodiment, at least one of the first semiconductor layers connects the first and second of the source/drain elements in the third region.
Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.The foregoing has described features of various embodiments so that those skilled in the art may better understand aspects of the present invention. Experts should be clear be that they can readily use the present invention as a basis for designing or modifying other methods and structures to achieve the same ends and/or obtain the same benefits as the embodiments presented herein. It should also be appreciated by those skilled in the art that such equivalent constructions do not depart from the spirit and scope of the present invention and that they can make various changes, substitutions and modifications therein without departing from the spirit and scope of the present invention.
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- US 63/027811 [0001]US63/027811 [0001]
Claims (20)
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US202063027811P | 2020-05-20 | 2020-05-20 | |
US63/027,811 | 2020-05-20 | ||
US17/116,552 | 2020-12-09 | ||
US17/116,552 US11996409B2 (en) | 2020-05-20 | 2020-12-09 | Stacking CMOS structure |
Publications (1)
Publication Number | Publication Date |
---|---|
DE102020133339A1 true DE102020133339A1 (en) | 2022-01-20 |
Family
ID=78061974
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102020133339.0A Pending DE102020133339A1 (en) | 2020-05-20 | 2020-12-14 | CMOS STACK STRUCTURE |
Country Status (2)
Country | Link |
---|---|
CN (1) | CN113517281A (en) |
DE (1) | DE102020133339A1 (en) |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9484461B2 (en) * | 2014-09-29 | 2016-11-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit structure with substrate isolation and un-doped channel |
JP7048182B2 (en) * | 2016-08-26 | 2022-04-05 | インテル・コーポレーション | Integrated circuit device structure and double-sided manufacturing technology |
US10446555B2 (en) * | 2017-08-31 | 2019-10-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Buried metal track and methods forming same |
US10658482B2 (en) * | 2017-11-01 | 2020-05-19 | Taiwan Semiconductor Manufacturing Co., Ltd. | Plate design to decrease noise in semiconductor devices |
US10381438B2 (en) * | 2017-11-02 | 2019-08-13 | International Business Machines Corporation | Vertically stacked NFETS and PFETS with gate-all-around structure |
US10304832B1 (en) * | 2017-11-16 | 2019-05-28 | Globalfoundries Inc. | Integrated circuit structure incorporating stacked field effect transistors and method |
US10090193B1 (en) * | 2017-11-16 | 2018-10-02 | Globalfoundries Inc. | Integrated circuit structure incorporating a stacked pair of field effect transistors and a buried interconnect and method |
US10790148B2 (en) * | 2018-05-23 | 2020-09-29 | Globalfoundries Inc. | Method to increase effective gate height |
US10529860B2 (en) * | 2018-05-31 | 2020-01-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Structure and method for FinFET device with contact over dielectric gate |
-
2020
- 2020-12-14 DE DE102020133339.0A patent/DE102020133339A1/en active Pending
-
2021
- 2021-03-19 CN CN202110294664.3A patent/CN113517281A/en active Pending
Also Published As
Publication number | Publication date |
---|---|
CN113517281A (en) | 2021-10-19 |
TW202145450A (en) | 2021-12-01 |
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---|---|---|---|
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