DE102020126052A1 - METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE AND A SEMICONDUCTOR DEVICE - Google Patents

METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE AND A SEMICONDUCTOR DEVICE Download PDF

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epitaxial layer
epitaxial
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fin
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Shahaji B. More
Chandrashekhar Prakash SAVANT
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Bei einem Verfahren zur Herstellung einer Halbleitervorrichtung werden eine erste und eine zweite Finnenstruktur über einem Substrat gebildet, eine Isolationsisolierungsschicht wird über dem Substrat gebildet, eine Gatestruktur wird über Kanalbereichen der ersten und der zweiten Finnenstruktur gebildet, Source/Drain-Bereiche der ersten und der zweiten Finnenstruktur werden ausgespart, und eine epitaktische Source/Drain-Struktur wird über der ausgesparten ersten und zweiten Finnenstruktur gebildet. Die epitaktische Source/Drain-Struktur ist eine verwachsene Struktur mit einem Verwachsungspunkt, und eine Höhe eines Bodens des Verwachsungspunkts ausgehend von einer oberen Oberfläche der Isolationsisolierungsschicht beträgt 50 % oder mehr einer Höhe der Kanalbereiche der ersten und zweiten Finnenstrukturen ausgehend von der oberen Oberfläche der Isolationsisolierungsschicht.In a method of manufacturing a semiconductor device, first and second fin structures are formed over a substrate, an isolation insulating layer is formed over the substrate, a gate structure is formed over channel regions of the first and second fin structures, source/drain regions of the first and second Fin structures are recessed and an epitaxial source/drain structure is formed over the recessed first and second fin structures. The source/drain epitaxial structure is an intergrowth structure with an intergrowth, and a height of a bottom of the intergrowth from a top surface of the insulating insulating layer is 50% or more of a height of the channel regions of the first and second fin structures from the top surface of the insulating insulating layer .

Description

VERWANDTE ANMELDUNGRELATED REGISTRATION

Diese Anmeldung beansprucht die Priorität der am 29. Juni 2020 eingereichten US-Provisional Patentanmeldung Nr. 63/045,421 , deren gesamter Inhalt hier durch Bezugnahme aufgenommen ist.This application claims priority to U.S. Provisional Patent Application No. 63 / 045,421 , the entire contents of which are incorporated herein by reference.

HINTERGRUNDBACKGROUND

Die Offenbarung bezieht sich auf eine integrierte Halbleiterschaltung und insbesondere auf eine Halbleitervorrichtung mit einer epitaktischen Source/Drain-Struktur (S/D) mit Hohlräumen und dessen Herstellungsverfahren. Da die Halbleiterindustrie im Streben nach höherer Bauelementedichte, höherer Leistung und niedrigeren Kosten in die Prozessknoten der Nanometertechnologie vorgedrungen ist, haben Herausforderungen sowohl bei der Herstellung als auch beim Design zur Entwicklung dreidimensionaler Designs geführt, wie z. B. ein Fin-Feldeffekttransistor (Fin FET) und die Verwendung einer Metall-Gate-Struktur mit einem Material mit hoher k (Dielektrizitätskonstante). Die Metall-Gate-Struktur wird oft mit Hilfe von Gate-Replacement-Technologien hergestellt, und die Sources und Drains werden mit Hilfe eines Epitaxie-Wachstumsverfahrens gebildet.The disclosure relates to a semiconductor integrated circuit and, more particularly, to a semiconductor device having an epitaxial source / drain (S / D) structure with cavities and its method of manufacture. As the semiconductor industry has advanced into the process nodes of nanometer technology in the pursuit of higher device density, higher performance, and lower cost, challenges in both manufacturing and design have led to the development of three-dimensional designs such as: B. a fin field effect transistor (Fin FET) and the use of a metal gate structure with a material with high k (dielectric constant). The metal gate structure is often fabricated using gate replacement technologies, and the sources and drains are formed using an epitaxial growth process.

FigurenlisteFigure list

Die vorliegende Offenbarung ist am besten aus der folgenden detaillierten Beschreibung zu verstehen, wenn sie zusammen mit den begleitenden Figuren gelesen wird. Es wird betont, dass gemäß der üblichen Praxis in der Industrie verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind und nur zur Veranschaulichung verwendet werden. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Verdeutlichung der Beschreibung willkürlich vergrößert oder verkleinert werden.

  • 1 zeigt ein Prozessablaufdiagramm eines Herstellungsvorgangs für eine Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • 2 zeigt eine Querschnittsansicht einer der verschiedenen Stufen eines Herstellungsvorgangs für eine Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • 3 zeigt eine Querschnittsansicht einer der verschiedenen Stufen eines Herstellungsvorgangs für eine Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • 4 zeigt eine Querschnittsansicht einer der verschiedenen Stufen eines Herstellungsvorgangs für eine Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • 5 zeigt eine Querschnittsansicht einer der verschiedenen Stufen eines Herstellungsvorgangs für eine Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Die 6A, 6B und 6C zeigen Querschnittsansichten einer der verschiedenen Stufen eines Herstellungsvorgangs für eine Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • 7 zeigt eine Querschnittsansicht einer der verschiedenen Stufen eines Herstellungsvorgangs für eine Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Die 8A und 8B zeigen Querschnittsansichten einer der verschiedenen Stufen eines Herstellungsvorgangs für eine Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Die 9A und 9B zeigen Querschnittsansichten einer der verschiedenen Stufen eines Herstellungsvorgangs für eine Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Die 10A und 10B zeigen Querschnittsansichten einer der verschiedenen Stufen eines Herstellungsvorgangs für eine Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Die 11A und 11B zeigen Querschnittsansichten einer der verschiedenen Stufen eines Herstellungsvorgangs für eine Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Die 12A und 12B zeigen Querschnittsansichten einer der verschiedenen Stufen eines Herstellungsvorgangs für eine Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Die 13A und 13B zeigen Querschnittsansichten einer der verschiedenen Stufen eines Herstellungsvorgangs für eine Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • 14 zeigt eine Querschnittsansicht einer der verschiedenen Stufen eines Herstellungsvorgangs für eine Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • 15 zeigt einen Prozessablauf der Bildung einer Source/Drain-Epitaxieschicht gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Die 16A, 16B und 16C zeigen Querschnittsansichten einer der verschiedenen Stufen eines Herstellungsvorgangs für eine Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • 17 zeigt eine Querschnittsansicht einer der verschiedenen Stufen eines Herstellungsvorgangs für eine Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • 18 zeigt ein Ergebnis der Elementaranalyse einer Source/Drain-Struktur gemäß einer Ausführungsform der vorliegenden Offenbarung.
The present disclosure is best understood from the following detailed description when read in conjunction with the accompanying figures. It is emphasized that, in accordance with common industry practice, various features are not drawn to scale and are used for purposes of illustration only. Indeed, the dimensions of the various features may be increased or decreased arbitrarily for clarity of description.
  • 1 FIG. 13 shows a process flow diagram of a manufacturing process for a semiconductor device according to FIG an embodiment of the present disclosure.
  • 2 FIG. 10 shows a cross-sectional view of one of the various stages of a manufacturing process for a semiconductor device in accordance with an embodiment of the present disclosure.
  • 3 FIG. 10 shows a cross-sectional view of one of the various stages of a manufacturing process for a semiconductor device in accordance with an embodiment of the present disclosure.
  • 4th FIG. 10 shows a cross-sectional view of one of the various stages of a manufacturing process for a semiconductor device in accordance with an embodiment of the present disclosure.
  • 5 FIG. 10 shows a cross-sectional view of one of the various stages of a manufacturing process for a semiconductor device in accordance with an embodiment of the present disclosure.
  • the 6A , 6B and 6C 14 show cross-sectional views of one of the various stages of a manufacturing process for a semiconductor device in accordance with an embodiment of the present disclosure.
  • 7th FIG. 10 shows a cross-sectional view of one of the various stages of a manufacturing process for a semiconductor device in accordance with an embodiment of the present disclosure.
  • the 8A and 8B 14 show cross-sectional views of one of the various stages of a manufacturing process for a semiconductor device in accordance with an embodiment of the present disclosure.
  • the 9A and 9B 14 show cross-sectional views of one of the various stages of a manufacturing process for a semiconductor device in accordance with an embodiment of the present disclosure.
  • the 10A and 10B 14 show cross-sectional views of one of the various stages of a manufacturing process for a semiconductor device in accordance with an embodiment of the present disclosure.
  • the 11A and 11B 14 show cross-sectional views of one of the various stages of a manufacturing process for a semiconductor device in accordance with an embodiment of the present disclosure.
  • the 12A and 12B 14 show cross-sectional views of one of the various stages of a manufacturing process for a semiconductor device in accordance with an embodiment of the present disclosure.
  • the 13A and 13B 10 illustrates cross-sectional views of one of the various stages of a manufacturing process for a semiconductor device in accordance with an embodiment of the present disclosure.
  • 14th FIG. 10 shows a cross-sectional view of one of the various stages of a manufacturing process for a semiconductor device in accordance with an embodiment of the present disclosure.
  • 15th FIG. 10 shows a process flow of forming a source / drain epitaxial layer in accordance with an embodiment of the present disclosure.
  • the 16A , 16B and 16C 10 illustrates cross-sectional views of one of the various stages of a manufacturing process for a semiconductor device in accordance with an embodiment of the present disclosure.
  • 17th FIG. 10 shows a cross-sectional view of one of the various stages of a manufacturing process for a semiconductor device in accordance with an embodiment of the present disclosure.
  • 18th FIG. 10 shows a result of the elemental analysis of a source / drain structure according to an embodiment of the present disclosure.

DETAILLIERTE BESCHREIBUNGDETAILED DESCRIPTION

Es ist zu beachten, dass die folgende Offenbarung viele verschiedene Ausführungsformen oder Beispiele für die Umsetzung verschiedener Merkmale der Erfindung bietet. Spezifische Ausführungsformen oder Beispiele von Komponenten und Anordnungen werden im Folgenden zur Vereinfachung der vorliegenden Offenbarung beschrieben. Diese sind natürlich nur Beispiele und sollen nicht einschränkend sein. Zum Beispiel sind die Abmessungen der Elemente nicht auf den offengelegten Bereich oder die offengelegten Werte beschränkt, sondern können von den Prozessbedingungen und/oder den gewünschten Eigenschaften der Vorrichtung abhängen. Darüber hinaus kann die Ausbildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, bei denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet sein können, so dass das erste und das zweite Merkmal nicht in direktem Kontakt sein können. Verschiedene Merkmale können der Einfachheit und Übersichtlichkeit halber willkürlich in unterschiedlichen Maßstäben gezeichnet sein. In den beigefügten Zeichnungen können einige Schichten/Merkmale zur Vereinfachung weggelassen werden.It should be noted that the following disclosure provides many different embodiments or examples of implementing various features of the invention. Specific embodiments or examples of components and arrangements are described below to simplify the present disclosure. These are of course only examples and are not intended to be limiting. For example, the dimensions of the elements are not limited to the disclosed range or values, but may depend on the process conditions and / or the desired properties of the device. In addition, the formation of a first feature above or on a second feature in the following description can include embodiments in which the first and second features are formed in direct contact, and can also include embodiments in which additional features between the first and the second feature can be formed so that the first and the second feature can not be in direct contact. Various features can be drawn arbitrarily at different scales for the sake of simplicity and clarity. In the accompanying drawings, some layers / features may be omitted for the sake of simplicity.

Des Weiteren können hier zur Vereinfachung der Beschreibung räumlich relative Begriffe wie „unter“, „unterhalb“, „tiefer“, „obere“, „oberhalb“ und dergleichen verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal zu beschreiben, wie in den Figuren dargestellt. Die räumlich relativen Begriffe sollen neben der in den Figuren dargestellten Ausrichtung auch andere Ausrichtungen des Geräts im Gebrauch oder Betrieb umfassen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die hier verwendeten räumlich relativen Bezeichnungen können ebenfalls entsprechend interpretiert werden. Darüber hinaus kann der Begriff „hergestellt aus“ entweder „umfassend“ oder „bestehend aus“ bedeuten. Ferner kann es im folgenden Herstellungsverfahren einen oder mehrere zusätzliche Arbeitsgänge in/zwischen den beschriebenen Arbeitsgängen geben, und die Reihenfolge der Arbeitsgänge kann geändert werden. In der vorliegenden Offenbarung bedeutet die Formulierung „eines von A, B und C“ „A, B und/oder C“ (A, B, C, A und B, A und C, B und C oder A, B und C) und bedeutet nicht ein Element von A, ein Element von B und ein Element von C, sofern nicht anders beschrieben. Materialien, Konfigurationen, Dimensionen, Prozesse und/oder Vorgänge, die gleich oder ähnlich zu denen sind, die bei einer Ausführungsform beschrieben sind, können in den anderen Ausführungsformen verwendet werden und die detaillierte Erklärung kann entfallen..Furthermore, spatially relative terms such as “below”, “below”, “lower”, “upper”, “above” and the like can be used here to simplify the description in order to relate one element or feature to another element or feature describe as shown in the figures. In addition to the orientation shown in the figures, the spatially relative terms are also intended to include other orientations of the device during use or operation. The device can be oriented differently (rotated 90 degrees or in other orientations) and the spatially relative terms used here can also be interpreted accordingly. In addition, the term “made of” can mean either “comprising” or “consisting of”. Furthermore, in the following manufacturing process, there may be one or more additional work steps in / between the work steps described, and the order of the work steps can be changed. In this disclosure, the phrase "one of A, B and C" means "A, B and / or C" (A, B, C, A and B, A and C, B and C or A, B and C) and does not mean an element of A, an element of B and an element of C unless otherwise specified. Materials, configurations, dimensions, processes and / or operations that are the same or similar to those described in one embodiment can be used in the other embodiments and the detailed explanation may be omitted.

Die hier offenbarten Ausführungsformen beziehen sich auf eine Halbleitervorrichtung und sein Herstellungsverfahren, insbesondere auf Source-/Drain-Bereiche eines Feldeffekttransistors (FET). Die Ausführungsformen, wie sie hier offenbart werden, sind allgemein nicht nur auf FinFETs, sondern auch auf andere FETs anwendbar.The embodiments disclosed here relate to a semiconductor device and its production method, in particular to source / drain regions of a field effect transistor (FET). The embodiments as disclosed herein are generally applicable not only to FinFETs but also to other FETs.

1 zeigt ein Verfahrensablaufdiagramm und 2-16 zeigen Querschnittsansichten verschiedener Stufen zur Herstellung einer Halbleitervorrichtung gemäß den Ausführungsformen der vorliegenden Offenbarung. Es versteht sich, dass zusätzliche Vorgänge vor, während und nach den in 1 und 2-16 gezeigten Prozessen vorgesehen werden können, und einige der nachfolgend beschriebenen Vorgänge können für zusätzliche Ausführungsformen des Verfahrens ersetzt oder eliminiert werden. Die Reihenfolge der Vorgänge/Prozesse kann austauschbar sein. 1 shows a process flow diagram and 2-16 13 show cross-sectional views of various stages in manufacturing a semiconductor device in accordance with embodiments of the present disclosure. It is understood that additional operations before, during, and after the in 1 and 2-16 processes shown can be provided, and some of the operations described below can be substituted for or eliminated for additional embodiments of the method. The sequence of operations / processes can be interchangeable.

In S101 von 1 und wie in 2 und 3 dargestellt, werden eine oder mehrere Finnenstrukturen 20 über einem Substrat 10 gebildet. Finnenstrukturen für FinFETs können mit jedem geeigneten Verfahren strukturiert werden. Beispielsweise können die Finnenstrukturen mit einem oder mehreren Fotolithografieverfahren strukturiert werden, einschließlich Doppelstrukturierungs- oder Mehrfachstrukturierungsverfahren. Im Allgemeinen kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse die Fotolithografie mit selbstausrichtenden Prozessen, wodurch Muster erzeugt werden können, die z. B. kleinere Abstände aufweisen, als dies mit einem einzelnen, direkten Fotolithografieprozess möglich ist. In einer Ausführungsform wird zum Beispiel eine Opferschicht über einem Substrat gebildet und mit einem Fotolithografieprozess strukturiert. Entlang der strukturierten Opferschicht werden Abstandshalter in einem selbstausrichtenden Prozess gebildet. Die Opferschicht wird dann entfernt, und die verbleibenden Abstandshalter oder Dorne können dann zum Strukturieren der Finnenstrukturen verwendet werden. Die Multi-Patterning-Prozesse, die Fotolithografie und selbstausrichtende Prozesse kombinieren, führen im Allgemeinen zur Bildung eines Paares von Finnenstrukturen.In S101 from 1 and as in 2 and 3 one or more fin structures are shown 20th over a substrate 10 educated. Fin structures for FinFETs can be structured using any suitable method. For example, the fin structures can be structured using one or more photolithography processes, including double structuring or multiple structuring processes. In general, double structuring or multiple structuring processes combine photolithography with self-aligning processes, whereby patterns can be generated which e.g. B. have smaller distances than is possible with a single, direct photolithography process. For example, in one embodiment, a sacrificial layer is formed over a substrate and patterned using a photolithography process. Along the structured sacrificial layer are spacers in a self-aligning Process formed. The sacrificial layer is then removed and the remaining spacers or mandrels can then be used to pattern the fin structures. The multi-patterning processes that combine photolithography and self-aligning processes generally result in the formation of a pair of fin structures.

In einigen Ausführungsformen wird eine Maskenschicht 15 über einem Substrat 10 gebildet, um Finnenstrukturen zu erzeugen. Die Maskenschicht 15 wird z. B. durch einen thermischen Oxidationsprozess und/oder einen chemischen Gasphasenabscheidungsprozess (CVD) gebildet. Das Substrat 10 ist z. B. ein p-Typ-Silizium- oder Germanium-Substrat mit einer Verunreinigungskonzentration im Bereich von etwa 1 × 1015 cm-3 bis etwa 1 × 1016 cm-3. In anderen Ausführungsformen ist das Substrat ein Silizium- oder Germanium-Substrat vom n-Typ mit einer Verunreinigungskonzentration in einem Bereich von etwa 1 × 1015 cm-3 bis etwa 1 × 1016 cm-3.In some embodiments, a mask layer is used 15th over a substrate 10 formed to produce fin structures. The mask layer 15th is z. B. formed by a thermal oxidation process and / or a chemical vapor deposition process (CVD). The substrate 10 is z. B. a p-type silicon or germanium substrate with an impurity concentration in the range of about 1 × 10 15 cm -3 to about 1 × 10 16 cm -3 . In other embodiments, the substrate is an n-type silicon or germanium substrate with an impurity concentration in a range from about 1 × 10 15 cm -3 to about 1 × 10 16 cm -3 .

Alternativ kann das Substrat 10 einen anderen Elementarhalbleiter wie Germanium, einen Verbindungshalbleiter einschließlich Gruppe IV-IV-Verbindungshalbleitern wie SiC und SiGe, Gruppe III-V-Verbindungshalbleitern wie GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP oder Kombinationen davon umfassen. In einer Ausführungsform ist das Substrat 10 eine Siliziumschicht eines SOI-Substrats (Silicon-on-Insulator). Wenn ein SOI-Substrat verwendet wird, kann die Finnenstruktur aus der Siliziumschicht des SOI-Substrats herausragen oder sie kann aus der Isolatorschicht des SOI-Substrats herausragen. Im letzteren Fall wird die Siliziumschicht des SOI-Substrats zur Bildung der Finnenstruktur verwendet. Amorphe Substrate, wie amorphes Si oder amorphes SiC, oder isolierendes Material, wie Siliziumoxid, können ebenfalls als Substrat 10 verwendet werden. Das Substrat 10 kann verschiedene Bereiche aufweisen, die in geeigneter Weise mit Verunreinigungen dotiert sind (z. B. p-Typ- oder n-Typ-Leitfähigkeit).Alternatively, the substrate 10 another elementary semiconductor such as germanium, a compound semiconductor including group IV-IV compound semiconductors such as SiC and SiGe, group III-V compound semiconductors such as GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP and / or GaInAsP or combinations thereof. In one embodiment the substrate is 10 a silicon layer of an SOI substrate (silicon-on-insulator). If an SOI substrate is used, the fin structure can protrude from the silicon layer of the SOI substrate or it can protrude from the insulator layer of the SOI substrate. In the latter case, the silicon layer of the SOI substrate is used to form the fin structure. Amorphous substrates such as amorphous Si or amorphous SiC, or insulating material such as silicon oxide, can also be used as the substrate 10 be used. The substrate 10 may have different regions suitably doped with impurities (e.g. p-type or n-type conductivity).

Die Maskenschicht 15 umfasst z. B. eine Kontaktstellen-Oxidschicht (z. B. Siliziumoxid) 15A und eine Siliziumnitrid-Maskenschicht 15B in einigen Ausführungsformen. Die Kontaktstellen-Oxidschicht 15A kann durch thermische Oxidation oder einen CVD-Prozess gebildet werden. Die Siliziumnitrid-Maskenschicht 15B kann durch eine physikalische Gasphasenabscheidung (PVD), wie z. B. ein Sputterverfahren, eine CVD, eine plasmaunterstützte chemische Gasphasenabscheidung (PECVD), eine chemische Gasphasenabscheidung bei Atmosphärendruck (APCVD), eine Niederdruck-CVD (LPCVD), eine Hochdichte-Plasma-CVD (HDPCVD), eine Atomlagenabscheidung (ALD) und/oder andere Verfahren gebildet werden.The mask layer 15th includes e.g. B. a pad oxide layer (e.g. silicon oxide) 15A and a silicon nitride mask layer 15B in some embodiments. The pad oxide layer 15A can be formed by thermal oxidation or a CVD process. The silicon nitride mask layer 15B can by a physical vapor deposition (PVD), such as. B. a sputtering process, a CVD, a plasma-enhanced chemical vapor deposition (PECVD), a chemical vapor deposition at atmospheric pressure (APCVD), a low pressure CVD (LPCVD), a high density plasma CVD (HDPCVD), an atomic layer deposition (ALD) and / or other procedures.

Die Dicke der Kontaktstellen-Oxidschicht 15A liegt in einem Bereich von etwa 2 nm bis etwa 15 nm und die Dicke der Siliziumnitrid-Maskenschicht 15B liegt in einigen Ausführungsformen in einem Bereich von etwa 2 nm bis etwa 50 nm. Über der Maskenschicht ist ferner ein Maskenmuster ausgebildet. Das Maskenmuster ist z. B. ein Resistmuster, das durch Lithografievorgänge gebildet wird.The thickness of the pad oxide layer 15A is in a range from about 2 nm to about 15 nm and the thickness of the silicon nitride mask layer 15B is in a range from about 2 nm to about 50 nm in some embodiments. A mask pattern is also formed over the mask layer. The mask pattern is e.g. B. a resist pattern formed by lithography processes.

Durch Verwendung des Maskenmusters als Ätzmaske wird ein Hartmasken-Muster 15 aus der Kontaktstellen-Oxidschicht und der Siliziumnitrid-Maskenschicht gebildet, wie in 2 gezeigt.Using the mask pattern as an etching mask becomes a hard mask pattern 15th formed from the pad oxide layer and the silicon nitride mask layer, as in FIG 2 shown.

Dann wird, wie in 3 gezeigt, unter Verwendung des Hartmaskenmusters 15 als Ätzmaske das Substrat 10 durch Grabenätzen mit einem Trockenätzverfahren und/oder einem Nassätzverfahren in Finnenstrukturen 20 strukturiert.Then, as in 3 shown using the hard mask pattern 15th the substrate as an etching mask 10 by trench etching with a dry etching process and / or a wet etching process in fin structures 20th structured.

In 3 sind drei Finnenstrukturen 20 über dem Substrat 10 angeordnet. Die Anzahl der Finnenstrukturen ist jedoch nicht auf drei beschränkt. Die Anzahl kann so klein wie eine oder mehr als drei sein. In einigen Ausführungsformen liegt die Anzahl der Finnenstrukturen in einem Bereich von 5 bis 1000, die durch eine Source/Drain-Epitaxieschicht verbunden sind, die in nachfolgenden Operationen gebildet wird. In anderen Ausführungsformen liegt die Anzahl der Finnenstrukturen in einem Bereich von 5 bis 100, die durch Source-/Drain-Epitaxieschichten verbunden sind, die in nachfolgenden Operationen gebildet werden. In bestimmten Ausführungsformen liegt die Anzahl der Finnenstrukturen in einem Bereich von 5 bis 20, die durch Source-/Drain-Epitaxieschichten verbunden sind, die in nachfolgenden Operationen gebildet werden. Zusätzlich können eine oder mehrere Dummy-Finnenstrukturen an beiden Seiten der Finnenstruktur 20 angeordnet sein, um die Mustertreue bei Strukturierungsprozessen zu verbessern.In 3 are three fin structures 20th above the substrate 10 arranged. However, the number of the fin structures is not limited to three. The number can be as small as one or more than three. In some embodiments, the number of fin structures is in a range from 5 to 1000 that are connected by a source / drain epitaxial layer that is formed in subsequent operations. In other embodiments, the number of fin structures is in a range from 5 to 100 connected by source / drain epitaxial layers that are formed in subsequent operations. In certain embodiments, the number of fin structures ranges from 5 to 20 connected by source / drain epitaxial layers that are formed in subsequent operations. In addition, one or more dummy fin structures can be placed on both sides of the fin structure 20th be arranged to improve the pattern fidelity in structuring processes.

Die Finnenstruktur 20 kann aus demselben Material wie das Substrat 10 bestehen und sich kontinuierlich vom Substrat 10 aus erstrecken. In dieser Ausführungsform ist die Finnenstruktur aus Si hergestellt. Die Siliziumschicht der Finnenstruktur 20 kann intrinsisch sein oder entsprechend mit einer n-Typ-Verunreinigung oder einer p-Typ-Verunreinigung dotiert sein.The fin structure 20th can be made of the same material as the substrate 10 exist and move continuously from the substrate 10 extend out. In this embodiment, the fin structure is made of Si. The silicon layer of the fin structure 20th may be intrinsic or doped with an n-type impurity or a p-type impurity, respectively.

Die Breite W1 der Finnenstruktur 20 liegt in einigen Ausführungsformen in einem Bereich von etwa 3 nm bis etwa 40 nm und in anderen Ausführungsformen in einem Bereich von etwa 7 nm bis etwa 12 nm. Der Abstand S1 zwischen zwei Finnenstrukturen liegt in einigen Ausführungsformen in einem Bereich von etwa 10 nm bis etwa 50 nm. Die Höhe (entlang der Z-Richtung) der Finnenstruktur 20 liegt in einigen Ausführungsformen in einem Bereich von etwa 100 nm bis etwa 300 nm, in anderen Ausführungsformen in einem Bereich von etwa 50 nm bis 100 nm.The width W1 the fin structure 20th is in some embodiments in a range from about 3 nm to about 40 nm and in other embodiments in a range from about 7 nm to about 12 nm. The distance S1 In some embodiments, between two fin structures lies in a range from approximately 10 nm to approximately 50 nm. The height (along the Z direction) of the fin structure 20th is in a range of about 100 in some embodiments nm to about 300 nm, in other embodiments in a range from about 50 nm to 100 nm.

Der untere Teil der Finnenstruktur 20 unter der Gatestruktur 40 (siehe 6A) kann als Wannenbereich bezeichnet werden, und der obere Teil der Finnenstruktur 20 kann als Kanalbereich bezeichnet werden. Unter der Gatestruktur 40 ist der Wannenbereich in die Isolationsisolierungsschicht 30 (siehe 6A) eingebettet, und der Kanalbereich ragt aus der Isolationsisolierungsschicht 30 heraus. Ein unterer Teil des Kanalbereichs kann auch in die Isolationsisolierungsschicht 30 bis zu einer Tiefe von etwa 1 nm bis etwa 5 nm eingebettet sein.The lower part of the fin structure 20th under the gate structure 40 (please refer 6A) can be called the trough area, and the top of the fin structure 20th can be referred to as a channel area. Under the gate structure 40 is the tub area in the insulation insulation layer 30th (please refer 6A) embedded, and the channel area protrudes from the insulation insulation layer 30th out. A lower part of the channel area can also be in the insulation insulation layer 30th be embedded to a depth of about 1 nm to about 5 nm.

Die Höhe des Wannenbereichs liegt in einigen Ausführungsformen in einem Bereich von etwa 60 nm bis 100 nm, und die Höhe des Kanalbereichs liegt in einem Bereich von etwa 40 nm bis 60 nm, und in anderen Ausführungsformen in einem Bereich von etwa 38 nm bis etwa 55 nm.The height of the well area is in some embodiments in a range from about 60 nm to 100 nm and the height of the channel area is in a range from about 40 nm to 60 nm, and in other embodiments in a range from about 38 nm to about 55 nm.

Nachdem die Finnenstrukturen 20 geformt sind, wird das Substrat 10 ferner geätzt, um in einigen Ausführungsformen eine Mesaform 10M zu bilden, wie in 4 gezeigt. In anderen Ausführungsformen wird zuerst die Mesaform 10M gebildet, und dann werden die Finnenstrukturen 20 gebildet. In bestimmten Ausführungsformen wird keine Mesa-Form gebildet.After the fin structures 20th are shaped, becomes the substrate 10 further etched to form a mesa shape in some embodiments 10M to form as in 4th shown. In other embodiments, the mesa shape is used first 10M and then the fin structures are formed 20th educated. In certain embodiments, a mesa shape is not formed.

Nachdem die Finnenstrukturen 20 und die Mesa-Form 10M gebildet sind, wird in S102 von 1 eine Isolationsisolierungsschicht 30 in den Zwischenräumen zwischen den Finnenstrukturen und/oder einem Zwischenraum zwischen einer Finnenstruktur und einem anderen über dem Substrat 10 gebildeten Element gebildet. Die Isolationsisolierungsschicht 30 kann auch als „shallow-trench-isolation (STI)“-Schicht bezeichnet werden. Das Isoliermaterial für die Isolationsisolierungsschicht 30 kann eine oder mehrere Schichten aus Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid (SiON), SiOCN, fluordotiertem Silikatglas (FSG) oder einem dielektrischen Material mit niedrigem k-Wert umfassen. Die Isolationsisolierungsschicht wird durch LPCVD (chemische Niederdruck-Gasphasenabscheidung), Plasma-CVD oder fließfähiges CVD gebildet. Bei der fließfähigen CVD können fließfähige dielektrische Materialien anstelle von Siliziumoxid abgeschieden werden. Fließfähige dielektrische Materialien können, wie der Name schon sagt, während der Abscheidung „fließen“, um Lücken oder Räume mit einem hohen Aspektverhältnis zu füllen. In der Regel werden den siliziumhaltigen Vorstufen verschiedene Chemikalien zugesetzt, damit die abgeschiedene Schicht fließen kann. In einigen Ausführungsformen werden Stickstoff-Hydrid-Bindungen hinzugefügt. Beispiele für fließfähige dielektrische Vorstufen, insbesondere fließfähige Siliziumoxid-Vorstufen, sind ein Silikat, ein Siloxan, ein Methylsilsesquioxan (MSQ), ein Wasserstoffsilsesquioxan (HSQ), ein MSQ/HSQ, ein Perhydrosilazan (TCPS), ein Perhydro-Polysilazan (PSZ), ein Tetraethylorthosilikat (TEOS) oder ein Silyl-Amin, wie Trisilylamin (TSA). Diese fließfähigen Siliziumoxid-Materialien werden in einem mehrstufigen Prozess gebildet. Nachdem der fließfähige Film abgeschieden wurde, wird er gehärtet und dann getempert, um unerwünschte Elemente zu entfernen und Siliziumoxid zu bilden. Wenn das/die unerwünschte(n) Element(e) entfernt wird/werden, verdichtet sich der fließfähige Film und schrumpft. In einigen Ausführungsformen werden mehrere Ausglühvorgänge durchgeführt. Der fließfähige Film wird mehr als einmal gehärtet und getempert. Die fließfähige Folie kann mit Bor und/oder Phosphor dotiert sein.After the fin structures 20th and the mesa shape 10M are formed is in S102 of 1 an isolation insulation layer 30th in the spaces between the fin structures and / or a space between one fin structure and another above the substrate 10 formed element formed. The isolation isolation layer 30th can also be referred to as a “shallow trench isolation (STI)” layer. The insulation material for the insulation insulation layer 30th may include one or more layers of silicon oxide, silicon nitride, silicon oxynitride (SiON), SiOCN, fluorine-doped silicate glass (FSG), or a low-k dielectric material. The insulation insulation layer is formed by LPCVD (low pressure chemical vapor deposition), plasma CVD or flowable CVD. In flowable CVD, flowable dielectric materials can be deposited instead of silicon oxide. Flowable dielectric materials, as the name suggests, can "flow" during deposition to fill gaps or spaces with a high aspect ratio. As a rule, various chemicals are added to the silicon-containing precursors so that the deposited layer can flow. In some embodiments, nitrogen hydride bonds are added. Examples of flowable dielectric precursors, in particular flowable silicon oxide precursors, are a silicate, a siloxane, a methylsilsesquioxane (MSQ), a hydrogen silsesquioxane (HSQ), an MSQ / HSQ, a perhydrosilazane (TCPS), a perhydro-polysilazane (PSZ), a tetraethyl orthosilicate (TEOS) or a silyl amine such as trisilylamine (TSA). These flowable silicon oxide materials are formed in a multi-step process. After the flowable film is deposited, it is cured and then annealed to remove unwanted elements and form silicon oxide. When the undesired element (s) are removed, the flowable film densifies and shrinks. In some embodiments, multiple anneals are performed. The flowable film is cured and tempered more than once. The flowable film can be doped with boron and / or phosphorus.

Die Isolierschicht 30 wird zunächst in einer dicken Schicht gebildet, so dass die Finnenstrukturen in die dicke Schicht eingebettet sind, und die dicke Schicht wird vertieft, so dass die oberen Abschnitte der Finnenstrukturen 20 freigelegt werden, wie in 5 gezeigt. Die Höhe H11 der Finnenstrukturen von der oberen Oberfläche der Isolationsisolierungsschicht 30 liegt in einigen Ausführungsformen in einem Bereich von etwa 20 nm bis etwa 100 nm und in anderen Ausführungsformen in einem Bereich von etwa 30 nm bis etwa 50 nm. Nach oder vor dem Aussparen der Isolationsisolierungsschicht 30 kann ein thermischer Prozess, z. B. ein Glühprozess, durchgeführt werden, um die Qualität der Isolationsisolierungsschicht 30 zu verbessern. In bestimmten Ausführungsformen wird der thermische Prozess unter Verwendung eines schnellen thermischen Glühens (RTA) bei einer Temperatur in einem Bereich von etwa 900 °C bis etwa 1050 °C für etwa 1,5 Sekunden bis etwa 10 Sekunden in einer Inertgasumgebung, wie etwa einer N2-, Ar- oder He-Umgebung, durchgeführt.The insulating layer 30th is first formed in a thick layer so that the fin structures are embedded in the thick layer, and the thick layer is recessed so that the top portions of the fin structures 20th be exposed, as in 5 shown. The height H11 of the fin structures from the top surface of the insulation insulation layer 30th is in some embodiments in a range from about 20 nm to about 100 nm and in other embodiments in a range from about 30 nm to about 50 nm. After or before the recess of the isolation insulation layer 30th can be a thermal process, e.g. B. an annealing process, can be carried out to improve the quality of the insulation insulation layer 30th to improve. In certain embodiments, the thermal process is performed using a rapid thermal anneal (RTA) at a temperature in a range of about 900 ° C. to about 1050 ° C. for about 1.5 seconds to about 10 seconds in an inert gas environment, such as an N2 -, Ar or He environment.

Nachdem die Isolierschicht 30 gebildet ist, wird bei S103 von 1 eine Opfer-Gate-Struktur 40 über den Finnenstrukturen 20 gebildet, wie in 6A-6C gezeigt. 6A ist eine beispielhafte perspektivische Ansicht, 6B ist eine beispielhafte Querschnittsansicht entlang der Linie a-a von 6A und 6C ist eine beispielhafte Querschnittsansicht entlang der Linie b-b von 6A. Die 7, 8A, 10A und 11-20 sind ebenfalls Querschnittsansichten entlang der Linie b-b von 6A. 8B und 10B sind Querschnittsansichten entlang der Linie c-c von 6A.After the insulating layer 30th is formed is at S103 from 1 a sacrificial gate structure 40 over the fin structures 20th formed as in 6A-6C shown. 6A is an exemplary perspective view; 6B FIG. 14 is an exemplary cross-sectional view taken along line aa of FIG 6A and 6C FIG. 14 is an exemplary cross-sectional view taken along line bb of FIG 6A . the 7th , 8A , 10A and 11-20 are also cross-sectional views along line bb of FIG 6A . 8B and 10B are cross-sectional views taken along line cc of FIG 6A .

Wie in 6A gezeigt, erstreckt sich die Opfer-Gate-Struktur 40 in der X-Richtung, während sich die Finnenstrukturen 20 in der Y-Richtung erstrecken. Zur Herstellung der Opfer-Gate-Struktur 40 werden eine dielektrische Schicht und eine Polysiliziumschicht über der Isolationsisolierungsschicht 30 und den freiliegenden Finnenstrukturen 20 gebildet, und dann werden Strukturierungsvorgänge durchgeführt, um Opfer-Gate-Strukturen zu erfassen, die ein Opfer-Gate-Muster 44 aus Polysilizium und eine dielektrische Opferschicht 42 umfassen. In einigen Ausführungsformen wird die Polysiliziumschicht unter Verwendung einer Hartmaske strukturiert und die Hartmaske verbleibt auf dem Gatemuster 44 als Hartmaskenschicht 46. Die Hartmaskenschicht 46 umfasst eine oder mehrere Schichten aus isolierendem Material. In einigen Ausführungsformen umfasst die Hartmaskenschicht 46 eine Siliziumoxidschicht 46-2, die über einer Siliziumnitridschicht 46-1 ausgebildet ist. In anderen Ausführungsformen umfasst die Hartmaskenschicht 46 eine Siliziumnitridschicht, die über einer Siliziumoxidschicht ausgebildet ist. Das isolierende Material für die Hartmaskenschicht 46 kann durch CVD, PVD, ALD, E-Beam-Verdampfung oder andere geeignete Verfahren gebildet werden. In einigen Ausführungsformen kann die dielektrische Opferschicht 42 eine oder mehrere Schichten aus Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder High-k-Dielektrika umfassen. In einigen Ausführungsformen liegt die Dicke der dielektrischen Schicht 42 in einem Bereich von etwa 2 nm bis etwa 20 nm, und in anderen Ausführungsformen in einem Bereich von etwa 2 nm bis etwa 10 nm. Die Höhe H12 der Opfer-Gate-Strukturen liegt in einigen Ausführungsformen in einem Bereich von etwa 50 nm bis etwa 400 nm und in anderen Ausführungsformen in einem Bereich von etwa 100 nm bis 200 nm.As in 6A As shown, the sacrificial gate structure extends 40 in the X direction while the fin structures 20th extend in the Y direction. For making the sacrificial gate structure 40 become a dielectric layer and a polysilicon layer over the insulation isolation layer 30th and the exposed fin structures 20th educated, and then patterning operations are performed to detect sacrificial gate structures having a sacrificial gate pattern 44 made of polysilicon and a sacrificial dielectric layer 42 include. In some embodiments, the polysilicon layer is patterned using a hard mask and the hard mask remains on the gate pattern 44 as a hard mask layer 46 . The hard mask layer 46 comprises one or more layers of insulating material. In some embodiments, the hard mask layer comprises 46 a silicon oxide layer 46-2 that is over a silicon nitride layer 46-1 is trained. In other embodiments, the hard mask layer comprises 46 a silicon nitride layer formed over a silicon oxide layer. The insulating material for the hard mask layer 46 can be formed by CVD, PVD, ALD, e-beam evaporation, or other suitable methods. In some embodiments, the sacrificial dielectric layer 42 one or more layers of silicon oxide, silicon nitride, silicon oxynitride or high-k dielectrics. In some embodiments, the thickness of the dielectric layer is 42 in a range from about 2 nm to about 20 nm, and in other embodiments in a range from about 2 nm to about 10 nm. The height H12 of the sacrificial gate structures is in a range from about 50 nm to about 400 nm in some embodiments and in a range from about 100 nm to 200 nm in other embodiments.

Weiterhin werden in S104 von 1 Gate-Seitenwand-Abstandshalter 48 auf beiden Seitenwänden des Opfer-Gate-Musters gebildet. Die Seitenwand-Abstandshalter 48 umfassen eine oder mehrere Schichten aus isolierendem Material, wie SiO2, SiN, SiON, SiOCN oder SiCN, die durch CVD, PVD, ALD, Elektronenstrahlverdampfung oder andere geeignete Verfahren gebildet werden. Als Seitenwandabstandshalter kann ein dielektrisches Material mit niedrigem k-Wert verwendet werden. Die Seitenwandabstandshalter 48 werden durch Bildung einer flächigen Schicht aus isolierendem Material und anschließendes anisotropes Ätzen gebildet. In einer Ausführungsform bestehen die Seitenwand-Abstandshalterschichten 48 aus einem auf Siliziumnitrid basierenden Material, wie SiN, SiON, SiOCN oder SiCN. In einigen Ausführungsformen sind die Seitenwand-Abstandshalter 48 auch an den Seitenwänden der freiliegenden Finnenstrukturen 20 ausgebildet, wie in 6C gezeigt.Furthermore, in S104 from 1 Gate sidewall spacers 48 formed on both side walls of the sacrificial gate pattern. The sidewall spacers 48 comprise one or more layers of insulating material, such as SiO2, SiN, SiON, SiOCN or SiCN, which are formed by CVD, PVD, ALD, electron beam evaporation or other suitable methods. A low-k dielectric material can be used as the sidewall spacer. The sidewall spacers 48 are formed by forming a flat layer of insulating material and then anisotropic etching. In one embodiment, the sidewall spacer layers are made 48 made of a material based on silicon nitride, such as SiN, SiON, SiOCN or SiCN. In some embodiments, the sidewall spacers are 48 also on the side walls of the exposed fin structures 20th trained as in 6C shown.

In einigen Ausführungsformen werden bei S105 von 1 ein oder mehrere Ionenimplantationsvorgänge durchgeführt, um Ionen in den Source/Drain-Bereich der Finnenstruktur zu implantieren, und zwar vor und/oder nach den Gate-Seitenwand-Abstandshaltern 48, um eine leicht dotierte Drain-Struktur (LDD) zu bilden.In some embodiments, at S105 from 1 performed one or more ion implantation operations to implant ions into the source / drain region of the fin structure before and / or after the gate sidewall spacers 48 to form a lightly doped drain structure (LDD).

Dann wird, wie in 7 gezeigt, bei S106 von 1 eine Finnenmaskenschicht 50 (Finnenseitenwand) über den Finnenstrukturen 20 gebildet. Die Finnenmaskenschicht 50 besteht aus dielektrischem Material, das Material auf Siliziumnitridbasis umfasst, wie SiN, SiON, SiOCN oder SiCN. In einer Ausführungsform wird SiN als Finnenmaskenschicht 50 verwendet. Die Finnenmaskenschicht 50 wird durch CVD, PVD, ALD, Elektronenstrahlverdampfung oder andere geeignete Verfahren hergestellt. Die Dicke der Finnenmaskenschicht 50 liegt in einigen Ausführungsformen in einem Bereich von etwa 3 nm bis etwa 30 nm.Then, as in 7th shown at S106 from 1 a fin mask layer 50 (Fin side wall) above the fin structures 20th educated. The fin mask layer 50 consists of dielectric material comprising silicon nitride based material such as SiN, SiON, SiOCN or SiCN. In one embodiment, SiN is used as the fin mask layer 50 used. The fin mask layer 50 is made by CVD, PVD, ALD, electron beam evaporation, or other suitable methods. The thickness of the fin mask layer 50 in some embodiments is in a range from about 3 nm to about 30 nm.

Nach dem Ausbilden der Finnenmaskenschicht 50 wird bei S107 von 1 der obere Teil der Finnenstrukturen 20 vertieft und ein Teil der Finnenmaskenschicht 50 und der Seitenwandabstandshalter 48 durch Trockenätzen und/oder Nassätzen entfernt. Der obere Teil der Finnenstrukturen 20 wird bis zu dem Niveau vertieft (geätzt), das gleich der oder unterhalb der oberen Oberfläche der Finnenmaskenschicht 50 auf der oberen Isolationsisolierungsschicht 30 liegt, wie in 8A gezeigt.After the fin mask layer is formed 50 is at S107 from 1 the upper part of the fin structures 20th recessed and part of the fin mask layer 50 and the sidewall spacer 48 removed by dry etching and / or wet etching. The upper part of the fin structures 20th is recessed (etched) to the level equal to or below the top surface of the fin mask layer 50 on the top insulation insulation layer 30th lies, as in 8A shown.

In einigen Ausführungsformen wird die Aussparung 22 getrennt für einen n-Typ-FET und einen p-Typ-FET ausgebildet. In einigen Ausführungsformen wird die Aussparung 22 (und die nachfolgende Epitaxieschicht) für einen n-Typ-FET zuerst gebildet, während der Bereich für einen p-Typ-FET von einer Deckschicht 49 (z. B. Siliziumnitrid) bedeckt ist (siehe 9B), und dann wird die Aussparung 22 (und die nachfolgende Epitaxieschicht) für den p-Typ-FET gebildet, während der Bereich für den n-Typ-FET von einer Deckschicht bedeckt ist (siehe S113 und S114 in 1).In some embodiments, the recess is 22nd formed separately for an n-type FET and a p-type FET. In some embodiments, the recess is 22nd (and the subsequent epitaxial layer) for an n-type FET is formed first, while the area for a p-type FET is formed by a cover layer 49 (e.g. silicon nitride) is covered (see 9B) , and then the recess 22nd (and the subsequent epitaxial layer) are formed for the p-type FET, while the area for the n-type FET is covered by a cover layer (see FIG S113 and S114 in 1 ).

In einigen Ausführungsformen befindet sich die Oberseite der vertieften Finnenstruktur 20 (der Boden der Aussparung 22) oberhalb der oberen Fläche der Isolationsisolierungsschicht 30, wie in 8A gezeigt. In anderen Ausführungsformen befindet sich die Oberseite der vertieften Finnenstruktur 20 (der Boden der Aussparung 22) auf demselben Niveau wie die Oberseite der Isolationsisolierungsschicht 30 oder tiefer als diese.In some embodiments, the top is the recessed fin structure 20th (the bottom of the recess 22nd ) above the top surface of the insulation insulation layer 30th , as in 8A shown. In other embodiments, the top is the recessed fin structure 20th (the bottom of the recess 22nd ) at the same level as the top of the insulation insulation layer 30th or deeper than this.

In einigen Ausführungsformen ist das Ätzen der Finnenmaskenschicht 50 und des Seitenwand-Abstandshalters 48 in Abhängigkeit vom Abstand zwischen zwei benachbarten Finnenstrukturen und einem Abstand zwischen den beiden benachbarten Finnenstrukturen und einer anderen Finnenstruktur asymmetrisch in Bezug auf die Finnenstruktur, wie in 8B gezeigt. 8B zeigt auch eine Finnenstruktur vor der Aussparung (oder unter der Opfer-Gate-Struktur). In einigen Ausführungsformen haben die verbleibende Finnenmaskenschicht 50 und der Seitenwandabstandshalter 48 einer der beiden benachbarten Finnenstrukturen auf der Seite, die der anderen Finnenstruktur zugewandt ist, eine geringere Höhe als die verbleibende Finnenmaskenschicht 50 und der Seitenwandabstandshalter 48 einer der beiden benachbarten Finnenstrukturen auf der anderen Seite. In anderen Ausführungsformen ist das Höhenverhältnis entgegengesetzt.In some embodiments, the etch is the fin mask layer 50 and the sidewall spacer 48 depending on the distance between two adjacent fin structures and a distance between the two adjacent fin structures and another fin structure asymmetrically with respect to the fin structure, as in FIG 8B shown. 8B also shows a fin structure in front of the recess (or under the sacrificial gate structure). In some embodiments, have the remaining fin mask layer 50 and the sidewall spacer 48 one of both adjacent fin structures on the side facing the other fin structure, a lower height than the remaining fin mask layer 50 and the sidewall spacer 48 one of the two adjacent fin structures on the other side. In other embodiments the height ratio is opposite.

In einigen Ausführungsformen weist die die Oberseite der vertieften Finnenstruktur 20 eine U-Form, eine W-Form oder eine gewellte Form auf.In some embodiments, it comprises the top of the recessed fin structure 20th a U-shape, a W-shape or a corrugated shape.

In S109 von 1 wird eine epitaktische Source/Drain-Struktur für einen n-Typ-FET über den vertieften Finnenstrukturen 20 gebildet. Die epitaktische Source-/Drain-Struktur besteht aus einer oder mehreren Schichten aus Halbleitermaterial mit einer anderen Gitterkonstante als die der Finnenstrukturen 20 (Kanalbereiche). In 9A-13B und 16A-16B zeigen die „A“-Figuren Querschnittsansichten entlang der X-Richtung (Gate-Erstreckungsrichtung) und die „B“-Figuren Querschnittsansichten entlang der Y-Richtung (Finnen-Erstreckungsrichtung).In S109 from 1 becomes an epitaxial source / drain structure for an n-type FET over the recessed fin structures 20th educated. The epitaxial source / drain structure consists of one or more layers of semiconductor material with a different lattice constant than that of the fin structures 20th (Channel areas). In 9A-13B and 16A-16B The “A” figures show cross-sectional views along the X direction (gate extension direction) and the “B” figures show cross-sectional views along the Y direction (fin extension direction).

In einigen Ausführungsformen, wie in 9A und 9B gezeigt, wird eine erste epitaktische Schicht 62 über der vertieften Finnenstruktur 20 gebildet. In einigen Ausführungsformen umfasst die erste Epitaxieschicht 62 SiAs und/oder SiGeAs, was die Diffusion von Phosphor (P) aus der anschließend gebildeten zweiten Epitaxieschicht in den Kanalbereich der Finnenstruktur unterdrücken kann. In einigen Ausführungsformen liegt die As-Konzentration in der ersten epitaktischen Schicht 62 in einem Bereich von etwa 5×1019 Atomen/cm3 bis etwa 5×1021 Atomen/cm3 und in anderen Ausführungsformen in einem Bereich von etwa 1×1020 Atomen/cm3 bis etwa 2×1021 Atomen/cm3. Wenn die As-Konzentration zu niedrig ist, ist die Diffusionsbarrierewirkung gegen P unzureichend. Es ist schwierig, As mehr als die obere Grenze des Bereichs zu umfassen, und die hohe As-Konzentration würde die auf den Kanal ausgeübte Spannung verringern und den Widerstand erhöhen. In anderen Ausführungsformen wird SiGe, das mit P dotiert ist, als erste Epitaxieschicht 62 verwendet.In some embodiments, as in 9A and 9B a first epitaxial layer is shown 62 above the recessed fin structure 20th educated. In some embodiments, the first epitaxial layer comprises 62 SiAs and / or SiGeAs, which can suppress the diffusion of phosphorus (P) from the subsequently formed second epitaxial layer into the channel region of the fin structure. In some embodiments, the As concentration is in the first epitaxial layer 62 in a range from about 5 × 10 19 atoms / cm 3 to about 5 × 10 21 atoms / cm 3 and in other embodiments in a range from about 1 × 10 20 atoms / cm 3 to about 2 × 10 21 atoms / cm 3 . If the As concentration is too low, the diffusion barrier effect against P is insufficient. It is difficult to encompass As more than the upper limit of the range and the high As concentration would decrease the stress on the channel and increase the resistance. In other embodiments, SiGe doped with P is used as the first epitaxial layer 62 used.

In einigen Ausführungsformen liegt die Dicke T0 der ersten Epitaxieschicht 62 in einem Bereich von etwa 3 nm bis etwa 20 nm und in anderen Ausführungsformen in einem Bereich von etwa 10 nm bis etwa 15 nm. Wenn die Dicke T0 zu klein ist, ist die Diffusionsbarrierewirkung gegen P unzureichend, und wenn die Dicke zu hoch ist, würde sie die auf den Kanal ausgeübte Spannung vermindern und den Widerstand erhöhen. In einigen Ausführungsformen wird die erste Epitaxieschicht 62 bis zu dem Niveau abgeschieden, das dem Boden der Gate-Seitenwand-Abstandshalter 48 entspricht oder etwas darunter liegt (weniger als 2 nm).In some embodiments, the thickness is T0 the first epitaxial layer 62 in a range from about 3 nm to about 20 nm and in other embodiments in a range from about 10 nm to about 15 nm. If the thickness T0 is too small, the diffusion barrier effect against P is insufficient, and if the thickness is too large, it would decrease the stress on the channel and increase the resistance. In some embodiments, the first epitaxial layer is 62 deposited to the level that is the bottom of the gate sidewall spacer 48 equals or is slightly below (less than 2 nm).

In einigen Ausführungsformen umfasst das epitaktische Wachstum der ersten epitaktischen Schicht 62 eine oder mehrere Abscheidungsphasen und eine oder mehrere Ätzphasen, um die Form der epitaktischen Schicht zu steuern. Die Abscheidungs- und Ätzphasen können alternativ durchgeführt werden. In einigen Ausführungsformen ist das Substrat 10 ein (100) Si-Substrat. Die erste SiAs-Epitaxieschicht wächst entlang der (100)-Fläche schneller als auf den (110)- und (111)-Flächen. Nach dem Ätzen hingegen bildet die erste SiAs-Epitaxieschicht 62 die Facette (111) an der Oberseite und ätzt schneller entlang der (110)- und (111)-Richtung als entlang der (100)-Richtung. Dementsprechend gibt es in einigen Ausführungsformen einen Dickenunterschied zwischen dem Boden und der Seite der ersten Epitaxieschicht. In einigen Ausführungsformen ist die Bodendicke größer als die Seitendicke, und der Unterschied zwischen der Dicke der Unterseite (entlang der vertikalen oder Z-Richtung) und entlang der Kanalseite (entlang der Y-Richtung) liegt in einem Bereich von etwa 5 nm bis etwa 10 nm.In some embodiments, the epitaxial growth includes the first epitaxial layer 62 one or more deposition phases and one or more etching phases to control the shape of the epitaxial layer. The deposition and etching phases can be carried out alternatively. In some embodiments, the substrate is 10 a (100) Si substrate. The first SiAs epitaxial layer grows faster along the (100) face than on the (110) and (111) faces. On the other hand, after the etching, the first SiAs epitaxial layer is formed 62 the facet ( 111 ) at the top and etches faster along the (110) and (111) directions than along the (100) direction. Accordingly, in some embodiments there is a difference in thickness between the bottom and the side of the first epitaxial layer. In some embodiments, the bottom thickness is greater than the side thickness, and the difference between the thickness of the bottom (along the vertical or Z direction) and along the channel side (along the Y direction) is in a range from about 5 nm to about 10 nm.

Nachdem die erste Epitaxieschicht 62 gebildet ist, wird die zweite Epitaxieschicht 64, die eine untere Schicht 64-1 und eine obere Schicht 64-2 umfasst, auf der ersten Epitaxieschicht gebildet, wie in 10A, 10B, 11A und 11B gezeigt. In einigen Ausführungsformen umfasst die zweite Epitaxieschicht 64 SiP oder SiCP.After the first epitaxial layer 62 is formed, the second epitaxial layer is formed 64 who have favourited a lower layer 64-1 and an upper layer 64-2 comprises, formed on the first epitaxial layer, as in FIG 10A , 10B , 11A and 11B shown. In some embodiments, the second epitaxial layer comprises 64 SiP or SiCP.

In einigen Ausführungsformen liegt die Phosphor (P)-Konzentration in der zweiten epitaktischen Schicht 64 in einem Bereich von etwa 2×10 20 Atomen/cm3 bis etwa 1×1022 Atomen/cm3 und in anderen Ausführungsformen in einem Bereich von etwa 5×10 20 Atomen/cm3 bis etwa 5×1021 Atomen/cm3. Wenn die P-Konzentration zu niedrig ist, erhöht sich der Widerstand der zweiten Epitaxieschicht, und wenn die P-Konzentration zu hoch ist, wird die auf den Kanal ausgeübte Spannung vermindert.In some embodiments, the phosphorus (P) concentration is in the second epitaxial layer 64 in a range from about 2 × 10 20 atoms / cm 3 to about 1 × 10 22 atoms / cm 3 and in other embodiments in a range from about 5 × 10 20 atoms / cm 3 to about 5 × 10 21 atoms / cm 3 . If the P concentration is too low, the resistance of the second epitaxial layer increases, and if the P concentration is too high, the stress applied to the channel is decreased.

Wie in 10A und 10B gezeigt, wird die untere Schicht 64-1 im Wesentlichen symmetrisch in Bezug auf die jeweiligen Finnenstrukturen gewachsen. In einigen Ausführungsformen umfasst das epitaktische Wachstum der unteren Epitaxieschicht 64-1 eine oder mehrere Abscheidungsphasen und eine oder mehrere Ätzphasen zur Steuerung der Form der Epitaxieschicht, die alternativ durchgeführt werden können. Nach der letzten Ätzphase wird in einigen Ausführungsformen die (110)-Facette auf der Oberseite der unteren Schicht 64-1 gebildet. Wie in 10A gezeigt, verwächst die untere Schicht 64-1 der zweiten Epitaxieschicht nicht mit der unteren Schicht 64-1 über der benachbarten Finnenstruktur.As in 10A and 10B shown is the bottom layer 64-1 grown essentially symmetrically with respect to the respective fin structures. In some embodiments, the epitaxial growth includes the lower epitaxial layer 64-1 one or more deposition phases and one or more etching phases for controlling the shape of the epitaxial layer, which alternatively can be carried out. After the final etch phase, in some embodiments, the (110) facet is on top of the lower layer 64-1 educated. As in 10A shown, the lower layer grows together 64-1 the second epitaxial layer does not match the lower layer 64-1 over the neighboring fin structure.

Dann wird, wie in 11A und 11B gezeigt, die obere Schicht 64-2 so gebildet, dass die zweiten epitaktischen Schichten der benachbarten Finnenstrukturen durch die obere Schicht 64-2 miteinander zusammenwachsen. Wie in 11A gezeigt, befindet sich der Verwachsungspunkt auf einem relativ hohen Niveau von der Oberfläche der Isolationsisolierungsschicht 30. Wenn die Finnenhöhe (unter der Opfer-Gate-Struktur) von der oberen Oberfläche der Isolationsisolierungsschicht H1 ist, liegt die Höhe H2 der Unterseite des Verwachsungspunkts in einigen Ausführungsformen in einem Bereich von etwa 0,5H1 bis etwa 0,8H1 und in anderen Ausführungsformen in einem Bereich von etwa 0,65H1 bis 0,75H1. Die Dicke H3 der oberen Schicht 64-2 am Verwachsungspunkt liegt in einigen Ausführungsformen in einem Bereich von etwa 7 nm bis etwa 30 nm. Wie in 10A gezeigt, wird unter dem Verwachsungspunkt ein Spalt 65 gebildet. Nachdem die obere Schicht 64-2 gebildet ist, hat die obere Oberfläche der zweiten Epitaxieschicht 64 eine wellenförmige Form mit einer Unebenheit (Peak-to-Valley) in einem Bereich von etwa 2 nm bis etwa 10 nm in der Z-Richtung in einigen Ausführungsformen.Then, as in 11A and 11B shown the top layer 64-2 formed so that the second epitaxial layers of the adjacent Fin structures through the top layer 64-2 grow together. As in 11A As shown, the fused point is at a relatively high level from the surface of the insulation insulation layer 30th . When the fin height (under the sacrificial gate structure) is from the top surface of the isolation isolation layer, the height H2 of the bottom of the fused point is in a range from about 0.5H1 to about 0.8H1 in some embodiments and in other embodiments in FIG a range of about 0.65H1 to 0.75H1. The thickness H3 of the top layer 64-2 at the point of intergrowth is in some embodiments in a range from about 7 nm to about 30 nm. As in FIG 10A shown, a crevice is made under the point of adhesion 65 educated. After the top layer 64-2 is formed has the upper surface of the second epitaxial layer 64 a wave-like shape with a peak-to-valley in a range from about 2 nm to about 10 nm in the Z-direction in some embodiments.

In einigen Ausführungsformen ist die P-Konzentration in der unteren Schicht 64-1 gleich oder verschieden von der P-Konzentration in der oberen Schicht 64-2. In einigen Ausführungsformen wird nach der Ätzphase der unteren Schicht 64-1 die obere Schicht 64-2 gebildet. Während der Bildung der oberen Schicht 64-2 ist keine Ätzphase umfasst. Die Dicke der zweiten Epitaxieschicht entlang der Z-Richtung liegt in einigen Ausführungsformen in einem Bereich von etwa 10 nm bis etwa 50 nm. In einigen Ausführungsformen wird die zweite Epitaxieschicht 64 bis zu dem Niveau abgeschieden, das dem Boden der Gate-Seitenwand-Abstandshalter 48 entspricht oder etwas darunter liegt (weniger als 2 nm). In anderen Ausführungsformen wird die zweite Epitaxieschicht 64 etwas oberhalb (weniger als 2 nm) der Oberseite der Finnenstruktur 20 unter der Opfer-Gate-Struktur abgeschieden. In einigen Ausführungsformen liegt ein Dickenverhältnis der oberen Schicht 64-2 zur unteren Schicht 64-1 entlang der vertikalen Richtung über der Finnenstruktur in einem Bereich von etwa 0,1 bis etwa 0,3.In some embodiments, the P concentration is in the lower layer 64-1 the same as or different from the P concentration in the upper layer 64-2 . In some embodiments, after the etch phase, the lower layer 64-1 the top layer 64-2 educated. During the formation of the top layer 64-2 no etching phase is included. The thickness of the second epitaxial layer along the Z direction is in some embodiments in a range from about 10 nm to about 50 nm. In some embodiments, the second epitaxial layer is 64 deposited to the level that is the bottom of the gate sidewall spacer 48 equals or is slightly below (less than 2 nm). In other embodiments, the second epitaxial layer is used 64 slightly above (less than 2 nm) the top of the fin structure 20th deposited under the sacrificial gate structure. In some embodiments, there is a thickness ratio of the top layer 64-2 to the lower layer 64-1 along the vertical direction above the fin structure in a range from about 0.1 to about 0.3.

Dann wird, wie in 12A und 12B gezeigt, eine dritte Epitaxieschicht 66 auf der zweiten Epitaxieschicht 64 gebildet. In einigen Ausführungsformen umfasst die dritte Epitaxieschicht 66 SiP oder SiCP. In einigen Ausführungsformen enthält die dritte Epitaxieschicht 66 ferner Ge, um den Kontaktwiderstand für einen anschließend gebildeten Source/Drain-Kontakt zu verringern.Then, as in 12A and 12B shown a third epitaxial layer 66 on the second epitaxial layer 64 educated. In some embodiments, the third epitaxial layer comprises 66 SiP or SiCP. In some embodiments, the third epitaxial layer includes 66 also Ge to reduce the contact resistance for a subsequently formed source / drain contact.

In einigen Ausführungsformen ist die Phosphor (P)-Konzentration in der dritten Epitaxieschicht 66 gleich oder kleiner als die in der zweiten Epitaxieschicht 64 und liegt in einem Bereich von etwa 2×10 20 Atomen/cm3 bis etwa 1×1022 Atomen/cm3, und in anderen Ausführungsformen in einem Bereich von etwa 5×1020 Atomen/cm3 bis etwa 5×1021 Atomen/cm3. Wenn die P-Konzentration zu niedrig ist, erhöht sich ein Widerstand der zweiten Epitaxieschicht, und wenn die P-Konzentration zu hoch ist, würde sie die auf den Kanal ausgeübte Spannung vermindern. In einigen Ausführungsformen liegt die Ge-Konzentration in der dritten Epitaxieschicht 66 in einem Bereich von etwa 0,2 Atom-% bis etwa 10 Atom-%, und in anderen Ausführungsformen in einem Bereich von etwa 0,5 Atom-% bis etwa 5 Atom-%. Eine geringe Menge an Ge trägt zur TiSi-Bildung bei und reduziert den Kontaktwiderstand, und wenn die Menge zu gering ist, kann ein solcher Effekt nicht erzielt werden. Wenn die Ge-Konzentration zu hoch ist, induziert sie eine Ge-Agglomeration während der TiSi-Bildung und erhöht den Kontaktwiderstand und die Defekte, und verringert auch die Spannung in den Epitaxieschichten. In einigen Ausführungsformen umfasst das epitaktische Wachstum der dritten Epitaxieschicht 66 eine oder mehrere Abscheidungsphasen und eine oder mehrere Ätzphasen, die die Form der Epitaxieschicht steuern, was alternativ durchgeführt werden kann. Die Dicke der dritten Epitaxieschicht entlang der Z-Richtung liegt in einigen Ausführungsformen in einem Bereich von etwa 5 nm bis etwa 10 nm. Wenn die Dicke zu klein ist, würde sie nicht die gewünschte Form der Epitaxieschichten erhalten. Wenn die Dicke zu groß ist, würde es zu einem Zusammenwachsen mit benachbarten Bauelementen, entweder NFET oder PFET, kommen und auch die wellenförmige Form würde beeinträchtigt. In einigen Ausführungsformen bedeckt die dritte Epitaxieschicht 66 die Oberfläche der zweiten Epitaxieschicht 64 bis auf den Spalt 65 vollständig und berührt die erste Epitaxieschicht. In einigen Ausführungsformen unterdrücken die erste und die dritte Epitaxieschicht, die die zweite Epitaxieschicht sandwichartig umschließen, die Ausdiffusion von Phosphor aus der zweiten Epitaxieschicht in den Kanalbereich oder eine Metall-Gate-Elektrode. Ferner liegt, wie in 13A und 13B gezeigt, eine vierte Epitaxieschicht 68 als Deckschicht auf der dritten Epitaxieschicht 66. In einigen Ausführungsformen umfasst die vierte Epitaxieschicht 68 SiP oder SiCP. In einigen Ausführungsformen umfasst die vierte Epitaxieschicht kein Ge.In some embodiments, the phosphorus (P) concentration is in the third epitaxial layer 66 equal to or smaller than that in the second epitaxial layer 64 and is in a range from about 2 × 10 20 atoms / cm 3 to about 1 × 10 22 atoms / cm 3 , and in other embodiments in a range from about 5 × 10 20 atoms / cm 3 to about 5 × 10 21 atoms / cm 3 . If the P concentration is too low, resistance of the second epitaxial layer increases, and if the P concentration is too high, it would decrease the stress applied to the channel. In some embodiments, the Ge concentration is in the third epitaxial layer 66 in a range from about 0.2 atom% to about 10 atom%, and in other embodiments in a range from about 0.5 atom% to about 5 atom%. A small amount of Ge contributes to TiSi formation and reduces contact resistance, and if the amount is too small, such an effect cannot be obtained. If the Ge concentration is too high, it induces Ge agglomeration during TiSi formation and increases contact resistance and defects, and also decreases stress in the epitaxial layers. In some embodiments, the epitaxial growth includes the third epitaxial layer 66 one or more deposition phases and one or more etching phases that control the shape of the epitaxial layer, which can alternatively be carried out. The thickness of the third epitaxial layer along the Z direction is in some embodiments in a range from about 5 nm to about 10 nm. If the thickness is too small, it would not obtain the desired shape of the epitaxial layers. If the thickness is too large, it would grow together with neighboring components, either NFET or PFET, and the undulating shape would also be impaired. In some embodiments it covers the third epitaxial layer 66 the surface of the second epitaxial layer 64 except for the gap 65 completely and touches the first epitaxial layer. In some embodiments, the first and third epitaxial layers, which sandwich the second epitaxial layer, suppress the out-diffusion of phosphorus from the second epitaxial layer into the channel region or a metal gate electrode. Furthermore, as in 13A and 13B shown a fourth epitaxial layer 68 as a cover layer on the third epitaxial layer 66 . In some embodiments, the fourth epitaxial layer comprises 68 SiP or SiCP. In some embodiments, the fourth epitaxial layer does not include Ge.

In einigen Ausführungsformen ist die Phosphor (P)-Konzentration in der vierten Epitaxieschicht 68 gleich oder verschieden von derjenigen in der dritten Epitaxieschicht 66 und liegt in einem Bereich von etwa 2×1020 Atomen/cm3 bis etwa 1×1022 Atomen/cm3 und in anderen Ausführungsformen in einem Bereich von etwa 5×1020 Atomen/cm3 bis etwa 5×1021 Atomen/cm3. Die Dicke der vierten Epitaxieschicht 68 entlang der Z-Richtung liegt in einigen Ausführungsformen in einem Bereich von etwa 5 nm bis etwa 10 nm. Die vierte Epitaxieschicht 68 wird hauptsächlich in der (100)-Richtung aufgewachsen, wodurch die (100)-Form auf der Finnenstruktur und die (110)-Form zwischen den Finnenstrukturen erhalten bleibt. Wie in 13 A dargestellt, werden die erste bis vierte Epitaxieschicht gemeinsam als Source/Drain-Epitaxieschicht (Struktur) 60 bezeichnet.In some embodiments, the phosphorus (P) concentration is in the fourth epitaxial layer 68 the same as or different from that in the third epitaxial layer 66 and is in a range from about 2 × 10 20 atoms / cm 3 to about 1 × 10 22 atoms / cm 3 and in other embodiments in a range from about 5 × 10 20 atoms / cm 3 to about 5 × 10 21 atoms / cm 3 . The thickness of the fourth epitaxial layer 68 along the Z-direction lies in a range from about 5 nm to about 10 nm in some embodiments. The fourth epitaxial layer 68 is mainly grown in the (100) direction, thereby maintaining the (100) shape on the fin structure and the (110) shape between the fin structures. As in 13 A shown, the first to fourth epitaxial layers are combined as a source / drain epitaxial layer (structure) 60 designated.

14 zeigt eine Linienzeichnung einer TEM-Aufnahme der Source/Drain-Struktur 60. Aufgrund der transmissiven Natur von TEM ist auch eine Finnenstruktur unter dem Opfer-Gate zu sehen. In 14 entspricht das Maß T1 der Dicke der ersten Epitaxieschicht 62 und liegt in einigen Ausführungsformen in einem Bereich von etwa 5 nm bis etwa 20 nm. In einigen Ausführungsformen liegt die Oberseite der ersten Epitaxieschicht 62 bei etwa 80 % bis etwa 100 % der Höhe der Finnenmaskenschicht 50 und/oder der Seitenwandabstandshalter 48 auf der Finnenstruktur von der Oberseite der Isolationsisolierungsschicht 30. 14th FIG. 13 shows a line drawing of a TEM image of the source / drain structure 60 . Due to the transmissive nature of TEM, a fin structure can also be seen under the sacrificial gate. In 14th the dimension T1 corresponds to the thickness of the first epitaxial layer 62 and in some embodiments is in a range from about 5 nm to about 20 nm. In some embodiments, the top is the first epitaxial layer 62 at about 80% to about 100% of the height of the fin mask layer 50 and / or the sidewall spacer 48 on the fin structure from the top of the insulation insulation layer 30th .

Das Maß T2 ist die Höhe der Unterseite des Verwachsungspunktes von der Oberseite der Isolationsisolierungsschicht 30 und liegt in einigen Ausführungsformen in einem Bereich von etwa 20 nm bis etwa 50 nm. In einigen Ausführungsformen befindet sich der Verwachsungspunkt bei oder über 75 % der Höhe T6 der Oberseite der Finnenstruktur unter der Opfer-Gate-Struktur von der oberen Oberfläche der Isolationsisolierungsschicht. Der hohe Verwachsungspunkt der zweiten Epitaxieschicht kann einen Kurzkanaleffekt verbessern.The dimension T2 is the height of the underside of the fusion point from the top of the insulation insulation layer 30th and in some embodiments is in a range of about 20 nm to about 50 nm. In some embodiments, the point of adhesion is at or above 75% of the height T6 of the top of the fin structure below the sacrificial gate structure from the top surface of the isolation isolation layer. The high point of adhesion of the second epitaxial layer can improve a short channel effect.

Das Maß T3 ist ein Abstand zwischen der Oberseite der ersten Epitaxieschicht und der Unterseite des Verwachsungspunktes. Das Maß T4 ist die Dicke des Verwachsungspunktes. Der Verwachsungspunkt ist an der mittleren Stelle der benachbarten Finnenstrukturen definiert. In einigen Ausführungsformen liegt die Dicke T4 in einem Bereich von etwa 5 nm bis etwa 20 nm, abhängig von den Prozess- und/oder Entwurfsanforderungen. Wenn die Dicke T4 zu klein ist, kann der Spielraum für einen Source/Drain-Kontakt unzureichend sein, wenn die Dicke T4 zu dick ist, kann die obere Oberfläche der Source/Drain-Epitaxieschicht flacher sein, was den Kontaktwiderstand für den Source/Drain-Kontakt erhöhen würde. Das Maß T5 ist die Dicke der Source-/Drain-Epitaxieschicht über der Oberseite der Finnenstruktur und liegt in einigen Ausführungsformen in einem Bereich von etwa 2 nm bis etwa 10 nm. Wenn die Dicke T5 zu klein ist, kann der Spielraum für einen Source/Drain-Kontakt unzureichend sein, und wenn die Dicke T5 zu dick ist, kann die obere Oberfläche der Source/Drain-Epitaxieschicht flacher sein, was den Kontaktwiderstand für den Source/Drain-Kontakt erhöhen würde.The dimension T3 is a distance between the upper side of the first epitaxial layer and the lower side of the fusion point. The dimension T4 is the thickness of the fusion point. The point of adhesion is defined at the middle point of the adjacent fin structures. In some embodiments, the thickness T4 is in a range from about 5 nm to about 20 nm, depending on the process and / or design requirements. If the thickness T4 is too small, the margin for source / drain contact may be insufficient, if the thickness T4 is too thick, the top surface of the source / drain epitaxial layer may be shallower, which increases the contact resistance for the source / drain -Contact would increase. Dimension T5 is the thickness of the source / drain epitaxial layer over the top of the fin structure and, in some embodiments, ranges from about 2 nm to about 10 nm. If the thickness T5 is too small, the margin for a source / drain may be Drain contact may be insufficient, and if the thickness T5 is too thick, the top surface of the source / drain epitaxial layer may be shallower, which would increase the contact resistance for the source / drain contact.

Das Maß T6 ist die Höhe der Finnen (Kanäle) von der Unterseite der ersten Epitaxieschicht (oder der Oberseite der Isolationsisolierungsschicht) bis zur Oberseite der Finnenstruktur und liegt in einem Bereich von etwa 40 nm bis etwa 80 nm, abhängig von den Prozess- und/oder Entwurfsanforderungen. Das Maß T7 ist die Gesamthöhe der Source/Drain-Epitaxieschicht von der Unterseite der ersten Epitaxieschicht (oder der Oberseite der Isolationsisolierungsschicht) bis zur Oberseite der Source/Drain-Epitaxieschicht und liegt in einem Bereich von etwa 50 nm bis etwa 90 nm, je nach Prozess- und/oder Entwurfsanforderungen. In einigen Ausführungsformen liegt das Verhältnis T4/T7 in einem Bereich von etwa 0,1 bis etwa 0,3 und in anderen Ausführungsformen in einem Bereich von etwa 0,15 bis etwa 0,25. Das Maß W ist die gesamte (maximale) Breite der verwachsenen Source/Drain-Epitaxieschicht 60 und liegt in einem Bereich von etwa 40 nm bis etwa 80 nm, abhängig von den Prozess- und/oder Entwurfsanforderungen.The dimension T6 is the height of the fins (channels) from the bottom of the first epitaxial layer (or the top of the insulation insulation layer) to the top of the fin structure and is in a range from about 40 nm to about 80 nm, depending on the process and / or design requirements. The dimension T7 is the total height of the source / drain epitaxial layer from the bottom of the first epitaxial layer (or the top of the insulating insulation layer) to the top of the source / drain epitaxial layer and is in a range from about 50 nm to about 90 nm, depending on Process and / or design requirements. In some embodiments, the ratio T4 / T7 is in a range from about 0.1 to about 0.3, and in other embodiments in a range from about 0.15 to about 0.25. The dimension W is the entire (maximum) width of the intergrown source / drain epitaxial layer 60 and is in a range of about 40 nm to about 80 nm, depending on the process and / or design requirements.

15 zeigt einen Prozessablauf zur Herstellung der Source/Drain-Epitaxieschicht 60 für einen n-Typ-FET gemäß den Ausführungsformen der vorliegenden Offenbarung. Nachdem der Source/Drain-Bereich der Finnenstruktur ausgespart wurde, um einen Source/Drain-Raum 22 zu bilden, wird ein Vorreinigungsvorgang durchgeführt, wie in 15 gezeigt. In einigen Ausführungsformen umfasst der Vorreinigungsvorgang eine Plasmabehandlung mit Ar- und/oder NH3-Plasma. Die Prozesstemperatur liegt in einigen Ausführungsformen in einem Bereich von etwa 300 °C bis etwa 600 °C. Dann wird ein Vorätzvorgang durchgeführt, um die Form der anschließend geformten Epitaxieschicht zu steuern, wie in 15 gezeigt. In einigen Ausführungsformen wird der Vorätzvorgang in einer Umgebung mit H2 und HCl-Gas durchgeführt. Die Prozesstemperatur ist höher als die des Vorreinigungsvorgangs und liegt in einigen Ausführungsformen in einem Bereich von etwa 550 °C bis etwa 750 °C. 15th shows a process flow for producing the source / drain epitaxial layer 60 for an n-type FET according to embodiments of the present disclosure. After the source / drain region of the fin structure has been cut out to form a source / drain space 22nd a pre-cleaning process is carried out as in 15th shown. In some embodiments, the pre-cleaning process includes a plasma treatment with Ar and / or NH3 plasma. In some embodiments, the process temperature is in a range from about 300 ° C to about 600 ° C. A pre-etching process is then performed to control the shape of the epitaxial layer subsequently formed, as in FIG 15th shown. In some embodiments, the pre-etch process is performed in a H2 and HCl gas environment. The process temperature is higher than that of the pre-cleaning process and, in some embodiments, is in a range from about 550 ° C to about 750 ° C.

Dann wird die erste Epitaxieschicht 62 (in 15 als L1 bezeichnet) unter Verwendung eines Si-haltigen Gases, wie SiH4, Si2H6 oder SiCl2H2, und eines Dotiergases, wie AsH3 oder organisches As, mit H2 als Trägergas gebildet. Die Prozesstemperatur zur Bildung der ersten Epitaxieschicht 62 ist gleich oder höher als die des Vorätzvorgangs und liegt in einigen Ausführungsformen in einem Bereich von etwa 650 °C bis etwa 750 °C. Nachdem die erste Epitaxieschicht 62 gebildet ist, wird ein Ätzvorgang durchgeführt, um die Form der Epitaxieschicht zu steuern. In einigen Ausführungsformen umfasst der Ätzvorgang eine Plasma- oder Trockenbehandlung mit N2 und HCl-Gas. Die Prozesstemperatur ist höher als die Wachstumstemperatur der ersten Epitaxieschicht und liegt in einigen Ausführungsformen in einem Bereich von etwa 700 °C bis etwa 800 °C.Then the first epitaxial layer 62 (in 15th referred to as L1) using a Si-containing gas, such as SiH 4 , Si 2 H 6 or SiCl 2 H 2 , and a doping gas, such as AsH 3 or organic As, with H 2 as the carrier gas. The process temperature for the formation of the first epitaxial layer 62 is equal to or greater than that of the pre-etch process and, in some embodiments, is in a range of about 650 ° C to about 750 ° C. After the first epitaxial layer 62 is formed, an etching process is performed to control the shape of the epitaxial layer. In some embodiments, the etching process includes a plasma or dry treatment with N 2 and HCl gas. The process temperature is higher than the growth temperature of the first epitaxial layer and in some embodiments is in a range from about 700 ° C to about 800 ° C.

Nachdem die erste Epitaxieschicht 62 gebildet und geätzt wurde, wird eine zweite Epitaxieschicht 64 (64-1 und 64-2) (in 15 als L2 bezeichnet) gebildet. Die Prozesstemperatur zur Bildung der zweiten Epitaxieschicht 64 ist niedriger als die des L1-Ätzvorgangs und die der Bildung der ersten Epitaxieschicht 62 und liegt in einigen Ausführungsformen in einem Bereich von etwa 600 °C bis etwa 700 °C. Die zweite Epitaxieschicht 64 wird unter Verwendung eines Si-haltigen Gases, wie SiH4, Si2H6 oder SiCl2H2, und eines Dotiergases, wie PH3 oder organisches As, mit H2 oder N2 als Trägergas gebildet.After the first epitaxial layer 62 A second epitaxial layer is formed and etched 64 (64-1 and 64-2) (in 15th designated as L2). The process temperature for the formation of the second epitaxial layer 64 is lower than that of the L1 etching process and that of the formation of the first epitaxial layer 62 and in some embodiments is in a range of about 600 ° C to about 700 ° C. The second epitaxial layer 64 is formed using a Si-containing gas such as SiH 4 , Si 2 H 6 or SiCl 2 H 2 , and a doping gas such as PH 3 or organic As, with H 2 or N 2 as the carrier gas.

In einigen Ausführungsformen wird nach der Bildung der zweiten Epitaxieschicht 64 optional ein Reinigungsvorgang durchgeführt. Der Reinigungsvorgang umfasst eine chemische Trockenreinigung (Ätzen) unter Verwendung von SiH4 und/oder GeH4 und HCl-Gasen. Die Prozesstemperatur des Reinigungsvorgangs ist niedriger als die der Bildung der ersten Epitaxieschicht 62 und höher als die der Bildung der zweiten Epitaxieschicht 64 und liegt in einigen Ausführungsformen in einem Bereich von etwa 650 °C bis etwa 750 °C.In some embodiments, after the second epitaxial layer is formed 64 optionally carried out a cleaning process. The cleaning process includes dry chemical cleaning (etching) using SiH 4 and / or GeH 4 and HCl gases. The process temperature of the cleaning process is lower than that of the formation of the first epitaxial layer 62 and higher than that of the formation of the second epitaxial layer 64 and in some embodiments is in a range of about 650 ° C to about 750 ° C.

Nach dem Reinigungsvorgang wird eine dritte Epitaxieschicht 66 (in 15 als L3 bezeichnet) gebildet. Die Prozesstemperatur zur Bildung der dritten Epitaxieschicht 66 ist höher als die zur Bildung der ersten und zweiten Epitaxieschicht und liegt in einigen Ausführungsformen in einem Bereich von etwa 650 °C bis etwa 750 °C. Die dritte Epitaxieschicht 66 wird unter Verwendung eines Si-haltigen Gases, wie z. B. SiH4, Si2H6 oder SiCl2H2, eines Ge-haltigen Gases, wie z. B. GeH4 oder Ge2H6, und eines Dotiergases, wie z. B. PH3 oder organisches As, mit H2 oder N2 als Trägergas gebildet. Nachdem die dritte Epitaxieschicht 66 gebildet wurde, wird ein Ätzvorgang durchgeführt, um die Form der Epitaxieschicht zu steuern. In einigen Ausführungsformen umfasst der Ätzvorgang eine Plasma- oder Trockenbehandlung mit GeH4, H2 und HCl-Gas. Die Prozesstemperatur ist höher als die Wachstumstemperatur der dritten Epitaxieschicht und liegt in einigen Ausführungsformen in einem Bereich von etwa 750 °C bis etwa 800 °C. Das L3-Ätzen erzeugt eine V-Form zwischen den Finnenstrukturen.After the cleaning process, a third epitaxial layer is applied 66 (in 15th designated as L3). The process temperature for the formation of the third epitaxial layer 66 is higher than that used to form the first and second epitaxial layers and, in some embodiments, is in a range of about 650 ° C to about 750 ° C. The third epitaxial layer 66 is using a Si-containing gas, such as. B. SiH 4 , Si 2 H 6 or SiCl 2 H 2 , a Ge-containing gas, such as. B. GeH 4 or Ge 2 H 6 , and a doping gas, such as. B. PH 3 or organic As, formed with H 2 or N 2 as the carrier gas. After the third epitaxial layer 66 is formed, an etching process is performed to control the shape of the epitaxial layer. In some embodiments, the etching process includes a plasma or dry treatment with GeH 4 , H 2 and HCl gas. The process temperature is higher than the growth temperature of the third epitaxial layer and, in some embodiments, is in a range from about 750 ° C to about 800 ° C. The L3 etch creates a V shape between the fin structures.

Dann wird die vierte Epitaxieschicht 68 (in 15 als L4 bezeichnet) unter Verwendung eines Si-haltigen Gases, wie SiH4, Si2H6 oder SiCl2H2, und eines Dotiergases, wie PH3 oder organisches As, mit H2 oder N2 als Trägergas gebildet. Die Prozesstemperatur zur Bildung der vierten Epitaxieschicht 68 ist niedriger als die des L3-Ätzvorgangs und der L3-Abscheidung und liegt in einigen Ausführungsformen in einem Bereich von etwa 650 °C bis etwa 750 °C.Then the fourth epitaxial layer 68 (in 15th designated as L4) using a Si-containing gas such as SiH 4 , Si 2 H 6 or SiCl 2 H 2 , and a doping gas such as PH 3 or organic As, with H 2 or N 2 as the carrier gas. The process temperature for the formation of the fourth epitaxial layer 68 is lower than that of the L3 etch and L3 deposition and, in some embodiments, is in a range of about 650 ° C to about 750 ° C.

Nachdem die Epitaxieschicht 60 für einen n-Typ-FET gebildet wurde, werden in einigen Ausführungsformen die Finnenmaskenschicht und die Seitenwand entfernt, und zwar bei S110 in 1. In anderen Ausführungsformen werden die Finnenmaskenschicht und die Abstandshalter an der Seitenwand nicht entfernt. In einigen Ausführungsformen wird auch die Deckschicht, die den p-Typ-Bereich abdeckt, in S110 von 1 entfernt, gefolgt von einem Reinigungsvorgang in S111 von 1.After the epitaxial layer 60 for an n-type FET, in some embodiments the fin mask layer and sidewall are removed at S110 in 1 . In other embodiments, the fin mask layer and spacers on the sidewall are not removed. In some embodiments, the cap layer covering the p-type region is also shown in FIG S110 from 1 removed, followed by a cleaning process in S111 from 1 .

Dann wird, ähnlich wie bei S106, bei S112 von 1 eine Finnenmaskenschicht (Finnenseitenwand) für einen p-Typ-FET gebildet, und dann wird bei S113 von 1 eine Aussparung im Source/Drain-Bereich der Finnenstruktur für einen p-Typ-FET gebildet. Das Verfahren zur Herstellung der Aussparung für einen p-Typ-FET ist dasselbe oder ähnlich wie das Verfahren zur Herstellung der Aussparung 22 für den n-Typ-FET. In S114 von 1 wird ein Reinigungsvorgang ähnlich dem von S108 durchgeführt.Then, similar to S106 , at S112 from 1 a fin mask layer (fin sidewall) for a p-type FET is formed, and then at S113 from 1 a recess is formed in the source / drain region of the fin structure for a p-type FET. The method of making the recess for a p-type FET is the same or similar to the method of making the recess 22nd for the n-type FET. In S114 from 1 a cleaning process similar to that of S108 accomplished.

Dann wird in S115 von 1 eine epitaktische Source/Drain-Struktur für einen p-Typ-FET über den vertieften Finnenstrukturen 20 gebildet. Die epitaktische Source/Drain-Struktur besteht aus einer oder mehreren Schichten aus Halbleitermaterial mit einer anderen Gitterkonstante als die der Finnenstrukturen 20 (Kanalbereiche). Wenn die Finnenstrukturen aus Si bestehen, umfasst die epitaktische Source-/Drainstruktur SiGe oder Ge für einen p-Kanal-FIN-FET. Die epitaktische Source/Drain-Struktur wird epitaktisch über den oberen Bereichen der vertieften Finnenstrukturen gebildet. Die epitaktische Source/Drain-Schicht kann bei einer Temperatur von etwa 600 bis 800 °C unter einem Druck von etwa 80 bis 150 Torr unter Verwendung eines Si-haltigen Gases, wie SiH4, Si2H6 oder SiCl2H2, und eines Ge-haltigen Gases, wie GeH4, Ge2H6 oder GeCl2H2, gewachsen werden. In einigen Ausführungsformen umfasst die Source/Drain-Epitaxieschicht ferner Bor.Then in S115 from 1 an epitaxial source / drain structure for a p-type FET over the recessed fin structures 20th educated. The epitaxial source / drain structure consists of one or more layers of semiconductor material with a different lattice constant than that of the fin structures 20th (Channel areas). When the fin structures are made of Si, the epitaxial source / drain structure includes SiGe or Ge for a p-channel FIN-FET. The source / drain epitaxial structure is epitaxially formed over the top portions of the recessed fin structures. The epitaxial source / drain layer can be at a temperature of about 600 to 800 ° C under a pressure of about 80 to 150 Torr using a Si-containing gas such as SiH 4 , Si 2 H 6 or SiCl 2 H 2 , and a Ge-containing gas, such as GeH 4 , Ge 2 H 6 or GeCl 2 H 2 , can be grown. In some embodiments, the source / drain epitaxial layer further comprises boron.

Dann wird bei S117 von 1, wie in 16A, 16B und 16C gezeigt, eine Isolierschicht, die als Kontakt-Ätzstoppschicht fungiert, über der Metall-Gate-Struktur und den Source-/Drain-Strukturen 60 gebildet, und dann wird eine Zwischenschicht-DielektrikumSchicht (ILD) 90 gebildet. Die ILD-Schicht 90 ist eine oder mehrere Schichten aus isolierendem Material. In einer Ausführungsform besteht die Ätzstoppschicht aus Siliziumnitrid, das durch CVD gebildet wird. Die Materialien für die ILD-Schicht 90 umfassen Verbindungen, die Si, O, C und/oder H enthalten, wie z. B. Siliziumoxid, SiCOH und SiOC. Für die ILD-Schicht 90 können auch organische Materialien, wie z. B. Polymere, verwendet werden.Then at S117 from 1 , as in 16A , 16B and 16C shown, an insulating layer, which acts as a contact etch stop layer, over the metal gate structure and the source / drain structures 60 is formed, and then an interlayer dielectric layer (ILD) 90 educated. The ILD layer 90 is one or more layers of insulating material. In one embodiment, the etch stop layer consists of silicon nitride, which is formed by CVD. The materials for the ILD layer 90 include compounds containing Si, O, C and / or H, such as. B. silicon oxide, SiCOH and SiOC. For the ILD layer 90 can also organic materials, such as. B. Polymers can be used.

Dann wird in S118 von 1 eine Metall-Gate-Struktur mit Hilfe einer Gate-Replacement-Technologie gebildet. Nach der Bildung der dielektrischen Zwischenschicht 90 wird ein CMP-Vorgang durchgeführt, um die Dummy-Gate-Elektrode 44 freizulegen. Die Dummy-Gate-Strukturen (Dummy-Gate-Elektrode 44 und die dielektrische Dummy-Gate-Schicht 42) werden dann entfernt und durch eine Metall-Gate-Struktur (Metall-Gate-Elektrode 86 und die dielektrische Gate-Schicht 82) ersetzt, wie in 16B und 16C gezeigt.Then in S118 from 1 a metal gate structure is formed using gate replacement technology. After the interlayer dielectric layer is formed 90 a CMP process is performed to the dummy gate electrode 44 to expose. The dummy gate structures (dummy gate electrode 44 and the dielectric dummy Gate layer 42 ) are then removed and replaced by a metal gate structure (metal gate electrode 86 and the gate dielectric layer 82 ) replaced, as in 16B and 16C shown.

Die Dummy-Gate-Elektrode 44 und die Dummy-Gate-Dielektrikumschicht 42 werden jeweils durch geeignete Ätzprozesse entfernt, um eine Gate-Öffnung zu bilden. In den Gate-Öffnungen werden Metall-Gate-Strukturen ausgebildet, die die Gate-Dielektrikumschicht 82 und die Metall-Gate-Elektrode 86 umfassen.The dummy gate electrode 44 and the dummy gate dielectric layer 42 are each removed by suitable etching processes in order to form a gate opening. Metal gate structures that form the gate dielectric layer are formed in the gate openings 82 and the metal gate electrode 86 include.

Die dielektrische Gate-Schicht 82 wird in einigen Ausführungsformen über einer Grenzflächenschicht (nicht dargestellt) gebildet, die über der Kanalschicht der Finnenstrukturen 20 angeordnet ist. Die Grenzflächenschicht kann in einigen Ausführungsformen Siliziumoxid oder Germaniumoxid mit einer Dicke von 0,2 nm bis 1,5 nm umfassen. In anderen Ausführungsformen liegt die Dicke der Grenzflächenschicht in einem Bereich von etwa 0,5 nm bis etwa 1,0 nm.The gate dielectric layer 82 is formed in some embodiments over an interface layer (not shown) overlying the channel layer of the fin structures 20th is arranged. The interface layer may, in some embodiments, comprise silicon oxide or germanium oxide with a thickness of 0.2 nm to 1.5 nm. In other embodiments, the thickness of the interface layer is in a range from about 0.5 nm to about 1.0 nm.

Die Gate-Dielektrikumschicht 82 umfasst eine oder mehrere Schichten aus dielektrischen Materialien, wie z. B. Siliziumoxid, Siliziumnitrid oder High-k-Dielektrikum, andere geeignete dielektrische Materialien und/oder Kombinationen davon. Beispiele für High-k-dielektrisches Material umfassen HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, Zirkoniumoxid, Aluminiumoxid, Titanoxid, Hafniumdioxid-Aluminiumoxid (HfO2-Al2O3)-Legierung, andere geeignete High-k-dielektrische Materialien und/oder Kombinationen davon. Die Gate-Dielektrikumschicht wird z. B. durch chemische Gasphasenabscheidung (CVD), physikalische Gasphasenabscheidung (PVD), Atomlagenabscheidung (ALD), Hochdichte-Plasma-CVD (HDPCVD) oder andere geeignete Verfahren und/oder Kombinationen davon gebildet. Die Dicke der dielektrischen Gate-Schicht liegt in einigen Ausführungsformen in einem Bereich von etwa 1 nm bis etwa 10 nm und kann in anderen Ausführungsformen in einem Bereich von etwa 2 nm bis etwa 7 nm liegen.The gate dielectric layer 82 comprises one or more layers of dielectric materials, e.g. B. silicon oxide, silicon nitride or high-k dielectric, other suitable dielectric materials and / or combinations thereof. Examples of high-k dielectric material include HfO 2 , HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, zirconium oxide, aluminum oxide, titanium oxide, hafnium dioxide-aluminum oxide (HfO 2 -Al 2 O 3 ) alloy, other suitable high-k dielectric Materials and / or combinations thereof. The gate dielectric layer is e.g. B. by chemical vapor deposition (CVD), physical vapor deposition (PVD), atomic layer deposition (ALD), high density plasma CVD (HDPCVD) or other suitable methods and / or combinations thereof. The thickness of the gate dielectric layer is in a range from about 1 nm to about 10 nm in some embodiments and can be in a range from about 2 nm to about 7 nm in other embodiments.

Die Gate-Dielektrikumschicht wird von der Metall-Gate-Elektrode 86 überlagert. Die Metall-Gate-Elektrode 86 umfasst eine oder mehrere Schichten aus einem beliebigen geeigneten Metallmaterial, wie z. B. Aluminium, Kupfer, Titan, Tantal, Kobalt, Molybdän, Tantalnitrid, Nickelsilicid, Kobaltsilicid, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, Metalllegierungen, andere geeignete Materialien und/oder Kombinationen davon.The gate dielectric layer is made up of the metal gate electrode 86 superimposed. The metal gate electrode 86 comprises one or more layers of any suitable metal material, such as e.g. B. aluminum, copper, titanium, tantalum, cobalt, molybdenum, tantalum nitride, nickel silicide, cobalt silicide, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, metal alloys, other suitable materials and / or combinations thereof.

In bestimmten Ausführungsformen der vorliegenden Offenbarung sind eine oder mehrere Arbeitsfunktionsanpassungsschichten 84N, 84P zwischen der Gate-Dielektrikumschicht und der Metall-Gate-Elektrode angeordnet. Die Arbeitsfunktionsanpassungsschicht besteht aus einem leitfähigen Material, wie z. B. einer einzelnen Schicht aus TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi oder TiAlC, oder einer Mehrfachschicht aus zwei oder mehreren dieser Materialien. Für den n-Kanal-FIN-FET wird eines oder mehrere von TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi und TaSi als Arbeitsfunktionsanpassungsschicht 84N verwendet, und für den p-Kanal-FIN-FET wird eines oder mehrere von TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC und Co als Arbeitsfunktionsanpassungsschicht 84P verwendet.In certain embodiments of the present disclosure, one or more are work function customization layers 84N , 84P arranged between the gate dielectric layer and the metal gate electrode. The job function adaptation layer consists of a conductive material, such as e.g. B. a single layer of TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi or TiAlC, or a multilayer of two or more of these materials. For the n-channel FIN-FET, one or more of TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi, and TaSi is used as a work function adjustment layer 84N is used, and for the p-channel FIN-FET, one or more of TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC and Co is used as a work function adjustment layer 84P used.

Nach der Abscheidung geeigneter Materialien für die Metall-Gate-Strukturen werden Planarisierungsoperationen, wie CMP, durchgeführt.After suitable materials for the metal gate structures have been deposited, planarization operations such as CMP are carried out.

Nachdem die Metall-Gate-Struktur ausgebildet ist, werden eine oder mehrere dielektrische Zwischenschichten über der Metall-Gate-Struktur und der dielektrischen Zwischenschicht 90 ausgebildet. Die dielektrischen Zwischenschichten werden gemeinsam als dielektrische Zwischenschicht 95 bezeichnet, wie in 17 gezeigt. 17 zeigt eine Linienzeichnung einer TEM-Aufnahme der Source/Drain-Struktur 60 und des Source/Drain-Kontakts.After the metal gate structure is formed, one or more interlayer dielectric layers are placed over the metal gate structure and interlayer dielectric 90 educated. The interlayer dielectric layers are collectively called the interlayer dielectric layer 95 referred to as in 17th shown. 17th FIG. 13 shows a line drawing of a TEM image of the source / drain structure 60 and the source / drain contact.

In S119 von 1 wird durch einen Strukturierungsvorgang, der Lithografie umfasst, ein Kontaktloch in der dielektrischen Zwischenschicht 95 gebildet, um die epitaktischen Source- und Drainstrukturen 60 freizulegen. Dann wird das Kontaktloch mit einem leitfähigen Material gefüllt, wodurch ein Kontaktstecker 100 gebildet wird, wie in 17 gezeigt. Der Kontaktstecker 100 kann eine einzelne Schicht oder mehrere Schichten aus jedem geeigneten Metall wie Co, W, Ti, Ta, Cu, Al und/oder Ni und/oder Nitrid davon umfassen.In S119 from 1 a contact hole is formed in the dielectric interlayer by means of a patterning process that includes lithography 95 formed around the epitaxial source and drain structures 60 to expose. Then the contact hole is filled with a conductive material, creating a contact plug 100 is formed, as in 17th shown. The contact plug 100 may comprise a single layer or multiple layers of any suitable metal such as Co, W, Ti, Ta, Cu, Al and / or Ni and / or nitride thereof.

Nach dem Formen des Kontaktsteckers werden ferner CMOS-Prozesse durchgeführt, um verschiedene Merkmale wie zusätzliche dielektrische Zwischenschichten, Kontakte/Vias, Verbindungsmetallschichten und Passivierungsschichten usw. zu bilden.CMOS processes are also performed after the contact plug is formed to form various features such as additional interlayer dielectric layers, contacts / vias, interconnect metal layers and passivation layers, and so on.

In einigen Ausführungsformen wird in S106 von 1, nachdem die epitaktische Source/Drain-Struktur 60 gebildet wurde, eine Silizidschicht 70 (siehe 17) über der epitaktischen Source/Drain-Struktur 60 gebildet. Ein metallisches Material, wie Ni, Ti, Ta und/oder W, wird über der epitaktischen Source/Drain-Struktur 60 gebildet, und es wird ein Glühvorgang durchgeführt, um eine Silizidschicht 70 zu bilden. In anderen Ausführungsformen wird ein Silizidmaterial, wie NiSi, TiSi, TaSi und/oder WSi, über der epitaktischen Source-/Drain-Struktur 60 gebildet, und es kann ein Ausglühvorgang durchgeführt werden. Der Ausglühvorgang wird bei einer Temperatur von etwa 250 °C bis etwa 850 °C durchgeführt. Das Metallmaterial oder das Silizidmaterial wird durch CVD oder ALD gebildet. Die Dicke der Silizidschicht 70 liegt in einigen Ausführungsformen in einem Bereich von etwa 4 nm bis etwa 10 nm. Vor oder nach den Glühvorgängen wird das Metallmaterial oder das Silizidmaterial, das über der Isolationsisolierungsschicht 30 gebildet wurde, selektiv entfernt.In some embodiments, in S106 from 1 after the epitaxial source / drain structure 60 a silicide layer was formed 70 (please refer 17th ) over the epitaxial source / drain structure 60 educated. A metallic material, such as Ni, Ti, Ta and / or W, is placed over the epitaxial source / drain structure 60 and annealing is performed to form a silicide layer 70 to build. In other embodiments, a silicide material such as NiSi, TiSi, TaSi, and / or WSi is placed over the source / drain epitaxial structure 60 is formed and an annealing process can be carried out. The annealing process is carried out at a temperature of about 250 ° C to about 850 ° C. The metal material or the silicide material is formed by CVD or ALD. The thickness of the silicide layer 70 is in a range from about 4 nm to about 10 nm in some embodiments. Before or after the annealing processes, the metal material or the silicide material that is over the insulating insulation layer is removed 30th was selectively removed.

In anderen Ausführungsformen wird die Silizidschicht 70 nach dem Öffnen des Kontaktlochs gebildet. In einem solchen Fall werden nach der Bildung der epitaktischen Source/Drain-Struktur 60 die Metall-Gate-Strukturen, die Kontakt-Ätzstoppschicht und die dielektrische Zwischenschicht 95 gebildet, ohne dass eine Silizidschicht gebildet wird. Dann wird ein Kontaktloch in der dielektrischen Zwischenschicht 95 gebildet, um die obere Fläche der epitaktischen Source/Drain-Struktur 60 freizulegen, und dann wird eine Silizidschicht auf der oberen Fläche der epitaktischen Source/Drain-Struktur 60 gebildet. Nach der Bildung der Silizidschicht wird das leitfähige Material im Kontaktloch gebildet, wodurch ein Kontaktstecker gebildet wird.In other embodiments, the silicide layer 70 formed after opening the contact hole. In such a case, after the formation of the epitaxial source / drain structure 60 the metal gate structures, the contact etch stop layer and the interlayer dielectric layer 95 formed without forming a silicide layer. Then a contact hole is made in the interlayer dielectric 95 formed around the top surface of the epitaxial source / drain structure 60 and then a silicide layer is deposited on the top surface of the epitaxial source / drain structure 60 educated. After the formation of the silicide layer, the conductive material is formed in the contact hole, whereby a contact plug is formed.

18 zeigt eine Elementanalyse in einer Tiefenrichtung Z wie in 13B dargestellt, nachdem die Source/Drain-Epitaxieschicht 60 gebildet wurde. Wie in 18 gezeigt, kann Arsen in der ersten Epitaxieschicht 62 (L1) die Diffusion von P aus der zweiten Epitaxieschicht 64 (L2) in die Finnenstruktur wirksam unterdrücken. 18th FIG. 13 shows an element analysis in a depth direction Z as in FIG 13B shown after the source / drain epitaxial layer 60 was formed. As in 18th shown, arsenic can be in the first epitaxial layer 62 (L1) the diffusion of P from the second epitaxial layer 64 (L2) in the fin structure effectively suppress.

Obwohl die vorangegangenen Ausführungsformen einen FinFET beschreiben, sind die in der vorliegenden Offenlegung offengelegten Technologien auch auf andere Arten von FETs anwendbar, z. B. auf einen planaren FET und einen Gate-All-Around-FET (GAA), der einen Nanodraht- oder Nanoblech-Halbleiter verwendet.Although the previous embodiments describe a FinFET, the technologies disclosed in the present disclosure are also applicable to other types of FETs, e.g. B. to a planar FET and a gate-all-around FET (GAA) that uses a nanowire or nanoplate semiconductor.

In den Ausführungsformen der vorliegenden Offenbarung ist es durch die Bildung einer SiAs-Schicht als erste Epitaxieschicht möglich, die Diffusion von P aus der zweiten Epitaxieschicht in den Kanalbereich zu unterdrücken. Ferner ist es möglich, durch Einstellen eines Verwachsungspunkts der vereinigten Epitaxieschicht an einer relativ hohen Stelle kurze Kanaleffekte zu verbessern.In the embodiments of the present disclosure, by forming an SiAs layer as the first epitaxial layer, it is possible to suppress the diffusion of P from the second epitaxial layer into the channel region. Further, it is possible to improve short channel effects by setting an intergrowth point of the unified epitaxial layer at a relatively high place.

Es versteht sich von selbst, dass hier nicht unbedingt alle Vorteile erörtert wurden, kein bestimmter Vorteil für alle Ausführungsformen oder Beispiele erforderlich ist und andere Ausführungsformen oder Beispiele andere Vorteile bieten können.It goes without saying that not all advantages have been discussed herein, no particular advantage is required for all embodiments or examples, and other embodiments or examples may provide different advantages.

Gemäß einem Aspekt der vorliegenden Offenbarung werden in einem Verfahren zur Herstellung einer Halbleitervorrichtung eine erste Finnenstruktur und eine zweite Finnenstruktur über einem Substrat ausgebildet, eine Isolationsisolierungsschicht wird über dem Substrat ausgebildet, so dass untere Abschnitte der ersten und zweiten Finnenstruktur in die Isolationsisolierungsschicht eingebettet sind und obere Abschnitte der ersten und zweiten Finnenstruktur von der Isolationsisolierungsschicht freigelegt sind, eine Gate-Struktur über Kanalbereichen der ersten und zweiten Finnenstrukturen ausgebildet ist, Source/Drain-Bereiche der ersten und zweiten Finnenstruktur vertieft sind und eine epitaktische Source/Drain-Struktur über den vertieften ersten und zweiten Finnenstrukturen ausgebildet ist. Die epitaktische Source/Drain-Struktur ist eine verwachsene Struktur mit einem Verwachsungspunkt, und eine Höhe eines Bodens des Verwachsungspunkts von einer oberen Oberfläche der Isolationsisolierungsschicht beträgt 50 % oder mehr einer Höhe der Kanalbereiche der ersten und zweiten Finnenstrukturen von der oberen Oberfläche der Isolationsisolierungsschicht. In einer oder mehreren der vorangehenden und folgenden Ausführungsformen beträgt die Höhe des Bodens des Verwachsungspunkts von einer oberen Oberfläche der Isolationsisolierungsschicht 75 % oder mehr der Höhe der Kanalbereiche der ersten und zweiten Finnenstrukturen von der oberen Oberfläche der Isolationsisolierungsschicht. In einer oder mehreren der vorangehenden und folgenden Ausführungsformen umfasst die epitaktische Source/Drain-Struktur eine erste, zweite, dritte und vierte Epitaxieschicht, die in dieser Reihenfolge über den vertieften ersten und zweiten Finnenstrukturen ausgebildet sind. In einer oder mehreren der vorangehenden und folgenden Ausführungsformen sind die erste Epitaxieschicht über der vertieften ersten Finnenstruktur und die erste Epitaxieschicht über der vertieften zweiten Finnenstruktur nicht miteinander zusammengewachsen, und die zweite Epitaxieschicht bildet den Verwachsungspunkt. In einer oder mehreren der vorangehenden und folgenden Ausführungsformen umfasst die erste Epitaxieschicht SiAs und die zweite Epitaxieschicht SiP. In einer oder mehreren der vorangehenden und folgenden Ausführungsformen umfasst die dritte Epitaxieschicht SiP, das mit Ge dotiert ist, und die vierte Epitaxieschicht umfasst SiP. In einer oder mehreren der vorangehenden und folgenden Ausführungsformen ist die P-Konzentration der zweiten Epitaxieschicht in der ersten bis vierten Epitaxieschicht am höchsten. In einer oder mehreren der vorangehenden und folgenden Ausführungsformen ist die dritte Epitaxieschicht in Kontakt mit der ersten Epitaxieschicht.According to one aspect of the present disclosure, in a method of manufacturing a semiconductor device, a first fin structure and a second fin structure are formed over a substrate, an insulation insulation layer is formed over the substrate such that lower portions of the first and second fin structures are embedded in the insulation insulation layer and upper portions Portions of the first and second fin structures are exposed from the isolation isolation layer, a gate structure is formed over channel regions of the first and second fin structures, source / drain regions of the first and second fin structures are recessed, and an epitaxial source / drain structure is formed over the recessed first and second fin structures are formed. The source / drain epitaxial structure is an intergrown structure having an intergrowth point, and a height of a bottom of the intergrowth point from an upper surface of the insulating insulating layer is 50% or more of a height of the channel regions of the first and second fin structures from the upper surface of the insulating insulating layer. In one or more of the preceding and following embodiments, the height of the bottom of the intergrowth point from an upper surface of the insulation insulation layer is 75% or more of the height of the channel regions of the first and second fin structures from the upper surface of the insulation insulation layer. In one or more of the preceding and following embodiments, the epitaxial source / drain structure comprises first, second, third and fourth epitaxial layers formed in that order over the recessed first and second fin structures. In one or more of the preceding and following embodiments, the first epitaxial layer over the recessed first fin structure and the first epitaxial layer over the recessed second fin structure have not grown together, and the second epitaxial layer forms the intergrowth point. In one or more of the preceding and following embodiments, the first epitaxial layer comprises SiAs and the second epitaxial layer comprises SiP. In one or more of the preceding and following embodiments, the third epitaxial layer comprises SiP, which is doped with Ge, and the fourth epitaxial layer comprises SiP. In one or more of the preceding and following embodiments, the P concentration of the second epitaxial layer is highest in the first to fourth epitaxial layers. In one or more of the preceding and following embodiments, the third epitaxial layer is in contact with the first epitaxial layer.

Gemäß einem weiteren Aspekt der vorliegenden Offenbarung werden in einem Verfahren zur Herstellung einer Halbleitervorrichtung eine erste Finnenstruktur und eine zweite Finnenstruktur über einem Substrat ausgebildet, eine Isolationsisolierungsschicht wird über dem Substrat ausgebildet, so dass untere Abschnitte der ersten und zweiten Finnenstruktur in die Isolationsisolierungsschicht eingebettet sind und obere Abschnitte der ersten und zweiten Finnenstruktur von der Isolationsisolierungsschicht freigelegt sind, Finnenseitenwände auf gegenüberliegenden Seitenflächen von Source/Drain-Bereichen der ersten und zweiten Finnenstruktur ausgebildet sind, Source/Drain-Bereiche der ersten und zweiten Finnenstruktur vertieft sind, eine erste Epitaxieschicht über den vertieften ersten und zweiten Finnenstrukturen ausgebildet ist, eine zweite Epitaxieschicht mit einer anderen Zusammensetzung als die erste Epitaxieschicht über der ersten Epitaxieschicht ausgebildet ist, um eine verwachsene zweite Epitaxieschicht mit einem Verwachsungspunkt zu bilden. Eine Höhe eines Bodens des Verwachsungspunktes von einer oberen Oberfläche der Isolationsisolierungsschicht ist 50% oder mehr einer Höhe der Kanalbereiche der ersten und zweiten Finnenstrukturen von der oberen Oberfläche der Isolationsisolierungsschicht. In einer oder mehreren der vorangehenden und folgenden Ausführungsformen umfasst das Bilden der zweiten Epitaxieschicht eine oder mehrere Abscheidungsphasen und eine oder mehrere Ätzphasen, die abwechselnd durchgeführt werden. In einer oder mehreren der vorhergehenden und folgenden Ausführungsformen umfasst das Bilden der zweiten Epitaxieschicht das Bilden einer unteren Schicht über der ersten Epitaxieschicht, die nicht die verwachsene zweite Epitaxieschicht bildet, und das Bilden einer oberen Schicht über der unteren Schicht, die die zweite Epitaxieschicht bildet, und das Bilden der oberen Schicht umfasst keine Ätzphase. In einer oder mehreren der vorangehenden und folgenden Ausführungsformen wird die obere Schicht nach der Ätzphase der unteren Schicht gebildet. In einer oder mehreren der vorangehenden und folgenden Ausführungsformen umfasst die erste Epitaxieschicht SiAs mit einer As-Konzentration in einem Bereich von 1×1020 Atomen/cm3 bis 2×1021 Atomen/cm3. In einer oder mehreren der vorangehenden und folgenden Ausführungsformen umfasst die zweite Epitaxieschicht SiP mit einer P-Konzentration in einem Bereich von 5×10 20 Atomen/cm3 bis 5×1021 Atomen/cm3. In einer oder mehreren der vorangehenden und folgenden Ausführungsformen wird die erste Epitaxieschicht so ausgebildet, dass sie eine Oberseite der Finnenseitenwände nicht überschreitet. In einer oder mehreren der vorangehenden und folgenden Ausführungsformen umfassen die Finnenseitenwände mehrere Schichten.According to a further aspect of the present disclosure, in a method of manufacturing a semiconductor device, a first fin structure and a second fin structure are formed over a substrate, an insulation insulation layer is formed over the substrate so that lower portions of the first and second fin structures are embedded in the insulation insulation layer, and upper portions of the first and second fin structures from the isolation isolation layer are exposed, fin sidewalls are formed on opposite side surfaces of source / drain regions of the first and second fin structures, source / drain regions of the first and second fin structures are recessed, a first epitaxial layer is formed over the recessed first and second fin structures, a second epitaxial layer is formed with a different composition than the first epitaxial layer over the first epitaxial layer to form an intergrown second epitaxial layer with an intergrowth point. A height of a bottom of the fusion point from an upper surface of the insulation insulation layer is 50% or more of a height of the channel portions of the first and second fin structures from the upper surface of the insulation insulation layer. In one or more of the preceding and following embodiments, the formation of the second epitaxial layer comprises one or more deposition phases and one or more etching phases, which are carried out alternately. In one or more of the preceding and following embodiments, forming the second epitaxial layer comprises forming a lower layer over the first epitaxial layer, which does not form the intergrown second epitaxial layer, and forming an upper layer over the lower layer, which forms the second epitaxial layer, and the formation of the upper layer does not include an etching phase. In one or more of the preceding and following embodiments, the upper layer is formed after the etching phase of the lower layer. In one or more of the preceding and following embodiments, the first epitaxial layer comprises SiAs with an As concentration in a range from 1 × 10 20 atoms / cm 3 to 2 × 10 21 atoms / cm 3 . In one or more of the preceding and following embodiments, the second epitaxial layer comprises SiP with a P concentration in a range from 5 × 10 20 atoms / cm 3 to 5 × 10 21 atoms / cm 3 . In one or more of the preceding and following embodiments, the first epitaxial layer is formed in such a way that it does not exceed an upper side of the fin side walls. In one or more of the preceding and following embodiments, the fin sidewalls comprise multiple layers.

Gemäß einem weiteren Aspekt der vorliegenden Offenbarung werden in einem Verfahren zur Herstellung einer Halbleitervorrichtung eine erste Finnenstruktur und eine zweite Finnenstruktur über einem Substrat ausgebildet, eine Isolationsisolierungsschicht wird über dem Substrat ausgebildet, so dass untere Abschnitte der ersten und zweiten Finnenstruktur in die Isolationsisolierungsschicht eingebettet sind und obere Abschnitte der ersten und zweiten Finnenstruktur von der Isolationsisolierungsschicht freigelegt sind, Finnenseitenwände auf gegenüberliegenden Seitenflächen von Source-/Drain-Bereichen der ersten und zweiten Finnenstrukturen liegen, Source-/Drain-Bereiche der ersten und zweiten Finnenstruktur vertieft sind, eine erste Epitaxieschicht über den vertieften ersten und zweiten Finnenstrukturen ausgebildet ist, jeweils bei einer ersten Temperatur gebildet wird, ein Ätzvorgang auf der ersten Epitaxieschicht bei einer zweiten Temperatur durchgeführt wird, eine zweite Epitaxieschicht mit einer anderen Zusammensetzung als die erste Epitaxieschicht über der ersten Epitaxieschicht jeweils bei einer dritten Temperatur gebildet wird, eine dritte Epitaxieschicht mit einer anderen Zusammensetzung als die zweite Epitaxieschicht über der zweiten Epitaxieschicht bei einer vierten Temperatur gebildet wird, ein Ätzvorgang an der dritten Epitaxieschicht bei einer fünften Temperatur durchgeführt wird, und eine vierte Epitaxieschicht mit einer anderen Zusammensetzung als die dritte Epitaxieschicht über der dritten Epitaxieschicht bei einer sechsten Temperatur gebildet wird. In einer oder mehreren der vorangehenden und folgenden Ausführungsformen bildet die zweite Epitaxieschicht eine verwachsene zweite Epitaxieschicht mit einem Verwachsungspunkt, und eine Höhe eines Bodens des Verwachsungspunkts von einer oberen Oberfläche der Isolationsisolierungsschicht beträgt 50% oder mehr einer Höhe der Kanalbereiche der ersten und zweiten Finnenstrukturen von der oberen Oberfläche der Isolationsisolierungsschicht. In einer oder mehreren der vorangehenden und folgenden Ausführungsformen umfasst das Bilden der zweiten Epitaxieschicht eine oder mehrere Abscheidungsphasen und eine oder mehrere Ätzphasen, die abwechselnd durchgeführt werden. In einer oder mehreren der vorhergehenden und folgenden Ausführungsformen umfasst das Bilden der zweiten Epitaxieschicht das Bilden einer unteren Schicht über der ersten Epitaxieschicht, die nicht die verwachsene zweite Epitaxieschicht bildet, und das Bilden einer oberen Schicht über der unteren Schicht, die die zweite Epitaxieschicht bildet, und das Bilden der oberen Schicht umfasst keine Ätzphase. In einer oder mehreren der vorangehenden und folgenden Ausführungsformen, wobei die zweite Temperatur höher ist als die erste Temperatur. In einer oder mehreren der vorangehenden und folgenden Ausführungsformen ist die dritte Temperatur niedriger als die zweite Temperatur. In einer oder mehreren der vorangehenden und folgenden Ausführungsformen ist die vierte Temperatur höher als die dritte Temperatur. In einer oder mehreren der vorangehenden und folgenden Ausführungsformen ist die fünfte Temperatur höher als die vierte Temperatur.According to a further aspect of the present disclosure, in a method of manufacturing a semiconductor device, a first fin structure and a second fin structure are formed over a substrate, an insulation insulation layer is formed over the substrate so that lower portions of the first and second fin structures are embedded in the insulation insulation layer, and upper portions of the first and second fin structures are exposed by the insulation insulation layer, fin side walls lie on opposite side surfaces of source / drain regions of the first and second fin structures, source / drain regions of the first and second fin structures are recessed, a first epitaxial layer over the recessed first and second fin structures is formed, each is formed at a first temperature, an etching process is carried out on the first epitaxial layer at a second temperature, a second epitaxial layer with a different composition than the first epitaxial layer is formed over the first epitaxial layer in each case at a third temperature, a third epitaxial layer with a different composition than the second epitaxial layer is formed over the second epitaxial layer at a fourth temperature, an etching process on the third epitaxial layer at a fifth Temperature is performed, and a fourth epitaxial layer having a different composition than the third epitaxial layer is formed over the third epitaxial layer at a sixth temperature. In one or more of the preceding and following embodiments, the second epitaxial layer forms an intergrown second epitaxial layer with an intergrowth point, and a height of a bottom of the intergrowth point from an upper surface of the insulating insulation layer is 50% or more of a height of the channel regions of the first and second fin structures from the upper surface of the insulation insulation layer. In one or more of the preceding and following embodiments, the formation of the second epitaxial layer comprises one or more deposition phases and one or more etching phases, which are carried out alternately. In one or more of the preceding and following embodiments, forming the second epitaxial layer comprises forming a lower layer over the first epitaxial layer, which does not form the intergrown second epitaxial layer, and forming an upper layer over the lower layer, which forms the second epitaxial layer, and the formation of the upper layer does not include an etching phase. In one or more of the preceding and following embodiments, wherein the second temperature is higher than the first temperature. In one or more of the preceding and following embodiments, the third temperature is lower than the second temperature. In one or more of the preceding and following embodiments, the fourth temperature is higher than the third temperature. In one or more of the preceding and following embodiments, the fifth temperature is higher than the fourth temperature.

Gemäß einem anderen Aspekt der vorliegenden Offenbarung umfasst eine Halbleitervorrichtung eine Isolationsisolierungsschicht, die über einem Substrat angeordnet ist, eine erste Finnenstruktur und eine zweite Finnenstruktur, die über dem Substrat angeordnet sind, eine Gatestruktur, die über Kanalbereichen der ersten und zweiten Finnenstruktur angeordnet ist, und eine Source/Drain-Epitaxieschicht über Source/Drain-Bereichen der ersten und zweiten Finnenstruktur. Die Source/Drain-Epitaxieschicht hat eine zusammengewachsene Struktur mit einem Verwachsungspunkt, und eine Höhe eines Bodens des Verwachsungspunkts von einer oberen Oberfläche der Isolationsisolierungsschicht beträgt 65% oder mehr einer Höhe der Kanalbereiche der ersten und zweiten Finnenstrukturen von der oberen Oberfläche der Isolationsisolierungsschicht. In einer oder mehreren der vorangehenden und folgenden Ausführungsformen liegt die vertikale Dicke des Verwachsungspunktes in einem Bereich von 10 % bis 30 % einer Höhe der Source/Drain-Epitaxieschicht von einer oberen Oberfläche der Isolationsisolierungsschicht aus. In einer oder mehreren der vorangehenden und folgenden Ausführungsformen umfasst die Source/Drain-Epitaxieschicht eine erste, zweite, dritte und vierte Epitaxieschicht, die in dieser Reihenfolge über den vertieften ersten und zweiten Finnenstrukturen ausgebildet sind. In einer oder mehreren der vorangehenden und folgenden Ausführungsformen umfasst die erste Epitaxieschicht SiAs und die zweite Epitaxieschicht SiP.eine Finnenstruktur wird über einem Substrat gebildet.According to another aspect of the present disclosure, a semiconductor device includes an isolation isolation layer disposed over a substrate, a first fin structure, and a second fin structure disposed over the substrate, a gate structure disposed over channel regions of the first and second Fin structure is arranged, and a source / drain epitaxial layer over source / drain regions of the first and second fin structure. The source / drain epitaxial layer has a fused structure with a fused point, and a height of a bottom of the fused point from an upper surface of the insulating insulating layer is 65% or more of a height of the channel regions of the first and second fin structures from the upper surface of the insulating insulating layer. In one or more of the preceding and following embodiments, the vertical thickness of the intergrowth point is in a range of 10% to 30% of a height of the source / drain epitaxial layer from an upper surface of the insulating insulation layer. In one or more of the preceding and following embodiments, the source / drain epitaxial layer comprises first, second, third and fourth epitaxial layers formed in that order over the recessed first and second fin structures. In one or more of the preceding and following embodiments, the first epitaxial layer comprises SiAs and the second epitaxial layer comprises SiP. A fin structure is formed over a substrate.

Im Vorstehenden werden die Merkmale mehrerer Ausführungsformen oder Beispiele skizziert, wodurch dem Fachmann ein besseres Verständnis der Aspekte der vorliegenden Offenbarung ermöglicht wird. Der Fachmann erkennt, dass er die vorliegende Offenbarung ohne weiteres als Grundlage für die Entwicklung oder Modifizierung anderer Verfahren und Strukturen verwenden kann, um die gleichen Zwecke zu erfüllen und/oder die gleichen Vorteile der hier vorgestellten Ausführungsformen oder Beispiele zu erzielen. Der Fachmann erkennt auch, dass solche äquivalenten Konstruktionen nicht vom Geist und Umfang der vorliegenden Offenbarung abweichen und dass er verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen kann, ohne vom Geist und Umfang der vorliegenden Offenbarung abzuweichen.The foregoing outlines the features of several embodiments or examples, which will enable those skilled in the art to better understand the aspects of the present disclosure. Those skilled in the art will recognize that they can readily use the present disclosure as a basis for developing or modifying other methods and structures in order to achieve the same purposes and / or achieve the same advantages of the embodiments or examples presented here. Those skilled in the art will also recognize that such equivalent constructions do not depart from the spirit and scope of the present disclosure and that various changes, substitutions and modifications can be made without departing from the spirit and scope of the present disclosure.

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Zitierte PatentliteraturPatent literature cited

  • US 63/045421 [0001]US 63/045421 [0001]

Claims (20)

Verfahren zur Herstellung einer Halbleitervorrichtung, wobei das Verfahren umfasst: Ausbilden einer ersten Finnenstruktur und einer zweiten Finnenstruktur über einem Substrat; Ausbilden einer Isolationsisolierungsschicht über dem Substrat, so dass untere Abschnitte der ersten und zweiten Finnenstruktur in die Isolationsisolierungsschicht eingebettet sind und obere Abschnitte der ersten und zweiten Finnenstruktur von der Isolationsisolierungsschicht freigelegt sind; Ausbilden einer Gate-Struktur über Kanalbereichen der ersten und zweiten Finnenstrukturen; Aussparen von Source/Drain-Bereichen der ersten und zweiten Finnenstruktur; und Bilden einer epitaktischen Source/Drain-Struktur über den ausgesparten ersten und zweiten Finnenstrukturen, wobei die epitaktische Source/Drain-Struktur eine vereinigte Struktur mit einem Verwachsungspunkt ist, und eine Höhe eines Bodens des Verwachsungspunktes ausgehend von einer oberen Oberfläche der Isolationsisolierungsschicht 50 % oder mehr einer Höhe der Kanalbereiche der ersten und zweiten Finnenstrukturen ausgehend von der oberen Oberfläche der Isolationsisolierungsschicht beträgt.A method of manufacturing a semiconductor device, the method comprising: Forming a first fin structure and a second fin structure over a substrate; Forming an isolation isolation layer over the substrate such that lower portions of the first and second fin structures are embedded in the isolation isolation layer and upper portions of the first and second fin structures are exposed from the isolation isolation layer; Forming a gate structure over channel regions of the first and second fin structures; Recessing source / drain regions of the first and second fin structures; and Forming an epitaxial source / drain structure over the recessed first and second fin structures, wherein the epitaxial source / drain structure is a unified structure with an intergrowth point, and a height of a bottom of the fusion point starting from an upper surface of the insulation insulation layer is 50% or more of a height of the channel regions of the first and second fin structures starting from the upper surface of the insulation insulation layer. Verfahren nach Anspruch 1, wobei die Höhe des Bodens des Verwachsungspunkts ausgehend von einer oberen Oberfläche der Isolationsisolierungsschicht 75 % oder mehr der Höhe der Kanalbereiche der ersten und zweiten Finnenstrukturen ausgehend von der oberen Oberfläche der Isolationsisolierungsschicht beträgt.Procedure according to Claim 1 wherein the height of the bottom of the intergrowth point from an upper surface of the insulation insulation layer is 75% or more of the height of the channel regions of the first and second fin structures from the upper surface of the insulation insulation layer. Verfahren nach Anspruch 1 oder 2, wobei die epitaktische Source/Drain-Struktur eine erste, zweite, dritte und vierte Epitaxieschicht umfasst, die in dieser Reihenfolge über der vertieften ersten und zweiten Finnenstruktur ausgebildet sind.Procedure according to Claim 1 or 2 wherein the source / drain epitaxial structure comprises first, second, third and fourth epitaxial layers formed in that order over the recessed first and second fin structures. Verfahren nach Anspruch 3, wobei die erste Epitaxieschicht über der vertieften ersten Finnenstruktur und die erste Epitaxieschicht über der vertieften zweiten Finnenstruktur nicht miteinander verwachsen sind, und die zweite Epitaxieschicht den Verwachsungspunkt bildet.Procedure according to Claim 3 wherein the first epitaxial layer over the recessed first fin structure and the first epitaxial layer over the recessed second fin structure are not fused with one another, and the second epitaxial layer forms the fused point. Verfahren nach Anspruch 3 oder 4, wobei die erste Epitaxieschicht As umfasst und die zweite Epitaxieschicht P umfasst.Procedure according to Claim 3 or 4th wherein the first epitaxial layer comprises As and the second epitaxial layer comprises P. Verfahren nach Anspruch 5, wobei die dritte Epitaxieschicht SiP umfasst, das mit Ge dotiert ist, und die vierte Epitaxieschicht SiP umfasst.Procedure according to Claim 5 wherein the third epitaxial layer comprises SiP doped with Ge and the fourth epitaxial layer comprises SiP. Verfahren nach Anspruch 6, wobei eine P-Konzentration der zweiten epitaktischen Schicht in der ersten bis vierten epitaktischen Schicht am höchsten ist.Procedure according to Claim 6 wherein a P concentration of the second epitaxial layer is highest in the first to fourth epitaxial layers. Verfahren nach einem der Ansprüche 3 bis 7, wobei die dritte Epitaxieschicht in Kontakt mit der ersten Epitaxieschicht steht.Method according to one of the Claims 3 until 7th wherein the third epitaxial layer is in contact with the first epitaxial layer. Verfahren zur Herstellung einer Halbleitervorrichtung, wobei das Verfahren umfasst: Ausbilden einer ersten Finnenstruktur und einer zweiten Finnenstruktur über einem Substrat; Ausbilden einer Isolationsisolierungsschicht über dem Substrat, so dass untere Abschnitte der ersten und zweiten Finnenstruktur in die Isolationsisolierungsschicht eingebettet sind und obere Abschnitte der ersten und zweiten Finnenstruktur von der Isolationsisolierungsschicht freigelegt sind; Ausbilden von Finnenseitenwänden auf gegenüberliegenden Seitenflächen von Source-/Drain-Bereichen der ersten und zweiten Finnenstrukturen; Aussparen von Source-/Drain-Bereichen der ersten und zweiten Finnenstruktur; Jeweils Bilden einer ersten Epitaxieschicht über den ausgesparten ersten und zweiten Finnenstrukturen, bei einer ersten Temperatur; Durchführen eines Ätzvorgangs auf der ersten Epitaxieschicht bei einer zweiten Temperatur; Jeweils Bilden einer zweiten Epitaxieschicht mit einer anderen Zusammensetzung als die erste Epitaxieschicht über der ersten Epitaxieschicht bei einer dritten Temperatur; Bilden einer dritten Epitaxieschicht mit einer anderen Zusammensetzung als die zweite Epitaxieschicht über der zweiten Epitaxieschicht, bei einer vierten Temperatur; Durchführen eines Ätzvorgangs auf der dritten Epitaxieschicht bei einer fünften Temperatur; und Ausbilden einer vierten Epitaxieschicht, die eine andere Zusammensetzung als die dritte Epitaxieschicht hat, über der dritten Epitaxieschicht bei einer sechsten Temperatur.A method of manufacturing a semiconductor device, the method comprising: Forming a first fin structure and a second fin structure over a substrate; Forming an isolation isolation layer over the substrate such that lower portions of the first and second fin structures are embedded in the isolation isolation layer and upper portions of the first and second fin structures are exposed from the isolation isolation layer; Forming fin sidewalls on opposite side surfaces of source / drain regions of the first and second fin structures; Recessing source / drain regions of the first and second fin structures; Forming a first epitaxial layer over each of the recessed first and second fin structures at a first temperature; Performing an etching process on the first epitaxial layer at a second temperature; In each case, forming a second epitaxial layer with a different composition than the first epitaxial layer over the first epitaxial layer at a third temperature; Forming a third epitaxial layer having a different composition than the second epitaxial layer over the second epitaxial layer, at a fourth temperature; Performing an etching process on the third epitaxial layer at a fifth temperature; and Forming a fourth epitaxial layer, which has a different composition than the third epitaxial layer, over the third epitaxial layer at a sixth temperature. Verfahren nach Anspruch 9, wobei: die zweite Epitaxieschicht eine verwachsene zweite Epitaxieschicht mit einem Verwachsungspunkt bildet, und eine Höhe eines Bodens des Verwachsungspunkts ausgehend von einer oberen Oberfläche der Isolationsisolierungsschicht 50 % oder mehr einer Höhe der Kanalbereiche der ersten und zweiten Finnenstrukturen ausgehend von der oberen Oberfläche der Isolationsisolierungsschicht beträgt.Procedure according to Claim 9 , wherein: the second epitaxial layer forms an overgrown second epitaxial layer with an overgrown point, and a height of a bottom of the overgrown point starting from an upper surface of the insulation insulation layer is 50% or more of a height of the channel regions of the first and second fin structures starting from the upper surface of the insulation insulation layer . Verfahren nach Anspruch 9 oder 10, wobei die Bildung der zweiten Epitaxieschicht eine oder mehrere Abscheidungsphasen und eine oder mehrere Ätzphasen umfasst, die abwechselnd durchgeführt werden.Procedure according to Claim 9 or 10 wherein the formation of the second epitaxial layer comprises one or more deposition phases and one or more etching phases, which are carried out alternately. Verfahren nach Anspruch 10 oder 11, wobei: das Bilden der zweiten Epitaxieschicht das Bilden einer unteren Schicht über der ersten Epitaxieschicht, die nicht die verwachsene zweite Epitaxieschicht bildet, und das Bilden einer oberen Schicht über der unteren Schicht, die die zweite Epitaxieschicht bildet, umfasst, und das Ausbilden der oberen Schicht keine Ätzphase umfasst.Procedure according to Claim 10 or 11th wherein: forming the second epitaxial layer comprises forming a lower layer over the first epitaxial layer that does not form the intergrown second epitaxial layer, and forming an upper layer over the lower layer that forms the second epitaxial layer, and forming the upper one Layer does not include an etching phase. Verfahren nach Anspruch 11 oder 12, wobei die zweite Temperatur höher ist als die erste Temperatur.Procedure according to Claim 11 or 12th , wherein the second temperature is higher than the first temperature. Verfahren nach Anspruch 13, wobei die dritte Temperatur niedriger ist als die zweite Temperatur.Procedure according to Claim 13 , wherein the third temperature is lower than the second temperature. Verfahren nach Anspruch 14, wobei die vierte Temperatur höher ist als die dritte Temperatur.Procedure according to Claim 14 , the fourth temperature being higher than the third temperature. Verfahren nach Anspruch 15, wobei die fünfte Temperatur höher ist als die vierte Temperatur.Procedure according to Claim 15 , the fifth temperature being higher than the fourth temperature. Eine Halbleitervorrichtung, umfassend: eine Isolationsisolierungsschicht, die über einem Substrat angeordnet ist; eine erste Finnenstruktur und eine zweite Finnenstruktur, die über dem Substrat angeordnet sind eine Gate-Struktur, die über Kanalbereichen der ersten und der zweiten Finnenstruktur angeordnet ist; und eine Source/Drain-Epitaxieschicht, die über Source/Drain-Bereichen der ersten und der zweiten Finnenstruktur angeordnet ist, wobei: die Source-/Drain-Epitaxieschicht eine vereinigte Struktur mit einem Verwachsungspunkt aufweist, und eine Höhe eines Bodens des Verwachsungspunktes ausgehend von einer oberen Oberfläche der Isolationsisolierungsschicht 65% oder mehr einer Höhe der Kanalbereiche der ersten und zweiten Finnenstrukturen ausgehend von der oberen Oberfläche der Isolationsisolierungsschicht beträgt.A semiconductor device comprising: an insulating insulating layer disposed over a substrate; a first fin structure and a second fin structure disposed over the substrate a gate structure disposed over channel regions of the first and second fin structures; and a source / drain epitaxial layer disposed over source / drain regions of the first and second fin structures, wherein: the source / drain epitaxial layer has a unified structure with an intergrowth point, and a height of a bottom of the fusion point based on an upper surface of the insulation insulation layer is 65% or more of a height of the channel regions of the first and second fin structures based on the upper surface of the insulation insulation layer. Halbleitervorrichtung nach Anspruch 17, wobei eine vertikale Dicke des Verwachsungspunkts in einem Bereich von 10 % bis 30 % einer Höhe der Source/Drain-Epitaxieschicht ausgehend von einer oberen Oberfläche der Isolationsisolierungsschicht liegt.Semiconductor device according to Claim 17 , wherein a vertical thickness of the fused point is in a range of 10% to 30% of a height of the source / drain epitaxial layer from an upper surface of the insulating insulating layer. Halbleitervorrichtung nach Anspruch 17 oder 18, wobei die Source/Drain-Epitaxieschicht eine erste, zweite, dritte und vierte Epitaxieschicht über den vertieften ersten und zweiten Finnenstrukturen umfasst.Semiconductor device according to Claim 17 or 18th wherein the source / drain epitaxial layer comprises first, second, third and fourth epitaxial layers over the recessed first and second fin structures. Halbleitervorrichtung nach einem der Ansprüche 17 bis 19, wobei die erste Epitaxieschicht SiAs umfasst, und die zweite Epitaxieschicht SiP umfasst.Semiconductor device according to one of the Claims 17 until 19th wherein the first epitaxial layer comprises SiAs and the second epitaxial layer comprises SiP.
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