DE102020106459B4 - CHIP PACKAGE STRUCTURE WITH FORMING LAYER AND METHOD OF FORMING SAME - Google Patents

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    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
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    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
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    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
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    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
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    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Abstract

Chip-Package-Struktur, aufweisend:eine Verdrahtungsstruktur (902);eine erste Chipstruktur (990) über der Verdrahtungsstruktur (902);eine erste Formungsschicht (901), die die erste Chipstruktur (990) umgibt;eine zweite Chipstruktur (170) über der ersten Chipstruktur (990) und der ersten Formungsschicht (901);eine zweite Formungsschicht (180), die die zweite Chipstruktur (170) umgibt und über der ersten Chipstruktur (990) und der ersten Formungsschicht (901) liegt;eine dritte Chipstruktur (130) über der zweiten Chipstruktur (170) und der zweiten Formungsschicht (180);eine dritte Formungsschicht (140), die die dritte Chipstruktur (130) umgibt und über der zweiten Chipstruktur (170) und der zweiten Formungsschicht (180) liegt, wobei eine erste Seitenwand (182) der zweiten Formungsschicht (180) und eine zweite Seitenwand (142) der dritten Formungsschicht (140) im Wesentlichen koplanar sind; undeine vierte Formungsschicht (960), die die zweite Formungsschicht (180) und die dritte Formungsschicht (140) umgibt, wobei eine dritte Seitenwand (901a) der ersten Formungsschicht (901) und eine vierte Seitenwand (962) der vierten Formungsschicht (960) im Wesentlichen koplanar sind.A chip package structure comprising: a wiring structure (902); a first chip structure (990) over the wiring structure (902); a first molding layer (901) surrounding the first chip structure (990); a second chip structure (170) over the first chip structure (990) and the first molding layer (901);a second molding layer (180) surrounding the second chip structure (170) and overlying the first chip structure (990) and the first molding layer (901);a third chip structure ( 130) overlying the second chip structure (170) and the second molding layer (180); a third molding layer (140) surrounding the third chip structure (130) and overlying the second chip structure (170) and the second molding layer (180), wherein a first sidewall (182) of the second molding layer (180) and a second sidewall (142) of the third molding layer (140) are substantially coplanar; anda fourth molding layer (960) surrounding the second molding layer (180) and the third molding layer (140), wherein a third sidewall (901a) of the first molding layer (901) and a fourth sidewall (962) of the fourth molding layer (960) im are substantially coplanar.

Description

HINTERGRUNDBACKGROUND

Die Industrie integrierter Halbleiterschaltungen (IC-Industrie) hat ein rasches Wachstum erfahren. Technologische Fortschritte in IC-Materialien und Design haben Generationen von ICs erzeugt. Jede Generation weist kleinere und komplexere Schaltungen als die vorangehende Generation auf. Diese Fortschritte haben jedoch die Komplexität einer Verarbeitung und Herstellung von ICs erhöht.The semiconductor integrated circuit (IC) industry has experienced rapid growth. Technological advances in IC materials and design have produced generations of ICs. Each generation has smaller and more complex circuits than the previous generation. However, these advances have increased the complexity of processing and manufacturing ICs.

Im Laufe der IC-Entwicklung hat die funktionelle Dichte (d.h. die Anzahl miteinander verbundener Vorrichtungen pro Chipfläche) im Allgemeinen zugenommen, während geometrische Größe (d.h. die kleinste Komponente (oder Leitung) die unter Verwendung eines Fertigungsprozesses geschaffen werden kann) abgenommen hat. Dieser Abwärtsskalierungsprozess stellt im Allgemeinen durch Erhöhung von Produktionseffizienz und Senken damit verbundener Kosten Vorteile bereit.In general, as IC development has progressed, functional density (i.e., the number of interconnected devices per chip area) has increased, while geometric size (i.e., the smallest component (or line) that can be created using a fabrication process) has decreased. This scaling-down process generally provides benefits by increasing production efficiencies and decreasing associated costs.

Typischerweise werden dutzende oder hunderte integrierte Schaltungen auf einem einzigen Halbleiterwafer hergestellt. Die einzelnen Dies werden durch Sägen der integrierten Schaltungen entlang Ritzlinien vereinzelt. Die einzelnen Dies werden dann separat verpackt. Die Halbleiterindustrie verbessert ständig die Integrationsdichte verschiedener elektronischer Komponenten (z.B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) durch ständige Verringerungen der minimalen Merkmalsgröße, wodurch mehr Komponenten in einer bestimmten Fläche integriert werden können. Da jedoch Merkmalgrößen ständig kleiner werden, werden Fertigungsprozesse immer schwieriger durchzuführen. Daher ist es eine Aufgabe, zuverlässige Packages mit elektronischen Komponenten mit hoher Integrationsdichte zu bilden.Typically, dozens or hundreds of integrated circuits are fabricated on a single semiconductor wafer. The individual dies are separated by sawing the integrated circuits along scribe lines. The individual dies are then packed separately. The semiconductor industry is continually improving the integration density of various electronic components (e.g., transistors, diodes, resistors, capacitors, etc.) through continued reductions in minimum feature size, allowing more components to be integrated in a given area. However, as feature sizes continue to shrink, manufacturing processes become increasingly difficult to perform. Therefore, it is an object to form reliable electronic component packages with high integration density.

Die US 2018 / 0 277 520 A1 beschreibt ein Verfahren umfassend das Anbringen eines Chips einer ersten Ebene an einem Dummy-Chip, das Einkapseln des Chips der ersten Ebene in einem ersten Material, das Ausbilden von Vias über dem Chip der ersten Ebene, das Anbringen eines Chips der zweiten Ebene über dem Chip der ersten Ebene und das Einkapseln der Vias und des Chips der zweiten Ebene in einem zweiten Material. Umverteilungsleitungen werden über den Vias und dem Chip der zweiten Ebene gebildet und elektrisch mit ihnen verbunden.US 2018/0 277 520 A1 describes a method comprising attaching a first level chip to a dummy chip, encapsulating the first level chip in a first material, forming vias over the first level chip, attaching a second level chip over the first level chip and encapsulating the vias and the second level chip in a second material. Redistribution lines are formed over and electrically connected to the vias and the second level chip.

Die US 2018 / 0 138 083 A1 beschreibt ein Fan-out-Halbleiterpaket mit einem ersten Verbindungselement mit einem Durchgangsloch, ersten und zweiten Chips, die in dem Durchgangsloch angeordnet sind, einem Verkapselungsmaterial, das zumindest Teile des ersten Verbindungselements, des ersten Chips und des zweiten Chips verkapselt, und einem zweiten Verbindungselement, das auf dem ersten Verbindungselement und auf aktiven Oberflächen des ersten Chips und des zweiten Chips angeordnet ist. Eine Umverteilungsschicht des zweiten Verbindungselements ist sowohl mit dem ersten als auch mit dem zweiten Verbindungselement durch erste und zweite Leiter verbunden. Die US 2017 / 0 098 629 A1 beschreibt eine Halbleiterpaketstruktur mit einem ersten Chip mit einer ersten Oberfläche und einer ihr gegenüberliegenden zweiten Oberfläche. Eine erste Formmasse umgibt den ersten Chip. Eine ersteUS 2018 / 0 138 083 A1 describes a fan-out semiconductor package with a first connection element with a through hole, first and second chips that are arranged in the through hole, an encapsulation material that contains at least parts of the first connection element, the first chip and the second chip encapsulated, and a second connection element, which is arranged on the first connection element and on active surfaces of the first chip and the second chip. A redistribution layer of the second connection element is connected to both the first and second connection elements by first and second conductors. US 2017/0 098 629 A1 describes a semiconductor package structure having a first chip with a first surface and a second surface opposite thereto. A first molding compound surrounds the first chip. A first

Umverteilungsschichtstruktur (RDL) ist auf der zweiten Oberfläche des ersten Chip angeordnet und erstreckt sich seitlich auf der ersten Formmasse. Ein zweiter Chip ist auf der ersten RDL-Struktur angeordnet und hat eine erste Oberfläche und eine ihr gegenüberliegende zweite Oberfläche. Eine zweite Formmasse umgibt den zweiten Chip. Eine erste Schutzschicht bedeckt eine Seitenwand der ersten RDL-Struktur und eine Seitenwand der ersten Formmasse.Redistribution layer structure (RDL) is arranged on the second surface of the first die and extends laterally on the first molding compound. A second die is disposed on the first RDL structure and has a first surface and a second surface opposite thereto. A second molding compound surrounds the second chip. A first protective layer covers a sidewall of the first RDL structure and a sidewall of the first molding compound.

Die US 2018 / 0 122 764 A1 beschreibt eine Chip-Paketstruktur mit einem Umverteilungssubstrat und einer ersten Chipstruktur über dem Umverteilungssubstrat. Die Chip-Paketstruktur umfasst ferner eine erste Formschicht, die die erste Chip-Struktur umgibt. Die Chip-Paketstruktur enthält außerdem eine zweite Chip-Struktur über der ersten Chip-Struktur sowie eine zweite Formschicht, die die zweite Chipstruktur umgibt. Die Chip-Paketstruktur enthält darüber hinaus eine dritte Formschicht, die die erste Formschicht und die zweite Formschicht umgibt.US 2018/0 122 764 A1 describes a chip package structure with a redistribution substrate and a first chip structure over the redistribution substrate. The chip package structure further includes a first molding layer surrounding the first chip structure. The chip package structure also includes a second chip structure overlying the first chip structure and a second molding layer surrounding the second chip structure. The chip package structure also includes a third molding layer surrounding the first molding layer and the second molding layer.

Figurenlistecharacter list

Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.

  • 1A-1H sind Querschnittsansichten verschiedener Stufen eines Prozesses zur Bildung einer Chip-Package-Struktur gemäß manchen Ausführungsformen.
  • 1C-1 und 1H-1 sind Draufsichten der Chip-Package-Struktur von 1C und 1H gemäß manchen Ausführungsformen.
  • 2A-2H sind Querschnittsansichten verschiedener Stufen eines Prozesses zur Bildung einer Chip-Package-Struktur gemäß manchen Ausführungsformen.
  • 2B-1 und 2H-1 sind Draufsichten der Chip-Package-Struktur von 2B und 2H gemäß manchen Ausführungsformen.
  • 3A-3E sind Querschnittsansichten verschiedener Stufen eines Prozesses zur Bildung einer Chip-Package-Struktur gemäß manchen Ausführungsformen.
  • 4A ist eine Draufsicht der Chip-Package-Struktur von 3E gemäß manchen Ausführungsformen.
  • 4B ist eine perspektivische Ansicht der Chip-Package-Struktur von 3E gemäß manchen Ausführungsformen.
  • 5 ist eine Draufsicht der Chip-Package-Struktur von 3E gemäß manchen Ausführungsformen.
  • 6 ist eine Draufsicht der Chip-Package-Struktur von 3E gemäß manchen Ausführungsformen.
  • 7 ist eine Draufsicht der Chip-Package-Struktur von 3E gemäß manchen Ausführungsformen.
  • 8 ist eine Draufsicht der Chip-Package-Struktur von 3E gemäß manchen Ausführungsformen.
  • 9A-9E sind Querschnittsansichten verschiedener Stufen eines Prozesses zur Bildung einer Chip-Package-Struktur gemäß manchen Ausführungsformen.
  • 9C-1 ist eine Draufsicht der Chip-Package-Struktur von 9C gemäß manchen Ausführungsformen.
  • 9C-2 ist eine Querschnittsansicht, die die Chip-Package-Struktur entlang einer Schnittlinie II-II' in 9C-1 veranschaulicht, gemäß manchen Ausführungsformen.
  • 10A-10D sind Querschnittsansichten verschiedener Stufen eines Prozesses zur Bildung einer Chip-Package-Struktur gemäß manchen Ausführungsformen.
  • 11A ist eine Querschnittsansicht einer Chip-Package-Struktur gemäß manchen Ausführungsformen.
  • 11B ist eine Draufsicht der Chip-Package-Struktur von 11A gemäß manchen Ausführungsformen.
  • 12 ist eine Querschnittsansicht einer Chip-Package-Struktur gemäß manchen Ausführungsformen.
  • 13 ist eine Querschnittsansicht einer Chip-Package-Struktur gemäß manchen Ausführungsformen.
Aspects of the present disclosure are best understood by considering the following detailed description when taken in connection with the accompanying drawings. It should be noted that, in accordance with standard industry practice, various features are not drawn to scale. In fact, the dimensions of the various features may be arbitrarily exaggerated or minimized for the sake of clarity of explanation.
  • 1A-1H 12 are cross-sectional views of various stages of a process of forming a chip package structure, according to some embodiments.
  • 1C-1 and 1H-1 12 are plan views of the chip package structure of FIG 1C and 1H according to some embodiments.
  • 2A-2H are cross-sectional views of various stages of a process of formation a chip package structure according to some embodiments.
  • 2B-1 and 2H-1 12 are plan views of the chip package structure of FIG 2 B and 2H according to some embodiments.
  • 3A-3E 12 are cross-sectional views of various stages of a process of forming a chip package structure, according to some embodiments.
  • 4A FIG. 12 is a plan view of the chip package structure of FIG 3E according to some embodiments.
  • 4B FIG. 14 is a perspective view of the chip package structure of FIG 3E according to some embodiments.
  • 5 FIG. 12 is a plan view of the chip package structure of FIG 3E according to some embodiments.
  • 6 FIG. 12 is a plan view of the chip package structure of FIG 3E according to some embodiments.
  • 7 FIG. 12 is a plan view of the chip package structure of FIG 3E according to some embodiments.
  • 8th FIG. 12 is a plan view of the chip package structure of FIG 3E according to some embodiments.
  • 9A-9E 12 are cross-sectional views of various stages of a process of forming a chip package structure, according to some embodiments.
  • 9C-1 FIG. 12 is a plan view of the chip package structure of FIG 9C according to some embodiments.
  • 9C-2 Fig. 12 is a cross-sectional view showing the chip package structure taken along a line II-II' in Fig 9C-1 illustrated, according to some embodiments.
  • 10A-10D 12 are cross-sectional views of various stages of a process of forming a chip package structure, according to some embodiments.
  • 11A 12 is a cross-sectional view of a chip package structure according to some embodiments.
  • 11B FIG. 12 is a plan view of the chip package structure of FIG 11A according to some embodiments.
  • 12 12 is a cross-sectional view of a chip package structure according to some embodiments.
  • 13 12 is a cross-sectional view of a chip package structure according to some embodiments.

AUSFÜHRLICHE BESCHREIBUNGDETAILED DESCRIPTION

Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele zur Implementierung verschiedener Merkmale des bereitgestellten Gegenstands vor. Spezielle Beispiele von Komponenten und Anordnungen sind in der Folge zur Vereinfachung der vorliegenden Offenbarung beschrieben. Zum Beispiel kann die Bildung eines ersten Elements über oder auf einem zweiten Element in der folgenden Beschreibung Ausführungsformen enthalten, in welchen das erste und zweite Element in direktem Kontakt gebildet sind, und kann auch Ausführungsformen enthalten, in welchen zusätzliche Elemente zwischen dem ersten und zweiten Element gebildet sein können, so dass das erste und zweite Element nicht in direktem Kontakt sein könnten. Zusätzlich kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und legt selbst kein Verhältnis zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen fest.The following disclosure provides many different embodiments or examples for implementing various features of the provided subject matter. Specific examples of components and arrangements are described below to simplify the present disclosure. For example, the formation of a first element over or on a second element in the following description may include embodiments in which the first and second elements are formed in face-to-face contact, and may also include embodiments in which additional elements are formed between the first and second elements can be formed so that the first and second elements could not be in direct contact. Additionally, the present disclosure may repeat reference numbers and/or letters in the various examples. This repetition is for the purpose of simplicity and clarity and does not in itself establish a relationship between the various embodiments and/or configurations discussed.

Weiter können räumlich relative Ausdrücke wie „unterliegend“, „unterhalb“, unter”, „überliegend“, „ober“ „und dergleichen hier zur einfachen Beschreibung verwendet werden, um ein Verhältnis eines Elements oder Merkmals zu einem oder mehreren anderen Element(en) oder Merkmal(en) zu beschreiben, die in den Figuren dargestellt sind. Die raumbezogenen Begriffe sollen unterschiedliche Orientierungen der Vorrichtung in Verwendung oder Betrieb zusätzlich zu der in den Figuren dargestellten Orientierung beinhalten. Die Vorrichtung kann anders orientiert (90 Grad oder in anderen Orientierungen gedreht) sein und die hierin verwendeten räumlich relativen Beschreibungsausdrücke können ebenso entsprechend ausgelegt werden.Further, spatially relative terms such as "underlying," "below," under, "overlying," "upper," and the like may be used herein for ease of description to indicate a relationship of one element or feature to one or more other element(s). or to describe feature(s) illustrated in the figures. The spatial terms are intended to encompass different orientations of the device in use or operation in addition to the orientation depicted in the figures. The device may be otherwise oriented (rotated 90 degrees or at other orientations) and the spatially relative descriptive terms used herein also construed accordingly.

Der Begriff „im Wesentlichen“ in der Beschreibung, wie in „im Wesentlichen flach“ oder in „im Wesentlichen koplanar“ usw., ist für Fachleute verständlich. In manchen Ausführungsformen kann das Adjektiv im Wesentlichen fehlen. Wenn anwendbar kann der Begriff „im Wesentlichen“ auch Ausführungsformen mit „vollständig“, „komplette“, „alle“ usw. enthalten. Wenn anwendbar, kann sich der Begriff „im Wesentlichen“ auch auf 90% oder höher, wie 95% oder höher, insbesondere 99% oder höher, enthaltend 100%, beziehen. Ferner sind Begriffe wie „im Wesentlichen parallel“ oder „im Wesentlichen senkrecht“ so auszulegen, dass sie eine unwesentliche Abweichung von der spezifizierten Anordnung nicht ausschließen und zum Beispiel Abweichungen bis zu 10° enthalten können. Der Begriff „im Wesentlichen“ schließt „vollständig“ nicht aus, z.B. kann eine Zusammensetzung, die „im Wesentlichen frei“ von Y ist, komplett frei von Y sein.The term "substantially" in the specification, as in "substantially flat," or in "substantially coplanar," etc., is understood by those skilled in the art. In some embodiments, the adjective may be substantially absent. Where applicable, the term "substantially" may also include embodiments including "complete,""complete,""all," etc. Where applicable, the term "substantially" may also refer to 90% or greater, such as 95% or greater, particularly 99% or greater, including 100%. Furthermore, terms such as "substantially parallel" or "substantially perpendicular" are to be construed as not precluding insubstantial deviation from the specified arrangement and, for example, deviations can contain up to 10°. The term "substantially" does not exclude "completely," e.g., a composition that is "substantially free" of Y may be completely free of Y.

Begriffe wie „etwa“ in Verbindung mit einer spezifischen Distanz oder Größe sind so auszulegen, dass sie eine unwesentliche Abweichung von der spezifizierten Distanz oder Größe nicht ausschließen und zum Beispiel Abweichungen bis zu 10° enthalten können. Der Begriff „etwa“ in Bezug auf einen numerischen Wert × kann × ±5 oder 10% bedeuten.Terms such as "approximately" in connection with a specific distance or size should be interpreted in such a way that they do not exclude an insignificant deviation from the specified distance or size and may, for example, include deviations of up to 10°. The term "about" in relation to a numerical value x can mean x ±5 or 10%.

Es sind manche Ausführungsformen der Offenbarung beschrieben. Zusätzliche Schritte können vor, während und/oder nach den Stufen, die in diesen Ausführungsformen beschrieben sind, bereitgestellt sein. Manche der Stufen, die beschrieben sind, können für andere Ausführungsformen ersetzt oder eliminiert werden. Zusätzliche Elemente können der Halbleitervorrichtungsstruktur hinzugefügt werden. Manche der unten beschriebenen Elemente können für andere Ausführungsformen ersetzt oder eliminiert werden. Obwohl manche Ausführungsformen mit Schritten besprochen sind, die in einer bestimmten Reihenfolge durchgeführt werden, können diese Schritte in einer anderen logischen Reihenfolge durchgeführt werden.Some embodiments of the disclosure are described. Additional steps may be provided before, during, and/or after the steps described in these embodiments. Some of the stages described may be substituted or eliminated for other embodiments. Additional elements can be added to the semiconductor device structure. Some of the elements described below may be substituted or eliminated for other embodiments. Although some embodiments are discussed with steps performed in a particular order, these steps may be performed in a different logical order.

Andere Merkmale und Prozesse können enthalten sein. Zum Beispiel können Teststrukturen enthalten sein, um Verifizierungstestung des 3D-Packaging oder der 3DIC-Vorrichtungen zu unterstützen. Die Teststrukturen können zum Beispiel Test-Pads aufweisen, die in einer Umverteilungsschicht oder auf einem Substrat gebildet sind, die bzw. das die Testung des 3D-Packaging oder 3DIC, die Verwendung von Sonden und/oder Sondenkarten und dergleichen erlaubt. Die Verifizierungstestung kann auf Zwischenstrukturen wie auch an der endgültigen Struktur durchgeführt werden. Zusätzlich können die hier offenbarten Strukturen und Verfahren in Verbindung mit Testmethodologien verwendet werden, die Zwischenverifizierung bekannt guter Dis beinhalten, um die Ausbeute zu erhöhen und Kosten zu senken.Other features and processes may be included. For example, test structures may be included to support verification testing of 3D packaging or 3DIC devices. For example, the test structures may include test pads formed in a redistribution layer or on a substrate that allows for testing of 3D packaging or 3DIC, use of probes and/or probe cards, and the like. Verification testing can be performed on intermediate structures as well as on the final structure. Additionally, the structures and methods disclosed herein can be used in conjunction with testing methodologies involving intermediate verification of known good diss to increase yields and reduce costs.

1A-1H sind Querschnittsansichten verschiedener Stufen eines Prozesses zur Bildung einer Chip-Package-Struktur gemäß manchen Ausführungsformen. 1C-1 und 1H-1 sind Draufsichten der Chip-Package-Struktur von 1C und 1H gemäß manchen Ausführungsformen. 1C ist eine Querschnittsansicht, die das Package 100 entlang einer Schnittlinie I-I' in 1C-1 veranschaulicht, gemäß manchen Ausführungsformen. 1H ist eine Querschnittsansicht, die die Chip-Package-Struktur 300 entlang einer Schnittlinie I-I' in 1H-1 veranschaulicht, gemäß manchen Ausführungsformen. 1A-1H 12 are cross-sectional views of various stages of a process of forming a chip package structure, according to some embodiments. 1C-1 and 1H-1 12 are plan views of the chip package structure of FIG 1C and 1H according to some embodiments. 1C 12 is a cross-sectional view showing the package 100 along a line II' in FIG 1C-1 illustrated, according to some embodiments. 1H FIG. 12 is a cross-sectional view showing the chip package structure 300 taken along a line II' in FIG 1H-1 illustrated, according to some embodiments.

Wie in 1A dargestellt, ist ein Trägersubstrat 110 gemäß manchen Ausführungsformen bereitgestellt. Das Trägersubstrat 110 ist dazu eingerichtet, eine vorübergehende mechanische und strukturelle Stütze während anschließender Bearbeitungsschritte gemäß manchen Ausführungsformen bereitzustellen. Das Trägersubstrat 110 enthält gemäß manchen Ausführungsformen Glas, Siliziumoxid, Aluminiumoxid, eine Kombination davon und/oder dergleichen. Das Trägersubstrat 110 weist gemäß manchen Ausführungsformen einen Wafer auf.As in 1A shown, a carrier substrate 110 is provided in accordance with some embodiments. The carrier substrate 110 is configured to provide temporary mechanical and structural support during subsequent processing steps according to some embodiments. The carrier substrate 110 includes glass, silicon oxide, aluminum oxide, a combination thereof, and/or the like, according to some embodiments. According to some embodiments, the carrier substrate 110 comprises a wafer.

Wie in 1A dargestellt, wird gemäß manchen Ausführungsformen eine Klebeschicht 120 über dem Trägersubstrat 110 gebildet. Die Klebeschicht 120 enthält gemäß manchen Ausführungsformen jedes geeignete Klebematerial, wie ein Polymermaterial. Zum Beispiel enthält die Klebeschicht 120 gemäß manchen Ausführungsformen einen Ultraviolettkleber (UV-Kleber), der seine Klebeeigenschaften verliert, wenn er mit UV-Licht bestrahlt wird. In manchen Ausführungsformen enthält die Klebeschicht 120 ein doppelseitiges Klebeband. Die Klebeschicht 120 wird unter Verwendung eines Laminierungsprozesses, eines Rotationsbeschichtungsprozesses oder eines anderen geeigneten Prozesses gebildet.As in 1A As illustrated, an adhesive layer 120 is formed over the support substrate 110 in accordance with some embodiments. Adhesive layer 120 includes any suitable adhesive material, such as a polymeric material, according to some embodiments. For example, according to some embodiments, the adhesive layer 120 includes an ultraviolet (UV) adhesive that loses its adhesive properties when exposed to UV light. In some embodiments, the adhesive layer 120 includes a double-sided adhesive tape. The adhesive layer 120 is formed using a lamination process, a spin coating process, or other suitable process.

Wie in 1A dargestellt, sind gemäß manchen Ausführungsformen Chipstrukturen 130 über der Klebeschicht 120 bereitgestellt. Jede der Chipstrukturen 130 weist einen Chip 132, eine dielektrische Schicht 134, Bonding-Pads 136, Zwischenverbindungsstrukturen 138 und eine Passivierungsschicht 139 gemäß manchen Ausführungsformen auf. Die dielektrische Schicht 134 wird gemäß manchen Ausführungsformen über dem Chip 132 gebildet.As in 1A As illustrated, chip structures 130 are provided over the adhesive layer 120, according to some embodiments. Each of the chip structures 130 includes a chip 132, a dielectric layer 134, bonding pads 136, interconnect structures 138, and a passivation layer 139 according to some embodiments. Dielectric layer 134 is formed over chip 132 in accordance with some embodiments.

Die dielektrische Schicht 134 enthält gemäß manchen Ausführungsformen Siliziumoxid, Siliziumoxynitrid, Borosilikatglas (BSG), Phosphosilikatglas (PSG), Borophosphosilikatglas (BPSG), fluoriertes Silikatglas (FSG), Low-k Material, poröses dielektrisches Material oder eine Kombination davon. Die dielektrische Schicht 134 wird gemäß manchen Ausführungsformen unter Verwendung eines CVD-Prozesses, eines HDPCVD-Prozesses, eines Spin-on-Prozesses, eines Sputterprozesses oder einer Kombination davon gebildet.The dielectric layer 134 includes silicon oxide, silicon oxynitride, borosilicate glass (BSG), phosphosilicate glass (PSG), borophosphosilicate glass (BPSG), fluorinated silicate glass (FSG), low-k material, porous dielectric material, or a combination thereof, according to some embodiments. The dielectric layer 134 is formed using a CVD process, an HDPCVD process, a spin-on process, a sputtering process, or a combination thereof, according to some embodiments.

Die Bonding-Pads 136 werden gemäß manchen Ausführungsformen in der dielektrischen Schicht 134 gebildet. Die Bonding-Pads 136 sind gemäß manchen Ausführungsformen elektrisch mit Vorrichtungen (nicht dargestellt) verbunden, die in/über dem Chip 132 gebildet sind. Die Zwischenverbindungsstrukturen 138 werden gemäß manchen Ausführungsformen über den entsprechenden Bonding-Pads 136 gebildet.Bonding pads 136 are formed in dielectric layer 134, according to some embodiments. The bonding pads 136 are electrically connected to devices (not shown) that, according to some embodiments are formed in/over the chip 132. The interconnect structures 138 are formed over the corresponding bonding pads 136, according to some embodiments.

Die Zwischenverbindungsstrukturen 138 weisen gemäß manchen Ausführungsformen leitfähige Säulen oder leitfähige Höcker auf. Die Passivierungsschicht 139 wird gemäß manchen Ausführungsformen über der dielektrischen Schicht 134 gebildet und umgibt die Zwischenverbindungsstrukturen 138. Die Passivierungsschicht 139 enthält ein Polymermaterial oder ein anderes geeignetes Isoliermaterial.The interconnect structures 138 include conductive pillars or conductive bumps, according to some embodiments. Passivation layer 139 is formed over dielectric layer 134 and surrounds interconnect structures 138, according to some embodiments. Passivation layer 139 includes a polymeric material or other suitable insulating material.

Wie in 1B dargestellt, wird gemäß manchen Ausführungsformen eine Formungsschicht 140 über dem Trägersubstrat 110 und der Klebeschicht 120 gebildet. Die Formungsschicht 140 umgibt gemäß manchen Ausführungsformen die Chipstrukturen 130. In manchen Ausführungsformen liegen Abschnitte der Formungsschicht 140 zwischen den Chipstrukturen 130. Die Formungsschicht 140 enthält ein Polymermaterial oder ein anderes geeignetes Isoliermaterial. Das Trägersubstrat 110 und die Formungsschicht 140 sind gemäß manchen Ausführungsformen aus verschiedenen Materialien hergestellt.As in 1B As illustrated, a molding layer 140 is formed over the support substrate 110 and the adhesive layer 120, according to some embodiments. Molding layer 140 surrounds chip structures 130, according to some embodiments. In some embodiments, portions of molding layer 140 lie between chip structures 130. Molding layer 140 includes a polymeric material or other suitable insulating material. The support substrate 110 and the molding layer 140 are made of different materials, according to some embodiments.

Die Bildung der Formungsschicht 140 umfasst gemäß manchen Ausführungsformen ein Bilden einer Formmasse-Materialschicht über der Klebeschicht 120; ein Durchführen eines Härtungsprozesses zur Vernetzung (oder Wärmehärtung) der Polymere der Formmasse-Materialschicht; ein Durchführen eines Schleifprozesses über der Formmasse-Materialschicht, bis die Zwischenverbindungsstrukturen 138 freiliegen. Daher sind die Deckflächen 138a, 130a und 142 der Zwischenverbindungsstrukturen 138, der Chipstrukturen 130 und der Formungsschicht 140 gemäß manchen Ausführungsformen im Wesentlichen koplanar.Forming the molding layer 140 includes forming a molding compound material layer over the adhesive layer 120, in accordance with some embodiments; performing a curing process to crosslink (or thermoset) the polymers of the molding compound material layer; performing a grinding process over the molding compound material layer until the interconnect structures 138 are exposed. Therefore, according to some embodiments, the top surfaces 138a, 130a, and 142 of the interconnect structures 138, the chip structures 130, and the molding layer 140 are substantially coplanar.

Wie in 1B dargestellt, wird gemäß manchen Ausführungsformen eine Isolierschicht 150 über der Formungsschicht 140 und den Chipstrukturen 130 gebildet. Die Isolierschicht 150 ist gemäß manchen Ausführungsformen eine durchgehende Schicht. Die Isolierschicht 150 weist gemäß manchen Ausführungsformen Löcher 152 über den Zwischenverbindungsstrukturen 138 auf. Die Löcher 152 legen gemäß manchen Ausführungsformen jeweils die darunter liegenden Zwischenverbindungsstrukturen 138 frei.As in 1B As illustrated, an insulating layer 150 is formed over the molding layer 140 and the chip structures 130, according to some embodiments. The insulating layer 150 is a continuous layer, according to some embodiments. The insulating layer 150 has holes 152 over the interconnect structures 138, in accordance with some embodiments. The holes 152 each expose the underlying interconnect structures 138, in accordance with some embodiments.

Aufgrund unterschiedlicher Wärmeausdehnungskoeffizienten (CTEs, Coefficients of Thermal Expansion) verschiedener Elemente des Packages 100 gemäß manchen Ausführungsformen, neigt das Package 100 dazu, sich an den Rändern 100e des Packages 100 zu verwerfen (zu krümmen). Daher ist gemäß manchen Ausführungsformen, um das Verwerfen des Packages 100 zu eliminieren oder zu verringern, der Wärmeausdehnungskoeffizient des Materials des Trägersubstrats 110 kleiner als der Wärmeausdehnungskoeffizient des Materials der Formungsschicht 140. Due to different coefficients of thermal expansion (CTEs) of various elements of the package 100 according to some embodiments, the package 100 tends to warp (curve) at the edges 100e of the package 100 . Therefore, according to some embodiments, to eliminate or reduce warping of the package 100, the coefficient of thermal expansion of the material of the support substrate 110 is less than the coefficient of thermal expansion of the material of the molding layer 140.

Wie in 3D dargestellt, werden gemäß manchen Ausführungsformen leitfähige Säulen 160 in und über den Löchern 152 gebildet, um jeweils elektrisch mit den Zwischenverbindungsstrukturen 138 verbunden zu sein. Die leitfähigen Säulen 160 enthalten Kupfer oder ein anderes geeignetes leitfähiges Material.As in 3D As illustrated, conductive pillars 160 are formed in and over holes 152 to be electrically connected to interconnect structures 138, respectively, according to some embodiments. The conductive pillars 160 contain copper or another suitable conductive material.

Wie in 3D dargestellt, sind gemäß manchen Ausführungsformen Chipstrukturen 170 über der Isolierschicht 150 bereitgestellt. Die Chipstrukturen 170 sind gemäß manchen Ausführungsformen über den Chipstrukturen 130 und der Formungsschicht 140 positioniert.As in 3D 1, chip structures 170 are provided over insulating layer 150, according to some embodiments. The chip structures 170 are positioned over the chip structures 130 and the molding layer 140, according to some embodiments.

In manchen Ausführungsformen ist ein Abschnitt jeder der Chipstrukturen 130 durch die Chipstrukturen 170 freigelegt. Die Chipstrukturen 170 befinden sich gemäß manchen Ausführungsformen zwischen den leitfähigen Säulen 160. Die leitfähigen Säulen 160 umgeben gemäß manchen Ausführungsformen die Chipstrukturen 170.In some embodiments, a portion of each of chip structures 130 is exposed through chip structures 170 . The chip structures 170 are located between the conductive pillars 160, according to some embodiments. The conductive pillars 160 surround the chip structures 170, according to some embodiments.

Jede der Chipstrukturen 170 weist gemäß manchen Ausführungsformen einen Chip 172, eine dielektrische Schicht 174, Bonding-Pads 176, Zwischenverbindungsstrukturen 178 und eine Passivierungsschicht 179 auf. Die dielektrische Schicht 174 wird gemäß manchen Ausführungsformen über dem Chip 172 gebildet.Each of the chip structures 170 includes a chip 172, a dielectric layer 174, bonding pads 176, interconnect structures 178, and a passivation layer 179, according to some embodiments. Dielectric layer 174 is formed over chip 172 in accordance with some embodiments.

Die dielektrische Schicht 174 enthält gemäß manchen Ausführungsformen Siliziumoxid, Siliziumoxynitrid, Borosilikatglas (BSG), Phosphosilikatglas (PSG), Borophosphosilikatglas (BPSG), fluoriertes Silikatglas (FSG), Low-k Material, poröses dielektrisches Material oder eine Kombination davon. Die dielektrische Schicht 174 wird gemäß manchen Ausführungsformen unter Verwendung eines CVD-Prozesses, eines HDPCVD-Prozesses, eines Spin-on-Prozesses, eines Sputterprozesses oder einer Kombination davon gebildet.The dielectric layer 174 includes silicon oxide, silicon oxynitride, borosilicate glass (BSG), phosphosilicate glass (PSG), borophosphosilicate glass (BPSG), fluorinated silicate glass (FSG), low-k material, porous dielectric material, or a combination thereof, according to some embodiments. The dielectric layer 174 is formed using a CVD process, an HDPCVD process, a spin-on process, a sputtering process, or a combination thereof, according to some embodiments.

Die Bonding-Pads 176 werden gemäß manchen Ausführungsformen in der dielektrischen Schicht 174 gebildet. Die Bonding-Pads 176 sind elektrisch mit Vorrichtungen (nicht dargestellt) verbunden, die gemäß manchen Ausführungsformen in/über dem Chip 172 gebildet sind. Die Zwischenverbindungsstrukturen 178 werden gemäß manchen Ausführungsformen jeweils über den Bonding-Pads 176 gebildet.Bonding pads 176 are formed in dielectric layer 174, according to some embodiments. Bonding pads 176 are electrically connected to devices (not shown) formed in/over chip 172, according to some embodiments. The interconnection structures 178 are illustrated in accordance with some embodiments formed over the bonding pads 176, respectively.

Die Zwischenverbindungsstrukturen 178 weisen gemäß manchen Ausführungsformen leitfähige Säulen oder leitfähige Höcker auf. Die Passivierungsschicht 179 wird gemäß manchen Ausführungsformen über der dielektrischen Schicht 174 gebildet und umgibt die Zwischenverbindungsstrukturen 178. Die Passivierungsschicht 179 enthält ein Polymermaterial oder ein anderes geeignetes Isoliermaterial.The interconnect structures 178 include conductive pillars or conductive bumps, according to some embodiments. Passivation layer 179 is formed over dielectric layer 174 and surrounds interconnect structures 178, according to some embodiments. Passivation layer 179 includes a polymeric material or other suitable insulating material.

Wie in 3D dargestellt, wird eine Formungsschicht 180 gemäß manchen Ausführungsformen über der Isolierschicht 150 gebildet. Die Isolierschicht 150 trennt gemäß manchen Ausführungsformen die Formungsschicht 140 und die Chipstrukturen 130 von der Formungsschicht 180 und den Chipstrukturen 170. Die Formungsschicht 180 liegt gemäß manchen Ausführungsformen über den Chipstrukturen 130 und der Formungsschicht 140.As in 3D As illustrated, a shaping layer 180 is formed over the insulating layer 150 in accordance with some embodiments. The insulating layer 150 separates the molding layer 140 and the chip structures 130 from the molding layer 180 and the chip structures 170, according to some embodiments. The molding layer 180 overlies the chip structures 130 and the molding layer 140, according to some embodiments.

Die Formungsschicht 180 umgibt gemäß manchen Ausführungsformen die Chipstrukturen 170 und die leitfähigen Säulen 160. In manchen Ausführungsformen liegen Abschnitte der Formungsschicht 180 zwischen den Chipstrukturen 170 und den leitfähigen Säulen 160. Die Formungsschicht 180 enthält ein Polymermaterial oder ein anderes geeignetes Isoliermaterial.Molding layer 180 surrounds chip structures 170 and conductive pillars 160, according to some embodiments. In some embodiments, portions of molding layer 180 lie between chip structures 170 and conductive pillars 160. Molding layer 180 includes a polymeric material or other suitable insulating material.

Die Bildung der Formungsschicht 180 umfasst gemäß manchen Ausführungsformen ein Bilden einer Formmasse-Materialschicht über der Isolierschicht 150; ein Durchführen eines Härtungsprozesses zur Vernetzung (oder Wärmehärtung) der Polymere der Formmasse-Materialschicht; ein Durchführen eines Schleifprozesses über der Formmasse-Materialschicht, bis die leitfähigen Säulen 160 und die Zwischenverbindungsstrukturen 178 freigelegt sind.Forming molding layer 180 includes forming a molding compound material layer over insulating layer 150, in accordance with some embodiments; performing a curing process to crosslink (or thermoset) the polymers of the molding compound material layer; performing a grinding process over the molding compound material layer until the conductive pillars 160 and interconnect structures 178 are exposed.

Daher sind gemäß manchen Ausführungsformen Deckflächen 178a, 170a, 162 und 182 der Zwischenverbindungsstrukturen 178, der Chipstrukturen 170, der leitfähigen Säulen 160 und der Formungsschicht 180 im Wesentlichen koplanar. Die leitfähigen Säulen 160 gehen gemäß manchen Ausführungsformen durch die Formungsschicht 180.Therefore, in accordance with some embodiments, top surfaces 178a, 170a, 162, and 182 of interconnect structures 178, chip structures 170, conductive pillars 160, and molding layer 180 are substantially coplanar. The conductive pillars 160 go through the shaping layer 180 according to some embodiments.

Wie in 1D dargestellt, wird gemäß manchen Ausführungsformen eine Isolierschicht 190 über der Formungsschicht 180 und den Chipstrukturen 170 gebildet. Die Isolierschicht 190 weist gemäß manchen Ausführungsformen Löcher 192 über den leitfähigen Säulen 160 und den Zwischenverbindungsstrukturen 178 auf. Die Löcher 192 legen gemäß manchen Ausführungsformen jeweils die darunter liegenden leitfähigen Säulen 160 und die darunter liegenden Zwischenverbindungsstrukturen 178 frei.As in 1D As illustrated, an insulating layer 190 is formed over the molding layer 180 and the chip structures 170, according to some embodiments. The insulating layer 190 has holes 192 over the conductive pillars 160 and the interconnect structures 178, in accordance with some embodiments. Holes 192 expose underlying conductive pillars 160 and underlying interconnect structures 178, respectively, in accordance with some embodiments.

Wie in 1D dargestellt, werden gemäß manchen Ausführungsformen leitfähige Säulen 210 in und über den Löchern 192 gebildet, um mit den leitfähigen Säulen 160 bzw. den Zwischenverbindungsstrukturen 178 elektrisch verbunden zu werden. Die leitfähigen Säulen 210 enthalten Kupfer oder ein anderes geeignetes leitfähiges Material.As in 1D As illustrated, conductive pillars 210 are formed in and over holes 192 to be electrically connected to conductive pillars 160 and interconnect structures 178, respectively, according to some embodiments. The conductive pillars 210 contain copper or another suitable conductive material.

Wie in 1E dargestellt, werden die Chipstrukturen 130 und die Formungsschicht 140 gemäß manchen Ausführungsformen vom Trägersubstrat 110 gelöst. Der Lösungsprozess umfasst gemäß manchen Ausführungsformen Durchführen eines thermischen Prozesses über der Klebeschicht 120. Zum Beispiel wird die Klebeschicht 120 mit UV-Licht bestrahlt, um die Klebeeigenschaften der Klebeschicht 120 zu schwächen.As in 1E As illustrated, chip structures 130 and molding layer 140 are detached from carrier substrate 110, according to some embodiments. The dissolving process includes, according to some embodiments, performing a thermal process over the adhesive layer 120. For example, the adhesive layer 120 is irradiated with UV light to weaken the adhesive properties of the adhesive layer 120. FIG.

Wie in 1E dargestellt, wird gemäß manchen Ausführungsformen ein Sägeprozess über der Isolierschicht 190, der Formungsschicht 180, der Isolierschicht 150 und der Formungsschicht 140 durchgeführt, um einzelne Chip-Package-Strukturen 200 zu bilden. Jede der Chip-Package-Strukturen 200 weist gemäß manchen Ausführungsformen die Chipstrukturen 130, die Formungsschicht 140, die Isolierschicht 150, die leitfähigen Säulen 160, die Chipstrukturen 170, die Formungsschicht 180, die Isolierschicht 190 und die leitfähigen Säulen 210 auf.As in 1E As illustrated, a sawing process is performed over the insulating layer 190, the molding layer 180, the insulating layer 150, and the molding layer 140 to form individual chip package structures 200, according to some embodiments. Each of the chip package structures 200 includes the chip structures 130, the molding layer 140, the insulating layer 150, the conductive pillars 160, the chip structures 170, the molding layer 180, the insulating layer 190, and the conductive pillars 210.

In jeder der Chip-Package-Strukturen 200 sind gemäß manchen Ausführungsformen Seitenwände 194, 184, 154 und 144 der Isolierschicht 190, der Formungsschicht 180, der Isolierschicht 150 und der Formungsschicht 140 im Wesentlichen koplanar. Die Formungsschichten 140 und 180 bilden gemäß manchen Ausführungsformen gemeinsam eine Formungsstruktur.In each of chip package structures 200, sidewalls 194, 184, 154, and 144 of insulating layer 190, molding layer 180, insulating layer 150, and molding layer 140 are substantially coplanar, according to some embodiments. The molding layers 140 and 180 together form a molding structure, according to some embodiments.

Wie in 1F dargestellt, ist ein Trägersubstrat 220 gemäß manchen Ausführungsformen bereitgestellt. Das Trägersubstrat 220 ist gemäß manchen Ausführungsformen dazu eingerichtet, vorübergehende mechanische und strukturelle Stütze während anschließender Bearbeitungsschritte bereitzustellen. Das Trägersubstrat 220 weist gemäß manchen Ausführungsformen Glas, Siliziumoxid, Aluminiumoxid, eine Kombination davon und/oder dergleichen auf. Das Trägersubstrat 220 weist gemäß manchen Ausführungsformen einen Wafer auf.As in 1F shown, a carrier substrate 220 is provided in accordance with some embodiments. The carrier substrate 220 is configured to provide temporary mechanical and structural support during subsequent processing steps, according to some embodiments. The carrier substrate 220 comprises glass, silicon oxide, aluminum oxide, a combination thereof and/or the like, according to some embodiments. According to some embodiments, the carrier substrate 220 comprises a wafer.

Wie in 1F dargestellt, wird gemäß manchen Ausführungsformen eine Klebeschicht 230 über dem Trägersubstrat 220 gebildet. Die Klebeschicht 230 enthält gemäß manchen Ausführungsformen jedes geeignete Klebematerial, wie ein Polymermaterial.As in 1F As illustrated, an adhesive layer 230 is formed over the support substrate 220 in accordance with some embodiments. The adhesive layer 230 includes, according to some embodiments form any suitable adhesive material, such as a polymeric material.

Zum Beispiel enthält die Klebeschicht 230 gemäß manchen Ausführungsformen einen Ultraviolettkleber (UV-Kleber), der seine Klebeeigenschaften verliert, wenn er mit UV-Licht bestrahlt wird. In manchen Ausführungsformen enthält die Klebeschicht 230 ein doppelseitiges Klebeband. Die Klebeschicht 230 wird unter Verwendung eines Laminierungsprozesses, eines Rotationsbeschichtungsprozesses oder eines anderen geeigneten Prozesses gebildet.For example, according to some embodiments, the adhesive layer 230 includes an ultraviolet (UV) adhesive that loses its adhesive properties when exposed to UV light. In some embodiments, the adhesive layer 230 includes a double-sided adhesive tape. The adhesive layer 230 is formed using a lamination process, a spin coating process, or other suitable process.

Wie in 1F dargestellt, werden die Chip-Package-Strukturen 200 gemäß manchen Ausführungsformen über der Klebeschicht 230 angeordnet. Wie in 1F dargestellt, werden gemäß manchen Ausführungsformen Chipstrukturen 240 jeweils über den Chip-Package-Strukturen 200 bereitgestellt.As in 1F As illustrated, the chip package structures 200 are placed over the adhesive layer 230, according to some embodiments. As in 1F As illustrated, chip structures 240 are provided over chip package structures 200, respectively, according to some embodiments.

Die Chipstruktur 240 liegt gemäß manchen Ausführungsformen über den Chipstrukturen 170 und der Formungsschicht 180 einer der Chip-Package-Strukturen 200. Die Isolierschicht 190 trennt gemäß manchen Ausführungsformen die darunter liegenden Chipstrukturen 170 von der darüber liegenden Chipstruktur 240.The chip structure 240 overlies the chip structures 170 and the molding layer 180 of one of the chip package structures 200, according to some embodiments. The insulating layer 190 separates the underlying chip structures 170 from the overlying chip structure 240, according to some embodiments.

Jede der Chipstrukturen 240 weist gemäß manchen Ausführungsformen einen Chip 242, eine dielektrische Schicht 244, Bonding-Pads 246, Zwischenverbindungsstrukturen 248 und eine Passivierungsschicht 249 auf. Die dielektrische Schicht 244 wird gemäß manchen Ausführungsformen über dem Chip 242 gebildet.Each of the chip structures 240 includes a chip 242, a dielectric layer 244, bonding pads 246, interconnect structures 248, and a passivation layer 249, according to some embodiments. Dielectric layer 244 is formed over chip 242 in accordance with some embodiments.

Die dielektrische Schicht 244 enthält gemäß manchen Ausführungsformen Siliziumoxid, Siliziumoxynitrid, Borosilikatglas (BSG), Phosphosilikatglas (PSG), Borophosphosilikatglas (BPSG), fluoriertes Silikatglas (FSG), Low-k Material, poröses dielektrisches Material oder eine Kombination davon.The dielectric layer 244 includes silicon oxide, silicon oxynitride, borosilicate glass (BSG), phosphosilicate glass (PSG), borophosphosilicate glass (BPSG), fluorinated silicate glass (FSG), low-k material, porous dielectric material, or a combination thereof, according to some embodiments.

Die dielektrische Schicht 244 wird gemäß manchen Ausführungsformen unter Verwendung eines CVD-Prozesses, eines HDPCVD-Prozesses, eines Spin-on-Prozesses, eines Sputterprozesses oder einer Kombination davon gebildet. Die Bonding-Pads 246 werden gemäß manchen Ausführungsformen in der dielektrischen Schicht 244 gebildet. Die Bonding-Pads 246 sind gemäß manchen Ausführungsformen elektrisch mit Vorrichtungen (nicht dargestellt) verbunden, die in/über dem Chip 242 gebildet sind.The dielectric layer 244 is formed using a CVD process, an HDPCVD process, a spin-on process, a sputtering process, or a combination thereof, according to some embodiments. Bonding pads 246 are formed in dielectric layer 244, according to some embodiments. Bonding pads 246 are electrically connected to devices (not shown) formed in/over chip 242, according to some embodiments.

Die Zwischenverbindungsstrukturen 248 werden gemäß manchen Ausführungsformen jeweils über den Bonding-Pads 246 gebildet. Die Zwischenverbindungsstrukturen 248 weisen gemäß manchen Ausführungsformen leitfähige Säulen oder leitfähige Höcker auf. Die Passivierungsschicht 249 wird gemäß manchen Ausführungsformen über der dielektrischen Schicht 244 gebildet und umgibt die Zwischenverbindungsstrukturen 248. Die Passivierungsschicht 249 enthält ein Polymermaterial oder ein anderes geeignetes Isoliermaterial.Interconnect structures 248 are formed over bonding pads 246, respectively, according to some embodiments. The interconnect structures 248 include conductive pillars or conductive bumps, according to some embodiments. Passivation layer 249 is formed over dielectric layer 244 and surrounds interconnect structures 248, according to some embodiments. Passivation layer 249 includes a polymeric material or other suitable insulating material.

Wie in 1G dargestellt, wird gemäß manchen Ausführungsformen eine Formungsschicht 250 über der Klebeschicht 230 und den Chip-Package-Strukturen 200 gebildet. Die Formungsschicht 250 umgibt gemäß manchen Ausführungsformen die Chip-Package-Strukturen 200 und die Chipstrukturen 240. Die Formungsschicht 250 enthält ein Polymermaterial oder ein anderes geeignetes Isoliermaterial.As in 1G As illustrated, a molding layer 250 is formed over the adhesive layer 230 and the chip package structures 200, according to some embodiments. Molding layer 250 surrounds chip package structures 200 and chip structures 240, according to some embodiments. Molding layer 250 includes a polymeric material or other suitable insulating material.

Das Trägersubstrat 110 und die Formungsschicht 250 sind gemäß manchen Ausführungsformen aus verschiedenen Materialien hergestellt. Zum Eliminieren oder Verringern des Verwerfens des Packages von 1G ist der Wärmeausdehnungskoeffizient des Materials des Trägersubstrats 110 gemäß manchen Ausführungsformen kleiner als der Wärmeausdehnungskoeffizient des Materials der Formungsschicht 250.The support substrate 110 and the molding layer 250 are made of different materials, according to some embodiments. To eliminate or reduce the discarding of the package of 1G the thermal expansion coefficient of the material of the carrier substrate 110 is smaller than the thermal expansion coefficient of the material of the shaping layer 250 according to some embodiments.

Die Bildung der Formungsschicht 250 umfasst gemäß manchen Ausführungsformen ein Bilden einer Formmasse-Materialschicht über der Klebeschicht 230 und den Chip-Package-Strukturen 200; ein Durchführen eines Härtungsprozesses zur Vernetzung (oder Wärmehärtung) der Polymere der Formmasse-Materialschicht; ein Durchführen eines Schleifprozesses über der Formmasse-Materialschicht, bis die Zwischenverbindungsstrukturen 248 freigelegt sind.Forming the molding layer 250 includes forming a molding compound material layer over the adhesive layer 230 and the chip package structures 200, according to some embodiments; performing a curing process to crosslink (or thermoset) the polymers of the molding compound material layer; performing a grinding process over the molding compound material layer until the interconnect structures 248 are exposed.

Wie in 1G dargestellt, wird gemäß manchen Ausführungsformen eine Verdrahtungsstruktur 260 über der Formungsschicht 250, den Chipstrukturen 240 und den Chip-Package-Strukturen 200 gebildet. Die Verdrahtungsstruktur 260 weist gemäß manchen Ausführungsformen eine dielektrische Schicht 262, Verdrahtungsschichten 264, leitfähige Pads 266 und leitfähige Durchkontaktierungen 268 auf. Die Verdrahtungsschichten 264 und leitfähigen Durchkontaktierungen 268 befinden sich gemäß manchen Ausführungsformen in der dielektrischen Schicht 262. Die leitfähigen Pads 266 befinden sich gemäß manchen Ausführungsformen über der dielektrischen Schicht 262.As in 1G As illustrated, a wiring structure 260 is formed over the molding layer 250, the chip structures 240, and the chip package structures 200, according to some embodiments. The wiring structure 260 includes a dielectric layer 262, wiring layers 264, conductive pads 266, and conductive vias 268, in accordance with some embodiments. Wiring layers 264 and conductive vias 268 are located within dielectric layer 262, according to some embodiments. Conductive pads 266 are located over dielectric layer 262, according to some embodiments.

Die leitfähigen Durchkontaktierungen 268 befinden sich gemäß manchen Ausführungsformen zwischen den leitfähigen Pads 266, den Verdrahtungsschichten 264, den leitfähigen Säulen 210 und den Zwischenverbindungsstrukturen 248. Daher sind die leitfähigen Pads 266, die Verdrahtungsschichten 264, die leitfähigen Säulen 210 und die Zwischenverbindungsstrukturen 248 gemäß manchen Ausführungsformen imstande, gemäß den Designanforderungen elektrisch miteinander durch die leitfähigen Durchkontaktierungen 268 verbunden zu werden.The conductive vias 268 are located between the conductive pads 266, the wiring layers 264, the conductive pillars 210, and the interconnect structures 248, according to some embodiments Bonding structures 248 are capable of being electrically connected to one another through conductive vias 268 according to design requirements, according to some embodiments.

Wie in 1G dargestellt, werden gemäß manchen Ausführungsformen leitfähige Höcker 270 jeweils über den leitfähigen Pads 266 gebildet. Die leitfähigen Höcker 270 enthalten Zinn (Sn) oder ein anderes geeignetes leitfähiges Material. Die Bildung der leitfähigen Höcker 270 umfasst gemäß manchen Ausführungsformen Bilden einer Lötpaste über den leitfähigen Pads 266 und Wiederaufschmelzen der Lötpaste.As in 1G As illustrated, conductive bumps 270 are formed over conductive pads 266, respectively, according to some embodiments. The conductive bumps 270 contain tin (Sn) or other suitable conductive material. The formation of the conductive bumps 270 includes forming a solder paste over the conductive pads 266 and reflowing the solder paste, according to some embodiments.

Wie in 1H und 1H-1 dargestellt, werden die Chip-Package-Strukturen 200 und die Formungsschicht 250 gemäß manchen Ausführungsformen von dem Trägersubstrat 220 gelöst. Der Lösungsprozess umfasst gemäß manchen Ausführungsformen Durchführen eines thermischen Prozesses über der Klebeschicht 230. Zum Beispiel wird die Klebeschicht 230 mit UV-Licht bestrahlt, um die Klebeeigenschaften der Klebeschicht 230 zu schwächen.As in 1H and 1H-1 As illustrated, the chip package structures 200 and the molding layer 250 are detached from the carrier substrate 220 in accordance with some embodiments. The dissolving process includes, according to some embodiments, performing a thermal process over the adhesive layer 230. For example, the adhesive layer 230 is irradiated with UV light to weaken the adhesive properties of the adhesive layer 230.

Wie in 1H und 1H-1 dargestellt, wird gemäß manchen Ausführungsformen ein Sägeprozess über der Verdrahtungsstruktur 260 und der Formungsschicht 250 durchgeführt, um einzelne Chip-Package-Strukturen 300 zu bilden. Der Einfachheit wegen sind gemäß manchen Ausführungsformen die leitfähigen Höcker 270 und die Verdrahtungsstruktur 260 in 1H-1 weggelassen.As in 1H and 1H-1 1, a sawing process is performed over wiring structure 260 and molding layer 250 to form individual chip package structures 300, according to some embodiments. For simplicity, according to some embodiments, the conductive bumps 270 and the wiring structure 260 are shown in FIG 1H-1 omitted.

Jede der Chip-Package-Strukturen 300 weist gemäß manchen Ausführungsformen die Chip-Package-Struktur 200, die Chipstruktur 240, die Formungsschicht 250, die Verdrahtungsstruktur 260 und die leitfähigen Höcker 270 auf. In der Chip-Package-Struktur 300 sind Seitenwände 262 und 252 der Verdrahtungsstruktur 260 und der Formungsschicht 250 gemäß manchen Ausführungsformen im Wesentlichen koplanar.Each of the chip package structures 300 includes the chip package structure 200, the chip structure 240, the molding layer 250, the wiring structure 260, and the conductive bumps 270, according to some embodiments. In chip package structure 300, sidewalls 262 and 252 of wiring structure 260 and molding layer 250 are substantially coplanar, according to some embodiments.

In der Chip-Package-Struktur 300 sind gemäß manchen Ausführungsformen Deckflächen 212, 254, 249a und 248a der leitfähigen Säulen 210, der Formungsschicht 250, der Passivierungsschicht 249 und der Zwischenverbindungsstrukturen 248 im Wesentlichen koplanar. Die leitfähigen Säulen 210 gehen gemäß manchen Ausführungsformen durch die Formungsschicht 250. Die Formungsschicht 250 umgibt gemäß manchen Ausführungsformen kontinuierlich die gesamten Chip-Package-Strukturen 200 und die gesamte Chipstruktur 240. Die Formungsschicht 250 ist gemäß manchen Ausführungsformen eine einlagige Struktur.In chip package structure 300, top surfaces 212, 254, 249a, and 248a of conductive pillars 210, molding layer 250, passivation layer 249, and interconnect structures 248 are substantially coplanar, according to some embodiments. The conductive pillars 210 go through the molding layer 250 according to some embodiments. The molding layer 250 continuously surrounds the overall chip package structures 200 and the overall chip structure 240 according to some embodiments. The molding layer 250 is a single layer structure according to some embodiments.

In manchen Ausführungsformen sind eine Bodenfläche 132a des Chips 132, eine Bodenfläche 146 der Formungsschicht 140 und eine Bodenfläche 256 der Formungsschicht 250 im Wesentlichen koplanar. Die Formungsschicht 250 umgibt gemäß manchen Ausführungsformen die Isolierschichten 190 und 150. Die Formungsschicht 140 bedeckt gemäß manchen Ausführungsformen die Deckflächen 132b der Chips 132 nicht. Die Formungsschicht 140 bedeckt gemäß manchen Ausführungsformen Bodenflächen 132a der Chips 132 nicht.In some embodiments, a bottom surface 132a of die 132, a bottom surface 146 of molding layer 140, and a bottom surface 256 of molding layer 250 are substantially coplanar. Molding layer 250 surrounds insulating layers 190 and 150, in accordance with some embodiments. Molding layer 140 does not cover top surfaces 132b of chips 132, in accordance with some embodiments. The molding layer 140 does not cover bottom surfaces 132a of the chips 132, according to some embodiments.

Die Formungsschicht 180 bedeckt gemäß manchen Ausführungsformen Deckflächen 172a der Chips 172 nicht. Die Formungsschicht 250 bedeckt gemäß manchen Ausführungsformen eine Deckfläche 242a des Chips 242 nicht. Die Chip-Package-Struktur 300 ist gemäß manchen Ausführungsformen eine Fan-out-Chip-Package-Struktur.The molding layer 180 does not cover top surfaces 172a of the chips 172, according to some embodiments. The molding layer 250 does not cover a top surface 242a of the chip 242, according to some embodiments. The chip package structure 300 is a fan-out chip package structure, according to some embodiments.

Der Prozess von 1A-1H umfasst gemäß manchen Ausführungsformen Durchführen eines Sägeprozesses zur Bildung einzelner Chip-Package-Strukturen 200; Anordnen der Chip-Package-Strukturen 200 über dem Trägersubstrat 220; Bilden der Formungsschicht 250 über der Klebeschicht 230 und den Chip-Package-Strukturen 200; Entfernen des Trägersubstrats 220; und Durchführen eines Sägeprozesses zur Bildung der einzelnen Chip-Package-Strukturen 300.The process of 1A-1H includes, according to some embodiments, performing a sawing process to form individual chip package structures 200; arranging the chip package structures 200 over the carrier substrate 220; forming the molding layer 250 over the adhesive layer 230 and the chip package structures 200; removing the support substrate 220; and performing a sawing process to form the individual chip package structures 300.

Daher wird während des Prozesses von 1A-1H gemäß manchen Ausführungsformen das Verwerfen der Chip-Package-Struktur 300 zweifach durch Auswählen der Materialien der Formungsschicht 140 und des Trägersubstrats 110 und der Materialien der Formungsschicht 250 und des Trägersubstrats 220 eliminiert oder verringert. Infolgedessen wird das Verwerfen der Chip-Package-Struktur 300 gemäß manchen Ausführungsformen in einem angemessenen Grad verringert. Daher wird gemäß manchen Ausführungsformen die Ausbeute der Chip-Package-Strukturen 300 verbessert.Therefore, during the process of 1A-1H according to some embodiments, the dual warping of chip package structure 300 is eliminated or reduced by selecting the molding layer 140 and support substrate 110 materials and the molding layer 250 and support substrate 220 materials. As a result, the warping of the chip package structure 300 is reduced to an appropriate degree, according to some embodiments. Therefore, according to some embodiments, the yield of the chip package structures 300 is improved.

Da der Sägeprozess von 1E und das Anordnen der Chip-Package-Strukturen 200 über dem Trägersubstrat 220 von 1F durchgeführt werden, ist die Chip-Package-Struktur 200 kleiner als die Chip-Package-Struktur 300. Wenn daher die Trägersubstrate 110 und 220 dieselbe Größe (z.B. eine Wafergröße) aufweisen, ist die Anzahl der Chip-Package-Strukturen 200 über dem Trägersubstrat 110 größer als die Anzahl der Chip-Package-Strukturen 300 über dem Trägersubstrat 220. Daher sind die Kosten des Prozesses zum Bilden der Chip-Package-Strukturen 200 gemäß manchen Ausführungsformen verringert.Since the sawing process of 1E and arranging the chip package structures 200 over the support substrate 220 of FIG 1F are performed, the chip-package structure 200 is smaller than the chip-package structure 300. Therefore, when the support substrates 110 and 220 have the same size (eg, a wafer size), the number of chip-package structures 200 is above the support substrate 110 is greater than the number of chip package structures 300 over the carrier substrate 220. Therefore, the cost of the process of forming the chip package structures 200 is reduced according to some embodiments.

In manchen Ausführungsformen wird ein elektrischer Eigenschaftstest (z.B. ein abschließender Test) über den leitfähigen Säulen 210 von 1D durchgeführt, um bekannt gute Dies (KGDs) zu identifizieren. Danach werden im Schritt von 1F die Chip-Package-Strukturen 200 mit den bekannt guten Dies aufgenommen und gemäß manchen Ausführungsformen über dem Trägersubstrat 220 zur Bildung der Chip-Package-Strukturen 300 angeordnet.In some embodiments, an electrical property test (e.g., a the test) over the conductive pillars 210 of FIG 1D performed to identify known good dies (KGDs). After that, in step from 1F the chip package structures 200 are included with the known good dies and arranged over the carrier substrate 220 to form the chip package structures 300 according to some embodiments.

Daher verhindert der Prozess von 1A-1H gemäß manchen Ausführungsformen, dass die Chip-Package-Strukturen 300 die Chip-Package-Strukturen 200 mit schlechten Dies aufweisen. Daher wird gemäß manchen Ausführungsformen die Ausbeutet der Chip-Package-Strukturen 300 verbessert.Therefore, the process of 1A-1H according to some embodiments, the chip package structures 300 include the chip package structures 200 with bad dies. Therefore, according to some embodiments, the yield of the chip package structures 300 is improved.

2A-2H sind Querschnittsansichten verschiedener Stufen eines Prozesses zur Bildung einer Chip-Package-Struktur gemäß manchen Ausführungsformen. 2B-1 und 2H-1 sind Draufsichten der Chip-Package-Struktur von 2B und 2H gemäß manchen Ausführungsformen. 2B ist eine Querschnittsansicht, die das Package 400 gemäß manchen Ausführungsformen entlang einer Schnittlinie I-I' in 2B-1 veranschaulicht. 2A-2H 12 are cross-sectional views of various stages of a process of forming a chip package structure, according to some embodiments. 2B-1 and 2H-1 12 are plan views of the chip package structure of FIG 2 B and 2H according to some embodiments. 2 B 12 is a cross-sectional view showing the package 400 along a section line II′ in FIG 2B-1 illustrated.

2H ist eine Querschnittsansicht, die die Chip-Package-Struktur 500 gemäß manchen Ausführungsformen entlang einer Schnittlinie I-I' in 2H-1 veranschaulicht. Es sollte festgehalten werden, dass die Elemente in 2A-2H, die identisch mit jenen in 1A-1H bezeichnet und markiert sind, ähnliche Materialien wie diese aufweisen. Daher werden hier ausführliche Beschreibungen nicht wiederholt. 2H 12 is a cross-sectional view showing the chip package structure 500 along a section line II' in FIG 2H-1 illustrated. It should be noted that the elements in 2A-2H , which are identical to those in 1A-1H are labeled and labeled are of similar materials to these. Therefore, detailed descriptions are not repeated here.

Wie in 2A dargestellt, ist ein Trägersubstrat 110 gemäß manchen Ausführungsformen bereitgestellt. Das Trägersubstrat 110 ist gemäß manchen Ausführungsformen dazu eingerichtet, vorübergehende mechanische und strukturelle Stütze während anschließender Bearbeitungsschritte bereitzustellen. Wie in 2A dargestellt, wird gemäß manchen Ausführungsformen eine Klebeschicht 120 über dem Trägersubstrat 110 gebildet. Die Klebeschicht 120 wird unter Verwendung eines Laminierungsprozesses, eines Rotationsbeschichtungsprozesses oder eines anderen geeigneten Prozesses gebildet.As in 2A shown, a carrier substrate 110 is provided in accordance with some embodiments. The carrier substrate 110 is configured to provide temporary mechanical and structural support during subsequent processing steps, according to some embodiments. As in 2A As illustrated, an adhesive layer 120 is formed over the support substrate 110 in accordance with some embodiments. The adhesive layer 120 is formed using a lamination process, a spin coating process, or other suitable process.

Wie in 2A dargestellt, sind gemäß manchen Ausführungsformen Chipstrukturen 130 über der Klebeschicht 120 bereitgestellt. Jede der Chipstrukturen 130 weist gemäß manchen Ausführungsformen einen Chip 132, eine dielektrische Schicht 134, Bonding-Pads 136, Zwischenverbindungsstrukturen 138 und eine Passivierungsschicht 139 auf. Die dielektrische Schicht 134 wird gemäß manchen Ausführungsformen über dem Chip 132 gebildet.As in 2A As illustrated, chip structures 130 are provided over the adhesive layer 120, according to some embodiments. Each of the chip structures 130 includes a chip 132, a dielectric layer 134, bonding pads 136, interconnect structures 138, and a passivation layer 139, according to some embodiments. Dielectric layer 134 is formed over chip 132 in accordance with some embodiments.

Die Bonding-Pads 136 werden gemäß manchen Ausführungsformen in der dielektrischen Schicht 134 gebildet. Die Bonding-Pads 136 sind gemäß manchen Ausführungsformen elektrisch mit Vorrichtungen (nicht dargestellt) verbunden, die in/über dem Chip 132 gebildet sind. Die Zwischenverbindungsstrukturen 138 werden gemäß manchen Ausführungsformen über den entsprechenden Bonding-Pads 136 gebildet.Bonding pads 136 are formed in dielectric layer 134, according to some embodiments. Bonding pads 136 are electrically connected to devices (not shown) formed in/over chip 132, according to some embodiments. The interconnect structures 138 are formed over the corresponding bonding pads 136, according to some embodiments.

Die Zwischenverbindungsstrukturen 138 weisen gemäß manchen Ausführungsformen leitfähige Säulen oder leitfähige Höcker auf. Die Passivierungsschicht 139 wird gemäß manchen Ausführungsformen über der dielektrischen Schicht 134 gebildet und umgibt die Zwischenverbindungsstrukturen 138.The interconnect structures 138 include conductive pillars or conductive bumps, according to some embodiments. Passivation layer 139 is formed over dielectric layer 134 and surrounds interconnect structures 138, according to some embodiments.

Wie in 2A dargestellt, werden gemäß manchen Ausführungsformen Isolierschichten 150 jeweils über den Chipstrukturen 130 gebildet. Jede der Isolierschichten 150 weist gemäß manchen Ausführungsformen Löcher 152 über den Zwischenverbindungsstrukturen 138 der darunter liegenden Chipstruktur 130 auf. Die Löcher 152 legen jeweils die darunter liegenden Zwischenverbindungsstrukturen 138 gemäß manchen Ausführungsformen frei.As in 2A 1, insulating layers 150 are formed over chip structures 130, respectively, according to some embodiments. Each of the insulating layers 150 includes holes 152 over the interconnect structures 138 of the underlying chip structure 130, in accordance with some embodiments. The holes 152 each expose the underlying interconnect structures 138 in accordance with some embodiments.

Wie in 2A dargestellt, werden gemäß manchen Ausführungsformen leitfähige Säulen 160 in und über den Löchern 152 gebildet, um jeweils elektrisch mit den Zwischenverbindungsstrukturen 138 verbunden zu sein. Die leitfähigen Säulen 160 enthalten Kupfer oder ein anderes geeignetes leitfähiges Material.As in 2A As illustrated, conductive pillars 160 are formed in and over holes 152 to be electrically connected to interconnect structures 138, respectively, according to some embodiments. The conductive pillars 160 contain copper or another suitable conductive material.

Wie in 2B und 2B-1 dargestellt, sind gemäß manchen Ausführungsformen Chipstrukturen 170 über den Isolierschichten 150 bereitgestellt. Die Chipstrukturen 170 sind gemäß manchen Ausführungsformen über den Chipstrukturen 130 positioniert. Die Isolierschichten 150 trennen gemäß manchen Ausführungsformen die Chipstrukturen 130 von den Chipstrukturen 170.As in 2 B and 2B-1 1, chip structures 170 are provided over insulating layers 150, according to some embodiments. Chip structures 170 are positioned over chip structures 130, according to some embodiments. The insulating layers 150 separate the chip structures 130 from the chip structures 170, according to some embodiments.

In manchen Ausführungsformen ist ein Abschnitt jeder der Chipstrukturen 130 durch die Chipstrukturen 170 freigelegt. Die Chipstrukturen 170 befinden sich gemäß manchen Ausführungsformen zwischen den leitfähigen Säulen 160. Die leitfähigen Säulen 160 umgeben die Chipstrukturen 170 gemäß manchen Ausführungsformen.In some embodiments, a portion of each of chip structures 130 is exposed through chip structures 170 . The chip structures 170 are located between the conductive pillars 160 according to some embodiments. The conductive pillars 160 surround the chip structures 170 according to some embodiments.

Jede der Chipstrukturen 170 weist gemäß manchen Ausführungsformen einen Chip 172, eine dielektrische Schicht 174, Bonding-Pads 176, Zwischenverbindungsstrukturen 178 und eine Passivierungsschicht 179 auf. Die dielektrische Schicht 174 wird gemäß manchen Ausführungsformen über dem Chip 172 gebildet.Each of the chip structures 170 includes a chip 172, a dielectric layer 174, bonding pads 176, interconnect structures 178, and a passivation layer 179, according to some embodiments. Dielectric layer 174 is formed over chip 172 in accordance with some embodiments.

Die Bonding-Pads 176 werden gemäß manchen Ausführungsformen in der dielektrischen Schicht 174 gebildet. Die Bonding-Pads 176 sind elektrisch mit Vorrichtungen (nicht dargestellt) verbunden, die gemäß manchen Ausführungsformen in/über dem Chip 172 gebildet sind. Die Zwischenverbindungsstrukturen 178 werden gemäß manchen Ausführungsformen jeweils über den Bonding-Pads 176 gebildet.Bonding pads 176 are formed in dielectric layer 174, according to some embodiments. Bonding pads 176 are electrically connected to devices (not shown) formed in/over chip 172, according to some embodiments. Interconnect structures 178 are formed over bonding pads 176, respectively, according to some embodiments.

Die Zwischenverbindungsstrukturen 178 weisen gemäß manchen Ausführungsformen leitfähige Säulen oder leitfähige Höcker auf. Die Passivierungsschicht 179 wird gemäß manchen Ausführungsformen über der dielektrischen Schicht 174 gebildet und umgibt die Zwischenverbindungsstrukturen 178. Die Passivierungsschicht 179 enthält ein Polymermaterial oder ein anderes geeignetes Isoliermaterial.The interconnect structures 178 include conductive pillars or conductive bumps, according to some embodiments. Passivation layer 179 is formed over dielectric layer 174 and surrounds interconnect structures 178, according to some embodiments. Passivation layer 179 includes a polymeric material or other suitable insulating material.

Wie in 2C dargestellt, wird gemäß manchen Ausführungsformen eine Formungsschicht 180 über der Klebeschicht 120 gebildet. Die Formungsschicht 180 umgibt die Chipstrukturen 130 und 170 und die leitfähigen Säulen 160 gemäß manchen Ausführungsformen. Die Formungsschicht 180 bedeckt gemäß manchen Ausführungsformen die Chipstrukturen 130. In manchen Ausführungsformen befinden sich Abschnitte der Formungsschicht 180 zwischen den Chipstrukturen 130 und 170 und den leitfähigen Säulen 160. Die Formungsschicht 180 enthält ein Polymermaterial oder ein anderes geeignetes Isoliermaterial.As in 2C 1, a molding layer 180 is formed over the adhesive layer 120, according to some embodiments. The molding layer 180 surrounds the chip structures 130 and 170 and the conductive pillars 160 according to some embodiments. Molding layer 180 covers chip structures 130, according to some embodiments. In some embodiments, portions of molding layer 180 are located between chip structures 130 and 170 and conductive pillars 160. Molding layer 180 includes a polymeric material or other suitable insulating material.

Die Formungsschicht 180 und das Trägersubstrat 110 sind gemäß manchen Ausführungsformen aus verschiedenen Materialien hergestellt. Zum Eliminieren oder Verringern des Verwerfens des Packages 400, ist gemäß manchen Ausführungsformen der Wärmeausdehnungskoeffizient des Materials des Trägersubstrats 110 kleiner als der Wärmeausdehnungskoeffizient des Materials der Formungsschicht 180.The molding layer 180 and the support substrate 110 are made of different materials, according to some embodiments. To eliminate or reduce warping of the package 400, the coefficient of thermal expansion of the material of the support substrate 110 is less than the coefficient of thermal expansion of the material of the molding layer 180, according to some embodiments.

Die Bildung der Formungsschicht 180 umfasst gemäß manchen Ausführungsformen ein Bilden einer Formmasse-Materialschicht über der Klebeschicht 120; ein Durchführen eines Härtungsprozesses zur Vernetzung (oder Wärmehärtung) der Polymere der Formmasse-Materialschicht; ein Durchführen eines Schleifprozesses über der Formmasse-Materialschicht, bis die leitfähigen Säulen 160 und die Zwischenverbindungsstrukturen 178 freigelegt sind.Forming the molding layer 180 includes forming a molding compound material layer over the adhesive layer 120, according to some embodiments; performing a curing process to crosslink (or thermoset) the polymers of the molding compound material layer; performing a grinding process over the molding compound material layer until the conductive pillars 160 and interconnect structures 178 are exposed.

Daher sind gemäß manchen Ausführungsformen Deckflächen 178a, 170a, 162 und 182 der Zwischenverbindungsstrukturen 178, der Chipstrukturen 170, der leitfähigen Säulen 160 und der Formungsschicht 180 im Wesentlichen koplanar. Die leitfähigen Säulen 160 gehen gemäß manchen Ausführungsformen durch die Formungsschicht 180.Therefore, in accordance with some embodiments, top surfaces 178a, 170a, 162, and 182 of interconnect structures 178, chip structures 170, conductive pillars 160, and molding layer 180 are substantially coplanar. The conductive pillars 160 go through the shaping layer 180 according to some embodiments.

Wie in 2D dargestellt, wird gemäß manchen Ausführungsformen eine Isolierschicht 190 über der Formungsschicht 180 und den Chipstrukturen 170 gebildet. Die Isolierschicht 190 weist gemäß manchen Ausführungsformen Löcher 192 über den leitfähigen Säulen 160 und den Zwischenverbindungsstrukturen 178 auf.As in 2D As illustrated, an insulating layer 190 is formed over the molding layer 180 and the chip structures 170, according to some embodiments. The insulating layer 190 has holes 192 over the conductive pillars 160 and the interconnect structures 178, in accordance with some embodiments.

Die Löcher 192 legen gemäß manchen Ausführungsformen jeweils die darunter liegenden leitfähigen Säulen 160 und die darunter liegenden Zwischenverbindungsstrukturen 178 frei. Wie in 2D dargestellt, werden gemäß manchen Ausführungsformen leitfähige Säulen 210 in und über den Löchern 192 gebildet, um mit den leitfähigen Säulen 160 bzw. den Zwischenverbindungsstrukturen 178 elektrisch verbunden zu werden.Holes 192 expose underlying conductive pillars 160 and underlying interconnect structures 178, respectively, in accordance with some embodiments. As in 2D As illustrated, conductive pillars 210 are formed in and over holes 192 to be electrically connected to conductive pillars 160 and interconnect structures 178, respectively, according to some embodiments.

Wie in 2E dargestellt, werden gemäß manchen Ausführungsformen die Chipstrukturen 130 und die Formungsschicht 180 von dem Trägersubstrat 110 gelöst. Der Lösungsprozess umfasst gemäß manchen Ausführungsformen Durchführen eines thermischen Prozesses über der Klebeschicht 120. Zum Beispiel wird die Klebeschicht 120 mit UV-Licht bestrahlt, um die Klebeeigenschaften der Klebeschicht 120 zu schwächen.As in 2E 1, chip structures 130 and molding layer 180 are detached from carrier substrate 110, according to some embodiments. The dissolving process includes, according to some embodiments, performing a thermal process over the adhesive layer 120. For example, the adhesive layer 120 is irradiated with UV light to weaken the adhesive properties of the adhesive layer 120. FIG.

Wie in 2E dargestellt, wird gemäß manchen Ausführungsformen ein Sägeprozess über der Isolierschicht 190 und der Formungsschicht 180 zur Bildung einzelner Chip-Package-Strukturen 200a durchgeführt. Jede der Chip-Package-Strukturen 200a weist gemäß manchen Ausführungsformen die Chipstrukturen 130, die leitfähigen Säulen 160, die Chipstrukturen 170, die Formungsschicht 180, die Isolierschicht 190 und die leitfähigen Säulen 210 auf. In jeder der Chip-Package-Strukturen 200a sind Seitenwände 194 und 184 der Isolierschicht 190 und der Formungsschicht 180 gemäß manchen Ausführungsformen im Wesentlichen koplanar.As in 2E As illustrated, a sawing process is performed over the insulating layer 190 and the molding layer 180 to form individual chip package structures 200a, according to some embodiments. Each of the chip package structures 200a includes the chip structures 130, the conductive pillars 160, the chip structures 170, the molding layer 180, the insulating layer 190, and the conductive pillars 210, according to some embodiments. In each of chip package structures 200a, sidewalls 194 and 184 of insulating layer 190 and molding layer 180 are substantially coplanar, according to some embodiments.

Wie in 2F dargestellt, ist gemäß manchen Ausführungsformen ein Trägersubstrat 220 bereitgestellt. Das Trägersubstrat 220 ist gemäß manchen Ausführungsformen dazu eingerichtet, vorübergehende mechanische und strukturelle Stütze während anschließender Bearbeitungsschritte bereitzustellen. Wie in 2F dargestellt, wird gemäß manchen Ausführungsformen eine Klebeschicht 230 über dem Trägersubstrat 220 gebildet.As in 2F shown, a support substrate 220 is provided according to some embodiments. The carrier substrate 220 is configured to provide temporary mechanical and structural support during subsequent processing steps, according to some embodiments. As in 2F As illustrated, an adhesive layer 230 is formed over the support substrate 220 in accordance with some embodiments.

Wie in 2F dargestellt, sind gemäß manchen Ausführungsformen die Chip-Package-Strukturen 200a über der Klebeschicht 230 angeordnet. Wie in 2F dargestellt, sind gemäß manchen Ausführungsformen Chipstrukturen 240 jeweils über den Chip-Package-Strukturen 200a bereitgestellt.As in 2F As illustrated, the chip package structures 200a are disposed over the adhesive layer 230, according to some embodiments. As in 2F shown, are according to some execution tion forms chip structures 240 each provided over the chip package structures 200a.

Die Chipstruktur 240 befindet sich gemäß manchen Ausführungsformen über den Chipstrukturen 170 und der Formungsschicht 180 einer der Chip-Package-Strukturen 200a. Die Isolierschicht 190 trennt gemäß manchen Ausführungsformen die darunter liegenden Chipstrukturen 170 von der darüber liegenden Chipstruktur 240.The chip structure 240 is over the chip structures 170 and the molding layer 180 of one of the chip package structures 200a, according to some embodiments. The insulating layer 190 separates the underlying chip structures 170 from the overlying chip structure 240, according to some embodiments.

Jede der Chipstrukturen 240 weist gemäß manchen Ausführungsformen einen Chip 242, eine dielektrische Schicht 244, Bonding-Pads 246, Zwischenverbindungsstrukturen 248 und eine Passivierungsschicht 249 auf. Die dielektrische Schicht 244 wird gemäß manchen Ausführungsformen über dem Chip 242 gebildet. Die Bonding-Pads 246 werden gemäß manchen Ausführungsformen in der dielektrischen Schicht 244 gebildet. Die Bonding-Pads 246 sind gemäß manchen Ausführungsformen elektrisch mit Vorrichtungen (nicht dargestellt) verbunden, die in/über dem Chip 242 gebildet sind.Each of the chip structures 240 includes a chip 242, a dielectric layer 244, bonding pads 246, interconnect structures 248, and a passivation layer 249, according to some embodiments. Dielectric layer 244 is formed over chip 242 in accordance with some embodiments. Bonding pads 246 are formed in dielectric layer 244, according to some embodiments. Bonding pads 246 are electrically connected to devices (not shown) formed in/over chip 242, according to some embodiments.

Die Zwischenverbindungsstrukturen 248 werden gemäß manchen Ausführungsformen jeweils über den Bonding-Pads 246 gebildet. Die Zwischenverbindungsstrukturen 248 weisen gemäß manchen Ausführungsformen leitfähige Säulen oder leitfähige Höcker auf. Die Passivierungsschicht 249 wird gemäß manchen Ausführungsformen über der dielektrischen Schicht 244 gebildet und umgibt die Zwischenverbindungsstrukturen 248.Interconnect structures 248 are formed over bonding pads 246, respectively, according to some embodiments. The interconnect structures 248 include conductive pillars or conductive bumps, according to some embodiments. Passivation layer 249 is formed over dielectric layer 244 and surrounds interconnect structures 248, according to some embodiments.

Wie in 2G dargestellt, wird gemäß manchen Ausführungsformen eine Formungsschicht 250 über der Klebeschicht 230 und den Chip-Package-Strukturen 200a gebildet. Die Formungsschicht 250 umgibt gemäß manchen Ausführungsformen die Chip-Package-Strukturen 200a und die Chipstrukturen 240.As in 2G As illustrated, a molding layer 250 is formed over the adhesive layer 230 and the chip package structures 200a, according to some embodiments. The molding layer 250 surrounds the chip package structures 200a and the chip structures 240, according to some embodiments.

Die Formungsschicht 250 enthält ein Polymermaterial oder ein anderes geeignetes Isoliermaterial. In manchen Ausführungsformen sind die Formungsschichten 180 und 250 aus verschiedenen Materialien hergestellt. In manchen anderen Ausführungsformen sind die Formungsschichten 180 und 250 aus demselben Material hergestellt.Molding layer 250 includes a polymeric material or other suitable insulating material. In some embodiments, molding layers 180 and 250 are made of different materials. In some other embodiments, molding layers 180 and 250 are made of the same material.

Die Formungsschicht 250 und das Trägersubstrat 220 sind gemäß manchen Ausführungsformen aus verschiedenen Materialien hergestellt. Zum Eliminieren oder Verringern des Verwerfens des Packages von 2G ist der Wärmeausdehnungskoeffizient des Materials des Trägersubstrats 220 kleiner als der Wärmeausdehnungskoeffizient des Materials der Formungsschicht 250 gemäß manchen Ausführungsformen.The molding layer 250 and the support substrate 220 are made of different materials, according to some embodiments. To eliminate or reduce the discarding of the package of 2G the coefficient of thermal expansion of the material of the carrier substrate 220 is smaller than the coefficient of thermal expansion of the material of the shaping layer 250 according to some embodiments.

Wie in 2G dargestellt, wird gemäß manchen Ausführungsformen eine Verdrahtungsstruktur 260 über der Formungsschicht 250, den Chipstrukturen 240 und den Chip-Package-Strukturen 200a gebildet. Die Verdrahtungsstruktur 260 weist gemäß manchen Ausführungsformen eine dielektrische Schicht 262, Verdrahtungsschichten 264, leitfähige Pads 266 und leitfähige Durchkontaktierungen 268 auf. Die Verdrahtungsschichten 264 und leitfähigen Durchkontaktierungen 268 befinden sich gemäß manchen Ausführungsformen in der dielektrischen Schicht 262. Die leitfähigen Pads 266 befinden sich gemäß manchen Ausführungsformen über der dielektrischen Schicht 262.As in 2G As illustrated, a wiring structure 260 is formed over the molding layer 250, the chip structures 240, and the chip package structures 200a, according to some embodiments. The wiring structure 260 includes a dielectric layer 262, wiring layers 264, conductive pads 266, and conductive vias 268, in accordance with some embodiments. Wiring layers 264 and conductive vias 268 are located within dielectric layer 262, according to some embodiments. Conductive pads 266 are located over dielectric layer 262, according to some embodiments.

Die leitfähigen Durchkontaktierungen 268 befinden sich gemäß manchen Ausführungsformen zwischen den leitfähigen Pads 266, den Verdrahtungsschichten 264, den leitfähigen Säulen 210 und den Zwischenverbindungsstrukturen 248. Daher sind die leitfähigen Pads 266, die Verdrahtungsschichten 264, die leitfähigen Säulen 210 und die Zwischenverbindungsstrukturen 248 gemäß manchen Ausführungsformen imstande, gemäß den Designanforderungen elektrisch miteinander durch die leitfähigen Durchkontaktierungen 268 verbunden zu werden.The conductive vias 268 are located between the conductive pads 266, the wiring layers 264, the conductive pillars 210, and the interconnect structures 248, according to some embodiments. Therefore, the conductive pads 266, the wiring layers 264, the conductive pillars 210, and the interconnect structures 248 are according to some embodiments capable of being electrically connected to one another through conductive vias 268 according to design requirements.

Wie in 2G dargestellt, werden gemäß manchen Ausführungsformen die leitfähigen Höcker 270 jeweils über den leitfähigen Pads 266 gebildet. Die leitfähigen Höcker 270 weisen Zinn (Sn) oder ein anderes geeignetes leitfähiges Material auf. Die Bildung der leitfähigen Höcker 270 umfasst gemäß manchen Ausführungsformen Bilden einer Lötpaste über den leitfähigen Pads 266 und Wiederaufschmelzen der Lötpaste.As in 2G As illustrated, conductive bumps 270 are formed over conductive pads 266, respectively, according to some embodiments. The conductive bumps 270 comprise tin (Sn) or other suitable conductive material. The formation of the conductive bumps 270 includes forming a solder paste over the conductive pads 266 and reflowing the solder paste, according to some embodiments.

Wie in 2H und 2H-1 dargestellt, werden gemäß manchen Ausführungsformen die Chip-Package-Strukturen 200a und die Formungsschicht 250 vom Trägersubstrat 220 gelöst. Der Lösungsprozess umfasst gemäß manchen Ausführungsformen Durchführen eines thermischen Prozesses über der Klebeschicht 230. Zum Beispiel wird die Klebeschicht 230 mit UV-Licht bestrahlt, um die Klebeeigenschaften der Klebeschicht 230 zu schwächen.As in 2H and 2H-1 As illustrated, the chip package structures 200a and the molding layer 250 are released from the carrier substrate 220, according to some embodiments. The dissolving process includes, according to some embodiments, performing a thermal process over the adhesive layer 230. For example, the adhesive layer 230 is irradiated with UV light to weaken the adhesive properties of the adhesive layer 230.

Wie in 2H und 2H-1 dargestellt, wird gemäß manchen Ausführungsformen ein Sägeprozess über der Verdrahtungsstruktur 260 und der Formungsschicht 250 zur Bildung einzelner Chip-Package-Strukturen 500 durchgeführt. Der Einfachheit wegen fehlen die leitfähigen Höcker 270 und die Verdrahtungsstruktur 260 in 2H-1 gemäß manchen Ausführungsformen.As in 2H and 2H-1 As illustrated, a sawing process is performed over the wiring structure 260 and the molding layer 250 to form individual chip package structures 500, according to some embodiments. For the sake of simplicity, the conductive bumps 270 and the wiring structure 260 are omitted in FIG 2H-1 according to some embodiments.

Jede der Chip-Package-Strukturen 500 weist gemäß manchen Ausführungsformen die Chip-Package-Struktur 200a, die Chipstruktur 240, die Formungsschicht 250, die Verdrahtungsstruktur 260 und die leitfähigen Höcker 270 auf. In der Chip-Package-Struktur 500 sind gemäß manchen Ausführungsformen Seitenwände 262 und 252 der Verdrahtungsstruktur 260 und der Formungsschicht 250 im Wesentlichen koplanar.Each of the chip package structures 500 includes the chip package structure 200a, the chip structure 240, the molding layer 250, the wiring structure 260, according to some embodiments and the conductive bumps 270 on. In chip package structure 500, sidewalls 262 and 252 of wiring structure 260 and molding layer 250 are substantially coplanar, according to some embodiments.

In der Chip-Package-Struktur 500 sind gemäß manchen Ausführungsformen Deckflächen 212, 254, 249a und 248a der leitfähigen Säulen 210, der Formungsschicht 250, der Passivierungsschicht 249 und der Zwischenverbindungsstrukturen 248 im Wesentlichen koplanar. Die leitfähigen Säulen 210 gehen gemäß manchen Ausführungsformen durch die Formungsschicht 250. Die Formungsschicht 250 umgibt die gesamten Chip-Package-Strukturen 200a und die gesamte Chipstruktur 240 gemäß manchen Ausführungsformen. Die Formungsschicht 180 ist gemäß manchen Ausführungsformen eine einlagige Struktur.In chip package structure 500, top surfaces 212, 254, 249a, and 248a of conductive pillars 210, molding layer 250, passivation layer 249, and interconnect structures 248 are substantially coplanar, according to some embodiments. The conductive pillars 210 go through the molding layer 250 according to some embodiments. The molding layer 250 surrounds the entire chip package structures 200a and the entire chip structure 240 according to some embodiments. The shaping layer 180 is a single layer structure according to some embodiments.

In manchen Ausführungsformen sind eine Bodenfläche 132a des Chips 132, eine Bodenfläche 186 der Formungsschicht 180 und eine Bodenfläche 256 der Formungsschicht 250 im Wesentlichen koplanar. Die Formungsschicht 250 umgibt die Isolierschichten 190 und 150 gemäß manchen Ausführungsformen. Die Formungsschicht 180 bedeckt gemäß manchen Ausführungsformen Seitenwände 1320 und Deckflächen 132b der Chips 132 und Seitenwände 172c und Bodenflächen 172b der Chips 172.In some embodiments, a bottom surface 132a of die 132, a bottom surface 186 of molding layer 180, and a bottom surface 256 of molding layer 250 are substantially coplanar. Molding layer 250 surrounds insulating layers 190 and 150 according to some embodiments. The molding layer 180 covers sidewalls 1320 and top surfaces 132b of the chips 132 and sidewalls 172c and bottom surfaces 172b of the chips 172, according to some embodiments.

Die Formungsschicht 180 bedeckt gemäß manchen Ausführungsformen Deckflächen 132b der Chips 132, bedeckt aber nicht Deckflächen 172a der Chips 172. Die Formungsschicht 250 bedeckt gemäß manchen Ausführungsformen eine Deckfläche 242a des Chips 242 nicht. Die Formungsschicht 180 bedeckt gemäß manchen Ausführungsformen die Bodenflächen 132a der Chips 132 nicht. Die Formungsschicht 250 bedeckt gemäß manchen Ausführungsformen die Bodenflächen 132a und 186 der Chips 132 und der Formungsschicht 180 nicht. Die Chip-Package-Struktur 500 ist gemäß manchen Ausführungsformen eine Fan-out Chip-Package-Struktur.The molding layer 180 covers top surfaces 132b of the chips 132 but does not cover top surfaces 172a of the chips 172, according to some embodiments. The molding layer 250 does not cover a top surface 242a of the chip 242, according to some embodiments. The molding layer 180 does not cover the bottom surfaces 132a of the chips 132, according to some embodiments. The molding layer 250 does not cover the bottom surfaces 132a and 186 of the chips 132 and the molding layer 180, according to some embodiments. The chip package structure 500 is a fan-out chip package structure according to some embodiments.

3A-3E sind Querschnittsansichten verschiedener Stufen eines Prozesses zur Bildung einer Chip-Package-Struktur gemäß manchen Ausführungsformen. Wie in 3A dargestellt, ist gemäß manchen Ausführungsformen bereitgestellt ein Trägersubstrat 110 bereitgestellt. Das Trägersubstrat 110 ist gemäß manchen Ausführungsformen dazu eingerichtet, vorübergehende mechanische und strukturelle Stütze während anschließender Bearbeitungsschritte bereitzustellen. Das Trägersubstrat 110 weist gemäß manchen Ausführungsformen Glas, Siliziumoxid, Aluminiumoxid, eine Kombination davon und/oder dergleichen auf. Das Trägersubstrat 110 weist gemäß manchen Ausführungsformen einen Wafer auf. 3A-3E 12 are cross-sectional views of various stages of a process of forming a chip package structure, according to some embodiments. As in 3A shown, a carrier substrate 110 is provided according to some embodiments. The carrier substrate 110 is configured to provide temporary mechanical and structural support during subsequent processing steps, according to some embodiments. The carrier substrate 110 comprises glass, silicon oxide, aluminum oxide, a combination thereof and/or the like, according to some embodiments. According to some embodiments, the carrier substrate 110 comprises a wafer.

Wie in 3A dargestellt, wird eine Klebeschicht 120 gemäß manchen Ausführungsformen über dem Trägersubstrat 110 gebildet. Die Klebeschicht 120 weist gemäß manchen Ausführungsformen ein geeignetes Klebematerial, wie ein Polymermaterial, auf. Zum Beispiel weist die Klebeschicht 120 gekoppelt einen Ultraviolettkleber (UV-Kleber) auf, der seine Klebeeigenschaften verliert, wenn er mit UV-Licht bestrahlt wird. In manchen Ausführungsformen weist die Klebeschicht 120 ein doppelseitiges Klebeband auf. Die Klebeschicht 120 wird unter Verwendung eines Laminierungsprozesses, eines Rotationsbeschichtungsprozesses oder eines anderen geeigneten Prozesses gebildet.As in 3A As illustrated, an adhesive layer 120 is formed over the support substrate 110 in accordance with some embodiments. The adhesive layer 120 comprises a suitable adhesive material, such as a polymeric material, according to some embodiments. For example, the adhesive layer 120 has coupled thereto an ultraviolet (UV) adhesive that loses its adhesive properties when exposed to UV light. In some embodiments, the adhesive layer 120 comprises a double-sided adhesive tape. The adhesive layer 120 is formed using a lamination process, a spin coating process, or other suitable process.

Wie in 3A dargestellt, sind gemäß manchen Ausführungsformen Chipstrukturen 130 über der Klebeschicht 120 bereitgestellt. Die Chipstrukturen 130 weisen gemäß manchen Ausführungsformen Speicherchips auf. Jede der Chipstrukturen 130 weist gemäß manchen Ausführungsformen einen Chip 132, eine dielektrische Schicht 134, Bonding-Pads 136, Zwischenverbindungsstrukturen 138 und eine Passivierungsschicht 139 auf.As in 3A As illustrated, chip structures 130 are provided over the adhesive layer 120, according to some embodiments. The chip structures 130 include memory chips according to some embodiments. Each of the chip structures 130 includes a chip 132, a dielectric layer 134, bonding pads 136, interconnect structures 138, and a passivation layer 139, according to some embodiments.

Der Chip 132 weist zum Beispiel ein Halbleitersubstrat auf. In manchen Ausführungsformen ist der Chip 132 aus einem elementaren Halbleitermaterial hergestellt, das Silizium oder Germanium in einer einzelkristallinen, polykristallinen oder amorphen Struktur enthält. In manchen anderen Ausführungsformen ist der Chip 132 aus einem Verbindungshalbleiter, wie Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid, einem Legierungshalbleiter, wie SiGe oder GaAsP oder einer Kombination davon hergestellt. Der Chip 132 kann auch mehrschichtige Halbleiter, Halbleiter auf Isolator (SOI, Semiconductor in Insulator) (wie Silizium auf Isolator oder Germanium auf Isolator) oder eine Kombination davon aufweisen.The chip 132 comprises a semiconductor substrate, for example. In some embodiments, chip 132 is made of an elemental semiconductor material that includes silicon or germanium in a single crystalline, polycrystalline, or amorphous structure. In some other embodiments, chip 132 is made of a compound semiconductor such as silicon carbide, gallium arsenide, gallium phosphide, indium phosphide, indium arsenide, an alloy semiconductor such as SiGe or GaAsP, or a combination thereof. The chip 132 may also include multilayer semiconductors, semiconductor in insulator (SOI) (such as silicon on insulator or germanium on insulator), or a combination thereof.

In manchen Ausführungsformen weist der Chip 132 verschiedene Vorrichtungselemente auf. In manchen Ausführungsformen werden die verschiedenen Vorrichtungselemente in und/oder über dem Chip 132 gebildet. Die Vorrichtungselemente sind der Einfachheit und Klarheit wegen in Figuren nicht dargestellt. Beispiele der verschiedenen Vorrichtungselemente enthalten aktive Vorrichtungen, passive Vorrichtungen, andere geeignete Vorrichtungen oder eine Kombination davon. Die aktiven Vorrichtungen können Transistoren oder Dioden (nicht dargestellt) enthalten. Die passiven Vorrichtungen enthalten Widerstände, Kondensatoren oder andere geeignete passive Vorrichtungen.In some embodiments, chip 132 includes various device elements. In some embodiments, the various device elements are formed in and/or over the chip 132 . The device elements are not shown in figures for the sake of simplicity and clarity. Examples of the various device elements include active devices, passive devices, other suitable devices, or a combination thereof. The active devices may include transistors or diodes (not shown). The passive devices include resistors, capacitors, or other suitable passive devices.

Zum Beispiel enthalten die Transistoren Metalloxidhalbleiter Feldeffekttransistoren (MOSFET), komplementäre Metalloxidhalbleitertransistoren (CMOS-Transistoren), bipolare Transistoren (BJT), Hochspannungstransistoren, Hochfrequenztransistoren, p-Kanal- und/oder n-Kanal-Feldeffekttransistoren (PFETs/NFETs) usw.For example, the transistors include metal oxide semiconductor field effect transistors (MOSFET), complementary metal oxide semiconductor transistors (CMOS transistors), bipolar transistors (BJT), high voltage transistors, high frequency transistors, p-channel and/or n-channel field effect transistors (PFETs/NFETs), etc.

Verschiedene Prozesse, wie Front-End-of-Line (FEOL) Halbleiterfertigungsprozesse, werden zur Bildung der verschiedenen Vorrichtungselemente durchgeführt. Die FEOL-Halbleiterfertigungsprozesses können Abscheiden, Ätzen, Implantation, Fotolithografie, Tempern, Planarisieren, einen oder mehrere andere anwendbare Prozesse oder eine Kombination davon enthalten.Various processes, such as front-end-of-line (FEOL) semiconductor manufacturing processes, are performed to form the various device elements. The FEOL semiconductor fabrication processes may include deposition, etching, implantation, photolithography, annealing, planarization, one or more other applicable processes, or a combination thereof.

In manchen Ausführungsformen sind Isolationselemente (nicht dargestellt) in dem Chip 132 gebildet. Die Isolationselemente werden zum Definieren aktiver Gebiete und zum elektrischen Isolieren verschiedener Vorrichtungselemente verwendet, die in und/oder über dem Chip 132 in den aktiven Gebieten gebildet sind. In manchen Ausführungsformen enthalten die Isolationselemente Grabenisolierungsmerkmale (STI-Merkmale), Elemente einer lokalen Oxidation von Silizium (LOCOS-Elemente), andere geeignete Isolationselemente oder eine Kombination davon.In some embodiments, isolation elements (not shown) are formed in chip 132 . The isolation elements are used to define active areas and to electrically isolate various device elements formed in and/or over the chip 132 in the active areas. In some embodiments, the isolation features include trench isolation (STI) features, local oxidation of silicon (LOCOS) features, other suitable isolation features, or a combination thereof.

Die dielektrische Schicht 134 wird gemäß manchen Ausführungsformen über dem Chip 132 gebildet. Die dielektrische Schicht 134 enthält gemäß manchen Ausführungsformen Siliziumoxid, Siliziumoxynitrid, Borosilikatglas (BSG), Phosphosilikatglas (PSG), Borophosphosilikatglas (BPSG), fluoriertes Silikatglas (FSG), Low-k Material, poröses dielektrisches Material oder eine Kombination davon. Die dielektrische Schicht 134 wird gemäß manchen Ausführungsformen unter Verwendung eines CVD-Prozesses, eines HDPCVD-Prozesses, eines Spin-on-Prozesses, eines Sputterprozesses oder einer Kombination davon gebildet.Dielectric layer 134 is formed over chip 132 in accordance with some embodiments. The dielectric layer 134 includes silicon oxide, silicon oxynitride, borosilicate glass (BSG), phosphosilicate glass (PSG), borophosphosilicate glass (BPSG), fluorinated silicate glass (FSG), low-k material, porous dielectric material, or a combination thereof, according to some embodiments. The dielectric layer 134 is formed using a CVD process, an HDPCVD process, a spin-on process, a sputtering process, or a combination thereof, according to some embodiments.

Die Bonding-Pads 136 werden gemäß manchen Ausführungsformen in der dielektrischen Schicht 134 gebildet. Die Bonding-Pads 136 sind gemäß manchen Ausführungsformen elektrisch mit Vorrichtungen (nicht dargestellt) verbunden, die in/über dem Chip 132 gebildet sind. Die Zwischenverbindungsstrukturen 138 sind gemäß manchen Ausführungsformen über den entsprechenden Bonding-Pads 136 gebildet. Die Bonding-Pads 136 und die Zwischenverbindungsstrukturen 138 sind gemäß manchen Ausführungsformen aus Aluminium, Wolfram, Kupfer oder einem anderen geeigneten leitfähigen Material hergestellt.Bonding pads 136 are formed in dielectric layer 134, according to some embodiments. Bonding pads 136 are electrically connected to devices (not shown) formed in/over chip 132, according to some embodiments. The interconnect structures 138 are formed over the corresponding bonding pads 136, according to some embodiments. The bonding pads 136 and the interconnect structures 138 are made of aluminum, tungsten, copper, or another suitable conductive material, according to some embodiments.

Die Zwischenverbindungsstrukturen 138 weisen gemäß manchen Ausführungsformen leitfähige Säulen oder leitfähige Höcker auf. Die Passivierungsschicht 139 wird gemäß manchen Ausführungsformen über der dielektrischen Schicht 134 gebildet und umgibt die Zwischenverbindungsstrukturen 138. Die Passivierungsschicht 139 enthält ein Polymermaterial oder ein anderes geeignetes Isoliermaterial.The interconnect structures 138 include conductive pillars or conductive bumps, according to some embodiments. Passivation layer 139 is formed over dielectric layer 134 and surrounds interconnect structures 138, according to some embodiments. Passivation layer 139 includes a polymeric material or other suitable insulating material.

Wie in 3B dargestellt, wird gemäß manchen Ausführungsformen eine Formungsschicht 140 über dem Trägersubstrat 110 und der Klebeschicht 120 gebildet. Die Formungsschicht 140 umgibt gemäß manchen Ausführungsformen die Chipstrukturen 130. In manchen Ausführungsformen liegen Abschnitte der Formungsschicht 140 zwischen den Chipstrukturen 130. Die Formungsschicht 140 enthält ein Polymermaterial oder ein anderes geeignetes Isoliermaterial. Das Polymermaterial enthält wärmehärtende Polymere, thermoplastische Polymere oder Gemische davon. Das Polymermaterial enthält zum Beispiel Kunststoffmaterialien, Epoxidharz, Polyimid, Polyethylenterephthalat (PET), Polyvinylchlorid (PVC), Polymethylmethacrylat (PMMA), Polymerkomponenten, die mit Füllstoffen dotiert sind, enthaltend Faser, Ton, Silica, Glas, Keramik, anorganische Partikel oder Kombinationen davon. Das Trägersubstrat 110 und die Formungsschicht 140 sind gemäß manchen Ausführungsformen aus verschiedenen Materialien hergestellt.As in 3B As illustrated, a molding layer 140 is formed over the support substrate 110 and the adhesive layer 120, according to some embodiments. Molding layer 140 surrounds chip structures 130, according to some embodiments. In some embodiments, portions of molding layer 140 lie between chip structures 130. Molding layer 140 includes a polymeric material or other suitable insulating material. The polymeric material includes thermoset polymers, thermoplastic polymers, or mixtures thereof. The polymer material includes, for example, plastic materials, epoxy resin, polyimide, polyethylene terephthalate (PET), polyvinyl chloride (PVC), polymethyl methacrylate (PMMA), polymer components doped with fillers containing fiber, clay, silica, glass, ceramic, inorganic particles, or combinations thereof . The support substrate 110 and the molding layer 140 are made of different materials, according to some embodiments.

Die Bildung der Formungsschicht 140 umfasst gemäß manchen Ausführungsformen Bilden einer Formmasse-Materialschicht über der Klebeschicht 120; Durchführen eines Härtungsprozesses zur Vernetzung (oder Wärmehärtung) der Polymere der Formmasse-Materialschicht; und Durchführen eines Schleifprozesses über der Formmasse-Materialschicht, bis die Zwischenverbindungsstrukturen 138 freiliegen. Daher sind Deckflächen 138a, 130a und 142 der Zwischenverbindungsstrukturen 138, der Chipstrukturen 130 und der Formungsschicht 140 gemäß manchen Ausführungsformen im Wesentlichen koplanar.Forming molding layer 140 includes forming a molding compound material layer over adhesive layer 120, according to some embodiments; performing a curing process to crosslink (or thermoset) the polymers of the molding compound material layer; and performing a grinding process over the molding compound material layer until the interconnect structures 138 are exposed. Therefore, top surfaces 138a, 130a, and 142 of interconnect structures 138, chip structures 130, and molding layer 140 are substantially coplanar, in accordance with some embodiments.

Wie in 3B dargestellt, wird gemäß manchen Ausführungsformen eine Isolierschicht 150 über der Formungsschicht 140 und den Chipstrukturen 130 gebildet. Die Isolierschicht 150 ist gemäß manchen Ausführungsformen eine durchgehende Schicht. Die Isolierschicht 150 weist gemäß manchen Ausführungsformen Löcher 152 über den Zwischenverbindungsstrukturen 138 auf. Die Löcher 152 legen gemäß manchen Ausführungsformen jeweils die darunter liegenden Zwischenverbindungsstrukturen 138 frei.As in 3B As illustrated, an insulating layer 150 is formed over the molding layer 140 and the chip structures 130, according to some embodiments. The insulating layer 150 is a continuous layer, according to some embodiments. The insulating layer 150 has holes 152 over the interconnect structures 138, in accordance with some embodiments. The holes 152 each expose the underlying interconnect structures 138, in accordance with some embodiments.

Die Isolierschicht 150 und die Formungsschicht 140 sind gemäß manchen Ausführungsformen aus verschiedenen Materialien hergestellt. Die Isolierschicht 150 ist gemäß manchen Ausführungsformen aus einem Polymermaterial wie einem Fotolackmaterial hergestellt. Das Fotolackmaterial enthält gemäß manchen Ausführungsformen ein positives Fotolackmaterial und/oder ein negatives Fotolackmaterial. Das positive Fotolackmaterial enthält Poly (4-t-butoxycarbonyloxystyrol), Polymethylmethacrylat (PMMA), Tetrafluorethylen (TFE), Ether, Ester, Acryl, Fluorkohlenstoff, eine zyklische aliphatische Struktur oder ein anderes geeignetes positives Fotolackmaterial. Das negative Fotolackmaterial enthält Acrylatpolymer, zyklisches Olefinpolymer, Fluorpolymer, Siliziumpolymer, Cyanopolymer oder ein anderes geeignetes negatives Fotolackmaterial.The insulating layer 150 and the shaping layer 140 are made of different materials, according to some embodiments. The insulating layer 150 is according to some implementations molds made of a polymeric material such as a photoresist material. The photoresist material includes a positive photoresist material and/or a negative photoresist material, according to some embodiments. The positive resist material includes poly(4-t-butoxycarbonyloxystyrene), polymethyl methacrylate (PMMA), tetrafluoroethylene (TFE), ether, ester, acrylic, fluorocarbon, cyclic aliphatic structure, or other suitable positive resist material. The negative photoresist material includes acrylate polymer, cyclic olefin polymer, fluoropolymer, silicon polymer, cyanopolymer, or other suitable negative photoresist material.

Wie in 3B dargestellt, werden gemäß manchen Ausführungsformen leitfähigen Säulen 160 in und über den Löchern 152 gebildet, um jeweils elektrisch mit den Zwischenverbindungsstrukturen 138 verbunden zu sein. Die leitfähigen Säulen 160 enthalten Kupfer oder ein anderes geeignetes leitfähiges Material. Die leitfähigen Säulen 160 werden gemäß manchen Ausführungsformen unter Verwendung eines Plattierungsprozesses wie eines Galvanisierungsprozesses gebildet.As in 3B 1, conductive pillars 160 are formed in and over holes 152 to be electrically connected to interconnect structures 138, respectively, according to some embodiments. The conductive pillars 160 contain copper or another suitable conductive material. The conductive pillars 160 are formed using a plating process, such as an electroplating process, according to some embodiments.

Wie in 3C dargestellt, sind gemäß manchen Ausführungsformen Chipstrukturen 170 über der Isolierschicht 150 bereitgestellt. Die Chipstrukturen 170 weisen gemäß manchen Ausführungsformen Speicherchips auf. Die Chipstrukturen 170 sind gemäß manchen Ausführungsformen über den Chipstrukturen 130 und der Formungsschicht 140 positioniert.As in 3C 1, chip structures 170 are provided over insulating layer 150, according to some embodiments. The chip structures 170 include memory chips according to some embodiments. The chip structures 170 are positioned over the chip structures 130 and the molding layer 140, according to some embodiments.

In manchen Ausführungsformen ist ein Abschnitt jeder der Chipstrukturen 130 freigelegt und nicht von den Chipstrukturen 170 bedeckt. Die Chipstrukturen 170 befinden sich gemäß manchen Ausführungsformen zwischen den leitfähigen Säulen 160. Jede der Chipstrukturen 170 weist gemäß manchen Ausführungsformen einen Chip 172, eine dielektrische Schicht 174, Bonding-Pads 176, Zwischenverbindungsstrukturen 178 und eine Passivierungsschicht 179 auf. Die dielektrische Schicht 174 wird gemäß manchen Ausführungsformen über dem Chip 172 gebildet.In some embodiments, a portion of each of the chip structures 130 is exposed and not covered by the chip structures 170 . The chip structures 170 are located between the conductive pillars 160, according to some embodiments. Each of the chip structures 170 includes a chip 172, a dielectric layer 174, bonding pads 176, interconnect structures 178, and a passivation layer 179, according to some embodiments. Dielectric layer 174 is formed over chip 172 in accordance with some embodiments.

Die dielektrische Schicht 174 enthält gemäß manchen Ausführungsformen Siliziumoxid, Siliziumoxynitrid, Borosilikatglas (BSG), Phosphosilikatglas (PSG), Borophosphosilikatglas (BPSG), fluoriertes Silikatglas (FSG), Low-k Material, poröses dielektrisches Material oder eine Kombination davon. Die dielektrische Schicht 174 wird gemäß manchen Ausführungsformen unter Verwendung eines CVD-Prozesses, eines HDPCVD-Prozesses, eines Spin-on-Prozesses, eines Sputterprozesses oder einer Kombination davon gebildet.The dielectric layer 174 includes silicon oxide, silicon oxynitride, borosilicate glass (BSG), phosphosilicate glass (PSG), borophosphosilicate glass (BPSG), fluorinated silicate glass (FSG), low-k material, porous dielectric material, or a combination thereof, according to some embodiments. The dielectric layer 174 is formed using a CVD process, an HDPCVD process, a spin-on process, a sputtering process, or a combination thereof, according to some embodiments.

Die Bonding-Pads 176 werden gemäß manchen Ausführungsformen in der dielektrischen Schicht 174 gebildet. Die Bonding-Pads 176 sind elektrisch mit Vorrichtungen (nicht dargestellt) verbunden, die gemäß manchen Ausführungsformen in/über dem Chip 172 gebildet sind. Die Zwischenverbindungsstrukturen 178 werden gemäß manchen Ausführungsformen jeweils über den Bonding-Pads 176 gebildet.Bonding pads 176 are formed in dielectric layer 174, according to some embodiments. Bonding pads 176 are electrically connected to devices (not shown) formed in/over chip 172, according to some embodiments. Interconnect structures 178 are formed over bonding pads 176, respectively, according to some embodiments.

Die Zwischenverbindungsstrukturen 178 weisen gemäß manchen Ausführungsformen leitfähige Säulen oder leitfähige Höcker auf. Die Passivierungsschicht 179 wird gemäß manchen Ausführungsformen über der dielektrischen Schicht 174 gebildet und umgibt die Zwischenverbindungsstrukturen 178. Die Passivierungsschicht 179 enthält ein Polymermaterial oder ein anderes geeignetes Isoliermaterial.The interconnect structures 178 include conductive pillars or conductive bumps, according to some embodiments. Passivation layer 179 is formed over dielectric layer 174 and surrounds interconnect structures 178, according to some embodiments. Passivation layer 179 includes a polymeric material or other suitable insulating material.

Wie in 3D dargestellt, ist eine Formungsschicht 180 gemäß manchen Ausführungsformen über der Isolierschicht 150 gebildet. Die Isolierschicht 150 trennt gemäß manchen Ausführungsformen die Formungsschicht 140 und die Chipstrukturen 130 von der Formungsschicht 180 und den Chipstrukturen 170. Die Formungsschicht 180 befindet sich gemäß manchen Ausführungsformen über den Chipstrukturen 130 und der Formungsschicht 140.As in 3D As illustrated, a shaping layer 180 is formed over the insulating layer 150 in accordance with some embodiments. The insulating layer 150 separates the molding layer 140 and the chip structures 130 from the molding layer 180 and the chip structures 170, according to some embodiments. The molding layer 180 is over the chip structures 130 and the molding layer 140, according to some embodiments.

Die Formungsschicht 180 umgibt gemäß manchen Ausführungsformen die Chipstrukturen 170 und die leitfähigen Säulen 160. In manchen Ausführungsformen liegen Abschnitte der Formungsschicht 180 zwischen den Chipstrukturen 170 und den leitfähigen Säulen 160.The molding layer 180 surrounds the chip structures 170 and the conductive pillars 160, according to some embodiments. In some embodiments, portions of the molding layer 180 lie between the chip structures 170 and the conductive pillars 160.

Die Formungsschicht 180 und die Isolierschicht 150 sind gemäß manchen Ausführungsformen aus verschiedenen Materialien hergestellt. Die Formungsschicht 180 enthält ein Polymermaterial oder ein anderes geeignetes Isoliermaterial. Das Polymermaterial enthält wärmehärtende Polymere, thermoplastische Polymere oder Gemische davon. Das Polymermaterial enthält zum Beispiel Kunststoffmaterialien, Epoxidharz, Polyimid, Polyethylenterephthalat (PET), Polyvinylchlorid (PVC), Polymethylmethacrylat (PMMA), Polymerkomponenten, die mit Füllstoffen dotiert sind, enthaltend Faser, Ton, Silica, Glas, Keramik, anorganische Partikel oder Kombinationen davon.The shaping layer 180 and the insulating layer 150 are made of different materials, according to some embodiments. Molding layer 180 includes a polymeric material or other suitable insulating material. The polymeric material includes thermoset polymers, thermoplastic polymers, or mixtures thereof. The polymer material includes, for example, plastic materials, epoxy resin, polyimide, polyethylene terephthalate (PET), polyvinyl chloride (PVC), polymethyl methacrylate (PMMA), polymer components doped with fillers containing fiber, clay, silica, glass, ceramic, inorganic particles, or combinations thereof .

Die Bildung der Formungsschicht 180 umfasst gemäß manchen Ausführungsformen ein Bilden einer Formmasse-Materialschicht über der Isolierschicht 150; ein Durchführen eines Härtungsprozesses zur Vernetzung (oder Wärmehärtung) der Polymere der Formmasse-Materialschicht; ein Durchführen eines Schleifprozesses über der Formmasse-Materialschicht, bis die leitfähigen Säulen 160 und die Zwischenverbindungsstrukturen 178 freigelegt sind.Forming molding layer 180 includes forming a molding compound material layer over insulating layer 150, in accordance with some embodiments; performing a curing process to crosslink (or thermoset) the polymers of the molding compound material layer; performing a grinding process over the mold ground material layer until conductive pillars 160 and interconnect structures 178 are exposed.

Daher sind Deckflächen 178a, 170a, 162 und 182 der Zwischenverbindungsstrukturen 178, der Chipstrukturen 170, der leitfähigen Säulen 160 und der Formungsschicht 180 gemäß manchen Ausführungsformen im Wesentlichen koplanar. Die leitfähigen Säulen 160 gehen gemäß manchen Ausführungsformen durch die Formungsschicht 180.Therefore, top surfaces 178a, 170a, 162, and 182 of interconnect structures 178, chip structures 170, conductive pillars 160, and molding layer 180 are substantially coplanar, according to some embodiments. The conductive pillars 160 go through the shaping layer 180 according to some embodiments.

Wie in 3E dargestellt, werden das Trägersubstrat 110 und die Klebeschicht 120 gemäß manchen Ausführungsformen entfernt. Wie in 3E dargestellt, sind die Chipstrukturen 130 und 170 und die Formungsschichten 140 und 180 gemäß manchen Ausführungsformen über einem Träger 310 angeordnet. Der Träger 310 weist gemäß manchen Ausführungsformen einen Rahmen 312 und einen Stützfilm 314 auf. Der Rahmen 312 ist gemäß manchen Ausführungsformen mit dem Stützfilm 314 verbunden.As in 3E As shown, the carrier substrate 110 and the adhesive layer 120 are removed according to some embodiments. As in 3E 1, chip structures 130 and 170 and molding layers 140 and 180 are disposed over carrier 310, according to some embodiments. The carrier 310 includes a frame 312 and a backing film 314, according to some embodiments. The frame 312 is bonded to the backing film 314, according to some embodiments.

Danach, wie in 3E dargestellt, wird gemäß manchen Ausführungsformen ein Schneideprozess durchgeführt, um durch die Formungsschicht 180, die Isolierschicht 150 und die Formungsschicht 140 entlang Schnittlinien C zu Chip-Package-Einheiten 600 zu schneiden. Jede Chip-Package-Einheit 600 weist gemäß manchen Ausführungsformen mindestens eine Chipstruktur 130, mindestens eine Chipstruktur 170, eine Formungsschicht 140, eine Isolierschicht 150, eine Formungsschicht 180 und mindestens eine leitfähige Säule 160 auf. In der Chip-Package-Einheit 600, sind eine Seitenwand 182 der Formungsschicht 180, eine Seitenwand 152 der Isolierschicht 150 und eine Seitenwand 142 der Formungsschicht 140 gemäß manchen Ausführungsformen im Wesentlichen koplanar.After that, as in 3E As illustrated, a dicing process is performed to cut through the molding layer 180, the insulating layer 150, and the molding layer 140 along dicing lines C into chip packages 600, according to some embodiments. Each chip package unit 600 includes at least one chip structure 130, at least one chip structure 170, a molding layer 140, an insulating layer 150, a molding layer 180, and at least one conductive pillar 160. In chip package 600, sidewall 182 of molding layer 180, sidewall 152 of insulating layer 150, and sidewall 142 of molding layer 140 are substantially coplanar, according to some embodiments.

4A ist eine Draufsicht der Chip-Package-Einheit 600 von 3E gemäß manchen Ausführungsformen. 4B ist eine perspektivische Ansicht der Chip-Package-Einheit 600 von 3E gemäß manchen Ausführungsformen. Der Einfachheit wegen fehlt in 4A die Formungsschicht 180 und die Isolierschicht 150 gemäß manchen Ausführungsformen. 4A FIG. 12 is a plan view of the chip package unit 600 of FIG 3E according to some embodiments. 4B FIG. 14 is a perspective view of the chip package unit 600 of FIG 3E according to some embodiments. For the sake of simplicity, is missing in 4A the shaping layer 180 and the insulating layer 150 according to some embodiments.

Wie in 4A und 4B dargestellt, sind in der Chip-Package-Einheit 600, die Zwischenverbindungsstrukturen 178 der Chipstruktur 170 gemäß manchen Ausführungsformen entlang einer geraden Linie L1 angeordnet. Die leitfähigen Säulen 160 der Chip-Package-Einheit 600 sind gemäß manchen Ausführungsformen entlang einer geraden Linie L2 angeordnet. Die geraden Linien L1 und L2 sind gemäß manchen Ausführungsformen im Wesentlichen parallel zueinander.As in 4A and 4B 1, in the chip package unit 600, the interconnect structures 178 of the chip structure 170 are arranged along a straight line L1 according to some embodiments. The conductive pillars 160 of the chip package unit 600 are arranged along a straight line L2 according to some embodiments. The straight lines L1 and L2 are substantially parallel to each other according to some embodiments.

In manchen Ausführungsformen ist eine Distanz D1 zwischen der Zwischenverbindungsstruktur 178 und einer Seitenwand 170b der Chipstruktur 170 kleiner als eine Distanz D2 zwischen der Zwischenverbindungsstruktur 178 und einer Seitenwand 1700 der Chipstruktur 170. In manchen Ausführungsformen ist eine Distanz D3 zwischen der leitfähigen Säule 160 und einer Seitenwand 130b der Chipstruktur 130 kleiner als eine Distanz D4 zwischen der leitfähigen Säule 160 und einer Seitenwand 1300 der Chipstruktur 130.In some embodiments, a distance D1 between the interconnect structure 178 and a sidewall 170b of the chip structure 170 is less than a distance D2 between the interconnect structure 178 and a sidewall 1700 of the chip structure 170. In some embodiments, a distance D3 is between the conductive pillar 160 and a sidewall 130b of the chip structure 130 is less than a distance D4 between the conductive pillar 160 and a sidewall 1300 of the chip structure 130.

5 ist eine Draufsicht der Chip-Package-Struktur 600 von 3E gemäß manchen Ausführungsformen. Der Einfachheit wegen fehlen in 5 die Formungsschicht 180 und die Isolierschicht 150 gemäß manchen Ausführungsformen. In manchen Ausführungsformen, wie in 5 dargestellt, weist die Chip-Package-Einheit 600 zwei Chipstrukturen 130 und eine Chipstruktur 170 auf. Die Chipstruktur 170 überlappt die Chipstrukturen 130 gemäß manchen Ausführungsformen teilweise. 5 FIG. 6 is a top view of the chip package structure 600 of FIG 3E according to some embodiments. For the sake of simplicity are missing in 5 the shaping layer 180 and the insulating layer 150 according to some embodiments. In some embodiments, as in 5 shown, the chip package unit 600 has two chip structures 130 and one chip structure 170 . The chip structure 170 partially overlaps the chip structures 130 according to some embodiments.

6 ist eine Draufsicht der Chip-Package-Struktur 600 von 3E gemäß manchen Ausführungsformen. Der Einfachheit wegen fehlen in 6 die Formungsschicht 180 und die Isolierschicht 150 gemäß manchen Ausführungsformen. In manchen Ausführungsformen, wie in 6 dargestellt, weist die Chip-Package-Einheit 600 zwei Chipstrukturen 130 und zwei Chipstrukturen 170 auf. Die Chipstruktur 170 überlappt die entsprechende Chipstruktur 130 gemäß manchen Ausführungsformen teilweise. 6 FIG. 6 is a top view of the chip package structure 600 of FIG 3E according to some embodiments. For the sake of simplicity are missing in 6 the shaping layer 180 and the insulating layer 150 according to some embodiments. In some embodiments, as in 6 shown, the chip package unit 600 has two chip structures 130 and two chip structures 170 . The chip structure 170 partially overlaps the corresponding chip structure 130 according to some embodiments.

7 ist eine Draufsicht der Chip-Package-Struktur 600 von 3E gemäß manchen Ausführungsformen. Der Einfachheit wegen fehlen in 7 die Formungsschicht 180 und die Isolierschicht 150 gemäß manchen Ausführungsformen. In manchen Ausführungsformen, wie in 7 dargestellt, weist die Chip-Package-Einheit 600 drei Chipstrukturen 130 und zwei Chipstrukturen 170 auf. Die Chipstruktur 170 überlappt die entsprechenden zwei Chipstrukturen 130 gemäß manchen Ausführungsformen teilweise. 7 FIG. 6 is a top view of the chip package structure 600 of FIG 3E according to some embodiments. For the sake of simplicity are missing in 7 the shaping layer 180 and the insulating layer 150 according to some embodiments. In some embodiments, as in 7 shown, the chip package unit 600 has three chip structures 130 and two chip structures 170 . The chip structure 170 partially overlaps the corresponding two chip structures 130 according to some embodiments.

8 ist eine Draufsicht der Chip-Package-Struktur 600 von 3E gemäß manchen Ausführungsformen. Der Einfachheit wegen fehlen in 8 die Formungsschicht 180 und die Isolierschicht 150 gemäß manchen Ausführungsformen. In manchen Ausführungsformen, wie in 8 dargestellt, weist die Chip-Package-Einheit 600 drei Chipstrukturen 130 und drei Chipstrukturen 170 auf. Die Chipstruktur 170 überlappt die entsprechende Chipstruktur 130 gemäß manchen Ausführungsformen teilweise. 8th FIG. 6 is a top view of the chip package structure 600 of FIG 3E according to some embodiments. For the sake of simplicity are missing in 8th the shaping layer 180 and the insulating layer 150 according to some embodiments. In some embodiments, as in 8th shown, the chip package unit 600 has three chip structures 130 and three chip structures 170 . The chip structure 170 partially overlaps the corresponding chip structure 130 according to some embodiments.

9A-9E sind Querschnittsansichten verschiedener Stufen eines Prozesses zur Bildung einer Chip-Package-Struktur gemäß manchen Ausführungsformen. Wie in 9A dargestellt, ist ein Trägersubstrat 910 gemäß manchen Ausführungsformen bereitgestellt. Das Trägersubstrat 910 ist gemäß manchen Ausführungsformen dazu eingerichtet, vorübergehende mechanische und strukturelle Stütze während anschließender Bearbeitungsschritte bereitzustellen. Das Trägersubstrat 910 weist gemäß manchen Ausführungsformen Glas, Siliziumoxid, Aluminiumoxid, eine Kombination davon und/oder dergleichen auf. Das Trägersubstrat 910 weist gemäß manchen Ausführungsformen einen Wafer auf. 9A-9E 12 are cross-sectional views of various stages of a process of forming a chip package structure, according to some embodiments. As in 9A shown, a support substrate 910 is provided in accordance with some embodiments. The support substrate 910 is configured to provide temporary mechanical and structural support during subsequent processing steps, according to some embodiments. The carrier substrate 910 comprises glass, silicon oxide, aluminum oxide, a combination thereof and/or the like, according to some embodiments. According to some embodiments, the carrier substrate 910 comprises a wafer.

Wie in 9A dargestellt, wird gemäß manchen Ausführungsformen eine Klebeschicht 920 über dem Trägersubstrat 910 gebildet. Die Klebeschicht 920 weist gemäß manchen Ausführungsformen ein geeignetes Klebematerial, wie ein Polymermaterial, auf. Zum Beispiel weist die Klebeschicht 920 gemäß manchen Ausführungsformen einen Ultraviolettkleber (UV-Kleber) auf, der seine Klebeeigenschaften verliert, wenn er mit UV-Licht bestrahlt wird. In manchen Ausführungsformen weist die Klebeschicht 920 ein doppelseitiges Klebeband auf. Die Klebeschicht 920 wird unter Verwendung eines Laminierungsprozesses, eines Rotationsbeschichtungsprozesses oder eines anderen geeigneten Prozesses gebildet.As in 9A As illustrated, an adhesive layer 920 is formed over the support substrate 910 in accordance with some embodiments. Adhesive layer 920 comprises a suitable adhesive material, such as a polymeric material, according to some embodiments. For example, according to some embodiments, the adhesive layer 920 comprises an ultraviolet (UV) adhesive that loses its adhesive properties when exposed to UV light. In some embodiments, the adhesive layer 920 comprises a double-sided adhesive tape. The adhesive layer 920 is formed using a lamination process, a spin coating process, or other suitable process.

Wie in 9A dargestellt, werden die Chip-Package-Einheiten 600 und 600' gemäß manchen Ausführungsformen über der Klebeschicht 920 angeordnet. Die Strukturen der Chip-Package-Einheiten 600 und 600' sind ähnlich, mit der Ausnahme, dass die Chip-Package-Einheit 600' gemäß manchen Ausführungsformen (strukturell) zu der Chip-Package-Einheit 600 symmetrisch ist.As in 9A As illustrated, chip packages 600 and 600' are placed over adhesive layer 920, according to some embodiments. The structures of chip-package units 600 and 600' are similar, with the exception that chip-package unit 600' is symmetrical (structurally) to chip-package unit 600 according to some embodiments.

Die Chip-Package-Einheit 600' weist gemäß manchen Ausführungsformen Chipstrukturen 130 und 170, Formungsschichten 140 und 180, leitfähige Säulen 160 und eine Isolierschicht 150 auf. Jede Chipstruktur 130 weist gemäß manchen Ausführungsformen einen Chip 132, eine dielektrische Schicht 134, Bonding-Pads 136, Zwischenverbindungsstrukturen 138 und eine Passivierungsschicht 139 auf. Die dielektrische Schicht 134 wird gemäß manchen Ausführungsformen über dem Chip 132 gebildet.Chip package unit 600' includes chip structures 130 and 170, molding layers 140 and 180, conductive pillars 160, and an insulating layer 150, according to some embodiments. Each chip structure 130 includes a chip 132, a dielectric layer 134, bonding pads 136, interconnect structures 138, and a passivation layer 139, according to some embodiments. Dielectric layer 134 is formed over chip 132 in accordance with some embodiments.

Die Bonding-Pads 136 werden gemäß manchen Ausführungsformen in der dielektrischen Schicht 134 gebildet. Die Bonding-Pads 136 sind gemäß manchen Ausführungsformen elektrisch mit Vorrichtungen (nicht dargestellt) verbunden, die in/über dem Chip 132 gebildet sind. Die Zwischenverbindungsstrukturen 138 sind gemäß manchen Ausführungsformen über den entsprechenden Bonding-Pads 136 gebildet.Bonding pads 136 are formed in dielectric layer 134, according to some embodiments. Bonding pads 136 are electrically connected to devices (not shown) formed in/over chip 132, according to some embodiments. The interconnect structures 138 are formed over the corresponding bonding pads 136, according to some embodiments.

Die Zwischenverbindungsstrukturen 138 weisen gemäß manchen Ausführungsformen leitfähige Säulen oder leitfähige Höcker auf. Die Passivierungsschicht 139 wird gemäß manchen Ausführungsformen über der dielektrischen Schicht 134 gebildet und umgibt die Zwischenverbindungsstrukturen 138. Die Passivierungsschicht 139 enthält ein Polymermaterial oder ein anderes geeignetes Isoliermaterial.The interconnect structures 138 include conductive pillars or conductive bumps, according to some embodiments. Passivation layer 139 is formed over dielectric layer 134 and surrounds interconnect structures 138, according to some embodiments. Passivation layer 139 includes a polymeric material or other suitable insulating material.

Die Chipstrukturen 170 sind gemäß manchen Ausführungsformen über den Chipstrukturen 130, der Formungsschicht 140 und der Isolierschicht 150 positioniert. In manchen Ausführungsformen ist ein Abschnitt jeder Chipstruktur 130 durch die Chipstrukturen 170 freigelegt. Jede Chipstruktur 170 weist gemäß manchen Ausführungsformen einen Chip 172, eine dielektrische Schicht 174, Bonding-Pads 176, Zwischenverbindungsstrukturen 178 und eine Passivierungsschicht 179 auf. Die dielektrische Schicht 174 wird gemäß manchen Ausführungsformen über dem Chip 172 gebildet.Chip structures 170 are positioned over chip structures 130, molding layer 140, and insulating layer 150, according to some embodiments. In some embodiments, a portion of each chip structure 130 is exposed through chip structures 170 . Each chip structure 170 includes a chip 172, a dielectric layer 174, bonding pads 176, interconnect structures 178, and a passivation layer 179, according to some embodiments. Dielectric layer 174 is formed over chip 172 in accordance with some embodiments.

Die dielektrische Schicht 174 enthält gemäß manchen Ausführungsformen Siliziumoxid, Siliziumoxynitrid, Borosilikatglas (BSG), Phosphosilikatglas (PSG), Borophosphosilikatglas (BPSG), fluoriertes Silikatglas (FSG), Low-k Material, poröses dielektrisches Material oder eine Kombination davon. Die dielektrische Schicht 174 wird gemäß manchen Ausführungsformen unter Verwendung eines CVD-Prozesses, eines HDPCVD-Prozesses, eines Spin-on-Prozesses, eines Sputterprozesses oder einer Kombination davon gebildet.The dielectric layer 174 includes silicon oxide, silicon oxynitride, borosilicate glass (BSG), phosphosilicate glass (PSG), borophosphosilicate glass (BPSG), fluorinated silicate glass (FSG), low-k material, porous dielectric material, or a combination thereof, according to some embodiments. The dielectric layer 174 is formed using a CVD process, an HDPCVD process, a spin-on process, a sputtering process, or a combination thereof, according to some embodiments.

Die Bonding-Pads 176 werden gemäß manchen Ausführungsformen in der dielektrischen Schicht 174 gebildet. Die Bonding-Pads 176 sind elektrisch mit Vorrichtungen (nicht dargestellt) verbunden, die gemäß manchen Ausführungsformen in/über dem Chip 172 gebildet sind. Die Zwischenverbindungsstrukturen 178 werden gemäß manchen Ausführungsformen jeweils über den Bonding-Pads 176 gebildet.Bonding pads 176 are formed in dielectric layer 174, according to some embodiments. Bonding pads 176 are electrically connected to devices (not shown) formed in/over chip 172, according to some embodiments. Interconnect structures 178 are formed over bonding pads 176, respectively, according to some embodiments.

Die Zwischenverbindungsstrukturen 178 weisen gemäß manchen Ausführungsformen leitfähige Säulen oder leitfähige Höcker auf. Die Passivierungsschicht 179 wird gemäß manchen Ausführungsformen über der dielektrischen Schicht 174 gebildet und umgibt die Zwischenverbindungsstrukturen 178. Die Passivierungsschicht 179 enthält ein Polymermaterial oder ein anderes geeignetes Isoliermaterial.The interconnect structures 178 include conductive pillars or conductive bumps, according to some embodiments. Passivation layer 179 is formed over dielectric layer 174 and surrounds interconnect structures 178, according to some embodiments. Passivation layer 179 includes a polymeric material or other suitable insulating material.

Wie in 9B dargestellt, wird gemäß manchen Ausführungsformen eine Formungsschicht 930 über der Klebeschicht 920 gebildet. Die Formungsschicht 930 umgibt gemäß manchen Ausführungsformen die Chip-Package-Einheiten 600 und 600'. Die Formungsschicht 930 enthält ein Polymermaterial oder ein anderes geeignetes Isoliermaterial. Das Polymermaterial enthält wärmehärtende Polymere, thermoplastische Polymere oder Gemische davon. Das Polymermaterial enthält zum Beispiel Kunststoffmaterialien, Epoxidharz, Polyimid, Polyethylenterephthalat (PET), Polyvinylchlorid (PVC), Polymethylmethacrylat (PMMA), Polymerkomponenten, die mit Füllstoffen dotiert sind, enthaltend Faser, Ton, Silica, Glas, Keramik, anorganische Partikel oder Kombinationen davon.As in 9B shown, according to some embodiments, is a shaping layer 930 formed over the adhesive layer 920. The molding layer 930 surrounds the chip packages 600 and 600', according to some embodiments. Molding layer 930 includes a polymeric material or other suitable insulating material. The polymeric material includes thermoset polymers, thermoplastic polymers, or mixtures thereof. The polymer material includes, for example, plastic materials, epoxy resin, polyimide, polyethylene terephthalate (PET), polyvinyl chloride (PVC), polymethyl methacrylate (PMMA), polymer components doped with fillers containing fiber, clay, silica, glass, ceramic, inorganic particles, or combinations thereof .

Wie in 9B dargestellt, wird gemäß manchen Ausführungsformen eine Isolierschicht 940 über der Formungsschicht 930 und den Chip-Package-Einheiten 600 und 600' gebildet. Die Isolierschicht 940 ist gemäß manchen Ausführungsformen eine durchgehende Schicht. Die Isolierschicht 940 weist gemäß manchen Ausführungsformen Löcher 942 über den Zwischenverbindungsstrukturen 178 und den leitfähigen Säulen 160 auf. Die Löcher 942 legen gemäß manchen Ausführungsformen jeweils die darunter liegenden Zwischenverbindungsstrukturen 178 und die darunter liegenden leitfähigen Säulen 160 frei.As in 9B 1, an insulating layer 940 is formed over molding layer 930 and chip packages 600 and 600', according to some embodiments. The insulating layer 940 is a continuous layer, according to some embodiments. The insulating layer 940 has holes 942 over the interconnect structures 178 and the conductive pillars 160, according to some embodiments. Holes 942 expose underlying interconnect structures 178 and underlying conductive pillars 160, respectively, in accordance with some embodiments.

Die Formungsschicht 930 ist gemäß manchen Ausführungsformen aus einem anderen Material als die Klebeschicht 920 und die Isolierschichten 150 und 940 hergestellt. Die Isolierschicht 940 ist gemäß manchen Ausführungsformen aus einem Polymermaterial wie einem Fotolackmaterial hergestellt. Das Fotolackmaterial enthält gemäß manchen Ausführungsformen ein positives Fotolackmaterial und/oder ein negatives Fotolackmaterial. Das positive Fotolackmaterial enthält Poly (4-t-butoxycarbonyloxystyrol), Polymethylmethacrylat (PMMA), Tetrafluorethylen (TFE), Ether, Ester, Acryl, Fluorkohlenstoff, eine zyklische aliphatische Struktur oder ein anderes geeignetes positives Fotolackmaterial. Das negative Fotolackmaterial enthält Acrylatpolymer, zyklisches Olefinpolymer, Fluorpolymer, Siliziumpolymer, Cyanopolymer oder ein anderes geeignetes negatives Fotolackmaterial.Molding layer 930 is made of a different material than adhesive layer 920 and insulating layers 150 and 940, according to some embodiments. The insulating layer 940 is made of a polymeric material, such as a photoresist material, according to some embodiments. The photoresist material includes a positive photoresist material and/or a negative photoresist material, according to some embodiments. The positive resist material includes poly(4-t-butoxycarbonyloxystyrene), polymethyl methacrylate (PMMA), tetrafluoroethylene (TFE), ether, ester, acrylic, fluorocarbon, cyclic aliphatic structure, or other suitable positive resist material. The negative photoresist material includes acrylate polymer, cyclic olefin polymer, fluoropolymer, silicon polymer, cyanopolymer, or other suitable negative photoresist material.

Wie in 9B dargestellt, werden gemäß manchen Ausführungsformen leitfähige Säulen 950 in und über den Löchern 942 gebildet, um elektrisch mit den Zwischenverbindungsstrukturen 178 und den darunter liegenden leitfähigen Säulen 160 verbunden zu werden. Die leitfähigen Säulen 950 enthalten Kupfer oder ein anderes geeignetes leitfähiges Material.As in 9B As illustrated, conductive pillars 950 are formed in and over holes 942 to electrically connect to interconnect structures 178 and underlying conductive pillars 160, according to some embodiments. The conductive pillars 950 contain copper or another suitable conductive material.

Wie in 9B dargestellt, werden gemäß manchen Ausführungsformen Chip-Package-Einheiten 600A und 600A' über der Isolierschicht 940 angeordnet. Jede Chip-Package-Einheit 600A ist gemäß manchen Ausführungsformen strukturell dieselbe wie die Chip-Package-Einheit 600. Jede Chip-Package-Einheit 600A' ist gemäß manchen Ausführungsformen strukturell dieselbe wie die Chip-Package-Einheit 600'.As in 9B 1, chip packages 600A and 600A' are disposed over insulating layer 940, according to some embodiments. Each chip-package unit 600A is structurally the same as chip-package unit 600, according to some embodiments. Each chip-package unit 600A' is structurally the same as chip-package unit 600', according to some embodiments.

9C-1 ist eine Draufsicht der Chip-Package-Struktur von 9C gemäß manchen Ausführungsformen. 9C ist eine Querschnittsansicht, die die Chip-Package-Struktur entlang einer Schnittlinie I-I' in 9C-1 gemäß manchen Ausführungsformen veranschaulicht. 9C-2 ist eine Querschnittsansicht, die die Chip-Package-Struktur entlang einer Schnittlinie II-II' in 9C-1 gemäß manchen Ausführungsformen veranschaulicht. 9C-1 FIG. 12 is a plan view of the chip package structure of FIG 9C according to some embodiments. 9C 13 is a cross-sectional view showing the chip package structure taken along a line II' in FIG 9C-1 according to some embodiments. 9C-2 Fig. 12 is a cross-sectional view showing the chip package structure taken along a line II-II' in Fig 9C-1 according to some embodiments.

Wie in 9C, 9C-1 und 9C-2 dargestellt, wird gemäß manchen Ausführungsformen eine Formungsschicht 960 über der Isolierschicht 940 gebildet. Die Formungsschicht 960 umgibt gemäß manchen Ausführungsformen die Chip-Package-Einheiten 600A und 600A' und die leitfähigen Säulen 950. Die Formungsschicht 960 enthält ein Polymermaterial oder ein anderes geeignetes Isoliermaterial. Das Polymermaterial enthält wärmehärtende Polymere, thermoplastische Polymere oder Gemische davon. Das Polymermaterial enthält zum Beispiel Kunststoffmaterialien, Epoxidharz, Polyimid, Polyethylenterephthalat (PET), Polyvinylchlorid (PVC), Polymethylmethacrylat (PMMA), Polymerkomponenten, die mit Füllstoffen dotiert sind, enthaltend Faser, Ton, Silica, Glas, Keramik, anorganische Partikel oder Kombinationen davon.As in 9C , 9C-1 and 9C-2 As illustrated, a shaping layer 960 is formed over the insulating layer 940 in accordance with some embodiments. Molding layer 960 surrounds chip packages 600A and 600A' and conductive pillars 950, according to some embodiments. Molding layer 960 includes a polymeric material or other suitable insulating material. The polymeric material includes thermoset polymers, thermoplastic polymers, or mixtures thereof. The polymer material includes, for example, plastic materials, epoxy resin, polyimide, polyethylene terephthalate (PET), polyvinyl chloride (PVC), polymethyl methacrylate (PMMA), polymer components doped with fillers containing fiber, clay, silica, glass, ceramic, inorganic particles, or combinations thereof .

Wie in 9C, 9C-1 und 9C-2 dargestellt, wird gemäß manchen Ausführungsformen eine Isolierschicht 970 über der Formungsschicht 960, den leitfähigen Säulen 950 und den Chip-Package-Einheiten 600A und 600A' gebildet. Die Isolierschicht 970 ist gemäß manchen Ausführungsformen eine durchgehende Schicht.As in 9C , 9C-1 and 9C-2 As illustrated, an insulating layer 970 is formed over molding layer 960, conductive pillars 950, and chip packages 600A and 600A', according to some embodiments. The insulating layer 970 is a continuous layer, according to some embodiments.

Die Isolierschicht 970 weist gemäß manchen Ausführungsformen Löcher 972 über den Zwischenverbindungsstrukturen 178 und den leitfähigen Säulen 160 der Chip-Package-Einheiten 600A und 600A' und den leitfähigen Säulen 950 auf. Die Löcher 972 legen gemäß manchen Ausführungsformen die darunter liegenden Zwischenverbindungsstrukturen 178, die darunter liegenden leitfähigen Säulen 160 und die darunter liegenden leitfähigen Säulen 950 frei.The insulating layer 970 has holes 972 over the interconnect structures 178 and the conductive pillars 160 of the chip packages 600A and 600A' and the conductive pillars 950, according to some embodiments. Holes 972 expose underlying interconnect structures 178, underlying conductive pillars 160, and underlying conductive pillars 950, in accordance with some embodiments.

Die Formungsschicht 960 ist gemäß manchen Ausführungsformen aus einem Material hergestellt, das sich von jenem der Isolierschichten 150, 940 und 970 unterscheidet. Die Isolierschicht 970 ist gemäß manchen Ausführungsformen aus einem Polymermaterial wie einem Fotolackmaterial hergestellt. Das Fotolackmaterial enthält gemäß manchen Ausführungsformen ein positives Fotolackmaterial und/oder ein negatives Fotolackmaterial. Das positive Fotolackmaterial enthält Poly (4-t-butoxycarbonyloxystyrol), Polymethylmethacrylat (PMMA), Tetrafluorethylen (TFE), Ether, Ester, Acryl, Fluorkohlenstoff, eine zyklische aliphatische Struktur oder ein anderes geeignetes positives Fotolackmaterial. Das negative Fotolackmaterial enthält Acrylatpolymer, zyklisches Olefinpolymer, Fluorpolymer, Siliziumpolymer, Cyanopolymer oder ein anderes geeignetes negatives Fotolackmaterial.Shaping layer 960 is made of a material different than insulating layers 150, 940, and 970, according to some embodiments. The insulating layer 970 is made of a polymeric material, such as a photoresist material, according to some embodiments puts. The photoresist material includes a positive photoresist material and/or a negative photoresist material, according to some embodiments. The positive resist material includes poly(4-t-butoxycarbonyloxystyrene), polymethyl methacrylate (PMMA), tetrafluoroethylene (TFE), ether, ester, acrylic, fluorocarbon, cyclic aliphatic structure, or other suitable positive resist material. The negative photoresist material includes acrylate polymer, cyclic olefin polymer, fluoropolymer, silicon polymer, cyanopolymer, or other suitable negative photoresist material.

Wie in 9C, 9C-1 und 9C-2 dargestellt, werden gemäß manchen Ausführungsformen leitfähige Säulen 982, 984 und 986 in und über den Löchern 972 gebildet. Die leitfähigen Säulen 982 sind gemäß manchen Ausführungsformen mit den darunter liegenden leitfähigen Säulen 950 elektrisch verbunden. Die leitfähigen Säulen 984 sind gemäß manchen Ausführungsformen mit den darunter liegenden leitfähigen Säulen 160 elektrisch verbunden. Die leitfähigen Säulen 986 sind gemäß manchen Ausführungsformen mit den darunter liegenden Zwischenverbindungsstrukturen 178 elektrisch verbunden. Die leitfähigen Säulen 982, 984 und 986 enthalten Kupfer oder ein anderes geeignetes leitfähiges Material.As in 9C , 9C-1 and 9C-2 As illustrated, conductive pillars 982, 984, and 986 are formed in and over holes 972, according to some embodiments. Conductive pillars 982 are electrically connected to underlying conductive pillars 950, according to some embodiments. Conductive pillars 984 are electrically connected to underlying conductive pillars 160, according to some embodiments. The conductive pillars 986 are electrically connected to the underlying interconnect structures 178, according to some embodiments. Conductive pillars 982, 984 and 986 contain copper or other suitable conductive material.

Wie in 9C, 9C-1 und 9C-2 dargestellt, ist gemäß manchen Ausführungsformen eine Chipstruktur 990 über der Isolierschicht 970 angeordnet. Die Chipstruktur 990 weist gemäß manchen Ausführungsformen eine SoC-Vorrichtung (System on Chip-Vorrichtung) auf. Die Chipstruktur 990 weist gemäß manchen Ausführungsformen einen Chip 992, eine dielektrische Schicht 994, Bonding-Pads 996, Zwischenverbindungsstrukturen 998 und eine Passivierungsschicht 999 auf.As in 9C , 9C-1 and 9C-2 As illustrated, a chip structure 990 is disposed over the insulating layer 970, according to some embodiments. The chip structure 990 comprises a SoC (System on Chip) device, according to some embodiments. Chip structure 990 includes chip 992, dielectric layer 994, bonding pads 996, interconnect structures 998, and passivation layer 999, according to some embodiments.

Der Chip 992 weist zum Beispiel ein Halbleitersubstrat auf. In manchen Ausführungsformen ist der Chip 992 aus einem elementaren Halbleitermaterial hergestellt, enthaltend Silizium oder Germanium in einer einzelkristallinen, polykristallinen oder amorphen Struktur. In manchen anderen Ausführungsformen ist der Chip 992 aus einem Verbindungshalbleiter, wie Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid, einem Legierungshalbleiter, wie SiGe, oder GaAsP oder einer Kombination davon hergestellt. Der Chip 992 kann auch mehrschichtige Halbleiter, Halbleiter auf Isolator (SOI) (wie Silizium auf Isolator oder Germanium auf Isolator) oder eine Kombination davon enthalten.The chip 992 comprises a semiconductor substrate, for example. In some embodiments, chip 992 is made of an elemental semiconductor material including silicon or germanium in a single crystalline, polycrystalline, or amorphous structure. In some other embodiments, chip 992 is made of a compound semiconductor such as silicon carbide, gallium arsenide, gallium phosphide, indium phosphide, indium arsenide, an alloy semiconductor such as SiGe, or GaAsP, or a combination thereof. The chip 992 may also include multilayer semiconductors, semiconductor on insulator (SOI) (such as silicon on insulator or germanium on insulator), or a combination thereof.

In manchen Ausführungsformen weist der Chip 992 verschiedene Vorrichtungselemente auf. In manchen Ausführungsformen sind die verschiedenen Vorrichtungselemente in und/oder über dem Chip 992 gebildet. Die Vorrichtungselemente sind der Einfachheit und Klarheit wegen in Figuren nicht dargestellt. Beispiele der verschiedenen Vorrichtungen enthalten aktive Vorrichtungen, passive Vorrichtungen, andere geeignete Vorrichtungen oder eine Kombination davon. Die aktiven Vorrichtungen können Transistoren oder Dioden (nicht dargestellt) enthalten. Die passiven Vorrichtungen enthalten Widerstände, Kondensatoren, oder andere geeignete passive Vorrichtungen.In some embodiments, chip 992 includes various device elements. In some embodiments, the various device elements are formed in and/or over the chip 992. The device elements are not shown in figures for the sake of simplicity and clarity. Examples of the different devices include active devices, passive devices, other suitable devices, or a combination thereof. The active devices may include transistors or diodes (not shown). The passive devices include resistors, capacitors, or other suitable passive devices.

Zum Beispiel enthalten die Transistoren Metalloxidhalbleiter-Feldeffekttransistoren (MOSFET), komplementäre Metalloxidhalbleitertransistoren (CMOS-Transistoren), bipolare Transistoren (BJT), Hochspannungstransistoren, Hochfrequenztransistoren, p-Kanal- und/oder n-Kanal-Feldeffekttransistoren (PFETs/NFETs) usw.For example, the transistors include metal oxide semiconductor field effect transistors (MOSFET), complementary metal oxide semiconductor transistors (CMOS transistors), bipolar transistors (BJT), high voltage transistors, high frequency transistors, p-channel and/or n-channel field effect transistors (PFETs/NFETs), etc.

Verschiedene Prozesse, wie Front-End-of-Line-Halbleiterfertigungsprozesse (FEOL-Halbleiterfertigungsprozesse), werden zur Bildung der verschiedenen Vorrichtungselemente durchgeführt. Die FEOL-Halbleiterfertigungsprozesses können Abscheiden, Ätzen, Implantation, Fotolithografie, Tempern, Planarisieren einen oder mehrere andere anwendbare Prozesse oder eine Kombination davon enthalten.Various processes, such as front-end-of-line (FEOL) semiconductor manufacturing processes, are performed to form the various device elements. The FEOL semiconductor fabrication processes may include deposition, etching, implantation, photolithography, annealing, planarization, one or more other applicable processes, or a combination thereof.

In manchen Ausführungsformen werden Isolationselemente (nicht dargestellt) im Chip 992 gebildet. Die Isolationselemente werden verwendet, um aktive Gebiete zu definieren und verschiedene Vorrichtungselemente, die in und/oder über dem Chip 992 in den aktiven Gebieten gebildet sind, elektrisch zu isolieren. In manchen Ausführungsformen enthalten die Isolationselemente Grabenisolationselemente (STI-Merkmale), Merkmale einer lokalen Oxidation von Silizium (LOCOS-Merkmale), andere geeignete Isolationselemente oder eine Kombination davon.In some embodiments, isolation elements (not shown) are formed in chip 992 . The isolation elements are used to define active areas and to electrically isolate various device elements formed in and/or over the chip 992 in the active areas. In some embodiments, the isolation features include trench isolation (STI) features, local oxidation of silicon (LOCOS) features, other suitable isolation features, or a combination thereof.

Die dielektrische Schicht 994 wird gemäß manchen Ausführungsformen über dem Chip 992 gebildet. Die dielektrische Schicht 994 enthält gemäß manchen Ausführungsformen Siliziumoxid, Siliziumoxynitrid, Borosilikatglas (BSG), Phosphosilikatglas (PSG), Borophosphosilikatglas (BPSG), fluoriertes Silikatglas (FSG), Low-k Material, poröses dielektrisches Material oder eine Kombination davon. Die dielektrische Schicht 994 wird gemäß manchen Ausführungsformen unter Verwendung eines CVD-Prozesses, eines HDPCVD-Prozesses, eines Spin-on-Prozesses, eines Sputterprozesses oder einer Kombination davon gebildet.Dielectric layer 994 is formed over chip 992 in accordance with some embodiments. Dielectric layer 994 includes silicon oxide, silicon oxynitride, borosilicate glass (BSG), phosphosilicate glass (PSG), borophosphosilicate glass (BPSG), fluorinated silicate glass (FSG), low-k material, porous dielectric material, or a combination thereof, according to some embodiments. The dielectric layer 994 is formed using a CVD process, an HDPCVD process, a spin-on process, a sputtering process, or a combination thereof, according to some embodiments.

Die Bonding-Pads 996 werden gemäß manchen Ausführungsformen in der dielektrischen Schicht 994 gebildet. Die Bonding-Pads 996 sind gemäß manchen Ausführungsformen elektrisch mit Vorrichtungen (nicht dargestellt) verbunden, die in/über dem Chip 992 gebildet sind. Die Zwischenverbindungsstrukturen 998 werden gemäß manchen Ausführungsformen über den entsprechenden Bonding-Pads 996 gebildet. Die Bonding-Pads 996 und die Zwischenverbindungsstrukturen 998 sind gemäß manchen Ausführungsformen aus Aluminium, Wolfram, Kupfer oder einem anderen geeigneten leitfähigen Material hergestellt.Bonding pads 996 are formed in dielectric layer 994 according to some embodiments. The bonding pads 996 are electrically connected, according to some embodiments devices (not shown) formed in/above chip 992. The interconnect structures 998 are formed over the corresponding bonding pads 996, according to some embodiments. Bonding pads 996 and interconnect structures 998 are made of aluminum, tungsten, copper, or another suitable conductive material, according to some embodiments.

Die Zwischenverbindungsstrukturen 998 weisen gemäß manchen Ausführungsformen leitfähige Säulen oder leitfähige Höcker auf. Die Passivierungsschicht 999 wird gemäß manchen Ausführungsformen über der dielektrischen Schicht 994 gebildet und umgibt die Zwischenverbindungsstrukturen 998.The interconnect structures 998 include conductive pillars or conductive bumps, according to some embodiments. Passivation layer 999 is formed over dielectric layer 994 and surrounds interconnect structures 998, according to some embodiments.

Wie in 9C und 9C-2 dargestellt, sind gemäß manchen Ausführungsformen eine Seitenwand 164 der leitfähigen Säule 160 der Chip-Package-Einheit 600 oder 600', eine Seitenwand 952 der darüber liegenden leitfähigen Säule 950, eine Seitenwand 982a der darüber liegenden leitfähigen Säule 982 nicht miteinander ausgerichtet. Das heißt, die Seitenwände 164, 952 und 982a sind gemäß manchen Ausführungsformen nicht koplanar.As in 9C and 9C-2 1, a sidewall 164 of conductive pillar 160 of chip package unit 600 or 600', a sidewall 952 of overlying conductive pillar 950, a sidewall 982a of overlying conductive pillar 982 are not aligned with each other, according to some embodiments. That is, sidewalls 164, 952, and 982a are not coplanar, according to some embodiments.

Eine Seitenwand 164 der leitfähigen Säule 160 der Chip-Package-Einheit 600A oder 600A' und eine Seitenwand 984a der darüber liegenden leitfähigen Säule 984 sind daher gemäß manchen Ausführungsformen nicht miteinander ausgerichtet. Das heißt, die Seitenwände 164 und 984a sind gemäß manchen Ausführungsformen nicht koplanar.Therefore, a sidewall 164 of the conductive pillar 160 of the chip package unit 600A or 600A' and a sidewall 984a of the overlying conductive pillar 984 are not aligned with each other, according to some embodiments. That is, sidewalls 164 and 984a are not coplanar, according to some embodiments.

Da die Seitenwände 164, 952 und 982a gemäß manchen Ausführungsformen nicht koplanar sind, werden die Spannungen, die sich an den Seitenwänden 164, 952 und 982a konzentrieren, nicht miteinander kombiniert. Da die Seitenwände 164 und 984a gemäß manchen Ausführungsformen nicht koplanar sind, werden die Spannungen, die sich an den Seitenwänden 164 und 984a konzentrieren, nicht miteinander kombiniert. Daher wird die Zuverlässigkeit der leitfähigen Säulen 160, 950, 982 und 984 gemäß manchen Ausführungsformen verbessert.Because sidewalls 164, 952, and 982a are not coplanar, according to some embodiments, the stresses concentrated on sidewalls 164, 952, and 982a do not combine. Because sidewalls 164 and 984a are not coplanar, according to some embodiments, stresses concentrated on sidewalls 164 and 984a do not combine. Therefore, the reliability of the conductive pillars 160, 950, 982, and 984 is improved according to some embodiments.

Wie in 9D dargestellt, wird eine Formungsschicht 901 gemäß manchen Ausführungsformen über der Isolierschicht 970 gebildet. Die Formungsschicht 901 umgibt gemäß manchen Ausführungsformen die Chipstruktur 990 und die leitfähigen Säulen 982, 984 und 986. Die Formungsschicht 901 enthält ein Polymermaterial oder ein anderes geeignetes Isoliermaterial. Das Polymermaterial enthält wärmehärtende Polymere, thermoplastische Polymere oder Gemische davon. Das Polymermaterial enthält zum Beispiel Kunststoffmaterialien, Epoxidharz, Polyimid, Polyethylenterephthalat (PET), Polyvinylchlorid (PVC), Polymethylmethacrylat (PMMA), Polymerkomponenten, die mit Füllstoffen dotiert sind, enthaltend Faser, Ton, Silica, Glas, Keramik, anorganische Partikel oder Kombinationen davon. Die Formungsschicht 901 und die Isolierschicht 970 sind gemäß manchen Ausführungsformen aus verschiedenen Materialien hergestellt.As in 9D As illustrated, a shaping layer 901 is formed over the insulating layer 970 in accordance with some embodiments. Molding layer 901 surrounds chip structure 990 and conductive pillars 982, 984, and 986, according to some embodiments. Molding layer 901 includes a polymeric material or other suitable insulating material. The polymeric material includes thermoset polymers, thermoplastic polymers, or mixtures thereof. The polymer material includes, for example, plastic materials, epoxy resin, polyimide, polyethylene terephthalate (PET), polyvinyl chloride (PVC), polymethyl methacrylate (PMMA), polymer components doped with fillers containing fiber, clay, silica, glass, ceramic, inorganic particles, or combinations thereof . The shaping layer 901 and the insulating layer 970 are made of different materials, according to some embodiments.

Wie in 9D dargestellt, wird gemäß manchen Ausführungsformen eine Verdrahtungsstruktur 902 über der Formungsschicht 901, der Chipstruktur 990 und den leitfähigen Säulen 982, 984 und 986 gebildet. Die Verdrahtungsstruktur 902 weist gemäß manchen Ausführungsformen eine dielektrische Schicht 902a, Verdrahtungsschichten 902b, leitfähige Durchkontaktierungen 902C und leitfähige Pads 902d und 902e auf. Die Verdrahtungsschichten 902b und leitfähigen Durchkontaktierungen 902c befinden sich gemäß manchen Ausführungsformen in der dielektrischen Schicht 902a. Die leitfähigen Pads 902d und 902e befinden sich gemäß manchen Ausführungsformen über der dielektrischen Schicht 902a.As in 9D 1, a wiring structure 902 is formed over molding layer 901, chip structure 990, and conductive pillars 982, 984, and 986, according to some embodiments. The wiring structure 902 includes a dielectric layer 902a, wiring layers 902b, conductive vias 902C, and conductive pads 902d and 902e, according to some embodiments. The wiring layers 902b and conductive vias 902c are located in the dielectric layer 902a, according to some embodiments. Conductive pads 902d and 902e are located over dielectric layer 902a, according to some embodiments.

Die leitfähigen Durchkontaktierungen 902c befinden sich gemäß manchen Ausführungsformen zwischen den leitfähigen Pads 902d und 902e, den Verdrahtungsschichten 902b, den leitfähigen Säulen 982, 984 und 986 und den Zwischenverbindungsstrukturen 998. Daher sind die leitfähigen Pads 902d und 902e, die Verdrahtungsschichten 902b, die leitfähigen Säulen 982, 984 und 986 und die Zwischenverbindungsstrukturen 998 gemäß manchen Ausführungsformen imstande, durch die leitfähigen Durchkontaktierungen 902C gemäß Designanforderungen elektrisch miteinander verbunden zu werden.Conductive vias 902c are located between conductive pads 902d and 902e, wiring layers 902b, conductive pillars 982, 984, and 986, and interconnect structures 998, according to some embodiments. Therefore, conductive pads 902d and 902e, wiring layers 902b, are the conductive pillars 982, 984, and 986 and interconnect structures 998 are capable of being electrically connected to one another through conductive vias 902C according to design requirements, according to some embodiments.

Wie in 9D dargestellt, ist gemäß manchen Ausführungsformen eine Chipstruktur 903 durch leitfähigen Höcker 904 an die leitfähigen Pads 902d gebunden. Wie in 9D dargestellt, werden gemäß manchen Ausführungsformen leitfähige Höcker 905 jeweils über den leitfähigen Pads 902e gebildet. Die leitfähigen Höcker 905 enthalten Zinn (Sn) oder ein anderes geeignetes leitfähiges Material. Die Bildung der leitfähigen Höcker 905 umfasst gemäß manchen Ausführungsformen Bilden einer Lötpaste über den leitfähigen Pads 902e und Wiederaufschmelzen der Lötpaste.As in 9D As shown, a chip structure 903 is bonded to conductive pads 902d by conductive bumps 904, according to some embodiments. As in 9D As illustrated, conductive bumps 905 are formed over conductive pads 902e, respectively, according to some embodiments. The conductive bumps 905 contain tin (Sn) or other suitable conductive material. The formation of the conductive bumps 905 includes forming a solder paste over the conductive pads 902e and reflowing the solder paste, according to some embodiments.

Wie in 9D und 9E dargestellt, wird gemäß manchen Ausführungsformen die Formungsschicht 930 von der Klebeschicht 920 gelöst. Der Lösungsprozess umfasst gemäß manchen Ausführungsformen Durchführen eines thermischen Prozesses über der Klebeschicht 920. Zum Beispiel wird die Klebeschicht 920 mit UV-Licht bestrahlt, um die Klebeeigenschaften der Klebeschicht 920 zu schwächen.As in 9D and 9E As illustrated, the molding layer 930 is released from the adhesive layer 920 in accordance with some embodiments. The release process includes, according to some embodiments, performing a thermal process over the adhesive layer 920. For example, the adhesive layer 920 is irradiated with UV light in order to to weaken the adhesive properties of the adhesive layer 920.

Wie in 9E dargestellt, wird gemäß manchen Ausführungsformen ein Sägeprozess über der Verdrahtungsstruktur 902, der Formungsschicht 930, 960 und 901 und den Isolierschichten 940 und 970 zur Bildung einzelner Chip-Package-Strukturen 900 durchgeführt. Der Einfachheit wegen zeigt 9E nur eine der Chip-Package-Strukturen 900 gemäß manchen Ausführungsformen.As in 9E 1, a sawing process is performed over wiring structure 902, molding layer 930, 960, and 901, and insulating layers 940 and 970 to form individual chip package structures 900, according to some embodiments. shows for the sake of simplicity 9E only one of the chip package structures 900 according to some embodiments.

Jede Chip-Package-Struktur 900 weist gemäß manchen Ausführungsformen die Chip-Package-Einheiten 600, 600', 600A und 600A', die Chipstrukturen 903 und 990, die Formungsschichten 930, 960 und 901, die Isolierschichten 940 und 970, die Verdrahtungsstruktur 902 und die leitfähigen Höcker 904 und 905 auf.According to some embodiments, each chip package structure 900 has the chip package units 600, 600', 600A and 600A', the chip structures 903 and 990, the molding layers 930, 960 and 901, the insulating layers 940 and 970, the wiring structure 902 and conductive bumps 904 and 905.

In manchen Ausführungsformen sind Seitenwände 902f, 901a, 974, 962, 944 und 932 der Verdrahtungsstruktur 902, der Formungsschicht 901, der Isolierschicht 970, der Formungsschicht 960, der Isolierschicht 940 und der Formungsschicht 930 im Wesentlichen koplanar. In manchen Ausführungsformen sind Deckflächen 601, 934 und 601' der Chip-Package-Einheit 600, der Formungsschicht 930 und der Chip-Package-Einheit 600' gemäß manchen Ausführungsformen im Wesentlichen koplanar.In some embodiments, sidewalls 902f, 901a, 974, 962, 944, and 932 of wiring structure 902, molding layer 901, insulating layer 970, molding layer 960, insulating layer 940, and molding layer 930 are substantially coplanar. In some embodiments, top surfaces 601, 934, and 601' of chip package 600, molding layer 930, and chip package 600' are substantially coplanar, according to some embodiments.

In manchen Ausführungsformen reicht eine Dicke T der leitfähigen Säule 950 von etwa 70 nm bis etwa 200 nm. In manchen Ausführungsformen reicht eine Breite W der leitfähigen Säule 950 von etwa 25 nm bis etwa 70 nm. In manchen Ausführungsformen reicht eine Distanz D5 zwischen den leitfähigen Säulen 950 von etwa 10 nm bis etwa 30 nm. Die Breite W oder die Distanz D5 ist gemäß manchen Ausführungsformen kleiner als die Dicke T. Die Distanz D5 ist gemäß manchen Ausführungsformen kleiner als die Breite W.In some embodiments, a thickness T of the conductive pillar 950 ranges from about 70 nm to about 200 nm. In some embodiments, a width W of the conductive pillar 950 ranges from about 25 nm to about 70 nm. In some embodiments, a distance D5 between the conductive ones ranges Pillars 950 from about 10 nm to about 30 nm. The width W or the distance D5 is smaller than the thickness T according to some embodiments. The distance D5 is smaller than the width W according to some embodiments.

Wie oben erwähnt, umfasst das Verfahren zum Bilden der Chip-Package-Struktur 900 gemäß manchen Ausführungsformen zuerst Bilden von Chip-Package-Einheiten 600, 600', 600A und 600A'; und dann Stapeln der Chip-Package-Einheiten 600, 600', 600A und 600A' über dem Trägersubstrat 910 und Durchführen eines Formungsprozesses über den Chip-Package-Einheiten 600, 600', 600A und 600A'.As mentioned above, according to some embodiments, the method of forming the chip-package structure 900 includes first forming chip-package units 600, 600', 600A, and 600A'; and then stacking the chip packages 600, 600', 600A and 600A' over the support substrate 910 and performing a molding process over the chip packages 600, 600', 600A and 600A'.

The Chip-Package-Einheiten 600, 600', 600A und 600A' sind gemäß manchen Ausführungsformen vorgestapelte und modularisierte Einheiten von Chipstrukturen 130 und 170. Die Chip-Package-Einheiten 600, 600', 600A und 600A' werden gemäß manchen Ausführungsformen als Bausteine in der Chip-Package-Struktur 900 verwendet.The chip packages 600, 600', 600A, and 600A' are pre-stacked and modularized units of chip structures 130 and 170, according to some embodiments. The chip packages 600, 600', 600A, and 600A' are called building blocks, according to some embodiments used in the chip package structure 900.

Da die Chip-Package-Einheiten 600, 600', 600A und 600A' in demselben Prozess gebildet werden können und die Chip-Package-Struktur 900 durch Stapeln der Chip-Package-Einheiten 600, 600', 600A und 600A' gebildet wird, ist die Produktionszeit der Chip-Package-Struktur 900 verkürzt und die Produktionseffizienz verbessert. Daher werden gemäß manchen Ausführungsformen die Kosten der Chip-Package-Struktur 900 verringert.Since the chip packages 600, 600', 600A and 600A' can be formed in the same process and the chip package structure 900 is formed by stacking the chip packages 600, 600', 600A and 600A', the production time of the chip package structure 900 is shortened and the production efficiency is improved. Therefore, according to some embodiments, the cost of the chip package structure 900 is reduced.

Ferner können die Chip-Package-Einheiten 600, 600', 600A und 600A' in verschiedenen Chip-Package-Strukturen verwendet werden. Die Leitungspfade zwischen den Chipstrukturen 130 und 170 (den Chip-Package-Einheiten 600, 600', 600A und 600A') und der Verdrahtungsstruktur 902 sind kürzeste Leitungspfade (d.h. geradlinige Leitungspfade), was gemäß manchen Ausführungsformen die Datenübertragungsgeschwindigkeit (oder die Signalübertragungsgeschwindigkeit), die Signalintegrität und die Leistungsintegrität verbessert.Furthermore, the chip package units 600, 600', 600A and 600A' can be used in various chip package structures. The conductive paths between chip structures 130 and 170 (chip package units 600, 600', 600A, and 600A') and wiring structure 902 are shortest conductive paths (i.e., straight-line conductive paths), which, according to some embodiments, improve data transmission speed (or signal transmission speed), improves signal integrity and power integrity.

Infolgedessen werden gemäß manchen Ausführungsformen die Verdrahtungsstöreffekte verringert. Die Latenz zwischen den Chipstrukturen 130 und 170 und der Verdrahtungsstruktur 902 ist gemäß manchen Ausführungsformen verringert. Die Bandbreite der Leitungspfade von den Chipstrukturen 130 und 170 zu der Verdrahtungsstruktur 902 ist gemäß manchen Ausführungsformen vergrößert.As a result, wiring noise effects are reduced, according to some embodiments. The latency between the chip structures 130 and 170 and the wiring structure 902 is reduced according to some embodiments. The bandwidth of the conductive paths from the chip structures 130 and 170 to the wiring structure 902 is increased according to some embodiments.

Da kein Substrat und keine Unterfüllungsschicht zwischen den Chip-Package-Einheiten 600 und 600A, zwischen den Chip-Package-Einheiten 600' und 600A' und zwischen den Chip-Package-Einheiten 600A und 600A' und der Chipstruktur 990 vorhanden ist, ist die Wärmeableitungseffizienz gemäß manchen Ausführungsformen verbessert. Die Formungsschichten 140, 180, 901, 930 und 960 sind gemäß manchen Ausführungsformen aus einem anderen Material als jenem der Isolierschichten 150, 940 und 970 hergestellt.Since there is no substrate and no underfill layer between the chip packages 600 and 600A, between the chip packages 600' and 600A' and between the chip packages 600A and 600A' and the chip structure 990, the Improved heat dissipation efficiency according to some embodiments. Molding layers 140, 180, 901, 930, and 960 are made of a different material than insulating layers 150, 940, and 970, according to some embodiments.

10A-10D sind Querschnittsansichten verschiedener Stufen eines Prozesses zur Bildung einer Chip-Package-Struktur gemäß manchen Ausführungsformen. Wie in 10A dargestellt, sind Chip-Package-Einheiten 600 und 600' gemäß manchen Ausführungsformen über einem Trägersubstrat 1010 angeordnet. 10A-10D 12 are cross-sectional views of various stages of a process of forming a chip package structure, according to some embodiments. As in 10A 1, chip packages 600 and 600' are disposed over a carrier substrate 1010, according to some embodiments.

Das Trägersubstrat 1010 ist gemäß manchen Ausführungsformen dazu eingerichtet, vorübergehende mechanische und strukturelle Stütze während anschließender Bearbeitungsschritte bereitzustellen. Das Trägersubstrat 1010 weist gemäß manchen Ausführungsformen Glas, Siliziumoxid, Aluminiumoxid, eine Kombination davon und/oder dergleichen auf. Das Trägersubstrat 1010 weist gemäß manchen Ausführungsformen einen Wafer auf.The carrier substrate 1010 is configured to provide temporary mechanical and structural support during subsequent processing steps, according to some embodiments. The carrier substrate 1010 comprises glass, silicon oxide, aluminum oxide, a combination thereof and/or the like, according to some embodiments. According to some embodiments, the carrier substrate 1010 comprises a wafer.

Wie in 10B dargestellt, wird gemäß manchen Ausführungsformen eine Formungsschicht 1020 über dem Trägersubstrat 1010 gebildet. Die Formungsschicht 1020 umgibt gemäß manchen Ausführungsformen die Chip-Package-Einheiten 600 und 600'. Die Formungsschicht 1020 enthält ein Polymermaterial oder ein anderes geeignetes Isoliermaterial. Wie in 10B dargestellt, wird gemäß manchen Ausführungsformen eine Isolierschicht 1030 über der Formungsschicht 1020 und den Chip-Package-Einheiten 600 und 600' gebildet.As in 10B As illustrated, a molding layer 1020 is formed over the support substrate 1010, according to some embodiments. The molding layer 1020 surrounds the chip packages 600 and 600', according to some embodiments. Molding layer 1020 includes a polymeric material or other suitable insulating material. As in 10B 1, an insulating layer 1030 is formed over molding layer 1020 and chip packages 600 and 600', according to some embodiments.

Die Isolierschicht 1030 ist gemäß manchen Ausführungsformen eine durchgehende Schicht. Die Isolierschicht 1030 weist gemäß manchen Ausführungsformen Löcher 1032 über den Zwischenverbindungsstrukturen 178 und den leitfähigen Säulen 160 auf. Die Löcher 1032 legen gemäß manchen Ausführungsformen jeweils die darunter liegenden Zwischenverbindungsstrukturen 178 und die darunter liegenden leitfähigen Säulen 160 frei.The insulating layer 1030 is a continuous layer, according to some embodiments. The insulating layer 1030 has holes 1032 over the interconnect structures 178 and the conductive pillars 160, according to some embodiments. Holes 1032 expose underlying interconnect structures 178 and underlying conductive pillars 160, respectively, in accordance with some embodiments.

Wie in 10B dargestellt, sind gemäß manchen Ausführungsformen leitfähige Säulen 1040 in und über den Löchern 1032 gebildet, um mit den Zwischenverbindungsstrukturen 178 und den darunter liegenden leitfähigen Säulen 160 elektrisch verbunden zu werden. Die leitfähigen Säulen 1040 enthalten Kupfer oder ein anderes geeignetes leitfähiges Material. Wie in 10B dargestellt, sind gemäß manchen Ausführungsformen Chipstrukturen 990 über der Isolierschicht 1030 angeordnet.As in 10B 1, conductive pillars 1040 are formed in and over holes 1032 to electrically connect to interconnect structures 178 and underlying conductive pillars 160, according to some embodiments. The conductive pillars 1040 contain copper or another suitable conductive material. As in 10B As illustrated, chip structures 990 are disposed over insulating layer 1030, according to some embodiments.

Wie in 10C dargestellt, wird gemäß manchen Ausführungsformen eine Formungsschicht 1050 über der Isolierschicht 1030 gebildet. Die Formungsschicht 1050 umgibt gemäß manchen Ausführungsformen die Chipstruktur 990 und die leitfähigen Säulen 1040.As in 10C As illustrated, a shaping layer 1050 is formed over the insulating layer 1030, according to some embodiments. The molding layer 1050 surrounds the chip structure 990 and the conductive pillars 1040, according to some embodiments.

Die Formungsschichten 1020 und 1050 weisen ein Polymermaterial oder ein anderes geeignetes Isoliermaterial auf. Das Polymermaterial enthält wärmehärtende Polymere, thermoplastische Polymere oder Gemische davon. Das Polymermaterial enthält zum Beispiel Kunststoffmaterialien, Epoxidharz, Polyimid, Polyethylenterephthalat (PET), Polyvinylchlorid (PVC), Polymethylmethacrylat (PMMA), Polymerkomponenten, die mit Füllstoffen dotiert sind, enthaltend Faser, Ton, Silica, Glas, Keramik, anorganische Partikel oder Kombinationen davon. Die Formungsschichten 1020 und 1050 sind gemäß manchen Ausführungsformen aus einem anderen Material als jenem der Isolierschichten 150 und 1030 hergestellt.Molding layers 1020 and 1050 comprise a polymeric material or other suitable insulating material. The polymeric material includes thermoset polymers, thermoplastic polymers, or mixtures thereof. The polymer material includes, for example, plastic materials, epoxy resin, polyimide, polyethylene terephthalate (PET), polyvinyl chloride (PVC), polymethyl methacrylate (PMMA), polymer components doped with fillers containing fiber, clay, silica, glass, ceramic, inorganic particles, or combinations thereof . Molding layers 1020 and 1050 are made of a different material than insulating layers 150 and 1030, according to some embodiments.

Wie in 10C dargestellt, wird gemäß manchen Ausführungsformen eine Verdrahtungsstruktur 902 über der Formungsschicht 1050, der Chipstruktur 990 und den leitfähigen Säulen 1040 gebildet. Die Verdrahtungsstruktur 902 weist gemäß manchen Ausführungsformen eine dielektrische Schicht 902a, Verdrahtungsschichten 902b, leitfähige Durchkontaktierungen 902C und leitfähige Pads 902d und 902e auf. Die Verdrahtungsschichten 902b und leitfähigen Durchkontaktierungen 902c befinden sich gemäß manchen Ausführungsformen in der dielektrischen Schicht 902a. The leitfähigen Pads 902d und 902e befinden sich gemäß manchen Ausführungsformen über der dielektrischen Schicht 902a.As in 10C As illustrated, a wiring structure 902 is formed over the molding layer 1050, the chip structure 990, and the conductive pillars 1040, according to some embodiments. The wiring structure 902 includes a dielectric layer 902a, wiring layers 902b, conductive vias 902C, and conductive pads 902d and 902e, according to some embodiments. The wiring layers 902b and conductive vias 902c are located in the dielectric layer 902a, according to some embodiments. The conductive pads 902d and 902e are located over the dielectric layer 902a, according to some embodiments.

Die leitfähigen Durchkontaktierungen 902c befinden sich gemäß manchen Ausführungsformen zwischen den leitfähigen Pads 902d und 902e, den Verdrahtungsschichten 902b, den leitfähigen Säulen 1040 und den Zwischenverbindungsstrukturen 998. Daher sind die leitfähigen Pads 902d und 902e, die Verdrahtungsschichten 902b, die leitfähigen Säulen 1040 und die Zwischenverbindungsstrukturen 998 imstande, gemäß manchen Ausführungsformen durch die leitfähigen Durchkontaktierungen 902c gemäß den Designanforderungen elektrisch miteinander verbunden zu werden.The conductive vias 902c are located between the conductive pads 902d and 902e, the wiring layers 902b, the conductive pillars 1040, and the interconnect structures 998, according to some embodiments. Therefore, the conductive pads 902d and 902e, the wiring layers 902b, the conductive pillars 1040, and the interconnect structures 998 capable of being electrically connected to each other through the conductive vias 902c according to the design requirements, according to some embodiments.

Wie in 10C dargestellt, ist eine Chipstruktur 903 gemäß manchen Ausführungsformen durch leitfähige Höcker 904 elektrisch an die leitfähigen Pads 902d gebunden. Wie in 10C dargestellt, werden gemäß manchen Ausführungsformen leitfähige Höcker 1060 jeweils über den leitfähigen Pads 902e gebildet. Die leitfähigen Höcker 1060 enthalten gemäß manchen Ausführungsformen Kupfer oder ein anderes geeignetes leitfähiges Material.As in 10C 1, a chip structure 903 is electrically bonded to conductive pads 902d by conductive bumps 904, according to some embodiments. As in 10C As illustrated, conductive bumps 1060 are formed over conductive pads 902e, respectively, according to some embodiments. The conductive bumps 1060 include copper or another suitable conductive material, according to some embodiments.

Wie in 10C dargestellt, werden gemäß manchen Ausführungsformen Lötkugeln 1070 über den leitfähigen Höckern 1060 gebildet. Die Lötkugeln 1070 enthalten Zinn (Sn) oder ein anderes geeignetes leitfähiges Material. Die Bildung der Lötkugeln 1070 umfasst gemäß manchen Ausführungsformen Bilden einer Lötpaste über den leitfähigen Höckern 1060 und Wiederaufschmelzen der Lötpaste.As in 10C 1, solder balls 1070 are formed over conductive bumps 1060, according to some embodiments. Solder balls 1070 contain tin (Sn) or other suitable conductive material. The formation of the solder balls 1070 includes forming a solder paste over the conductive bumps 1060 and reflowing the solder paste, according to some embodiments.

Wie in 10B und 10C dargestellt, wird die Formungsschicht 1020 gemäß manchen Ausführungsformen vom Trägersubstrat 1010 gelöst. Wie in 10C dargestellt, wird gemäß manchen Ausführungsformen ein Schneideprozess durchgeführt, um durch die Formungsschicht 1020, die Isolierschicht 1030, die Formungsschicht 1050 und die Verdrahtungsstruktur 902 entlang Schnittlinien C zu Chip-Package-Strukturen 999 zu schneiden. Der Einfachheit wegen zeigt 10C nur eine der Chip-Package-Strukturen 999 gemäß manchen Ausführungsformen.As in 10B and 10C As illustrated, the molding layer 1020 is detached from the support substrate 1010 in accordance with some embodiments. As in 10C As illustrated, a dicing process is performed to cut through the molding layer 1020, the insulating layer 1030, the molding layer 1050, and the wiring structure 902 along dicing lines C into chip package structures 999, according to some embodiments. shows for the sake of simplicity 10C only one of the chip package structures 999 according to some embodiments.

Jede der Chip-Package-Strukturen 999 weist gemäß manchen Ausführungsformen die Chip-Package-Einheiten 600 und 600', die Chipstrukturen 903 und 990, die Formungsschichten 1020 und 1050, die Isolierschichten 1030, die Verdrahtungsstruktur 902, die leitfähigen Höcker 904 und 1060 und die Lötkugeln 1070 auf.Each of chip package structures 999 includes chip package units 600 and 600', chip structures 903 and 990, molding layers 1020 and 1050, die Insulating layers 1030, the wiring structure 902, the conductive bumps 904 and 1060 and the solder balls 1070 on.

In manchen Ausführungsformen sind Deckflächen 991 und 1052 der Chipstrukturen 990 und der Formungsschicht 1050 im Wesentlichen koplanar. In manchen Ausführungsformen sind Seitenwände 1022, 1032, 1054 und 902f der Formungsschicht 1020, der Isolierschicht 1030, der Formungsschicht 1050 und der Verdrahtungsstruktur 902 im Wesentlichen koplanar.In some embodiments, top surfaces 991 and 1052 of chip structures 990 and molding layer 1050 are substantially coplanar. In some embodiments, sidewalls 1022, 1032, 1054, and 902f of molding layer 1020, insulating layer 1030, molding layer 1050, and wiring structure 902 are substantially coplanar.

Wie in 10D dargestellt, ist die Chip-Package-Struktur 999 gemäß manchen Ausführungsformen durch die Lötkugeln 1070 an ein Verdrahtungssubstrat 1080 gebunden. Wie in 10D dargestellt, wird gemäß manchen Ausführungsformen eine Unterfüllungsschicht 1001 zwischen den Verdrahtungsstruktur 902 und dem Verdrahtungssubstrat 1080 gebildet. Die Unterfüllungsschicht 1001 ist gemäß manchen Ausführungsformen aus einem Isoliermaterial wie einem Polymermaterial hergestellt.As in 10D As illustrated, chip package structure 999 is bonded to wiring substrate 1080 by solder balls 1070, according to some embodiments. As in 10D As illustrated, an underfill layer 1001 is formed between the wiring structure 902 and the wiring substrate 1080, according to some embodiments. The underfill layer 1001 is made of an insulating material, such as a polymeric material, according to some embodiments.

Wie in 10D dargestellt, werden gemäß manchen Ausführungsformen leitfähige Höcker 1090 über einer Bodenfläche 1082 des Verdrahtungssubstrats 1080 gebildet. Die leitfähigen Höcker 1090 sind gemäß manchen Ausführungsformen aus Zinn oder einem anderen geeigneten leitfähigen Material hergestellt.As in 10D As illustrated, conductive bumps 1090 are formed over a bottom surface 1082 of the wiring substrate 1080, according to some embodiments. The conductive bumps 1090 are made of tin or another suitable conductive material, according to some embodiments.

11A ist eine Querschnittsansicht einer Chip-Package-Einheit 1100 gemäß manchen Ausführungsformen. 11B ist eine Draufsicht der Chip-Package-Einheit 1100 von 11A gemäß manchen Ausführungsformen. 11A ist eine Querschnittsansicht, die die Chip-Package-Einheit 1100 entlang einer Schnittlinie I-I' in 11B gemäß manchen Ausführungsformen veranschaulicht. Der Einfachheit wegen fehlen in 11B die Formungsschichten 180 und 1140 und die Isolierschichten 150 und 1110 gemäß manchen Ausführungsformen. 11A 11 is a cross-sectional view of a chip package unit 1100 according to some embodiments. 11B FIG. 12 is a plan view of the chip package unit 1100 of FIG 11A according to some embodiments. 11A FIG. 12 is a cross-sectional view showing the unit chip package 1100 along a line II' in FIG 11B according to some embodiments. For the sake of simplicity are missing in 11B shaping layers 180 and 1140 and insulating layers 150 and 1110 according to some embodiments.

Wie in 11A und 11B dargestellt, ist die Chip-Package-Einheit 1100 der Chip-Package-Einheit 600 von 3E ähnlich, mit der Ausnahme, dass die Chip-Package-Einheit 1100 gemäß manchen Ausführungsformen weiter eine Isolierschicht 1110, leitfähige Säulen 1122 und 1124, eine Chipstruktur 1130 und eine Formungsschicht 1140 aufweist.As in 11A and 11B shown is the chip package unit 1100 of the chip package unit 600 of FIG 3E similar, except that chip package unit 1100 further includes insulating layer 1110, conductive pillars 1122 and 1124, chip structure 1130, and molding layer 1140, according to some embodiments.

Die Isolierschicht 1110 wird gemäß manchen Ausführungsformen über der Formungsschicht 180 und der Chipstruktur 170 und den leitfähigen Säulen 160 gebildet. Die Isolierschicht 1110 ist gemäß manchen Ausführungsformen eine durchgehende Schicht. Die Isolierschicht 1110 weist gemäß manchen Ausführungsformen Löcher 1112 über den Zwischenverbindungsstrukturen 178 und den leitfähigen Säulen 160 auf. Die Löcher 1112 legen gemäß manchen Ausführungsformen jeweils die Zwischenverbindungsstrukturen 178 und die leitfähigen Säulen 160 frei.The insulating layer 1110 is formed over the molding layer 180 and the chip structure 170 and the conductive pillars 160, according to some embodiments. The insulating layer 1110 is a continuous layer, according to some embodiments. The insulating layer 1110 has holes 1112 over the interconnect structures 178 and the conductive pillars 160, according to some embodiments. Holes 1112 expose interconnect structures 178 and conductive pillars 160, respectively, in accordance with some embodiments.

In manchen Ausführungsformen werden die leitfähigen Säulen 1122 und 1124 in und über den Löchern 1112 gebildet, um mit den Zwischenverbindungsstrukturen 178 bzw. den leitfähigen Säulen 160 elektrisch verbunden zu werden. Die leitfähigen Säulen 1122 und 1124 enthalten Kupfer oder ein anderes geeignetes leitfähiges Material. Die Chipstruktur 1130 ist gemäß manchen Ausführungsformen über der Isolierschicht 1110, der Chipstruktur 170 und der Formungsschicht 180 positioniert.In some embodiments, conductive pillars 1122 and 1124 are formed in and over holes 1112 to be electrically connected to interconnect structures 178 and conductive pillars 160, respectively. Conductive pillars 1122 and 1124 contain copper or another suitable conductive material. Chip structure 1130 is positioned over insulating layer 1110, chip structure 170, and molding layer 180, according to some embodiments.

In manchen Ausführungsformen ist ein Abschnitt jeder Chipstruktur 170 freigelegt oder von der Chipstruktur 1130 nicht bedeckt. Jede Chipstruktur 1130 weist gemäß manchen Ausführungsformen einen Chip 1132, eine dielektrische Schicht 1134, Bonding-Pads 1136, Zwischenverbindungsstrukturen 1138 und eine Passivierungsschicht 1139 auf. Die dielektrische Schicht 1134 wird gemäß manchen Ausführungsformen über dem Chip 1132 gebildet.In some embodiments, a portion of each chip structure 170 is exposed or uncovered by chip structure 1130 . Each chip structure 1130 includes a chip 1132, a dielectric layer 1134, bonding pads 1136, interconnect structures 1138, and a passivation layer 1139, according to some embodiments. Dielectric layer 1134 is formed over chip 1132 in accordance with some embodiments.

Die dielektrische Schicht 1134 enthält gemäß manchen Ausführungsformen Siliziumoxid, Siliziumoxynitrid, Borosilikatglas (BSG), Phosphosilikatglas (PSG), Borophosphosilikatglas (BPSG), fluoriertes Silikatglas (FSG), Low-k Material, poröses dielektrisches Material oder eine Kombination davon. Die dielektrische Schicht 1134 wird gemäß manchen Ausführungsformen unter Verwendung eines CVD-Prozesses, eines HDPCVD-Prozesses, eines Spin-on-Prozesses, eines Sputterprozesses oder einer Kombination davon gebildet.The dielectric layer 1134 includes silicon oxide, silicon oxynitride, borosilicate glass (BSG), phosphosilicate glass (PSG), borophosphosilicate glass (BPSG), fluorinated silicate glass (FSG), low-k material, porous dielectric material, or a combination thereof, according to some embodiments. The dielectric layer 1134 is formed using a CVD process, an HDPCVD process, a spin-on process, a sputtering process, or a combination thereof, according to some embodiments.

Die Bonding-Pads 1136 werden gemäß manchen Ausführungsformen in der dielektrischen Schicht 1134 gebildet. Die Bonding-Pads 1136 sind gemäß manchen Ausführungsformen elektrisch mit Vorrichtungen (nicht dargestellt) verbunden, die in/über dem Chip 1132 gebildet sind. Die Zwischenverbindungsstrukturen 1138 werden gemäß manchen Ausführungsformen jeweils über den Bonding-Pads 1136 gebildet.Bonding pads 1136 are formed in dielectric layer 1134 according to some embodiments. Bonding pads 1136 are electrically connected to devices (not shown) formed in/over chip 1132, according to some embodiments. Interconnect structures 1138 are formed over bonding pads 1136, respectively, according to some embodiments.

Die Zwischenverbindungsstrukturen 1138 weisen gemäß manchen Ausführungsformen leitfähige Säulen oder leitfähige Höcker auf. Die Passivierungsschicht 1139 wird gemäß manchen Ausführungsformen über der dielektrischen Schicht 1134 gebildet und umgibt die Zwischenverbindungsstrukturen 1138. Die Passivierungsschicht 1139 enthält ein Polymermaterial oder ein anderes geeignetes Isoliermaterial.The interconnect structures 1138 include conductive pillars or conductive bumps, according to some embodiments. Passivation layer 1139 is formed over dielectric layer 1134 and surrounds interconnect structures 1138, according to some embodiments. Passivation layer 1139 includes a polymeric material or other suitable insulating material.

Die Formungsschicht 1140 wird gemäß manchen Ausführungsformen über der Isolierschicht 1110 gebildet. Die Isolierschicht 1110 trennt gemäß manchen Ausführungsformen die Formungsschicht 1140 und die Chipstruktur 1130 von der Formungsschicht 180 und der Chipstruktur 170. Die Formungsschicht 1140 befindet sich gemäß manchen Ausführungsformen über der Chipstruktur 170 und der Formungsschicht 180.The shaping layer 1140 is formed over the insulating layer 1110 according to some embodiments. The insulating layer 1110 separates the molding layer 1140 and the chip structure 1130 from the molding layer 180 and the chip structure 170, according to some embodiments. The molding layer 1140 is over the chip structure 170 and the molding layer 180, according to some embodiments.

Die Formungsschicht 1140 umgibt gemäß manchen Ausführungsformen die Chipstrukturen 1130 und die leitfähigen Säulen 1122 und 1124. In manchen Ausführungsformen befinden sich Abschnitte der Formungsschicht 1140 zwischen den Chipstrukturen 1130 und den leitfähigen Säulen 1122 und 1124. Die Formungsschicht 1140 enthält ein Polymermaterial oder ein anderes geeignetes Isoliermaterial. Die Formungsschichten 140, 180 und 1140 sind gemäß manchen Ausführungsformen aus einem anderen Material als jenem der Isolierschichten 150 und 1110 hergestellt.Molding layer 1140 surrounds chip structures 1130 and conductive pillars 1122 and 1124, according to some embodiments. In some embodiments, portions of molding layer 1140 are located between chip structures 1130 and conductive pillars 1122 and 1124. Molding layer 1140 includes a polymeric material or other suitable insulating material . Molding layers 140, 180, and 1140 are made of a different material than insulating layers 150 and 1110, according to some embodiments.

Die Bildung der Formungsschicht 1140 umfasst gemäß manchen Ausführungsformen Bilden einer Formmasse-Materialschicht über der Isolierschicht 1110; Durchführen eines Härtungsprozesses zur Vernetzung (oder Wärmehärtung) der Polymere der Formmasse-Materialschicht; Durchführen eines Schleifprozesses über der Formmasse-Materialschicht bis die leitfähigen Säulen 1122 und 1124 und die Zwischenverbindungsstrukturen 1138 freigelegt sind.Forming molding layer 1140 includes forming a molding compound material layer over insulating layer 1110, according to some embodiments; performing a curing process to crosslink (or thermoset) the polymers of the molding compound material layer; Performing a grinding process over the molding compound material layer until the conductive pillars 1122 and 1124 and the interconnect structures 1138 are exposed.

Daher sind die Deckflächen 1138a, 1130a, 1122a, 1124a und 1142 der Zwischenverbindungsstrukturen 1138, die Chipstrukturen 1130, die leitfähigen Säulen 1122 und 1124 und die Formungsschicht 1140 gemäß manchen Ausführungsformen im Wesentlichen koplanar. Die leitfähigen Säulen 1122 und 1124 gehen gemäß manchen Ausführungsformen durch die Formungsschicht 1140.Therefore, the top surfaces 1138a, 1130a, 1122a, 1124a, and 1142 of the interconnect structures 1138, the chip structures 1130, the conductive pillars 1122 and 1124, and the molding layer 1140 are substantially coplanar, according to some embodiments. Conductive pillars 1122 and 1124 pass through shaping layer 1140, according to some embodiments.

12 ist eine Querschnittsansicht einer Chip-Package-Struktur 1200 gemäß manchen Ausführungsformen. Wie in 12 dargestellt, ist die Chip-Package-Struktur 1200 der Chip-Package-Struktur 900 von 9E ähnlich, mit der Ausnahme, dass in der Chip-Package-Struktur 1200 gemäß manchen Ausführungsformen die Chip-Package-Einheiten 600, 600', 600A und 600A' (der Chip-Package-Struktur 900) durch die Chip-Package-Einheiten 1100, 1100', 1100A bzw. 1100A' ersetzt sind. 12 12 is a cross-sectional view of a chip package structure 1200 according to some embodiments. As in 12 shown is the chip package structure 1200 of the chip package structure 900 of FIG 9E similar, except that in chip-package structure 1200, according to some embodiments, chip-package units 600, 600', 600A, and 600A' (of chip-package structure 900) are replaced by chip-package units 1100 , 1100', 1100A and 1100A' respectively.

Die Strukturen der Chip-Package-Einheiten 1100 und 1100' sind ähnlich, mit der Ausnahme, dass die Chip-Package-Einheit 1100' gemäß manchen Ausführungsformen (strukturell) zu der Chip-Package-Einheit 1100 symmetrisch ist. Jede Chip-Package-Einheit 1100A ist gemäß manchen Ausführungsformen strukturell dieselbe wie die Chip-Package-Einheit 1100. Die Chip-Package-Einheit 1100A' ist gemäß manchen Ausführungsformen strukturell dieselbe wie die Chip-Package-Einheit 1100'.The structures of the chip packages 1100 and 1100' are similar, with the exception that the chip package 1100' is (structurally) symmetrical to the chip package 1100 according to some embodiments. Each chip package unit 1100A is structurally the same as chip package unit 1100, according to some embodiments. Chip package unit 1100A' is structurally the same as chip package unit 1100', according to some embodiments.

Die Chip-Package-Struktur 1200 weist gemäß manchen Ausführungsformen leitfähige Säulen 1211, 1212, 1213, 1214, 1215, 1216, 1211', 1212', 1213', 1214', 1215' und 1216' auf, die durch die Formungsschicht 901 und die Isolierschicht 970 gehen. Die Chip-Package-Struktur 1200 weist gemäß manchen Ausführungsformen leitfähige Säulen 952, 954, 956, 952', 954' und 956' auf, die durch die Formungsschicht 960 und die Isolierschicht 940 gehen. Die Formungsschichten 140, 180, 901, 930, 960 und 1140 sind gemäß manchen Ausführungsformen aus einem anderen Material als jenem der Isolierschichten 150, 940, 970 und 1110 hergestellt.The chip package structure 1200 includes, according to some embodiments, conductive pillars 1211, 1212, 1213, 1214, 1215, 1216, 1211', 1212', 1213', 1214', 1215', and 1216' formed by the molding layer 901 and the insulating layer 970 go. Chip package structure 1200 includes conductive pillars 952, 954, 956, 952', 954', and 956' passing through molding layer 960 and insulating layer 940, according to some embodiments. Molding layers 140, 180, 901, 930, 960, and 1140 are made of a different material than insulating layers 150, 940, 970, and 1110, according to some embodiments.

13 ist eine Querschnittsansicht einer Chip-Package-Struktur 1300 gemäß manchen Ausführungsformen. Wie in 13 dargestellt, ist die Chip-Package-Struktur 1300 gemäß manchen Ausführungsformen der Chip-Package-Struktur 1000 von 10D ähnlich, mit der Ausnahme, dass in der Chip-Package-Struktur 1300 die Chip-Package-Einheiten 600 und 600' (der Chip-Package-Struktur 1000) durch die Chip-Package-Einheiten 1100 bzw. 1100' (der Chip-Package-Struktur 1200 in 12) ersetzt sind. 13 13 is a cross-sectional view of a chip package structure 1300 according to some embodiments. As in 13 Illustrated is the chip package structure 1300 according to some embodiments of the chip package structure 1000 of FIG 10D similar, except that in chip-package structure 1300, chip-package units 600 and 600' (of chip-package structure 1000) are replaced by chip-package units 1100 and 1100' (of chip-package structure 1000), respectively Package structure 1200 in 12 ) are replaced.

Die Chip-Package-Struktur 1300 weist gemäß manchen Ausführungsformen leitfähige Säulen 1041, 1042 und 1043 auf, die durch die Formungsschicht 1050 und die Isolierschicht 1030 gehen. Die leitfähigen Säulen 1041, 1042 und 1043 sind gemäß manchen Ausführungsformen zwischen jeder Chip-Package-Einheit 1100 und der Verdrahtungsstruktur 902 und zwischen jeder Chip-Package-Einheit 1100' und der Verdrahtungsstruktur 902 verbunden. Die Formungsschichten 140, 180, 1020 und 1140 sind gemäß manchen Ausführungsformen aus einem anderen Material als jenem der Isolierschichten 150, 1030 und 1110 hergestellt.Chip package structure 1300 includes conductive pillars 1041, 1042, and 1043 that go through molding layer 1050 and insulating layer 1030, according to some embodiments. The conductive pillars 1041, 1042 and 1043 are connected between each chip-package unit 1100 and the wiring structure 902 and between each chip-package unit 1100' and the wiring structure 902, according to some embodiments. Molding layers 140, 180, 1020, and 1140 are made of a different material than insulating layers 150, 1030, and 1110, according to some embodiments.

Gemäß manchen Ausführungsformen sind Chip-Package-Strukturen und Verfahren zu deren Bildung bereitgestellt. Die Verfahren (zur Bildung der Chip-Package-Struktur) umfassen Bilden von Chip-Package-Einheiten in demselben Prozess und dann Stapeln und Formen der Chip-Package-Einheiten zur Bildung einer Chip-Package-Struktur. Die Produktionszeit der Chip-Package-Struktur wird verkürzt und die Produktionseffizienz wird verbessert. Daher werden die Kosten der Chip-Package-Struktur verringert. Die Chip-Package-Einheiten können in verschiedenen Chip-Package-Strukturen verwendet werden. In der Chip-Package-Struktur sind die Leitungspfade zwischen Chipstrukturen der Chip-Package-Einheiten und einer Verdrahtungsstruktur kürzeste Leitungspfade (d.h. geradlinige Leitungspfade), was die Datenübertragungsgeschwindigkeit (oder die Signalübertragungsgeschwindigkeit), die Signalintegrität und die Leistungsintegrität verbessert.According to some embodiments, chip package structures and methods of forming the same are provided. The methods (for forming the chip-package structure) include forming chip-package units in the same process, and then stacking and shaping the chip-package units to form a chip-package structure. The production time of the chip package structure is shortened and the production efficiency is improved. Therefore, the cost of the chip package structure is reduced. The chip package units can be used in various chip package structures. In the chip package structure, conductive paths between chip structures of the chip package units and a wiring structure are shorter est conduction paths (ie, straight-line conduction paths), which improves data transmission speed (or signal transmission speed), signal integrity, and power integrity.

Gemäß manchen Ausführungsformen ist eine Chip-Package-Struktur bereitgestellt. Die Chip-Package-Struktur weist eine Verdrahtungsstruktur auf. Die Chip-Package-Struktur weist eine erste Chipstruktur über der Verdrahtungsstruktur auf. Die Chip-Package-Struktur weist eine erste Formungsschicht auf, die die erste Chipstruktur umgibt. Die Chip-Package-Struktur weist eine zweite Chipstruktur über der ersten Chipstruktur und der ersten Formungsschicht auf. Die Chip-Package-Struktur weist eine zweite Formungsschicht auf, die die zweite Chipstruktur umgibt und über der ersten Chipstruktur und der ersten Formungsschicht liegt. Die Chip-Package-Struktur weist eine dritte Chipstruktur über der zweiten Chipstruktur und der zweiten Formungsschicht auf. Die Chip-Package-Struktur weist eine dritte Formungsschicht auf, die die dritte Chipstruktur umgibt und über der zweiten Chipstruktur und der zweiten Formungsschicht liegt. Eine erste Seitenwand der zweiten Formungsschicht und eine zweite Seitenwand der dritten Formungsschicht sind im Wesentlichen koplanar. Die Chip-Package-Struktur weist eine vierte Formungsschicht auf, die die zweite Formungsschicht und die dritte Formungsschicht umgibt. Eine dritte Seitenwand der ersten Formungsschicht und eine vierte Seitenwand der vierten Formungsschicht sind im Wesentlichen koplanar.According to some embodiments, a chip package structure is provided. The chip package structure has a wiring structure. The chip package structure has a first chip structure over the wiring structure. The chip package structure has a first molding layer surrounding the first chip structure. The chip package structure includes a second chip structure over the first chip structure and the first molding layer. The chip package structure has a second molding layer surrounding the second chip structure and overlying the first chip structure and the first molding layer. The chip package structure includes a third chip structure over the second chip structure and the second molding layer. The chip package structure includes a third molding layer surrounding the third chip structure and overlying the second chip structure and the second molding layer. A first sidewall of the second molding layer and a second sidewall of the third molding layer are substantially coplanar. The chip package structure has a fourth molding layer surrounding the second molding layer and the third molding layer. A third sidewall of the first molding layer and a fourth sidewall of the fourth molding layer are substantially coplanar.

Gemäß manchen Ausführungsformen ist eine Chip-Package-Struktur bereitgestellt. Die Chip-Package-Struktur weist eine Verdrahtungsstruktur auf. Die Chip-Package-Struktur weist eine erste Chipstruktur über der Verdrahtungsstruktur auf. Die Chip-Package-Struktur weist eine erste Formungsschicht auf, die die erste Chipstruktur umgibt. Die Chip-Package-Struktur weist eine erste leitfähige Struktur auf, die durch die erste Formungsschicht geht und mit der Verdrahtungsstruktur verbunden ist. Die Chip-Package-Struktur weist eine zweite Chipstruktur über der ersten Chipstruktur, der ersten Formungsschicht und der ersten leitfähigen Struktur auf. Die zweite Chipstruktur ist durch die erste leitfähige Struktur elektrisch mit der Verdrahtungsstruktur verbunden. Die Chip-Package-Struktur weist eine zweite Formungsschicht auf, die die zweite Chipstruktur umgibt und über der ersten Chipstruktur und der ersten Formungsschicht liegt. Die Chip-Package-Struktur weist eine dritte Chipstruktur über der zweiten Chipstruktur und der zweiten Formungsschicht auf. Die Chip-Package-Struktur weist eine dritte Formungsschicht auf, die die dritte Chipstruktur umgibt und über der zweiten Chipstruktur und der zweiten Formungsschicht liegt. Die Chip-Package-Struktur weist eine vierte Formungsschicht auf, die die zweite Formungsschicht und die dritte Formungsschicht umgibt. Eine erste Seitenwand der ersten Formungsschicht und eine zweite Seitenwand der vierten Formungsschicht sind im Wesentlichen koplanar.According to some embodiments, a chip package structure is provided. The chip package structure has a wiring structure. The chip package structure has a first chip structure over the wiring structure. The chip package structure has a first molding layer surrounding the first chip structure. The chip package structure has a first conductive structure that goes through the first molding layer and is connected to the wiring structure. The chip package structure includes a second chip structure over the first chip structure, the first molding layer, and the first conductive structure. The second chip structure is electrically connected to the wiring structure through the first conductive structure. The chip package structure has a second molding layer surrounding the second chip structure and overlying the first chip structure and the first molding layer. The chip package structure includes a third chip structure over the second chip structure and the second molding layer. The chip package structure includes a third molding layer surrounding the third chip structure and overlying the second chip structure and the second molding layer. The chip package structure has a fourth molding layer surrounding the second molding layer and the third molding layer. A first sidewall of the first molding layer and a second sidewall of the fourth molding layer are substantially coplanar.

Gemäß manchen Ausführungsformen ist ein Verfahren zur Bildung einer Chip-Package-Struktur bereitgestellt. Das Verfahren umfasst Bilden einer ersten Formungsschicht, die eine erste Chipstruktur umgibt. Das Verfahren umfasst Anordnen einer zweiten Chipstruktur über der ersten Chipstruktur und der ersten Formungsschicht. Das Verfahren umfasst Bilden einer zweiten Formungsschicht, die die zweite Chipstruktur umgibt und über der ersten Chipstruktur und der ersten Formungsschicht liegt. Das Verfahren umfasst Bilden einer dritten Formungsschicht, die die erste Formungsschicht und die zweite Formungsschicht umgibt. Das Verfahren umfasst Anordnen einer dritten Chipstruktur über der zweiten Chipstruktur, der zweiten Formungsschicht und der dritten Formungsschicht. Das Verfahren umfasst Bilden einer vierten Formungsschicht, die die dritte Chipstruktur umgibt und über der zweiten Chipstruktur, der zweiten Formungsschicht und der dritten Formungsschicht liegt. Vor dem Anordnen der dritten Chipstruktur über der zweiten Chipstruktur, der zweiten Formungsschicht und der dritten Formungsschicht wird eine erste Isolierschicht über der zweiten Chipstruktur, der zweiten Formungsschicht und der dritten Formungsschicht gebildet, wobei die dritte Chipstruktur über der ersten Isolierschicht angeordnet ist.According to some embodiments, a method of forming a chip package structure is provided. The method includes forming a first molding layer surrounding a first chip structure. The method includes arranging a second chip structure over the first chip structure and the first molding layer. The method includes forming a second molding layer surrounding the second chip structure and overlying the first chip structure and the first molding layer. The method includes forming a third molding layer surrounding the first molding layer and the second molding layer. The method includes arranging a third die structure over the second die structure, the second molding layer, and the third molding layer. The method includes forming a fourth molding layer surrounding the third chip structure and overlying the second chip structure, the second molding layer, and the third molding layer. Before arranging the third chip structure over the second chip structure, the second mold layer and the third mold layer, a first insulating layer is formed over the second chip structure, the second mold layer and the third mold layer, with the third chip structure being arranged over the first insulating layer.

Die Erfindung wird durch die unabhängigen Patentansprüche definiert. Die abhängigen Patentansprüche betreffen Ausführungsformen der Erfindung.The invention is defined by the independent claims. The dependent claims relate to embodiments of the invention.

Claims (19)

Chip-Package-Struktur, aufweisend: eine Verdrahtungsstruktur (902); eine erste Chipstruktur (990) über der Verdrahtungsstruktur (902); eine erste Formungsschicht (901), die die erste Chipstruktur (990) umgibt; eine zweite Chipstruktur (170) über der ersten Chipstruktur (990) und der ersten Formungsschicht (901); eine zweite Formungsschicht (180), die die zweite Chipstruktur (170) umgibt und über der ersten Chipstruktur (990) und der ersten Formungsschicht (901) liegt; eine dritte Chipstruktur (130) über der zweiten Chipstruktur (170) und der zweiten Formungsschicht (180); eine dritte Formungsschicht (140), die die dritte Chipstruktur (130) umgibt und über der zweiten Chipstruktur (170) und der zweiten Formungsschicht (180) liegt, wobei eine erste Seitenwand (182) der zweiten Formungsschicht (180) und eine zweite Seitenwand (142) der dritten Formungsschicht (140) im Wesentlichen koplanar sind; und eine vierte Formungsschicht (960), die die zweite Formungsschicht (180) und die dritte Formungsschicht (140) umgibt, wobei eine dritte Seitenwand (901a) der ersten Formungsschicht (901) und eine vierte Seitenwand (962) der vierten Formungsschicht (960) im Wesentlichen koplanar sind.A chip package structure, comprising: a wiring structure (902); a first chip structure (990) over the wiring structure (902); a first molding layer (901) surrounding the first chip structure (990); a second chip structure (170) over the first chip structure (990) and the first molding layer (901); a second molding layer (180) surrounding the second chip structure (170) and overlying the first chip structure (990) and the first molding layer (901); a third chip structure (130) over the second chip structure (170) and the second molding layer (180); a third molding layer (140) surrounding the third chip structure (130) and overlying the second chip structure (170) and the second molding layer (180), wherein a first sidewall (182) of the second molding layer (180) and a second side endwall (142) of the third molding layer (140) are substantially coplanar; and a fourth molding layer (960) surrounding the second molding layer (180) and the third molding layer (140), a third sidewall (901a) of the first molding layer (901) and a fourth sidewall (962) of the fourth molding layer (960) are essentially coplanar. Chip-Package-Struktur nach Anspruch 1, weiter aufweisend: eine erste leitfähige Struktur (160), die durch die zweite Formungsschicht (180) geht und mit der dritten Chipstruktur (130) verbunden ist.Chip package structure according to claim 1 , further comprising: a first conductive structure (160) going through the second molding layer (180) and connected to the third chip structure (130). Chip-Package-Struktur nach Anspruch 2, weiter aufweisend: eine zweite leitfähige Struktur (984), die durch die erste Formungsschicht (901) geht und mit der ersten leitfähigen Struktur (160) und der Verdrahtungsstruktur (902) verbunden ist.Chip package structure according to claim 2 , further comprising: a second conductive pattern (984) going through the first molding layer (901) and connected to the first conductive pattern (160) and the wiring pattern (902). Chip-Package-Struktur nach Anspruch 3, weiter aufweisend: eine dritte leitfähige Struktur (986), die durch die erste Formungsschicht (901) geht und mit der zweiten Chipstruktur (170) und der Verdrahtungsstruktur (902) verbunden ist.Chip package structure according to claim 3 , further comprising: a third conductive pattern (986) going through the first molding layer (901) and connected to the second chip pattern (170) and the wiring pattern (902). Chip-Package-Struktur nach einem der vorangehenden Ansprüche, weiter aufweisend: eine Isolierschicht (970) zwischen der ersten Chipstruktur (990) und der zweiten Chipstruktur (170), zwischen der ersten Formungsschicht (901) und der zweiten Chipstruktur (170) und zwischen der ersten Formungsschicht (901) und der zweiten Formungsschicht (180).Chip package structure according to one of the preceding claims, further comprising: an insulating layer (970) between the first chip structure (990) and the second chip structure (170), between the first molding layer (901) and the second chip structure (170), and between the first molding layer (901) and the second molding layer (180). Chip-Package-Struktur nach Anspruch 5, wobei die Isolierschicht (970) weiter zwischen der ersten Formungsschicht (901) und der vierten Formungsschicht (960) liegt.Chip package structure according to claim 5 , wherein the insulating layer (970) further lies between the first molding layer (901) and the fourth molding layer (960). Chip-Package-Struktur nach Anspruch 6, wobei eine fünfte Seitenwand (974) der Isolierschicht, die dritte Seitenwand (901a) der ersten Formungsschicht (901) und die vierte Seitenwand (962) der vierten Formungsschicht (960) im Wesentlichen koplanar sind.Chip package structure according to claim 6 wherein a fifth sidewall (974) of the insulating layer, the third sidewall (901a) of the first molding layer (901), and the fourth sidewall (962) of the fourth molding layer (960) are substantially coplanar. Chip-Package-Struktur, aufweisend: eine Verdrahtungsstruktur (902); eine erste Chipstruktur (990) über der Verdrahtungsstruktur (902); eine erste Formungsschicht (901), die die erste Chipstruktur (990) umgibt; eine erste leitfähige Struktur (986), die durch die erste Formungsschicht (901) geht und mit der Verdrahtungsstruktur (902) verbunden ist; eine zweite Chipstruktur (170) über der ersten Chipstruktur (990), der ersten Formungsschicht (901) und der ersten leitfähigen Struktur (986), wobei die zweite Chipstruktur (170) durch die erste leitfähige Struktur (986) elektrisch mit der Verdrahtungsstruktur (902) verbunden ist; eine zweite Formungsschicht (180), die die zweite Chipstruktur (170) umgibt und über der ersten Chipstruktur (990) und der ersten Formungsschicht (901) liegt; eine dritte Chipstruktur (130) über der zweiten Chipstruktur (170) und der zweiten Formungsschicht (180); eine dritte Formungsschicht (140), die die dritte Chipstruktur (130) umgibt und über der zweiten Chipstruktur (170) und der zweiten Formungsschicht (180) liegt; und eine vierte Formungsschicht (960), die die zweite Formungsschicht (180) und die dritte Formungsschicht (140) umgibt, wobei eine erste Seitenwand (901a) der ersten Formungsschicht (901) und eine zweite Seitenwand (962) der vierten Formungsschicht (960) im Wesentlichen koplanar sind.Chip package structure comprising: a wiring structure (902); a first chip structure (990) over the wiring structure (902); a first molding layer (901) surrounding the first chip structure (990); a first conductive pattern (986) passing through the first molding layer (901) and connected to the wiring pattern (902); a second chip structure (170) over the first chip structure (990), the first molding layer (901) and the first conductive structure (986), wherein the second chip structure (170) is electrically connected to the wiring structure (902 ) connected is; a second molding layer (180) surrounding the second chip structure (170) and overlying the first chip structure (990) and the first molding layer (901); a third chip structure (130) over the second chip structure (170) and the second molding layer (180); a third molding layer (140) surrounding the third chip structure (130) and overlying the second chip structure (170) and the second molding layer (180); and a fourth molding layer (960) surrounding the second molding layer (180) and the third molding layer (140), wherein a first sidewall (901a) of the first molding layer (901) and a second sidewall (962) of the fourth molding layer (960) im are substantially coplanar. Chip-Package-Struktur nach Anspruch 8, wobei eine dritte Seitenwand (182) der zweiten Formungsschicht (180) und eine vierte Seitenwand (142) der dritten Formungsschicht (140) im Wesentlichen koplanar sind.Chip package structure according to claim 8 wherein a third sidewall (182) of the second molding layer (180) and a fourth sidewall (142) of the third molding layer (140) are substantially coplanar. Chip-Package-Struktur nach Anspruch 8 oder 9, weiter aufweisend: eine Isolierschicht (150) zwischen der zweiten Chipstruktur (170) und der dritten Chipstruktur (130), zwischen der dritten Chipstruktur (130) und der zweiten Formungsschicht (180) und zwischen der zweiten Formungsschicht (180) und der dritten Formungsschicht (140).Chip package structure according to claim 8 or 9 , further comprising: an insulating layer (150) between the second chip structure (170) and the third chip structure (130), between the third chip structure (130) and the second molding layer (180), and between the second molding layer (180) and the third molding layer (140). Chip-Package-Struktur nach Anspruch 10, wobei eine dritte Seitenwand (182) der zweiten Formungsschicht (180), eine vierte Seitenwand (142) der dritten Formungsschicht (140) und eine fünfte Seitenwand (152) der Isolierschicht (150) im Wesentlichen koplanar sind.chip package structure claim 10 wherein a third sidewall (182) of the second molding layer (180), a fourth sidewall (142) of the third molding layer (140), and a fifth sidewall (152) of the insulating layer (150) are substantially coplanar. Chip-Package-Struktur nach Anspruch 10 oder 11, weiter aufweisend: eine zweite leitfähige Struktur (160), die durch die zweite Formungsschicht (180) und die Isolierschicht (150) geht und mit der dritten Chipstruktur (130) verbunden ist.Chip package structure according to claim 10 or 11 , further comprising: a second conductive structure (160) going through the second molding layer (180) and the insulating layer (150) and connected to the third chip structure (130). Chip-Package-Struktur nach Anspruch 12, weiter aufweisend: eine vierte Chipstruktur (170) über der ersten Chipstruktur (990) und der ersten Formungsschicht (901); eine fünfte Formungsschicht (180), die die vierte Chipstruktur (170) umgibt und über der ersten Chipstruktur (990) und der ersten Formungsschicht (901) liegt; eine fünfte Chipstruktur (130) über der vierten Chipstruktur (170) und der fünften Formungsschicht (180); und eine sechste Formungsschicht (140), die die fünfte Chipstruktur (130) umgibt und über der vierten Chipstruktur (170) und der fünften Formungsschicht (180) liegt, wobei die vierte Formungsschicht (960) ferner die fünfte Formungsschicht (180) und die sechste Formungsschicht (140) umgibt.Chip package structure according to claim 12 , further comprising: a fourth chip structure (170) over the first chip structure (990) and the first molding layer (901); a fifth molding layer (180) surrounding the fourth chip structure (170) and overlying the first chip structure (990) and the first molding layer (901) lies; a fifth chip structure (130) over the fourth chip structure (170) and the fifth molding layer (180); and a sixth molding layer (140) surrounding the fifth chip structure (130) and overlying the fourth chip structure (170) and the fifth molding layer (180), the fourth molding layer (960) further comprising the fifth molding layer (180) and the sixth surrounding shaping layer (140). Chip-Package-Struktur nach Anspruch 12, weiter aufweisend: eine sechste Chipstruktur (170) über der dritten Chipstruktur (130), der dritten Formungsschicht (140) und der vierten Formungsschicht (960); eine siebte Formungsschicht (180), die die sechste Chipstruktur (170) umgibt und über der dritten Chipstruktur (130) und der vierten Formungsschicht (960) liegt; eine siebte Chipstruktur (130) über der sechsten Chipstruktur (170) und der siebten Formungsschicht (180); eine achte Formungsschicht (140), die die siebte Chipstruktur (130) umgibt und über der sechsten Chipstruktur (170) und der siebten Formungsschicht (180) liegt; und eine neunte Formungsschicht (930), die die siebte Formungsschicht (180) und die achte Formungsschicht (140) umgibt und über der dritten Chipstruktur (130), der dritten Formungsschicht (140) und der vierten Formungsschicht (960) liegt.Chip package structure according to claim 12 , further comprising: a sixth chip structure (170) over the third chip structure (130), the third molding layer (140) and the fourth molding layer (960); a seventh molding layer (180) surrounding the sixth chip structure (170) and overlying the third chip structure (130) and the fourth molding layer (960); a seventh chip structure (130) over the sixth chip structure (170) and the seventh molding layer (180); an eighth molding layer (140) surrounding the seventh chip structure (130) and overlying the sixth chip structure (170) and the seventh molding layer (180); and a ninth molding layer (930) surrounding the seventh molding layer (180) and the eighth molding layer (140) and overlying the third chip structure (130), the third molding layer (140) and the fourth molding layer (960). Verfahren zum Bilden einer Chip-Package-Struktur, umfassend: Bilden einer ersten Formungsschicht (140), die eine erste Chipstruktur (130) umgibt; Anordnen einer zweiten Chipstruktur (170) über der ersten Chipstruktur (130) und der ersten Formungsschicht (140); Bilden einer zweiten Formungsschicht (180), die die zweite Chipstruktur (170) umgibt und über der ersten Chipstruktur (130) und der ersten Formungsschicht (140) liegt; Bilden einer dritten Formungsschicht (960), die die erste Formungsschicht (140) und die zweite Formungsschicht (180) umgibt; Anordnen einer dritten Chipstruktur (990) über der zweiten Chipstruktur (170), der zweiten Formungsschicht (180) und der dritten Formungsschicht (960); Bilden einer vierten Formungsschicht (901), die die dritte Chipstruktur (990) umgibt und über der zweiten Chipstruktur (170), der zweiten Formungsschicht (180) und der dritten Formungsschicht (960) liegt; und vor dem Anordnen der dritten Chipstruktur (990) über der zweiten Chipstruktur (170), der zweiten Formungsschicht (180) und der dritten Formungsschicht (960), Bilden einer ersten Isolierschicht (970) über der zweiten Chipstruktur (170), der zweiten Formungsschicht (180) und der dritten Formungsschicht (960), wobei die dritte Chipstruktur (990) über der ersten Isolierschicht (970) angeordnet ist.A method of forming a chip package structure, comprising: forming a first molding layer (140) surrounding a first chip structure (130); disposing a second chip structure (170) over the first chip structure (130) and the first molding layer (140); forming a second molding layer (180) surrounding the second chip structure (170) and overlying the first chip structure (130) and the first molding layer (140); forming a third molding layer (960) surrounding the first molding layer (140) and the second molding layer (180); disposing a third chip structure (990) over the second chip structure (170), the second molding layer (180) and the third molding layer (960); forming a fourth molding layer (901) surrounding the third chip structure (990) and overlying the second chip structure (170), the second molding layer (180), and the third molding layer (960); and before arranging the third chip structure (990) over the second chip structure (170), the second molding layer (180) and the third molding layer (960), forming a first insulating layer (970) over the second chip structure (170), the second molding layer ( 180) and the third molding layer (960), the third chip structure (990) being disposed over the first insulating layer (970). Verfahren nach Anspruch 15, wobei eine erste Seitenwand (142) der ersten Formungsschicht (140) und eine zweite Seitenwand (182) der zweiten Formungsschicht (180) im Wesentlichen koplanar sind.procedure after claim 15 wherein a first sidewall (142) of the first molding layer (140) and a second sidewall (182) of the second molding layer (180) are substantially coplanar. Verfahren nach Anspruch 16, wobei eine dritte Seitenwand (962) der dritten Formungsschicht (960) und eine vierte Seitenwand (901a) der vierten Formungsschicht (901) im Wesentlichen koplanar sind.procedure after Claim 16 wherein a third sidewall (962) of the third molding layer (960) and a fourth sidewall (901a) of the fourth molding layer (901) are substantially coplanar. Verfahren zur Bildung der Chip-Package-Struktur nach einem der Ansprüche 15 bis 17, weiter umfassend: vor Anordnen der zweiten Chipstruktur (170) über der ersten Chipstruktur (130) und der ersten Formungsschicht (140), Bilden einer zweiten Isolierschicht (150) über der ersten Chipstruktur (130) und der ersten Formungsschicht (140), wobei die zweite Chipstruktur (170) über der zweiten Isolierschicht (150) angeordnet ist.A method of forming the chip package structure according to any one of Claims 15 until 17 , further comprising: before arranging the second chip structure (170) over the first chip structure (130) and the first molding layer (140), forming a second insulating layer (150) over the first chip structure (130) and the first molding layer (140), wherein the second chip structure (170) is arranged over the second insulating layer (150). Verfahren nach Anspruch 18, wobei eine erste Seitenwand (142) der ersten Formungsschicht (140), eine zweite Seitenwand (182) der zweiten Formungsschicht (180) und eine fünfte Seitenwand (152) der zweiten Isolierschicht (150) im Wesentlichen koplanar sind.procedure after Claim 18 wherein a first sidewall (142) of the first molding layer (140), a second sidewall (182) of the second molding layer (180), and a fifth sidewall (152) of the second insulating layer (150) are substantially coplanar.
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